JP3707428B2

JP3707428B2 - Semiconductor device

Info

Publication number: JP3707428B2
Application number: JP2001374254A
Authority: JP
Inventors: 充貞藤田; 善彦尾関; 裕戸松; 晴夫川北
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-12-07
Filing date: 2001-12-07
Publication date: 2005-10-19
Anticipated expiration: 2021-12-07
Also published as: JP2003174165A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴ、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと記す）などの半導体素子を備える半導体装置に関するものである。
【０００２】
【従来の技術】
従来、ＩＧＢＴなどの半導体素子を備える半導体装置においては、サージ耐量を向上させるために、半導体素子が形成されている領域の外周の外周耐圧部にフィールドプレートリングやツェナーダイオードが備えられている（特開平１０−１６３４８２号公報参照）。なお、半導体素子が形成されている領域を以下ではセル部と言う。
【０００３】
図１０（ａ）に従来の半導体装置の外周耐圧部の一部分を拡大した平面図を示す。外周耐圧部は、多重のフィールドプレートリングＪ１７ａ〜Ｊ１７ｅを有し、これらのうち、最内周側のフィールドプレートリングＪ１７ａはゲート配線Ｊ１９を介してゲート電極（図示せず）と電気的に接続され、最外周側のフィールドプレートリングＪ１７ｅは等電位プレートＪ２１を介して半導体基板（図示せず）と電気的に接続されている。そして、フィールドプレートリングＪ１７ａ〜Ｊ１７ｅのそれぞれの間にツェナーダイオード群Ｊ１８ａ〜Ｊ１８ｄが形成されている。
【０００４】
図１０（ｂ）にツェナーダイオード群Ｊ１８ａ〜Ｊ１８ｄの接続状態を示す。これらのツェナーダイオード群Ｊ１８ａ〜Ｊ１８ｄは図１０（ｂ）に示すようにゲート配線Ｊ１９と等電位プレートＪ２１との間で連結部Ｊ３３ａ〜Ｊ３３ｅにより折り返された状態で電気的に接続されている。
【０００５】
従来では、サージが印加された場合、セル部やその外周の外周耐圧部において、ブレークダウンさせ、セル部や外周耐圧部でサージを吸収させるだけでなく、このようなツェナーダイオード群Ｊ１８ａ〜Ｊ１８ｄをブレークダウンさせることで、ゲート電極を充電し、素子をオン状態にすることでサージを吸収させる構造としていた。
【０００６】
【発明が解決しようとする課題】
しかしながら、例えば、高周波サージが印加された場合、図１０（ａ）の構造ではツェナーダイオード群Ｊ１８ａ〜Ｊ１８ｄ及び連結部Ｊ３３ｂ〜Ｊ３３ｄの紙面上下方向の幅が狭く、ツェナーダイオード群Ｊ１８ａ〜Ｊ１８ｄの動作抵抗及び連結部Ｊ３３ｂ〜Ｊ３３ｄの抵抗が大きいため、ツェナーダイオード群Ｊ１８ａ〜Ｊ１８ｄがブレークダウンした時に、瞬時に大電流を流すことができなかった。このため、ゲート電極が十分に充電されず、上記のように素子のオン状態でサージを吸収することができなかった。この解決手段として、図１０（ａ）のツェナーダイオード群Ｊ１８ａ〜Ｊ１８ｄ及び連結部Ｊ３３ｂ〜Ｊ３３ｄの幅を広くすることが考えられるが、図１０（ａ）の構造でツェナーダイオード群Ｊ１８ａ〜Ｊ１８ｄ及び連結部Ｊ３３ｂ〜Ｊ３３ｄの幅を広くすると外周耐圧部の面積が大きくなり、半導体装置全体のサイズが大きくなってしまうので好ましくない。
【０００７】
また、例えば、四角形状の半導体装置のコーナー部では外周耐圧部は湾曲しており、半導体装置の直線部では直線状に形成されている。サージが印加されると、このようなコーナー部で電界が集中することから、直線部よりも電界強度が高く、直線部とコーナー部とでは、コーナー部の方が直線部に比べて耐圧が低くなっている。このため、サージが印加されると、コーナー部の外周耐圧部という局所的部分にブレークダウン電流が流れてしまう。この場合、局所的部分に電流が集中するため、電流密度が大きく、コーナー部の外周耐圧部が破壊される恐れがあった。
【０００８】
そこで、本発明は上記点に鑑みて、サージが印加されたときのツェナーダイオード群の動作抵抗を低減させ、かつ、ブレークダウン時のコーナー部における外周耐圧部の電流密度を低減させることができる半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、外周耐圧部の直線部では、複数のフィールドプレートのうち隣接するフィールドプレートの間にツェナーダイオード群（１８ａ〜１８ｅ）が形成されて、フィールドプレートとツェナーダイオード群とにより最外周側のプレート（１７ｇ）と最内周側のフィールドプレート（１７ａ）との間で一方向に延びるパターンを形成し、このパターンが直線部の外周に沿った方向で順次ずれて配置されており、コーナー部では、複数のフィールドプレート（１７ａ〜１７ｇ）が、セル部から半導体基板の外周に向かう方向で順に並んで配置され、それぞれの一端は直線部のツェナーダイオード群と接続され、それぞれの他端は直線部のフィールドプレートと接続されており、最内周側のフィールドプレート（１７ａ）とその隣のフィールドプレート（１７ｂ）とが、ツェナーダイオード群を介することなく電気的に接続されていることを特徴としている。
【００１０】
このように、フィールドプレートとツェナーダイオード群とにより最外周側のプレート（１７ｇ）と最内周側のフィールドプレート（１７ａ）との間で、折り返された状態ではなく、一方向に延びるパターンが形成されていることから、外周耐圧部の面積を増大させることなく、フィールドプレート及びツェナーダイオード群の幅を従来構造よりも広くすることができる。このことから、フィールドプレートの抵抗と、ツェナーダイオード群の動作抵抗とを従来のものより低減させることができる。これにより、サージが印加され、ツェナーダイオード群がブレークダウンした時、瞬時に大電流を流すことができ、このことによりゲート電極を充電して、サージを素子のオン状態で吸収することができる。
【００１１】
また、コーナー部の構造をこのようにすることで、コーナー部の耐圧を直線部のうち耐圧が最も低い部分よりも高くすることができる。これにより、サージが印加された場合、外周耐圧部の直線部で先にブレークダウンさせ、この直線部にブレークダウン電流を流すことができる。これにより、コーナー部における外周耐圧部の電流密度を低減させることができる。
【００１２】
なお、フィールドプレートとツェナーダイオード群とにより最外周側のプレート（１７ｇ）と最内周側のフィールドプレート（１７ａ）との間で一方向に延びるパターンは、請求項２のように、ツェナーダイオード群が直線部の外周に沿った方向で帯状に配置され、隣接するツェナーダイオード群の間に、外周耐圧部の外周に沿った方向に対し斜め方向に形成されたフィールドプレート（３３ａ〜３３ｆ）が配置され、階段状に形成されることが好ましい。
【００１３】
さらに、請求項３に記載の発明では、複数のツェナーダイオード群及びフィールドプレートはセル部から半導体基板の外周に向かう方向で、等間隔に配置されていることを特徴としている。これにより、請求項１又は２の発明の効果に加え、サージが印加された場合、外周耐圧部Ｂにおける電界集中を緩和することができる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１５】
【発明の実施の形態】
図１に本発明の一実施形態を適用した半導体装置の平面図を示し、図２にこの半導体装置の一部断面図を示す。図１において、中央部がＩＧＢＴを構成する半導体素子が形成されているセル部Ａであり、セル部Ａの周りでセル部Ａの外周に沿った形状で外周耐圧部Ｂが形成されている。図２の断面図では、図の右側部分がセル部Ａであり、セル部Ａの左側が外周耐圧部Ｂである。
【００１６】
図２の半導体基板１において、ｐ⁺型層１Ａの上にｎ^-型層１Ｂが形成されている。そして、この半導体基板１はｐ⁺型層１Ａ側の表面を裏面１ａ、ｎ^-型層１Ｂ側の表面を主表面１ｂとし、裏面１ａ上にはコレクタ電極２が形成されている。
【００１７】
セル部Ａでは、ｎ^-型層１Ｂの表層部にｐ型ウェル３が形成されており、このｐ型ウェル３よりも接合深さが浅く、ｐ型ウェル３と重なってｐ型ベース領域４が形成されている。さらに、このｐ型ベース領域４の内部にはｎ⁺型ソース領域５が形成されている。また、ｎ^-型層１Ｂの上面にはゲート絶縁膜６を介してポリシリコン等からなるゲート電極７が設けられている。そして、このゲート電極７の下に位置するｎ⁺型ソース領域５とｎ^-型層１Ｂとに挟まれたｐ型ベース領域４がチャネル領域８となっている。
【００１８】
また、ｐ型ベース領域４の表層部のうち、ｎ⁺型ソース領域５に対してチャネル領域８の反対側にはｎ⁺型ソース領域５と重なってｐ⁺型領域９が形成されている。そして、ｎ^-型層１Ｂの表面上に形成されたＢＰＳＧまたはＰＳＧ等からなる層間絶縁膜１０の上にＡｌ合金等からなるエミッタ電極１１が設けられている。このエミッタ電極１１は層間絶縁膜１０に形成されたコンタクトホール１２を通して、ｎ⁺型ソース領域５、ｐ⁺型領域９と電気的に接続されている。
【００１９】
このように、ｐ型ベース領域４とｎ⁺型ソース領域５とｐ⁺型領域９とを有し、ｐ⁺型領域９の上のエミッタ電極１１と、ｐ型ベース領域４の上のゲート電極７とを有する構造を１セルとして、セル部Ａは、これらが複数設置された構成となっている。
【００２０】
一方、外周耐圧部Ｂでは、ｎ^-型層１Ｂの表層部のうち、最外周のセルの周りにｐ型ウェル３と接合深さが等しい外周ｐ型ウェル１３が形成されている。また、ｎ^-型層１Ｂの表層部の最外周側にはｎ⁺型コンタクト領域１５が形成されている。
【００２１】
そして、ｎ^-型層１Ｂの上には絶縁膜としてのフィールド酸化膜１６が形成されており、このフィールド酸化膜１６の上で外周ｐ型ウェル１３からｎ⁺型コンタクト領域１５のセル部側端部の間に例えばポリシリコンよりなるフィールドプレート１７ａ〜１７ｇ及びツェナーダイオード群１８ａ〜１８ｅが形成されている。さらに、フィールド酸化膜１６の上に層間絶縁膜１０が形成されている。また、この層間絶縁膜１０の上にゲート配線１９が設けられており、このゲート配線１９は層間絶縁膜１０に形成されたコンタクトホール２０を通してフィールドプレート１７ａと電気的に接続されている。また、層間絶縁膜１０上の最外周側には等電位プレート２１が設けられている。この等電位プレート２１はフィールドプレート１７ｇと、ｎ⁺型コンタクト領域１５とに電気的に接続されている。
【００２２】
図３（ａ）に図１中の外周耐圧部Ｂの直線部Ｂ１の一部拡大図を示す。フィールドプレート１７ａは、紙面下側のセル部Ａ側に配置され、ゲート配線１９と電気的に接続されている。また、フィールドプレート１７ｇは、外周側に配置されており、等電位プレート２１を介してｎ^-型層１Ｂと電気的に接続されている。
【００２３】
そして、フィールドプレート１７ａとフィールドプレート１７ｇとの間に複数のフィールドプレート１７ｂ〜１７ｆが配置されており、これらは外周耐圧部の辺に沿った方向と平行な部分と、紙面右上方向に傾いている部分の連結部３３ａ〜３３ｆとを有し、この平行な部分と連結部３３ａ〜３３ｆとが交互に接続され、一方向に向かって階段状に形成されている。なお、これらのフィールドプレート１７ｂ〜１７ｆは互いに電気的に絶縁されている。さらに、これらの複数のフィールドプレート１７ｂ〜１７ｆのうち、外周耐圧部の辺に沿った方向と平行な部分に、例えばＰ（リン）が注入されたｎ型領域３１と、例えばＢ（ボロン）が注入されたｐ型領域３２とが交互に配置され、帯状の複数のツェナーダイオード群１８ａ〜１８ｅが形成されている。これらのツェナーダイオード群１８ａ〜１８ｅは、ｎ型領域３１とｐ型領域３２との接合によるツェナーダイオードが逆方向に直列接続されたツェナーダイオード対が複数形成された構成となっている。
【００２４】
本実施形態では、例えば、セル部Ａから半導体基板１の外周方向に向かって順に並んでいるツェナーダイオード群１８ａ〜１８ｅ、連結部３３ａ〜３３ｆを１つのブロックＺとし、外周耐圧部ＢはこのブロックＺが複数配置された構成となっている。なお、図３中のＺ１、Ｚ２、Ｚ３、…等がブロックＺである。
【００２５】
ブロックＺ１内のツェナーダイオード群１８ａは、紙面右隣のブロックＺ２内のツェナーダイオード群１８ｂと連結部３３ｂを介して接続されている。このツェナーダイオード群１８ｂは、さらに右隣のブロックＺ３（図示せず）内のツェナーダイオード群１８ｃと連結部３３ｃを介して接続され、このようにしてツェナーダイオード群１８ｅまで接続されている。したがって、本実施形態では、図３（ｂ）に示すようにゲート配線１９に接続されたフィールドプレート１７ａから等電位プレート２１に接続されたフィールドプレート１７ｇに向かって、ブロックＺ１内のツェナーダイオード群１８ａ、ブロックＺ２内のツェナーダイオード群１８ｂ、ブロックＺ３内のツェナーダイオード群１８ｃ、ブロックＺ４内のツェナーダイオード群１８ｄ、ブロックＺ５内のツェナーダイオード群１８ｅが順にセル部Ａから外周に向かう方向に対して傾斜し、一方向に階段状に接続された構成となっている。
【００２６】
本実施形態では、このように１つのブロックＺ内でツェナーダイオード群１８ａ〜１８ｅを接続するのではなく、複数のブロックＺ間で、外周に沿った方向に対して斜めの方向で階段状に接続されている。これにより、外周耐圧部の面積を増大させることなく、外周耐圧部の直線状の辺に対して垂直な方向でのツェナーダイオード群１８ａ〜１８ｅの幅を広げることができる。そして、これらのツェナーダイオード群１８ａ〜１８ｅに接続される連結部３３ｂ〜３３ｅの幅も図１０（ａ）に示される従来構造よりも広くすることができる。これにより、図３（ｂ）に示すようにゲート配線１９に接続されたフィールドプレート１７ａから等電位プレート２１に接続されたフィールドプレート１７ｇに至る電気的に接続された領域の抵抗値を従来のものよりも低減させ、高周波サージが印加されたときでも、ツェナーダイオード群１８ａ〜１８ｅに瞬時に大電流を流すことができる。このため、ゲート電極を充電することができ、サージを素子のオン状態で吸収することができる。
【００２７】
また、本実施形態では、ツェナーダイオード群１８ａ〜１８ｅや、連結部３３ｂ〜３３ｅを含むフィールドプレート１７ａ〜１７ｇのポリシリコン層が、外周耐圧部Ｂ全体において、セル部Ａから外周に向かう方向で一定間隔に配置されていることから、サージが印加された場合、外周耐圧部Ｂにおける電界集中を緩和することができる。
【００２８】
なお、本実施形態において、ツェナーダイオード１８ａ〜１８ｅと連結部３３ｂ〜３３ｅとをブロックＺ毎に配置しているのは、以下の理由からである。
【００２９】
ツェナーダイオード１８ａ〜１８ｅと連結部３３ｂ〜３３ｅとの配置パターンとして、紙面左側がツェナーダイオード１８ａ〜１８ｅであり、右側が連結部３３ｂ〜３３ｅであるブロックＺの他に、紙面左側を連結部３３ｂ〜３３ｅ、右側をツェナーダイオード群１８ａ〜１８ｅとするブロックＺ’毎に配置するパターンが考えられる。
【００３０】
図４、図５に図１中のコーナー付近の外周耐圧部Ｂの拡大図を示す。図４はブロックＺ’毎に連結部３３ｂ〜３３ｅ、ツェナーダイオード群１８ａ〜１８ｇが配置されているパターンであり、図５は、本実施形態のパターンである。なお、ここで言うコーナー部Ｂ２とは、セル部の外郭のうち湾曲状となっている部分近辺のことである。コーナー部Ｂ２では、ツェナーダイオード群は形成されておらず、フィールドプレート１７ａ〜１７ｇのみが形成されている。そして、これらのフィールドプレート１７ａ〜１７ｇの一端は直線部Ｂ１の連結部３３ｂ〜３３ｅと、他端はツェナーダイオード群１８ａ〜１８ｇと接続された構造となっている。
【００３１】
図４では、直線部Ｂ１とコーナー部Ｂ２との境界Ｂ３において、ツェナーダイオード群１８ａ〜１８ｅの各右側端部（高電位側）と、フィールドプレート１７ｂ〜１７ｆとが電気的に接続されている。具体的に、ツェナーダイオード群１８ａとフィールドプレート１７ｂとが接続されており、ツェナーダイオード群１８ｂとフィールドプレート１７ｃとが接続されており、ツェナーダイオード群１８ｃとフィールドプレート１７ｄとが接続されており、ツェナーダイオード群１８ｄとフィールドプレート１７ｅとが接続されており、ツェナーダイオード群１８ｅとフィールドプレート１７ｆとが接続されている。また、フィールドプレート１７ｂ〜１７ｆの他の端部は連結部３３ｂ〜３３ｅと電気的に接続されている。
【００３２】
そして、図６に図４中のＣ−Ｃ’線での断面における等電位分布のシミュレーション結果を示し、図７にコーナー部Ｂ２での耐圧のシミュレーション結果を示す。この場合では、最外周側のフィールドプレート１７ｇとこの隣のフィールドプレート１７ｆとが電気的に接続されていることから、それぞれのフィールドプレート１７ａ〜１７ｆがツェナーダイオード群１８ａ〜１８ｅのそれぞれに対応した電位となる。したがって、図６に示すように、最外周側の等電位線はフィールドプレート１７ｅとフィールドプレート１７ｆとの間に延びている状態となっている。このようにコーナー部Ｂ２においては、外周ｐ型ウェル１３の湾曲状の外周側端部（図２参照）に等電位線が集中し、電界強度が直線部Ｂ１よりも高くなる。この場合の耐圧は図７に示すように６００Ｖである。
【００３３】
これに対して、図５の本実施形態では、各ブロックＺ毎にツェナーダイオード群１８ａ〜１８ｅを直線部Ｂ１に複数配置している。したがって、ブロックＺ７内のツェナーダイオード群１８ａ〜１８ｅの左隣（紙面上側、低電位側）に電気的に接続されているフィールドプレート１７ｂ〜１７ｆがコーナー部Ｂ２に延設された構造となっている。そして、直線部Ｂ１とコーナー部Ｂ２との境界Ｂ３において、ブロックＺ７から延設されたフィールドプレート１７ｂ〜１７ｆと、ブロックＺ６内のツェナーダイオード群１８ａ〜１８ｅに対して傾斜している連結部３３ａ〜３３ｆとが電気的に接続されている。具体的には、フィールドプレート１７ａと接続されている連結部３３ａはフィールドプレート１７ｂと、連結部３３ｂはフィールドプレート１７ｃと、連結部３３ｃはフィールドプレート１７ｄと、連結部３３ｄはフィールドプレート１７ｅと、連結部３３ｅはフィールドプレート１７ｆと、連結部３３ｆはフィールドプレート１７ｇとそれぞれ電気的に接続されている。
【００３４】
図８に図５中のＤ−Ｄ’線での断面における等電位分布のシミュレーション結果を示し、図９コーナー部Ｂ２での耐圧のシミュレーション結果を示す。このとき、最内周側のフィールドプレート１７ａと隣のフィールドプレート１７ｂとが電気的に接続されていることから、それぞれのフィールドプレート１７ｂ〜１７ｇがツェナーダイオード群１８ａ〜１８ｅのそれぞれに対応した電位となっている。したがって、最外周側の等電位線はフィールドプレート１７ｆとフィールドプレート１７ｇとの間にまで延びている状態となっている。このとき、フィールドプレート１７ａとフィールドプレート１７ｂとの間に等電位線が集中せず、外周ｐ型ウェル１３の湾曲状の外周側端部の電界集中を緩和できるため、コーナー部Ｂ２の耐圧は図９に示すように７４０Ｖとなり、図４の構造よりも高くなっている。
【００３５】
ところで、外周耐圧部Ｂの直線部Ｂ１は、図４、図５と同様な構成の部分を有し、すなわち、耐圧が高い部分と低い部分とがある。図４のように耐圧が低い構造となっているのは、図３での外周耐圧部Ｂの直線状の辺に垂直な方向で並んで形成されているツェナーダイオード群１８ａ〜１８ｅの紙面右側の連結部３３ａ〜３３ｆのうち、ツェナーダイオード群１８ａ〜１８ｅと接続されている部分の近辺である。この部分はフィールドプレート１７ｇと連結部３３ｆとが等電位となっており、図４と同様にフィールドプレート１７ａ〜１７ｆで電位を分担している。
【００３６】
一方、図５のように耐圧が高い構造となっているのは、これらのツェナーダイオード群１８ａ〜１８ｅの紙面左側の連結部３３ａ〜３３ｆのうち、ツェナーダイオード群１８ａ〜１８ｅと接続されている部分の近辺である。この部分では、フィールドプレート１７ａと連結部３３ａとが等電位となっており、図５と同様にフィールドプレート１７ｂ〜１７ｇで電位を分担している。
【００３７】
したがって、図４のようにブロックＺ’毎にツェナーダイオード群１８ａ〜１８ｅと連結部３３ａ〜３３ｆとが配置されている場合は、コーナー部Ｂ２でのフィールドプレート１７ａ〜１７ｇの電位配分が直線部Ｂ１での最も耐圧が低い部分と同等であり、コーナー部Ｂ２では直線部Ｂ１に比べ、外周ｐ型ウェル１３の湾曲状の外周側端部に電界が集中していることから、コーナー部Ｂ２の耐圧が最も低くなってしまう。このため、サージが印加されると、コーナー部Ｂ２の外周耐圧部に形成されている外周ｐ型ウェル１３の湾曲状の外周側端部にてブレークダウンが起きる。
【００３８】
これに対して、図５のブロックＺ毎に配置する場合では、コーナー部Ｂ２の構造が直線部Ｂ１での最も耐圧が高い部分と同等であり、コーナー部Ｂ２での電界集中があっても、コーナー部Ｂ２での耐圧を直線部Ｂ１の最も耐圧が低い部分よりも高くすることができる。したがって、本実施形態では、サージが印加された場合、外周耐圧部の直線部Ｂ１の外周ｐ型ウェル１３の湾曲状の外周側端部において、先にブレークダウンさせ、ブレークダウン電流をこの直線部Ｂ１に流れるようにすることができる。このことから、コーナー部Ｂ２での電流密度を低減させることができる。
【００３９】
これまで説明してきたように、本実施形態を適用することで、半導体装置の高周波サージに対する耐量を向上させることができる。
【００４０】
なお、本実施形態では、図３（ａ）（ｂ）に示すように、ゲート配線１９に電気的に接続されているフィールドプレート１７ａからｎ^-型層１Ｂと電気的に接続されたフィールドプレート１７ｇに向かって、各ツェナーダイオード群１８ａ〜１８ｅを紙面右上方向に傾斜して階段状に接続させていたが、左上方向に傾斜して接続させることもできる。
【００４１】
また、各ツェナーダイオード群１８ａ〜１８ｅの段数及びｎ型領域３１の幅、ｐ型領域３２の幅は任意に設定することができ、また、１ブロック内のツェナーダイオード群の数量や、全体のブロック数は任意に設定することができる。
【００４２】
また、本実施形態では、図１に示すようにセル部が略五角形状である半導体装置を例に挙げて説明していたが、セル部が略矩形状やその他の形状である半導体装置に本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態を適用した半導体装置の平面図である。
【図２】図１の主要部の断面図である。
【図３】図１中の外周耐圧部の一部拡大図である。
【図４】本実施形態と比較するための構造である一コーナー部における外周耐圧部の拡大図である。
【図５】図１中の一コーナー部における外周耐圧部の拡大図である。
【図６】図４中のＣ−Ｃ’線での断面における電位分布のシミュレーション結果を示す図である。
【図７】図４のコーナー部における耐圧のシミュレーション結果を示す図である。
【図８】図５中のＤ−Ｄ’線での断面における電位分布のシミュレーション結果を示す図である。
【図９】図５のコーナー部における耐圧のシミュレーション結果を示す図である。
【図１０】従来の半導体装置における外周耐圧部の一部拡大図である。
【符号の説明】
Ａ…セル部、Ｂ…外周耐圧部、１…半導体基板、１Ａ…ｐ⁺型基板、１Ｂ…ｎ^-型層、２…コレクタ電極、３…ｐ型ウェル、４…ｐ型ベース領域、５…ｎ⁺型ソース領域、６…ゲート絶縁膜、７…ゲート電極、９…ｐ⁺型領域、１０…層間絶縁膜、１１…エミッタ電極、１３…外周ｐ型ウェル、１４…最外周ｐ型ウェル、１５…ｎ⁺型コンタクト領域、１６…フィールド酸化膜、１７…フィールドプレート、１８…ツェナーダイオード、１９…ゲート配線、２１…等電位プレート、２２…ｐ⁺型コンタクト領域、３１…ｎ型領域、３２…ｐ型領域、３３…連結部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device including a semiconductor element such as a MOSFET or an insulated gate bipolar transistor (hereinafter referred to as IGBT).
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a semiconductor device including a semiconductor element such as an IGBT, a field plate ring or a Zener diode is provided in an outer peripheral withstand voltage portion at the outer periphery of a region where the semiconductor element is formed in order to improve surge resistance (special feature). (See Kaihei 10-163482). Hereinafter, the region where the semiconductor element is formed is referred to as a cell portion.
[0003]
FIG. 10A shows an enlarged plan view of a part of the outer peripheral pressure resistant portion of the conventional semiconductor device. The outer peripheral pressure-resistant portion has multiple field plate rings J17a to J17e, and among these, the innermost field plate ring J17a is electrically connected to a gate electrode (not shown) via a gate wiring J19. The outermost field plate ring J17e is electrically connected to a semiconductor substrate (not shown) via an equipotential plate J21. Zener diode groups J18a to J18d are formed between the field plate rings J17a to J17e.
[0004]
FIG. 10B shows the connection state of the Zener diode groups J18a to J18d. These zener diode groups J18a to J18d are electrically connected between the gate wiring J19 and the equipotential plate J21 as shown in FIG. 10 (b) in a state of being folded back by the connecting portions J33a to J33e.
[0005]
Conventionally, when a surge is applied, not only does the cell portion and the outer peripheral withstand voltage portion of the cell portion break down, but the cell portion and the outer peripheral withstand voltage portion absorb the surge, and such Zener diode groups J18a to J18d are The gate electrode is charged by breakdown and the device is turned on to absorb surges.
[0006]
[Problems to be solved by the invention]
However, for example, when a high-frequency surge is applied, in the structure of FIG. 10A, the widths of the Zener diode groups J18a to J18d and the connecting portions J33b to J33d in the vertical direction are narrow, and the operating resistance of the Zener diode groups J18a to J18d. In addition, since the resistances of the connecting portions J33b to J33d are large, when the Zener diode groups J18a to J18d break down, a large current cannot be instantaneously passed. For this reason, the gate electrode was not sufficiently charged, and the surge could not be absorbed in the ON state of the element as described above. As a means for solving this problem, it is conceivable to widen the widths of the Zener diode groups J18a to J18d and the connecting portions J33b to J33d in FIG. 10A. Increasing the width of the portions J33b to J33d is not preferable because the area of the outer peripheral pressure resistant portion is increased and the size of the entire semiconductor device is increased.
[0007]
Further, for example, the outer peripheral pressure resistant portion is curved at the corner portion of the rectangular semiconductor device, and is formed linearly at the straight portion of the semiconductor device. When a surge is applied, the electric field concentrates at such a corner, so the electric field strength is higher than that of the straight portion, and the straight portion and the corner portion have a lower withstand voltage than the straight portion. It has become. For this reason, when a surge is applied, a breakdown current flows in a local portion called the outer peripheral pressure resistant portion of the corner portion. In this case, since the current concentrates in a local portion, the current density is large, and there is a possibility that the outer peripheral pressure resistant portion at the corner portion is destroyed.
[0008]
Therefore, in view of the above points, the present invention reduces the operating resistance of the Zener diode group when a surge is applied, and can reduce the current density of the outer peripheral withstand voltage portion at the corner portion during breakdown. An object is to provide an apparatus.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, in the invention described in claim 1, Zener diode groups (18a to 18e) are formed between adjacent field plates among the plurality of field plates in the straight line portion of the outer peripheral withstand voltage portion, A pattern extending in one direction is formed between the outermost plate (17g) and the innermost field plate (17a) by the field plate and the Zener diode group, and this pattern extends along the outer periphery of the linear portion. In the corner portion, a plurality of field plates (17a to 17g) are sequentially arranged in the direction from the cell portion toward the outer periphery of the semiconductor substrate, and one end of each of the field plates (17a to 17g) is a linear portion zener. Connected to the diode group, the other end of each is connected to the field plate of the straight section, and the innermost field feel Plate and (17a) and a field plate of the next (17b), but is characterized by being electrically connected without using the Zener diode group.
[0010]
In this way, the field plate and the Zener diode group form a pattern extending in one direction, not the folded state, between the outermost plate (17g) and the innermost field plate (17a). Therefore, the width of the field plate and the Zener diode group can be made wider than that of the conventional structure without increasing the area of the outer peripheral breakdown voltage portion. Therefore, the resistance of the field plate and the operating resistance of the Zener diode group can be reduced as compared with the conventional one. As a result, when a surge is applied and the Zener diode group breaks down, a large current can be flowed instantaneously, whereby the gate electrode can be charged and the surge can be absorbed in the ON state of the element.
[0011]
Further, by making the structure of the corner portion in this way, the withstand voltage of the corner portion can be made higher than the portion with the lowest withstand voltage in the straight portion. Thereby, when a surge is applied, it is possible to break down first at the straight line portion of the outer peripheral pressure resistant portion, and to allow a breakdown current to flow through this straight line portion. Thereby, the current density of the outer periphery pressure | voltage resistant part in a corner part can be reduced.
[0012]
The pattern extending in one direction between the outermost plate (17g) and the innermost field plate (17a) by the field plate and the zener diode group is a zener diode group as in claim 2. Are arranged in a band shape in the direction along the outer periphery of the straight line portion, and field plates (33a to 33f) formed obliquely with respect to the direction along the outer periphery of the outer peripheral withstand voltage portion are disposed between adjacent Zener diode groups. And preferably formed in a stepped shape.
[0013]
Further, the invention according to claim 3 is characterized in that the plurality of zener diode groups and the field plate are arranged at equal intervals in a direction from the cell portion toward the outer periphery of the semiconductor substrate. Thereby, in addition to the effect of the invention of claim 1 or 2, when a surge is applied, the electric field concentration in the outer peripheral pressure-resistant portion B can be relaxed.
[0014]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a plan view of a semiconductor device to which an embodiment of the present invention is applied, and FIG. 2 is a partial cross-sectional view of the semiconductor device. In FIG. 1, a central portion is a cell portion A in which a semiconductor element constituting an IGBT is formed, and an outer peripheral pressure resistant portion B is formed around the cell portion A in a shape along the outer periphery of the cell portion A. In the cross-sectional view of FIG. 2, the right portion of the drawing is the cell portion A, and the left side of the cell portion A is the outer peripheral pressure resistant portion B.
[0016]
In the semiconductor substrate 1 of FIG. 2, an n ⁻ type layer 1B is formed on a p ⁺ type layer 1A. In this semiconductor substrate 1, the surface on the p ⁺ type layer 1A side is the back surface 1a, the surface on the n ⁻ type layer 1B side is the main surface 1b, and the collector electrode 2 is formed on the back surface 1a.
[0017]
In the cell portion A, the p-type well 3 is formed in the surface layer portion of the n ⁻ -type layer 1B. The junction depth is shallower than the p-type well 3, and the p-type base region 4 overlaps with the p-type well 3. Is formed. Further, an n ⁺ type source region 5 is formed inside the p type base region 4. A gate electrode 7 made of polysilicon or the like is provided on the upper surface of the n ⁻ type layer 1B with a gate insulating film 6 interposed therebetween. The p-type base region 4 sandwiched between the n ⁺ -type source region 5 and the n ⁻ -type layer 1B located under the gate electrode 7 is a channel region 8.
[0018]
Further, of the surface portion of the p-type base region 4, on opposite sides of the channel region 8 for the n ⁺ -type source region 5 overlaps the n ⁺ -type source region 5 p ⁺ -type region 9 is formed. An emitter electrode 11 made of an Al alloy or the like is provided on an interlayer insulating film 10 made of BPSG or PSG formed on the surface of the n ⁻ type layer 1B. The emitter electrode 11 is electrically connected to the n ⁺ type source region 5 and the p ⁺ type region 9 through a contact hole 12 formed in the interlayer insulating film 10.
[0019]
Thus, and a p-type base region 4 and the n ⁺ -type source region 5 and p ⁺ -type region 9, an emitter electrode 11 on the p ⁺ -type region 9, a gate electrode on the p-type base region 4 The cell portion A has a structure in which a plurality of these are installed.
[0020]
On the other hand, in the outer peripheral breakdown voltage portion B, an outer peripheral p-type well 13 having the same junction depth as the p-type well 3 is formed around the outermost peripheral cell in the surface layer portion of the n ⁻ -type layer 1B. An n ⁺ type contact region 15 is formed on the outermost peripheral side of the surface layer portion of the n ⁻ type layer 1B.
[0021]
A field oxide film 16 as an insulating film is formed on the n ⁻ -type layer 1B, and an end of the n ⁺ -type contact region 15 on the cell portion side from the outer p-type well 13 on the field oxide film 16. Field plates 17a to 17g and Zener diode groups 18a to 18e made of, for example, polysilicon are formed between the portions. Further, an interlayer insulating film 10 is formed on the field oxide film 16. A gate wiring 19 is provided on the interlayer insulating film 10, and the gate wiring 19 is electrically connected to the field plate 17 a through a contact hole 20 formed in the interlayer insulating film 10. An equipotential plate 21 is provided on the outermost peripheral side on the interlayer insulating film 10. The equipotential plate 21 is electrically connected to the field plate 17 g and the n ⁺ -type contact region 15.
[0022]
FIG. 3A shows a partially enlarged view of the straight line portion B1 of the outer peripheral pressure resistant portion B in FIG. The field plate 17 a is disposed on the cell part A side on the lower side of the drawing, and is electrically connected to the gate wiring 19. The field plate 17g is disposed on the outer peripheral side, and is electrically connected to the n ⁻ type layer 1B via the equipotential plate 21.
[0023]
A plurality of field plates 17b to 17f are disposed between the field plate 17a and the field plate 17g, and these are inclined in a portion parallel to the direction along the side of the outer peripheral pressure resistant portion and in the upper right direction of the drawing. It has the connection part 33a-33f of a part, and this parallel part and connection part 33a-33f are connected alternately, and are formed in step shape toward one direction. These field plates 17b to 17f are electrically insulated from each other. Further, of these plurality of field plates 17b to 17f, an n-type region 31 in which, for example, P (phosphorus) is implanted, and B (boron), for example, are implanted in a portion parallel to the direction along the side of the outer peripheral pressure resistant portion. The implanted p-type regions 32 are alternately arranged to form a plurality of band-like Zener diode groups 18a to 18e. Each of these Zener diode groups 18a to 18e has a configuration in which a plurality of Zener diode pairs in which Zener diodes formed by junctions of the n-type region 31 and the p-type region 32 are connected in series in the opposite direction are formed.
[0024]
In the present embodiment, for example, the Zener diode groups 18a to 18e and the connecting portions 33a to 33f arranged in order from the cell portion A toward the outer peripheral direction of the semiconductor substrate 1 are set as one block Z, and the outer peripheral withstand voltage portion B is the block. A plurality of Zs are arranged. In FIG. 3, Z1, Z2, Z3,...
[0025]
The Zener diode group 18a in the block Z1 is connected to the Zener diode group 18b in the block Z2 on the right side of the drawing via a connecting portion 33b. The Zener diode group 18b is further connected to the Zener diode group 18c in the block Z3 (not shown) on the right side via the connecting portion 33c, and thus connected to the Zener diode group 18e. Therefore, in the present embodiment, as shown in FIG. 3B, the Zener diode group 18a in the block Z1 moves from the field plate 17a connected to the gate wiring 19 to the field plate 17g connected to the equipotential plate 21. The zener diode group 18b in the block Z2, the zener diode group 18c in the block Z3, the zener diode group 18d in the block Z4, and the zener diode group 18e in the block Z5 are sequentially inclined with respect to the direction from the cell part A toward the outer periphery. However, it is configured to be connected stepwise in one direction.
[0026]
In the present embodiment, the Zener diode groups 18a to 18e are not connected in one block Z in this way, but are connected in a stepped manner in a direction oblique to the direction along the outer periphery between the plurality of blocks Z. Has been. Thus, the width of the Zener diode groups 18a to 18e in the direction perpendicular to the linear side of the outer peripheral withstand voltage portion can be increased without increasing the area of the outer peripheral withstand voltage portion. The widths of the connecting portions 33b to 33e connected to these Zener diode groups 18a to 18e can be made wider than the conventional structure shown in FIG. As a result, as shown in FIG. 3B, the resistance value of the electrically connected region from the field plate 17a connected to the gate wiring 19 to the field plate 17g connected to the equipotential plate 21 is changed to the conventional one. Even when a high frequency surge is applied, a large current can be instantaneously passed through the Zener diode groups 18a to 18e. For this reason, a gate electrode can be charged and a surge can be absorbed in the ON state of an element.
[0027]
In the present embodiment, the polysilicon layers of the field plates 17a to 17g including the Zener diode groups 18a to 18e and the connecting portions 33b to 33e are constant in the direction from the cell portion A toward the outer periphery in the entire outer peripheral withstand voltage portion B. Since they are arranged at intervals, when a surge is applied, the electric field concentration in the outer peripheral withstand voltage portion B can be reduced.
[0028]
In the present embodiment, the Zener diodes 18a to 18e and the connecting portions 33b to 33e are arranged for each block Z for the following reason.
[0029]
As an arrangement pattern of the Zener diodes 18a to 18e and the connecting portions 33b to 33e, the left side of the paper is the Zener diodes 18a to 18e, and the right side is the connecting portion 33b to 33e. 33e, and a pattern arranged for each block Z ′ having the zener diode groups 18a to 18e on the right side can be considered.
[0030]
4 and 5 are enlarged views of the outer peripheral pressure resistant part B near the corner in FIG. FIG. 4 shows a pattern in which the connecting portions 33b to 33e and the Zener diode groups 18a to 18g are arranged for each block Z ′, and FIG. 5 shows the pattern of this embodiment. In addition, the corner part B2 said here is the part vicinity of the curved part among the outlines of a cell part. In the corner portion B2, no Zener diode group is formed, and only field plates 17a to 17g are formed. One end of each of the field plates 17a to 17g is connected to the connecting portions 33b to 33e of the linear portion B1, and the other end is connected to the Zener diode groups 18a to 18g.
[0031]
In FIG. 4, at the boundary B3 between the straight line portion B1 and the corner portion B2, the right end portions (high potential side) of the Zener diode groups 18a to 18e and the field plates 17b to 17f are electrically connected. Specifically, the Zener diode group 18a and the field plate 17b are connected, the Zener diode group 18b and the field plate 17c are connected, the Zener diode group 18c and the field plate 17d are connected, and the Zener The diode group 18d and the field plate 17e are connected, and the Zener diode group 18e and the field plate 17f are connected. Further, the other end portions of the field plates 17b to 17f are electrically connected to the connecting portions 33b to 33e.
[0032]
FIG. 6 shows a simulation result of the equipotential distribution in the cross section taken along the line CC ′ in FIG. 4, and FIG. 7 shows a simulation result of the breakdown voltage at the corner portion B2. In this case, since the outermost field plate 17g and the adjacent field plate 17f are electrically connected, each field plate 17a-17f has a potential corresponding to each of the Zener diode groups 18a-18e. It becomes. Therefore, as shown in FIG. 6, the equipotential line on the outermost peripheral side extends between the field plate 17e and the field plate 17f. Thus, in the corner portion B2, equipotential lines concentrate on the curved outer peripheral side end portion (see FIG. 2) of the outer peripheral p-type well 13, and the electric field strength becomes higher than that of the straight portion B1. The breakdown voltage in this case is 600 V as shown in FIG.
[0033]
On the other hand, in the present embodiment of FIG. 5, a plurality of Zener diode groups 18a to 18e are arranged for each block Z in the straight line portion B1. Therefore, field plates 17b to 17f that are electrically connected to the left side of the Zener diode groups 18a to 18e in the block Z7 (upper side in the drawing, lower potential side) are extended to the corner portion B2. . Then, at the boundary B3 between the straight line portion B1 and the corner portion B2, the field plates 17b to 17f extending from the block Z7 and the connecting portions 33a to 33n that are inclined with respect to the Zener diode groups 18a to 18e in the block Z6. 33f is electrically connected. Specifically, the connecting portion 33a connected to the field plate 17a is connected to the field plate 17b, the connecting portion 33b is connected to the field plate 17c, the connecting portion 33c is connected to the field plate 17d, and the connecting portion 33d is connected to the field plate 17e. The portion 33e is electrically connected to the field plate 17f, and the connecting portion 33f is electrically connected to the field plate 17g.
[0034]
FIG. 8 shows a simulation result of equipotential distribution in the cross section taken along the line DD ′ in FIG. 5, and shows a simulation result of breakdown voltage at the corner B2 in FIG. At this time, since the innermost field plate 17a and the adjacent field plate 17b are electrically connected, each field plate 17b-17g has a potential corresponding to each of the Zener diode groups 18a-18e. It has become. Therefore, the equipotential line on the outermost peripheral side extends to the position between the field plate 17f and the field plate 17g. At this time, the equipotential lines are not concentrated between the field plate 17a and the field plate 17b, and the electric field concentration at the curved outer peripheral side end of the outer peripheral p-type well 13 can be relaxed. As shown in FIG. 9, it is 740V, which is higher than the structure of FIG.
[0035]
By the way, the linear part B1 of the outer periphery pressure | voltage resistant part B has a part of the structure similar to FIG. 4, FIG. 5, ie, there exists a part with a high pressure | voltage resistance and a low part. The structure with a low breakdown voltage as shown in FIG. 4 is the right side of the zener diode groups 18a to 18e formed side by side in a direction perpendicular to the linear side of the outer peripheral breakdown voltage portion B in FIG. Of the connecting portions 33a to 33f, the vicinity of the portion connected to the Zener diode groups 18a to 18e. In this portion, the field plate 17g and the connecting portion 33f are equipotential, and the potential is shared by the field plates 17a to 17f as in FIG.
[0036]
On the other hand, the structure having a high breakdown voltage as shown in FIG. 5 is a portion connected to the Zener diode groups 18a to 18e among the connecting portions 33a to 33f on the left side of the Zener diode groups 18a to 18e. In the vicinity. In this portion, the field plate 17a and the connecting portion 33a are equipotential, and the potential is shared by the field plates 17b to 17g as in FIG.
[0037]
Therefore, when the Zener diode groups 18a to 18e and the connecting portions 33a to 33f are arranged for each block Z ′ as shown in FIG. 4, the potential distribution of the field plates 17a to 17g at the corner portion B2 is the straight portion B1. Since the electric field is concentrated at the curved outer peripheral side end of the outer peripheral p-type well 13 in the corner portion B2 as compared with the straight portion B1, the withstand voltage of the corner portion B2 is the same. Will be the lowest. For this reason, when a surge is applied, breakdown occurs at the outer peripheral side end portion of the outer peripheral p-type well 13 formed in the outer peripheral pressure resistant portion of the corner portion B2.
[0038]
On the other hand, in the case of arranging each block Z in FIG. 5, the structure of the corner portion B2 is equivalent to the portion with the highest breakdown voltage in the straight portion B1, and even if there is electric field concentration in the corner portion B2, The withstand voltage at the corner portion B2 can be made higher than the portion with the lowest withstand voltage in the straight portion B1. Therefore, in this embodiment, when a surge is applied, breakdown is first caused at the curved outer peripheral side end portion of the outer peripheral p-type well 13 of the linear portion B1 of the outer peripheral breakdown voltage portion, and the breakdown current is supplied to the linear portion. It can be made to flow to B1. From this, the current density at the corner portion B2 can be reduced.
[0039]
As described so far, by applying the present embodiment, it is possible to improve the resistance to high frequency surge of the semiconductor device.
[0040]
In this embodiment, as shown in FIGS. 3A and 3B, a field plate 17g electrically connected to the n ⁻ -type layer 1B from a field plate 17a electrically connected to the gate wiring 19 is used. The zener diode groups 18a to 18e are inclined in the upper right direction in the drawing and connected in a stepped manner, but can be connected in an inclined manner in the upper left direction.
[0041]
Further, the number of stages of each of the Zener diode groups 18a to 18e, the width of the n-type region 31, and the width of the p-type region 32 can be arbitrarily set, and the number of Zener diode groups in one block and the entire block The number can be set arbitrarily.
[0042]
Further, in the present embodiment, the semiconductor device in which the cell portion has a substantially pentagonal shape as shown in FIG. 1 has been described as an example, but the present invention is applied to a semiconductor device in which the cell portion has a substantially rectangular shape or other shapes. The invention can be applied.
[Brief description of the drawings]
FIG. 1 is a plan view of a semiconductor device to which an embodiment of the present invention is applied.
FIG. 2 is a cross-sectional view of a main part of FIG.
FIG. 3 is a partially enlarged view of the outer peripheral pressure resistant part in FIG. 1;
FIG. 4 is an enlarged view of an outer peripheral pressure resistant portion at one corner portion, which is a structure for comparison with the present embodiment.
FIG. 5 is an enlarged view of an outer peripheral pressure resistant portion at one corner portion in FIG. 1;
6 is a diagram showing a simulation result of potential distribution in a cross section taken along line CC ′ in FIG. 4;
7 is a diagram illustrating a simulation result of a withstand voltage at a corner portion in FIG. 4;
FIG. 8 is a diagram showing a simulation result of potential distribution in a cross section taken along line DD ′ in FIG. 5;
9 is a diagram showing a simulation result of a withstand voltage at a corner portion in FIG.
FIG. 10 is a partially enlarged view of an outer peripheral withstand voltage portion in a conventional semiconductor device.
[Explanation of symbols]
A ... cell part, B ... peripheral breakdown voltage part, 1 ... semiconductor substrate, 1A ... p ⁺ type substrate, 1B ... n ^- type layer, 2 ... collector electrode, 3 ... p type well, 4 ... p type base region, 5 ... n ⁺ -type source region, 6 ... gate insulating film, 7 ... gate electrode, 9 ... p ⁺ -type region, 10 ... interlayer insulating film, 11 ... emitter electrode, 13 ... outer peripheral p-type well, 14 ... outermost peripheral p-type well, DESCRIPTION OF SYMBOLS 15 ... n ⁺ type contact region, 16 ... Field oxide film, 17 ... Field plate, 18 ... Zener diode, 19 ... Gate wiring, 21 ... Equipotential plate, 22 ... P ⁺ type contact region, 31 ... N-type region, 32 ... p-type region, 33 ... connecting portion.

Claims

In a semiconductor device comprising a semiconductor substrate (1) having a cell portion (A) in which a semiconductor element is formed and an outer peripheral pressure-resistant portion (B) disposed on the outer periphery of the cell portion.
The outer peripheral pressure-resistant portion is electrically connected to the outermost peripheral plate (17g) electrically connected to the semiconductor substrate and the gate electrode (7) formed in the cell portion. A plurality of conductive field plates (17a to 17g, 33a to 33f) including a peripheral plate (17a) are formed;
The outer periphery pressure-resistant portion has a straight portion (B1) and a corner portion (B2),
In the straight portion, a Zener diode group (18a-18e) is formed between adjacent field plates among the plurality of field plates, and the outermost peripheral plate (17g) is formed by the field plate and the Zener diode group. And a pattern extending in one direction between the innermost field plate (17a) and the pattern are sequentially shifted in the direction along the outer periphery of the linear portion,
In the corner portion, the plurality of field plates (17a to 17g) are sequentially arranged in a direction from the cell portion toward the outer periphery of the semiconductor substrate, and one end of each is connected to the Zener diode group of the linear portion, Each other end is connected to the straight field plate, and the innermost peripheral field plate (17a) and the adjacent field plate (17b) are electrically connected without passing through the Zener diode group. A semiconductor device characterized by being connected to the semiconductor device.

A field plate in which the Zener diode group is formed in a strip shape in a direction along the outer periphery of the linear portion, and is formed between the adjacent Zener diode groups in an oblique direction with respect to the direction along the outer periphery of the outer peripheral withstand voltage portion. The semiconductor device according to claim 1, wherein (33a to 33f) are formed, and the pattern is stepped.

3. The semiconductor device according to claim 1, wherein the Zener diode group and the field plate are arranged at equal intervals in a direction from the cell portion toward the outer periphery of the semiconductor substrate.