JP3664129B2 - Semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明はMOSFET、絶縁ゲート型バイポーラトランジスタ(以下、IGBTと記す)などのパワー素子を備える半導体装置に関するものである。
【0002】
【従来の技術】
従来、IGBTなどのパワー素子を備える半導体装置において、サージ耐量を向上させるための手段が外周部に形成されている。
【0003】
図6に従来のIGBTを有する半導体装置の断面の一例を示す。この半導体装置は上から見たときの形状が略四角形であり、4つの直線部と4つのコーナー部とを有し、図6はこの半導体装置の一辺と垂直な方向に裁断したときの断面の一例である。図6の右側部分は複数の半導体素子が形成されている領域の一部分であり、以下ではセル部と記す。また、セル部よりも左側の部分はセル部の外周に形成されている外周耐圧部である。
【0004】
半導体基板J1において、p+型基板J1Aの上にn-型層J1Bが形成されている。セル部では、n-型層J1Bの表層部にp型ウェルJ3が形成されている。
【0005】
そして、外周耐圧部では、n-型層J1Bの表層部に外周p型ウェルJ13が形成されている。n-型層J1Bの外周p型ウェルJ13のセル部から離れた側の一部分と重なって外周p型ウェルJ13よりも接合深さが浅い最外周p型ウェルJ14が形成されている。また、n-型層J1Bの表面上に形成されたフィールド酸化膜J16の上に複数のフィールドプレートJ17a〜J17dが最外周p型ウェルJ14よりも外側に形成されている。さらにこれら複数のフィールドプレートJ17a〜J17dのそれぞれの間にポリシリコン等で形成されたツェナーダイオードJ18a〜J18cがそれぞれ配置され、これらが電気的に接続されている。そして、フィールドプレート17aはゲート配線J19と接続され、フィールドプレート17dはn+型領域J15と接続されている。
【0006】
この半導体装置では、外周p型ウェルJ13と最外周p型ウェルJ14とフィールドプレートJ17a〜J17dとにより、セル部の外周側に集まる電界が緩和されている。また、ツェナーダイオードJ18a〜J18cを有していることから、半導体素子のコレクタ−エミッタ間に一定電圧以上の高電圧サージが印加されたとき、ツェナーダイオードJ18a〜J18cをブレークダウンさせ、ゲート配線J19を介し、ゲート電極J7に電圧を与えることで素子をオンさせ、サージを素子のオン状態で吸収させている。
【0007】
【発明が解決しようとする課題】
上記のようなツェナーダイオードJ18a〜J18cを外周耐圧部に備えていても、高周波サージがこのIGBTに印加された場合では、ゲート電極J7が十分に充電がされない等の理由により、上記のように素子のオン状態でサージを吸収することができない。そのため、この場合では、セル部のp型ウェルJ3の底面と外周耐圧部の最外周p型ウェルJ14のエッジ部で同時にブレークダウンさせ、サージを吸収している。
【0008】
しかし、例えば、四角形状の半導体装置では、外周耐圧部は、半導体装置の辺に沿った直線部では直線状に形成され、半導体装置のコーナー部では曲線状に形成されている。通常、直線部とコーナー部とではコーナー部の方が直線部に比べて耐圧が低くなっているため、高周波サージが印加されると、外周耐圧部では、コーナー部の最外周p型ウェルJ14のエッジ部という局所的部分でブレークダウンが起きるので、吸収できるサージ量が制限されてしまう。このため、外周耐圧部で吸収できないサージはセル部で吸収しなければならず、このセル部で流れるブレークダウン電流が半導体素子の耐量よりも大きい場合では、半導体素子が破壊されてしまう。
【0009】
本発明は上記点に鑑みて、高周波サージが印加された場合でも、半導体素子の破壊を防止することができる半導体装置を提供することを目的とする。
【0010】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明では、耐圧領域は第1導電型の半導体層(1B)と第2半導体領域(22)との間にpn接合部を有し、このpn接合部は半導体層と第1半導体領域(3、4)とにより形成されるpn接合部よりも不純物勾配が大きく、サージが印加されたときに先にブレークダウンするようになっており、さらに、耐圧領域の半導体層の表層部において第2半導体領域の外周側に第2半導体領域よりも不純物濃度が低い第2導電型の第3半導体領域(13b、53b)が形成され、半導体層と第3半導体領域とにより形成されるpn接合部は、半導体層と第2半導体領域との間のpn接合部よりも不純物勾配が小さく、かつ半導体層と第3半導体領域とにより形成されるpn接合部と半導体層と第2半導体領域との間のpn接合部とが連続していることを特徴としている。
【0011】
このように耐圧領域において、第1導電型の半導体層と第1半導体領域により形成されるpn接合部よりも不純物勾配が大きい、すなわち、耐圧が低いpn接合部が形成されていることから、サージが印加された場合、半導体素子が形成されている領域よりも先にこのpn接合部でブレークダウンさせることができる。これにより、半導体素子に流れるブレークダウン電流を減少させることができるので、ブレークダウン電流による半導体素子の破壊を防止することができる。
【0012】
耐圧領域における半導体層と第2半導体領域との間のpn接合部を、例えば請求項2に記載の発明のように、第1導電型の半導体層と第2導電型の第2半導体領域とによって形成することができる。また、請求項3に記載の発明のように第1導電型の半導体層と第2半導体領域との間に形成され、第1導電型の半導体層よりも不純物濃度が高い第1導電型の半導体領域(50)と、第2半導体領域とによって形成することができる。
【0013】
また、請求項4に記載の発明のように、耐圧領域の半導体層の表層部において第2半導体領域の第1半導体領域側に第2半導体領域よりも不純物濃度が低い第2導電型の第4半導体領域(13a、53a)が形成されており、第2半導体領域は、第3半導体領域と第4半導体領域の間でこれらの両方に重なって形成されて、半導体層と第2半導体領域との間のpn接合部の全接合面が平面状になっているようにすれば、このpn接合部に流れるブレークダウン電流の電流密度を低下させることができる。これにより、このpn接合部近辺の領域のブレークダウン電流による破壊に対する信頼性を高めることができる。
【0014】
また、請求項5に記載の発明のように、半導体層と第2半導体領域とによって形成されたpn接合部が、第1半導体領域側にエッジ部を有しているようにすれば、そのエッジ部にてより積極的にブレークダウンをさせることができる。また、請求項6に記載の発明では、耐圧領域は第1導電型の半導体層(1B)と第2半導体領域(32)との間にpn接合部を有し、このpn接合部は半導体層と第1半導体領域(3、4)とにより形成されるpn接合部よりも不純物勾配が大きく、サージが印加されたときに先にブレークダウンするようになっており、第2半導体領域を金属層(35)を介して金属電極(11)と電気的に接続されていることを特徴としている。また、請求項7に記載の発明では、耐圧領域は第1導電型の半導体層(1B)と第2半導体領域(44)との間にpn接合部を有し、このpn接合部は半導体層と第1半導体領域(3、4)とにより形成されるpn接合部よりも不純物勾配が大きく、サージが印加されたときに先にブレークダウンするようになっており、耐圧領域には半導体層の表層部に第2半導体領域(44)よりも不純物濃度が低く、金属電極(11)と電気的に接続された第2導電型の第3半導体領域(43)が形成されており、pn接合部を構成する第2半導体領域は、この第3半導体領域を介して金属電極と電気的に接続されていることを特徴としている。
【0015】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【0016】
【発明の実施の形態】
(第1実施形態)
図1に本発明の一実施形態を適用したIGBTを有する半導体装置の一部分の断面を示す。図1の右側部分はセル部であり、セル部よりも左側の部分はセル部の外周に形成されている外周耐圧部である。
【0017】
半導体基板1において、p+型基板1Aの上にn-型層1Bが形成されている。この半導体基板1はp+型基板1A側の面を裏面1a、n-型層1B側の面を主表面1bとしている。そして、裏面1aにはコレクタ電極2が形成されている。
【0018】
セル部では、半導体基板1の主表面1b側において、n-型層1Bの表層部にp型ウェル3が形成されており、このp型ウェル3よりも接合深さが浅く、p型ウェル3と重なってp型ベース領域4が形成されている。さらに、このp型ベース領域4の内部にはn+型ソース領域5が形成されている。また、半導体基板1の主表面1bの上にはゲート絶縁膜6を介してポリシリコン等からなるゲート電極7が設けられている。そして、このゲート電極7の下に位置するn+型ソース領域5とn-型層1Bとに挟まれたp型ベース領域4がチャネル領域8となっている。
【0019】
また、p型ベース領域4の表層部のうち、n+型ソース領域5に対してチャネル領域8の反対側にはn+型ソース領域5と重なってp+型領域9が形成されている。そして、n-型層1Bの表面上に形成されたBPSGまたはPSG等からなる層間絶縁膜10の上にAl合金等からなるエミッタ電極11が設けられている。このエミッタ電極11は層間絶縁膜10に形成されたコンタクトホール12を通して、n+型ソース領域5、p+型領域9と電気的に接続されている。
【0020】
このように、p型ベース領域4とn+型ソース領域5とp+型領域9とを有し、p+型領域9の上のエミッタ電極11と、p型ベース領域4のうちのチャネル領域8上のゲート電極7とを有する構造を1セルとして、セル部は、これらが複数設置された構成となっている。
【0021】
一方、外周耐圧部では、n-型層1Bの表層部のうち、最外周のセルの周りにp型ウェル3と接合深さが等しい外周p型ウェル13が形成されている。そして、この外周p型ウェル13に対してセル部から離れた側であって、この外周p型ウェル13の一部分と重なってp型ベース領域4と接合深さが等しい最外周p型ウェル14が形成されている。また、n-型層1Bの表層部の最外周側にはn+型コンタクト領域15が形成されている。
【0022】
そして、n-型層1Bの上にはフィールド酸化膜16が形成されており、このフィールド酸化膜16の上で最外周p型ウェル14の外周側端部からn+型コンタクト領域15のセル部側端部の間にポリシリコンあるいはAl等のフィールドプレート17a〜17dが形成され、このフィールドプレート17a〜17dのそれぞれの間にポリシリコン等によるツェナーダイオード18a〜18cがそれぞれ形成され、これらは電気的に接続されている。さらに、フィールド酸化膜16の上に層間絶縁膜10が形成されている。また、この層間絶縁膜10の上にゲート配線19が設けられており、このゲート配線19は層間絶縁膜10に形成されたコンタクトホール20を通してフィールドプレート17aと電気的に接続されている。また、層間絶縁膜10上の最外周側には等電位プレート21が設けられている。この等電位プレート21はフィールドプレート17dと、n+型コンタクト領域15とに電気的に接続されている。
【0023】
ここで、外周耐圧部の外周p型ウェル13が形成されている領域の構造を説明する。外周p型ウェル13はセル部側に形成された外周p型ウェル13aと、セル部から外周に向かう方向の幅が外周p型ウェル13aよりも広く外周側に形成された外周p型ウェル13bとによって構成されている。そして、これら外周p型ウェル13a、13bとの間でこれらの両方に重なってn-型層1Bの表層部にp+型コンタクト領域22が形成されている。このp+型コンタクト領域22は外周p型ウェル13上まで延設されたエミッタ電極11と、層間絶縁膜10に形成されたコンタクトホール23を通して電気的に接続されている。
【0024】
すなわち、本実施形態では外周耐圧部に、p+型コンタクト領域22とn-型層1Bとによるpn接合部が形成された構造になっている。
【0025】
このp+型コンタクト領域22は外周p型ウェル13やセル部のp型ウェル3及びp型ベース領域4よりも不純物濃度が高いことから、このpn接合部は外周p型ウェル13とn-型層1Bとによるpn接合部や、セル部でのn-型層1Bとp型ウェル3、又はp型ベース領域4とによるpn接合部よりも不純物勾配が大きい。すなわち、p+型コンタクト領域22とn-型層1Bとの接合部は他の領域よりも耐圧が低い。
【0026】
このため、高周波サージが印加されたとき、この接合部においてセル部よりも先にブレークダウンを起こさせることができ、図1に示す矢印のようにブレークダウン電流を流すことができる。これにより、セル部に流れるブレークダウン電流を減少させることができ、半導体素子のブレークダウン電流による破壊を防止できる。
【0027】
また、従来のように外周p型ウェル13が2つに分かれてなく、外周p型ウェル13の内部にp+型コンタクト領域22が形成されている構造では、ブレークダウン電流は最外周p型ウェル14のエッジ部から外周p型ウェル13の表層部を介し、コンタクトホール23を通じてエミッタ電極11に流れていた。このため、わずかながらも外周p型ウェル13がブレークダウン電流に対する抵抗成分となっており、ブレークダウン電流の量が抑制されていた。また、ブレークダウン電流の電流密度の大きさによっては、外周p型ウェル13が破壊されてしまう恐れがあった。これに対して、本実施形態では、p+型コンタクト領域22がエミッタ電極11と電気的に直接接続されていることから、ブレークダウン電流は外周p型ウェル13を介さずに図中の矢印のように流れる。したがって、このpn接合部にブレークダウン電流を従来よりも多く流すことができ、半導体素子に流れるブレークダウン電流を減少させることができる。また、外周p型ウェル13のブレークダウン電流による破壊を防止することができる。
【0028】
本実施形態では、さらに、次のような効果を有している。外周耐圧部の外周p型ウェル13のセル部側に不純物勾配が大きなpn接合部を形成しているので、サージが印加されたとき、半導体装置の直線部でもブレークダウンさせることができる。これにより、pn接合部に流れるブレークダウン電流の電流密度を低下させることができる。また、p+型コンタクト領域22とn-型層1Bとによるエッジ部を含まない平面状のpn接合面22aを形成しているので、ブレークダウン電流をこの平面状のpn接合面22aに流すことができる。この場合、エッジ部を流れる場合よりもブレークダウン電流が流れる面積は大きくなり、電流密度を低下させることができる。これにより、ブレークダウン電流が流れるpn接合部近辺の領域のブレークダウン電流による破壊に対する信頼性を高めることができる。
【0029】
なお、上記した実施形態では、外周耐圧部に外周p型ウェル13a、13bを形成していたが、外周p型ウェル13aを形成しない構造とすることもできる。このときの半導体装置の断面図を図2に示す。この場合、外周耐圧部において、p+型コンタクト領域22の平面状の底面だけでなく、エッジ部においてもp+型コンタクト領域22とn-型層1Bとのpn接合部が形成されている。エッジ部は電界が集中することから、p+型コンタクト領域22のエッジ部の耐圧は図1の場合より低くなり、このエッジ部にてより積極的にブレークダウンをさせることができる。
【0030】
このことから、不純物勾配が大きなpn接合部の形状を、目的に応じて決定することができる。すなわち、外周耐圧部でより積極的にブレークダウンさせたい場合では、このpn接合部がエッジ部を有するような構造とし、また、pn接合部のブレークダウン電流による破壊に対する信頼性を高めたい場合では、このpn接合部がエッジ部を有さない平面状の構造とすれば良い。
【0031】
また、本実施形態を適用した半導体装置は従来の半導体装置の製造工程において、外周p型ウェルJ13を形成する際のマスクパターンを変更することで外周p型ウェル13a、13bを形成することができる。本実施形態では、このように不純物勾配が大きなpn接合部をセル部ではなく、外周耐圧部に形成することから、セル部の構造に関係なくこのpn接合部を形成することができ、また、セル部のパターン設計に制限を与えることはない。したがって、セル部の設計の自由度を大きくすることができる。
(第2実施形態)
図3に本発明の第2実施形態を適用した半導体装置の断面図を示す。この実施形態では、外周耐圧部において、図6の従来の外周p型ウェルJ13と同様の形状の外周p型ウェル33が形成されている。この外周p型ウェル33のうちコンタクトホール23の下に相当する領域に外周p型ウェル33と同等の深さのトレンチ34が形成され、さらにこのトレンチ34内にタングステン等によるコンタクトプラグ35が形成されている。そして、このトレンチ34の底面の近辺にp+型コンタクト領域32が外周p型ウェル33と重なって形成され、p+型コンタクト領域32とn-型層1Bとによるpn接合部が形成されている。また、p+型コンタクト領域32はコンタクトプラグ35を介してエミッタ電極と電気的に接続されている。
【0032】
このようにp+型コンタクト領域32とn-型層1Bとによる不純物勾配がセル部よりも大きなpn接合部をトレンチ34の底面近傍に形成することにより、高周波サージが印加されたとき、このpn接合部においてもセル部よりも先にブレークダウンをさせることができ、図3に示す矢印のようにブレークダウン電流を流すことができる。したがって、セル部に流れるブレークダウン電流を減少させることができ、半導体素子のブレークダウン電流による破壊を防止できる。
【0033】
また、本実施形態でも、p+型コンタクト領域32がコンタクトプラグ35を介してエミッタ電極11と電気的に接続されていることから、ブレークダウン電流は外周p型ウェル33を介さずに流れる。したがって、このpn接合部にブレークダウン電流を従来よりも多く流すことができ、半導体素子に流れるブレークダウン電流を減少させることができる。
【0034】
また、p+型コンタクト領域32の平面状の底面だけでなく、エッジ部においてもp+型コンタクト領域22とn-型層1Bとのpn接合部が形成されている。エッジ部は電界が集中することから、このエッジ部分において、セル部よりも先にブレークダウンをさせることができる。これによっても、半導体素子に流れるブレークダウン電流を減少させることができる。
【0035】
さらに、外周p型ウェル33のセル部側に不純物勾配が大きなpn接合部を形成しているので、サージが印加されたとき、半導体装置の直線部でもブレークダウンさせることができる。これにより、pn接合部に流れるブレークダウン電流の電流密度を低下させることができ、このpn接合部のブレークダウン電流による破壊に対する信頼性を高めることができる。
【0036】
なお、このような構造は、従来の半導体装置の製造工程において、外周p型ウェル33を形成した後に、トレンチ34を形成し、その後、イオン注入によりp+型コンタクト領域32を形成し、さらにコンタクトプラグ35を形成する工程を追加することで形成することができる。
(第3実施形態)
図4に本実施形態を適用した半導体装置の断面図を示す。外周耐圧部では、n-型層1Bの表層部に図6の従来の外周p型ウェルJ13、p+型コンタクト領域J22と同様の形態の外周p型ウェル43、p+型コンタクト領域22とが形成されている。そして、従来と異なって、p型ウェル3、p型ベース領域4、外周p型ウェル43よりも不純物濃度が大きな最外周p+型ウェル44が外周p型ウェル43の外周側で、外周p型ウェル43と重なって形成されている。
【0037】
本実施形態では、セル部や外周p型ウェル43にてn-型層1Bと形成されるpn接合部よりも不純物勾配が大きいので、この最外周p+型ウェル44の耐圧を低下させることができる。また、この最外周p+型ウェル44は従来の最外周p型ウェルJ14よりも不純物濃度が高いことから、従来よりも接合深さが浅く、従来よりもエッジ部の曲率半径が小さくなっている。曲率半径が小さくなっていることから、高周波サージが印加されたときにエッジ部の周りでは電荷集中がおき、エッジ部での電界強度が他の領域よりも大きくなる。これらのことから、高周波サージが印加された場合、従来よりも早く最外周p+型ウェル44でブレークダウンさせることができる。これにより、従来よりも半導体素子に流れるブレークダウン電流を減少させることができる。
【0038】
なお、本実施形態を適用した半導体装置は、従来の製造工程において、最外周p型ウェルJ14をp型ベース領域J4と同時にイオン注入にて形成していたのを、例えば、p+型コンタクト領域22をイオン注入にて形成するときにこれと同時に最外周p+型ウェル44を形成するように変更することで得られる。
(第4実施形態)
図5に本発明の第4実施形態を適用した半導体装置の断面図を示す。図5では、外周耐圧部において、図1の外周p型ウェル13a、13bと同様の位置に外周p+型ウェル53a、53bがそれぞれ形成されており、外周p+型ウェル53a、53bの間にp+型コンタクト領域22が形成されている。そして、p+型コンタクト領域22の下にn+型領域50が形成された構成となっている。
【0039】
なお、これらの領域の表面濃度は、高い方から、p+型コンタクト領域22、外周p+型ウェル53a、53b、n+型領域50の順となっている。このような構造の半導体装置は従来の半導体装置の製造工程において、イオン注入により外周p型ウェルJ13を形成する工程を次のように変更することで得られる。例えば、p型不純物濃度が1×1018cm-3となるように外周p+型ウェル53a、53bを形成する。次にn型不純物濃度が5×1016cm-3となるようにn+型領域50を形成する。その後、p型不純物濃度が1×1019cm-3となるようにp+型コンタクト領域22を形成する。
【0040】
本実施形態では、このようにp+型コンタクト領域22とn+型領域50とにより、第1実施形態よりも不純物勾配が大きなpn接合部が形成され、n+型領域50にn-型層1Bが接続され、p+型コンタクト領域22にエミッタ電極11が接続されている。
【0041】
この場合、第1実施形態よりもこのpn接合部の耐圧が低いので、高周波サージが印加された場合、このpn接合部で第1実施形態の場合よりもより早くブレークダウンさせることができる。このことから、セル部に流れるブレークダウン電流を減少させる効果がより高くなる。
【0042】
また、本実施形態においても、p+型コンタクト領域22にエミッタ電極11が電気的に直接接続されていること、pn接合部の接合面にはエッジ部が含まれておらず平面状になっていること、pn接合部が外周p+型ウェル53のセル部側に形成されていること等から、第1実施形態と同様の効果が得られる。
(他の実施形態)
また、第1実施形態と第3実施形態とを組み合わせることも可能である。図示しないが、第1実施形態のようにコンタクトホール23の下にセル部よりも不純物勾配が大きなpn接合部を配置し、第3実施形態のように外周p型ウェル43に重なって最外周p+型ウェル44が形成された構成としても良い。
【0043】
このように、セル部に形成されているpn接合部よりも不純物勾配が大きなpn接合部を外周耐圧部に複数形成することで、半導体素子に流れるブレークダウン電流をより減少させることができる。なお、第2実施形態と第4実施形態とを組み合わせることもできる。
【0044】
また、上記第1〜第4実施形態において、外周耐圧部では、外周p型ウェル11以外にフィールドプレートと、ツェナーダイオードとを設けていたが、これらの形状や配置等は上記実施形態以外であっても良い。また、耐圧手段はこれらに限定されず、ガードリングなどの他の一般的な耐圧手段が形成されていても良い。
【0045】
なお、第1〜第4実施形態では、セル部の面積を減少させないように外周耐圧部において、セル部よりも不純物勾配が大きなpn接合部を形成していたが、この領域を外周耐圧部以外に形成しても良い。すなわち、半導体素子と半導体素子との間にこのようなpn接合部を有する領域を形成する。これによっても、半導体素子に流れるブレークダウン電流を減少させることができるので、半導体素子のブレークダウン電流による破壊を防止することができる。
【0046】
また、上記の各実施形態では、第1導電型をn型、第2導電型をp型としたnチャネルタイプのIGBTを例に挙げて説明したが、各構成要素の導電型を逆にしたpチャネルタイプのIGBTであっても本発明を適用することができる。
【0047】
また、上記の各実施形態では、プレーナ型の縦型IGBTを備える半導体装置に本発明の一実施形態を適用した場合について説明したが、トレンチゲート型のIGBTを備える半導体装置に本発明を適用しても良い。また、半導体基板1と半導体層2とを異なる導電型としたIGBTの代わりに、半導体基板1と半導体層2とを同一の導電型としたMOSFETを備える半導体装置に本発明を適用しても良い。
【0048】
なお、第1〜第3実施形態では、n-型層1Bが第1導電型の半導体層及び第1導電型の半導体領域に該当し、第1、第2実施形態ではp+型コンタクト領域22、32が、第3実施形態では最外周p+型ウェル44が第2半導体領域に該当する。
【0049】
第4実施形態ではn-型層1Bが第1導電型の半導体層に該当し、n+型領域50が第1導電型の半導体領域に該当し、p+型コンタクト領域22が第2半導体領域に該当する。
【0050】
また、第1〜第4実施形態では、p型ウェル3、p型ベース領域4が第1半導体領域に該当し、エミッタ電極11が導電層に該当する。
【図面の簡単な説明】
【図1】本発明の第1実施形態を適用した半導体装置の断面図である。
【図2】図1の構造の一部を変形させた半導体装置の断面図である。
【図3】本発明の第2実施形態を適用した半導体装置の断面図である。
【図4】本発明の第3実施形態を適用した半導体装置の断面図である。
【図5】本発明の第4実施形態を適用した半導体装置の断面図である。
【図6】従来の半導体装置の断面図である。
【符号の説明】
1…半導体基板、1A…p+型基板、1B…n-型層、2…コレクタ電極、3…p型ウェル、4…p型ベース領域、5…n+型ソース領域、6…ゲート絶縁膜、7…ゲート電極、9…p+型領域、10…層間絶縁膜、11…エミッタ電極、12…コンタクトホール、13…外周p型ウェル、14…最外周p型ウェル、15…n+型コンタクト領域、16…フィールド酸化膜、17…フィールドプレート、18…ツェナーダイオード、19…ゲート配線、20…コンタクトホール、21…等電位プレート、22…p+型コンタクト領域、23…コンタクトホール。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device including a power element such as a MOSFET or an insulated gate bipolar transistor (hereinafter referred to as IGBT).
[0002]
[Prior art]
Conventionally, in a semiconductor device including a power element such as an IGBT, means for improving surge resistance is formed on the outer peripheral portion.
[0003]
FIG. 6 shows an example of a cross section of a semiconductor device having a conventional IGBT. This semiconductor device has a substantially quadrangular shape when viewed from above, and has four straight portions and four corner portions. FIG. 6 is a cross-sectional view when cut in a direction perpendicular to one side of the semiconductor device. It is an example. 6 is a part of a region where a plurality of semiconductor elements are formed, and will be referred to as a cell portion below. Further, the portion on the left side of the cell part is an outer peripheral pressure resistant part formed on the outer periphery of the cell part.
[0004]
In the semiconductor substrate J1, p + N on the mold substrate J1A - A mold layer J1B is formed. In the cell part, n - A p-type well J3 is formed in the surface layer portion of the mold layer J1B.
[0005]
And in the outer periphery pressure-resistant part, n - An outer peripheral p-type well J13 is formed on the surface layer portion of the mold layer J1B. n - An outermost peripheral p-type well J14 having a junction depth shallower than that of the outer peripheral p-type well J13 is formed so as to overlap a part of the outer peripheral p-type well J13 of the mold layer J1B on the side away from the cell portion. N - On the field oxide film J16 formed on the surface of the mold layer J1B, a plurality of field plates J17a to J17d are formed outside the outermost peripheral p-type well J14. Further, Zener diodes J18a to J18c formed of polysilicon or the like are respectively arranged between the plurality of field plates J17a to J17d, and these are electrically connected. The
[0006]
In this semiconductor device, the outer peripheral p-type well J13, the outermost peripheral p-type well J14, and the field plates J17a to J17d alleviate the electric field collected on the outer peripheral side of the cell portion. Since the Zener diodes J18a to J18c are provided, when a high voltage surge of a certain voltage or higher is applied between the collector and the emitter of the semiconductor element, the Zener diodes J18a to J18c are broken down, and the gate wiring J19 is The device is turned on by applying a voltage to the gate electrode J7, and the surge is absorbed in the on state of the device.
[0007]
[Problems to be solved by the invention]
Even when the Zener diodes J18a to J18c as described above are provided in the outer peripheral withstand voltage portion, when the high-frequency surge is applied to the IGBT, the gate electrode J7 is not sufficiently charged. Surge cannot be absorbed in the on state. Therefore, in this case, a breakdown is simultaneously absorbed at the bottom surface of the p-type well J3 in the cell portion and the edge portion of the outermost peripheral p-type well J14 in the outer peripheral withstand voltage portion to absorb the surge.
[0008]
However, for example, in a rectangular semiconductor device, the outer peripheral pressure resistant portion is formed in a straight line shape at a straight portion along the side of the semiconductor device, and is formed in a curved shape at a corner portion of the semiconductor device. Usually, the withstand voltage of the corner portion is lower than that of the straight portion between the straight portion and the corner portion. Therefore, when a high-frequency surge is applied, the outer peripheral p-type well J14 of the corner portion is Since breakdown occurs in a local portion such as an edge portion, the amount of surge that can be absorbed is limited. For this reason, the surge that cannot be absorbed by the outer peripheral pressure-resistant portion must be absorbed by the cell portion. When the breakdown current flowing in the cell portion is larger than the withstand capability of the semiconductor element, the semiconductor element is destroyed.
[0009]
An object of the present invention is to provide a semiconductor device capable of preventing destruction of a semiconductor element even when a high-frequency surge is applied.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, the breakdown voltage region is a semiconductor layer of the first conductivity type. (1B) And second semiconductor region (22) And a pn junction between the semiconductor layer and the first semiconductor region. (3, 4) The impurity gradient is larger than that of the pn junction formed by the above, and when the surge is applied, the first breakdown occurs. Furthermore, a second conductive type third semiconductor region (13b, 53b) having an impurity concentration lower than that of the second semiconductor region is formed on the outer peripheral side of the second semiconductor region in the surface layer portion of the semiconductor layer of the breakdown voltage region. The pn junction formed by the layer and the third semiconductor region has an impurity gradient smaller than that of the pn junction between the semiconductor layer and the second semiconductor region, and is formed by the semiconductor layer and the third semiconductor region. The pn junction and the pn junction between the semiconductor layer and the second semiconductor region are continuously connected It is characterized by being.
[0011]
Thus, in the breakdown voltage region, a pn junction having a larger impurity gradient than that of the pn junction formed by the first conductivity type semiconductor layer and the first semiconductor region, that is, a pn junction having a low breakdown voltage is formed. Can be broken down at this pn junction prior to the region where the semiconductor element is formed. As a result, the breakdown current flowing through the semiconductor element can be reduced, so that the breakdown of the semiconductor element due to the breakdown current can be prevented.
[0012]
Pressure resistance area Between the semiconductor layer and the second semiconductor region in For example, the pn junction of Invention described in As described above, the first conductive type semiconductor layer and the second conductive type second semiconductor region can be formed. Claim 3 Invention described in The first conductivity type semiconductor region (50) formed between the first conductivity type semiconductor layer and the second semiconductor region and having a higher impurity concentration than the first conductivity type semiconductor layer, and the second semiconductor And the region.
[0013]
[0014]
Also,
[0015]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 shows a partial cross section of a semiconductor device having an IGBT to which an embodiment of the present invention is applied. The right part of FIG. 1 is a cell part, and the part on the left side of the cell part is an outer peripheral pressure-resistant part formed on the outer periphery of the cell part.
[0017]
In the semiconductor substrate 1, p + N on the
[0018]
In the cell portion, on the
[0019]
Of the surface layer portion of the p-
[0020]
Thus, p-
[0021]
On the other hand, in the outer peripheral pressure resistant part, n - Outermost p-type well 13 having the same junction depth as p-type well 3 is formed around the outermost peripheral cell in the surface layer portion of
[0022]
And n - A
[0023]
Here, the structure of the region where the outer peripheral p-type well 13 of the outer peripheral withstand voltage portion is formed will be described. The outer peripheral p-
[0024]
That is, in this embodiment, p +
[0025]
This p + Since the
[0026]
For this reason, when a high-frequency surge is applied, breakdown can occur before the cell portion at this junction, and a breakdown current can flow as shown by the arrows in FIG. Thereby, the breakdown current flowing through the cell portion can be reduced, and the breakdown of the semiconductor element due to the breakdown current can be prevented.
[0027]
Further, the peripheral p-
[0028]
The present embodiment further has the following effects. Since the pn junction portion having a large impurity gradient is formed on the cell side of the outer peripheral p-type well 13 of the outer peripheral breakdown voltage portion, it is possible to break down even the straight portion of the semiconductor device when a surge is applied. Thereby, the current density of the breakdown current flowing through the pn junction can be reduced. P +
[0029]
In the above-described embodiment, the outer peripheral p-type wells 13a and 13b are formed in the outer peripheral pressure-resistant portion, but a structure in which the outer peripheral p-type well 13a is not formed may be employed. A cross-sectional view of the semiconductor device at this time is shown in FIG. In this case, p + In addition to the planar bottom surface of the
[0030]
From this, the shape of the pn junction having a large impurity gradient can be determined according to the purpose. In other words, when it is desired to more actively break down at the outer peripheral breakdown voltage portion, this pn junction portion has a structure having an edge portion, and when it is desired to increase the reliability against breakdown due to the breakdown current of the pn junction portion. The pn junction portion may have a planar structure having no edge portion.
[0031]
In the semiconductor device to which the present embodiment is applied, the peripheral p-type wells 13a and 13b can be formed by changing the mask pattern when forming the peripheral p-type well J13 in the manufacturing process of the conventional semiconductor device. . In the present embodiment, since the pn junction having such a large impurity gradient is formed not in the cell portion but in the outer peripheral breakdown voltage portion, the pn junction portion can be formed regardless of the structure of the cell portion. There is no limit to the cell pattern design. Therefore, the degree of freedom in designing the cell portion can be increased.
(Second Embodiment)
FIG. 3 shows a cross-sectional view of a semiconductor device to which the second embodiment of the present invention is applied. In this embodiment, an outer peripheral p-type well 33 having the same shape as the conventional outer peripheral p-type well J13 of FIG. A
[0032]
P +
[0033]
Also in this embodiment, p + Since the
[0034]
P + In addition to the planar bottom surface of the
[0035]
Further, since the pn junction portion having a large impurity gradient is formed on the cell portion side of the peripheral p-
[0036]
Such a structure is obtained by forming a
(Third embodiment)
FIG. 4 is a sectional view of a semiconductor device to which this embodiment is applied. In the outer periphery pressure-resistant part, n - The conventional outer peripheral p-type well J13, p of FIG. + Peripheral p-
[0037]
In the present embodiment, n in the cell portion and the outer peripheral p-type well 43 - Since the impurity gradient is larger than that of the pn junction formed with the
[0038]
In the semiconductor device to which this embodiment is applied, the outermost peripheral p-type well J14 is formed by ion implantation simultaneously with the p-type base region J4 in the conventional manufacturing process. + At the same time when the
(Fourth embodiment)
FIG. 5 is a sectional view of a semiconductor device to which the fourth embodiment of the present invention is applied. In FIG. 5, the outer peripheral p-type well 13a, 13b in FIG. + The
[0039]
Note that the surface concentration of these regions is p. +
[0040]
In this embodiment, p is thus +
[0041]
In this case, since the breakdown voltage of the pn junction is lower than that in the first embodiment, when a high-frequency surge is applied, the pn junction can be broken down earlier than in the first embodiment. For this reason, the effect of reducing the breakdown current flowing in the cell portion is further increased.
[0042]
Also in this embodiment, p + The
(Other embodiments)
It is also possible to combine the first embodiment and the third embodiment. Although not shown in the drawing, a pn junction having a larger impurity gradient than the cell part is disposed under the
[0043]
In this way, by forming a plurality of pn junctions having a larger impurity gradient than the pn junction formed in the cell part in the outer peripheral breakdown voltage part, the breakdown current flowing in the semiconductor element can be further reduced. Note that the second embodiment and the fourth embodiment may be combined.
[0044]
Further, in the first to fourth embodiments, in the outer peripheral withstand voltage portion, the field plate and the Zener diode are provided in addition to the outer peripheral p-
[0045]
In the first to fourth embodiments, the pn junction portion having a larger impurity gradient than the cell portion is formed in the outer peripheral withstand voltage portion so as not to reduce the area of the cell portion. You may form in. That is, a region having such a pn junction is formed between the semiconductor elements. Also by this, the breakdown current flowing through the semiconductor element can be reduced, so that the breakdown of the semiconductor element due to the breakdown current can be prevented.
[0046]
In each of the above embodiments, an n-channel type IGBT in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example. However, the conductivity type of each component is reversed. The present invention can also be applied to a p-channel type IGBT.
[0047]
Further, in each of the above embodiments, the case where one embodiment of the present invention is applied to a semiconductor device including a planar type vertical IGBT has been described. However, the present invention is applied to a semiconductor device including a trench gate type IGBT. May be. Further, the present invention may be applied to a semiconductor device including a MOSFET in which the semiconductor substrate 1 and the
[0048]
In the first to third embodiments, n - The
[0049]
In the fourth embodiment, n - The
[0050]
In the first to fourth embodiments, the p-type well 3 and the p-
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor device to which a first embodiment of the present invention is applied.
FIG. 2 is a cross-sectional view of a semiconductor device in which a part of the structure of FIG. 1 is modified.
FIG. 3 is a cross-sectional view of a semiconductor device to which a second embodiment of the present invention is applied.
FIG. 4 is a cross-sectional view of a semiconductor device to which a third embodiment of the present invention is applied.
FIG. 5 is a cross-sectional view of a semiconductor device to which a fourth embodiment of the present invention is applied.
FIG. 6 is a cross-sectional view of a conventional semiconductor device.
[Explanation of symbols]
1 ... Semiconductor substrate, 1A ... p + Mold substrate, 1B ... n - Type layer, 2 ... collector electrode, 3 ... p-type well, 4 ... p-type base region, 5 ... n + Type source region, 6 ... gate insulating film, 7 ... gate electrode, 9 ... p + Type region, 10 ... interlayer insulating film, 11 ... emitter electrode, 12 ... contact hole, 13 ... outer peripheral p-type well, 14 ... outermost peripheral p-type well, 15 ... n + Type contact region, 16 ... field oxide film, 17 ... field plate, 18 ... zener diode, 19 ... gate wiring, 20 ... contact hole, 21 ... equipotential plate, 22 ... p + Type contact region, 23... Contact hole.
Claims (7)
前記半導体基板の主表面上に金属電極(11)を備え、前記第2半導体領域は、前記金属電極と直接電気的に接続されており、
前記耐圧領域は、前記半導体層と前記第2半導体領域との間にpn接合部を有し、当該pn接合部は、前記半導体層と前記第1半導体領域とにより形成されるpn接合部よりも不純物勾配が大きく、サージが印加されたときに先にブレークダウンするようになっており、
さらに、前記耐圧領域の前記半導体層の表層部において前記第2半導体領域の外周側に前記第2半導体領域よりも不純物濃度が低い第2導電型の第3半導体領域(13b、53b)が形成され、前記半導体層と前記第3半導体領域とにより形成されるpn接合部は、前記半導体層と前記第2半導体領域との間のpn接合部よりも不純物勾配が小さく、かつ前記半導体層と前記第3半導体領域とにより形成されるpn接合部と前記半導体層と前記第2半導体領域との間のpn接合部とが連続していることを特徴とする半導体装置。A semiconductor substrate (1) having a first conductivity type semiconductor layer (1B) on the main surface side, and a second conductivity type first semiconductor region for constituting a semiconductor element formed on a surface layer portion of the semiconductor layer ( 3 and 4), and a second conductivity type second semiconductor region ( 22 ) formed on the outer peripheral side of the first semiconductor region of the surface layer portion of the semiconductor layer and separated from the first semiconductor region. In a semiconductor device having a withstand voltage region,
Comprising a metal electrode (11) on the main surface of the semiconductor substrate, the second semiconductor region being directly electrically connected to the metal electrode;
The withstand voltage region, the semiconductor layer and having a pn junction between the second semiconductor region, the pn junction, than the pn junction formed by the semiconductor layer and the first semiconductor region Impurity gradient is large and breaks down first when surge is applied ,
Further, a second conductive type third semiconductor region (13b, 53b) having an impurity concentration lower than that of the second semiconductor region is formed on the outer peripheral side of the second semiconductor region in the surface layer portion of the semiconductor layer of the breakdown voltage region. The pn junction formed by the semiconductor layer and the third semiconductor region has a smaller impurity gradient than the pn junction between the semiconductor layer and the second semiconductor region, and the semiconductor layer and the third semiconductor region. 3. A semiconductor device, wherein a pn junction formed by three semiconductor regions and a pn junction between the semiconductor layer and the second semiconductor region are continuous .
前記耐圧領域は、前記半導体層と前記第2半導体領域との間にpn接合部を有し、当該pn接合部は、前記半導体層と前記第1半導体領域とにより形成されるpn接合部よりも不純物勾配が大きく、サージが印加されたときに先にブレークダウンするようになっており、
前記耐圧領域のpn接合部は、前記半導体層と前記第2半導体領域とによって形成されており、
さらに、前記半導体基板の主表面上に形成された金属電極(11)と、当該金属電極と前記耐圧領域の第2半導体領域との間に形成され、当該金属電極に電気的に接続された金属層(35)とを備え、前記第2の半導体領域は、前記金属層と電気的に接続されていることを特徴とする半導体装置。 A semiconductor substrate (1) having a first conductivity type semiconductor layer (1B) on the main surface side, and a second conductivity type first semiconductor region for constituting a semiconductor element formed on a surface layer portion of the semiconductor layer ( 3 and 4), and a semiconductor device having a breakdown voltage region including a second semiconductor region (32) of a second conductivity type formed in a surface layer portion of the semiconductor layer so as to be separated from the first semiconductor region,
The breakdown voltage region has a pn junction between the semiconductor layer and the second semiconductor region, and the pn junction is more than a pn junction formed by the semiconductor layer and the first semiconductor region. Impurity gradient is large and breaks down first when surge is applied,
The pn junction of the breakdown voltage region is formed by the semiconductor layer and the second semiconductor region,
Furthermore, a metal electrode (11) formed on the main surface of the semiconductor substrate and a metal formed between the metal electrode and the second semiconductor region of the breakdown voltage region and electrically connected to the metal electrode and a layer (35), said second semiconductor region, the semiconductor device you characterized in that it is connected to the metal layer and electrically.
前記耐圧領域は、前記半導体層と前記第2半導体領域との間にpn接合部を有し、当該pn接合部は、前記半導体層と前記第1半導体領域とにより形成されるpn接合部よりも不純物勾配が大きく、サージが印加されたときに先にブレークダウンするようになっており、
前記耐圧領域のpn接合部は、前記半導体層と前記第2半導体領域とによって形成されており、
さらに、前記半導体基板の主表面上に形成された金属電極(11)と、前記耐圧領域の前記半導体層の表層部に形成され、前記第2半導体領域よりも不純物濃度が低く、前記金属電極と電気的に接続された第2導電型の第3半導体領域(43)とを備え、前記第2半導体領域は、前記第3半導体領域を介して、前記金属電極と電気的に接続されていることを特徴とする半導体装置。 A semiconductor substrate (1) having a first conductivity type semiconductor layer (1B) on the main surface side, and a second conductivity type first semiconductor region for constituting a semiconductor element formed on a surface layer portion of the semiconductor layer ( 3 and 4), and a semiconductor device having a breakdown voltage region including a second semiconductor region (44) of a second conductivity type formed in a surface layer portion of the semiconductor layer so as to be separated from the first semiconductor region,
The breakdown voltage region has a pn junction between the semiconductor layer and the second semiconductor region, and the pn junction is more than a pn junction formed by the semiconductor layer and the first semiconductor region. Impurity gradient is large and breaks down first when surge is applied,
The pn junction of the breakdown voltage region is formed by the semiconductor layer and the second semiconductor region,
Furthermore, the metal electrode formed on the main surface of the semiconductor substrate (11), wherein formed in the surface layer portion of the semiconductor layer of the withstand voltage region, the second semiconductor region by remote impurity concentration is low, the metal electrode comprising a electrically and connected to the second conductivity type third semiconductor regions (43) and said second semiconductor region through said third semiconductor region and connected the metal electrode and the electrically the semiconductor device you wherein a.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001363022A JP3664129B2 (en) | 2001-11-28 | 2001-11-28 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2001363022A JP3664129B2 (en) | 2001-11-28 | 2001-11-28 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
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JP3664129B2 true JP3664129B2 (en) | 2005-06-22 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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---|---|
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10923561B2 (en) | 2017-09-20 | 2021-02-16 | Denso Corporation | Semiconductor device |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5044950B2 (en) * | 2006-03-14 | 2012-10-10 | 株式会社デンソー | Semiconductor device |
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-
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---|---|---|---|---|
US10923561B2 (en) | 2017-09-20 | 2021-02-16 | Denso Corporation | Semiconductor device |
Also Published As
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---|---|
JP2003163352A (en) | 2003-06-06 |
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A131 | Notification of reasons for refusal |
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