JP3664129B2

JP3664129B2 - Semiconductor device

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Publication number: JP3664129B2
Application number: JP2001363022A
Authority: JP
Inventors: 裕戸松
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-11-28
Filing date: 2001-11-28
Publication date: 2005-06-22
Anticipated expiration: 2021-11-28
Also published as: JP2003163352A

Description

【０００１】
【発明の属する技術分野】
本発明はＭＯＳＦＥＴ、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと記す）などのパワー素子を備える半導体装置に関するものである。
【０００２】
【従来の技術】
従来、ＩＧＢＴなどのパワー素子を備える半導体装置において、サージ耐量を向上させるための手段が外周部に形成されている。
【０００３】
図６に従来のＩＧＢＴを有する半導体装置の断面の一例を示す。この半導体装置は上から見たときの形状が略四角形であり、４つの直線部と４つのコーナー部とを有し、図６はこの半導体装置の一辺と垂直な方向に裁断したときの断面の一例である。図６の右側部分は複数の半導体素子が形成されている領域の一部分であり、以下ではセル部と記す。また、セル部よりも左側の部分はセル部の外周に形成されている外周耐圧部である。
【０００４】
半導体基板Ｊ１において、ｐ⁺型基板Ｊ１Ａの上にｎ^-型層Ｊ１Ｂが形成されている。セル部では、ｎ^-型層Ｊ１Ｂの表層部にｐ型ウェルＪ３が形成されている。
【０００５】
そして、外周耐圧部では、ｎ^-型層Ｊ１Ｂの表層部に外周ｐ型ウェルＪ１３が形成されている。ｎ^-型層Ｊ１Ｂの外周ｐ型ウェルＪ１３のセル部から離れた側の一部分と重なって外周ｐ型ウェルＪ１３よりも接合深さが浅い最外周ｐ型ウェルＪ１４が形成されている。また、ｎ^-型層Ｊ１Ｂの表面上に形成されたフィールド酸化膜Ｊ１６の上に複数のフィールドプレートＪ１７ａ〜Ｊ１７ｄが最外周ｐ型ウェルＪ１４よりも外側に形成されている。さらにこれら複数のフィールドプレートＪ１７ａ〜Ｊ１７ｄのそれぞれの間にポリシリコン等で形成されたツェナーダイオードＪ１８ａ〜Ｊ１８ｃがそれぞれ配置され、これらが電気的に接続されている。そして、フィールドプレート１７ａはゲート配線Ｊ１９と接続され、フィールドプレート１７ｄはｎ⁺型領域Ｊ１５と接続されている。
【０００６】
この半導体装置では、外周ｐ型ウェルＪ１３と最外周ｐ型ウェルＪ１４とフィールドプレートＪ１７ａ〜Ｊ１７ｄとにより、セル部の外周側に集まる電界が緩和されている。また、ツェナーダイオードＪ１８ａ〜Ｊ１８ｃを有していることから、半導体素子のコレクタ−エミッタ間に一定電圧以上の高電圧サージが印加されたとき、ツェナーダイオードＪ１８ａ〜Ｊ１８ｃをブレークダウンさせ、ゲート配線Ｊ１９を介し、ゲート電極Ｊ７に電圧を与えることで素子をオンさせ、サージを素子のオン状態で吸収させている。
【０００７】
【発明が解決しようとする課題】
上記のようなツェナーダイオードＪ１８ａ〜Ｊ１８ｃを外周耐圧部に備えていても、高周波サージがこのＩＧＢＴに印加された場合では、ゲート電極Ｊ７が十分に充電がされない等の理由により、上記のように素子のオン状態でサージを吸収することができない。そのため、この場合では、セル部のｐ型ウェルＪ３の底面と外周耐圧部の最外周ｐ型ウェルＪ１４のエッジ部で同時にブレークダウンさせ、サージを吸収している。
【０００８】
しかし、例えば、四角形状の半導体装置では、外周耐圧部は、半導体装置の辺に沿った直線部では直線状に形成され、半導体装置のコーナー部では曲線状に形成されている。通常、直線部とコーナー部とではコーナー部の方が直線部に比べて耐圧が低くなっているため、高周波サージが印加されると、外周耐圧部では、コーナー部の最外周ｐ型ウェルＪ１４のエッジ部という局所的部分でブレークダウンが起きるので、吸収できるサージ量が制限されてしまう。このため、外周耐圧部で吸収できないサージはセル部で吸収しなければならず、このセル部で流れるブレークダウン電流が半導体素子の耐量よりも大きい場合では、半導体素子が破壊されてしまう。
【０００９】
本発明は上記点に鑑みて、高周波サージが印加された場合でも、半導体素子の破壊を防止することができる半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、耐圧領域は第１導電型の半導体層（１Ｂ）と第２半導体領域（２２）との間にｐｎ接合部を有し、このｐｎ接合部は半導体層と第１半導体領域（３、４）とにより形成されるｐｎ接合部よりも不純物勾配が大きく、サージが印加されたときに先にブレークダウンするようになっており、さらに、耐圧領域の半導体層の表層部において第２半導体領域の外周側に第２半導体領域よりも不純物濃度が低い第２導電型の第３半導体領域（１３ｂ、５３ｂ）が形成され、半導体層と第３半導体領域とにより形成されるｐｎ接合部は、半導体層と第２半導体領域との間のｐｎ接合部よりも不純物勾配が小さく、かつ半導体層と第３半導体領域とにより形成されるｐｎ接合部と半導体層と第２半導体領域との間のｐｎ接合部とが連続していることを特徴としている。
【００１１】
このように耐圧領域において、第１導電型の半導体層と第１半導体領域により形成されるｐｎ接合部よりも不純物勾配が大きい、すなわち、耐圧が低いｐｎ接合部が形成されていることから、サージが印加された場合、半導体素子が形成されている領域よりも先にこのｐｎ接合部でブレークダウンさせることができる。これにより、半導体素子に流れるブレークダウン電流を減少させることができるので、ブレークダウン電流による半導体素子の破壊を防止することができる。
【００１２】
耐圧領域における半導体層と第２半導体領域との間のｐｎ接合部を、例えば請求項２に記載の発明のように、第１導電型の半導体層と第２導電型の第２半導体領域とによって形成することができる。また、請求項３に記載の発明のように第１導電型の半導体層と第２半導体領域との間に形成され、第１導電型の半導体層よりも不純物濃度が高い第１導電型の半導体領域（５０）と、第２半導体領域とによって形成することができる。
【００１３】
また、請求項４に記載の発明のように、耐圧領域の半導体層の表層部において第２半導体領域の第１半導体領域側に第２半導体領域よりも不純物濃度が低い第２導電型の第４半導体領域（１３ａ、５３ａ）が形成されており、第２半導体領域は、第３半導体領域と第４半導体領域の間でこれらの両方に重なって形成されて、半導体層と第２半導体領域との間のｐｎ接合部の全接合面が平面状になっているようにすれば、このｐｎ接合部に流れるブレークダウン電流の電流密度を低下させることができる。これにより、このｐｎ接合部近辺の領域のブレークダウン電流による破壊に対する信頼性を高めることができる。
【００１４】
また、請求項５に記載の発明のように、半導体層と第２半導体領域とによって形成されたｐｎ接合部が、第１半導体領域側にエッジ部を有しているようにすれば、そのエッジ部にてより積極的にブレークダウンをさせることができる。また、請求項６に記載の発明では、耐圧領域は第１導電型の半導体層（１Ｂ）と第２半導体領域（３２）との間にｐｎ接合部を有し、このｐｎ接合部は半導体層と第１半導体領域（３、４）とにより形成されるｐｎ接合部よりも不純物勾配が大きく、サージが印加されたときに先にブレークダウンするようになっており、第２半導体領域を金属層（３５）を介して金属電極（１１）と電気的に接続されていることを特徴としている。また、請求項７に記載の発明では、耐圧領域は第１導電型の半導体層（１Ｂ）と第２半導体領域（４４）との間にｐｎ接合部を有し、このｐｎ接合部は半導体層と第１半導体領域（３、４）とにより形成されるｐｎ接合部よりも不純物勾配が大きく、サージが印加されたときに先にブレークダウンするようになっており、耐圧領域には半導体層の表層部に第２半導体領域（４４）よりも不純物濃度が低く、金属電極（１１）と電気的に接続された第２導電型の第３半導体領域（４３）が形成されており、ｐｎ接合部を構成する第２半導体領域は、この第３半導体領域を介して金属電極と電気的に接続されていることを特徴としている。
【００１５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１６】
【発明の実施の形態】
（第１実施形態）
図１に本発明の一実施形態を適用したＩＧＢＴを有する半導体装置の一部分の断面を示す。図１の右側部分はセル部であり、セル部よりも左側の部分はセル部の外周に形成されている外周耐圧部である。
【００１７】
半導体基板１において、ｐ⁺型基板１Ａの上にｎ^-型層１Ｂが形成されている。この半導体基板１はｐ⁺型基板１Ａ側の面を裏面１ａ、ｎ^-型層１Ｂ側の面を主表面１ｂとしている。そして、裏面１ａにはコレクタ電極２が形成されている。
【００１８】
セル部では、半導体基板１の主表面１ｂ側において、ｎ^-型層１Ｂの表層部にｐ型ウェル３が形成されており、このｐ型ウェル３よりも接合深さが浅く、ｐ型ウェル３と重なってｐ型ベース領域４が形成されている。さらに、このｐ型ベース領域４の内部にはｎ⁺型ソース領域５が形成されている。また、半導体基板１の主表面１ｂの上にはゲート絶縁膜６を介してポリシリコン等からなるゲート電極７が設けられている。そして、このゲート電極７の下に位置するｎ⁺型ソース領域５とｎ^-型層１Ｂとに挟まれたｐ型ベース領域４がチャネル領域８となっている。
【００１９】
また、ｐ型ベース領域４の表層部のうち、ｎ⁺型ソース領域５に対してチャネル領域８の反対側にはｎ⁺型ソース領域５と重なってｐ⁺型領域９が形成されている。そして、ｎ^-型層１Ｂの表面上に形成されたＢＰＳＧまたはＰＳＧ等からなる層間絶縁膜１０の上にＡｌ合金等からなるエミッタ電極１１が設けられている。このエミッタ電極１１は層間絶縁膜１０に形成されたコンタクトホール１２を通して、ｎ⁺型ソース領域５、ｐ⁺型領域９と電気的に接続されている。
【００２０】
このように、ｐ型ベース領域４とｎ⁺型ソース領域５とｐ⁺型領域９とを有し、ｐ⁺型領域９の上のエミッタ電極１１と、ｐ型ベース領域４のうちのチャネル領域８上のゲート電極７とを有する構造を１セルとして、セル部は、これらが複数設置された構成となっている。
【００２１】
一方、外周耐圧部では、ｎ^-型層１Ｂの表層部のうち、最外周のセルの周りにｐ型ウェル３と接合深さが等しい外周ｐ型ウェル１３が形成されている。そして、この外周ｐ型ウェル１３に対してセル部から離れた側であって、この外周ｐ型ウェル１３の一部分と重なってｐ型ベース領域４と接合深さが等しい最外周ｐ型ウェル１４が形成されている。また、ｎ^-型層１Ｂの表層部の最外周側にはｎ⁺型コンタクト領域１５が形成されている。
【００２２】
そして、ｎ^-型層１Ｂの上にはフィールド酸化膜１６が形成されており、このフィールド酸化膜１６の上で最外周ｐ型ウェル１４の外周側端部からｎ⁺型コンタクト領域１５のセル部側端部の間にポリシリコンあるいはＡｌ等のフィールドプレート１７ａ〜１７ｄが形成され、このフィールドプレート１７ａ〜１７ｄのそれぞれの間にポリシリコン等によるツェナーダイオード１８ａ〜１８ｃがそれぞれ形成され、これらは電気的に接続されている。さらに、フィールド酸化膜１６の上に層間絶縁膜１０が形成されている。また、この層間絶縁膜１０の上にゲート配線１９が設けられており、このゲート配線１９は層間絶縁膜１０に形成されたコンタクトホール２０を通してフィールドプレート１７ａと電気的に接続されている。また、層間絶縁膜１０上の最外周側には等電位プレート２１が設けられている。この等電位プレート２１はフィールドプレート１７ｄと、ｎ⁺型コンタクト領域１５とに電気的に接続されている。
【００２３】
ここで、外周耐圧部の外周ｐ型ウェル１３が形成されている領域の構造を説明する。外周ｐ型ウェル１３はセル部側に形成された外周ｐ型ウェル１３ａと、セル部から外周に向かう方向の幅が外周ｐ型ウェル１３ａよりも広く外周側に形成された外周ｐ型ウェル１３ｂとによって構成されている。そして、これら外周ｐ型ウェル１３ａ、１３ｂとの間でこれらの両方に重なってｎ^-型層１Ｂの表層部にｐ⁺型コンタクト領域２２が形成されている。このｐ⁺型コンタクト領域２２は外周ｐ型ウェル１３上まで延設されたエミッタ電極１１と、層間絶縁膜１０に形成されたコンタクトホール２３を通して電気的に接続されている。
【００２４】
すなわち、本実施形態では外周耐圧部に、ｐ⁺型コンタクト領域２２とｎ^-型層１Ｂとによるｐｎ接合部が形成された構造になっている。
【００２５】
このｐ⁺型コンタクト領域２２は外周ｐ型ウェル１３やセル部のｐ型ウェル３及びｐ型ベース領域４よりも不純物濃度が高いことから、このｐｎ接合部は外周ｐ型ウェル１３とｎ^-型層１Ｂとによるｐｎ接合部や、セル部でのｎ^-型層１Ｂとｐ型ウェル３、又はｐ型ベース領域４とによるｐｎ接合部よりも不純物勾配が大きい。すなわち、ｐ⁺型コンタクト領域２２とｎ^-型層１Ｂとの接合部は他の領域よりも耐圧が低い。
【００２６】
このため、高周波サージが印加されたとき、この接合部においてセル部よりも先にブレークダウンを起こさせることができ、図１に示す矢印のようにブレークダウン電流を流すことができる。これにより、セル部に流れるブレークダウン電流を減少させることができ、半導体素子のブレークダウン電流による破壊を防止できる。
【００２７】
また、従来のように外周ｐ型ウェル１３が２つに分かれてなく、外周ｐ型ウェル１３の内部にｐ⁺型コンタクト領域２２が形成されている構造では、ブレークダウン電流は最外周ｐ型ウェル１４のエッジ部から外周ｐ型ウェル１３の表層部を介し、コンタクトホール２３を通じてエミッタ電極１１に流れていた。このため、わずかながらも外周ｐ型ウェル１３がブレークダウン電流に対する抵抗成分となっており、ブレークダウン電流の量が抑制されていた。また、ブレークダウン電流の電流密度の大きさによっては、外周ｐ型ウェル１３が破壊されてしまう恐れがあった。これに対して、本実施形態では、ｐ⁺型コンタクト領域２２がエミッタ電極１１と電気的に直接接続されていることから、ブレークダウン電流は外周ｐ型ウェル１３を介さずに図中の矢印のように流れる。したがって、このｐｎ接合部にブレークダウン電流を従来よりも多く流すことができ、半導体素子に流れるブレークダウン電流を減少させることができる。また、外周ｐ型ウェル１３のブレークダウン電流による破壊を防止することができる。
【００２８】
本実施形態では、さらに、次のような効果を有している。外周耐圧部の外周ｐ型ウェル１３のセル部側に不純物勾配が大きなｐｎ接合部を形成しているので、サージが印加されたとき、半導体装置の直線部でもブレークダウンさせることができる。これにより、ｐｎ接合部に流れるブレークダウン電流の電流密度を低下させることができる。また、ｐ⁺型コンタクト領域２２とｎ^-型層１Ｂとによるエッジ部を含まない平面状のｐｎ接合面２２ａを形成しているので、ブレークダウン電流をこの平面状のｐｎ接合面２２ａに流すことができる。この場合、エッジ部を流れる場合よりもブレークダウン電流が流れる面積は大きくなり、電流密度を低下させることができる。これにより、ブレークダウン電流が流れるｐｎ接合部近辺の領域のブレークダウン電流による破壊に対する信頼性を高めることができる。
【００２９】
なお、上記した実施形態では、外周耐圧部に外周ｐ型ウェル１３ａ、１３ｂを形成していたが、外周ｐ型ウェル１３ａを形成しない構造とすることもできる。このときの半導体装置の断面図を図２に示す。この場合、外周耐圧部において、ｐ⁺型コンタクト領域２２の平面状の底面だけでなく、エッジ部においてもｐ⁺型コンタクト領域２２とｎ^-型層１Ｂとのｐｎ接合部が形成されている。エッジ部は電界が集中することから、ｐ⁺型コンタクト領域２２のエッジ部の耐圧は図１の場合より低くなり、このエッジ部にてより積極的にブレークダウンをさせることができる。
【００３０】
このことから、不純物勾配が大きなｐｎ接合部の形状を、目的に応じて決定することができる。すなわち、外周耐圧部でより積極的にブレークダウンさせたい場合では、このｐｎ接合部がエッジ部を有するような構造とし、また、ｐｎ接合部のブレークダウン電流による破壊に対する信頼性を高めたい場合では、このｐｎ接合部がエッジ部を有さない平面状の構造とすれば良い。
【００３１】
また、本実施形態を適用した半導体装置は従来の半導体装置の製造工程において、外周ｐ型ウェルＪ１３を形成する際のマスクパターンを変更することで外周ｐ型ウェル１３ａ、１３ｂを形成することができる。本実施形態では、このように不純物勾配が大きなｐｎ接合部をセル部ではなく、外周耐圧部に形成することから、セル部の構造に関係なくこのｐｎ接合部を形成することができ、また、セル部のパターン設計に制限を与えることはない。したがって、セル部の設計の自由度を大きくすることができる。
（第２実施形態）
図３に本発明の第２実施形態を適用した半導体装置の断面図を示す。この実施形態では、外周耐圧部において、図６の従来の外周ｐ型ウェルＪ１３と同様の形状の外周ｐ型ウェル３３が形成されている。この外周ｐ型ウェル３３のうちコンタクトホール２３の下に相当する領域に外周ｐ型ウェル３３と同等の深さのトレンチ３４が形成され、さらにこのトレンチ３４内にタングステン等によるコンタクトプラグ３５が形成されている。そして、このトレンチ３４の底面の近辺にｐ⁺型コンタクト領域３２が外周ｐ型ウェル３３と重なって形成され、ｐ⁺型コンタクト領域３２とｎ^-型層１Ｂとによるｐｎ接合部が形成されている。また、ｐ⁺型コンタクト領域３２はコンタクトプラグ３５を介してエミッタ電極と電気的に接続されている。
【００３２】
このようにｐ⁺型コンタクト領域３２とｎ^-型層１Ｂとによる不純物勾配がセル部よりも大きなｐｎ接合部をトレンチ３４の底面近傍に形成することにより、高周波サージが印加されたとき、このｐｎ接合部においてもセル部よりも先にブレークダウンをさせることができ、図３に示す矢印のようにブレークダウン電流を流すことができる。したがって、セル部に流れるブレークダウン電流を減少させることができ、半導体素子のブレークダウン電流による破壊を防止できる。
【００３３】
また、本実施形態でも、ｐ⁺型コンタクト領域３２がコンタクトプラグ３５を介してエミッタ電極１１と電気的に接続されていることから、ブレークダウン電流は外周ｐ型ウェル３３を介さずに流れる。したがって、このｐｎ接合部にブレークダウン電流を従来よりも多く流すことができ、半導体素子に流れるブレークダウン電流を減少させることができる。
【００３４】
また、ｐ⁺型コンタクト領域３２の平面状の底面だけでなく、エッジ部においてもｐ⁺型コンタクト領域２２とｎ^-型層１Ｂとのｐｎ接合部が形成されている。エッジ部は電界が集中することから、このエッジ部分において、セル部よりも先にブレークダウンをさせることができる。これによっても、半導体素子に流れるブレークダウン電流を減少させることができる。
【００３５】
さらに、外周ｐ型ウェル３３のセル部側に不純物勾配が大きなｐｎ接合部を形成しているので、サージが印加されたとき、半導体装置の直線部でもブレークダウンさせることができる。これにより、ｐｎ接合部に流れるブレークダウン電流の電流密度を低下させることができ、このｐｎ接合部のブレークダウン電流による破壊に対する信頼性を高めることができる。
【００３６】
なお、このような構造は、従来の半導体装置の製造工程において、外周ｐ型ウェル３３を形成した後に、トレンチ３４を形成し、その後、イオン注入によりｐ⁺型コンタクト領域３２を形成し、さらにコンタクトプラグ３５を形成する工程を追加することで形成することができる。
（第３実施形態）
図４に本実施形態を適用した半導体装置の断面図を示す。外周耐圧部では、ｎ^-型層１Ｂの表層部に図６の従来の外周ｐ型ウェルＪ１３、ｐ⁺型コンタクト領域Ｊ２２と同様の形態の外周ｐ型ウェル４３、ｐ⁺型コンタクト領域２２とが形成されている。そして、従来と異なって、ｐ型ウェル３、ｐ型ベース領域４、外周ｐ型ウェル４３よりも不純物濃度が大きな最外周ｐ⁺型ウェル４４が外周ｐ型ウェル４３の外周側で、外周ｐ型ウェル４３と重なって形成されている。
【００３７】
本実施形態では、セル部や外周ｐ型ウェル４３にてｎ^-型層１Ｂと形成されるｐｎ接合部よりも不純物勾配が大きいので、この最外周ｐ⁺型ウェル４４の耐圧を低下させることができる。また、この最外周ｐ⁺型ウェル４４は従来の最外周ｐ型ウェルＪ１４よりも不純物濃度が高いことから、従来よりも接合深さが浅く、従来よりもエッジ部の曲率半径が小さくなっている。曲率半径が小さくなっていることから、高周波サージが印加されたときにエッジ部の周りでは電荷集中がおき、エッジ部での電界強度が他の領域よりも大きくなる。これらのことから、高周波サージが印加された場合、従来よりも早く最外周ｐ⁺型ウェル４４でブレークダウンさせることができる。これにより、従来よりも半導体素子に流れるブレークダウン電流を減少させることができる。
【００３８】
なお、本実施形態を適用した半導体装置は、従来の製造工程において、最外周ｐ型ウェルＪ１４をｐ型ベース領域Ｊ４と同時にイオン注入にて形成していたのを、例えば、ｐ⁺型コンタクト領域２２をイオン注入にて形成するときにこれと同時に最外周ｐ⁺型ウェル４４を形成するように変更することで得られる。
（第４実施形態）
図５に本発明の第４実施形態を適用した半導体装置の断面図を示す。図５では、外周耐圧部において、図１の外周ｐ型ウェル１３ａ、１３ｂと同様の位置に外周ｐ⁺型ウェル５３ａ、５３ｂがそれぞれ形成されており、外周ｐ⁺型ウェル５３ａ、５３ｂの間にｐ⁺型コンタクト領域２２が形成されている。そして、ｐ⁺型コンタクト領域２２の下にｎ⁺型領域５０が形成された構成となっている。
【００３９】
なお、これらの領域の表面濃度は、高い方から、ｐ⁺型コンタクト領域２２、外周ｐ⁺型ウェル５３ａ、５３ｂ、ｎ⁺型領域５０の順となっている。このような構造の半導体装置は従来の半導体装置の製造工程において、イオン注入により外周ｐ型ウェルＪ１３を形成する工程を次のように変更することで得られる。例えば、ｐ型不純物濃度が１×１０¹⁸ｃｍ^-3となるように外周ｐ⁺型ウェル５３ａ、５３ｂを形成する。次にｎ型不純物濃度が５×１０¹⁶ｃｍ^-3となるようにｎ⁺型領域５０を形成する。その後、ｐ型不純物濃度が１×１０¹⁹ｃｍ^-3となるようにｐ⁺型コンタクト領域２２を形成する。
【００４０】
本実施形態では、このようにｐ⁺型コンタクト領域２２とｎ⁺型領域５０とにより、第１実施形態よりも不純物勾配が大きなｐｎ接合部が形成され、ｎ⁺型領域５０にｎ^-型層１Ｂが接続され、ｐ⁺型コンタクト領域２２にエミッタ電極１１が接続されている。
【００４１】
この場合、第１実施形態よりもこのｐｎ接合部の耐圧が低いので、高周波サージが印加された場合、このｐｎ接合部で第１実施形態の場合よりもより早くブレークダウンさせることができる。このことから、セル部に流れるブレークダウン電流を減少させる効果がより高くなる。
【００４２】
また、本実施形態においても、ｐ⁺型コンタクト領域２２にエミッタ電極１１が電気的に直接接続されていること、ｐｎ接合部の接合面にはエッジ部が含まれておらず平面状になっていること、ｐｎ接合部が外周ｐ⁺型ウェル５３のセル部側に形成されていること等から、第１実施形態と同様の効果が得られる。
（他の実施形態）
また、第１実施形態と第３実施形態とを組み合わせることも可能である。図示しないが、第１実施形態のようにコンタクトホール２３の下にセル部よりも不純物勾配が大きなｐｎ接合部を配置し、第３実施形態のように外周ｐ型ウェル４３に重なって最外周ｐ⁺型ウェル４４が形成された構成としても良い。
【００４３】
このように、セル部に形成されているｐｎ接合部よりも不純物勾配が大きなｐｎ接合部を外周耐圧部に複数形成することで、半導体素子に流れるブレークダウン電流をより減少させることができる。なお、第２実施形態と第４実施形態とを組み合わせることもできる。
【００４４】
また、上記第１〜第４実施形態において、外周耐圧部では、外周ｐ型ウェル１１以外にフィールドプレートと、ツェナーダイオードとを設けていたが、これらの形状や配置等は上記実施形態以外であっても良い。また、耐圧手段はこれらに限定されず、ガードリングなどの他の一般的な耐圧手段が形成されていても良い。
【００４５】
なお、第１〜第４実施形態では、セル部の面積を減少させないように外周耐圧部において、セル部よりも不純物勾配が大きなｐｎ接合部を形成していたが、この領域を外周耐圧部以外に形成しても良い。すなわち、半導体素子と半導体素子との間にこのようなｐｎ接合部を有する領域を形成する。これによっても、半導体素子に流れるブレークダウン電流を減少させることができるので、半導体素子のブレークダウン電流による破壊を防止することができる。
【００４６】
また、上記の各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＩＧＢＴを例に挙げて説明したが、各構成要素の導電型を逆にしたｐチャネルタイプのＩＧＢＴであっても本発明を適用することができる。
【００４７】
また、上記の各実施形態では、プレーナ型の縦型ＩＧＢＴを備える半導体装置に本発明の一実施形態を適用した場合について説明したが、トレンチゲート型のＩＧＢＴを備える半導体装置に本発明を適用しても良い。また、半導体基板１と半導体層２とを異なる導電型としたＩＧＢＴの代わりに、半導体基板１と半導体層２とを同一の導電型としたＭＯＳＦＥＴを備える半導体装置に本発明を適用しても良い。
【００４８】
なお、第１〜第３実施形態では、ｎ^-型層１Ｂが第１導電型の半導体層及び第１導電型の半導体領域に該当し、第１、第２実施形態ではｐ⁺型コンタクト領域２２、３２が、第３実施形態では最外周ｐ⁺型ウェル４４が第２半導体領域に該当する。
【００４９】
第４実施形態ではｎ^-型層１Ｂが第１導電型の半導体層に該当し、ｎ⁺型領域５０が第１導電型の半導体領域に該当し、ｐ⁺型コンタクト領域２２が第２半導体領域に該当する。
【００５０】
また、第１〜第４実施形態では、ｐ型ウェル３、ｐ型ベース領域４が第１半導体領域に該当し、エミッタ電極１１が導電層に該当する。
【図面の簡単な説明】
【図１】本発明の第１実施形態を適用した半導体装置の断面図である。
【図２】図１の構造の一部を変形させた半導体装置の断面図である。
【図３】本発明の第２実施形態を適用した半導体装置の断面図である。
【図４】本発明の第３実施形態を適用した半導体装置の断面図である。
【図５】本発明の第４実施形態を適用した半導体装置の断面図である。
【図６】従来の半導体装置の断面図である。
【符号の説明】
１…半導体基板、１Ａ…ｐ⁺型基板、１Ｂ…ｎ^-型層、２…コレクタ電極、３…ｐ型ウェル、４…ｐ型ベース領域、５…ｎ⁺型ソース領域、６…ゲート絶縁膜、７…ゲート電極、９…ｐ⁺型領域、１０…層間絶縁膜、１１…エミッタ電極、１２…コンタクトホール、１３…外周ｐ型ウェル、１４…最外周ｐ型ウェル、１５…ｎ⁺型コンタクト領域、１６…フィールド酸化膜、１７…フィールドプレート、１８…ツェナーダイオード、１９…ゲート配線、２０…コンタクトホール、２１…等電位プレート、２２…ｐ⁺型コンタクト領域、２３…コンタクトホール。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device including a power element such as a MOSFET or an insulated gate bipolar transistor (hereinafter referred to as IGBT).
[0002]
[Prior art]
Conventionally, in a semiconductor device including a power element such as an IGBT, means for improving surge resistance is formed on the outer peripheral portion.
[0003]
FIG. 6 shows an example of a cross section of a semiconductor device having a conventional IGBT. This semiconductor device has a substantially quadrangular shape when viewed from above, and has four straight portions and four corner portions. FIG. 6 is a cross-sectional view when cut in a direction perpendicular to one side of the semiconductor device. It is an example. 6 is a part of a region where a plurality of semiconductor elements are formed, and will be referred to as a cell portion below. Further, the portion on the left side of the cell part is an outer peripheral pressure resistant part formed on the outer periphery of the cell part.
[0004]
In the semiconductor substrate J1, p ⁺ N on the mold substrate J1A ^- A mold layer J1B is formed. In the cell part, n ^- A p-type well J3 is formed in the surface layer portion of the mold layer J1B.
[0005]
And in the outer periphery pressure-resistant part, n ^- An outer peripheral p-type well J13 is formed on the surface layer portion of the mold layer J1B. n ^- An outermost peripheral p-type well J14 having a junction depth shallower than that of the outer peripheral p-type well J13 is formed so as to overlap a part of the outer peripheral p-type well J13 of the mold layer J1B on the side away from the cell portion. N ^- On the field oxide film J16 formed on the surface of the mold layer J1B, a plurality of field plates J17a to J17d are formed outside the outermost peripheral p-type well J14. Further, Zener diodes J18a to J18c formed of polysilicon or the like are respectively arranged between the plurality of field plates J17a to J17d, and these are electrically connected. The field plate 17a is connected to the gate wiring J19, and the field plate 17d is n ⁺ It is connected to the mold region J15.
[0006]
In this semiconductor device, the outer peripheral p-type well J13, the outermost peripheral p-type well J14, and the field plates J17a to J17d alleviate the electric field collected on the outer peripheral side of the cell portion. Since the Zener diodes J18a to J18c are provided, when a high voltage surge of a certain voltage or higher is applied between the collector and the emitter of the semiconductor element, the Zener diodes J18a to J18c are broken down, and the gate wiring J19 is The device is turned on by applying a voltage to the gate electrode J7, and the surge is absorbed in the on state of the device.
[0007]
[Problems to be solved by the invention]
Even when the Zener diodes J18a to J18c as described above are provided in the outer peripheral withstand voltage portion, when the high-frequency surge is applied to the IGBT, the gate electrode J7 is not sufficiently charged. Surge cannot be absorbed in the on state. Therefore, in this case, a breakdown is simultaneously absorbed at the bottom surface of the p-type well J3 in the cell portion and the edge portion of the outermost peripheral p-type well J14 in the outer peripheral withstand voltage portion to absorb the surge.
[0008]
However, for example, in a rectangular semiconductor device, the outer peripheral pressure resistant portion is formed in a straight line shape at a straight portion along the side of the semiconductor device, and is formed in a curved shape at a corner portion of the semiconductor device. Usually, the withstand voltage of the corner portion is lower than that of the straight portion between the straight portion and the corner portion. Therefore, when a high-frequency surge is applied, the outer peripheral p-type well J14 of the corner portion is Since breakdown occurs in a local portion such as an edge portion, the amount of surge that can be absorbed is limited. For this reason, the surge that cannot be absorbed by the outer peripheral pressure-resistant portion must be absorbed by the cell portion. When the breakdown current flowing in the cell portion is larger than the withstand capability of the semiconductor element, the semiconductor element is destroyed.
[0009]
An object of the present invention is to provide a semiconductor device capable of preventing destruction of a semiconductor element even when a high-frequency surge is applied.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, the breakdown voltage region is a semiconductor layer of the first conductivity type. (1B) And second semiconductor region (22) And a pn junction between the semiconductor layer and the first semiconductor region. (3, 4) The impurity gradient is larger than that of the pn junction formed by the above, and when the surge is applied, the first breakdown occurs. Furthermore, a second conductive type third semiconductor region (13b, 53b) having an impurity concentration lower than that of the second semiconductor region is formed on the outer peripheral side of the second semiconductor region in the surface layer portion of the semiconductor layer of the breakdown voltage region. The pn junction formed by the layer and the third semiconductor region has an impurity gradient smaller than that of the pn junction between the semiconductor layer and the second semiconductor region, and is formed by the semiconductor layer and the third semiconductor region. The pn junction and the pn junction between the semiconductor layer and the second semiconductor region are continuously connected It is characterized by being.
[0011]
Thus, in the breakdown voltage region, a pn junction having a larger impurity gradient than that of the pn junction formed by the first conductivity type semiconductor layer and the first semiconductor region, that is, a pn junction having a low breakdown voltage is formed. Can be broken down at this pn junction prior to the region where the semiconductor element is formed. As a result, the breakdown current flowing through the semiconductor element can be reduced, so that the breakdown of the semiconductor element due to the breakdown current can be prevented.
[0012]
Pressure resistance area Between the semiconductor layer and the second semiconductor region in For example, the pn junction of Invention described in As described above, the first conductive type semiconductor layer and the second conductive type second semiconductor region can be formed. Claim 3 Invention described in The first conductivity type semiconductor region (50) formed between the first conductivity type semiconductor layer and the second semiconductor region and having a higher impurity concentration than the first conductivity type semiconductor layer, and the second semiconductor And the region.
[0013]
Claim 4 Invention described in like, Second conductive type fourth semiconductor regions (13a, 53a) having an impurity concentration lower than that of the second semiconductor region are formed on the first semiconductor region side of the second semiconductor region in the surface layer portion of the semiconductor layer of the breakdown voltage region, The second semiconductor region is formed between the third semiconductor region and the fourth semiconductor region so as to overlap both, and between the semiconductor layer and the second semiconductor region. All joint surfaces of pn junction But Flat If it is made The current density of the breakdown current flowing through the pn junction can be reduced. Thereby, the reliability with respect to the breakdown by the breakdown current in the region near the pn junction can be enhanced.
[0014]
Also, Contract Claim 5 If the pn junction formed by the semiconductor layer and the second semiconductor region has an edge portion on the first semiconductor region side as in the invention described in 1), the edge portion is more active. Can be broken down. Also, Claim 6 Invention described in Then The breakdown voltage region has a pn junction between the first conductivity type semiconductor layer (1B) and the second semiconductor region (32), and the pn junction is formed between the semiconductor layer and the first semiconductor region (3, 4). The impurity gradient is larger than that of the pn junction formed by the above, and the breakdown is first caused when a surge is applied, Metal layer for second semiconductor region (35) Through metal electrode (11) Is electrically connected with It is characterized by . Claim 7 Invention described in Then The breakdown voltage region has a pn junction between the first conductivity type semiconductor layer (1B) and the second semiconductor region (44), and the pn junction includes the semiconductor layer and the first semiconductor region (3, 4). The impurity gradient is larger than that of the pn junction formed by the above, and the breakdown is first caused when a surge is applied, A second conductive type third semiconductor region (43) having an impurity concentration lower than that of the second semiconductor region (44) and electrically connected to the metal electrode (11) is formed in the surface region of the semiconductor layer in the breakdown voltage region. The second semiconductor region constituting the pn junction is electrically connected to the metal electrode through the third semiconductor region. It is characterized by .
[0015]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 shows a partial cross section of a semiconductor device having an IGBT to which an embodiment of the present invention is applied. The right part of FIG. 1 is a cell part, and the part on the left side of the cell part is an outer peripheral pressure-resistant part formed on the outer periphery of the cell part.
[0017]
In the semiconductor substrate 1, p ⁺ N on the mold substrate 1A ^- A mold layer 1B is formed. This semiconductor substrate 1 is p ⁺ The surface on the mold substrate 1A side is the back surface 1a, n ^- The surface on the mold layer 1B side is a main surface 1b. A collector electrode 2 is formed on the back surface 1a.
[0018]
In the cell portion, on the main surface 1b side of the semiconductor substrate 1, n ^- A p-type well 3 is formed in the surface layer portion of the mold layer 1B. The junction depth is shallower than the p-type well 3, and a p-type base region 4 is formed so as to overlap the p-type well 3. Further, the p-type base region 4 has n inside ⁺ A mold source region 5 is formed. A gate electrode 7 made of polysilicon or the like is provided on the main surface 1 b of the semiconductor substrate 1 via a gate insulating film 6. And n located under this gate electrode 7 ⁺ Type source region 5 and n ^- A p-type base region 4 sandwiched between the mold layers 1 </ b> B serves as a channel region 8.
[0019]
Of the surface layer portion of the p-type base region 4, n ⁺ N on the opposite side of the channel region 8 from the source region 5 ⁺ P overlapping with the source region 5 ⁺ A mold region 9 is formed. And n ^- An emitter electrode 11 made of an Al alloy or the like is provided on an interlayer insulating film 10 made of BPSG or PSG formed on the surface of the mold layer 1B. The emitter electrode 11 passes through a contact hole 12 formed in the interlayer insulating film 10 and n ⁺ Type source region 5, p ⁺ The mold region 9 is electrically connected.
[0020]
Thus, p-type base region 4 and n ⁺ Type source region 5 and p ⁺ A mold region 9 and p ⁺ A structure having an emitter electrode 11 on the mold region 9 and a gate electrode 7 on the channel region 8 in the p-type base region 4 is defined as one cell, and the cell portion has a configuration in which a plurality of these are provided. Yes.
[0021]
On the other hand, in the outer peripheral pressure resistant part, n ^- Outermost p-type well 13 having the same junction depth as p-type well 3 is formed around the outermost peripheral cell in the surface layer portion of mold layer 1B. An outermost peripheral p-type well 14 which is on the side away from the cell portion with respect to the outer peripheral p-type well 13 and overlaps with a part of the outer peripheral p-type well 13 and has the same junction depth as the p-type base region 4 is formed. Is formed. N ^- N on the outermost peripheral side of the surface layer portion of the mold layer 1B ⁺ A mold contact region 15 is formed.
[0022]
And n ^- A field oxide film 16 is formed on the mold layer 1B. From the outer peripheral side end of the outermost peripheral p-type well 14 on the field oxide film 16, the field oxide film 16 is formed. ⁺ Field plates 17a to 17d made of polysilicon or Al are formed between cell-type end portions of the mold contact region 15, and Zener diodes 18a to 18c made of polysilicon or the like are formed between the field plates 17a to 17d, respectively. Formed, and they are electrically connected. Further, an interlayer insulating film 10 is formed on the field oxide film 16. A gate wiring 19 is provided on the interlayer insulating film 10, and the gate wiring 19 is electrically connected to the field plate 17 a through a contact hole 20 formed in the interlayer insulating film 10. An equipotential plate 21 is provided on the outermost peripheral side on the interlayer insulating film 10. The equipotential plate 21 includes a field plate 17d, n ⁺ It is electrically connected to the mold contact region 15.
[0023]
Here, the structure of the region where the outer peripheral p-type well 13 of the outer peripheral withstand voltage portion is formed will be described. The outer peripheral p-type well 13 includes an outer peripheral p-type well 13a formed on the cell portion side, an outer peripheral p-type well 13b formed on the outer peripheral side with a width in the direction from the cell portion toward the outer periphery wider than that of the outer peripheral p-type well 13a. It is constituted by. Then, n overlaps with both of these peripheral p-type wells 13a and 13b. ^- P on the surface layer of the mold layer 1B ⁺ A mold contact region 22 is formed. This p ⁺ The type contact region 22 is electrically connected to the emitter electrode 11 extending to the outer peripheral p-type well 13 through a contact hole 23 formed in the interlayer insulating film 10.
[0024]
That is, in this embodiment, p ⁺ Type contact region 22 and n ^- It has a structure in which a pn junction with the mold layer 1B is formed.
[0025]
This p ⁺ Since the type contact region 22 has an impurity concentration higher than that of the peripheral p-type well 13 and the p-type well 3 and the p-type base region 4 of the cell portion, the pn junction portion is connected to the peripheral p-type well 13 and n. ^- N at the pn junction and cell part due to the mold layer 1B ^- The impurity gradient is larger than that of the pn junction formed by the type layer 1B and the p-type well 3 or the p-type base region 4. That is, p ⁺ Type contact region 22 and n ^- The junction with the mold layer 1B has a lower breakdown voltage than other regions.
[0026]
For this reason, when a high-frequency surge is applied, breakdown can occur before the cell portion at this junction, and a breakdown current can flow as shown by the arrows in FIG. Thereby, the breakdown current flowing through the cell portion can be reduced, and the breakdown of the semiconductor element due to the breakdown current can be prevented.
[0027]
Further, the peripheral p-type well 13 is not divided into two as in the prior art, and the p-type well 13 is formed inside the peripheral p-type well 13. ⁺ In the structure in which the type contact region 22 is formed, the breakdown current flows from the edge portion of the outermost peripheral p-type well 14 to the emitter electrode 11 through the contact hole 23 through the surface layer portion of the outer peripheral p-type well 13. For this reason, the outer peripheral p-type well 13 is a resistance component with respect to the breakdown current, although it is slight, and the amount of breakdown current is suppressed. Further, depending on the current density of the breakdown current, the peripheral p-type well 13 may be destroyed. On the other hand, in this embodiment, p ⁺ Since the type contact region 22 is electrically connected directly to the emitter electrode 11, the breakdown current flows as indicated by the arrow in the figure without passing through the outer peripheral p-type well 13. Therefore, more breakdown current can be caused to flow through the pn junction than before, and the breakdown current flowing through the semiconductor element can be reduced. Further, it is possible to prevent the outer peripheral p-type well 13 from being broken by a breakdown current.
[0028]
The present embodiment further has the following effects. Since the pn junction portion having a large impurity gradient is formed on the cell side of the outer peripheral p-type well 13 of the outer peripheral breakdown voltage portion, it is possible to break down even the straight portion of the semiconductor device when a surge is applied. Thereby, the current density of the breakdown current flowing through the pn junction can be reduced. P ⁺ Type contact region 22 and n ^- Since the planar pn junction surface 22a that does not include an edge portion formed by the mold layer 1B is formed, a breakdown current can be passed through the planar pn junction surface 22a. In this case, the area through which the breakdown current flows is larger than when flowing through the edge portion, and the current density can be reduced. Thereby, the reliability with respect to the breakdown by the breakdown current in the region near the pn junction where the breakdown current flows can be improved.
[0029]
In the above-described embodiment, the outer peripheral p-type wells 13a and 13b are formed in the outer peripheral pressure-resistant portion, but a structure in which the outer peripheral p-type well 13a is not formed may be employed. A cross-sectional view of the semiconductor device at this time is shown in FIG. In this case, p ⁺ In addition to the planar bottom surface of the mold contact region 22, p also at the edge portion ⁺ Type contact region 22 and n ^- A pn junction with the mold layer 1B is formed. Since the electric field concentrates at the edge part, p ⁺ The breakdown voltage of the edge portion of the mold contact region 22 is lower than that in the case of FIG. 1, and breakdown can be more positively performed at this edge portion.
[0030]
From this, the shape of the pn junction having a large impurity gradient can be determined according to the purpose. In other words, when it is desired to more actively break down at the outer peripheral breakdown voltage portion, this pn junction portion has a structure having an edge portion, and when it is desired to increase the reliability against breakdown due to the breakdown current of the pn junction portion. The pn junction portion may have a planar structure having no edge portion.
[0031]
In the semiconductor device to which the present embodiment is applied, the peripheral p-type wells 13a and 13b can be formed by changing the mask pattern when forming the peripheral p-type well J13 in the manufacturing process of the conventional semiconductor device. . In the present embodiment, since the pn junction having such a large impurity gradient is formed not in the cell portion but in the outer peripheral breakdown voltage portion, the pn junction portion can be formed regardless of the structure of the cell portion. There is no limit to the cell pattern design. Therefore, the degree of freedom in designing the cell portion can be increased.
(Second Embodiment)
FIG. 3 shows a cross-sectional view of a semiconductor device to which the second embodiment of the present invention is applied. In this embodiment, an outer peripheral p-type well 33 having the same shape as the conventional outer peripheral p-type well J13 of FIG. A trench 34 having a depth equivalent to that of the outer peripheral p-type well 33 is formed in a region corresponding to the lower side of the contact hole 23 in the outer peripheral p-type well 33, and a contact plug 35 made of tungsten or the like is further formed in the trench 34. ing. And p near the bottom of the trench 34 ⁺ Type contact region 32 is formed overlapping outer peripheral p type well 33, and p ⁺ Type contact region 32 and n ^- A pn junction is formed by the mold layer 1B. P ⁺ The mold contact region 32 is electrically connected to the emitter electrode through a contact plug 35.
[0032]
P ⁺ Type contact region 32 and n ^- By forming a pn junction having a larger impurity gradient with the mold layer 1B near the bottom surface of the trench 34, when a high frequency surge is applied, the pn junction is also broken down before the cell. The breakdown current can be passed as shown by the arrows in FIG. Therefore, the breakdown current flowing through the cell portion can be reduced, and the breakdown of the semiconductor element due to the breakdown current can be prevented.
[0033]
Also in this embodiment, p ⁺ Since the type contact region 32 is electrically connected to the emitter electrode 11 through the contact plug 35, the breakdown current flows without going through the outer peripheral p-type well 33. Therefore, more breakdown current can be caused to flow through the pn junction than before, and the breakdown current flowing through the semiconductor element can be reduced.
[0034]
P ⁺ In addition to the planar bottom surface of the mold contact region 32, p ⁺ Type contact region 22 and n ^- A pn junction with the mold layer 1B is formed. Since the electric field concentrates at the edge portion, breakdown can be performed before the cell portion at this edge portion. This also makes it possible to reduce the breakdown current flowing through the semiconductor element.
[0035]
Further, since the pn junction portion having a large impurity gradient is formed on the cell portion side of the peripheral p-type well 33, when a surge is applied, the linear portion of the semiconductor device can be broken down. As a result, the current density of the breakdown current flowing through the pn junction can be reduced, and the reliability against breakdown due to the breakdown current of the pn junction can be increased.
[0036]
Such a structure is obtained by forming a trench 34 after forming an outer peripheral p-type well 33 in a conventional semiconductor device manufacturing process, and then p-type by ion implantation. ⁺ The mold contact region 32 can be formed, and the contact plug 35 can be further added.
(Third embodiment)
FIG. 4 is a sectional view of a semiconductor device to which this embodiment is applied. In the outer periphery pressure-resistant part, n ^- The conventional outer peripheral p-type well J13, p of FIG. ⁺ Peripheral p-type well 43, p having the same form as the type contact region J22 ⁺ A mold contact region 22 is formed. Unlike the prior art, the outermost peripheral p having a higher impurity concentration than the p-type well 3, the p-type base region 4, and the outer peripheral p-type well 43. ⁺ A mold well 44 is formed on the outer peripheral side of the outer peripheral p-type well 43 so as to overlap the outer peripheral p-type well 43.
[0037]
In the present embodiment, n in the cell portion and the outer peripheral p-type well 43 ^- Since the impurity gradient is larger than that of the pn junction formed with the mold layer 1B, this outermost peripheral p ⁺ The breakdown voltage of the mold well 44 can be reduced. Moreover, this outermost periphery p ⁺ Since the type well 44 has a higher impurity concentration than the conventional outermost peripheral p-type well J14, the junction depth is shallower than the conventional one, and the radius of curvature of the edge portion is smaller than the conventional one. Since the radius of curvature is small, charge concentration occurs around the edge portion when a high-frequency surge is applied, and the electric field strength at the edge portion is larger than in other regions. From these facts, when a high frequency surge is applied, the outermost periphery p is faster than before. ⁺ A breakdown can be made in the mold well 44. Thereby, the breakdown current flowing through the semiconductor element can be reduced as compared with the conventional case.
[0038]
In the semiconductor device to which this embodiment is applied, the outermost peripheral p-type well J14 is formed by ion implantation simultaneously with the p-type base region J4 in the conventional manufacturing process. ⁺ At the same time when the mold contact region 22 is formed by ion implantation, the outermost periphery p ⁺ It is obtained by changing to form the mold well 44.
(Fourth embodiment)
FIG. 5 is a sectional view of a semiconductor device to which the fourth embodiment of the present invention is applied. In FIG. 5, the outer peripheral p-type well 13a, 13b in FIG. ⁺ The mold wells 53a and 53b are formed respectively, and the outer periphery p ⁺ P between mold wells 53a and 53b ⁺ A mold contact region 22 is formed. And p ⁺ N under the contact area 22 ⁺ The mold region 50 is formed.
[0039]
Note that the surface concentration of these regions is p. ⁺ Type contact region 22, outer periphery p ⁺ Mold wells 53a, 53b, n ⁺ The mold region 50 is in this order. The semiconductor device having such a structure can be obtained by changing the process of forming the peripheral p-type well J13 by ion implantation as follows in the manufacturing process of the conventional semiconductor device. For example, the p-type impurity concentration is 1 × 10 ¹⁸ cm ^-3 Perimeter p so that ⁺ Mold wells 53a and 53b are formed. Next, the n-type impurity concentration is 5 × 10 ¹⁶ cm ^-3 N to be ⁺ A mold region 50 is formed. Thereafter, the p-type impurity concentration is 1 × 10 ¹⁹ cm ^-3 P to be ⁺ A mold contact region 22 is formed.
[0040]
In this embodiment, p is thus ⁺ Type contact region 22 and n ⁺ A pn junction having a larger impurity gradient than that of the first embodiment is formed by the mold region 50, and n ⁺ N in mold region 50 ^- The mold layer 1B is connected and p ⁺ The emitter electrode 11 is connected to the mold contact region 22.
[0041]
In this case, since the breakdown voltage of the pn junction is lower than that in the first embodiment, when a high-frequency surge is applied, the pn junction can be broken down earlier than in the first embodiment. For this reason, the effect of reducing the breakdown current flowing in the cell portion is further increased.
[0042]
Also in this embodiment, p ⁺ The emitter electrode 11 is electrically connected directly to the type contact region 22, the junction surface of the pn junction portion is flat and does not include an edge portion, and the pn junction portion has an outer periphery p. ⁺ Since it is formed on the cell portion side of the mold well 53, the same effects as in the first embodiment can be obtained.
(Other embodiments)
It is also possible to combine the first embodiment and the third embodiment. Although not shown in the drawing, a pn junction having a larger impurity gradient than the cell part is disposed under the contact hole 23 as in the first embodiment, and overlaps with the outer peripheral p-type well 43 as in the third embodiment, so that the outermost peripheral p ⁺ A configuration in which the mold well 44 is formed may be employed.
[0043]
In this way, by forming a plurality of pn junctions having a larger impurity gradient than the pn junction formed in the cell part in the outer peripheral breakdown voltage part, the breakdown current flowing in the semiconductor element can be further reduced. Note that the second embodiment and the fourth embodiment may be combined.
[0044]
Further, in the first to fourth embodiments, in the outer peripheral withstand voltage portion, the field plate and the Zener diode are provided in addition to the outer peripheral p-type well 11, but the shape and arrangement thereof are other than the above embodiments. May be. The pressure-resistant means is not limited to these, and other general pressure-resistant means such as a guard ring may be formed.
[0045]
In the first to fourth embodiments, the pn junction portion having a larger impurity gradient than the cell portion is formed in the outer peripheral withstand voltage portion so as not to reduce the area of the cell portion. You may form in. That is, a region having such a pn junction is formed between the semiconductor elements. Also by this, the breakdown current flowing through the semiconductor element can be reduced, so that the breakdown of the semiconductor element due to the breakdown current can be prevented.
[0046]
In each of the above embodiments, an n-channel type IGBT in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example. However, the conductivity type of each component is reversed. The present invention can also be applied to a p-channel type IGBT.
[0047]
Further, in each of the above embodiments, the case where one embodiment of the present invention is applied to a semiconductor device including a planar type vertical IGBT has been described. However, the present invention is applied to a semiconductor device including a trench gate type IGBT. May be. Further, the present invention may be applied to a semiconductor device including a MOSFET in which the semiconductor substrate 1 and the semiconductor layer 2 have the same conductivity type instead of the IGBT in which the semiconductor substrate 1 and the semiconductor layer 2 have different conductivity types. .
[0048]
In the first to third embodiments, n ^- The mold layer 1B corresponds to the first conductivity type semiconductor layer and the first conductivity type semiconductor region, and in the first and second embodiments, p ⁺ The mold contact regions 22 and 32 are the outermost peripheral p in the third embodiment. ⁺ The mold well 44 corresponds to the second semiconductor region.
[0049]
In the fourth embodiment, n ^- The mold layer 1B corresponds to the first conductivity type semiconductor layer, and n ⁺ The mold region 50 corresponds to a semiconductor region of the first conductivity type, and p ⁺ The mold contact region 22 corresponds to the second semiconductor region.
[0050]
In the first to fourth embodiments, the p-type well 3 and the p-type base region 4 correspond to the first semiconductor region, and the emitter electrode 11 corresponds to the conductive layer.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor device to which a first embodiment of the present invention is applied.
FIG. 2 is a cross-sectional view of a semiconductor device in which a part of the structure of FIG. 1 is modified.
FIG. 3 is a cross-sectional view of a semiconductor device to which a second embodiment of the present invention is applied.
FIG. 4 is a cross-sectional view of a semiconductor device to which a third embodiment of the present invention is applied.
FIG. 5 is a cross-sectional view of a semiconductor device to which a fourth embodiment of the present invention is applied.
FIG. 6 is a cross-sectional view of a conventional semiconductor device.
[Explanation of symbols]
1 ... Semiconductor substrate, 1A ... p ⁺ Mold substrate, 1B ... n ^- Type layer, 2 ... collector electrode, 3 ... p-type well, 4 ... p-type base region, 5 ... n ⁺ Type source region, 6 ... gate insulating film, 7 ... gate electrode, 9 ... p ⁺ Type region, 10 ... interlayer insulating film, 11 ... emitter electrode, 12 ... contact hole, 13 ... outer peripheral p-type well, 14 ... outermost peripheral p-type well, 15 ... n ⁺ Type contact region, 16 ... field oxide film, 17 ... field plate, 18 ... zener diode, 19 ... gate wiring, 20 ... contact hole, 21 ... equipotential plate, 22 ... p ⁺ Type contact region, 23... Contact hole.

Claims

A semiconductor substrate (1) having a first conductivity type semiconductor layer (1B) on the main surface side, and a second conductivity type first semiconductor region for constituting a semiconductor element formed on a surface layer portion of the semiconductor layer ( 3 and 4), and a second conductivity type second semiconductor region ( 22 ) formed on the outer peripheral side of the first semiconductor region of the surface layer portion of the semiconductor layer and separated from the first semiconductor region. In a semiconductor device having a withstand voltage region,
Comprising a metal electrode (11) on the main surface of the semiconductor substrate, the second semiconductor region being directly electrically connected to the metal electrode;
The withstand voltage region, the semiconductor layer and having a pn junction between the second semiconductor region, the pn junction, than the pn junction formed by the semiconductor layer and the first semiconductor region Impurity gradient is large and breaks down first when surge is applied ,
Further, a second conductive type third semiconductor region (13b, 53b) having an impurity concentration lower than that of the second semiconductor region is formed on the outer peripheral side of the second semiconductor region in the surface layer portion of the semiconductor layer of the breakdown voltage region. The pn junction formed by the semiconductor layer and the third semiconductor region has a smaller impurity gradient than the pn junction between the semiconductor layer and the second semiconductor region, and the semiconductor layer and the third semiconductor region. 3. A semiconductor device, wherein a pn junction formed by three semiconductor regions and a pn junction between the semiconductor layer and the second semiconductor region are continuous .

The semiconductor device according to claim 1 , wherein a pn junction between the semiconductor layer and the second semiconductor region is formed by the semiconductor layer and the second semiconductor region.

In the breakdown voltage region, a first conductivity type semiconductor region (50) having a higher impurity concentration than the semiconductor layer is formed between the semiconductor layer and the second semiconductor region. The semiconductor device according to claim 1, wherein a pn junction between the semiconductor layer and the second semiconductor region is formed by the semiconductor region and the second semiconductor region .

In the surface layer portion of the semiconductor layer in the breakdown voltage region, a second conductive type fourth semiconductor region (13a, 53a) having an impurity concentration lower than that of the second semiconductor region is formed on the first semiconductor region side of the second semiconductor region. The second semiconductor region is formed between the third semiconductor region and the fourth semiconductor region so as to overlap both of them, and a pn between the semiconductor layer and the second semiconductor region is formed. The semiconductor device according to claim 1, wherein all joint surfaces of the joint portion are planar.

The semiconductor device according to claim 2 , wherein the pn junction formed by the semiconductor layer and the second semiconductor region has an edge portion on the first semiconductor region side .

A semiconductor substrate (1) having a first conductivity type semiconductor layer (1B) on the main surface side, and a second conductivity type first semiconductor region for constituting a semiconductor element formed on a surface layer portion of the semiconductor layer ( 3 and 4), and a semiconductor device having a breakdown voltage region including a second semiconductor region (32) of a second conductivity type formed in a surface layer portion of the semiconductor layer so as to be separated from the first semiconductor region,
The breakdown voltage region has a pn junction between the semiconductor layer and the second semiconductor region, and the pn junction is more than a pn junction formed by the semiconductor layer and the first semiconductor region. Impurity gradient is large and breaks down first when surge is applied,
The pn junction of the breakdown voltage region is formed by the semiconductor layer and the second semiconductor region,
Furthermore, a metal electrode (11) formed on the main surface of the semiconductor substrate and a metal formed between the metal electrode and the second semiconductor region of the breakdown voltage region and electrically connected to the metal electrode and a layer (35), said second semiconductor region, the semiconductor device you characterized in that it is connected to the metal layer and electrically.

A semiconductor substrate (1) having a first conductivity type semiconductor layer (1B) on the main surface side, and a second conductivity type first semiconductor region for constituting a semiconductor element formed on a surface layer portion of the semiconductor layer ( 3 and 4), and a semiconductor device having a breakdown voltage region including a second semiconductor region (44) of a second conductivity type formed in a surface layer portion of the semiconductor layer so as to be separated from the first semiconductor region,
The breakdown voltage region has a pn junction between the semiconductor layer and the second semiconductor region, and the pn junction is more than a pn junction formed by the semiconductor layer and the first semiconductor region. Impurity gradient is large and breaks down first when surge is applied,
The pn junction of the breakdown voltage region is formed by the semiconductor layer and the second semiconductor region,
Furthermore, the metal electrode formed on the main surface of the semiconductor substrate (11), wherein formed in the surface layer portion of the semiconductor layer of the withstand voltage region, the second semiconductor region by remote impurity concentration is low, the metal electrode comprising a electrically and connected to the second conductivity type third semiconductor regions (43) and said second semiconductor region through said third semiconductor region and connected the metal electrode and the electrically the semiconductor device you wherein a.