JP3704094B2

JP3704094B2 - リセット信号発生回路

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Publication number: JP3704094B2
Application number: JP2002028426A
Authority: JP
Inventors: 澄夫斉藤
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 2002-02-05
Filing date: 2002-02-05
Publication date: 2005-10-05
Anticipated expiration: 2022-02-05
Also published as: JP2003229750A

Description

【０００１】
【発明の属する技術分野】
本発明は、コンピユータ等の電子装置に組込まれ、電源投入時や電源遮断時にリセット信号を出力するリセット信号発生回路に関する。
【０００２】
【従来の技術】
一般に、ＩＣ等が組込まれたコンピユータ等の電子装置には、リセット信号発生回路が組込まれている。このリセット信号発生回路は電源投入時にローレベルのリセット信号を出力する。そして、電源電圧Ｖｐが予め指定された例えば４．５ｖ等の下限電圧を超えるとリセット信号を解除する。また、電源遮断した時や停電発生時に電源電圧Ｖｐが例えば５ｖ等の規定電圧から４．５ｖの下限電圧以下に低下すると、ローレベルのリセット信号を出力する。コンピユータ等の電子装置は、このローレベルのリセット信号の出力期間中においては、通常の処理動作を停止する。また、必要に応じてメモリの初期化等の処理を行う。
【０００３】
図１０は一般的なリセット信号発生回路の回路図である。
【０００４】
電源１から直流の電源電圧Ｖｐが電源スイッチ２を介して図示しないコンピユータ本体及びリセット信号出力回路３へ供給される。リセット信号出力回路３内において、電源ライン４と接地間に一対の抵抗Ｒ1、Ｒ2で分圧された分圧電圧Ｖ₁が、トランジスタＱ１のベースに印加されている。このトランジスタＱ１のコレクタには電源ライン４から抵抗Ｒ3を介して電源電圧Ｖｐが印加されている。
【０００５】
電源ライン４と接地間に、抵抗Ｒ4、トランジスタＱ2、抵抗Ｒ5の直列回路が接続されている。トランジスタＱ2のベースにトランジスタＱ１のコレクタ電圧が印加されている。さらに、電源ライン４と接地間に、抵抗Ｒ6、トランジスタＱ3の直列回路が接続されている。トランジスタＱ3のベースにトランジスタＱ2のエミッタ電圧が印加されている。したがって、トランジスタＱ2、Ｑ3はダーリントン回路を構成する。
【０００６】
トランジスタＱ2のコレクタ電圧が出力端子５を介してリセット信号６として図示しないコンピユータ本体へ印加される。
【０００７】
なお、電源ライン４と出力端子５間にはプルアップ抵抗Ｒ7が接続され、出力端子５と接地間にはプルダウン抵抗Ｒ8が接続されている。
【０００８】
このように構成された、リセット信号発生回路の動作を、図１１のタイムチャートを用いて説明する。図１１のタイムチャートは、電源スイッチ２の投入時と電源スイッチ２の遮断時におけるリセット信号６の信号電圧Ｖ_RSTの変化を示す。
【０００９】
一般に、トランジスタには例えば０．７〜０．８ｖ等の動作しきい値電圧が存在し、この動作しきい値電圧以下の電圧をベースに印加しても動作しないか、又は動作しても不安定になる。ダーリントン回路の場合は、回路全体の動作しきい値電圧は倍の１．４〜１．６ｖとなる。
【００１０】
電源スイッチ２の投入前においては、リセット信号出力回路３自体に電源電源電圧Ｖｐが供給されないので、リセット信号６の信号電圧Ｖ_RSTは０ｖ（ボルト）である。時刻ｔ₁ にて電源スイッチ２が投入されると、電源電圧Ｖｐは上昇を開始する。しかし、この時点では、抵抗Ｒ1、Ｒ2の分圧電圧Ｖ₁は低く、トランジスタＱ1は導通しないので、抵抗Ｒ3を介して電源電圧ＶｐがトランジスタＱ2のベースに印加されている。さらに、この時点では、トランジスタＱ2のベースに印加されている電源電圧Ｖｐは動作しきい値電圧に達していないので、このトランジスタＱ2は導通しない。よって、このトランジスタＱ2にダーリントン接続されたトランジスタＱ 3も導通しない。その結果、リセット信号出力回路３の出力端子５には抵抗Ｒ6で分圧された電源電圧Ｖｐに比例する電圧が現れ、この電圧がリセット信号６の信号電圧Ｖ_RSTとなる。
【００１１】
時刻ｔ₂にで、電源電圧Ｖｐがダーリントン接続されたトランジスタＱ２、Ｑ3の動作しきい値電圧（１．４〜１．６ｖ）に達すると、トランジスタＱ２、Ｑ3が導通して、リセット信号６の信号電圧Ｖ_RSTが０ｖとなる。
【００１２】
さらに、電源電圧Ｖｐが上昇して、時刻ｔ₃ にて、下限電圧（＝４．５ｖ）に達すると、抵抗Ｒ1、Ｒ2の分圧電圧Ｖ₁が上昇して、トランジスタＱ1が導通して、トランジスタＱ1のコレクタ電圧が低下する。よって、トランジスタＱ２、Ｑ3が遮断され、リセット信号６の信号電圧Ｖ_RSTは抵抗Ｒ6で分圧された電源電圧Ｖｐに比例する電圧となる。
【００１３】
そして、時刻ｔ₄ にて、電源電圧Ｖｐが規定値（＝５．０ｖ）になると、リセット信号６の信号電圧Ｖ_RSTも一定値となる。
【００１４】
なお、時刻ｔ₅にて、電源スイッチ２を遮断した場合も、電源投入時とほぼ同じ動作を行う。
【００１５】
図１２は、図１０に示すリセット信号発生回路における各抵抗Ｒ1〜Ｒ8、各トランジスタＱ1〜Ｑ３に実際の値を設定して、計算機で電源電圧Ｖｐとリセット信号６の信号電圧Ｖ_RSTとの関係をシミュレーション演算した結果を示す図である。
【００１６】
【発明が解決しようとする課題】
しかしながら、図１０に示すリセット信号発生回路には改良すべき次のような課題がある。
【００１７】
すなわち、図１１に示すように、電源スイッチ２を投入した電源投入時刻ｔ₁から直ちにローレベルのリセット信号６が出力されるのではなく、電源投入時刻ｔ₁から電源電圧Ｖｐが動作しきい値電圧（＝１．４〜１．６ｖ）に達する時刻ｔ₂までの期間に、元来不要な三角波形状の微小波形７が生じ、その後に、ローレベルのリセット信号６が出力される。
【００１８】
また、図１２に示すシミュレーション演算結果においても、電源電圧Ｖｐが０ｖから動作しきい値電圧に達するまでの間に、元来不要な三角波形状の微小波形７が生じる。
【００１９】
電源投入時点から、ローレベルのリセット信号６の出力まえに、電源電圧Ｖｐがコンピユータ本体又は電子装置に提供される。この期間における電源電圧Ｖｐの最大値は前述した動作しきい値電圧（＝１．４〜１．６ｖ）である。従来、この電圧値では、コンピユータ本体又は電子装置は起動することはないが、近年、ＩＣの駆動電圧の低電圧化が進んでいること、あるいはバックアップ時の電源低下により駆動電圧が低下すること（＋５ｖが３ｖとか）から、前述した動作しきい値電圧（＝１．４〜１．６ｖ）でも動作する懸念がある。しかし、このような低電圧で駆動すると、語動作したり、誤ったデータをメモリに書込む懸念がある。
【００２０】
このような不都合を回避するために、図１３に示すように、電源ライン４とリセット信号出力回路３の出力端子５との間に、この出力端子５へ電圧を供給する電源電圧供給回路８を介挿したリセット信号発生回路が提唱されている（特許第２６９５６９６号）。
【００２１】
そして、この提案のリセット信号発生回路においては、電源電圧供給回路８の動作しきい値電圧をリセット信号出力回路３の動作しきい値電圧より高い値に設定している。このように構成することにより、電源電圧Ｖｐが小さい期間にリセット信号出力回路３から出力されるリセット信号６の不安定性が解消される。
【００２２】
しかし、この手法においては、電源電圧供給回路８は、電源ライン４と接地間にトランジスタＱ4と抵抗Ｒ9と直列接続されるプルダウン方式であるので、ＴＴＬＩＣ等のようにプルアップ特性を有した負荷にリセット信号６が供給された場合、前述した微小波形７の信号レベルか引上げられて、前述と同様の問題が生じる。
【００２３】
さらに、出力されるリセット信号６の出力インピーダンスが高い場合で、かつ雑音防止用のコンデンサが介挿されていた場合は、リセット信号６の立上がり特性が低下する。
【００２４】
本発明は、このような事情に鑑みてなされたものであり、電源投入時や電源遮断時においてたとえ電源電圧がリセット信号出力回路の動作しきい値電圧以下の状態期間においてもリセット信号出力端子の出力信号レベルを確実にローレベル状態に維持でき、リセット信号が入力されるコンピユータ本体や電子装置に誤動作が生じることが未然に防止でき、さらに、リセット信号が出力されていない状態時においても低い出力インピーダンスを維持できるリセット信号発生回路を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記課題を解消するために、本発明のリセット信号発生回路は、入力された電源電圧が下限値以下のときローレベルのリセット信号を出力すると共に、下限値より低い動作しきい値電圧を有するリセット信号出力回路と、このリセット信号出力回路のリセット信号の出力端子と接地との間に介挿され、電源電圧が下限値以下で導通し下限値を超えると遮断するディプレッション型のスイッチング回路とを備えている。
【００２６】
このように構成されたリセット信号発生回路においては、リセット信号出力回路のリセット信号の出力端子と接地との間にディプレッション型のスイッチング回路が介挿されている。
【００２７】
したがって、電源電圧が下限電圧以下の状態においては、スイッチング回路は導通しているので、リセット信号出力回路におけるリセット信号出力端子の出力信号レベルは、たとえ、電源電圧がリセット信号出力回路の動作しきい値電圧以下であっても接地レベル、すなわちローレベルを維持している。
【００２８】
電源が投入されると、電源電圧は上昇を開始し電源電圧が動作しきい値電圧まで上昇する期間においては、リセット信号出力回路は動作しないので、電源とリセット信号出力回路のリセット信号の出力端子との間に接続されたプルアップ抵抗により、出力端子の信号レベルは上昇しようとするが、前述したように、スイッチング回路が導通しているので、リセット信号の出力端子は接地レベルを維持している。
【００２９】
したがって、このリセット信号が印加されるコンピユータ本体は、電源投入時点から電源電圧が上昇を開始し動作しきい値電圧まで上昇する期間においてもローレベルのリセット信号が出力されていると判断する。したがって、この期間においてコンピユータ本体や電子装置が誤動作をすることはない。
【００３０】
電源電圧が動作しきい置電圧に達すると、リセット信号出力回路は正常に動作開始し、正規のローレベルのリセット信号を出力する。そして、電源電圧が下限電圧を超えると、ローレベルのリセット信号は解除される。
【００３１】
なお、電源電圧が下限電圧を超えた時点においては、スイッチング回路は遮断しているので、リセット信号の出力端子はハイレベルを維持している。
【００３２】
また別の発明におけるリセット信号発生回路においては、スイッチング回路を、ゲート端子が接地されたｎ型ＦＥＴとゲート端子に電源電圧が印加されたｐ型ＦＥＴとの直列回路で構成している。
【００３３】
図５に示すように、互いに、動作特性が異なるｎ型のＦＥＴとｐ型のＦＥＴとの直列回路で、電源電圧Ｖｐが前記１．４〜１．６ｖの動作しきい値電圧までは、図４に示すようにドレイン電流Ｉ_Dは増加し、動作しきい値電圧近傍でピークとなり、この動作しきい値電圧を過ぎると、ドレイン電流Ｉ_Dは減少し、電源電圧Ｖｐが４．５ｖの下限電圧近傍で０値近傍に低下する。すなわち、この直列回路においては、下限電圧以下で導通し、下限電圧を超えると遮断する。
【００３４】
また、別の発明のリセット信号発生回路においては、スイッチング回路を、電源電圧でオン・オフ制御されるディプレッション型の光ＭＯＳカプラで構成している。
【００３５】
このように構成されたリセット信号発生回路においては、電源スイッチが投入されていない状態又は微小電圧時においては、リセット信号出力回路のリセット信号の出力端子と接地間に介挿されたディプレッション型の光ＭＯＳカプラは導通している。そして、電源電圧が例えば下限値を超えると光ＭＯＳカプラは遮断される。
【００３６】
したがって、電源電圧が動作しきい値電圧以下のときにおいても、リセット信号出力回路のリセット信号の出力端子はローレベル状態を維持している。
【００３７】
また、遮断状態の光ＭＯＳカプラは高いインピーダンス特性を有するので、リセット信号が出力されていない状態時において高い出力インピーダンスを維持できる。
【００３８】
さらに、別のリセット信号発生回路においては、リセット信号出力回路のリセット信号の出力端子と電源からの電源ラインとの間に、電源電圧が下限値以下で遮断し下限値を超えると導通するエンハンスメント型の第２のスイッチング回路が介挿されている。
また、別のリセット信号発生回路においては、リセット信号出力回路のリセット信号の出力端子と電源からの電源ラインとの間に、電源電圧が下限値より小さい所定電圧以下で遮断し当該所定電圧を超えると導通するエンハンスメント型の第２のスイッチング回路が介挿されている。
【００３９】
このように構成されたリセット信号発生回路においては、プルアップ抵抗に並列にこのエンハンスメント型の第２のスイッチング回路が接続されている。したがって、電源電圧が下限値を超えると、プルアップ抵抗の機能を停止でき、リセット信号出力回路のリセット信号の出力端子に電源電圧を直接印加できる。したがって、たとえ、リセット信号の出力端子と接地間に介挿されたスイッチング回路が遮断状態時においても、低い出力インピーダンスを維持できる。
【００４０】
【発明の実施の形態】
以下、本発明の各実施形態を図面を用いて説明する。
（第１実施形態）
図１は本発明の第１実施形態に係るリセット信号発生回路の回路構成図である。図１０に示す従来のリセット信号発生回路と同一部分には同一符号を付して重複する部分の詳細説明を省略する。
【００４１】
この第１実施形態のリセット信号発生回路においては、リセット信号出力回路３のリセット信号６の出力端子５と接地間に第１のスイッチング回路９が接続されている。さらに、電源１の電源ライン４と前記リセット信号６の出力端子５との間に第２のスイッチング回路１０が接続されている。
【００４２】
前記第１のスイッチング回路９は、ゲート端子が接地されたｎ型ＦＥＴ１１とゲート端子が電源ライン４に接続されたｐ型ＦＥＴ１２との直列回路で構成されている。より具体的には、ｎ型ＦＥＴ１１のドレイン端子Ｄがリセット信号６の出力端子５に接続され、このｎ型ＦＥＴ１１のソース端子Ｓがｐ型ＦＥＴ１２のソース端子Ｓに接続されている。Ｐ型ＦＥＴ１２のドレイン端子Ｄは接地されている。
【００４３】
この第１のスイッチング回路９の動作を図３、図４及び図５を用いて説明する。説明を簡単にするために、この第１のスイッチング回路９は電源ライン４と接地間に介挿されているとする。
【００４４】
一般に、ｎ型のｎ型ＦＥＴ１１においては、図５（ａ）に示すように、ドレイン・ソース間電圧Ｖ_DSが上昇しかつゲート・ソース間電圧Ｖ_GSが上昇するとドレイン電流Ｉ_Dが上昇する。一方、ｐ型ＦＥＴ１２においては、図５（ｂ）に示すように、ドレイン・ソース間電圧Ｖ_DSが低下しかつゲート・ソース間電圧Ｖ_GSが上昇するとドレイン電流Ｉ_Dが減少する。
【００４５】
ここで、ｎ型のｎ型ＦＥＴ１１がなくて、ｐ型ＦＥＴ１２のみの場合を考える。この場合、ゲート・ソース間電圧Ｖ_GSは０であるので、電源電圧Ｖｐ（＝ドレイン・ソース間電圧Ｖ_DS）が上昇すると、ドレイン電流Ｉ_Dが増加する。
【００４６】
よって、ゲート端子が接地されたｎ型ＦＥＴ１１をｐ型ＦＥＴ１２と電源ライン４との間に介挿することにより、電源電圧Ｖｐの上昇に応じて、ｐ型ＦＥＴ１２におけるゲート・ソース間電圧Ｖ_GSを低下させている。
【００４７】
また、ｎ型ＦＥＴ１１のゲート端子は接地されでいるので、電源電圧Ｖｐが上昇すると、ゲート・ソース間電圧Ｖ_GSは（―）方向へ変化するので、電源電圧Ｖｐが上昇すると、ドレイン電流Ｉ_Dが減少する。
【００４８】
したがって、電源電圧Ｖｐの上昇に応じて、それそれドレイン電流Ｉ_Dに対する特性ば異なる特性を有するｎ型ＦＥＴ１１とｐ型ＦＥＴ１２とを直列接続した第１のスイッチング回路９における、このスイッチング回路９に印加される電源電圧Ｖｐを変化させた場合におけるドレイン電流Ｉ_Dは図４に示す特性１３となる。
【００４９】
この特性１３にて理解できるように、リセット信号出力回路３の１．４〜１．６ｖの動作しきい値電圧近傍でドレイン電流Ｉ_Dは最大値を示し、この動作しきい値電圧を超えると減少し、４．５ｖの下限電圧を超えるとほぼ０ｍＡに低下する。よって、この第１のスイッチング回路９は、電源電圧Ｖｐが下限値以下で導通し、下限値を超えると遮断するディプレッション型のスイッチング回路を構成する。
【００５０】
また、電源ライン４とリセット信号６の出力端子５との間に接続された第２のスイッチング回路１０は、ソース端子Ｓが電源ライン４に接続され、ドレイン端子Ｄが信号の出力端子５に接続され、ゲート端子Ｇが接地されたＭＯＳｐ型ＦＥＴ１４で構成されている。
【００５１】
次に、この第２のスイッチング回路１０の動作を図６及び図７を用いて説明する。説明を簡単にするために、この第２のスイッチング回路１０は電源ライン４と接地間に介挿されているとする。
【００５２】
ゲート端子Ｇは接地されているので、電源電圧Ｖｐが上昇して、ゲート・ソース間電圧Ｖ _GS が、このｐ型ＦＥＴ１４が持っているスレッショルド電圧から決まる電圧、例えば、３．１ｖに達すると、このｐ型ＦＥＴ１４は導通する。導通後、電源電圧Ｖｐがさらに上昇すると、ＭＯＳｐ型ＦＥＴ１４のドレイン・ソース電圧Ｖ_DSは上昇し、ドレイン電流Ｉ_D は増加するので、プルダウン抵抗Ｒ6の上端から取出されたリセット信号の信号レベルであるプルアップ電圧Ｖ_PUは、電源電圧Ｖｐの上昇に応じて上昇する。
【００５３】
したがって、電源電圧Ｖｐを変化させた場合におけるプルアップ電圧Ｖ_PUは図７に示す特性１５となる。
この特性１５にて理解できるように、この第２のスイッチング回路１０は、電源電圧Ｖｐの３．１ｖ以上で導通し、その電圧を下回ると遮断しているエンハンスメント型のスイッチング回路を構成する。
【００５４】
次に、このように構成された第１のスイッチング回路９と第２のスイッチング回路１０とが組込まれた第１実施形態のリセット信号発生回路の動作説明を行う。
【００５５】
電源スイッチ２が投入されて電源電圧Ｖｐが例えば１．４〜１．６ｖの動作しきい値電圧に達するまでは、リセット信号出力回路３は動作しないので、このリセット信号出力回路３からローレベルのリセット信号は出力されない。しかし、電源電圧Ｖｐが例えば１．４〜１．６ｖの動作しきい値電圧に達するまでの期間においては、第１のスイッチング回路９は導通しているので、リセット信号出力回路３の出力端子５の信号レベルは強制的に接地レベルとなる。
【００５６】
したがって、このリセット信号発生回路全体としては、電源スイッチ２が投入されて電源電圧Ｖｐが例えば１．４〜１．６ｖの動作しきい値電圧に達するまでの期間において、あたかもローレベルのリセット信号６を出力しているのと同等になる。したがって、このリセット信号発生回路からのリセット信号６を用いるコンピユータ等が誤動作を起こすことはない。
【００５７】
図２は、図１に示す第１実施形態のリセット信号発生回路における各抵抗Ｒ1〜Ｒ8、各トランジスタＱ1〜Ｑ３、第１、第２のスイッチング回路９、１０に実際の値を設定して、計算機で電源電圧Ｖｐとリセット信号６の信号電圧Ｖ_RSTとの関係をシミュレーション演算した結果を示す図である。
【００５８】
この図２の特性でも理解できるように、電源スイッチ２を投入してから電源電圧Ｖｐが下限電圧に達するまで、ローレベルのリセット信号６を継続して出力する。
【００５９】
さらに、ＦＥＴを用いた第１、第２のスイッチング回路９、１０で、信号出力端子５と接地間、及び信号出力端子５と電源間を開閉制御しているので、このリセット信号発生回路におけるローレベルのリセット信号６の出力期間における出力インピーダンスを低インピーダンスに制御でき、リセット信号６が出力されていないハイレベル期間における出力インピーダンスも低インピーダンスに制御できる。その結果、このリセット信号発生回路からのリセット信号６を用いるコンピユータ等の動作特性を向上できる。
【００６０】
（第２実施形態）
図８は本発明の第２実施形態に係るリセット信号発生回路の回路構成図である。図１に示す第１実施形態のリセット信号発生回路と同一部分には同一符号を付して重複する部分の詳細説明を省略する。
【００６１】
この第２実施形態のリセット信号発生回路においては、リセット信号出力回路３のリセット信号６の出力端子５と接地間に接続された第１のスイッチング回路として、電源電圧Ｖｐでオン・オフ制御されるディプレッション型の光ＭＯＳカプラ１６が用いられている。
【００６２】
この光ＭＯＳカプラ１６は、図示するように、電源ライン４と接地間に介挿された発光ダイオード１７と、リセット信吾出力回路３の出力端子５と接地間に介挿されたフォトＦＥＴ１８とで構成されている。このフォトＦＥＴ１８は、光が照射されていない状態においては導通しており、光が照射されると遮断される特性を有する。
【００６３】
したがって、このディプレッション型の光ＭＯＳカプラ１６全体としての特性は、図９に示すように、電源電圧Ｖｐが０ｖから４．５ｖの下限電圧に達するまでは導通している。そして、電源電圧が例えば下限値を超えると遮断される。したがって、電源電圧Ｖｐが動作しきい値電圧以下のときにおいても、リセット信号出力回路３のリセット信号の出力端子５はローレベル状態を維持している。
【００６４】
また、遮断状態の光ＭＯＳカプラ１６は高いインピーダンス特性を有するので、ローレベルのリセット信号６が出力されていない状態時において高い出力インピーダンスを維持できる。
【００６５】
したがって、上述した第１実施形態のリセット信号発生回路とほぼ同様の効果を奏することができる。
【００６６】
【発明の効果】
以上説明したように、本発明のリセット信号発生回路においては、リセット信号出力回路のリセット信号出力端子と接地との間に、電源電圧が下限値以下で導通し下限値を超えると遮断するディプレッション型のスイッチング回路を介挿している。
【００６７】
したがって、電源投入時や電源遮断時において、たとえ電源電圧がリセット信号出力回路の動作しきい値電圧以下の状態期間においても、リセット信号出力端子の出力信号レベルを確実のローレベル状態に維持でき、リセット信号が入力されるコンピユータ本体や電子装置の誤動作が生じることが未然に防止できる。
【００６８】
さらに、リセット信号が出力されている状態においても、リセット信号が出力されていない状態時においても低い出力インピーダンスを維持でき、このリセット信号発生回路からのリセット信号６を用いるコンピユータ等の動作特性を向上できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係わるリセット信号発生回路の回路構成図
【図２】同リセット信号発生回路の動作特性図
【図３】同リセット信号発生回路に組込まれた第１のスイッチング回路を取出して示す図
【図４】同第１のスイッチング回路の動作特性図
【図５】同第１のスイッチング回路に組込まれた各ＦＥＴの動作特性図
【図６】同リセット信号発生回路に組込まれた第２のスイッチング回路を取出して示す図
【図７】同第２のスイッチング回路の動作特性図
【図８】本発明の第２実施形態に係わるリセット信号発生回路の回路構成図
【図９】同リセット信号発生回路に組込まれた第１のスイッチング回路の動作特性図
【図１０】従来のリセット信号発生回路の回路構成図
【図１１】同従来リセット信号発生回路の動作特性図
【図１２】同じく従来リセット信号発生回路の動作特性図
【図１３】他の従来のリセット信号発生回路の回路構成図
【符号の説明】
１…電源
２…電源スイッチ
３…リセット信号出力回路
４…電源ライン
５…出力端子
６…リセット信号
９…第１のスイッチング回路
１０…第２のスイッチング回路
１１…ｎ型ＦＥＴ
１２…ｐ型ＦＥＴ
１４…ＭＯＳｐ型ＦＥＴ
１６…光ＭＯＳカプラ

Claims

電源（１）から供給された電源電圧（Ｖｐ）が下限値以下のときローレベルのリセット信号（６）を出力すると共に、前記下限値より低い動作しきい値電圧を有するリセット信号出力回路（３）と、
このリセット信号出力回路の前記リセット信号の出力端子（５）と接地との間に介挿され、前記電源電圧が前記下限値以下で導通し前記下限値を超えると遮断するディプレッション型のスイッチング回路（９、１６）と
を備えたリセット信号発生回路。
前記スイッチング回路（９）は、ゲート端子が接地されたｎ型ＦＥＴ（１１）とゲート端子に前記電源電圧（Ｖｐ）が印加されたｐ型ＦＥＴ（１２）との直列回路であることを特徴とする請求項１記載のリセット信号発生回路。
前記スイッチング回路（１６）は、前記電源電圧でオン・オフ制御されるディプレッション型の光ＭＯＳカプラであることを特徴とする請求項１記載のリセット信号発生回路。
前記リセット信号出力回路の前記リセット信号の出力端子（５）と前記電源（１）からの電源ライン（４）との間に、前記電源電圧（Ｖｐ）が前記下限値以下で遮断し前記下限値を超えると導通するエンハンスメント型の第２のスイッチング回路（１０）を介挿したことを特徴とする請求項１乃至３のいずれか１項記載のリセット信号発生回路。
前記リセット信号出力回路の前記リセット信号の出力端子（５）と前記電源（１）からの電源ライン（４）との間に、前記電源電圧（Ｖｐ）が前記下限値より小さい所定電圧以下で遮断し当該所定電圧を超えると導通するエンハンスメント型の第２のスイッチング回路（１０）を介挿したことを特徴とする請求項１乃至３のいずれか１項記載のリセット信号発生回路。