JP3700885B2 - データ復号装置及びその方法並びにデータ再生装置 - Google Patents
データ復号装置及びその方法並びにデータ再生装置 Download PDFInfo
- Publication number
- JP3700885B2 JP3700885B2 JP30869696A JP30869696A JP3700885B2 JP 3700885 B2 JP3700885 B2 JP 3700885B2 JP 30869696 A JP30869696 A JP 30869696A JP 30869696 A JP30869696 A JP 30869696A JP 3700885 B2 JP3700885 B2 JP 3700885B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- error correction
- decoding
- error
- code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Television Signal Processing For Recording (AREA)
Description
【目次】
以下の順序で本発明を説明する。
発明の属する技術分野
従来の技術(図39)
発明が解決しようとする課題(図40〜図44)
課題を解決するための手段
発明の実施の形態
(1)第1実施例(図1〜図7)
(1−1)データ再生装置の全体構成(図1)
(1−2)ECC回路及びECC復号(図2〜図7)
(1−3)第1実施例の動作及び効果
(2)第2実施例(図8〜図38)
(2−1)記録データフオーマツト(図8〜図11)
(2−2)データ再生装置及びECC復号(図1、図9、図11〜図38)
(2−3)第2実施例の動作及び効果(図29〜図31、図35及び図37)
(3)他の実施例
発明の効果
【0002】
【発明の属する技術分野】
本発明はデータ復号装置及びその方法並びにデータ再生装置に関し、例えば、デイジタル化されてデイスクに記録されている動画像を再生するものに用いて好適なものである。
【0003】
【従来の技術】
従来、例えばMPEG(Moving Pictures Expert Group)規格による動画像がデイジタル化されて可変レートで記録されたデイスクがある。
ここで用いられているMPEGは、画像データに対してフレーム内符号画像であるIピクチヤ(Intra-Picture)、フレーム間順方向予測符号化画像であるPピクチヤ(Predictive-Picture) 、双方向予測符号化画像であるBピクチヤ(Bidirectionally predictive-Picture)の3つのタイプを規定し、これら3つの画像により画面群構造 GOP(Group Of Pictures)を形成するものである。
また音声データに対しても同様にMPEG規格を適用しているが、音声データについてはMPEG以外でも例えば、ATRAC(Aditive TRansform Acoustic Coding)によりデイジタル化及び圧縮符号化している。因みにATRAC は商標である。
【0004】
図39にデイスクに可変レートで記録されているデータを再生するデータ再生装置1を示す。データ再生装置1は、光デイスク2に記録されたデータをピツクアツプ3によつてレーザ光を照射し、その反射光から再生する。ピツクアツプ3が出力する再生信号S1は、システムコントローラ4によつて制御される復号回路系5の復調回路6に入力され、復調される。復調回路6により復調されたデータは、セクタ検出回路7を介してECC(Error Correction Code) 回路8に入力され、エラー検出及び誤り訂正が実行される。
【0005】
ここでセクタ検出回路7において、光デイスク2のセクタに割り当てられたアドレスであるセクタ番号が正常に検出されなかつた場合、トラツクジヤンプ判定回路9にセクタ番号異常信号が出力される。ECC回路8は、訂正不能のデータが生じた場合、トラツクジヤンプ判定回路9にエラー発生信号を出力する。エラー訂正されたデータは、ECC回路8からリングバツフアメモリ10に送出されて記録される。
【0006】
このときリングバツフア制御回路11は、セクタ検出回路7の出力から各セクタ毎のアドレスを読み取り、そのアドレスに対応するリングバツフアメモリ10上の書き込みアドレス(以下、ライトポインタWPという)を指定する。
また、システムコントローラ4によつて制御されるリングバツフア制御回路11は、後段の多重化データ分離回路13からのコードリクエスト信号R10に基づき、リングバツフアメモリ10に書き込まれたデータの読み出しアドレス(以下、リードポインタRPという)を指定し、その読み出しポインタRPからデータを読み出して多重化データ分離回路13に供給する。
【0007】
ここで多重化データ分離回路13のヘツダ分離回路14は、リングバツフアメモリ10から供給されたデータからパツクヘツダ及びパケツトヘツダを分離して分離回路制御回路15に供給する。分離回路制御回路15は、ヘツダー分離回路11から供給されたパケツトヘツダのストリームID(Stream IDentifier)情報に従い、スイツチング回路16の入力端子Gと出力端子(被切換端子)H1、H2を順次サイクリツクに切り換え接続することによつて、時分割多重されたデータを正しく分離して対応するコードバツフアに供給する。
【0008】
ここでビデオコードバツフア17は内部のコードバツフアの残量により、多重化データ分離回路13に対してコードリクエストR1を発生する。そして受け取つたデータを記憶する。また、ビデオデコーダ18からのコードリクエストR1を受付け、内部のデータを出力する。ビデオデコーダ18は供給されたデータからビデオ信号を再生し、出力端子OUT1から出力する。
【0009】
オーデイオコードバツフア19は内部のコードバツフアの残量により、多重化データ分離回路13に対してコードリクエストR2を発生する。そして受け取つたデータを記憶する。また、オーデイオデコーダ20からのコードリクエストR2を受付け、内部のデータを出力する。オーデイオデコーダ20は供給されたデータからオーデイオ信号を再生し、出力端子OUT2から出力する。
【0010】
このように、ビデオデコーダ18はビデオコードバツフア17にデータを要求し、ビデオコードバツフア17は多重化データ分離回路13に要求を出し、多重化データ分離回路13はリングバツフア制御回路11に対して要求を出す。この時にはデータがリングバツフアメモリ10から、今度は要求とは逆向きに流れていく。
【0011】
【発明が解決しようとする課題】
ここで復調回路系5におけるデータ復号について説明する。先ず、デイスク2から読み出された再生信号S1は、復調回路6にてRF処理によつて2値化信号に変換され、EFM+(8,16 変換)の同期パターンが検出される。この再生信号S1から検出された同期パターンに基づいて再生信号に線速度一定(Constant Liner Velosity,CLV) 方式によるラフサーボがかけられる。ここでセクタ検出回路7は、システムコントローラ4のインターフエイスとしてEFM+でシンクヘツダを検出すると、PLL(Phase Locked Loop)サーボがかけられる。その後、シンクヘツダが数回連続して検出されると、EFM+復調後のデータS2がインタリーブを解かれる(以下、デインターリーブという)。
【0012】
図40に示すように、ECC回路8に送出されたEFM+復調データS2は先ず、RAM24に一旦格納された後、ECCデコーダ25、27、29において、C1/C2畳み込み・リードソロモン符号(CIRC Plus) による3系列C11(C1系列1回目)、C2及びC12(C1系列2回目)についてECC の復号を実行する。
【0013】
ECC回路8におけるECC 復号は、例えば図41に示すように、00、01、〜A8、A9の順にEFM+復調後のデータS2をRAM24へ書き込み、(EFM+ Write)、RAM24へのEFM+復調後のデータが2フレーム格納されたところで、フレーム1の00′、02′、〜A8′、01、03、〜A9の順にECCデコーダ25へデータを転送することでデインタリーブされたC1系列データのECC 復号を実行する。
ここでエラー訂正は、ECCデコーダ25からエラーの位置と訂正パターンを読み出すとともに、RAM(Random Access Memory)24からエラーのあるデータを読み出し(C1 read )、訂正パターンとの排他的論理和をとつて、図42に示すように、再びRAM26に書き戻すことで実行する(C1 Write)。ここでECCデコーダ25によつてC1系列のECC 復号がC2符号系列長だけ実行される。
【0014】
C1系列のECC 復号がC2符号系列長だけ実行されると、C2系列のECC 復号の実行が可能となる。次にRAM26上のデータが00′、01′、02′、03′、〜A9′の順に読み出され(C2 read )、ECCデコーダ27でC2系列のECC 復号が実行される。ここで各フレームに対する訂正不能フラグはデータに同期させて後段のECCデコーダへ転送することでイレージヤ訂正を行なうことができる。C2系列のイレージヤ訂正については、C1の訂正不能フラグを使用する。エラー訂正動作は、C1の場合と同様である。
図43に示すように、C2系列のECC 復号結果がRAM28に書き込まれ(C2 Write)、C2系列のECC 復号がC1符号系列長だけ実行されるとC12系列のECC 復号が実行可能となり、ECCデコーダ29によつて00′、01、02、03、〜A9の順に読み出され(C12 read )、C12系列のECC 復号が実行される。
【0015】
ここでC12系列のイレージヤ訂正については、C2の訂正不能フラグを使用する。そして、C12のエラー訂正が終了すると、図44に示すようにRAM30に00、01、02、03、〜A9の順にC12系列のECC 復号結果が書き込まれる。こうしてRAM30には、ECC の各系列C11、C2及びC12の復号データが格納されていて、00、01、02、03、〜A9の順に読み出され(OUT read)、デスクランブル処理されて、リングバツフアメモリ10にデータ送出され、これにより必要なセクタデータが書き込まれる。
【0016】
ところでECC回路8におけるエラーの発生数は、デイスクのカツテイングの精度等により異なつている。そこでこのことを利用してECC回路8におけるエラーの発生数を測定することによつて製造後のデイスク評価ができる。この場合、セクタアドレスをデイスクの位置を知るパラメータとして用いることによつて、エラー発生の位置を検出することができる。
【0017】
ここでECC が、C1及びC2系列で畳み込み符号化されている場合、ECC 復号は、C1−C2−C1のようにECC 復号の各系列において繰り返しエラー訂正を実行する。すなわち畳み込み符号では、例えば、C1系列のECC 復号を実行してからC2系列のECC 復号を実行する。同様に、C2及びC1系列を実行してから2回目のC1系列のECC 復号を実行する。従つて、ECC 復号を実行した直後にその結果を出力するのでは、同じC1系列に対するECC 結果の検出タイミングに時間差が生じることになる。
【0018】
そこでデイスク上の位置にECC 結果を対応させる場合、先ずシステムコントローラ4によつて、セクタ検出回路7において検出されたセクタアドレスを記録すると同時に、ECC 結果を取り込む。そして次に、セクタアドレスとECC 結果とのタイムラグを計算してセクタアドレスに対するECC 結果を解析しなければならず、計算が複雑になるという問題があつた。
【0019】
またECC回路8への単位時間あたりのデータの供給量は、デイスクの回転速度に応じて増減するので、それにともなつてECC の実行制御タイミングを変化させる場合がある。従つて高速でデイスクにアクセスする場合、例えばC1系列のみ優先的に実行させるようなときは、ECC 実行直後にエラー結果を出力すると、各C11、C2及びC12系列のエラー結果がそれぞれデイスク上のどのセクタアドレスに対応するエラー結果であるかを判断することが難しいという問題があつた。
本発明は以上の点を考慮してなされたもので、高速でデイスクにアクセスしながらデイスクのエラー位置を容易に検出することのできるデータ復号装置及びその方法並びにデータ再生装置を提案しようとするものである。
【0020】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、記録媒体に記録された複数の系列の誤り訂正符号が付加された誤り訂正符号化データを読み出して復号するデータ復号装置において、誤り訂正符号化データを所定順序で複数の系列による誤り訂正を実行して復号することにより復号データを生成するとともに、複数の系列のいずれの系列に対応して復号したかを示す情報、複数の系列のうちの少なくとも1つの系列による誤り訂正を実行して復号した順序を示す情報及び訂正数を示す情報を含む復号情報を生成する復号回路と、記録媒体より読み出される誤り訂正符号化データ並びに、復号回路より出力される復号データ及び復号情報を記憶するためのメモリと、復号データに復号情報をフレーム単位で対応付けてメモリに記憶させるとともに、復号データ及び復号情報を当該復号データに対応する記録媒体のアドレスデータにフレーム同期させてメモリより読み出させるようにしたメモリ制御手段とを設けるようにした。
【0021】
また本発明においては、記録媒体に記録された複数の系列の誤り訂正符号が付加された誤り訂正符号化データを読み出して復号するデータ復号方法において、誤り訂正符号化データを所定順序で複数の系列による誤り訂正を実行して復号することにより復号データを生成するとともに、複数の系列のいずれの系列に対応して復号したかを示す情報、複数の系列のうちの少なくとも1つの系列による誤り訂正を実行して復号した順序を示す情報及び訂正数を示す情報を含む復号情報を生成する第1のステツプと、記録媒体より読み出される誤り訂正符号化データ並びに、第1のステツプで生成される復号データ及び復号情報を記憶するためのメモリに、復号データに復号情報をフレーム単位で対応付けて記憶するとともに、当該メモリより復号データ及び復号情報を当該復号データに対応する記録媒体のアドレスデータにフレーム同期させて読み出す第2のステツプとを設けるようにした。
【0022】
これにより記録媒体より読み出した誤り訂正符号化データを復号する際に、記録媒体のアドレスデータに対応した復号データの復号情報を読み出すことができ、かくして記録媒体のアドレスデータに対応する復号情報より当該記録媒体のアドレスデータに対応させたエラー解析を容易になし得る。
【0023】
さらに本発明においては、画像信号及び又は、音声信号を再生するデータ再生装置において、記録媒体に記録された複数の系列の誤り訂正符号が付加された誤り訂正符号化データを所定順序で複数の系列による誤り訂正を実行して復号することにより復号データを生成するとともに、複数の系列のいずれの系列に対応して復号したかを示す情報、複数の系列のうちの少なくとも1つの系列による誤り訂正を実行して復号した順序を示す情報及び訂正数を示す情報を含む復号情報を生成する復号回路と、記録媒体より読み出される誤り訂正符号化データ並びに、復号回路より出力される復号データ及び復号情報を記憶するためのメモリと、復号データに復号情報をフレーム単位で対応付けてメモリに記憶させるとともに、復号データ及び復号情報を当該復号データに対応する記録媒体のアドレスデータにフレーム同期させてメモリより読み出させるようにしたメモリ制御手段とを有するデータ復号装置を設けるようにした。
【0024】
これによりデータ再生装置において、記録媒体より誤り訂正符号化データを読み出して復号する際に、記録媒体のアドレスデータに対応した復号データの復号情報を読み出すことができ、かくして記録媒体のアドレスデータに対応する復号情報より当該記録媒体のアドレスデータに対応させたエラー解析を容易になし得る。
【0025】
【発明の実施の形態】
以下図面について、本発明の一実施例を詳述する。
【0026】
(1)第1実施例
(1−1)データ再生装置の全体構成
図39との対応部分に同一符号を付した図1において40は、本発明によるデータ復号装置を用いたデータ再生装置を示す。データ再生装置40は、光デイスク2から可変レートで記録されている画像及び音声データを再生するものである。デイスク再生装置40は、光デイスク2に対してレーザ光を照射し、その反射光より記録されているデータをピツクアツプ3によつて読み出して再生する。ピツクアツプ3によつて再生された再生信号S1は、システムコントローラ4によつて制御される復調回路系35の復調回路6に送られる。再生信号S1は、復調回路6によつて復調され、セクタ検出回路7に送出される。
【0027】
セクタ検出回路7は、供給されたデータから各セクタ毎に記録されているアドレスを検出し、リングバツフア制御回路11に出力すると共に、後段のECC回路50にセクタ同期をとつた状態でデータを出力する。システムコントローラ4によつて制御されるリングバツフア制御回路11は、リングバツフアメモリ9の書き込みと読み出しを制御すると共に、多重化データ分離回路13より出力されるデータを要求するコードリクエスト信号R10を監視する。
ここでセクタ検出回路7は、アドレスを検出することができなかつたり、検出したアドレスが連続していなかつた場合、リングバツフア制御回路11を介してセクタ番号異常信号をトラツクジヤンプ判定回路9に出力する。
【0028】
ECC回路50は、セクタ検出回路7より供給されるデータの誤りを検出し、データに付加されている冗長ビツトを用いて誤り訂正を実行して、FIFO(First In First Out)機能をもつトラツクジヤンプ用のリングバツフアメモリ10に出力する。リングバツフアメモリ10のデータは、多重化データ分離回路13に供給される。このときECC回路50はセクタヘツダデータを検出してセクタ検出回路7を通じてシステムコントローラ4に送出する。
ここでECC回路50は、データの誤りを訂正することができなかつた場合、エラー発生信号E10をシステムコントローラ4に出力する。
【0029】
トラツクジヤンプ判定回路9は、リングバツフア制御回路11の出力をモニタし、トラツクジヤンプが必要なときトラツクジヤンプ信号JP1をトラツキングサーボ回路22に出力し、ピツクアツプ3の光デイスク2に対する再生位置をトラツクジヤンプさせるようになつている。ここでシステムコントローラ4は、セクタ検出回路7からのセクタ番号異常信号、またはECC回路50からのエラー発生信号を検出すると、トラツクジヤンプ判定回路9よりトラツクジヤンプ信号をトラツキングサーボ回路22に出力してピツクアツプ3の再生位置をトラツクジヤンプさせるようになつている。
【0030】
多重化データ分離回路13へのヘツダ分離回路14は、リングバツフアメモリ9から供給されたデータからパツクヘツダ及びパケツトヘツダを分離して分離回路制御回路15に供給するとともに、時分割多重されたデータをスイツチング回路16の入力端子Gに供給する。スイツチング回路16の出力端子(被切換端子)H1、H2はそれぞれビデオコードバツフア17、オーデイオコードバツフア19の入力端子に接続されている。
ここでスイツチング回路16によつて出力端子がH1に切り換えられると、ビデオコード出力はビデオコードバツフア17を通じてビデオデコーダ18に送出され、出力端子OUT1より出力される。またスイツチング回路16によつて出力端子がH2に切り換えられると、オーデイオコード出力はオーデイオコードバツフア19を通じてオーデイオデコーダ20に送出され、出力端子OUT2より出力される。
【0031】
また、ビデオデコーダ18が発生するコードリクエスト信号21はビデオコードバツフア17に入力され、ビデオコードバツフア17の発生するコードリクエスト信号R2は多重化データ分離回路13に入力されている。
同様にオーデイオデコーダ20が発生するコードリクエスト信号R2はオーデイオコードバツフア19に入力され、オーデイオコードバツフア19の発生するコードリクエスト信号R2は多重化データ分離回路13に入力されている。
【0032】
ところで、例えば単純な画面に関するデータ処理が続き、ビデオデコーダ18の単位時間当たりのデータ消費量が少なくなると、リングバツフアメモリ10からの読み出しも少なくなる。この場合、リングバツフアメモリ10の記憶データ量が多くなり、オーバーフローするおそれがある。このため、トラツクジヤンプ判定回路9は、書き込みポインタWPおよび読み出しポインタRPによりリングバツフアメモリ10が現在記憶しているデータ量を算出し、そのデータがあらかじめ設定された所定の基準値を越えた場合、リングバツフアメモリ10がオーバーフローするおそれがあると判断して、トラツキングサーボ回路22にトラツクジヤンプ指令を出力する。
【0033】
また、トラツクジヤンプ判定回路9は、セクタ検出回路7からのセクタ番号異常信号またはECC回路7からのエラー発生信号を検出した場合、書き込みポインタWPと読み出しポインタRPからリングバツフアメモリ10内に残存しているデータ量を求め、現在のトラツク位置から光デイスク2が1回転する間に(光デイスク2の1回転待ちの間に)、リングバツフアメモリ10から多重化データ分離回路13の読み出しを保証するのに必要なデータ量を求める。
ここでリングバツフアメモリ10の残存データ量が大きい場合、リングバツフアメモリ10から最高の転送レートでデータが読み出されてもリングバツフアメモリ10にはアンダーフローが生じない。このため、トラツクジヤンプ判定回路8はエラー発生位置をピツクアツプ3で再度再生することによりエラー回復が可能であると判断して、トラツキングサーボ回路22にトラツクジヤンプ指令を出力する。
【0034】
トラツクジヤンプ判定回路9によりトラツクジヤンプ指令が出力されると、トラツキングサーボ回路22は、ピツクアツプ3による再生位置をジヤンプさせる。そしてリングバツフア制御回路11においてその再生位置が光デイスク2が1回転してセクタ検出回路7から得られるセクタナンバがトラツクジヤンプ時のセクタナンバになるまでの間、新たなデータのリングバツフアメモリ10への書き込みが禁止され、必要に応じてリングバツフアメモリ10に既に記憶されているデータが多重化データ分離回路13に転送される。
【0035】
またトラツクジヤンプ後、セクタ検出回路7から得られるセクタナンバがトラツクジヤンプ時のセクタナンバと一致しても、リングバツフアメモリ10に記憶されているデータ量が所定の基準値を越えている場合、リングバツフアメモリ10へのデータの書き込みは再開されず、再びトラツクジヤンプが実行される。
【0036】
(1−2)ECC回路及びECC復号
図2に示すECC回路50は、C1/C2畳み込み・リードソロモン符号(CIRC+)によるECC を復号する。ECC回路50は、リングバツフアでなるRAM51と、EFM +復調されたデータに対して誤り訂正を実行してECC 復号するECCデコーダ52と、エラー訂正不能フラグ、エラー訂正パターン及びエラー位置を格納するためのエラーレジスタ53とによつて形成される。
【0037】
実際のECC 復号について、図2及び図3に示すECC回路50及びその周辺回路を用いて説明する。ECC 復号は先ず、再生信号S1をRF処理回路42にてRF処理及び2値化処理した後、復調回路6でEFM+の同期パターンを検出する。ここでEFM の同期パターンが検出されると、CLV制御回路46によつてラフサーボがかけられる。続いて復調回路6でEFM+のシンクパターンが検出されると、PLL(Phase Locked Loop)サーボがかけられる。その後、シンクパターンが数回連続して検出されると、EFM 復調後のデータS2はデインタリーブされた後、RMIF(Random access Memory InterFace)48を通じてECC回路50のRAM51にフレーム単位で書き込まれる。そしてOCTL(出力制御回路)56を通じてリングバツフアメモリ10に出力され記憶される。
【0038】
ECC回路50では、システムコントローラ4によつて制御されるRMIF48を通じてRAM51への復号データS10の書き込みアドレスを生成する。ここでRAM51から読み出されるデータはRMIF48を通じてECC制御部54及びECCデコード部55に転送される。
ここでエラーが検出され、そのエラーが訂正可能であつた場合、エラー位置とエラーの訂正パターンがECCデコード部55からECC制御部52に出力される。この場合、エラー位置とエラーの訂正パターンは、フレームメモリでなるRAM51にフレーム単位で出力され、エラーレジスタ53(図2)に格納される。エラー訂正は、エラーレジスタ53からエラー位置と訂正パターンとを読み出し、RAM51からエラー位置に対応するエラーデータを読み出して訂正パターンSPとの排他的論理和(EXclusive OR,EXOR) をとつて再びRAM51に書き戻すことで実行する(図2)。
またエラーの訂正不能が検出されたら、そのフレームの訂正不能フラグを後段のECC のイレージヤ訂正に使用するためにエラーレジスタ53に格納する。
【0039】
この結果、エラーレジスタ53にはECC の各系列C11、C2及びC12のそれぞれについてECC を解くために必要なデータとしてエラー位置及び訂正パターンが蓄積される。ここでECC を解くために必要かつ十分なエラー位置及び訂正パターンSPが揃えられると、RAM51に格納されているデータS2との間でエラー訂正が実行される(図2)。
【0040】
これによりECC 復号が完了したECC回路50からは、復号データS10及びセクタヘツダデータSHとが分離されてそれぞれ、リングバツフアメモリ10及びセクタ検出回路7へ送出される。さらにセクタヘツダデータSHは、セクタ検出回路7を通じてリングバツフア制御回路11に送出される。ここでリングバツフア制御回路11は、セクタヘツダデータSHをもとにしてECC回路50から送出される復号データS10をリングバツフアメモリ10に書き込む。
【0041】
ここでデータの格納アドレス(メモリアドレスRA)は、RMIF48によつて図4に示すようなRAM51のデータアドレスをもとにしたC1方向のデータ順Dn及びC1符号単位のフレーム出力番号Fnによつて次式
【数1】
【数2】
【数3】
【数4】
によつて算出することができる。
【0042】
ここでRMIF48はRAM51上において、ECC 復号の3系列C11、C2及びC12の結果を、その系列の先頭のデータが含まれるフレームのAA、AB、AC、AD、AE、AF番目のアドレスのいずれかに書き込む。ここで例えば、ECC 結果をAA、AB、ACに書き込むとすると、フレーム番号Fnとデータ順AA、AB、ACによりECC 復号の3系列C11、C2及びC12の結果に対するRAM51のメモリアドレスRAを容易に生成できる。
【0043】
図5に示すように、ECC 結果ERとしては例えば8ビツトのデータを用いる。例えばECC 結果ERの出力として、BIT (ビツト)0、1、2及び3にECC 訂正数、ビツト4にエラーの有無、ビツト5にC12系列のECC 結果、ビツト6にこのECC結果がC1系列かC2系列のものかを示す情報並びに、ビツト7に訂正不能の情報をそれぞれ設定する。このようにECC 結果ERを設定することによりエラー有無以外に、ECC 訂正数も同時にモニタすることができる。
【0044】
図6(A)及び(B)にECC 結果ERの出力タイミングの例を示す。ECC 復号を実行した後にセクタアドレス・データと共に3系列C11、C2及びC12のECC 復号の結果をフレーム単位で出力する。RAM51よりRMIF48を通じて読み出されたユーザデータDAT 、セクタアドレス・データADD 及びECC 結果ERは、OCTL56を通じてバス60より出力される。このとき、それぞれのデータに対してストローブ信号(ASTB,DSTB,ESTB)を付加してデータの内容を判別する。ここで図6(B)は図6(A)の1フレーム周期分を拡大したものである。
【0045】
デイスク再生装置40では、リングバツフアメモリ10から、多重化データ分離回路13への読み出しを保証するだけのデータ量を確保する必要があるためRFCKは、デイスクの記録(カツテイング)時のリフアレンス・チヤネル・ビツトレート26.6(Mbit/s)に対して、再生時のチヤネルビツトレートのほうが大きい値となるように設定しておく。
【0046】
ECC回路50によるECC 復号が終了すると、OCTL56から先ず、光デイスク2に記録された符号化データのエラー情報であるECC 結果ERの出力タイミングを与えるエラーストローブ信号ESTBをECC 復号が正規に実行されたフレームに対して出力する。例えば、図6(B)に示すようにトラツクジヤンプ後に、インタリーブ長分の差でC11しか実行できないフレームに対しては、C11のECC 結果ERの分だけESTB=1としてデータを出力する。
【0047】
次にセクタアドレスADD の出力タイミングを与えるアドレスストローブ信号ASTBを出力する。ここでアドレスストローブ信号ASTB=1分のデータを取り込むことで、読み出したフレームに対応する光デイスク2上の位置を確認できる。セクタアドレスADD は、数フレームで1セクタとなるデータブロツクの先頭に存在するので、アドレスストローブ信号ASTBは、セクタアドレスADD の含まれるフレームに対してのみASTB= 1 となる(図6(A))。続いて出力されるデータストローブ信号DSTBは、ユーザデータDAT に対するストローブ信号である(図6(B))。
図7にバス60から出力されるデータのセクタフオーマツトの一例を示す。エラー結果ERを3バイト送出後にデータのシンクSYNC、ヘツダHEADERとさらにユーザデータUSER DATA が各フレーム毎に出力される。
【0048】
このようにRMIF48によつて復号されたユーザデータDAT 及び該ユーザデータDAT の系列毎のECC 結果ERをセクタアドレスADD のデータにフレーム同期させて出力データS10としてRAM51より読み出すようにしたことにより、光デイスク2のセクタアドレスADD に対応するECC 結果ERを容易に検出し得る。かくしてデイスク再生に対するECC エラーの解析が容易になし得る。
【0049】
(1−3)第1実施例の動作及び効果
以上の構成において、デイスク再生装置40に装着された光デイスク2のデータはピツクアツプ3によつて読み出され、復調回路6によつてEFM+復調されるとともに、セクタ検出回路7でデータのセクタヘツダを読み出された後、EFM+復調後のデータS2がECC回路50に送出される。
【0050】
ECC回路50は、EFM+復調データS2をデインターリーブして一旦、RAM51に蓄えた後、ECCデコーダ52において、C11、C2及びC12の3系列のECC 復号を実行する(図2)。ここでRMIF48は、ECC 復号の結果得られるECC 結果ERをRAM51上において、ECC 復号の3系列C11、C2及びC12のECC 結果をその系列の先頭のデータが含まれるフレームの例えば、AA、AB、ACに書き込む。これによりフレーム番号Fnとデータ順AA、AB、ACによりECC 復号の3系列C11、C2及びC12の結果に対するRAM51のメモリアドレスRAを容易に生成できる。
【0051】
このようにしてRAM51に格納されたデータは、RMIF48によつてOCTL56よりバス60を通じてリングバツフアメモリ7に出力される。ここで図6(A)及び(B)にECC 結果の出力タイミングを示す。すなわちECC 復号を実行した後に符号化データが記録されている光デイスク2のセクタアドレス・データと共に3系列C11、C2及びC12のECC 復号の結果をフレーム単位で出力する。すなわちECC 復号が終了すると、OCTL回路56から先ず、ECC 結果ERの出力タイミングを与えるエラーストローブ信号ESTBをECC 復号が正規に実行されたフレームに対して出力される。
【0052】
次に光デイスク2のセクタアドレスの出力タイミングを与えるアドレスストローブ信号ASTBを出力する。ここでアドレスストローブ信号ASTB=1分のデータを取り込むことによつて、読み出したフレームに対応するデイスクの位置を確認できる。続いてユーザデータに対するストローブ信号であるデータストローブ信号DSTBを出力する。この結果、図7に示すようなセクタフオーマツトのデータがフレーム単位で出力される。これによりECC 結果ERに対応する光デイスク2のセクタアドレスADD を読み出す際に、光デイスク2から読み出した復号データのエラー情報であるECC 結果ERが容易に得られ、復号データに対応するECC エラーの解析が容易になし得る。
【0053】
以上の構成によれば、ECC回路50においてECC 復号を実行する際、RMIF48によつてRAM51上にECC 復号の3系列C11、C2及びC12のECC 結果を、その系列の先頭のデータが含まれるフレームに書き込み、フレーム番号Fnとデータ順AA、AB、ACによりECC 復号の3系列C11、C2及びC12のそれぞれのECC 結果ERに対するRAM51のメモリアドレスRAを容易に生成することができる。
このようにしてECC 復号された後、出力されるユーザデータDAT 及び該ユーザデータDAT に対応するECC 結果ERとをフレーム同期させて光デイスク2のセクタアドレスADD のデータとともに出力するようにしたことにより、光デイスク2のセクタアドレスADD に対応するECC 結果ERを容易に検出し得る。かくして高速にデイスクアクセスする場合でもメインデータの再生とほぼ同時にECC エラーの解析をなし得る。
【0054】
(2)第2実施例
(2−1)記録データフオーマツト
図8〜図11は第2実施例における記録データフオーマツトを示し、この実施例においては、1クラスタ(32kバイト)を1単位として、データが記録されている。このクラスタの構成を以下に詳述する。
【0055】
すなわち、2kバイト(2060バイト)のデータが、1セクタ分のデータとして抽出され、これに図8に示すように、4バイトのオーバヘツドが付加される。このオーバヘツドには、エラー検出のためのエラー検出符号(EDC(Error Detection Code))などが含まれている。
【0056】
この合計2064(=2060+4)バイトの1セクタ分のデータが、図9に示すように、12×172(=2064)バイトのデータとされる。そして、この1セクタ分のデータが16個集められ、192(=12×16)×172バイトのデータとされる。この192×172バイトのデータに対して、16バイトの外符号(PO)が、縦(列)方向に各バイト毎にパリテイとして付加される。また、208(=192+16)×172バイトのデータとPOパリテイに対して、10バイトの内符号(PI)が、横(行)方向に各バイト毎にパリテイとして付加される。
【0057】
さらに、このようにして208(=192+16)×182(=172+10)バイトにブロツク化されたデータのうち、16×182バイトの外符号(PO)の行は、16個の1×182バイトの行に区分され、図10に示すように、12×182バイトの番号0〜番号15の16個のセクタデータの下に1行ずつ挿入されて、インターリーブされる。そして、13(=12+1)×182バイトのデータが1セクタのデータとされる。
【0058】
さらに、図10に示す208×182バイトのデータは、図11に示すように、縦方向に2分割され、1フレームを91バイトのデータで構成して、208×2フレームのデータとされる。91バイトのフレームデータの先頭には、さらに2バイトのフレーム同期信号(FS)が付加される。その結果、図11に示すように、1フレームのデータは合計93バイトのデータとなり、合計208×(93×2)バイトのブロツクのデータとなる。これが、1クラスタ(1ECCブロツク)分のデータとなる。そのオーバヘツド部分を除いた実データ部の大きさは2kバイト(=2048×16/1024kバイト)となる。
【0059】
すなわち、この例の場合、1クラスタ(1ECCブロツク)が16セクタより構成され、1セクタが24フレームにより構成される。このようなデータが光デイスク2にクラスタ単位で記録されていることになる。
【0060】
(2−2)データ再生装置及びECC復号
ここで図12は、第1実施例について上述したデータ再生装置40に第2実施例の記録データフオーマツトを適用する場合の、復調回路系35を示し、復調回路6(RF処理回路130、EFM+復調回路131)、セクタ検出回路7(SBCD回路134、RAMコントローラ135、RAM137)、およびECC回路50(RAMコントローラ135、ECC制御回路136、RAM137、ECCコア回路138、OCTL回路139)、並びにその周辺の回路の詳細な構成である。
【0061】
この図において、RF処理回路130は、図1に示すピツクアツプ3からのRF信号の入力を受け、この信号を2値化した後、EFM+復調回路131に出力する。EFM+復調回路131は、入力された信号に対してEFM+復調を施すと共に、同期パターンの検出を行う。CLV制御回路132は、EFM+復調回路131が出力する同期パターンに基づき、ドライブインタフエース(以下、ドライブIFと略記する)133を制御する。SBCD(サブコード)回路134はEFM+復調回路131の出力からセクタの検出を行う。RAMコントローラ135は図3のRMIF48に対応し、RAM137の読み書きを制御する。
【0062】
RAM137は、ECC制御回路136がエラー訂正処理などを実行する際に、データ等を一時的に格納するようになされている。ECCコア回路138は図3のECC復号部55に対応し、リードソロモン符号(PIとPO)を用いて、後述するECA、ECD、SGLGなどを生成し、ECC制御回路136に出力する。ECC制御回路136は、ECCコア回路138から供給されるECA、ECD、SFLGなどを用いて、実際にエラー訂正を行う。OCTL回路139は、デスクランブル処理、EDCチエツク、または、出力データの制御等を行う。また、ホストCPU140は図1のシステムコントローラ4に対応し、装置の各部の制御を行うようになれている。
【0063】
光デイスク2(図1)からの再生信号は、RF処理回路130において2値化信号に変換される。そして、2値化された信号から、EFM+復調回路131により同期パターンが検出される。そして、CLV制御回路132において、この同期パターンに基づき、ラフサーボがかけられ、その結果、データ中のシンクコード(Sync Code )(図16におけるSY0〜SY7)がさらに検出され、ドライブインタフエース133を介して光デイスク2の回転に対して、PLL(Phase Locked Loop )による位相サーボがかけられる。
【0064】
図13に、光デイスク2の物理セクタの構成例を示す。この図に示すように、物理セクタは、横方向に2つのシンクフレーム(Sync frame)、縦方向に13個のシンクフレーム、合計で26個のシンクフレームにより構成されている。各シンクフレームは32チヤンネルビツト(変調される前のデータビツトで表現すると16ビツト(=2バイト))のシンクコード(SY0〜SY7)と、1456チヤンネルビツト(変調される前のデータビツトで表現すると728ビツト(=91バイト))のデータ部から構成される。先頭のシンクフレームのデータ部には、ID情報(セクタ番号)とIED(IDに対するエラー検出符号)情報の他、メインデータ(main data )が格納されている。
【0065】
32チヤンネルビツトのシンクパターンは、データ中には表れないユニークなパターンとして、その下位22ビツトが、「0001000000000000010001」のように設定されている。
【0066】
図13の左側の各シンクフレームのデータ部には、メインデータが記録され、左側の最後のシンクフレームのデータ部には、PO情報(パリテイ)が記録されている。図13の右側のシンクフレームには、メインデータとPI情報が記録され、右側のシンクフレームの最後から2番目のシンクフレームには、EDC情報とPI情報(パリテイ)が記録され、最後のシンクフレームには、PO情報とPI情報が記録されている。
【0067】
図14は各セクタのPI情報とPO情報を除くデータの詳細を示し、ID(セクタ番号)(4バイト)、IED(IDに対するエラー検出符号(2バイト))、RSV(保留領域)(6バイト)、メインデータおよび、EDC(4バイト)により1セクタのデータが構成されている。なお、メインデータにはスクランブル処理が施されている。
【0068】
そして、このようなデータセクタが16セクタ分集められ、図9に示すように、16バイトのPO符号と10バイトのPI符号とが付加される。さらに、PO符号を含む16行が1データセクタ毎に配置されるようにインターリーブされる。そして、得られたデータは、図11に示すように、シンクコードSYx(x=0、1、2、……、7)によつて表わされるFS(フレーム同期)コードが付加され、EFM+変調される。これによりECCブロツク内の物理セクタは、図13に示すように、13×2シンクフレームにより構成される。1ECCブロツクは16セクタにより構成されるので、物理セクタアドレスの下位4ビツトは0000〜1111のいずれかとなる。その結果、ECCブロツクの先頭のセクタの物理アドレスは下位4ビツトが0000となる。
【0069】
なお、メインデータに対するスクランブル処理は、物理セクタアドレスの下位4ビツト〜7ビツトにより指定される値を初期値として生成されたスクランブルデータと、メインデータとの間で排他的論理和を演算することにより実行される。
【0070】
なお、この明細書においては、各種の信号に各種の記号が用いられているので、ここで、それらをまとめて説明する。
【0071】
block−top(Block Top )
SYLK信号がHの状態で、セクタの先頭からHとなる信号である。
C11M(Clock 11.2896 MHz)
システムの動作クロツクであり、その周波数は11.2896〔MHz〕である。
DSTB(Data strobe )
ストリームデータSDとしてメインデータが出力されているとき、Hとなるデータストローブ信号である。
ECA(ERR Correction Address)
エラーのある位置(アドレス)を示すエラー訂正アドレス信号である。
ECCK(ECC Clock )
ECCコア回路138の動作クロツクである。
ECD(Error Correction Data )
誤つたデータと排他的論理和を演算したとき、正しいデータとなるエラー訂正データである。
ECDE(ECC Code Data End)
入力データの最後を示すコントローラ信号である。
ECOD(ECC Code ERR)
エラー訂正不能のとき、Hとなる信号である。
ECOR(ECC Correction)
エラー訂正可能なデータ(ECA、ECD)の出力を示すストローブ信号である。
ECYE(ECC Cycle End )
入力符号データのサイクルの最後を示すコントローラ信号である。
EDT(ECC Data )
エラー訂正のためRAM137から読み出され、ECC制御回路36に転送されるデータである。
ESTB(Error Strobe)
エラー訂正結果ERの転送時にHとなるエラー訂正結果ストローブ信号である。
ESTT(ECC Start)
入力データの先頭を示すコントローラ信号である。
EFM+W Frame(EFM+Write Frame Counter )
RAM137へ書き込むメインフレームを表す信号である。
HDEN(Header Data Enable)
セクタヘツダデータのストローブ信号である。
main−FMSY(main Frame Sync )
各PI行のメインシンク(先頭のシンク)でHとなる信号である。
MWEN(Memory Write Enable )
EFM+復調データのRAM137への書き込みイネーブル信号である。
MWRQ(EFM Write Request)
EFM+復調データのRAM137への書き込みリクエスト信号である。
OUTE(Output Flag )
補間フラグ(出力フラグ)である。
OSTT(ECC Output Start )
所定の符号系列におけるESTTから477(ECCK)後に遅延して出力される信号である。
RDT(Read Data )
RAM137のリードデータバス上のデータである。
SALK(Sector Address Lock )
セクタアドレス(ID)が正常に検出されていることを表す信号である。
SAUL(Sector Address Unlock )
SALK信号の逆極性の信号である。
SCSY(Sector Sync )
SY0のFrameでHとなる、セクタの先頭を判別するための信号である。
SD(Stream Data )
ストリームデータ(デコード出力データ)である。
SDCK(Stream Data Clock )
ストリームデータのクロツクである。
SFLG(Sector Flag )
PI1訂正のECC訂正不能フラグである。
SINF(Sector Infomation )
セクタの先頭でHとなるセクタ情報ストローブ信号である。
SUB(SUB Data )
SBCD回路134に対して転送するIDとIEDを含むデータである。
SYLK(Sync Lock )
シンクコードが連続して3回検出されたとき、Hとなる信号である。
SYUL(Sync Unlock )
SYLK信号の逆極性の信号である。
WDT(Write Data)
RAM137のライトデータバス上のデータである。
XHWE(Sector Header Write Enable)
SBCD回路134からRAM137へ書き込むセクタ情報の出力イネーブル信号である。
【0072】
EFM+復調回路131(図12)により復調処理が施されたデータは、RAMコントローラ135の制御の下、図15に示すように、RAM137に格納される。この図15は、1ECCブロツクについて示している。RAM137に格納されているデータを読み出す場合、RAMコントローラ35は、図15に示す行および列の値を指定することにより、所望のデータを取得することができる。すなわち、図15において、第M行目の第Nバイト目にあるデータxは、2値(M,N)を指定することによりRAM137から読み出すことができる。
【0073】
ここで光デイスク2に記録されているデータセクタの先頭が、SBCD回路134において、シンクコードの種類と連続性に基づき認識されると、EFM+復調回路131により復調されたデータは、先頭データから順にRAM137に格納される。図16は、このとき関係する回路の主要部分の信号のタイミングを示している。
【0074】
すなわち、EFM+復調回路131は、図17に示すように、シンクのロツク状態を検出している。最初にステツプSP1において、図13に示すシンクコード(SY0〜SY7)を各シンクフレームにおいて検出することができたか否かを判定する。シンクコードを検出することができた場合においては、ステツプSP2に進み、変数SClockを1だけインクリメントするとともに、変数SCunlockを0にセツトする。この変数SClockは、シンクコードが連続して検出されたときの回数を表し、変数SCunlockは、シンクが連続して検出されなかつたときの回数を表す。
【0075】
次に、ステツプSP3において、変数SClockが3に等しいか否かを判定する。すなわち、シンクが連続して3回検出されたか否かを判定する。変数SClockが3より小さい場合においては、ステツプSP1に戻り、それ以降の処理を繰り返し実行する。ステツプSP3において、変数SClockが3に等しいと判定された場合、ロツク状態になつたものとして、ステツプSP4において、SYLK信号をHに設定する。そして、ステツプSP5において、さらに連続して3回シンクが検出されたか否かを判定するために、変数SClockを2に設定し、ステツプSP1に戻り、それ以降の処理を繰り返し実行する。
【0076】
これに対して、ステツプSP1において、シンクコードが検出されなかつたと判定された場合、ステツプSP6に進み、変数SCunlockを1だけインクリメントするとともに、変数SClockを0に設定する。ステツプSP7においては、変数SCunlockが3に等しいか否かを判定する。すなわち、シンクコードが3回連続して検出されなかつたか否かを判定する。連続して検出されなかつた回数が2以下である場合には、ステツプSP1に戻り、それ以降の処理を繰り返し実行する。連続して3回シンクが検出されなかつた場合においては、ステツプSP8に進み、SYLK信号をLに設定する。そして、ステツプSP9に進み、変数SCunlockを2に設定して、次のシンクコードの発生タイミングにおいても、シンクコードが検出されなかつたとき、SYLK信号をLに設定したままとすることができるように、変数SCunlockを2に設定し、ステツプSP1に戻る。
【0077】
以上のようにして、EFM+復調回路131は、シンクコードを検出し、ロツク状態になつているか否かを常に監視している。
【0078】
なお、上述の実施例においては、検出回数をそれぞれ3回としたが、基準となる連続検出回数NLOCKと、不連続の検出回数NUNLOCKは、それぞれ任意の値とすることが可能である。
【0079】
このようにEFM+復調回路131は、SYLK信号がHになつたとき、すなわち、ロツク状態になつたとき、図18のフローチヤートに示す処理を実行する。すなわち、ステツプSP21において、各セクタの先頭に配置されているシンクコードSY0が検出されたか否かを判定する。シンクコードSY0が検出された場合においては、ステツプSP22に進み、セクタの先頭であることを表すSCSY信号を所定時間Hに設定する。次にステツプSP23に進み、SYLK信号がLに変化したか否かを判定し、Lでなければ(Hのままであれば)ステツプSP21に戻り、同様の処理を繰り返し実行する。ステツプSP21において、シンクコードSY0が検出されていないと判定された場合においては、ステツプSP22の処理はスキツプされる。
【0080】
以上のようにして、EFM+復調回路131は、各セクタの先頭において、図16(A)に示すSCSY信号を発生する。
【0081】
さらに、EFM+復調回路131は、SYLK信号がHになつたとき、図19のフローチヤートに示す処理を実行する。最初に、ステツプSP31において、メインフレーム(以下、図13の横方向の2個のシンクフレームを、まとめて1個のメインフレームと称する)のシンクコード(以下、図13のシンクコードのうち、左側に示すシンクコードをメインフレームシンクと称する)を検出したか否かを判定する。メインフレームシンクを検出した場合においては、ステツプSP32に進み、EFM+復調回路131は図16(B)に示すmain−FMSY信号を発生する。ステツプSP31において、メインフレームシンクが検出されていないと判定された場合においては、ステツプSP32の処理はスキツプされる。
【0082】
次にステツプSP33に進み、SYLK信号がLに変化したか否かが判定され、変化していない場合(Hのままである場合)、ステツプSP31に戻り、それ以降の処理を繰り返し実行する。SYLK信号がLに変化した場合においては、main−FMSY信号の生成処理は中止される。
【0083】
このようにして、EFM+復調回路131は、メインフレームシンクの周期(図13における水平方向の2つのシンクフレームの周期)毎に、main−FMSY信号を発生する。
【0084】
RAMコントローラ135は、EFM+復調回路131よりSCSY信号が入力されたとき、図16(D)に示すように、MWEN信号をHに設定し、RAM137に対する、いま検出されているセクタのデータの書き込み処理を開始させる。すなわち、このときRAMコントローラ135は、図16(E)に示すように、内蔵するEFM+W Frameカウンタ(図示せず)で図13に示すメインフレームをカウントする。このカウント値は、図13に示すメインフレームの上から順番の番号を表すことになる。
【0085】
また、RAMコントローラ135は、図16(F)に示すように、内蔵するPI1 Frameカウンタ(図示せず)により、RAM137に伝送するメインフレームの番号を管理する。
【0086】
すなわち、図13に示す最初のメインフレーム(番号0のメインフレーム(図16における最上行のメインフレーム))のデータがRAM137に書き込まれたとき、ECC制御回路136は、RAMコントローラ135の制御の下に、そのメインフレームのデータの供給を受ける。そして、このデータを、ECCコア回路138に転送し、誤り訂正処理を実行させる。すなわち、PI1処理を実行させる。PI1訂正後のデータは、再びRAM137に書き戻される。
【0087】
RAMコントローラ135は、このPI1訂正(PI訂正の1回目)の実行の後、RAM137に記憶されている番号0のメインフレームのデータの中から、IDとIEDデータ(SUB)を読み出し、図16(C)の番号0で示すSUB信号のタイミングにおいて、この番号0のメインフレームのIDとIEDデータをデータバスを介してSBCD回路134に転送させる。図13に示すように、IDとIEDデータは、各セクタの先頭にのみ配置されているため、この転送処理は、番号0のメインフレームにおいてのみ実行される。SBCD回路134においては、このようにして、物理セクタのアドレス(ID)が検出される。
【0088】
そして、検出された物理セクタのアドレスの下位4ビツトにより、ECCブロツクの先頭セクタが検出される。
【0089】
図20は、以上のIDの転送に続いてblock−topを検出する場合のタイミング図を示しており、また、図21はblock−top検出以降の処理を示しており、これらの図の動作については後述する。
【0090】
図22は、上述したIDの転送のより詳細なタイミングを示すタイミング図である。図22(A)に示すように、RAMコントローラ135は、SBCD回路134に対して、RAM137からIDとIEDデータが読み出されるタイミングを表すHDEN信号を出力する。このとき、RAM137から、SBCD回路134に対して、第7ビツトから第0ビツトまでの合計8ビツトのリードデータRDT(図22(C))として、IDデータ(4バイト)とIEDデータ(2バイト)が、11.2896〔MHz〕の周波数のクロツクC11M(図22(F))に同期して転送される。このIDデータとIEDデータは、PI1訂正の結果、訂正不能の状態(この場合、SFLG信号はHとなる)にはなつていないことが、ECCコア回路138からECC制御回路136に供給されているSFLG信号(=1)により表されている。SBCD回路134は、ID(セククアドレス)の供給を受けると、そのID(セクタ)に対応するセクタ情報SIを、ホストCPU140からの指令(補間フラグの生成モード、スタートセクタ、エンドセクタなどの指令)に対応して生成する。例えば、ホストCPU140から出力が指定されたIDのセクタには、セクタ情報のビツト5に1を設定し、ビツト4に0を設定する。
【0091】
図23は、セクタ情報(SI)の構成を示している。同図に示すように、セクタ情報の各ビツトは、以下に示す情報を有している。
【0092】
ビツト7:補間フラグ(OUTF)生成モードの設定(1:補間フラグ生成モード)
ビツト6:ECCブロツクの先頭セクタ(物理セクタアドレスの下位4ビツトが0である場合に1とされる)(1:先頭セクタ)
ビツト5:スタートセクタ(物理セクタアドレスがホストCPU140で指定されたスタートセクタアドレスと一致した場合は1とされる)(1:スタートセクタ)
ビツト4:エンドセクタ(物理セクタアドレスがホストCPU140で指定されたエンドセクタアドレスと一致した場合に1とされる)(1:エンドセクタ)
ビツト3:デスクランブル初期化アドレスのビツト3(物理セクタアドレスの第7ビツト)
ビツト2:デスクランブル初期化アドレスのビツト2(物理セクタアドレスの第6ビツト)
ビツト1:デスクランブル初期化アドレスのビツト1(物理セクタアドレスの第5ビツト)
ビツト0:デスクランブル初期化アドレスのビツト0(物理セクタアドレスの第4ビツト)
【0093】
この4バイトのIDと2バイトのIEDを用いて、図24〜図26を参照して後述するようにチエツク処理が行われた後、図22(D)に示すXHWE信号が、ECC制御回路136でLにされる。このとき、SBCD回路134からRAM137に、8ビツトのライトデータWDTとしてセクタ情報SIが転送され、書き込まれる。16セクタ分のセクタ情報は、図15に示すように、上方の16個のPI行に対応するように格納される。従つて、所定のPI行の行数を指定することにより、対応するセクタ情報を得ることができる。
【0094】
次に、図24〜図26のフローチヤートを参照して、SBCD回路134におけるIDとIEDのチエツク処理について説明する。
【0095】
SBCD回路134は、図24のフローチヤートに示す処理により、IEDのチエツク結果が正常である(IDにエラーがない)セクタがN個(この実施例の場合、3個)以上連続しているか否かを判定する。
【0096】
このため、最初のステツプSP41において、いま、取り込んだIEDチエツクが正常であるか否かを判定する。IEDチエツクが正常である場合においては、ステツプSP42に進み、正常であるIDのセクタの数を表す変数SAlockを1だけインクリメントする。そして、正常でないIDを有する(IDにエラーがある)セクタの連続回数を表す変数SAunlockを0に設定する。
【0097】
次に、ステツプSP43に進み、変数SAlockが3に等しいか否かを判定する。ステツプSP42でインクリメントした変数SAlockが3に等しくないと判定された場合、ステツプSP41に戻り、それ以降の処理を繰り返し実行する。ステツプSP43において、変数SAlockが3に等しいと判定された場合、すなわち、正常なIDを有するセクタが3回連続して再生されたとき、ステツプSP44に進み、フラグIECOKをHに設定する。ステツプSP45においては、さらに次のIEDチエツクが連続して正常である回数を検出するために、変数SAlockを2に設定し、ステツプSP41に戻り、それ以降の処理を繰り返し実行する。
【0098】
ステツプSP41において、IEDチエツクが正常でないと判定された場合、ステツプSP46に進み、変数SAunlockを1だけインクリメントするとともに、変数SAlockを0に設定する。そして、ステツプSP47において、変数SAunlockが3に等しいか否かを判定し、等しくない場合においては、ステツプSP41に戻り、それ以降の処理を繰り返し実行する。
【0099】
ステツプSP47において、変数SAunlockが3に等しいと判定された場合、すなわち、IEDチエツクが正常でないセクタが3回連続して検出されたとき、ステツプSP48に進み、フラグIECOKをLに設定する。次に、ステツプSP49において、次のIEDチエツクが正常でない場合に、その連続の回数が3回であることを連続して検出することができるようにするために、変数SAunlockを2に設定し、ステツプSP41に戻り、それ以降の処理を繰り返し実行する。
【0100】
以上のようにして、SBCD回路134は、IEDチエツクが連続して3回以上正常である場合においては、フラグIECOKをHに設定し、3回以上連続して正常でない場合においては、フラグIECOKをLに設定する。
【0101】
SBCD回路134は、さらに図25に示す処理により、ID(アドレス)の連続性を判定する。すなわち、1つのECCブロツク内の各セクタのIDは、順次1ずつインクリメントするように規定されている。そこで、この連続性を次のようにして判定する。
【0102】
最初に、ステツプSP61において、ID(セクタアドレス)が検出されたか否かを判定する。IDが検出された場合、ステツプSP62に進み、そのIDを次のIDと比較することができるように記憶する。そして、ステツプSP63においては、今回検出したIDが、前回検出し、ステツプSP62において記憶したIDより1だけ大きいか否かを判定する。今回のIDが前回のIDより1だけ大きい場合には、ステツプSP64に進み、正しいIDが連続して検出されたことを示す変数NS を1だけインクリメントする。また、IDが検出されなかつたり、連続していない回数を表す変数NNSを0に設定する。
【0103】
そして、ステツプSP65において、変数NS が3と等しいか否かを判定し、等しくなければ(3回連続して1ずつインクリメントしたIDが検出されていなければ)、ステツプSP61に戻り、それ以降の処理を繰り返し実行する。変数NS が3に等しいと判定された場合、ステツプSP66に進み、IDが連続して正しい状態であることを表すフラグASをHに設定する。そして、ステツプSP67において、次のIDを検出したとき、再び連続して3回正しいIDが検出されたことを検出することができるように、変数NS を2に設定し、ステツプSP61に戻り、それ以降の処理を繰り返し実行する。
【0104】
ステツプSP61において、IDが検出されなかつたり、ステツプSP63において、今回検出したIDが前回検出したIDより1だけ大きい値になつていないと判定された場合(不連続であると判定された場合)、ステツプSP68に進み、フラグSALKがHであるか否かを判定する。このフラグSALKは、図26を参照して後述するが、IEDチエツクが3回以上連続して正常であり、かつ、IDの連続性が3回以上保持されているとき、Hに設定されている。
【0105】
ステツプSP68において、フラグSALKがHに設定されていると判定された場合、ステツプSP69に進み、IDを補間する処理を実行する。すなわち、いま、IDが検出されなかつたか、あるいは、IDが連続していなかつた場合であるので、前回のIDに1を加算したIDを生成し、これを検出されたIDに代えて使用するようにする。フラグSALKがLに設定されている場合においては、このような補間処理は行われず、ステツプSP69の処理はスキツプされる。
【0106】
次に、ステツプSP70において、変数NNSを1だけインクリメントするとともに、変数NS を0に設定する。そして、ステツプSP71において、変数NNSが3と等しいか否かが判定され、等しくないと判定された場合においては、ステツプSP61に戻り、それ以降の処理を繰り返し実行する。これに対して、NNSが3に等しいと判定された場合、ステツプSP72に進み、フラグASをLに設定する。そして、ステツプSP73において、次のIDが検出されなかつた場合、連続して3回検出されなかつたことを続けて検出することができるようにするために、変数NNSを2に設定し、ステツプSP61に戻り、それ以降の処理を繰り返し実行する。
【0107】
以上のようにして、SBCD回路134は、IDの連続性が確保されているとき、フラグASをHに設定し、確保されていないとき、Lに設定する。
【0108】
SBCD回路134は、以上のようにして生成した2つのフラグIECOKとASを用いて、フラグSALKを生成する。
【0109】
すなわち、図26のステツプSP81においては、フラグIECOKがHであるか否かが判定され、Hであると判定された場合、ステツプSP82に進み、フラグASがHであるか否かが判定される。ステツプSP82において、フラグASがHであると判定された場合、ステツプSP83に進み、フラグASLKをHに設定する。
【0110】
これに対して、ステツプSP81において、フラグIECOKがLであると判定された場合、あるいは、ステツプSP82において、フラグASがLであると判定された場合、ステツプSP84に進み、フラグSALKをLに設定する。
【0111】
以上のようにして、SBCD回路34においては、IEDチエツクが3回以上連続して正常であり、かつ、IDが連続して3回以上1ずつインクリメントしている場合には、フラグSALKがHに設定され、IEDチエツクが連続して3回以上正常でなかつたり、あるいはIDが連続して3回以上不連続である場合には、フラグSALKがLに設定される。
【0112】
ホストCPU140は、SALKの状態と共に、先に述べたIDデータを参照して、レーザビームが現在照射されている位置(光デイスク2上のアクセス位置)を検出する。
【0113】
なお、PI1訂正の結果を図27のSAlockまたはSAunlockの条件に加えることも可能である。さらに、SAlockまたはSAunlockの回数は、前述のように3回と設定されているが、ホストCPU140により異なる値に設定することも可能である。
【0114】
SALKの状態が、SALK=Lの状態(このとき、SALK=Hとなる)で、SYLK=L(このときSYUL=Hとなる)となると、RAM37に対するEFM+復調回路31からのEFM+復調データの書き込みとECCの制御が、いずれもリセツトされる。その後、unlock状態が解除され(SAUL=Lとされ)、SYLK=Hとなると、RAM137に対してEFM+復調データの書き込みが再開される。
【0115】
なお、unlockは、ホストCPU140により強制的に実行することも可能である。例えば、トラツク間のジヤンプ実行後にホストCPU140によりunlock状態にすることで、ECC制御をリセツトすることもできる。
【0116】
また、unlock状態の解除は、ホストCPU140により実行するか、ホストCPU140の介入なしに自動的に実行するかの何れかを選択することができる。
【0117】
SYLKがHの状態(ロツク状態)であり、さらに、セクタ情報のビツト6が1の状態(セクタの先頭)である場合、SBCD回路134はSYLK=Lとなるまで(ロツクがはずれるまで)、図20に示すように、block−topをHの状態とする。block−top=Lである場合は、SCSYとmain−FMSYが共にHの状態の場合(セクタの先頭)になつたとき、EFM+W frameの値は、12の次には0に設定される。すなわち、この場合、EFM+W frameの値は各メインフレーム毎に、0〜12の値を繰り返す。
【0118】
これに対して、block−top=Hであれば、図21に示すように、EFM+W Frameの値は、その値が13以上となつた場合でも引き続きインクリメントされる。その結果、図15に示すように各ECCブロツクの各メインフレームのデータがRAM137の異なるアドレスに順次格納されることになる。
【0119】
以下同様にして、EFM+復調データのRAM137への書き込みが行われると共に、PI1訂正が実行される。そして、1ECCブロツクのデータ(208行のデータ)に対するPI1訂正が終了すると、次に、PO列方向のECC処理(PO訂正)が実行される。
【0120】
なお、PO列方向にデータを読み出す場合は、PO行のインターリーブ(図10)を解除する必要がある。従つて、例えば、図15に示す第Nバイト目の列を読み出す場合、先ず、インターリーブされたPO行をスキツプしながら、図の上から下方向に第Nバイト目の列のデータを読み出した後、再度、同じ第Nバイト目の列のPO行の符号だけを読み出し、ECCコア回路138に供給する。
【0121】
そして、ECCコア回路138が、PO訂正を終了すると(図15の右端のPI列(10列)を除く172列全ての処理が終了すると)、次に、PI2訂正(PI訂正の2回目)を実行する。なお、PI行方向のECC処理を2回実行するのは、エラーの訂正能力を向上させるためである。
【0122】
また、PO訂正では、PI1訂正の結果に基づいて生成されたエラーフラグ(PI1フラグ)に応じてイレージヤ訂正が実行される。さらに、PI2訂正においても、PO訂正の結果に応じて生成されたエラーフラグ(POフラグ)を利用してイレージヤ訂正が実行される。このようなイレージヤ訂正を行うのは、前述の場合と同様に、エラーの訂正能力を向上させるためである。
【0123】
PI2訂正の処理が終了したPI系列のデータは、RAM137からOCTL回路139に転送され、メインデータに対するデスクランブル処理が、図23に示したセクタ情報のビツト3〜ビツト0を用いて、各セクタ単位で実行される。また、このとき、OCTL回路139でEDCに関する演算が行われる。そして、その演算結果や、メインデータに付加されているエラーフラグの有無により、対象となるセクタにエラーが存在するか否かが判定される。ホストCPU140は、その判定結果に基づいて、光デイスク2から再度データを読み出すか否かを判定する。その結果、光デイスク2から再度データを読み出すと判定した場合は、光デイスク2に対するアクセスが再度実行される。また、データの読み出しを再度行わないと判定した場合は、エラーを含むセクタのデータが多重化データ分離回路13(図1)に出力される。
【0124】
ECCコア回路138は、汎用のリードソロモン符号エラー訂正用LSIにより構成され、符号長、パリテイ数、および訂正モード(通常訂正のみ、または、通常訂正およびイレージヤ訂正の2つのモード)などをプログラムすることが可能とされている。また、ECCコア回路138は、多符号連続符号化されたデータ(符号長が異なる複数の符号系列)もリアルタイムでデコードすることが可能である。なお、リードソロモン符号エラー訂正用LSIとしては、例えば、SONY(商標)のCXD307−111Gがあり、このLSIを使用して形成されたASIC(Application Specialized Integrated Circuit)をECCコアと呼ぶ。なお、図15に示すECCコア回路138には、このECCコアが使用されている。
【0125】
図27は、エラー訂正動作の実行時における信号のタイミングを示している。この図において、ESTT(図27(A))は、符号(PI行またはPO行)の先頭を示すコントロール信号であり、また、ECDE(図27(B))は、符号(PI行またはPO行)の最後を示すコントロール信号である。ECYE(図27(C))は、符号(PI行またはPO行)サイクルの最後を示すコントロール信号である。これらはいずれも、RAMコントローラ135からECC制御回路136を介してECCコア回路138に供給される。ECCコア回路138は、RAM137から供給されるデータを、これらのコントロール信号が識別する。
【0126】
図27に示すように、PI符号は、ESTTからEDCEまでの間に、182個のECCKで転送される。PO符号も、ESTTからECDEまでの間に、208個のECCKで転送される。
【0127】
なお、PI行の符号とPO列の符号の符号長が異なる場合、符号サイクル長をPI行の符号またはPO列の符号のうち、符号長の長い方(この実施例の場合、PO列の符号の208)に合わせることにより、訂正すべきデータ(EDT)およびイレージヤ訂正のためのエラーフラグ(PI1フラグ、PI2フラグ、POフラグ)を、図27に示すように、いずれの符号系列であつたとしても、同様のタイミングで入力することができる。また、符号長およびパリテイ数等のパラメータとしては任意の値を設定可能である。すなわち、設定を変更する際は、ESTT=Hとなるタイミングで、ECCコア回路138に新たな設定データを供給すると、ECCコア回路138は供給されたデータに基づき、内部設定を自動的に変更する。
【0128】
データの訂正結果は、次式で示されるように、477ECCKのサイクルで出力される。
【0129】
ここで、NCYCはPI行の符号またはPO列の符号のうちで長い方の符号長を示し、また、PCYCは長い方のパリテイ数を示している。図30に示すように、OSTT(図27(D))は、ESTT(図27(A))のタイミングから、データ出力サイクルの時間だけ遅延して(訂正結果出力のタイミングで)ECCコア回路138からECC制御回路136に出力されるものであり、この実施例では、OSTTはESTTに対して477ECCKだけ遅延されている。
【0130】
エラー検出処理が実行され、検出されたエラーが訂正可能であれば、ECCコア回路138はECC制御回路136に対して、OSTT(図28(E))=HのタイミングでO.CODEERR(図28(G))=Lを出力し、その後、ECOR(図28(F))=Hの位置に、エラーパターンを表す8ビツトのデータ(誤つたデータと排他的論理和をとつたとき正しいデータが得られるデータ)ECD〔7:0〕(図28(H))と、エラーポジシヨン(エラーのある位置(アドレス)を示す8ビツトのデータ)ECA〔7:0〕(図28(I))が出力される。
【0131】
なお、イレージヤ訂正モードにおいては、エラーフラグEFLG(図28(C))を入力したポジシヨンに対応するデータのエラーポジシヨンECA〔7:0〕データは必ず出力されるが、その位置のデータが正しい場合には、エラーパターンはECD〔7:0〕=00(H)となる。
【0132】
また、エラー訂正が不可能な場合には、そのタイミングチヤートは図示していないが、OSTT(図28(E))がHの状態になると同時に、O.CODEERR(図28(G))=Hとなり、その後、ECOR(図28(F))はHの状態にはならない。また、O.CUDEERR(図28(G))の出力は、OSTT(図28(E))が再度Hの状態になるまでラツチされ、ECOR(図28(F))、ECD〔7:0〕(図28(H))およびECA〔7:0〕(図28(I))は、OSTT(図28(E))が次にHの状態になるまで出力され続ける。
【0133】
図29〜図31は、ECC処理実行時における制御のタイミング図を示している。ここで、図29(B)、図30(B)及び図31(B)に示すPI1−R、PO−R、または、PI2−Rは、それぞれ、PI1(PI訂正の1回目)、PO(PO訂正)、またはPI2(PI訂正の2回目)の各系列の、エラーが訂正されるデータEDT〔7:0〕とEFLG(図28(C))がRAM137からECC制御回路136を介してECCコア回路138に転送されるタイミングを示している。
【0134】
図29(A)、図30(A)及び図31(A)に示すように、EFM+復調回路131からRAM137に対して1PI行のデータEFM+W(182バイトのデータ)を書き込むために、MWRQ信号が182回供給され、これによりRAM137に1PI行分のEFM+復調データが書き込まれる。そして、この1PI行分のデータの書き込みが行われる間に、既にRAM137に書き込みが完了しているECCブロツクのデータが読み出され、ECC制御回路136を介してECCコア回路138に転送される。すなわち、1PI行分のデータをRAM137にゆつくり書き込む間に、既に書き込みが完了している他のPI行またはPO列のデータの読み出しが、3回迅速に行われる。さらに、セクタの先頭のPI行のデータを転送する場合においては、サブコードデータ(IDとIED)の読み出しも行われる。これらの書き込みと読み出しは、一方が行われているとき、他方は中止されている。
【0135】
例えば、ECCブロツクのPI1訂正を行う場合においては、1PI行分のデータの書き込みが行われる期間に、1PI行分のデータの読み出しが行われる。すなわち、RAM137から1PI行分のデータが読み出され、ECC制御回路136を介してECCコア回路138に転送される。なお、図29(B)、図30(B)及び図31(B)においては、このPI1訂正のための読み出しデータPI1−Rの読み出しに、208個のECCKを用いるようにしているが、このECCKの数は、最長のデータ長であるPO列の長さに合わせてあるためであり、PI行のデータを転送する場合には、実質的には、このうちの182個のECCKのみが実際のデータ転送に利用され、残りのECCKは、データ転送には実際には用いられない。
【0136】
図32はECC訂正処理の際のRAMコントローラ135によるRAM137に対するデータの書き込み及び読み出し処理手順を示し、RAMコントローラ135はステツプSP101においてRAM137から1PI行分のデータをECCコア回路138に転送する。この実施例の場合、ECCブロツクごとにPI符号(パリテイ)及びPO符号(パリテイ)が付加されていることにより、第1のECCブロツク分の第1回目のPI系列の訂正及び書き戻しが終了するまでは同一ECCブロツクのPO系列のデータPO−RまたはPI2系列の読み出しデータPI2−Rを転送することはできない。そこで、この場合においては、次の2×208ECCKのタイミングにおいては、特にデータは転送されない。そして、その次にサブコードデータ(SUB)が存在する場合においては、これが転送される。
【0137】
従つてRAMコントローラ135は、図32のステツプSP101及びSP102において第1のECCブロツクの1PI行分のデータ及び必要に応じてSUBコードデータの転送を順次行いながら、ステツプSP103において第1のECCブロツクの208行分のPI1−Rデータが転送されたか否かを判断し、肯定結果が得られるまで当該ステツプSP101、SP102及びSP103の処理を繰り返す。ステツプSP103において肯定結果が得られると、このことは第1のECCブロツクの208PI行分のデータ転送がすべて完了したことを表しており、このときRAMコントローラ135はステツプSP104に移つて第1のECCブロツクに続く第2のECCブロツクのPI1−Rの転送及び第1のECCブロツクのPO−Rの転送を次の182MWRQの期間において開始する。
【0138】
すなわち次の182MWRQ期間においては、最初に第1のECCブロツクに続く第2のECCブロツクのPI1−Rが転送され、次に第1のECCブロツクのPO−Rが2回転送される(2列分のPOデータが転送される)。
【0139】
このような動作が各182MWRQの期間において行われ、第1のECCブロツクの合計172列のPOデータが転送されたとき、RAMコントローラ135は、図32のステツプSP105において肯定結果を得、続くステツプSP106において図34に示すように第1のECCブロツクのPI2系列のデータPI2−Rを転送する。このデータPI2−Rは、図30(B)に示す第1のECCブロツクのデータPO−Rの転送タイミングと同一のタイミングで転送される。このタイミングにおけるデータPI1−Rは、次のECCブロツク(第2のECCブロツク)のデータのものとなる。このようにして第1のECCブロツクのPI2−Rが208PI行分転送され、第1のECCブロツクのPI1−R、PO−R及びPI2−Rの処理が終了すると、図32のステツプSP107において肯定結果が得られ、このときRAMコントローラ135は上述のステツプSP101に戻つて続くECCブロツクに対する処理を続ける。
【0140】
なお、ECCK(図28(A))は、データ転送期間においてのみ、RAMコントローラ135からECCコア回路138に出力される。また、上述したように、転送したデータの訂正結果は、その入力から、477クロツク(ECCK)後に出力されることになる。従つて、ある系列のデータにエラーが含まれているか否かの判定の結果(図29(C)、図30(C)、図31(C))は、その系列から2つ後の系列のデータが転送される際に出力されることになる(図29(B)、図30(B)、図31(B))。この出力は、後述するERR FIFO回路136B(図33)に格納される。
【0141】
以上のようにして、RAM137からECC制御回路136にエラー訂正すべきデータが入力されると、ECC制御回路136は、その例えば1PI行分のデータのPI1訂正を行い、477ECCK後に訂正結果を出力する(図29(C)、図30(C)、図31(C))。この訂正結果は、後述するECC制御回路136のバツフアとしてのERR FIFO136Bに転送され、一時的に格納される。そして、このデータは、さらにERR FIFO136Bから読み出され、エラー訂正が完了したデータとして、再びRAM137に転送され、図30(D)、図31(D)に示すように、データPI1−Wとして書き込まれる。同様に、PO訂正あるいはPI2訂正が完了したデータは、それぞれデータPO−WまたはPI2−Wとして、RAM137に書き込まれる。
【0142】
このように、RAM137に書き込まれたエラー訂正の完了したデータは、さらに図29(E)、図30(E)及び図31(E)に示すように、182SDCKの周期で各PI行毎に読み出され、OCTL回路139から出力される。
【0143】
図12との対応部分に同一符号を付して示す図33は、エラー訂正処理が実行される際の信号の流れを示すブロツク図であり、ECC制御回路136は、ERR COUNT136A、ERR FIFO136B、FLAG RAM136C、およびEX−OR(排他的論理和)回路136Dにより構成されている。
【0144】
EFM+復調回路131から出力された復調データは、RAMコントローラ135の制御の下、RAM137に書き込まれる。各セクタの先頭に記憶されているSUBデータ(IDとIED)は、RAM137から読み出され、SBCD回路134に転送される。SBCD回路134は、図23に示すようなセクタ情報SIを生成する。このセクタ情報SIは、SBCD回路134から転送され、RAM137に書き込まれる。
【0145】
RAMコントローラ135は、RAM137(記憶手段)に書き込まれている1PI行分のデータを8ビツト毎のエラー訂正データEDTとして、ECC制御回路136(エラー訂正手段)を介してECCコア回路138に供給する(図33においては、便宜上、EDTデータがECCコア回路138に直接供給されるように示されている)。ECCコア回路138は、1PI行分のデータが供給されたとき、PI符号を用いて、8ビツトのエラー訂正データECD(図28(H))と、8ビツトのエラー訂正アドレスECA(図28(I))を生成する。このエラー訂正データECDとエラー訂正アドレスECAは、ECCコア回路138からECC制御回路136のERR FIFO(First In First Out) 136Bに転送され書き込まれる。
【0146】
次に、実際にエラー訂正を行うためにRAMコントローラ135は、RAM137から、そのPI行のデータEDTを読み出し、EX−OR回路136Dに供給する。このEX−OR回路136Dには、ERR FIFO136Bからエラー訂正データECDとエラー訂正アドレスECAが供給される。EX−OR回路136Dは、エラー訂正アドレスECAで指定されるビツトにおいて、エラー訂正データECDとRAMコントローラ135より読み出されたデータEDTとの排他的論理和を演算することによりエラー訂正を行う。このエラー訂正の行われたデータは、EX−OR回路136Dから、RAMコントローラ135を介してRAM137に、再び書き戻される。
【0147】
また、ECCコア回路138は、ECDとECAから、図34に示すような8ビツトデータにより構成されるエラー訂正結果ERを生成し、ECC制御回路136のERR COUNT136Aに供給し記憶させる。そして、この1バイトのエラー訂正結果ERは、RAMコントローラ135を介して、RAM137に、そのPI行に対応して図15に示すように書き込まれる。
【0148】
なお、図34に示すエラー訂正結果ERの8ビツトデータの各ビツトには、以下のような情報が格納されている。
ビツト7:訂正不能(0:訂正可能/1:訂正不能)(その系列のエラー訂正が不可能である場合に1とされる)
ビツト6:PO(0:PI/1:PO)(その系列がPIまたはPOのいずれであるかを判別するための情報ビツト)
ビツト5:PI2(0:PI1/1:PI2)(その系列がPI1、またはPI2のいずれであるかを判別するための情報ビツト)
ビツト4:訂正数(エラー訂正数の第5ビツト(MSB)の値)
ビツト3:訂正数(4ビツトのエラー訂正数の第4ビツトの値)
ビツト2:訂正数(4ビツトのエラー訂正数の第3ビツトの値)
ビツト1:訂正数(4ビツトのエラー訂正数の第2ビツトの値)
ビツト0:訂正数(4ビツトのエラー訂正数の第1ビツトの値)
【0149】
データがPI1訂正により訂正不能であつたか否かの判定結果を示すエラーフラグ(PI1フラグ)(エラー訂正結果ERのビツト7)は、エラー訂正結果ERの一部としてERR COUNT136Aに格納される他、FLAG RAM136C(フラグ記憶手段)にも格納される。
以上のようなPI1訂正が、図15に示す208個のPI行について行われる。
【0150】
次に、RAMコントローラ135は、RAM137から最初のPO列の208バイトのデータを読み出し、ECC制御回路136を介して、EDTとして、ECCコア回路138に供給する。このECCコア回路138にはまた、FLAGRAM136Cに書き込まれているPI1フラグが読み出され、供給される。ECCコア回路138は、パターンPOとPI1フラグを利用して、通常の訂正またはイレージヤ訂正のためのECDとECAを生成する。このECDとECAは、ECCコア回路138からECC制御回路136のERR FIFO136Bに供給され、記憶される。また、ECCコア回路138が、ECDとECAに基づき生成した、そのPO列のエラー訂正結果ERが、ERR COUNT136Aに転送され、記憶される。そして、そのうちのエラー訂正結果ERのビツト7に対応するPOフラグは、FLAG RAM136Cにも書き込まれる。
【0151】
RAM137から読み出された、そのPO列のデータEDTは、EX−OR回路136Dに供給される。EX−OR回路136Dにはまた、ERR FIFO136BからECDとECAが供給される。EX−OR回路136Dは、ECAにより指定されるアドレスのビツトに対応して、ECDとEDTとの排他的論理和を演算し、エラー訂正を行う。エラー訂正されたデータは、RAM137に書き戻される。
【0152】
また、そのPO列のエラー訂正結果ERは、ERR COUNT136Aから読み出され、RAM137に書き込まれる。PO列のエラー訂正結果ERは、図18に示すように、上から順番に、172行のPI行に対応する位置に順番に書き込まれる。
以上のPO訂正が、172列のPO列について行われる。
【0153】
次に、PI2訂正を行う場合においては、PI1訂正とPO訂正が行われた後、最初の1PI行分のデータが、RAM137からEDTとして読み出され、ECCコア回路138に供給される。ECCコア回路138にはまた、FLAGRAM136Cに書き込まれたPOフラグが読み出され供給される。ECCコア回路138は、このPOフラグとパリテイPIを用いて、ECDとECAとを生成し、これをECC制御回路136をERR FIFO136Bに供給する。
【0154】
このERR FIFO136Bに書き込まれたECDとECAHは、EX−OR回路136Dに供給され、RAM137から読み出されたPI行のデータと排他的論理和演算が行われ、エラー訂正が実行される。エラー訂正が完了したデータは、EX−OR回路136Dから、RAMコントローラ135を介してRAM137に書き戻される。
【0155】
ECCコア回路138はまた、ECDとECAから、エラー訂正結果ERを生成し、ECC制御回路136のERR COUNT136Aに供給し記憶させる。このうちのビツト7に対応するPI2フラグは、FLAG RAM136Cにも書き込まれる。
【0156】
ERR COUNT136Aに書き込まれたPI2行のエラー訂正結果ERは、ERR COUNT136Aから読み出され、RAM137に書き込まれる。このPI2行のエラー訂正結果ERは、図18に示すように、ECCブロツクの208行の各PI行に対応する位置に書き込まれる。
以上のようなPI2訂正が、208行のPI行すべてについて行われる。
【0157】
図35は、RAM137にアクセスする際のバスアービトレーシヨン(調停)の様子を示すタイミング図である。この図35において、EFMREQ(図35(A))は、EFM+復調回路131がEFM+復調データのRAM137への書き込みを要求する際に、RAMコントローラ135に対して出力する信号である。OUTREQ(図35(B))は、OCTL回路139が、ECC処理が施されたデータのRAM137からの読み出しを要求する際に、RAMコントローラ135に出力する信号である。また、ECCREQ(図35(C))は、ECC制御回路136がECCコア回路138に対してデータを転送し、エラー訂正をさせるためにRAM137にアクセスしたり、エラー訂正が施されたデータを得るためにRAM137にアクセスしたり、または、SBCD回路134に対してSUB転送(IDとIEDの転送)を行うためにRAMコントローラ135に出力される信号である。
【0158】
RAMコントローラ135は、これら3つの信号に対して優先順位(Priority Level)を予め設定しており、これらの要求が同時になされた場合には、その優先順位に従つて、RAM137のアクセス権を認めるACK(認可)信号を順次出力する。EFMACK(図35(D))、OUTACK(図35(E))、ECCACK(図35(F))は、それぞれ、EFMREQ、OUTREQ、または、ECCREQに対する認可信号である。この実施例において、前述の優先順位は、OUTREQ、EFMREQ、ECCREQの順とされている。従つて、図38に示すように、RAMコントローラ135は、この順位に従つて、REQ信号に対するACK信号を出力している。これらの信号は、システムクロツクとしてのC11M(図35(G))に同期して授受される。
【0159】
このように、本実施例において、RAM137のアクセス権は、所定のサイクル毎にEFMREQ、ECCREQ、OUTREQの何れか1つに対応して与えられる。しかし、このサイクルは、RAM137の構成、種類、または、アクセスのスピードに対応して変更することも可能である。
【0160】
図36は、1ECCブロツクのデータに対してPI1訂正、PI2訂正、およびPO訂正を実行する場合に、RAM137がアクセスされる回数を示している。この図36に示すように、PI1訂正、PO訂正およびPI2訂正を実行した場合に必要となるRAM137のアクセスの回数は、1ECCブロツクあたり214716回であり、1メインフレームの平均は1033回となる。例えば、EFM+復調データの書き込み動作時におけるRAM37のアクセス回数は、1メインフレームあたり182回であり、ECCの実行サイクル長は208バイト(208メインフレーム)とされているので、37856(=182×208)回が1ブロツクあたりに必要なアクセス回数となる。このようにして各動作について必要なアクセス回数を算出し、これらの合計をとつたものが前述の値となる。
【0161】
図37は、RAM137からOCTL回路139を介してエラー訂正結果ERのデータを出力するタイミングを示すタイミング図である。この図は、図29(E)、図30(E)、図31(E)の182SDCKの期間に先行する部分を、時間軸を拡大して示している。この図において、SDCK(図37(A))はERのデータをストリームデータとして出力する場合のクロツク信号を示す。SINF(図37(B))はセクタ情報ストローブ信号であり、セクタの先頭においてSINF=Hとなると共に、転送されるデータがセクタ情報(SI)であることを示す。ESTB(図37(C))は、エラー訂正結果ストローブ信号であり、ESTB=Hとなることによりエラー訂正結果ERが転送されることを示す。なお、各PI行においてエラー訂正結果ERは、PI1訂正、PO訂正、およびPI2訂正のそれぞれに対して1バイトずつ割り当てられているので、合計で3バイトとられる。これらのデータは図15に格納されている順序で出力されるので、エラー訂正結果ERのビツト5及び6(図34)を調べることにより、どの系列の結果(データ)であるのかを判定することができる。また、PO訂正の結果が出力されないPI行では、PO訂正の結果を出力するタイミングでESTB=Lとされる。
【0162】
DSTB(図37(D))は、信号SD〔7:0〕(図37(E))がメインデータであるときにDSTB=Hとされるデータストローブ信号である。SINF、ESTB、またはDSTBの3つの信号は、OCTL回路139により生成される。なお、図37(E)に示すように、セクタ情報SIとエラー訂正結果ERは、182SDCKによりPI行方向のデータを送出する直前に出力される。
【0163】
OUTF(補間フラグ)(図37(F))は、メインデータに対するエラーフラグであり、図33のFLAG RAM136Cに格納されているPIとPOの訂正不能フラグに基づき、エラーのあるメインデータに対して補間フラグで付加されて、出力されることになる。
【0164】
OCTL回路139は、デコードが終了したセクタのデータが、出力されるべきデータであるか否かを、SBCD回路134が生成したセクタ情報のビツト4、5(図23)より判定する。セクタ情報のビツト4、5は、図23に示すように、エンドセクタとスタートセクタとをそれぞれ示している。従つて、OCTL回路139は、ビツト4=0かつビツト5=1であるセクタのデータを、出力が指定された(出力されるべき)セクタのデータとして、出力する。
【0165】
また、OCTL回路139は、例えば、メインデータのエラーフラグの有無やEDCの結果などが、ホストCPU140により予め設定された条件を満足するか否かも判定し、満足する場合、デコードデータを出力する。もし、設定された出力条件が満たされない場合には、デコードデータの出力を停止し、ホストCPU140に異常を知らせる。
【0166】
データの出力条件は、例えば次のように設定される。
(1)出力を指定されたセクタのデータである。
(2)ECC結果からエラーが検出されない。
(3)メインデータにエラーフラグが全く付加されていない。
出力条件がこのように設定された場合、これらの条件を全て満足するデータが最終的に出力される。また、以上の条件に拘らず、ホストCPU140により強制的に出力を禁止することができる。
【0167】
OCTL回路139は、図38に示すようなセクタ・データの出力手順に従つてメインデータとセクタ情報SI及びエラー訂正結果ERを順次出力する。
まずOCTL回路139は、ステツプSP111においてOCTL回路139にてセクタ情報SIのビツト4に格納されたエンドセクタ検出の結果及びビツト5に格納されているスタートセクタ検出の結果を解析して、ビツト4が0で、かつビツト5が1であるセクタ・データを出力されるべきセクタ・データであると判断する。
これにより次のステツプSP112において、デコードデータが出力されるべきデータではないと判断された場合はステツプSP114に移つてデータの出力を停止する。データの出力停止は例えばOCTL回路139によつてデータストローブ信号出力を停止することにより行なう。またデコードデータが出力条件を満たした出力されるべきデータであると判断された場合はステツプSP113に進む。
【0168】
OCTL回路139はステツプSP113において、出力データの各ストローブ信号を生成してセクタ情報SIのストローブ信号SINF(図37(B))、エラー訂正結果ERのストローブ信号ESTB(図37(C))、メインデータのストローブ信号DSTB(図37(D))を順で出力する。この結果、OCTL回路139は次のステツプSP115でセクタ情報SI、エラー訂正結果ER及びメインデータ(D0、D1、D2……)の順でデータ出力し、全てのセクタ・データを出力し終えるとセクタ・データの出力手順を終了する。
【0169】
(2−3)第2実施例の動作及び効果
以上の構成において、182MWRQのデータ転送期間内にRAM137からECCコア回路138に転送されるデータ(PI1−R、PO−R及びPI2−R(図29、図30、図31))は、転送用クロツク(ECCK)に応じてRAM137から読み出される。このとき各データ(PI1−R、PO−R及びPI2−R)の転送区間相互の間にそれぞれ所定期間だけ転送用クロツク(ECCK)を停止させることにより、当該停止期間においてはデータ(PI1−R、PO−R及びPI2−R)の転送が停止される。すなわち、各データ(PI1−R、PO−R及びPI2−R)の間には所定期間だけデータの転送が行われない期間が形成される。
【0170】
この期間において、RAMコントローラ135は、ECCコア回路138を通じてメインデータをECC制御部136に転送することによつてERR FIFO(エラーレジスタ)136B内のエラー位置情報及び訂正パターンによつてRAM137内の対応するデータを読出し、EX−OR回路136Dによつて排他的論理和演算を実行することによつてエラー訂正を行い、当該訂正されたデータを再びRAM137内に書き込むことによつてECC処理を実行する。
【0171】
RAMコントローラ135は、PI1訂正(PI1−W)の実行後、RAM137内に記憶されている番号0のメインフレームに格納されているセクタアドレス情報ID及び該セクタアドレス情報IDに対するエラー検出符号IEDをSUB(図29(B)、図30(B)、図31(B))のタイミングで読み出してSBCD回路134に転送させる。SBCD回路134は、物理セクタのアドレスIDを検出すると、ホストCPU140によつて指定された補間フラグ生成モード、スタートセクタ及びエンドセクタ等に応じてセクタ情報SIを生成した後、所定のPI行に対応するようにRAM137に書き戻す。
ここでRAMコントローラ135は、EFM+復調データのRAM137への書き込みの際にOUTREQ(図35(B))に応じて誤り訂正されたメインデータをセクタ情報SI及びエラー訂正結果ERとともにRAM137から読み出してOCTL回路139に転送する。
【0172】
OCTL回路139は、セクタ情報SIに基づいてデコードが終了したセクタデータが出力されるべきデータであると判定すると、各データのストローブ信号を生成してセクタ情報SIのストローブ信号SINF、エラー訂正結果ERのストローブ信号ESTB、メインデータのストローブ信号DSTBの順で出力する。この結果、図37に示すようにセクタ情報SI、エラー訂正結果ER及びメインデータ(D0、D1、D2……)の順でデータが出力される。
【0173】
上述したようにセクタデータ出力時、セクタ情報SIに続いて3バイトのPI訂正、PO訂正及びPI2訂正でなるエラー訂正結果ER、さらにメインデータが出力される。このときエラー訂正結果ERのビツト5及び6を解析することにより、エラー訂正結果がPI又はPOのいずれのものであるか(ビツト6)、さらにPI1又はPI2のいずれのものであるか(ビツト5)を容易に判別することができる。
またセクタデータの先頭のメインデータD0内にはセクタアドレス情報IDが含まれているので、エラー訂正結果ERに対応した物理アドレス(光デイスク2上のアドレス)を容易に判別し得る。
【0174】
以上の構成によれば、復号したECCブロツクデータのメインデータの出力直前にセクタ情報SI及びエラー訂正結果ERを出力するようにしたことにより、メインデータ出力とほぼ同時にメインデータのセクタ単位のエラー訂正結果ER及び光デイスク2上のセクタアドレス情報が得られるようになつたことにより、セクタアドレス情報に対応させたECCエラー解析が容易になし得る。
【0175】
(3)他の実施例
なお上述の実施例においては、C1/C2畳み込み・リードソロモン符号化、又は行方向に誤り訂正内符号を付加すると共に列方向に誤り訂正外符号を付加したデータを復号した場合について述べたが、本発明はこれに限らず、誤り訂正符号化されたデータの復号一般に適用し得る。
また上述の実施例においては、誤り訂正符号化された符号化データを復号する場合について述べたが、本発明はこれに限らず、広く符号化データ一般の復号の際に用いるようにしても良い。
【0176】
また上述の実施例においては、データ再生装置40によつて光デイスク2に記録された符号化データを復号して再生する場合について述べたが、本発明はこれに限らず、一般に符号化データを記録した記録媒体から符号化データを読み出し、復号して再生する場合に適用し得る。
【0177】
【発明の効果】
上述したように本発明によれば、記録媒体に記録された複数の系列の誤り訂正符号が付加された誤り訂正符号化データを読み出して復号するデータ復号装置及びその方法において、誤り訂正符号化データを所定順序で複数の系列による誤り訂正を実行して復号することにより復号データを生成するとともに、複数の系列のいずれの系列に対応して復号したかを示す情報、複数の系列のうちの少なくとも1つの系列による誤り訂正を実行して復号した順序を示す情報及び訂正数を示す情報を含む復号情報を生成し、記録媒体より読み出される誤り訂正符号化データ並びに、当該生成した復号データ及び復号情報を記憶するためのメモリに対し、復号データに復号情報をフレーム単位で対応付けて記憶するとともに、当該メモリから復号データ及び復号情報を当該復号データに対応する記録媒体のアドレスデータにフレーム同期させて読み出すようにしたことにより、記録媒体に記録された誤り訂正符号化データを記録媒体より読み出して復号する際に、当該記録媒体のアドレスデータに対応させて復号データの復号情報を読み出すことができ、かくして記録媒体のアドレスデータに対応する復号情報より当該記録媒体のアドレスデータに対応させたエラー解析を容易になし得るデータ復号装置及びその方法を実現し得る。
【0178】
また本発明によれば、画像信号及び又は、音声信号を再生するデータ再生装置において、記録媒体に記録された複数の系列の誤り訂正符号が付加された誤り訂正符号化データを所定順序で複数の系列による誤り訂正を実行して復号することにより復号データを生成するとともに、複数の系列のいずれの系列に対応して復号したかを示す情報、複数の系列のうちの少なくとも1つの系列による誤り訂正を実行して復号した順序を示す情報及び訂正数を示す情報を含む復号情報を生成する復号回路と、記録媒体より読み出される誤り訂正符号化データ並びに、復号回路より出力される復号データ及び復号情報を記憶するためのメモリと、復号データに復号情報をフレーム単位で対応付けてメモリに記憶させるとともに、復号データ及び復号情報を当該復号データに対応する記録媒体のアドレスデータにフレーム同期させてメモリより読み出させるようにしたメモリ制御手段とを有するデータ復号装置を設けるようにしたことにより、記録媒体より誤り訂正符号化データを読み出して復号する際に、記録媒体のアドレスデータに対応した復号データの復号情報を読み出すことができ、かくして記録媒体のアドレスデータに対応する復号情報より当該記録媒体のアドレスデータに対応させたエラー解析を容易になし得るデータ再生装置を実現し得る。
【図面の簡単な説明】
【図1】第1実施例によるデータ再生装置の全体構成を示すブロツク図である。
【図2】図1のECC回路の構成を示すブロツク図である。
【図3】図1の復調回路、セクタ検出回路及びECC回路の接続の説明に供するブロツク図である。
【図4】図2のRAMに格納するデータを示す略線図である。
【図5】図2のECC回路によるエラー情報データの説明に供する図表である。
【図6】図2のECC回路によるエラー情報データの出力の説明に供するタイミングチヤートである。
【図7】図2のECC回路より出力されるデータの出力フオーマツトの説明に供する略線図である。
【図8】第2実施例のセクタデータの構成を示す略線図である。
【図9】第2実施例のECCブロツクの構成を示す略線図である。
【図10】第2実施例のPOパリテイ(外符号)のインターリーブを示す略線図である。
【図11】第2実施例のEFM変調前の32Kバイトブロツクのデータ構成を示す略線図である。
【図12】第2実施例の復調回路系の構成を示すブロツク図である。
【図13】第2実施例のEFM変調後の物理セクタの構成を示す略線図である。
【図14】第2実施例の各セクタのデータ構成を示す略線図である。
【図15】第2実施例のRAMへの格納状態の説明に供する略線図である。
【図16】第2実施例のEFM復調出力のRAMへの書込み動作を示す信号波形図である。
【図17】第2実施例のロツク検出処理手順を示すフローチヤートである。
【図18】第2実施例のSCSY信号の生成処理手順を示すフローチヤートである。
【図19】第2実施例のmain-FMSY 信号の発生処理手順を示すフローチヤートである。
【図20】第2実施例のblock-top の検出動作の説明に供する信号波形図である。
【図21】第2実施例のblock-top の検出後の処理動作の説明に供する信号波形図である。
【図22】第2実施例のSUBの転送動作の説明に供する信号波形図である。
【図23】第2実施例のセクタ情報の構成を示す図表である。
【図24】第2実施例のIEDの連続正常検出判定処理手順を示すフローチヤートである。
【図25】第2実施例のID(アドレス)の連続判定処理手順を示すフローチヤートである。
【図26】第2実施例のSALK生成処理手順を示すフローチヤートである。
【図27】第2実施例のエラー訂正動作の説明に供する信号波形図である。
【図28】第2実施例のエラー訂正動作の説明に供する信号波形図である。
【図29】第2実施例のECC処理の制御動作の説明に供するタイミングチヤートである。
【図30】第2実施例のECC処理の制御動作の説明に供するタイミングチヤートである。
【図31】第2実施例のECC処理の制御動作の説明に供するタイミングチヤートである。
【図32】第2実施例のECC処理の実行手順を示すフローチヤートである。
【図33】第2実施例のエラー訂正回路系の構成を示すブロツク図である。
【図34】第2実施例のエラー訂正結果の説明に供する図表である。
【図35】第2実施例のバスアービトレーシヨンの説明に供する信号波形図である。
【図36】第2実施例の1ECCブロツク訂正におけるRAMのアクセス回数を示す略線図である。
【図37】第2実施例のエラー訂正結果の出力の説明に供する信号波形図である。
【図38】第2実施例のデータ出力の出力制御回路による処理手順を示すフローチヤートである。
【図39】従来のデータ再生装置を示すブロツク図である。
【図40】図39のECC回路を示すブロツク図である。
【図41】図40のECC回路によるデータ復号の説明に供するRAM内に格納されるデータを示す略線図である。
【図42】図40のECC回路によるデータ復号の説明に供するRAM内に格納されるデータを示す略線図である。
【図43】図40のECC回路によるデータ復号の説明に供するRAM内に格納されるデータを示す略線図である。
【図44】図40のECC回路によるデータ復号の説明に供するRAM内に格納されるデータを示す略線図である。
【符号の説明】
1、40……データ再生装置、2……デイスク、3……ピツクアツプ、4……システムコントローラ、5、35……復調回路系、6……復調回路、7……セクタ検出回路、8、50……ECC回路、9……トラツクジヤンプ判定回路、10……リングバツフアメモリ、11……リングバツフア制御回路、13……多重化データ分離回路、14……ヘツダ分離回路、15……分離回路制御回路、16……スイツチング回路、17……ビデオコードバツフア、18……ビデオデコーダ、19……オーデイオコードバツフア、20……オーデイオデコーダ、22……トラツキングサーボ回路、24、26、28、30、51……RAM、25、27、29、52……ECCデコーダ、42……RF処理回路、44、131……EFM+復調回路、46……CLV制御回路、48……RMIF、53……エラーレジスタ、54……ECC制御部、55……ECC復号部、56、139……OCTL回路、134……SBCD回路、135……RAMコントローラ、136……ECC制御回路、137……RAM、138……ECCコア回路、140……ホストCPU。
Claims (29)
- 記録媒体に記録された複数の系列の誤り訂正符号が付加された誤り訂正符号化データを読み出して復号するデータ復号装置において、
上記誤り訂正符号化データを所定順序で上記複数の系列による誤り訂正を実行して復号することにより復号データを生成するとともに、上記複数の系列のいずれの系列に対応して復号したかを示す情報、上記複数の系列のうちの少なくとも1つの系列による上記誤り訂正を実行して復号した順序を示す情報及び訂正数を示す情報を含む復号情報を生成する復号回路と、
上記記録媒体より読み出される上記誤り訂正符号化データ並びに、上記復号回路より出力される上記復号データ及び上記復号情報を記憶するためのメモリと、
上記復号データに上記復号情報をフレーム単位で対応付けて上記メモリに記憶させるとともに、上記復号データ及び上記復号情報を当該復号データに対応する上記記録媒体のアドレスデータにフレーム同期させて上記メモリより読み出させるようにしたメモリ制御手段と
を具えることを特徴とするデータ復号装置。 - 上記メモリ制御手段は、上記復号データの読み出し直前に上記復号情報を上記メモリより読み出させる
ことを特徴とする請求項1に記載のデータ復号装置。 - 上記誤り訂正符号化データは、可変長データである
ことを特徴とする請求項1に記載のデータ復号装置。 - 上記誤り訂正符号化データに付加された上記誤り訂正符号は、C1/C2畳み込み・リードソロモン符号である
ことを特徴とする請求項2に記載のデータ復号装置。 - 上記メモリ制御手段は、上記C1/C2畳み込み・リードソロモン符号の各誤り訂正符号系列毎の上記復号データに上記復号情報を対応付けて上記メモリに記憶させる
ことを特徴とする請求項4に記載のデータ復号装置。 - 上記メモリは、フアーストインフアーストアウト(FIFO)機能を有する
ことを特徴とする請求項1に記載のデータ復号装置。 - 上記記録媒体は、デイスク記録媒体でなる
ことを特徴とする請求項1に記載のデータ復号装置。 - 上記メモリ制御手段は、上記復号データ及び上記復号情報を上記記録媒体のセクタアドレスに同期させて上記メモリより読み出させるようにした
ことを特徴とする請求項1に記載のデータ復号装置。 - 上記誤り訂正符号化データに付加された上記誤り訂正符号は、当該誤り訂正符号化データの行方向に誤り訂正内符号を付加するとともに列方向に誤り訂正外符号を付加してなる
ことを特徴とする請求項4に記載のデータ復号装置。 - 上記復号回路は、
上記誤り訂正内符号が付加された上記行方向の上記誤り訂正符号化データを行単位で第1のブロツク分だけエラー訂正し、
上記誤り訂正外符号が付加された上記列方向の上記誤り訂正符号化データを列単位で上記第1のブロツク分だけエラー訂正し、
上記行単位で上記第1のブロツク分だけエラー訂正した上記誤り訂正内符号が付加された上記行方向の上記誤り訂正符号化データに対して上記行単位で再びエラー訂正する
ことを特徴とする請求項9に記載のデータ復号装置。 - 上記復号回路は、
上記メモリから上記誤り訂正内符号が付加された上記行方向の上記誤り訂正符号化データを1行分又は上記誤り訂正外符号が付加された上記列方向の上記誤り訂正符号化データを1列分だけ転送完了したとき、当該転送完了したタイミングにおいてレジスタ内に格納されているエラー位置及びエラーパターンに基づくエラー訂正を実行する
ことを特徴とする請求項9に記載のデータ復号装置。 - 記録媒体に記録された複数の系列の誤り訂正符号が付加された誤り訂正符号化データを読み出して復号するデータ復号方法において、
上記誤り訂正符号化データを所定順序で上記複数の系列による誤り訂正を実行して復号することにより復号データを生成するとともに、上記複数の系列のいずれの系列に対応して復号したかを示す情報、上記複数の系列のうちの少なくとも1つの系列による上記誤り訂正を実行して復号した順序を示す情報及び訂正数を示す情報を含む復号情報を生成する第1のステツプと、
上記記録媒体より読み出される上記誤り訂正符号化データ並びに、上記第1のステツプで生成される上記復号データ及び上記復号情報を記憶するためのメモリに、上記復号データに上記復号情報をフレーム単位で対応付けて記憶するとともに、当該メモリより上記復号データ及び上記復号情報を当該復号データに対応する上記記録媒体のアドレスデータにフレーム同期させて読み出す第2のステツプと
を具えることを特徴とするデータ復号方法。 - 上記第2のステツプでは、上記復号データの読み出し直前に上記復号情報を上記メモリより読み出す
ことを特徴とする請求項12に記載のデータ復号方法。 - 上記誤り訂正符号化データは、可変長データである
ことを特徴とする請求項12に記載のデータ復号方法。 - 上記誤り訂正符号化データに付加された上記誤り訂正符号は、C1/C2畳み込み・リードソロモン符号である
ことを特徴とする請求項13に記載のデータ復号方法。 - 上記第2のステツプでは、上記メモリに対して上記誤り訂正符号化データ並びに、上記復号データ及び上記復号情報をフアーストインフアーストアウト(FIFO)形式によつて書き込み及び読み出しする
ことを特徴とする請求項12に記載のデータ復号方法。 - 上記第2のステツプでは、上記メモリに、上記C1/C2畳み込み・リードソロモン符号の各誤り訂正符号系列毎の上記復号データに上記復号情報を対応付けて記憶する
ことを特徴とする請求項15に記載のデータ復号方法。 - 上記記録媒体は、デイスク記録媒体でなる
ことを特徴とする請求項12に記載のデータ復号方法。 - 上記誤り訂正符号化データに付加された上記誤り訂正符号は、当該誤り訂正符号化データの行方向に誤り訂正内符号を付加するとともに列方向に誤り訂正外符号を付加してなる
ことを特徴とする請求項15に記載のデータ復号方法。 - 上記第1のステツプでは、
上記誤り訂正内符号が付加された上記行方向の上記誤り訂正符号化データを行単位で第1のブロツク分だけエラー訂正し、
上記誤り訂正外符号が付加された上記列方向の上記誤り訂正符号化データを列単位で上記第1のブロツク分だけエラー訂正し、
上記行単位で上記第1のブロツク分だけエラー訂正した上記誤り訂正内符号が付加された上記行方向の上記誤り訂正符号化データに対して上記行単位で再びエラー訂正する
ことを特徴とする請求項19に記載のデータ復号方法。 - 上記第1のステツプでは、上記メモリから上記誤り訂正内符号が付加された上記行方向の上記誤り訂正符号化データを1行分又は上記誤り訂正外符号が付加された上記列方向の上記誤り訂正符号化データを1列分だけ転送完了したとき、当該転送完了したタイミングにおいてレジスタ内に格納されているエラー位置及びエラーパターンに基づくエラー訂正を実行する
ことを特徴とする請求項19に記載のデータ復号方法。 - 上記誤り訂正外符号は、上記行方向の第1の誤り訂正符号化データ及び上記行方向の第2の誤り訂正符号化データ間にインタリーブされてなる
ことを特徴とする請求項19に記載のデータ復号方法。 - 上記第1のステツプでは、圧縮符号化されてなる動画像データを復号する
ことを特徴とする請求項12に記載のデータ復号方法。 - 画像信号及び又は、音声信号を再生するデータ再生装置において、
記録媒体に記録された複数の系列の誤り訂正符号が付加された誤り訂正符号化データを所定順序で上記複数の系列による誤り訂正を実行して復号することにより復号データを生成するとともに、上記複数の系列のいずれの系列に対応して復号したかを示す情報、上記複数の系列のうちの少なくとも1つの系列による上記誤り訂正を実行して復号した順序を示す情報及び訂正数を示す情報を含む復号情報を生成する復号回路と、上記記録媒体より読み出される上記誤り訂正符号化データ並びに、上記復号回路より出力される上記復号データ及び上記復号情報を記憶するためのメモリと、上記復号データに上記復号情報をフレーム単位で対応付けて上記メモリに記憶させるとともに、上記復号データ及び上記復号情報を当該復号データに対応する上記記録媒体のアドレスデータにフレーム同期させて上記メモリより読み出させるようにしたメモリ制御手段とを有するデータ復号装置
を具えることを特徴とするデータ再生装置。 - 上記メモリ制御手段は、上記復号データの読み出し直前に上記復号情報を上記メモリより読み出させる
ことを特徴とする請求項24に記載のデータ再生装置。 - 上記誤り訂正符号化データに付加された上記誤り訂正符号は、C1/C2畳み込み・リードソロモン符号である
ことを特徴とする請求項24に記載のデータ再生装置。 - 上記誤り訂正符号化データに付加された上記誤り訂正符号は、当該誤り訂正符号化データの行方向に誤り訂正内符号を付加するとともに列方向に誤り訂正外符号を付加してなる
ことを特徴とする請求項26に記載のデータ再生装置。 - 上記復号回路は、
上記誤り訂正内符号が付加された上記行方向の上記誤り訂正符号化データを行単位で第1のブロツク分だけエラー訂正し、
上記誤り訂正外符号が付加された上記列方向の上記誤り訂正符号化データを列単位で上記第1のブロツク分だけエラー訂正し、
上記行単位で上記第1のブロツク分だけエラー訂正した上記誤り訂正内符号が付加された上記行方向の上記誤り訂正符号化データに対して上記行単位で再びエラー訂正する
ことを特徴とする請求項27に記載のデータ再生装置。 - 上記復号回路は、
上記メモリから上記誤り訂正内符号が付加された上記行方向の上記誤り訂正符号化データを1行分又は上記誤り訂正外符号が付加された上記列方向の上記誤り訂正符号化データを1列分だけ転送完了したとき、当該転送完了したタイミングにおいてレジスタ内に格納されているエラー位置及びエラーの訂正パターンに基づくエラー訂正を実行する
ことを特徴とする請求項27に記載のデータ再生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30869696A JP3700885B2 (ja) | 1996-01-22 | 1996-11-05 | データ復号装置及びその方法並びにデータ再生装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8-28630 | 1996-01-22 | ||
JP2863096 | 1996-01-22 | ||
JP30869696A JP3700885B2 (ja) | 1996-01-22 | 1996-11-05 | データ復号装置及びその方法並びにデータ再生装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09265735A JPH09265735A (ja) | 1997-10-07 |
JP3700885B2 true JP3700885B2 (ja) | 2005-09-28 |
Family
ID=26366768
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30869696A Expired - Fee Related JP3700885B2 (ja) | 1996-01-22 | 1996-11-05 | データ復号装置及びその方法並びにデータ再生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3700885B2 (ja) |
-
1996
- 1996-11-05 JP JP30869696A patent/JP3700885B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09265735A (ja) | 1997-10-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3305966B2 (ja) | データ復号装置及びその方法並びにデータ再生装置 | |
KR100496211B1 (ko) | 데이터복호장치및그방법및데이터재생장치 | |
US5793724A (en) | Optical disk error-correcting code system correlating error correction with sector address | |
JP3562544B2 (ja) | 復号化装置および復号化方法 | |
JP3184130B2 (ja) | ディジタルビデオディスク高速再生制御装置及び方法 | |
US5966182A (en) | Recording data production apparatus and method, recording medium reproducing apparatus and method, and recording medium | |
JPH10233701A (ja) | 高速データ処理及び伝送のためのエラー訂正用のメモリを備えるシステムデコーダ及びエラー訂正用のメモリ制御方法 | |
JP3700885B2 (ja) | データ復号装置及びその方法並びにデータ再生装置 | |
JP3672139B2 (ja) | データ復号装置及びその方法並びにデータ再生装置 | |
US6804182B2 (en) | Optical disc reproducing apparatus and semiconductor integrated circuit and therefor | |
JP3564910B2 (ja) | データ再生装置及びデータ再生方法 | |
JP4140344B2 (ja) | 復号化装置及びコンピュータプログラム | |
JPH11177581A (ja) | データ送信装置,データ受信装置およびデータ記録装置 | |
JPH09265730A (ja) | データ再生装置、再生方法 | |
KR19980066264A (ko) | 데이터 디코딩 장치와 방법 및 데이터 재생 장치 | |
KR100266370B1 (ko) | 데이터재생방법 | |
JP3759992B2 (ja) | 記録情報再生装置 | |
JPH09266564A (ja) | データ復号装置及びその方法並びにデータ再生装置 | |
JP2004152337A (ja) | 記録再生装置及びコンピュータプログラム並びに送受信システム | |
WO2003105472A1 (ja) | ビデオテープレコーダ及び記録方法 | |
JPH07320420A (ja) | ディジタル信号再生装置 | |
JP2003203420A (ja) | デジタル情報記録再生装置 | |
JP2005203097A (ja) | データ再生装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041001 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041130 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050401 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050530 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050624 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050707 |
|
LAPS | Cancellation because of no payment of annual fees |