JP3687875B2 - Semiconductor integrated circuit device and information processing system - Google Patents

Description

【００１３】
上記制御信号Ｃ０とＣ１は、上記同様な入力バッファ回路の対応するＭＯＳＦＥＴのゲートにそれぞれが共通に供給される。上記制御信号Ｃ０とＣ１は、ＶＬＴ（ロジックスレッショルド電圧）自動制御回路により形成される。上記の制御信号Ｃ０，Ｃ１を形成するために、外部端子に接続されるパッド７が設けられ、かかるパッド７を介して基準電圧Ｖref が供給される。この基準電圧Ｖref は、外部に設けられた直列抵抗Ｒ１とＲ２により形成された分圧電圧とされ、上記電源電圧を分圧して上記ＶＬＴ２に対応した１．４０Ｖの基準電圧を形成する。後述した説明から理解されるように、基準電圧Ｖref は、ＶＬＴ３に対応した１．２４Ｖであってもよい。
【００１４】
特に制限されないが、上記分圧抵抗Ｒ２には、基準電圧Ｖref の安定化と後述するようなＶＬＴ自動設定動作のための用いられる１ショットパルスを発生させる時定数回路とを兼ねたキャパシタＣｐが並列に設けられる。
【００１５】
図２には、上記ＶＬＴ自動制御回路の一実施例の回路図が示されている。上記のように入力バッファ回路が４つのロジックスレッショルド電圧ＶＬＴ１ないしＶＬＴ４を持つように設計されている場合、それと同じロジックスレッショルド電圧ＶＬＴ１ないしＶＬＴ３を持つ３個のダミーの入力回路が設けられる。なお、残り１つの上記ＶＬＴ４に対応したダミー入力回路は、後述する理由から省略できるものである。
【００１６】
上記ＶＬＴ３に対応したダミー入力回路は、上記入力バッファ回路の同様なＰチャンネル型ＭＯＳＦＥＴＭp11 とＮチャンネル型ＭＯＳＦＥＴＭn11 に対して、上記ＶＬＴ３を形成するときにオン状態にされる２つのＭＯＳＦＥＴＭn2とＭn4に相当するＭＯＳＦＥＴＭn12 とＭn14 が設けられる。上記ＶＬＴ２に対応したダミー入力回路は、上記入力バッファ回路の同様なＰチャンネル型ＭＯＳＦＥＴＭp21 とＮチャンネル型ＭＯＳＦＥＴＭn21 に対して、上記ＶＬＴ２を形成するときにオン状態にされる２つのＭＯＳＦＥＴＭn2とＭn3に相当するＭＯＳＦＥＴＭn22 とＭn23 が設けられる。そして、上記ＶＬＴ１に対応したダミー入力回路は、上記入力バッファ回路の同様なＰチャンネル型ＭＯＳＦＥＴＭp31 とＮチャンネル型ＭＯＳＦＥＴＭn31 に対して、上記ＶＬＴ１を形成するときに固定的にオン状態にされる１つのＭＯＳＦＥＴＭn2に相当するＭＯＳＦＥＴＭn32 が設けられる。
【００１７】
この結果、上記３個のダミー入力回路は、上記表１のＶＬＴ１、ＶＬＴ２及びＶＬＴ３の３通りのロジックスレッショルド電圧を持つように設計されるものである。上記のような設計値（目標値）に対して、実際に形成される入力バッファ回路及びダミー入力回路は、それぞれがプロセスバラツキの影響を受けて、実際のロジックスレッショルド電圧そのものも変化する。しかしながら、同じ半導体基板上に同時に形成される上記入力バッファ回路とダミー入力回路の上記それぞれのロジックスレッショルド電圧の相対値はほぼ等しく高い精度を以て維持される。つまり、プロセスバラツキにより、上記設計値に対して上記入力バッファ回路のロジックスレッショルド電圧が＋０．１Ｖだけ変動すると、ダミー入力回路のロジックスレッショルド電圧もそれぞれ＋０．１Ｖずつ同様に変化する。
【００１８】
このようなロジックスレッショルド電圧の変動を検出するために、上記ダミー入力回路に対しは、外部端子から１．４Ｖのような基準電圧Ｖref が供給される。上記基準電圧Ｖref を形成する分圧抵抗のうち、接地側の抵抗Ｒ２にはキャパシタＣｐが設けられる。これにより、電源投入直後には、基準電圧Ｖref は発生されずに遅れて立ち上がる。この実施例では、上記のように遅れて立ち上がる基準電圧Ｖref を、それより十分低い０．８Ｖのような低いロジックスレッショルド電圧を持つ入力回路Ｇ４に供給し、その出力信号により電源投入を検出して、パルス発生回路を起動させるて１ショットパルスを発生させる。このパルスは、ゲート回路（インバータ回路）Ｇ５を通してフリップフロップ回路ＦＦ１〜ＦＦ３のクロック端子ＣＫに供給し、ゲート回路Ｇ６を介して上記実質的にロジックスレッショルド電圧ＶＬＴ１〜ＶＬＴ３を決めるＭＯＳＦＥＴＭn12 〜Ｍn32 を駆動する。つまり、上記パルスＣＫのパルス幅がトレーニング期間とされる。
【００１９】
上記基準電圧Ｖref は、電源電圧のほぼ中点電圧であり、上記Ｐチャンネル型ＭＯＳＦＥＴＭp11 とＮチャンネル型ＭＯＳＦＥＴＭn11 を共にオン状態にさせる。そして、上記ロジックスレッショルド電圧を決めるＭＯＳＦＥＴＭn12 、Ｍn14 等がオン状態であると、定常的に直流電流を流して消費電流を増大させてしまうとともに、ＶＬＴ自動調整回路が常時動作状態であると、電源ノイズ等により上記基準電圧Ｖref が変動し、それに上記ＶＬＴ自動制御回路が応答して入力バッファ回路のロジックスレッショルド電圧を変化させてしまうと回路の安定性に欠けるという問題が生じる。
【００２０】
この実施例においては、上記のように電源投入時にプロセスバラツキ等によるロジックスレッショルド電圧を検出し、それをフリップフロップ回路ＦＦ１〜ＦＦ３に保持させ、かかる保持信号に基づいて上記制御信号Ｃ０とＣ１を形成するようにするものである。上記の構成では、電源投入時のみＶＬＴ自動制御回路のダミー入力回路動作状態にならないから、低消費電力化を維持することができるとともに、通常動作時に入力バッファ回路のロジックスレッショルド電圧が誤って変化させられてしまうことがなく、回路の安定性を維持することができる。
【００２１】
図３には、この発明を説明するための入力ＶＬＴ特性図が示されている。前記のＰＣＩインターフェイスにおけるロジックスレッショルドの目標値は、１．３２Ｖである。これに対して、前記表１に示したＶＬＴ１〜ＶＬＴ４の４通りのロジックスレッショルド電圧を持つ入力バッファ回路と、ＶＬＴ１〜ＶＬＴ３の３通りのロジックスレッショルド電圧を持つ３個のダミー入力回路が設けられている。仮に、設計値通りにダミー入力回路及び入力バッファ回路が形成されたなら、ＶＬＴ２＝１．４Ｖにされたダミー入力回路は、それと同じ基準電圧Ｖref を受けて、ハイレベルを出力するときとロウレベルの出力するときのいずれかであり、その出力信号によりＶＬＴ２＝１．４ＶかＶＬＴ３＝１．２４Ｖのいずれかに決まり、上記目標値に対して０．０８Ｖの誤差で済むものとなる。
【００２２】
上記ＶＬＴ４に対応したダミー入力回路を設けてもよいが、それは上記ＶＬＴ３の出力信号によりカバーできるので基準電圧Ｖref を上記のように１．４Ｖにした場合には省略できる。これに対して、基準電圧Ｖref をＶＬＴ３に対応して１．２４Ｖとした場合には、上記ＶＬＴ４に対応したダミー入力回路が必要となり、それに代わって上記ＶＬＴ１＝１．５６Ｖのダミー入力回路を省略することができる。つまり、ＣＭＯＳ回路でのプロセスバラツキの最大値は、±０．２４Ｖにすることは問題なく可能であり、かかる前提では上記３通りのロジックスレッショルド電圧を持つダミー入力回路でかかるバラツキ範囲をカバーできるからである。
【００２３】
プロセスバラツキのために、ある半導体集積回路装置においてＶＬＴが＋０．１Ｖずれたとすると、ダミー入力回路のＶＬＴ３、ＶＬＴ２、ＶＬＴ１は、それぞれ１．３４Ｖ、１．５Ｖ、１．６６Ｖのようにずれる。しかしながら、基準電圧Ｖref は上記のように１．４Ｖのままであり、ＶＬＴ１に対してロウレベル、ＶＬＴ２対しロウレベル、ＶＬＴ３に対してハイレベルになる。したがって、図２の回路において、ゲート回路Ｇ１の出力はハイレベル、Ｇ２とＧ３の出力はロウレベルとなり、これがフリップフロップ回路ＦＦ１、ＦＦ２及びＦＦ３に起動時のクロックで取り込まれて保持されるので、論理ゲート回路Ｇ７の出力Ｃ０がロウレベル、Ｃ１がハイレベルとなり、入力バッファ回路のＮチャンネル型ＭＯＳＦＥＴＭn3をオフ状態に、Ｍn4をオン状態にする。このため、入力バッファ回路においては、上記プロセスバラツキにより変動したＶＬＴ３に対応したロジックスレッショルド電圧（上記１．３４Ｖ）にされ、目標値との差は０．０２Ｖの誤差に止まるものとなる。
【００２４】
上記同様な動作により半導体集積回路装置において、プロセスバラツキのためにロジックスレッショルド電圧ＶＬＴより±０．２４Ｖのような範囲でずれが生じても、上記実施例回路ではそれに対応して上記ＶＬＴ自動制御回路が応答して上記制御信号Ｃ０とＣ１を形成して上記目標値（１．３２Ｖ）に対して±０．０８Ｖの範囲にプロセスバラツキによるずれを縮小させることができる。
【００２５】
図４には、上記ＶＬＴ自動制御回路の動作を説明するための波形図が示されている。電源電圧ＶＤＤの投入時において、上記基準電圧Ｖref を形成する分圧回路では、上記キャパシタＣｐの作用により立ち上がりが遅くされる。上記基準電圧Ｖref が０．８Ｖに到達した時点でゲート回路Ｇ４の出力信号Ｐ-in がハイレベルからロウレベルに変化し、パルス発生回路を起動させる。このパルス発生回路より、１ショットパルスＣＫが発生される。このパルスはインバータ回路Ｇ５とＧ６を介してパルスＰ-outとして上記３通りのロジックスレッショルド電圧ＶＬＴ１〜ＶＬＴ３を形成するＮチャンネル型のＭＯＳＦＥＴに供給さて、入力ＶＬＴのチェックが開始される。
【００２６】
上記基準電圧Ｖref が上記１．４Ｖに到達し、上記ダミー入力回路の出力信号が決まり、上記フリップフロップ回路ＦＦ１〜ＦＦ３の入力に供給される。そして、上記インバータ回路Ｇ５で反転されたパルスの立ち上がり（パルスのバックエッジ）に同期して、フリップフロップ回路ＦＦ１〜ＦＦ３が上記ダミー入力回路の出力信号を取り込む保持する。このとき、パルスＰ-outはロウレベルにされるので、それ以降ダミー入力回路での貫通電流が遮断されて無駄な電流消費が抑えられるとともに、電源ノイズ等により上記ＶＬＴ自動制御回路が応答して、入力バッファのロジックスレッショルド電圧を変動させてしまうという不都合が防止され、回路動作の安定性を維持することができる。
【００２７】
図５（ａ）に本発明が適用された半導体集積回路装置を含むパーソナルコンピュータシステムの外観の要部概略図を示す。フロッピーディスクドライブＦＤＤ及び主記憶メモリとしての本発明のＤＲＡＭによるファイルメモリｆｉｌｅＭ，バッテリバックアップとしてのＳＲＡＭを内蔵したシステムである。そして、入出力装置をキーボードＫＢ及びディスプレイＤＰとし、フロッピーディスクＦＤが上記フロッピーディスクドライブＦＤＤに挿入される。このことによってソフトウェアとしての上記フロッピーディスクＦＤおよびハードウェアとしての上記ファイルメモリｆｉｌｅＭに情報を記憶できるデスクトップタイプパソコンとなる。また、本実施例にはデスクトップタイプパソコンについて適用した例について記載したが、ノート型パソコン等についても適用が可能であり、補助機能としてフロッピーディスクを例として記載したが特に限定されない。
【００２８】
図５（ｂ）に本発明が適用された上記パーソナルコンピュータシステムの機能ブロック図を示す。このパーソナルコンピュータは、本情報機器としての中央処理装置ＣＰＵ，上記情報処理システム内に構築したＩ／Ｏバス，ＢＵＳ Ｕｎｉｔ，主記憶メモリや拡張メモリなど高速メモリをアクセスするメモリ制御ユニットＭｅｍｏｒｙ Ｃｏｎｔｒｏｌｌ Ｕｎｉｔ、主記憶メモリとしてのＤＲＡＭ，基本制御プログラムが格納されたＲＯＭ、先端にキーボードが接続されたキーボードコントローラＫＢＤＣ等によって構成される。
【００２９】
さらに、表示アダプタとしてのＤｉｓｐｌａｙ ａｄａｐｔｅｒがＩ／Ｏバスに接続され、上記Ｄｉｓｐｌａｙ ａｄａｐｔｅｒの先端にはディスプレイが接続されている。そして、上記Ｉ／ＯバスにはパラレルポートＰａｒａｌｌｅｌ
ＰｏｒｔＩ／Ｆ，マウス等のシリアルポートＳｅｒｉａｌ Ｐｏｒｔ Ｉ／Ｆ、フロッピーディスクドライブＦＤＤ、上記Ｉ／ＯバスよりのＨＤＤＩ／Ｆに変換するバッファコントローラＨＤＤ ｂｕｆｆｅｒが接続される。また、上記メモリ制御ユニットＭｅｍｏｒｙ Ｃｏｎｔｒｏｌ Ｕｎｉｔからのバスと接続されて拡張ＲＡＭ及び主記憶メモリとしてのＤＲＡＭが接続されている。
【００３０】
ここで、このパーソナルコンピュータシステムの動作について説明する。電源が投入されて、動作を開始するとまず上記中央処理装置ＣＰＵは、上記ＲＯＭを上記Ｉ／Ｏバスを通してアクセスし、初期診断、初期設定を行なう。そして、補助記憶装置からシステムプログラムを主記憶メモリとしてのＤＲＡＭにロードする。また、上記中央処理装置ＣＰＵは、上記Ｉ／Ｏバスを通してＨＤＤコントローラにＨＤＤをアクセスするものとして動作する。そして、システムプログラムのロードが終了すると、ユーザの処理要求に従い、処理を進めていく。
【００３１】
ユーザは上記Ｉ／Ｏバス上のキーボードコントローラＫＢＤＣや表示アダプタＤｉｓｐｌａｙ ａｄａｐｔｅｒにより処理の入出力を行ないながら作業を進める。そして、必要に応じてパラレルポートＰａｒａｌｌｅｌ Ｐｏｒｔ Ｉ／Ｆ、シリアルポートＳｅｒｉａｌ Ｐｏｒｔ Ｉ／Ｆに接続された入出力装置を活用する。また、本体上の主記憶メモリとしての本発明のＤＲＡＭでは主記憶容量が不足する場合は、拡張ＲＡＭにより主記憶を補う。また、図にはハードディスクドライブＨＤＤとして記載したが、フラッシュメモリを用いたフラッシュファイルに置き換えることも可能である。
【００３２】
上記ＰＣＩバスは、特に制限されないが、上記バスユニットＢＵＳ Ｕｎｉｔを介して設けられるＩ／Ｏバスに適用される。かかる周辺Ｉ／Ｏバスに接続される周辺回路としての上記ＲＯＭ、表示アダプタＤｉｓｐｌａｙ ａｄａｐｔｅｒ、パラレルポートＰａｒａｌｌｅｌ Ｐｏｒｔ Ｉ／Ｆ、シリアルポートＳｅｒｉａｌ Ｐｏｒｔ Ｉ／Ｆに接続された入出力装置を構成する半導体集積回路装置の入力バッファ回路に上記のよう実施例回路が用いられる。かかる半導体集積回路装置の製造において、格別なプロセスの追加が必要としないから、低消費電力の周辺回路を構成する半導体集積回路装置で構成され、システム全体の低消費電力化に寄与するものとなる。上記ＰＣＩバスは、中央処理装置ＣＰＵが接続されるバス、あるいはメモリＤＲＡＭが接続されるバスにも適用するものであってもよい。
【００３３】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 第１導電型の１つのＭＯＳＦＥＴと第２導電型の複数からなるＭＯＳＦＥＴとを備え、制御信号により上記複数からなる第２導電型のＭＯＳＦＥＴの合成コンダクタンスが変化するようにされて、かかる合成コンダクタンスと上記第１導電型のＭＯＳＦＥＴのコンダクタンスとの比に従って決定されるロジックスレッショルド電圧が調整可能にされた入力バッファ回路を用い、上記入力バッファ回路における第１導電型のＭＯＳＦＥＴと同様な第１導電型のＭＯＳＦＥＴと、上記制御信号により設定される複数通りの合成コンダクタンスに対応した第２導電型のＭＯＳＦＥＴとの組み合わせからなり、複数通りのロジックスレッショルド電圧をそれぞれが持つようにされた複数個のダミー入力回路及び上記複数個のダミー入力回路に対して外部から共通に所定の基準電圧を供給し、上記複数個のダミー入力回路の出力信号の組み合わせを解読して、上記所望のロジックスレッショルド電圧になるような制御信号を形成することにより、自動的にプロセスバラツキを補うようなロジックスレッショルド電圧を持つ入力バッファ回路を得ることができるという効果が得られる。
【００３４】
（２） 上記所定の基準電圧は、上記所望のロジックスレッショルド電圧とほぼ等しい電圧であり、外部に設けられた分圧抵抗回路により形成することにより、簡単に基準電圧を形成することができるとともに、バラツキの範囲が大きくなったときには基準電圧側の調整でその補正も可能になるという効果が得られる。
【００３５】
（３） 約３Ｖ以下の低電圧で動作させられる半導体集積回路装置に適用することにより、プロセスを複雑化することなく低消費電力化と厳しい入力レベルマージンにも十分に適用できるという効果が得られる。
【００３６】
（４） 上記抵抗回路の基準電圧側の抵抗には、キャパシタが設けられて、電源投入時の電圧が電源電圧に対して遅くされるものであり、かかる基準電圧の遅延時間を利用して電源投入を検出してパルス発生回路を起動させ、かかるパルス発生回路で形成されたパルスのパルス幅によりトレーニング期間を確保し、その終了により上記ダミー入力回路の出力信号をラッチ回路に保持させ、かかるラッチ回路の出力に基づいて上記制御信号を形成することにより、入力バッファ回路の動作の安定化を図ることができるという効果が得られる。
【００３７】
（５） 上記入力バッファ回路は、外部端子から供給される入力信号がゲートに供給される第１導電型の第１のＭＯＳＦＥＴ及び第２導電型の第１ＭＯＳＦＥＴと、上記第２導電型のＭＯＳＦＥＴのソース側に並列形態に接続され、上記制御信号によりオン状態にされる複数の第２導電型の第２のＭＯＳＦＥＴからなり、上記ダミー入力回路は、上記入力バッファ回路と同様な第１導電型の第１のＭＯＳＦＥＴ及び第２導電型の第１のＭＯＳＦＥＴと、上記制御信号によりオン状態にされる組み合わせに対応した第２導電型の第２のＭＯＳＦＥＴからなり、これらのＭＯＳＦＥＴは上記パルスにより電源投入時にのみオン状態にされるものとすることにより、ロジックスレッショルド電圧の切り換えが簡単でしかもダミー入力回路での消費電流を小さくすることができるという効果が得られる。
【００３８】
（６） 中央処理装置と、かかる中央処理装置が接続される信号バスとは、バスユニットを介して接続される周辺Ｉ／Ｏバスとを含む情報処理システムにおいて、上記周辺Ｉ／Ｏバスに接続される周辺回路を構成する半導体集積回路装置として、第１導電型の１つのＭＯＳＦＥＴと第２導電型の複数からなるＭＯＳＦＥＴとを備え、制御信号により上記複数からなる第２導電型のＭＯＳＦＥＴの合成コンダクタンスが変化するようにされて、かかる合成コンダクタンスと上記第１導電型のＭＯＳＦＥＴのコンダクタンスとの比に従って決定されるロジックスレッショルド電圧が調整可能にされた入力バッファ回路を用い、上記入力バッファ回路における第１導電型のＭＯＳＦＥＴと同様な第１導電型のＭＯＳＦＥＴと、上記制御信号により設定される複数通りの合成コンダクタンスに対応した第２導電型のＭＯＳＦＥＴとの組み合わせからなり、複数通りのロジックスレッショルド電圧をそれぞれが持つようにされた複数個のダミー入力回路及び上記複数個のダミー入力回路に対して外部から共通に所定の基準電圧を供給し、上記複数個のダミー入力回路の出力信号の組み合わせを解読して、上記所望のロジックスレッショルド電圧になるような制御信号を形成して自動的にプロセスバラツキを補うようなロジックスレッショルド電圧を持つ入力バッファ回路を用いることにより、情報処理システムの低消費電力と動作の安定性及び低コスト化を実現できるという効果が得られる。
【００３９】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図１及び図２において、入力バッファ回路とダミー入力回路は、上記実施例とは逆にＮチャンネル側のＭＯＳＦＥＴを１つに設定し、これを基準にＰチャンネル側のＭＯＳＦＥＴの合成コンダクタンスを変化させて複数通りのロジックスレッショルド電圧を得るようにするものであってもよい。あるいは、ＣＭＯＳ回路を構成する一方のＭＯＳＦＥＴを並列形態に形成しておてい、上記入力信号とオフ状態にさせる電圧とをスイッチにより切り換えて供給するようにし、その合成コンダクタンスを変化させるようにするものであってもよい。しかしながら、この場合には、ダミー入力回路において上記基準電圧の入力により定常的に直流電流を流し続けることになるので、基準電圧は、上記電源投入直後のみに供給し、ダミー入力回路の出力信号をラッチ回路に保持させたなら、上記基準電圧を電源電圧又は接地電位に切り換えるようにすればよい。
【００４０】
上記入力バッファ回路に設けられる複数通りのロジックスレッショルド電圧は、それが用いられる入力インターフェイス仕様に対応して適宜に選べばよい。また、ダミー入力回路の複数通りのロジックスレッショルド電圧も、それぞれに適合して選ぶようにするものであってもよい。また、基準電圧は、必ずしも外部端子から供給されるものの他、内部で発生させるものであってもよい。ただし、この場合には、プロセスバラツキに影響されないで、高精度で形成することが必要であるので、例えばシリコンバンドギャップを利用した高精度の電圧発生回路をを利用すればよい。この発明は、プロセスバラツキに対して許容範囲が狭くされたロジックスレッショルド電圧を必要とする各種入力バッファ回路を備えた半導体集積回路装置とそれを用いた情報処理システムに広く利用できる。
【００４１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、第１導電型の１つのＭＯＳＦＥＴと第２導電型の複数からなるＭＯＳＦＥＴとを備え、制御信号により上記複数からなる第２導電型のＭＯＳＦＥＴの合成コンダクタンスが変化するようにされて、かかる合成コンダクタンスと上記第１導電型のＭＯＳＦＥＴのコンダクタンスとの比に従って決定されるロジックスレッショルド電圧が調整可能にされた入力バッファ回路を用い、上記入力バッファ回路における第１導電型のＭＯＳＦＥＴと同様な第１導電型のＭＯＳＦＥＴと、上記制御信号により設定される複数通りの合成コンダクタンスに対応した第２導電型のＭＯＳＦＥＴとの組み合わせからなり、複数通りのロジックスレッショルド電圧をそれぞれが持つようにされた複数個のダミー入力回路及び上記複数個のダミー入力回路に対して外部から共通に所定の基準電圧を供給し、上記複数個のダミー入力回路の出力信号の組み合わせを解読して、上記所望のロジックスレッショルド電圧になるような制御信号を形成することにより、自動的にプロセスバラツキを補うようなロジックスレッショルド電圧を持つ入力バッファ回路を得ることができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置に設けられる入力回路の一実施例を示す概略回路図である。
【図２】図１のＶＬＴ自動制御回路の一実施例を示す回路図である。
【図３】この発明を説明するための入力ＶＬＴ特性図である。
【図４】図２のＶＬＴ自動制御回路の動作を説明するための波形図である。
【図５】この発明が適用されたパーソナルコンピュータシステムの外観と要部概略構成図である。
【符号の説明】
ＣＰＵ…中央処理装置、ＲＯＭ…リード・オンリー・メモリ、ＤＲＡＭ…ダイナミック型ランダム・アクセス・メモリ、ＦＤＤ…フロッピーディスクドライブ、ＦＤ…フラッピーディスク、ｆｉｌｅ Ｍ…ファイルメモリ、ＫＢ…キーボード、ＫＢＤＣ…キーボードコントローラ、ＨＤＤ…ハードディスクドライブ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit device and an information processing system, and relates to a technology that is effective for use in a semiconductor integrated circuit device having an input buffer circuit with a small signal amplitude, such as a PCI bus, and an information processing system.
[0002]
[Prior art]
As an input circuit in a CMOS type semiconductor integrated circuit device such as an MPU (microprocessor) or a memory, a LO-TTL system generally received by a CMOS inverter circuit is used except for high speed and large power consumption. In the LO-TTL system, the specifications of the input threshold voltage are relatively broadly determined as high level side ViH = 2.0V and low level side ViL = 0.8V. However, standard interface specifications have emerged in which the difference between the high level ViH and the low level ViL must be reduced. For example, in PCI (Peripheral Component Interconnect), when the power supply voltage VCC is 3.3V, ViH = 1.5675V and ViL = 1.0725V, and the difference voltage is only 0.495V.
[0003]
[Problems to be solved by the invention]
If the input circuit of the semiconductor integrated circuit device connected to the PCI bus as described above is configured by a CMOS circuit, a process in which the logic threshold voltage falls within the above small voltage range due to a relatively large process variation in the CMOS inverter circuit. It is becoming difficult to control and control, and it becomes expensive to add a special process for adjusting the logic threshold or to select those that fall within the logic threshold. Therefore, it is conceivable to use a differential circuit. In this case, however, a current flows constantly and a problem arises that current consumption increases.
[0004]
An object of the present invention is to provide a semiconductor integrated circuit device including an input buffer circuit capable of automatically setting a desired logic threshold voltage with low power consumption, and an information processing system using the same. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0005]
[Means for Solving the Problems]
The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows. In other words, a single conductivity type MOSFET and a plurality of second conductivity type MOSFETs are provided, and the composite conductance of the plurality of second conductivity type MOSFETs is changed by a control signal, and the synthesis is performed. An input buffer circuit in which a logic threshold voltage determined according to a ratio of conductance and conductance of the first conductivity type MOSFET is adjustable is used, and first conductivity similar to that of the first conductivity type MOSFET in the input buffer circuit is used. And a plurality of dummy transistors each having a plurality of logic threshold voltages, each of which has a plurality of logic threshold voltages. Input circuit and a plurality of dummy input circuits Supplying a predetermined reference voltage to the common externally against decodes the combination of the output signals of the plurality of dummy input circuit to form a control signal such that the desired logic threshold voltage.
[0006]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a schematic circuit diagram of an embodiment of an input circuit provided in a semiconductor integrated circuit device according to the present invention. Each circuit element and circuit block shown in the figure are formed on a single semiconductor substrate such as single crystal silicon by a known CMOS integrated circuit manufacturing technique. In the figure, the MOSFET whose gate portion is marked with a circle is a P-channel type.
[0007]
In the figure, six input buffer circuits are exemplarily shown as representatives. A specific circuit is exemplarily shown as a representative of one of the six input buffer circuits. Other input buffer circuits (not shown) provided as necessary, including the five input buffer circuits shown as examples above, are also constituted by similar circuits.
[0008]
The input signal Vin1 supplied from the input pad 1 provided corresponding to the external input terminal is supplied in common to the gates of the P-channel MOSFET Mp1 and the N-channel MOSFET Mn1. A power supply voltage is supplied to the source of the P-channel MOSFET Mp1. The drains of the P-channel type MOSFET Mp1 and the N-channel type MOSFET Mn1 are connected in common, and an output signal is transmitted to the input of the inverter circuit G1, and an input signal corresponding to the input signal Vin1 is transmitted to the internal circuit (not shown) through the inverter circuit G1.
[0009]
In this embodiment, in order to automatically adjust the logic threshold for determining the high level and low level of the input signal Vin1, there is no particular limitation between the source of the N-channel MOSFET Mn1 and the ground potential point of the circuit. Three N-channel MOSFETs Mn2, Mn3 and Mn4 are provided in parallel. In order for the combination of the three MOSFETs Mn2, Mn3 and Mn4 to dominate and the logic threshold voltage to be determined substantially, the conductance of the MOSFET Mn1 is sufficiently larger than the conductance of these MOSFETs Mn2, Mn3 and Mn4. Is set.
[0010]
Although not particularly limited, the conductance of Mn4 is doubled compared to MOSFET Mn3. That is, the channel lengths of the MOSFETs Mn3 and Mn4 are the same. If the channel width of the MOSFET Mn3 is W0, the channel width of the MOSFET Mn4 is doubled (2 × W0). MOSFET Mn2 has a channel width set to be Wc, and its gate is steadily supplied with a power supply voltage and turned on. As a result, when the MOSFETs Mn3 and Mn4 are in the OFF state, the combined conductance on the N channel side is the minimum determined by the series MOSFETs Mn1 and Mn2. That is, the combination of the MOSFETs Mn1 and Mn2 has the minimum conductance, and the logic threshold voltage determined by the conductance ratio with the P-channel MOSFET Mp1 has the maximum value.
[0011]
Control signals C0 and C1 are applied to the gates of the MOSFETs Mn3 and Mn4, and the MOSFETs Mn3 and Mn4 are turned on in response to the control signals. Since the MOSFET Mn2 is fixedly in an on state, when either one of the MOSFETs Mn3 and Mn4 is in an on state, a combination can be made when both of them are in an on state. A logic threshold voltage can be obtained. Although not particularly limited, the design values of the above four logic threshold voltages of the input buffer circuit mounted on the semiconductor integrated circuit device when adapted to a PCI bus operating at a power supply voltage of 3.3 V are shown in Table 1 below. Set on the street.
[0012]
[Table 1]

[0013]
The control signals C0 and C1 are supplied in common to the gates of the corresponding MOSFETs of the same input buffer circuit. The control signals C0 and C1 are formed by a VLT (logic threshold voltage) automatic control circuit. In order to form the control signals C0 and C1, a pad 7 connected to an external terminal is provided, and a reference voltage Vref is supplied through the pad 7. The reference voltage Vref is a divided voltage formed by series resistors R1 and R2 provided outside, and the power supply voltage is divided to form a reference voltage of 1.40 V corresponding to the VLT2. As will be understood from the description below, the reference voltage Vref may be 1.24 V corresponding to VLT3.
[0014]
Although not particularly limited, the voltage dividing resistor R2 is connected in parallel with a capacitor Cp that serves as both a stabilization of the reference voltage Vref and a time constant circuit that generates a one-shot pulse used for the VLT automatic setting operation described later. Is provided.
[0015]
FIG. 2 shows a circuit diagram of an embodiment of the VLT automatic control circuit. When the input buffer circuit is designed to have four logic threshold voltages VLT1 to VLT4 as described above, three dummy input circuits having the same logic threshold voltages VLT1 to VLT3 are provided. Note that the remaining dummy input circuit corresponding to the VLT 4 can be omitted for the reason described later.
[0016]
The dummy input circuit corresponding to the VLT3 corresponds to two MOSFETs Mn2 and Mn4 which are turned on when the VLT3 is formed with respect to the similar P-channel MOSFET Mp11 and N-channel MOSFET Mn11 of the input buffer circuit. MOSFETs Mn12 and Mn14 are provided. The dummy input circuit corresponding to the VLT2 corresponds to two MOSFETs Mn2 and Mn3 which are turned on when the VLT2 is formed with respect to the similar P-channel MOSFET Mp21 and N-channel MOSFET Mn21 of the input buffer circuit. MOSFETs Mn22 and Mn23 are provided. The dummy input circuit corresponding to the VLT1 is one MOSFET Mn2 which is fixedly turned on when the VLT1 is formed with respect to the similar P-channel MOSFET Mp31 and N-channel MOSFET Mn31 of the input buffer circuit. MOSFET Mn32 corresponding to is provided.
[0017]
As a result, the three dummy input circuits are designed to have three logic threshold voltages VLT1, VLT2, and VLT3 in Table 1. With respect to the design value (target value) as described above, the actually formed input buffer circuit and dummy input circuit are affected by process variations, and the actual logic threshold voltage itself changes. However, the relative values of the respective logic threshold voltages of the input buffer circuit and the dummy input circuit that are simultaneously formed on the same semiconductor substrate are maintained with substantially the same high accuracy. That is, if the logic threshold voltage of the input buffer circuit fluctuates by + 0.1V with respect to the design value due to process variations, the logic threshold voltage of the dummy input circuit similarly changes by + 0.1V.
[0018]
In order to detect such a variation in the logic threshold voltage, a reference voltage Vref such as 1.4 V is supplied from the external terminal to the dummy input circuit. Of the voltage dividing resistors for forming the reference voltage Vref, a capacitor Cp is provided for the ground-side resistor R2. Thus, immediately after the power is turned on, the reference voltage Vref is not generated and rises with a delay. In this embodiment, the reference voltage Vref, which rises late as described above, is supplied to the input circuit G4 having a low logic threshold voltage such as 0.8V which is sufficiently lower than that, and the power-on is detected by the output signal. Then, the pulse generation circuit is activated to generate a one-shot pulse. This pulse is supplied to the clock terminals CK of the flip-flop circuits FF1 to FF3 through the gate circuit (inverter circuit) G5, and drives the MOSFETs Mn12 to Mn32 that substantially determine the logic threshold voltages VLT1 to VLT3 through the gate circuit G6. . That is, the pulse width of the pulse CK is a training period.
[0019]
The reference voltage Vref is a substantially midpoint voltage of the power supply voltage, and turns on both the P-channel MOSFET Mp11 and the N-channel MOSFET Mn11. If the MOSFETs Mn12, Mn14, etc. that determine the logic threshold voltage are in an ON state, a DC current is steadily passed to increase the current consumption, and if the VLT automatic adjustment circuit is in a constantly operating state, If the reference voltage Vref fluctuates due to, for example, and the VLT automatic control circuit responds to the change in the logic threshold voltage of the input buffer circuit, there is a problem that the circuit lacks stability.
[0020]
In this embodiment, as described above, when the power is turned on, the logic threshold voltage due to process variation or the like is detected, held in the flip-flop circuits FF1 to FF3, and the control signals C0 and C1 are formed based on the held signals. It is what you want to do. In the above configuration, the dummy input circuit operation state of the VLT automatic control circuit is not activated only when the power is turned on, so that low power consumption can be maintained and the logic threshold voltage of the input buffer circuit is erroneously changed during normal operation. Therefore, the stability of the circuit can be maintained.
[0021]
FIG. 3 shows an input VLT characteristic diagram for explaining the present invention. The target value of the logic threshold in the PCI interface is 1.32V. In contrast, the input buffer circuit having four logic threshold voltages VLT1 to VLT4 shown in Table 1 and three dummy input circuits having three logic threshold voltages VLT1 to VLT3 are provided. Yes. If the dummy input circuit and the input buffer circuit are formed according to the design value, the dummy input circuit with VLT2 = 1.4V receives the same reference voltage Vref and outputs a high level and a low level. Depending on the output signal, either VLT2 = 1.4V or VLT3 = 1.24V is determined, and an error of 0.08V with respect to the target value is sufficient.
[0022]
A dummy input circuit corresponding to the VLT 4 may be provided, but this can be covered by the output signal of the VLT 3 and can be omitted when the reference voltage Vref is 1.4 V as described above. On the other hand, when the reference voltage Vref is set to 1.24V corresponding to VLT3, a dummy input circuit corresponding to VLT4 is required, and the dummy input circuit of VLT1 = 1.56V is omitted instead. can do. In other words, the maximum value of the process variation in the CMOS circuit can be set to ± 0.24V without any problem. Under such a premise, the above-described variation range can be covered by the dummy input circuit having the above three logic threshold voltages. It is.
[0023]
If the VLT shifts by +0.1 V in a certain semiconductor integrated circuit device due to process variations, the VLT3, VLT2, and VLT1 of the dummy input circuit are shifted to 1.34V, 1.5V, and 1.66V, respectively. However, the reference voltage Vref remains 1.4V as described above, and is at a low level for VLT1, a low level for VLT2, and a high level for VLT3. Therefore, in the circuit of FIG. 2, the output of the gate circuit G1 is at a high level, the outputs of G2 and G3 are at a low level, and these are fetched and held in the flip-flop circuits FF1, FF2, and FF3 by the clock at the time of startup. The output C0 of the gate circuit G7 becomes low level and C1 becomes high level, and the N-channel MOSFET Mn3 of the input buffer circuit is turned off and Mn4 is turned on. For this reason, in the input buffer circuit, the logic threshold voltage (1.34 V) corresponding to VLT3 fluctuated due to the process variation is set, and the difference from the target value is limited to an error of 0.02 V.
[0024]
In the semiconductor integrated circuit device having the same operation as described above, even if a deviation occurs within a range of ± 0.24 V from the logic threshold voltage VLT due to process variations, the VLT automatic control circuit correspondingly corresponds to the deviation in the range of ± 0.24 V. In response, the control signals C0 and C1 are formed, and the deviation due to process variation can be reduced to a range of ± 0.08V with respect to the target value (1.32V).
[0025]
FIG. 4 is a waveform diagram for explaining the operation of the VLT automatic control circuit. When the power supply voltage VDD is turned on, the voltage dividing circuit that forms the reference voltage Vref is delayed in its rise by the action of the capacitor Cp. When the reference voltage Vref reaches 0.8 V, the output signal P-in of the gate circuit G4 changes from the high level to the low level to activate the pulse generation circuit. From this pulse generation circuit, a one-shot pulse CK is generated. This pulse is supplied as a pulse P-out through inverter circuits G5 and G6 to the N-channel MOSFETs that form the above three logic threshold voltages VLT1 to VLT3, and the input VLT is checked.
[0026]
When the reference voltage Vref reaches 1.4V, the output signal of the dummy input circuit is determined and supplied to the inputs of the flip-flop circuits FF1 to FF3. Then, the flip-flop circuits FF1 to FF3 capture and hold the output signal of the dummy input circuit in synchronization with the rising edge of the pulse inverted by the inverter circuit G5 (back edge of the pulse). At this time, since the pulse P-out is set to a low level, the through current in the dummy input circuit is cut off thereafter, and wasteful current consumption is suppressed, and the VLT automatic control circuit responds due to power supply noise or the like, The inconvenience of changing the logic threshold voltage of the input buffer is prevented, and the stability of the circuit operation can be maintained.
[0027]
FIG. 5A is a schematic diagram showing the main part of the external appearance of a personal computer system including a semiconductor integrated circuit device to which the present invention is applied. This is a system incorporating a floppy disk drive FDD, a file memory fileM by DRAM of the present invention as a main memory, and an SRAM as a battery backup. The input / output device is a keyboard KB and a display DP, and a floppy disk FD is inserted into the floppy disk drive FDD. As a result, it becomes a desktop type personal computer capable of storing information in the floppy disk FD as software and the file memory fileM as hardware. Further, although an example applied to a desktop type personal computer is described in this embodiment, the present invention can also be applied to a notebook personal computer and the like, and a floppy disk is described as an example of an auxiliary function, but is not particularly limited.
[0028]
FIG. 5B shows a functional block diagram of the personal computer system to which the present invention is applied. This personal computer includes a central processing unit CPU as the information device, an I / O bus built in the information processing system, a BUS unit, a memory control unit Memory Control Unit for accessing a high-speed memory such as a main memory and an expansion memory, It is composed of a DRAM as a main memory, a ROM in which a basic control program is stored, a keyboard controller KBDC having a keyboard connected to the tip, and the like.
[0029]
Further, a display adapter as a display adapter is connected to the I / O bus, and a display is connected to the tip of the display adapter. The I / O bus has a parallel port Parallel.
A port I / F, a serial port serial port I / F such as a mouse, a floppy disk drive FDD, and a buffer controller HDD buffer that converts the HDD I / F from the I / O bus are connected. Further, an expansion RAM and a DRAM as a main memory are connected to a bus from the memory control unit Memory Control Unit.
[0030]
Here, the operation of this personal computer system will be described. When power is turned on and operation starts, the central processing unit CPU first accesses the ROM through the I / O bus to perform initial diagnosis and initial setting. Then, the system program is loaded from the auxiliary storage device into the DRAM as the main storage memory. The central processing unit CPU operates as an HDD accessing the HDD controller through the I / O bus. When the loading of the system program is completed, the process proceeds according to the user's processing request.
[0031]
The user proceeds with input / output of processing by the keyboard controller KBDC and the display adapter Display adapter on the I / O bus. If necessary, an input / output device connected to the parallel port Parallel Port I / F and the serial port Serial Port I / F is utilized. When the main storage capacity of the DRAM of the present invention as the main storage memory on the main body is insufficient, the main memory is supplemented by the expansion RAM. In the figure, the hard disk drive HDD is described, but it can be replaced with a flash file using a flash memory.
[0032]
The PCI bus is not particularly limited, but is applied to an I / O bus provided via the bus unit BUS unit. Semiconductor integrated circuit constituting an input / output device connected to the ROM, the display adapter Display adapter, the parallel port Parallel Port I / F, and the serial port Serial Port I / F as peripheral circuits connected to the peripheral I / O bus The embodiment circuit is used in the input buffer circuit of the apparatus as described above. In the manufacture of such a semiconductor integrated circuit device, it is not necessary to add a special process. Therefore, the semiconductor integrated circuit device is configured by a semiconductor integrated circuit device that constitutes a peripheral circuit with low power consumption, and contributes to low power consumption of the entire system. . The PCI bus may be applied to a bus to which a central processing unit CPU is connected or a bus to which a memory DRAM is connected.
[0033]
The effects obtained from the above embodiment are as follows. That is,
(1) It is provided with one MOSFET of the first conductivity type and a plurality of MOSFETs of the second conductivity type, and the combined conductance of the plurality of second conductivity type MOSFETs is changed by the control signal. An input buffer circuit having an adjustable logic threshold voltage determined in accordance with a ratio between the combined conductance and the conductance of the first conductivity type MOSFET is used, and a first similar to the first conductivity type MOSFET in the input buffer circuit is used. A combination of a conductivity type MOSFET and a second conductivity type MOSFET corresponding to a plurality of synthetic conductances set by the control signal, and a plurality of logic threshold voltages each having a plurality of logic threshold voltages. For dummy input circuits and the plurality of dummy input circuits Then, a predetermined reference voltage is commonly supplied from the outside, a combination of output signals of the plurality of dummy input circuits is decoded, and a control signal is formed so as to obtain the desired logic threshold voltage. In particular, it is possible to obtain an input buffer circuit having a logic threshold voltage that compensates for process variations.
[0034]
(2) The predetermined reference voltage is substantially equal to the desired logic threshold voltage, and can be easily formed by forming a voltage dividing resistor circuit provided outside, When the range of variation becomes large, an effect is obtained that correction can be made by adjustment on the reference voltage side.
[0035]
(3) By applying to a semiconductor integrated circuit device that can be operated at a low voltage of about 3 V or less, it is possible to obtain an effect that it can be sufficiently applied to low power consumption and a strict input level margin without complicating the process. .
[0036]
(4) The resistor on the reference voltage side of the resistor circuit is provided with a capacitor, and the voltage when the power is turned on is delayed with respect to the power supply voltage. The pulse generation circuit is activated by detecting the input, the training period is secured by the pulse width of the pulse formed by the pulse generation circuit, and the output signal of the dummy input circuit is held in the latch circuit by the end, and the latch By forming the control signal based on the output of the circuit, the operation of the input buffer circuit can be stabilized.
[0037]
(5) The input buffer circuit includes a first conductivity type first MOSFET and a second conductivity type first MOSFET to which an input signal supplied from an external terminal is supplied to a gate, and the second conductivity type MOSFET. The dummy input circuit includes a plurality of second conductivity type second MOSFETs connected in parallel on the source side and turned on by the control signal. The dummy input circuit has the same first conductivity type as the input buffer circuit. 1st MOSFET and 2nd conductivity type 1st MOSFET, and 2nd conductivity type 2nd MOSFET corresponding to the combination turned on by the said control signal, These MOSFETs are turned on by the said pulse It is easy to switch the logic threshold voltage, and the current consumption in the dummy input circuit Can be reduced.
[0038]
(6) A central processing unit and a signal bus to which the central processing unit is connected are connected to the peripheral I / O bus in an information processing system including a peripheral I / O bus connected via a bus unit. As a semiconductor integrated circuit device constituting a peripheral circuit to be operated, a first conductivity type MOSFET and a plurality of second conductivity type MOSFETs are provided, and the plurality of second conductivity type MOSFETs are synthesized by a control signal. The input buffer circuit is configured such that the conductance is changed, and the logic threshold voltage determined according to the ratio of the combined conductance and the conductance of the first conductivity type MOSFET is adjustable. 1st conductivity type MOSFET similar to 1 conductivity type MOSFET and set by the control signal And a plurality of dummy input circuits each having a plurality of logic threshold voltages, each of which has a combination with a second conductivity type MOSFET corresponding to a plurality of combined conductances. A predetermined reference voltage is commonly supplied from the outside, a combination of output signals of the plurality of dummy input circuits is decoded, and a control signal is generated so as to obtain the desired logic threshold voltage. Further, by using an input buffer circuit having a logic threshold voltage that compensates for process variations, it is possible to achieve the effect of realizing low power consumption, operational stability, and cost reduction of the information processing system.
[0039]
The invention made by the inventor has been specifically described based on the embodiments. However, the invention of the present application is not limited to the embodiments, and various modifications can be made without departing from the scope of the invention. Nor. For example, in FIG. 1 and FIG. 2, the input buffer circuit and the dummy input circuit are set to one N-channel side MOSFET as opposed to the above embodiment, and based on this, the combined conductance of the P-channel side MOSFET is set. It may be changed so as to obtain a plurality of logic threshold voltages. Alternatively, one of the MOSFETs constituting the CMOS circuit is formed in parallel, and the input signal and the voltage to be turned off are switched and supplied by a switch to change the combined conductance. It may be. However, in this case, since a DC current is constantly flown by the input of the reference voltage in the dummy input circuit, the reference voltage is supplied only immediately after the power is turned on, and the output signal of the dummy input circuit is supplied. If the latch circuit holds the reference voltage, the reference voltage may be switched to the power supply voltage or the ground potential.
[0040]
A plurality of logic threshold voltages provided in the input buffer circuit may be selected as appropriate in accordance with the input interface specification in which the logic buffer voltages are used. Further, a plurality of logic threshold voltages of the dummy input circuit may be selected in conformity with each. Further, the reference voltage is not necessarily supplied from the external terminal, but may be generated internally. However, in this case, since it is necessary to form with high accuracy without being affected by process variations, for example, a high-accuracy voltage generation circuit using a silicon band gap may be used. The present invention can be widely used in a semiconductor integrated circuit device including various input buffer circuits that require a logic threshold voltage whose tolerance is narrowed with respect to process variations and an information processing system using the same.
[0041]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows. In other words, a single conductivity type MOSFET and a plurality of second conductivity type MOSFETs are provided, and the composite conductance of the plurality of second conductivity type MOSFETs is changed by a control signal, and the synthesis is performed. An input buffer circuit in which a logic threshold voltage determined according to a ratio of conductance and conductance of the first conductivity type MOSFET is adjustable is used, and first conductivity similar to that of the first conductivity type MOSFET in the input buffer circuit is used. And a plurality of dummy elements each having a plurality of logic threshold voltages, each of which has a plurality of logic threshold voltages. Input circuit and a plurality of dummy input circuits On the other hand, a predetermined reference voltage is commonly supplied from the outside, a combination of output signals of the plurality of dummy input circuits is decoded, and a control signal is formed so as to obtain the desired logic threshold voltage. Thus, an input buffer circuit having a logic threshold voltage that compensates for process variations can be obtained.
[Brief description of the drawings]
FIG. 1 is a schematic circuit diagram showing one embodiment of an input circuit provided in a semiconductor integrated circuit device according to the present invention.
FIG. 2 is a circuit diagram showing one embodiment of the VLT automatic control circuit of FIG. 1;
FIG. 3 is an input VLT characteristic diagram for explaining the present invention.
4 is a waveform diagram for explaining the operation of the VLT automatic control circuit of FIG. 2; FIG.
FIG. 5 is an external view and main part schematic configuration diagram of a personal computer system to which the present invention is applied;
[Explanation of symbols]
CPU ... Central processing unit, ROM ... Read only memory, DRAM ... Dynamic random access memory, FDD ... Floppy disk drive, FD ... Flappy disk, file M ... File memory, KB ... Keyboard, KBDC ... Keyboard controller, HDD: Hard disk drive.

Claims (6)

A first conductivity type MOSFET and a plurality of second conductivity type MOSFETs, and the combined conductance of the plurality of second conductivity type MOSFETs is changed by a control signal; An input buffer circuit capable of adjusting a logic threshold voltage determined in accordance with a ratio of the conductance of the first conductivity type MOSFET; and a control circuit for forming the control signal for setting the logic threshold voltage of the input buffer circuit; With
The control circuit is
A combination of a first conductivity type MOSFET similar to the first conductivity type MOSFET in the input buffer circuit and a second conductivity type MOSFET corresponding to a plurality of combined conductances set by the control signal. A plurality of dummy input circuits each having a different logic threshold voltage;
An external terminal for supplying a predetermined reference voltage in common to the plurality of dummy input circuits;
A semiconductor integrated circuit device comprising: a control signal generating circuit that decodes a combination of output signals of the plurality of dummy input circuits and generates a control signal to achieve the desired logic threshold voltage .   2. The semiconductor integrated circuit device according to claim 1, wherein the predetermined reference voltage is substantially equal to the desired logic threshold voltage and is formed by a voltage dividing resistor circuit provided outside.   2. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device is operated at a low voltage of about 3 V or less.   The resistor on the reference voltage side of the resistor circuit is provided with a capacitor. The rise of the reference voltage when the power is turned on is delayed with respect to the power supply voltage to detect the power on and start the pulse generation circuit. A training period is secured by the pulse width of the pulse formed by the generation circuit, and the output signal of the dummy input circuit is held in the latch circuit by the end of the training period, and the control signal is formed based on the output of the latch circuit 3. The semiconductor integrated circuit device according to claim 2, wherein:   The input buffer circuit includes a first conductivity type first MOSFET and a second conductivity type first MOSFET to which an input signal supplied from an external terminal is supplied to a gate, and a source side of the second conductivity type MOSFET. The dummy input circuit includes a plurality of second conductivity type second MOSFETs connected in parallel and turned on by the control signal. The dummy input circuit is a first conductivity type first MOSFET similar to the input buffer circuit. It consists of a MOSFET and a second conductivity type first MOSFET and a second conductivity type second MOSFET corresponding to the combination that is turned on by the control signal. These MOSFETs are turned on only when the power is turned on by the pulse. 5. The semiconductor integrated circuit device according to claim 4, wherein the semiconductor integrated circuit device is in a state. The central processing unit and the signal bus to which the central processing unit is connected include a peripheral I / O bus connected via a bus unit,
A semiconductor integrated circuit device constituting a peripheral circuit connected to the peripheral I / O bus is as follows:
A first conductivity type MOSFET and a plurality of second conductivity type MOSFETs, and the combined conductance of the plurality of second conductivity types is changed by a control signal, and the combined conductance and the first conductivity type are changed. An input buffer circuit with an adjustable logic threshold voltage determined according to a ratio to the conductance of the MOSFET of the type;
A control circuit for forming the control signal for determining a logic threshold voltage of the input buffer circuit;
The control circuit is
A combination of a first conductivity type MOSFET similar to the first conductivity type MOSFET in the input buffer circuit and a second conductivity type MOSFET corresponding to a plurality of combined conductances set by the control signal. A plurality of dummy input circuits each having a different logic threshold voltage;
A combination of an external terminal that supplies a predetermined reference voltage to the plurality of dummy input circuits in common and an output signal of the plurality of dummy input circuits is decoded to obtain the desired logic threshold voltage. An information processing system comprising a control signal generation circuit for forming a control signal.

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