JP3687046B2

JP3687046B2 - Electronic equipment

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Publication number: JP3687046B2
Application number: JP2000604406A
Authority: JP
Inventors: 一夫山木戸
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1999-03-10
Filing date: 1999-03-10
Publication date: 2005-08-24
Anticipated expiration: 2019-03-10
Also published as: WO2000054259A1

Description

技術分野
本発明は、アナログ信号処理技術さらにはアナログデータ信号をディジタルデータ信号に変換する信号処理システムに関し、例えば磁気ディスクから読み出した信号を処理するハードディスクドライブ装置に利用して有効な技術に係わり、特に読み出し信号や書き込み信号を生成するリードチャネルの高速化かつ低消費電力化、さらには図１１に示されるように、ハードディスク装置を含む電子装置の高速化、小型化、経済化に有効な技術に関するものである。
背景技術
近年の情報化社会の進展に対応して、各種情報やデータをディジタル化して記録するための記録装置には、より一層の高速化と大容量化が求められている。このような要求に応える記録装置の一つにハードディスク装置がある。
ハードディスク装置は、例えば図１２に示されているように、磁気ヘッドＨＤを駆動して２値化されたディジタルデータを磁気記録ディスクに書き込むためのパルス電流を生成するライトアンプと磁気ヘッドＨＤを介して読み出したデータ信号を増幅するリードアンプを含むリード／ライト実行部１１、該リード／ライト実行部１１により読み出されたデータの照合等を行なう信号処理部１２、データを外部装置とのデータ授受に適した形式にフォーマット変換する等の機能を有したフォーマット制御部１３、ディスク回転軸を駆動するスピンドルモータＳＰＭや磁気ヘッドを保持するアーム（ピックアップ）を移動させるボイスコイルモータＶＣＭを制御してディスク回転数やヘッドの位置を調整するサーボ制御部１４、ホストコンピュータ２０等の外部装置との接続やディスク装置全体の制御を行なうディスクコントロール部１５等から成る。
このうちディスクから読み出されたデータの照合等を行う信号処理部１２は、ディスクの読み出し／書き込み速度を左右するため特に高速信号処理が要求されるので、アンプやフィルタ、アナログ／ディジタル変換器（以下、Ａ／Ｄ変換器と記す）などからなるアナログ信号処理回路（リードチャネルと呼ばれる）とディジタル信号処理回路とを最適に混載させた半導体集積回路（以下、リードチャネルＬＳＩと称する）で実現される。
図１３は、リードチャネルＬＳＩに内蔵されている機能ブロックのうちリード処理側の概略構成例を示す。
可変利得増幅回路ＶＧＡは読み出し信号の増幅回路で、磁気ヘッド等が持つ非線形の電磁気特性で劣化減衰した読み出し信号の振幅を、所定の振幅レベルに可変増幅する機能回路である。
フィルタ回路ＦＩＬは、後段のＡ／Ｄ変換器ＡＤＣにおけるＡ／Ｄ変換動作に伴って生じる折り返し雑音を前もって除去するとともに、読み出し信号から最大限の有効情報を引き出すために、ディスクの内周部と外周部とで異なるデータレートに応じてカットオフ周波数をこまめに、具体的には概略１ＭＨｚ程度の間隔で切り替えることが要求される。
ディジタル信号処理部ＤＳＰでは、読み出した信号の振幅レベルやデータ速度等の検出を行ない、書込みデータと読み出した信号との照合がとれるように上記可変利得増幅回路ＶＧＡやフィルタ回路ＦＩＬへの制御情報、Ａ／Ｄ変換器のサンプリングクロック等のタイミング情報を生成して、同一半導体集積回路内のタイミングコントロール回路部ＴＧＣ又は外部のマイコン等のコントロールＬＳＩに供給し、これらを介して例えば検出されたレベルが所望の値になるように、利得可変増幅回路ＶＧＡがフィードバック制御される。
また、Ａ／Ｄ変換器ＡＤＣのサンプリングクロックの周波数や位相は、上記データレート検出信号に基づいて上記タイミングコントロール回路部ＴＧＣに設けたシンセサイザ又は位相ロックトループ（ＰＬＬ：Phase Locked Loop）回路を制御することによって調整される。
ところで、上記した機能回路を含む従来のリードチャネルＬＳＩは、各機能回路が電圧入力・電圧出力の回路構成で実現されている。例えば、Ａ／Ｄ変換回路について言えば、第１の文献；アイ・エス・エス・シー・シー９８、ダイジェストオブテクニカルペーパー、セッション９に発表された３件、エフ・エー９．６〜９．８、１９９８年２月（ISSCC98，Digest of Technical Papers，February 1998，FA 9.6-9.8）に示されているように、いずれも入力アナログ信号は電圧である。
一方、フィルタ回路に関しては、高周波特性に優れ、低電源電圧を用いて低消費電力で実現できる非サンプリング（コンティニュアス・タイム）型電流駆動フィルタ回路が近年多く用いられている。しかし、その多くは入力・電圧を電流に変換し、その電流をキャパシタＣに充放電させて電圧に変換するいわゆるｇｍ−Ｃ回路又はＯＴＡ（Operational Transconductance Amplifier）−Ｃ回路で実現されている。この例としては第２の文献；アイ・イー・イー・イー、ジャーナルオブソリッドステートサーキッツ、３２巻４号、４９９ページから５１２ページ、１９９７年４月（IEEE Journal of Solid-State Circuits，ＶOL．32，NO．4，April 1997，pp．499-513）等がある。
また、電流駆動タイプのフィルタ回路の他の方式としては、電流ミラー回路を１次完全積分回路及び係数回路として用いたものが提案されており、該１次完全積分回路又は係数回路の入力信号及び出力信号は電流とされている。
しかし、それらの基本回路を組み合わせて構成したリードチャネルＬＳＩに必要な高次フィルタ、具体的には７次のローパス・フィルタ等に対する入力信号としては電圧信号が用いられており、電圧／電流変換回路を上記フィルタの前段に付加している。この例としては、第３の文献；アイ・イー・イー・イー、ジャーナルオブソリッドステートサーキット、３３巻３号、４２７ページから４３８ページ、１９９８年３月（IEEE Journal of Solid-State Circuits，ＶOL．33，NO．3，March 1998，pp．427-438）等がある。
さらに、上記公知文献には記載されていないが、フィルタ回路からの電流出力信号を前述の電圧入力型のＡ／Ｄ変換回路に供給するには、フィルタ回路とＡ／Ｄ変換回路との間に電流／電圧変換回路が不可欠である。
しかしながら、上記した従来のアナログ・フロント・エンド部の構成には、次のような問題がある。すなわち、各機能回路内部又は回路間に電圧／電流変換又は電流／電圧変換回路を複数個設ける必要があり、それによって、回路規模並びに消費電力の増加を招く。しかも、さらに大きな問題となるのは、電圧／電流変換に伴なって信号振幅及び周波数帯域の劣化、信号の位相ずれが生じ、今後さらに要求が高まるハードディスクドライブ装置の高速化に対応することが難しくなることである。
さらに、フィルタ回路に用いられる完全積分回路は、電源電圧で制限されない範囲においてその入出力電流利得が信号周波数に逆比例する特性を有するため、フィルタ回路の設計は比較的容易である。しかし反面、完全積分回路は、例えば直流電流の入力または意図しない入力オフセットの発生があると、利得が無限大になって出力信号が飽和するため、単独ではフィルタ回路として使用できず、安定化のためには別に帰還回路が必要である。したがって、１次の完全電流積分回路はその内部に帰還パスを有するほか、１次フィルタ回路としても別に帰還回路を有するため、高次のフィルタを実現するにはより多数のトランジスタと消費電力が必要となる。
本発明の目的は、回路規模並びに消費電力の増加を招くことなく高速・高周波動作でアナログ信号処理が可能な電子装置を実現し、例えば磁気ディスクのリード・ライト信号を処理する高速・低消費電力のリードチャネルＬＳＩを提供することにある。
また、本発明の他の目的は、上記した高速動作のリードチャネルＬＳＩを用いて、市場の高速化要求に応えることができるハードディスクドライブ装置、ひいてはハードディスク装置の実現に寄与することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、アナログデータ信号をディジタルデータ信号に変換する信号処理システムにおいて、システムを構成するフィルタ回路として電流入力・電流出力型の回路を、またＡ／Ｄ変換器として電流入力型の回路を用いるとともに、フィルタ回路の前段には受信したアナログ入力信号を電流に変換して出力する電圧／電流変換回路（もしくは電圧入力・電流出力型増幅回路）を設けるようにした。さらに、上記フィルタ回路は、不完全電流積分回路を用いて構成するようにした。
上記した手段によれば、電圧入力・電圧出力型のフィルタ回路および電圧入力型のＡ／Ｄ変換器を用いたシステムに比べて高周波数特性が向上する。また、フィルタ回路の前段に電圧／電流変換回路を設けるとともに、フィルタ回路を電流出力型とし、Ａ／Ｄ変換器を電流入力型としているため、フィルタ回路とＡ／Ｄ変換器との間に電圧／電流変換回路を設ける必要がなく、システム全体を簡略化することができ、消費電力を低減することができる。しかも、従来のように電流入力・電圧出力型のフィルタ回路を用いるシステムでは高次のフィルタ回路を構成する場合に１次や２次の低次のフィルタを組み合せて構成するが、その場合各フィルタ間に電圧／電流変換回路が必要になるのに対し、本発明では電流入力・電流出力型のフィルタ回路を用いているため高次フィルタ回路を構成する場合に電圧／電流変換回路が不要となり、その分消費電力が少なくて済むようになる。
また、本発明をハードディスクドライブ装置に適用する場合には、図１に例示されるように、リードアンプの出力信号すなわちリードチャネルＬＳＩへの入力信号が電圧信号であることを前提に、リードチャネルＬＳＩのアナログ信号処理部の初段に設けられる可変利得増幅回路ＶＧＡに電圧／電流変換手段を設け、可変利得増幅回路ＶＧＡの出力電流信号の振幅を上記した外部のマイクロコンピュータ等からレジスタＲＥＧの設定値を書き換えることによって制御できるようにし、かつ可変利得増幅回路ＶＧＡの出力電流信号を後段の電流入力・電流出力型フィルタ回路の入力端子に直接入力できるようにした。
また、高速Ａ／Ｄ変換回路の変換精度劣化を最小限に抑えるために必要とされるトラック・ホールド回路（サンプル・ホールド回路とも呼ばれる）を電流信号トラック・ホールド回路とし、前段の電流入力・電流出力型フィルタ回路の出力電流信号をＡ／Ｄ変換回路に直接入力できるようにした。これらにより、上記各機能回路からの出力信号の振幅や周波数帯域の劣化を最小限に抑えることが可能である。
また、上記電流入力・電流出力型フィルタ回路を、内部に帰還パスを有しない１次不完全積分回路を係数回路として用いて構成した。不完全積分回路は、受動型素子である抵抗と容量からなるローパスフィルタと同様に、直流電流入力に対しては出力が一定値に収束するから単体でも安定な１次フィルタを実現できる。これにより、高次のフィルタを実現するのに、従来のフィルタ回路のように積分回路内に帰還パスを有する１次完全積分回路を用いるのに比較して、大幅にトランジスタ数を減少させ、かつ消費電力を低減することが可能である。
なお、上記した手段の説明に含まれる可変利得回路、電圧／電流変換回路、電流積分回路、フィルタ回路及び電流信号トラック・ホールド回路の具体的な構成例は、後述の実施形態の説明の中において明らかにされる。
【図面の簡単な説明】
図１は、本発明に係るハードディスク装置に用いられるリードチャネルＬＳＩのブロック構成図、
図２は、リードチャネルＬＳＩを構成する電圧／電流変換回路を示す回路図、
図３は、リードチャネルＬＳＩを構成する電圧／電流変換回路の実施例とバイアス電流回路を示す回路図、
図４は、リードチャネルＬＳＩを構成する電圧／電流変換回路の電流オフセット補償回路を示す回路図
図５は、図３に示した電圧／電流変換回路のシミュレーション結果を示す入力・電圧−ドレイン電流特性図、
図６は、不完全電流積分回路を用いて構成される２次フィルタ回路のブロック構成図、
図７は、不完全電流積分回路を用いて構成される１次フィルタ回路のブロック構成図、
図８は、不完全電流積分回路を用いて構成される等リップル７次ローパスフィルタ回路のブロック構成図、
図９は、図８に示されている７次ローパスフィルタ回路の解析シミュレーション結果を示す群遅延および電流利得の周波数特性図、
図１０は、Ａ／Ｄ変換器用電流トラック・ホールド回路の回路図、
図１１は、本発明に係る電子装置のブロック構成図、
図１２は、本発明に係るハードディスクドライブ装置の構成例を示すブロック図、
図１３は、従来のハードディスク用リードチャネルの機能を示すブロック構成図、
図１４は、従来の電圧／電流変換回路の一例を示す回路図、
図１５は、従来の電圧／電流変換回路の他の例を示す回路図、
図１６は、本発明装置を構成する電流入力・電流出力型フィルタに用いた不完全積分回路の回路図、
図１７は、従来の完全電流積分回路の一例を示す回路図、
図１８は、完全電流積分回路を用いて構成される従来の２次フィルタ回路のブロック構成図、
図１９は、完全電流積分回路を用いて構成される従来の１次フィルタ回路のブロック構成図である。
発明を実施するための最良の形態
図１は本発明を適用して有効なハードディスク装置に用いられるリードチャネルＬＳＩ１０の構成の一例をブロック図で示したものである。
ＶＧＡは磁気ディスクからの読み出し信号を増幅する可変利得増幅回路で、磁気ヘッド等が持つ非線形の電磁気特性で劣化減衰した読み出し信号の振幅を、所定の振幅レベルに可変増幅する機能を有する。ＦＩＬは、後段のＡ／Ｄ変換器ＡＤＣにおけるＡ／Ｄ変換動作に伴って生じる折り返し雑音を前もって除去するとともに、読み出し信号から最大限の有効情報を引き出すためのフィルタ回路である。
ＤＳＰは、読出し信号レベルやデータレート等の検出を行ない、書込みデータと読み出した信号との照合がとれるように上記可変利得増幅回路ＶＧＡやフィルタ回路ＦＩＬへの制御情報、Ａ／Ｄ変換器ＡＤＣのサンプリングクロック等のタイミング情報を生成するディジタル信号処理回路である。
また、ＴＧＣは上記ディジタル信号処理回路ＤＳＰからの制御情報に基づいて上記可変利得増幅回路ＶＧＡやフィルタ回路ＦＩＬ、Ａ／Ｄ変換器ＡＤＣに対する制御信号を形成し出力するタイミングコントロール回路部で、その制御信号により例えば利得可変増幅回路ＶＧＡは検出されたレベルが所望の値になるようにフィードバック制御される。一方、フィルタ回路ＦＩＬは、タイミングコントロール回路部ＴＧＣからの制御信号によりディスクの内周部と外周部とで異なるデータレートに応じてカットオフ周波数が概略１ＭＨｚ程度の間隔で切り替えられる。
さらに、Ａ／Ｄ変換器ＡＤＣは、タイミングコントロール回路部ＴＧＣによりサンプリングクロックφｓのタイミングが調整されることによって読出し信号波形のサンプリングポイントのずれが補正される。
また、この実施例では、上記可変利得増幅回路ＶＧＡに付随してレジスタＲＥＧが設けられており、可変利得増幅回路ＶＧＡは、その出力電流信号の振幅が、外部のマイコン等からレジスタＲＥＧの設定値を書き換えることによって制御されるように構成されている。同様に、上記フィルタ回路ＦＩＬに対しても外部のマイコン等から設定値を書き換えることができるレジスタを設けて、そのレジスタの設定値によりフィルタ回路のカットオフ周波数等の周波数特性を変えることができるように構成してもよい。
特に制限されるものではないが、上記可変利得増幅回路ＶＧＡとレジスタＲＥＧ、フィルタ回路ＦＩＬ、Ａ／Ｄ変換器ＡＤＣ、ディジタル信号処理部ＤＳＰおよびタイミングコントロール回路部ＴＧＣは、単結晶シリコン基板のような１個の半導体チップ上において半導体集積回路として形成される。また、図示しないが、上記リード系の回路の他、磁気ヘッドＨＤを駆動してディスクに対する書込みを行なうライトアンプに供給する書込み信号を形成して出力するライト系の回路も同一の半導体チップ上に形成される。
図１のシステムにおいては、磁気記録されたディスクの情報は、例えば磁気抵抗素子を用いた磁気ヘッド（以下、ＭＲヘッドと称する）ＨＤによって電気信号に変換され、リードアンプ１１によって増幅される。このリードアンプ１１の出力信号は一般に電圧信号である。
この実施例のリードチャネルＬＳＩでは、上記リードアンプ１１の出力信号すなわちリードチャネルＬＳＩの入力信号が電圧信号であるのに対応して、その信号が入力される可変利得増幅回路ＶＧＡとして、例えば図２〜図４に示すような電圧入力・電流出力型増幅回路を用い、可変利得増幅回路ＶＧＡの出力電流信号を後段のフィルタ回路ＦＩＬに直接入力できるように構成されている。また、フィルタ回路ＦＩＬとして図６〜図８に示すような電流入力・電流出力型のフィルタ回路を用いている。
さらに、Ａ／Ｄ変換器ＡＤＣは、高速動作時における回路の変換精度劣化を最小限に抑えるために、図１０に示すような電流信号トラック・ホールド回路を用い、前段の電流入力・電流出力型のフィルタ回路ＦＩＬの出力電流信号をＡ／Ｄ変換器ＡＤＣに直接入力できるように構成されている。
以上のように電流入力・電流出力型の増幅回路とフィルタ回路を用いることにより、上記各機能回路からの出力信号の振幅や周波数帯域の劣化、信号の位相ずれを最小限に抑えることが可能となる。
なお、可変利得増幅回路ＶＧＡとして図２に示されているような電圧入力・電流出力型増幅回路を用いる代わりに、利得可変な電流増幅回路の前段に電圧／電流変換回路を設けた構成とすることも可能である。
ところで、電圧／電流変換回路としては、以下のような従来技術が知られている。
図１４は従来技術による電圧／電流変換回路の第１の例である。この回路は、正負対称の電圧入力信号Ｖin⁺，Ｖin^-に対して、それぞれドレイン端子がカレントミラー回路ＣＭに接続され互いにゲート・ソース間のバイアス動作点が異なり飽和領域動作する２つのＭＯＳトランジスタＭ１とＭ３、Ｍ２とＭ４のドレイン電流をそれぞれ合成し、正電圧入力信号Ｖin⁺に対応してＭ１，Ｍ３に流れる電流から負電圧入力信号Ｖin^-に対応してＭ４，Ｍ２に流れる電流を差し引くように構成されている。これによって、電圧入力信号Ｖin⁺，Ｖin^-に対する線形の電流出力信号Ｉoutを得ることができる。
なお、電流出力信号Ｉoutの振幅は、Ｍ１，Ｍ３のゲート間およびＭ２，Ｍ４のゲート間のバイアス電位差ＶＢの値で制御される。このような回路に関しては、第４の文献-ＩEEE JOURNAL OF SOLID-STATE CIRCUITS，ＶOL.26，NO.9，SEPTEMBER 1991，pp1293-1301等に記載がある。
また、図１５は前記第３の文献に記載された従来技術による電圧／電流変換回路の第２の例である。
この回路は、正負対称の電圧入力信号Ｖin⁺，Ｖin^-に対して、それぞれ互いにドレイン・ソース間のバイアス動作点が異なりトライオード領域（非飽和領域）で動作する２つのＭＯＳトランジスタＭ１とＭ２、Ｍ３とＭ４のドレイン電流を合成し、正入力・電圧信号Ｖin⁺に対応してＭ１，Ｍ４に流れる電流から負入力・電圧信号Ｖin^-に対応してＭ２，Ｍ３に流れる電流を差し引くことによって、電圧入力信号に対する線形の電流出力信号Ｉoutを得ることができる。なお、出力電流の振幅は、Ｍ１〜Ｍ４のドレイン側に直列形態に挿入されたＭＯＳトランジスタＭ５〜Ｍ８のゲート端子に印加されているバイアス電圧ＶwpとＶwnの差電圧値で制御される。
しかしながら、上記従来の電圧／電流変換回路は、いずれも線形出力電流信号は正負対称の電圧入力信号に対するドレイン電流の差分として得られるものであり、単相の電圧入力信号では十分な線形性が得られない。電流の差分を得るためには、正負電流信号のいずれか一方を反転して加算する必要がある。例えば、電流反転加算の最も簡易で実用的な回路はカレントミラー回路を用いる形式であるが、信号の一方のみを反転することは、交流信号、特に高周波領域の信号に対しては信号間の遅延差を生じ、正負電流信号間の正確な差分を得ることができない。そこで、図１４および図１５の回路では、差動入力形式としているが、それによって回路の構成素子数が多くなる。
また、高速・高周波回路をＭＯＳトランジスタで実現する場合、可能な限りＰチャネルトランジスタより高速のＮチャネルトランジスタのみを用いて構成するのが一般的であるが、上記した従来回路では正負信号の差分をとるための反転加算回路としてのカレントミラー回路にＰチャネルトランジスタを用いらざるを得ないため、高周波領域での適用に制限がある。つまり、回路の動作帯域が制限されてしまう。
図２は上記した従来技術の問題点を解決するためになされた本発明に係る電圧／電流変換回路の第１の実施例である。第１の定電流源（電流値ＩB）と、ゲートに固定電位（ＶGC）が印加された第１のＭＯＳトランジスタＭ１と、ゲートが上記ＭＯＳトランジスタＭ１のドレインに接続された第２のＭＯＳトランジスタＭ２が電源電位と接地電位間に直列形態に接続されている。そして、上記第１の定電流源およびトランジスタＭ１，Ｍ２と並列に、第２の定電流源（電流値ＩB）と、ゲートに上記と同じ固定電位（ＶGC）が印加された第３のＭＯＳトランジスタＭ３と、ゲートが上記ＭＯＳトランジスタＭ２のゲートに接続された第４のＭＯＳトランジスタＭ４が電源電位と接地電位間に直列形態に接続されてカスコード・ミラー回路が構成されている。
このカスコード・ミラー回路に対して、上記ＭＯＳトランジスタＭ２と並列に接続されゲートに電圧入力信号Ｖinが入力されるようにされた第５のＭＯＳトランジスタＭ５を設けることにより、ＭＯＳトランジスタＭ３のドレインから入力信号Ｖinに対応した電流信号Ｉoutを得るように構成されている。ここで、ゲートにバイアス電圧ＶGCが印加されたＭＯＳトランジスタＭ１とＭ３は、回路の周波数特性を伸ばす働きがある。
上記のカスコード・ミラー回路は、例えば図１６に示されているような電流積分回路への応用例として、前記第３の公知文献において紹介されている。すなわち、図１６の積分回路では、図２のＭＯＳトランジスタＭ２に対応したトランジスタＭ２のゲートと接地電位間に容量Ｃ1が接続され、ＭＯＳトランジスタＭ１のドレインに入力された電流Ｉinが上記容器Ｃ1によって積分され、ＭＯＳトランジスタＭ３のドレインから電流出力Ｉoutを得るようにしている。
この従来の電流積分回路では、入力電流ＩinがＭＯＳトランジスタＭ１のドレイン側に入力されており、この入力電流Ｉinの変化によってＭＯＳトランジスタＭ１のドレイン電位が例えば高い値に変動すると、Ｍ２のドレイン電圧すなわちＭＯＳトランジスタＭ１のソース電位が低くなり、このフィードバック作用によりＭＯＳトランジスタＭ１のドレイン電位の変化を減少させるように動作することによって、電流入力部のインピーダンスを小さくできる。言い換えると、ＭＯＳトランジスタＭ１とＭ２からなる入力部のコンダクタンスを大きくすることができ、これによって高周波特性が改善される。ここで、上記回路の積分容量Ｃ1を除けば電流反転アンプとして使用できることが分かる。
図２の実施例の電圧／電流変換回路は、ＭＯＳトランジスタＭ１のソース電位がドレイン電位よりも低インピーダンスで安定した値に維持される。しかも、前記公知例（図１６）のような積分回路として使用する場合には、ＭＯＳトランジスタＭ１のソース電位が低過ぎるため電流入力点としては使用しにくいが、そのＭ１のソース電位が低いという特徴が電圧／電流変換回路には好適である。
つまり、図２の実施例回路においては、ＭＯＳトランジスタＭ２と並列に接続されたＭＯＳトランジスタＭ５のゲートに電圧入力信号Ｖinが入力されており、このＭＯＳトランジスタＭ５のゲート電圧信号Ｖinは、ＭＯＳトランジスタＭ５をリニア特性を示す非飽和領域（トライオード領域）で動作させるのに必要十分な範囲で比較的高めの電圧であることを必要とするが、ドレイン電位が低いほどゲート電圧信号を低くすることができる。そのため、本発明の目的を達成する上では最適である。すなわち、図２の回路形式によれば、電圧／電流変換回路全体、ひいてはこの電圧／電流変換回路を含んで構成されるリードチャネルＬＳＩ全体の電源電圧を下げて消費電力を低減することができる。
ところで、非飽和領域で動作する上記ＭＯＳトランジスタＭ５のドレイン電流ＩD5とドレイン電圧ＶD5、ゲート電圧Ｖinの関係は次式、
-ＩD5＝Ｋ5｛（Ｖin−Ｖth5）ＶD5−ＶD5²／２｝
＝Ｋ5ＶD5Ｖin−Ｋ5ＶD5（Ｖth5＋ＶD5／２）−−（１）
で表わされる。ここで、Ｖth5はトランジスタＭ５のしきい値電圧、Ｋ5はトランジスタＭ５のトランスコンダクタンス定数である。この定数Ｋ5は、Ｍ５のチャネルコンダクタンス・フィッティングパラメータをβo、ゲート幅をＷ、ゲート長をＬで表わしたときに、Ｋ5＝βo・(W/L)で与えられる。
一方、トランジスタＭ２のドレイン電流ＩD2は
-ＩD2＝ＩB-ＩD5 −−−−−−−−（２）
である。この電流ＩD2は、Ｍ２とＭ４が同一サイズで同一特性のトランジスタのとき、ミラー電流としてＭ４にコピーされるから-ＩD2＝ＩD4であり、式（２）より
-Ｉout＝ＩB-ＩD4＝ＩD5 −−−−−−−−（３）
となることが分かる。さらに、Ｖin＝ＶIB＋ｖin（ただしＶIBは直流バイアス電圧、ｖinを交流信号成分）とすれば、対応する電流信号ＩD5は、上記式（１）より次式のように書き表せる。
ＩD5B+iD5＝Ｋ5ＶD5(ＶIB−Ｖth5−ＶD5／２)＋Ｋ5ＶD5ｖin−−（４）
したがって、Ｍ５のドレイン電圧ＶD5が一定値ならば、ドレイン電流ＩD5の交流信号成分ｉD5はゲート電圧Ｖinの交流信号成分ｖinに完全に比例することが分かる。すなわち、
-iD5＝Ｋ5ＶD5ｖin −−−−−−−−（５）
である。また、Ｍ５のドレイン電圧ＶD5はＭ１のゲート電位ＶGCを変化させることによって任意に変えることができるので、図２の電圧／電流変換回路の利得はバイアス電圧ＶGCによって所望の値に可変することが出来る。
以上より、図２の電圧／電流変換回路は、正負入力電流信号の差分をとることなく、単相電圧入力信号でも十分な線形性の電流出力を得ることができ、かつ高速・高周波動作が可能となる。
すなわち、カスコード・ミラー回路を用いることにより、上記第１のＭＯＳトランジスタＭ１のソースを低インピーダンスに、つまり、電流の変化に対して電位の変化を小さく抑えることができるので、非飽和領域で動作する第５のＭＯＳトランジスタＭ５のゲート電圧信号をＶinを直接的かつ線形的に電流信号Ｉoutに変換できる。
また、それによって、正負対称の電流信号を反転加算させるためのカレントミラー回路等が不要となり、かつ信号経路のトランジスタはＮチャネルＭＯＳトランジスタだけで構成されるので、高速・高周波領域への適用が容易である。さらにまた、この実施例の電流／電圧変換回路はＭＯＳトランジスタのみで構成できるから、安価な論理専用ＬＳＩプロセスで実現することができる。
なお、図２には示されていないが、バイアス電圧ＶGCを変える手段は容易に得ることができる。例えば外部からの制御信号によってレジスタの値を変更し、その値に対応した電圧を発生させるディジタル／アナログ変換回路を用いて構成することができる。あるいは、複数の定電流源の電流ＩBを、選択スイッチ等を介して所定の抵抗回路に供給して電圧を発生させて上記バイアス電圧ＶGCとするとともに、レジスタの設定値に対応して上記
電流ＩBの値を選択することでＶGCを変えるように構成してもよい。また、電圧／電流変換回路の利得制御は、ＭＯＳトランジスタＭ１のゲート電圧ＶGC以外に、バイアス電流ＩBを変えることによっても実現できる。
図３は、図２の基本構成回路を応用して正負対称の電圧／電流変換信号すなわち作動出力電流を得ることができる具体的な回路構成例を示したものである。図２の基本構成回路では、前記式（４）からも分かるように、出力電流Ｉoutには直流成分ＩD5Bが含まれており、この直流成分は式（４）および式（５）より次式、
ＩD5B＝Ｋ5ＶD5(ＶIB−Ｖth5−ＶD5/２) −−−−−（６）
にて表わされることが分かる。かかる直流成分は次段の回路（図１のシステムではフィルタ回路）に対して入力オフセットとなる。
そこで、図３の実施例では、図２における電圧／電流変換回路の定電流ＩBを流す定電流用トランジスタ（ＭＢ８〜ＭＢ１１，ＭＢ１４〜ＭＢ１７）のバイアス電圧を発生するバイアス回路部２１を工夫することにより、出力電流Ｉoutの直流成分をなくすようにした。
すなわち、図３の実施例においては、電源電圧端子間に直列形態に接続されたＭＯＳトランジスタＭＢ１〜ＭＢ３からなるプリバイアス段と、同じく電源電圧端子間に直列形態に接続されたＭＯＳトランジスタＭＢ４〜ＭＢ７からなり前記ＭＢ１とＭＢ４とがカレントミラー接続された主バイアス段と、ＭＢ４のドレイン電圧が反転入力端子に印加されＭＢ１ドレイン電圧が非反転入力端子に印加されてＭＢ５のゲート電圧を発生する作動アンプＡＭＰＢとによって、バイアス回路部２１が構成されている。そして、ＭＢ１のドレイン端子と接地端子との間にバイアス定電流ＩB2を流す定電流源を設けるとともに、ゲートにＶGCが印加された定電流用トランジスタＭＢ２とゲートにＶIBが印加された定電流用トランジスタＭＢ３のカスコード構成により、ＭＢ３のドレイン電位が概ね入力トランジスタＭ５のドレイン電位と等しくなるようにして、上記の式（６）で表わされた直流電流を出力電流+Ｉout及び-Ｉoutから差し引いてキャンセルできるようにしている。
なお、上記作動アンプＡＭＰＢと主バイアス段（トランジスタＭＢ４〜ＭＢ７）は、特に限定されるものではないが、電源電圧ＡＶＤＤの変動や周囲温度の変化及び入力電流信号に対して、信号変換部２２，２３とオフセット調整部２４，２５の定電流源Ｍ８〜Ｍ１９の電流値を安定化させるためのものである。この実施例においては、図２の電圧／電流変換回路の定電流源を、各々直列形態に接続された２個のＰチャネルＭＯＳトランジスタにより構成して定電流特性を向上させている。
信号変換部は、正信号変換部２２と負信号変換部２３とからなり、これらの信号変換部は、それぞれ前述した図２の電圧／電流変換回路に対応した構成を有する。また、オフセット調整部２４，２５は、後述する図４の電流オフセット補償回路と組み合わせて、出力電流Ｉoutの直流成分をさらに高精度にキャンセルするためのものである。このキャンセル動作については、以下に詳細に述べる。
オフセット調整部２４は電源電圧端子間に直列形態に接続された４個のＭＯＳトランジスタＭＢ１２，ＭＢ１３，Ｍ６，Ｍ７により構成され、各々信号変換部２２を構成するＭＯＳトランジスタＭＢ１０，ＭＢ１１，Ｍ３，Ｍ４のゲート電圧と同一の電圧がゲートに印加されており、これによってＭ６のドレインからは正信号変換部２２の出力電流+Ｉoutと同じ電流が出力される。また、Ｍ１６のドレインからは負信号変換部の出力電流-Ｉoutと同じ電流が出力される。また、オフセット調整部２５は電源電圧端子間に直列形態に接続された４個のＭＯＳトランジスタＭＢ１８，ＭＢ１９，Ｍ１６，Ｍ１７により構成され、各々信号変換部２３を構成するＭＯＳトランジスタＭＢ１６，Ｍ１７，Ｍ１３，Ｍ１４のゲート電圧と同一の電圧がゲートに印加されており、これによってＭ１６のドレインからは負信号変換部２３の出力電流-Ｉoutと同じ電流が出力される。
これらの出力はともに直流オフセットのモニター電流+Ｉofs，-Ｉofsとして、それぞれ図４の電流オフセット補償回路に供給される。上記各出力電流+Ｉout，-Ｉout，+Ｉofs，-Ｉofsが出力される端子と接地端子との間には、上記電流オフセット補償回路からのオフセット調整信号＋ＶＯＦ，−ＶＯＦによりゲートが制御されるＭＯＳトランジスタＭ１８〜Ｍ２１が接続されている。
図４の電流オフセット補償回路は、ＭＯＳトランジスタＭＣ１〜ＭＣ７で構成された第１のカスコード・ミラー回路３１と、ＭＣ８〜ＭＣ１４で構成された第２のカスコード・ミラー回路３２と、ＭＯＳトランジスタＭＣ１５と定電流源ＩＣで構成されたバイアス回路３３と、ＭＯＳトランジスタＭＣ１６〜ＭＣ２０からなる差動アンプ３４とによって構成されている。そして、この差動アンプ３４は、上記バイアス回路３３のＭＯＳトランジスタＭＣ１５とカレントミラー接続されて定電流源ＩＣに流れる電流と同一のバイアス電流が流されるＭＯＳトランジスタＭＣ１６と、ソース共通結合されたＭＯＳトランジスタＭＣ１７，ＭＣ１８と、カレントミラー結合されたＭＯＳトランジスタＭＣ１９，ＭＣ２０とによって構成されている。
第１のカスコード・ミラー回路３１において、トランジスタＭＣ３のドレインと接地電位との間に接続された素子ＭＣ２１は、ＭＯＳトランジスタのゲート容量を利用した容量素子で、モニター電流+Ｉofsまたは-Ｉofsに含まれる交流信号成分を除去する素子として機能する。また、第１及び第２のカスコード・ミラー回路３１，３２は、前述した図１６の電流積分回路とは異なって、ＭＣ５及びＭＣ１２のドレイン電圧ＶＣ５、ＶＣ１２を、それぞれ差動アンプ３４を構成する入力ＭＯＳトランジスタＭＣ１７，ＭＣ１８のゲートに出力する。
図３の回路において、正負の出力電流+Ｉout及び-Ｉoutに直流オフセット電流が含まれていると、オフセット調整部２４，２５の出力+Ｉofs及び-Ｉofsは出力電流+Ｉout及び-Ｉoutに含まれる直流オフセット電流の値となる。図４の第１のカスコード・ミラー回路３１にはこのオフセット電流+Ｉofsまたは-Ｉofsが入力され、一方、第２のカスコード・ミラー回路３２には入力が無い、つまり入力電流が０であるため、差動アンプ３４の入力ＭＯＳトランジスタＭＳ１７とＭＳ１８のゲート間に電位差が生じる。
今仮に、オフセット電流+Ｉofsが正の場合を考えると、ＭＣ５及びＭＣ１２のドレイン電圧はＶＣ５＜ＶＣ１２となり、差動アンプ３４の出力であるＭＣ１９のドレイン電位＋ＶＯＦはＭＣ２０のドレイン電位より高い値となる。この出力電位＋ＶＯＦは、図３の回路のオフセット調整用ＭＯＳトランジスタＭ１８とＭ２０のゲートにフィードバックされ、各出力電流+Ｉoutと+Ｉofsから出力電位＋ＶＯＦの電位に応じた電流が引かれることによって差動アンプ３４の入力電位が等しくなる。つまりＶＣ５＝ＶＣ１２となるように動作する。オフセット電流+Ｉofsが負の場合には、上記とは逆にフィードバックにより各出力電流+Ｉoutと+Ｉofsに出力電位＋ＶＯＦの電位に応じた電流を流し込むことによって差動アンプ３４の入力電位が等しくなるように動作する。出力電流-Ｉout及び-Ｉofsについても上記と同様である。
図５には、図３の電圧／電流変換回路のゲート電圧ＶGCを変化させて利得を変化させたときの入力電圧Ｖinと出力電流Ｉoutを確認したシミュレーション結果が示されている。図５において、実線Ａは利得が７２μＳ（マイクロジーメンス）のときの入出力特性、破線Ｂは利得が５９μＳのときの入出力特性、点線Ｃは利得が４２μＳのときの入出力特性、一点鎖線Ｄは利得が２７．５μＳのときの入出力特性、二点鎖線Ｅは利得が７．４μＳのときの入出力特性である。同図より、実施例の電圧／電流変換回路は、利得が０〜４５μＳ以上の範囲に亘って良好な変換特性（直線性）が得られることが分かる。
なお、電圧／電流変換回路の利得制御は、ゲート電圧ＶGC以外に、バイアス電流ＩB2を変えることによっても実現できる。つまり、図３の回路において、信号変換部２２，２３のバイアス電流（図２の定電流ＩBに相当）はＭＯＳトランジスタＭＢ８，ＭＢ１０，ＭＢ１４，ＭＢ１６によって与えられるが、これらのトランジスタはバイアス回路部２１のＭＯＳトランジスタＭＢ１とカレントミラー接続されており、このＭＢ１に流れる電流はこれと直列に接続されたＭＯＳトランジスタＭＢ２のドレイン電流と上記バイアス電流ＩB2との和であるので、ＭＢ２のゲート電圧ＶGCを変えなくてもバイアス電流ＩB2を変えることによってＭＢ１の電流すなわち信号変換部２２，２３のバイアス電流を変えることができる。その結果、電圧／電流変換回路の利得を変えることができる。
次に、図１のリードチャネルを構成するフィルタ回路ＦＩＬについて説明する。
図１７は前記第３の文献に紹介されている公知の完全電流積分回路を示す。この完全電流積分回路は、図１６の不完全電流積分回路を２つ設け、正負対称の電流入力信号+Ｉin，-Ｉinを用いてそれぞれの積分回路のキャパシタＣIで積分し、各々その第１のミラー電流出力+Ｉf，-Ｉfを反対側の入力ノードに互いにフィードバックさせるように構成したものである。これによって、各積分回路の第２のミラー電流出力+Ｉout，-Ｉoutは入力電流に対して完全に積分されたものとなる。
すなわち、ＭＯＳトランジスタＭ１とＭ３とＭ５、Ｍ２とＭ４とＭ６のサイズをそれぞれ等しくし、かつトランジスタＭ１とＭ３とＭ５を介して供給される各定電流バイアス値ＩBを等しくすると、上記ＭＯＳトランジスタＭ２、Ｍ４及びＭ６のチャネルコンダクタンスｇｍは等しい値になる。従って、フィードバック電流Ｉfと出力電流Ｉoutの入力電流Ｉinに対する電流利得は等しくなり、次式
Ｉout／Ｉin＝−ｇｍ／ｓＣ＝−α／ｓ −−−−（７）
で表わされる。ここで、α＝ｇｍ／Ｃは積分時定数であり、ｓはｊωで表わされる複素角周波数である。
上記式（７）では、入出力利得がｓに反比例、すなわち信号周波数に反比例しており、これは図１７の回路が完全電流積分回路であることを表わしている。また、一般にＭＯＳトランジスタのチャネルコンダクタンスｇｍはバイアス電流ＩBの値の平方根に比例することから、バイアス電流ＩBを変化させて積分時定数αを可変することができ、カットオフ周波数が可変なフィルタ回路が実現される。
ハードディスクドライブ装置に必要とされるフィルタ回路は、ディスクから読み出したデータのレートに対応してカットオフ周波数を可変させる必要があるが、さらに重要な特性として、データ波形に含まれる各周波数成分に対して位相遅れ、すなわち群遅延特性がカットオフ周波数の２倍近くの周波数まで平坦であることが要求される。そのような特性を実現するのに適したフィルタ回路として、一般には、等リップル（Equi-ripple）特性の５次以上の伝達関数が用いられる。
高次のフィルタ回路は、２次フィルタと１次フィルタを多段に接続して実現できる。図１８に、図１７の完全電流積分回路を用いて高次のローパスフィルタを実現するために用いられる２次フィルタのブロック構成を示す。ここで、各係数を正の数値とすると伝達関数は次のように表わされる。

同様に、図１９に示す１次フィルタの伝達関数は次の通りとなる。

図１８及び図１９における各係数Ａ，Ｂは、前記不完全電流積分回路の中のＭＯＳトランジスタのサイズ比(すなわち電流ミラー比)を適当に設定してやることにより所望の係数を実現できる。
以上、従来技術の完全積分回路を用いて高次のフィルタを構成する場合について説明したが、この従来技術には以下の問題がある。すなわち、積分回路内にフィードバックのためのミラー電流出力段を必要とする。また、完全積分回路は、角周波数ｓが０のときすなわち直流入力に対して原理上無限大の利得を有するため、それ単体では用いることができない。したがって、図１９及び式（９）が示すように、１次フィルタを実現するにも係数回路を設けてフィードバックループを構成する必要があり、結果として回路規模及び消費電流が増加するとともに、回路規模の増加が動作周波数帯域の劣化を生じさせる。
一方、図１６の積分回路は、入出力電流利得が次式（１０）のように表わされ、不完全電流積分回路であることが分かる。
Ｉout／Ｉin＝−ｇｍ／（ｓＣ＋ｇｍ）
＝−α／（ｓ＋α） −−−−−（１０）
かかる不完全電流積分回路は、受動素子の抵抗−容量回路と同様に、直流電流入力に対しては有限の利得を有するため、それ単体でもフィルタとして用いることができる。この不完全電流積分回路を用いた２次のフィルタ及び１次のフィルタはそれぞれ図６、図７のようなブロック構成になり、２次フィルタの伝達関数は次のように表わされる。

ただし、α＝gm/Cである。
ここでＡ’＝Ａ−２、
Ｂ’＝Ａ−Ｂ−１ −−−−−−−（１２）
となる係数を用いれば、式（１１）は前記の式（８）と同じになり、同じ特性が実現できることが分かる。
また、１次フィルタは不完全積分回路単独で構成することができ、係数回路は必要ない。帰還パスも不要である。そして、その伝達関数は式（１０）と同じく次の通りとなる。

以上に説明したように、従来は一般的に設計が難しいために用いられなかった不完全電流積分回路を用いると、不完全電流積分回路単体で１次フィルタを実現でき、かつ積分回路内に帰還パスが不要である。また、上記式（１２）から明らかなように、不完全電流積分回路を用いた２次フィルタは、その係数が前述の完全積分回路を用いた場合（図１８，図１９）の係数よりも一般的に小さくできる。
そこで、本実施例のリードチャネルＬＳＩにおいては、フィルタ回路ＦＩＬとして、図１６に示されている不完全電流積分回路を用いることとした。これによって、従来技術（図１７）のように完全積分回路を用いてフィルタを構成するのに比較して大幅にトランジスタ数を減少させ、かつ消費電力を低減することができる。
なお、図１６に示されている不完全電流積分回路は、２つの定電流源ＩBの電流値を、制御装置により選択されるレジスタに設定された情報に対応して同時に可変することにより入力段のＭＯＳトランジスタＭ２のチャネルコンダクタンスを変えて出力電流Ｉoutのカットオフ周波数を制御するように構成することも可能である。
図８は上記したＣＭＯＳ不完全電流積分回路を用いた１次および２次のフィルタ（図６、図７）を組み合せて設計した７次等リップルローパスフィルタのブロック構成を示すもので、図１に示されているリードチャネルＬＳＩのフィルタ回路ＦＩＬとして用いられる。
図８において、ブロック内に伝達関数が記載されているものは不完全電流積分回路、ブロック内に「−１」が記載されているのは反転電流アンプである。反転電流アンプは、図１６に示されている回路と基本構造は類似であり、ただ単に積分キャパシタＣIを除くことで得られる。なお、図８において、各不完全積分回路及び反転電流アンプの各出力端に付記した数値は、ミラー電流利得を表わす。
本実施例におけるローパスフィルタ全体のバイアス電流源の総数は、各積分回路及び反転電流アンプの入力部バイアスを単体バイアス電流値としたときの３０．３２倍であり、最大カットオフ周波数を１２７ＭＨｚに設定した時の単位バイアス電流値は０．２ｍＡである。
ところで、リードチャネルＬＳＩには、一般的に少なくない規模の高速ディジタル信号処理部が一緒に内蔵されるから、ディジタル雑音の干渉を避けるためにアナログ回路部は正負作動的かつ対称的に設けることが望ましい。そこで、本実施例のフィルタ回路ＦＩＬにおいても、前段の電圧／電流変換回路ＶＧＡからの正電流入力と負電流入力のそれぞれに対応して図１６の不完全積分回路を設けるのが良い。この場合、半導体プロセスの製造ばらつきと周囲温度変動等による影響を無視したときのフィルタ回路全体の最大消費電流は、正側と負側の両方を合わせて１２．１ｍＡとなる。これは図１７の従来の完全積分回路を用いて別途設計したフィルタ回路の消費電流値の約７割以下の値である。
図９は、上記７次等リップルローパスフィルタに関して計算機によるシミュレーションの結果得られた群遅延（位相）および電流利得の周波数特性を示す。図９より、群遅延リップルは、カットオフ周波数ｆｃ（１２７ＭＨｚ）の１．７倍以上の周波数まで４±０．１ｎＳであり、変動は３％以下に抑えられている。つまり、信号をこのフィルタに通してもカットオフ周波数を超えても位相がほとんどずれることがないことが分かる。その結果、ハードディスク装置では、このフィルタを通った信号の位相と後段のＡ／Ｄ変換器ＡＤＣのサンプリングクロックφｓとの位相のずれが少なくなって、読出し信号波形の特徴点でタイミング良くサンプリングすることができる。
次に、図１のリードチャネルを構成するＡ／Ｄ変換回路について説明する。図１０は本発明に係るリードチャネルを構成する６ビットのＡ／Ｄ変換回路用電流トラック・ホールド回路（サンプル・ホールド回路）を示す。
基準定電流源ＩBとＮ−ＭＯＳトランジスタＭ１及びＭ２が電源電位ＡＶＤＤと接地電位ＡＧＮＤ間に直列に接続され、上記ＭＯＳトランジスタＭ１のドレインが入力電流信号Ｉinの入力ノードとされている。このＭＯＳトランジスタＭ１のドレイン電位変化は、Ｎ−ＭＯＳトランジスタＭ５およびそのソースと接地電位との間に接続された定電流源Ｉｓから成るソースフォロアを介して上記ＭＯＳトランジスタＭ２のゲート電極に伝達されるように構成されている。
また、上記基準定電流源ＩBとＭＯＳトランジスタＭ１，Ｍ２と同様に、電源電位ＡＶＤＤと接地電位ＡＧＮＤ間に直列に接続された定電流源ＩRi(i=1~63)とＮ−ＭＯＳトランジスタＭ３ｉ，Ｍ４ｉとからなる電流ミラー回路が設けられている。上記ＭＯＳトランジスタＭ３ｉのドレイン側からそれぞれ出力電流Ｉciが取り出され、図示しない後段の６３個の電流比較回路のそれぞれに供給されるように構成されている。
そして、上記ＭＯＳトランジスタＭ301〜Ｍ363のゲートにはＭＯＳトランジスタＭ１のゲート電圧と同一のバイアス電圧ＶＢが印加されているとともに、ＭＯＳトランジスタＭ２のゲート電位は、Ｎ−ＭＯＳトランジスタＭ６とＰ−ＭＯＳトランジスタＭ７とから成るＣＭＯＳ伝送スイッチのオン期間中に、並列に設けられた６３個のＮ−ＭＯＳトランジスタＭ401〜Ｍ463のゲート電極に伝達されるように構成されている。従って、上記ＭＯＳトランジスタＭ１と並列に設けられたＭ301〜Ｍ363、及びＭ２とＭ401〜Ｍ463のサイズをそれぞれ等しくすれば、Ｍ２に流れる電流がＭ401〜Ｍ463にコピーされる。
一方、上記ＣＭＯＳ伝送スイッチＭ６，Ｍ７のオフ期間中は、オフにされた時点の電位が上記ＭＯＳトランジスタＭ401〜Ｍ463の各ゲートとソース電極間及びゲートとドレイン電極間の寄生容量（ゲート容量）Ｃｓに保持され、Ｍ401〜Ｍ463にはその保持電位に応じたドレイン電流が流されるようになる。
また、ＭＯＳトランジスタＭ301〜Ｍ363の各ドレインと電源電位との間に接続された定電流源ＩR1〜ＩR63のそれぞれの電流値は、上記入力電流信号Ｉinの振幅に対する参照電流値に設定される。例えばＡ／Ｄ変換回路の構成を６ビットとし-ＩB＝８０μＡ，-Ｉin＝＋３２μＡ〜−３２μＡとすれば、ＩR1〜ＩR63は以下のように設定される。

定電流源ＩR1〜ＩR63の電流値が上記のように設定された場合、入力電流信号Ｉinが＋３２μＡ〜−３２μＡに変化したときの各出力電流Ｉc1〜Ｉc63は、それぞれ下記範囲の値に変化する。ただし、「＋」は図１０には示されていない後段の並列６３個の電流比較回路への各吐き出し電流、「−」は逆に同電流比較回路からの吸い込み電流を表わす。

従って、上記各電流Ｉc1〜Ｉc63が後段の並列６３個の電流比較回路で参照電流値「０」と比較されれば、入力電流値Ｉinに対する変換結果のディジタル出力を得ることができる。
また、特に制限されるものではないが、前段のフィルタ回路からの入力電流が正負の差動入力電流である場合には、図１０に示したトラック・ホールド回路を正入力電流+Ｉinと負入力電流信号-Ｉinのそれぞれに対して設ける。そして、その場合、正入力電流信号+Ｉinに対する出力電流Ｉc1が供給される第１の電流比較回路には、負入力電流信号-Ｉinに対する出力電流Ｉc63が供給されてその大小を比較するように構成される。同様に、第２の電流比較回路は正信号入力側のＩc2と負信号入力側のＩc62に相当した電流の大小を、第３２の電流比較回路は正信号入力側のＩc32と負信号入力側のＩc33に相当した電流の大小をそれぞれ比較するように構成される。
なお、上記の説明では、入力電流信号Ｉinと参照電流ＩR1〜ＩR63との差出力Ｉc1〜Ｉc63が、アナロググランドＡＧＮＤに対して正と負の側にそれぞれ変化するように設定されていたが、後段に設ける電流比較回路の構成に応じて、その構成に合わせるように上記各参照電流値を変更して、出力信号が常に正あるいは常に負となるように構成されてもよい。
また、上記電流比較回路の具体例としては、例えば本発明の発明者らがアイ・エス・エス・シー・シー９９、ダイジェストオブテクニカルペーパー、セッション１８、ダブリュ・エー１８．５、１９９９年２月（ISSCC99，Digest of Technical Papers，February 1999，WA 18.5）で提案した回路等、公知の任意の電流比較回路を用いることができる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記説明では、図２〜図４及び図１０では電流源をＰチャネルＭＯＳトランジスタにより構成し、カスコード・ミラー回路をＮチャネルＭＯＳトランジスタで構成するとしたが、目標仕様によってはＭＯＳトランジスタの導電型を入れ替えても同様に実現できる。また、図８のフィルタの実施例では、２次フィルタ３段の後に１次フィルタを接続したが、各フィルタは任意の順番で配置することが可能である。つまり、２次フィルタ間あるいは２次フィルタの前に１次フィルタを配置しても良い。
また、上記実施例では、本発明をハードディスク装置のリードチャネルに適用した場合について説明したが、そのような信号処理システムのみならず、受信信号の振幅値が時間的に大きく変化する電圧信号であって、その信号を増幅、フィルタリング、Ａ／Ｄ変換およびディジタル信号処理する一連の機能は、ハードディスクドライブ装置以外にも、例えば情報を電圧信号として信号伝送路を介して送受信する図１１に示されているような通信装置等の電子装置においても必要とされるので、本発明をそれらに適用しても、同様な効果を得ることができる。なお、図１１において、１００は電圧信号の送信源、２００は電圧信号が伝送される信号伝送路、Ｖ／Ｉは電圧信号を増幅して電流信号に変換する電圧／電流変換回路である。
産業上の利用可能性
本発明は、ハードディスク装置のリードチャネルのような信号処理システムのみならず、受信シリアルデータを処理する通信系における信号処理システムなどに広く利用することができる。Technical field
The present invention relates to an analog signal processing technique and further to a signal processing system for converting an analog data signal into a digital data signal. The present invention relates to, for example, a technique effective for use in a hard disk drive device that processes a signal read from a magnetic disk. The present invention relates to a technology effective for increasing the speed and power consumption of a read channel for generating a signal and a write signal, and for increasing the speed, size and economy of an electronic device including a hard disk device as shown in FIG. is there.
Background art
In response to the progress of the information society in recent years, recording apparatuses for digitizing and recording various types of information and data are required to have higher speed and larger capacity. One of recording apparatuses that meet such demand is a hard disk device.
For example, as shown in FIG. 12, the hard disk device drives a magnetic head HD to generate a pulse current for writing binarized digital data to the magnetic recording disk, and the magnetic head HD. A read / write execution unit 11 including a read amplifier that amplifies the read data signal, a signal processing unit 12 that collates data read by the read / write execution unit 11, and exchanges data with an external device. Control unit 13 having a function of converting the format to a format suitable for the disk, a spindle motor SPM for driving the disk rotation shaft, and a voice coil motor VCM for moving an arm (pickup) for holding the magnetic head to control the disk Servo controller 14 for adjusting the rotation speed and head position, host computer Consisting disk control unit 15 and the like for connecting and disk device overall control of an external device 20 or the like.
Among them, the signal processing unit 12 that performs collation of data read from the disk is particularly required to perform high-speed signal processing in order to influence the reading / writing speed of the disk, so that an amplifier, a filter, an analog / digital converter ( This is realized by a semiconductor integrated circuit (hereinafter referred to as a read channel LSI) in which an analog signal processing circuit (referred to as an A / D converter) and the like and a digital signal processing circuit are optimally mounted. The
FIG. 13 shows a schematic configuration example of the read processing side among the functional blocks built in the read channel LSI.
The variable gain amplifier circuit VGA is a read signal amplifier circuit, and is a functional circuit that variably amplifies the amplitude of a read signal that has deteriorated and attenuated due to the nonlinear electromagnetic characteristics of a magnetic head or the like to a predetermined amplitude level.
The filter circuit FIL removes aliasing noise caused by the A / D conversion operation in the A / D converter ADC in the subsequent stage in advance and extracts the maximum effective information from the read signal, It is required to frequently switch the cut-off frequency according to the data rate different from the outer peripheral portion, specifically, at an interval of about 1 MHz.
The digital signal processing unit DSP detects the amplitude level of the read signal, the data speed, and the like, and controls the control information to the variable gain amplifier circuit VGA and the filter circuit FIL so that the write data can be compared with the read signal. Timing information such as a sampling clock of the A / D converter is generated and supplied to a timing control circuit unit TGC in the same semiconductor integrated circuit or a control LSI such as an external microcomputer. The gain variable amplifier circuit VGA is feedback-controlled so as to have a desired value.
The frequency and phase of the sampling clock of the A / D converter ADC controls a synthesizer or a phase locked loop (PLL) circuit provided in the timing control circuit unit TGC based on the data rate detection signal. Adjusted by.
By the way, in the conventional read channel LSI including the above-described functional circuit, each functional circuit is realized by a circuit configuration of voltage input / voltage output. For example, regarding the A / D conversion circuit, the first document: ISCS 98, Digest of Technical Paper, 3 published in Session 9, 9.6-9. 8, February 1998 (ISSCC 98, Digest of Technical Papers, February 1998, FA 9.6-9.8), the input analog signal is a voltage in all cases.
On the other hand, as a filter circuit, a non-sampling (continuous time) type current drive filter circuit which has excellent high frequency characteristics and can be realized with low power consumption by using a low power supply voltage has been frequently used in recent years. However, most of them are realized by a so-called gm-C circuit or OTA (Operational Transconductance Amplifier) -C circuit which converts an input / voltage into a current, and charges / discharges the current into a capacitor C to convert it into a voltage. An example of this is the second document; IEE, Journal of Solid-State Circuits, Vol. 32, No. 4, 499-512, April 1997 (IEEE Journal of Solid-State Circuits, Vol. 32, No. 4, April 1997, pp. 499-513).
In addition, as another method of the current drive type filter circuit, one using a current mirror circuit as a primary complete integration circuit and a coefficient circuit has been proposed, and an input signal of the primary complete integration circuit or the coefficient circuit and The output signal is a current.
However, a voltage signal is used as an input signal for a high-order filter necessary for a read channel LSI configured by combining these basic circuits, specifically, a seventh-order low-pass filter, etc. Is added in front of the filter. Examples of this include the third document; IEE, Journal of Solid State Circuit, Vol. 33, No. 3, pp. 427 to 438, March 1998 (IEEE Journal of Solid-State Circuits, Vol. 33, No. 3, March 1998, pp. 427-438).
Further, although not described in the above-mentioned publicly known document, in order to supply the current output signal from the filter circuit to the voltage input type A / D conversion circuit, the filter circuit and the A / D conversion circuit are not connected. A current / voltage conversion circuit is indispensable.
However, the configuration of the conventional analog front end unit described above has the following problems. That is, it is necessary to provide a plurality of voltage / current conversions or current / voltage conversion circuits within each functional circuit or between the circuits, thereby increasing the circuit scale and power consumption. Moreover, even more serious problems are the deterioration of signal amplitude and frequency band and signal phase shift accompanying voltage / current conversion, and it is difficult to cope with higher speeds of hard disk drive devices that will become more demanding in the future. It is to become.
Furthermore, since the input / output current gain has a characteristic that the input / output current gain is inversely proportional to the signal frequency in a range not limited by the power supply voltage, the filter circuit is relatively easy to design. However, the perfect integration circuit cannot be used alone as a filter circuit because the gain becomes infinite and the output signal saturates, for example, when a direct current input or an unintended input offset occurs. For this purpose, a separate feedback circuit is required. Therefore, since the primary complete current integration circuit has a feedback path inside it and also has a separate feedback circuit as the primary filter circuit, more transistors and power consumption are required to realize a high-order filter. It becomes.
An object of the present invention is to realize an electronic device capable of analog signal processing with high speed and high frequency operation without causing an increase in circuit scale and power consumption, for example, high speed and low power consumption for processing a read / write signal of a magnetic disk. Is to provide a read channel LSI.
Another object of the present invention is to contribute to the realization of a hard disk drive device that can meet the demand for higher speed in the market by using the above-described high-speed read channel LSI.
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
Disclosure of the invention
The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows.
That is, in a signal processing system for converting an analog data signal to a digital data signal, a current input / current output type circuit is used as a filter circuit constituting the system, and a current input type circuit is used as an A / D converter, A voltage / current conversion circuit (or a voltage input / current output type amplification circuit) that converts the received analog input signal into a current and outputs the current is provided in the previous stage of the filter circuit. Further, the filter circuit is configured using an incomplete current integrating circuit.
According to the above-described means, the high frequency characteristics are improved as compared with a system using a voltage input / voltage output type filter circuit and a voltage input type A / D converter. In addition, a voltage / current conversion circuit is provided in the previous stage of the filter circuit, the filter circuit is a current output type, and the A / D converter is a current input type, so that there is a voltage between the filter circuit and the A / D converter. There is no need to provide a current / current conversion circuit, the entire system can be simplified, and power consumption can be reduced. Moreover, in a system using a current input / voltage output type filter circuit as in the prior art, a high-order filter circuit is configured by combining primary and secondary low-order filters. While a voltage / current conversion circuit is required between them, in the present invention, a current input / current output type filter circuit is used, so that a voltage / current conversion circuit becomes unnecessary when a high-order filter circuit is configured. Accordingly, less power is consumed.
Further, when the present invention is applied to a hard disk drive device, as illustrated in FIG. 1, it is assumed that the output signal of the read amplifier, that is, the input signal to the read channel LSI is a voltage signal. The variable gain amplifier circuit VGA provided in the first stage of the analog signal processing section is provided with voltage / current conversion means, and the amplitude of the output current signal of the variable gain amplifier circuit VGA is set from the external microcomputer or the like as described above. The output current signal of the variable gain amplifier circuit VGA can be directly input to the input terminal of the subsequent current input / current output type filter circuit.
In addition, a track / hold circuit (also called a sample / hold circuit) required for minimizing deterioration in conversion accuracy of the high-speed A / D converter circuit is a current signal track / hold circuit, and the current input / current of the previous stage is used. The output current signal of the output type filter circuit can be directly input to the A / D conversion circuit. As a result, it is possible to minimize the deterioration of the amplitude and frequency band of the output signal from each functional circuit.
The current input / current output type filter circuit is configured using a first-order incomplete integration circuit having no feedback path as a coefficient circuit. The incomplete integration circuit can realize a stable first-order filter by itself because the output converges to a constant value with respect to a direct current input, similarly to a low-pass filter composed of a resistor and a capacitor, which are passive elements. Thus, in order to realize a high-order filter, the number of transistors is greatly reduced as compared with the case where a primary complete integration circuit having a feedback path in the integration circuit is used as in the conventional filter circuit, and Power consumption can be reduced.
Note that specific configuration examples of the variable gain circuit, the voltage / current conversion circuit, the current integration circuit, the filter circuit, and the current signal track / hold circuit included in the above description of the means will be described in the description of the embodiments described later. Will be revealed.
[Brief description of the drawings]
FIG. 1 is a block diagram of a read channel LSI used in a hard disk device according to the present invention.
FIG. 2 is a circuit diagram showing a voltage / current conversion circuit constituting the read channel LSI,
FIG. 3 is a circuit diagram showing an embodiment of a voltage / current conversion circuit constituting a read channel LSI and a bias current circuit;
FIG. 4 is a circuit diagram showing a current offset compensation circuit of a voltage / current conversion circuit constituting the read channel LSI.
FIG. 5 is an input / voltage-drain current characteristic diagram showing a simulation result of the voltage / current conversion circuit shown in FIG.
FIG. 6 is a block diagram of a secondary filter circuit configured using an incomplete current integration circuit,
FIG. 7 is a block diagram of a primary filter circuit configured using an incomplete current integration circuit;
FIG. 8 is a block diagram of an equiripple seventh-order low-pass filter circuit configured using an incomplete current integration circuit,
FIG. 9 is a frequency characteristic diagram of group delay and current gain showing an analysis simulation result of the seventh-order low-pass filter circuit shown in FIG.
FIG. 10 is a circuit diagram of a current track / hold circuit for an A / D converter,
FIG. 11 is a block diagram of an electronic device according to the present invention.
FIG. 12 is a block diagram showing a configuration example of a hard disk drive device according to the present invention.
FIG. 13 is a block diagram showing the function of a conventional hard disk read channel;
FIG. 14 is a circuit diagram showing an example of a conventional voltage / current conversion circuit;
FIG. 15 is a circuit diagram showing another example of a conventional voltage / current conversion circuit;
FIG. 16 is a circuit diagram of an incomplete integration circuit used in a current input / current output type filter constituting the device of the present invention;
FIG. 17 is a circuit diagram showing an example of a conventional complete current integration circuit,
FIG. 18 is a block diagram of a conventional secondary filter circuit configured using a complete current integration circuit;
FIG. 19 is a block diagram of a conventional primary filter circuit configured using a complete current integration circuit.
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a block diagram showing an example of the configuration of a read channel LSI 10 used in a hard disk device effective by applying the present invention.
A VGA is a variable gain amplifier circuit that amplifies a read signal from a magnetic disk, and has a function of variably amplifying the amplitude of a read signal that has deteriorated and attenuated due to nonlinear electromagnetic characteristics of a magnetic head or the like to a predetermined amplitude level. The FIL is a filter circuit for previously removing aliasing noise caused by the A / D conversion operation in the A / D converter ADC in the subsequent stage and extracting the maximum effective information from the read signal.
The DSP detects the read signal level, the data rate, and the like, and controls the control information to the variable gain amplifier circuit VGA and the filter circuit FIL and the A / D converter ADC so that the write data can be compared with the read signal. It is a digital signal processing circuit that generates timing information such as a sampling clock.
The TGC is a timing control circuit unit that generates and outputs control signals for the variable gain amplifier circuit VGA, the filter circuit FIL, and the A / D converter ADC based on control information from the digital signal processing circuit DSP. For example, the gain variable amplifier circuit VGA is feedback-controlled by the signal so that the detected level becomes a desired value. On the other hand, in the filter circuit FIL, the cut-off frequency is switched at an interval of about 1 MHz according to the data rate which is different between the inner periphery and the outer periphery of the disk by the control signal from the timing control circuit TGC.
Further, the A / D converter ADC corrects the sampling point shift of the read signal waveform by adjusting the timing of the sampling clock φs by the timing control circuit unit TGC.
In this embodiment, a register REG is provided in association with the variable gain amplifier circuit VGA. The variable gain amplifier circuit VGA has an output current signal whose amplitude is set in the register REG from an external microcomputer or the like. It is configured to be controlled by rewriting. Similarly, a register in which a set value can be rewritten from an external microcomputer or the like is provided for the filter circuit FIL so that the frequency characteristics such as the cut-off frequency of the filter circuit can be changed by the set value of the register. You may comprise.
Although not particularly limited, the variable gain amplifier circuit VGA and the register REG, the filter circuit FIL, the A / D converter ADC, the digital signal processing unit DSP, and the timing control circuit unit TGC may be a single crystal silicon substrate. It is formed as a semiconductor integrated circuit on one semiconductor chip. Although not shown, a write circuit that forms and outputs a write signal to be supplied to a write amplifier that drives the magnetic head HD to write to the disk is also provided on the same semiconductor chip, in addition to the read circuit. It is formed.
In the system of FIG. 1, information on a magnetically recorded disk is converted into an electric signal by a magnetic head (hereinafter referred to as an MR head) HD using a magnetoresistive element, and amplified by a read amplifier 11. The output signal of the read amplifier 11 is generally a voltage signal.
In the read channel LSI of this embodiment, the variable gain amplifier circuit VGA to which the output signal of the read amplifier 11, that is, the input signal of the read channel LSI is a voltage signal, is input as shown in FIG. A voltage input / current output type amplifier circuit as shown in FIG. 4 is used so that the output current signal of the variable gain amplifier circuit VGA can be directly input to the subsequent filter circuit FIL. Further, as the filter circuit FIL, a current input / current output type filter circuit as shown in FIGS. 6 to 8 is used.
Further, the A / D converter ADC uses a current signal track / hold circuit as shown in FIG. 10 in order to minimize deterioration in the conversion accuracy of the circuit during high-speed operation. The output current signal of the filter circuit FIL is directly input to the A / D converter ADC.
As described above, by using the current input / current output type amplification circuit and filter circuit, it is possible to minimize the deterioration of the amplitude and frequency band of the output signal from each functional circuit and the signal phase shift. Become.
Instead of using a voltage input / current output type amplifier circuit as shown in FIG. 2 as the variable gain amplifier circuit VGA, a voltage / current conversion circuit is provided in front of the variable gain amplifier circuit. It is also possible.
Incidentally, the following conventional techniques are known as voltage / current conversion circuits.
FIG. 14 is a first example of a voltage / current conversion circuit according to the prior art. This circuit has a positive / negative symmetrical voltage input signal Vin. ⁺ , Vin ^- On the other hand, the drain terminals of the MOS transistors M1 and M3 and the drain currents of the M2 and M4 operating in the saturation region are respectively synthesized by connecting the drain terminals to the current mirror circuit CM and having different gate and source bias operating points. Voltage input signal Vin ⁺ The negative voltage input signal Vin from the current flowing in M1 and M3 corresponding to ^- The current flowing through M4 and M2 is subtracted corresponding to As a result, the voltage input signal Vin ⁺ , Vin ^- A linear current output signal Iout can be obtained.
The amplitude of the current output signal Iout is controlled by the value of the bias potential difference VB between the gates of M1 and M3 and between the gates of M2 and M4. Such a circuit is described in the fourth document-IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.26, NO.9, SEPTEMBER 1991, pp1293-1301, and the like.
FIG. 15 shows a second example of the voltage / current conversion circuit according to the prior art described in the third document.
This circuit has a positive / negative symmetrical voltage input signal Vin. ⁺ , Vin ^- In contrast, the drain currents of the two MOS transistors M1 and M2 and M3 and M4 operating in the triode region (non-saturation region), each having a different drain-source bias operation point, are combined to generate a positive input / voltage signal Vin. ⁺ In response to the current flowing in M1 and M4, the negative input / voltage signal Vin ^- By subtracting the currents flowing through M2 and M3 in response to, a linear current output signal Iout with respect to the voltage input signal can be obtained. The amplitude of the output current is controlled by the difference voltage value between the bias voltages Vwp and Vwn applied to the gate terminals of the MOS transistors M5 to M8 inserted in series on the drain sides of M1 to M4.
However, in any of the above conventional voltage / current conversion circuits, the linear output current signal is obtained as the difference between the drain currents with respect to the positive and negative voltage input signals, and sufficient linearity is obtained with a single-phase voltage input signal. I can't. In order to obtain the current difference, it is necessary to invert one of the positive and negative current signals and add them. For example, the simplest and most practical circuit for current reversal addition is a form using a current mirror circuit, but inversion of only one of the signals is a delay between signals for an AC signal, particularly a signal in a high frequency region. A difference is produced and an accurate difference between the positive and negative current signals cannot be obtained. Therefore, although the circuits of FIGS. 14 and 15 are of the differential input format, this increases the number of components of the circuit.
In addition, when a high-speed / high-frequency circuit is realized by a MOS transistor, it is generally configured by using only an N-channel transistor having a higher speed than a P-channel transistor as much as possible. For this reason, a P-channel transistor must be used for the current mirror circuit as an inverting adder circuit, so that the application in the high frequency region is limited. That is, the operating band of the circuit is limited.
FIG. 2 shows a first embodiment of the voltage / current conversion circuit according to the present invention, which has been made to solve the above-mentioned problems of the prior art. A first constant current source (current value IB), a first MOS transistor M1 having a fixed potential (VGC) applied to the gate, and a second MOS transistor M2 having a gate connected to the drain of the MOS transistor M1 Are connected in series between the power supply potential and the ground potential. Then, in parallel with the first constant current source and the transistors M1 and M2, a second constant current source (current value IB) and a third MOS transistor in which the same fixed potential (VGC) is applied to the gate as described above A cascode mirror circuit is configured by connecting M3 and a fourth MOS transistor M4 whose gate is connected to the gate of the MOS transistor M2 in series between the power supply potential and the ground potential.
The cascode mirror circuit is provided with a fifth MOS transistor M5 connected in parallel with the MOS transistor M2 and configured to receive the voltage input signal Vin at the gate, thereby allowing an input from the drain of the MOS transistor M3. A current signal Iout corresponding to the signal Vin is obtained. Here, the MOS transistors M1 and M3 having the bias voltage VGC applied to the gate have a function of extending the frequency characteristics of the circuit.
The cascode mirror circuit is introduced in the third known document as an application example to a current integration circuit as shown in FIG. 16, for example. That is, in the integrating circuit of FIG. 16, the capacitor C1 is connected between the gate of the transistor M2 corresponding to the MOS transistor M2 of FIG. 2 and the ground potential, and the current Iin input to the drain of the MOS transistor M1 is integrated by the container C1. The current output Iout is obtained from the drain of the MOS transistor M3.
In this conventional current integrating circuit, the input current Iin is input to the drain side of the MOS transistor M1, and when the drain potential of the MOS transistor M1 changes to, for example, a high value due to the change of the input current Iin, the drain voltage of M2, that is, The source potential of the MOS transistor M1 becomes low, and the impedance of the current input portion can be reduced by operating so as to reduce the change in the drain potential of the MOS transistor M1 by this feedback action. In other words, the conductance of the input part composed of the MOS transistors M1 and M2 can be increased, thereby improving the high frequency characteristics. Here, it can be seen that the circuit can be used as a current inverting amplifier except for the integration capacitor C1 of the above circuit.
In the voltage / current conversion circuit of the embodiment of FIG. 2, the source potential of the MOS transistor M1 is maintained at a stable value with a lower impedance than the drain potential. In addition, when used as an integration circuit as in the known example (FIG. 16), the source potential of the MOS transistor M1 is too low to be used as a current input point, but the source potential of the M1 is low. Is suitable for a voltage / current conversion circuit.
That is, in the embodiment circuit of FIG. 2, the voltage input signal Vin is input to the gate of the MOS transistor M5 connected in parallel with the MOS transistor M2, and the gate voltage signal Vin of the MOS transistor M5 is the MOS transistor M5. Needs to be a relatively high voltage within a range necessary and sufficient to operate in a non-saturated region (triode region) exhibiting linear characteristics, but the gate voltage signal can be lowered as the drain potential is lower. . Therefore, it is optimal for achieving the object of the present invention. That is, according to the circuit format of FIG. 2, it is possible to reduce the power consumption by lowering the power supply voltage of the entire voltage / current conversion circuit, and thus the entire read channel LSI including the voltage / current conversion circuit.
By the way, the relationship between the drain current ID5 of the MOS transistor M5 operating in the non-saturated region, the drain voltage VD5, and the gate voltage Vin is expressed by the following equation:
-ID5 = K5 {(Vin-Vth5) VD5-VD5 ² / 2}
= K5VD5Vin-K5VD5 (Vth5 + VD5 / 2)-(1)
It is represented by Here, Vth5 is the threshold voltage of the transistor M5, and K5 is the transconductance constant of the transistor M5. This constant K5 is given by K5 = βo · (W / L) where β5 is the channel conductance fitting parameter of M5, W is the gate width, and L is the gate length.
On the other hand, the drain current ID2 of the transistor M2 is
-ID2 = IB-ID5 -------- (2)
It is. This current ID2 is copied to M4 as a mirror current when M2 and M4 are transistors having the same size and the same characteristics, and −ID2 = ID4.
-Iout = IB-ID4 = ID5 -------- (3)
It turns out that it becomes. Further, if Vin = VIB + vin (where VIB is a DC bias voltage, and vin is an AC signal component), the corresponding current signal ID5 can be expressed by the following equation from the above equation (1).
ID5B + iD5 = K5VD5 (VIB−Vth5−VD5 / 2) + K5VD5vin −− (4)
Therefore, it can be seen that if the drain voltage VD5 of M5 is a constant value, the AC signal component iD5 of the drain current ID5 is completely proportional to the AC signal component vin of the gate voltage Vin. That is,
-iD5 = K5VD5vin -------- (5)
It is. Further, since the drain voltage VD5 of M5 can be arbitrarily changed by changing the gate potential VGC of M1, the gain of the voltage / current conversion circuit of FIG. 2 can be varied to a desired value by the bias voltage VGC. .
As described above, the voltage / current conversion circuit of FIG. 2 can obtain a sufficiently linear current output even with a single-phase voltage input signal without taking the difference between the positive and negative input current signals, and can operate at high speed and high frequency. It becomes.
That is, by using the cascode mirror circuit, the source of the first MOS transistor M1 can be set to a low impedance, that is, the potential change can be suppressed to a small value with respect to the current change. The gate voltage signal of the fifth MOS transistor M5 can be directly and linearly converted to the current signal Iout.
This eliminates the need for a current mirror circuit or the like for inverting and adding positive and negative symmetric current signals, and because the signal path transistors are composed of only N-channel MOS transistors, it can be easily applied to high-speed and high-frequency regions. It is. Furthermore, since the current / voltage conversion circuit of this embodiment can be constituted by only MOS transistors, it can be realized by an inexpensive logic-dedicated LSI process.
Although not shown in FIG. 2, means for changing the bias voltage VGC can be easily obtained. For example, it can be configured using a digital / analog conversion circuit that changes the value of a register by an external control signal and generates a voltage corresponding to the value. Alternatively, the current IB of a plurality of constant current sources is supplied to a predetermined resistance circuit via a selection switch or the like to generate a voltage to obtain the bias voltage VGC, and the above corresponding to the set value of the register.
VGC may be changed by selecting the value of the current IB. The gain control of the voltage / current conversion circuit can also be realized by changing the bias current IB in addition to the gate voltage VGC of the MOS transistor M1.
FIG. 3 shows a specific circuit configuration example that can obtain a positive / negative symmetrical voltage / current conversion signal, that is, an operation output current, by applying the basic configuration circuit of FIG. In the basic configuration circuit of FIG. 2, as can be seen from the above equation (4), the output current Iout includes a DC component ID5B, which is expressed by the following equation from equations (4) and (5):
ID5B = K5VD5 (VIB−Vth5−VD5 / 2) −−−−− (6)
It can be seen that Such a DC component becomes an input offset with respect to the next-stage circuit (a filter circuit in the system of FIG. 1).
Therefore, in the embodiment of FIG. 3, the bias circuit unit 21 for generating the bias voltage of the constant current transistors (MB8 to MB11, MB14 to MB17) for supplying the constant current IB of the voltage / current conversion circuit in FIG. 2 is devised. Thus, the direct current component of the output current Iout is eliminated.
That is, in the embodiment of FIG. 3, a pre-bias stage composed of MOS transistors MB1 to MB3 connected in series between power supply voltage terminals, and MOS transistors MB4 to MB7 connected in series between power supply voltage terminals. A main bias stage in which MB1 and MB4 are current-mirror connected, and an operational amplifier for generating the gate voltage of MB5 by applying the drain voltage of MB4 to the inverting input terminal and the MB1 drain voltage to the non-inverting input terminal The bias circuit unit 21 is configured by AMPB. A constant current source for supplying a bias constant current IB2 is provided between the drain terminal and the ground terminal of MB1, and a constant current transistor MB2 having VGC applied to the gate and a constant current transistor having VIB applied to the gate. With the cascode configuration of MB3, the drain potential of MB3 is substantially equal to the drain potential of the input transistor M5, and the DC current represented by the above equation (6) is subtracted from the output currents + Iout and -Iout to cancel. I can do it.
The operation amplifier AMPB and the main bias stage (transistors MB4 to MB7) are not particularly limited. However, the signal converter 22 and the main bias stage (transistors MB4 to MB7) with respect to fluctuations in the power supply voltage AVDD, changes in ambient temperature, and input current signals. 23 and the current values of the constant current sources M8 to M19 of the offset adjusting

units

24 and 25 are stabilized. In this embodiment, the constant current source of the voltage / current conversion circuit of FIG. 2 is constituted by two P-channel MOS transistors each connected in series to improve the constant current characteristics.
The signal conversion unit includes a positive signal conversion unit 22 and a negative signal conversion unit 23, and each of these signal conversion units has a configuration corresponding to the voltage / current conversion circuit of FIG. The offset

adjustment units

24 and 25 are for canceling the DC component of the output current Iout with higher accuracy in combination with a current offset compensation circuit of FIG. 4 described later. This canceling operation will be described in detail below.
The offset adjustment unit 24 includes four MOS transistors MB12, MB13, M6, and M7 connected in series between power supply voltage terminals, and each of the MOS transistors MB10, MB11, M3, and M4 that constitute the signal conversion unit 22. The same voltage as the gate voltage is applied to the gate, so that the same current as the output current + Iout of the positive signal converter 22 is output from the drain of M6. Further, the same current as the output current −Iout of the negative signal converter is output from the drain of M16. The offset adjustment unit 25 includes four MOS transistors MB18, MB19, M16, and M17 connected in series between the power supply voltage terminals. The MOS transistors MB16, M17, M13, and the like that constitute the signal conversion unit 23, respectively. The same voltage as the gate voltage of M14 is applied to the gate, whereby the same current as the output current -Iout of the negative signal converter 23 is output from the drain of M16.
These outputs are both supplied to the current offset compensation circuit of FIG. 4 as DC offset monitor currents + Iofs and −Iofs. MOS transistors whose gates are controlled by offset adjustment signals + VOF and -VOF from the current offset compensation circuit between the terminals from which the output currents + Iout, -Iout, + Iofs, and -Iofs are output and the ground terminal. Transistors M18 to M21 are connected.
The current offset compensation circuit of FIG. 4 includes a first cascode mirror circuit 31 composed of MOS transistors MC1 to MC7, a second cascode mirror circuit 32 composed of MC8 to MC14, and a MOS transistor MC15. The bias circuit 33 includes a current source IC and a differential amplifier 34 including MOS transistors MC16 to MC20. The differential amplifier 34 includes a MOS transistor MC16 that is current-mirror connected to the MOS transistor MC15 of the bias circuit 33 and that is supplied with the same bias current as the current that flows through the constant current source IC. MC17 and MC18, and current mirror-coupled MOS transistors MC19 and MC20.
In the first cascode mirror circuit 31, the element MC21 connected between the drain of the transistor MC3 and the ground potential is a capacitive element using the gate capacitance of the MOS transistor and is included in the monitor current + Iofs or -Iofs. It functions as an element that removes AC signal components. Further, the first and second

cascode mirror circuits

31 and 32 are different from the above-described current integrating circuit of FIG. 16 in that the drain voltages VC5 and VC12 of MC5 and MC12 are input to constitute a differential amplifier 34, respectively. Output to the gates of the MOS transistors MC17 and MC18.
In the circuit of FIG. 3, if the DC offset current is included in the positive and negative output currents + Iout and -Iout, the outputs + Iofs and -Iofs of the offset adjusting

units

24 and 25 are included in the output currents + Iout and -Iout. This is the value of the DC offset current. The offset current + Iofs or -Iofs is input to the first cascode mirror circuit 31 of FIG. 4, while the second cascode mirror circuit 32 has no input, that is, the input current is 0. A potential difference is generated between the gates of the input MOS transistors MS17 and MS18 of the differential amplifier 34.
Considering the case where the offset current + Iofs is positive, the drain voltages of MC5 and MC12 are VC5 <VC12, and the drain potential + VOF of MC19, which is the output of the differential amplifier 34, is higher than the drain potential of MC20. . This output potential + VOF is fed back to the gates of the offset adjustment MOS transistors M18 and M20 in the circuit of FIG. 3, and a current corresponding to the potential of the output potential + VOF is subtracted from each output current + Iout and + Iofs. The input potential of the amplifier 34 becomes equal. That is, it operates so that VC5 = VC12. When the offset current + Iofs is negative, the input potential of the differential amplifier 34 is equalized by feeding a current corresponding to the potential of the output potential + VOF into each output current + Iout and + Iofs by feedback contrary to the above. To work. The same applies to the output currents -Iout and -Iofs.
FIG. 5 shows a simulation result confirming the input voltage Vin and the output current Iout when the gain is changed by changing the gate voltage VGC of the voltage / current conversion circuit of FIG. In FIG. 5, a solid line A is an input / output characteristic when the gain is 72 μS (micro-Siemens), a broken line B is an input / output characteristic when the gain is 59 μS, a dotted line C is an input / output characteristic when the gain is 42 μS, and an alternate long and short dash line D. Is an input / output characteristic when the gain is 27.5 μS, and a two-dot chain line E is an input / output characteristic when the gain is 7.4 μS. From the figure, it can be seen that the voltage / current conversion circuit of the example can obtain good conversion characteristics (linearity) over a range of gain of 0 to 45 μS or more.
The gain control of the voltage / current conversion circuit can be realized by changing the bias current IB2 in addition to the gate voltage VGC. That is, in the circuit of FIG. 3, the bias currents of the signal conversion units 22 and 23 (corresponding to the constant current IB of FIG. 2) are given by the MOS transistors MB8, MB10, MB14 and MB16. Since the current flowing through MB1 is the sum of the drain current of the MOS transistor MB2 connected in series with the MOS transistor MB1 and the bias current IB2, the gate voltage VGC of MB2 is changed. Even if not, the current of MB1, that is, the bias current of the

signal converters

22 and 23 can be changed by changing the bias current IB2. As a result, the gain of the voltage / current conversion circuit can be changed.
Next, the filter circuit FIL constituting the read channel of FIG. 1 will be described.
FIG. 17 shows a known complete current integrating circuit introduced in the third document. This complete current integration circuit is provided with two incomplete current integration circuits of FIG. 16, and integrates with the capacitors CI of the respective integration circuits using positive and negative current input signals + Iin and -Iin, respectively. The mirror current outputs + If and -If are fed back to the opposite input nodes. As a result, the second mirror current outputs + Iout and -Iout of each integrating circuit are completely integrated with respect to the input current.
That is, when the sizes of the MOS transistors M1, M3 and M5, M2, M4 and M6 are made equal and the constant current bias values IB supplied via the transistors M1, M3 and M5 are made equal, the MOS transistors M2, The channel conductance gm of M4 and M6 is equal. Therefore, the current gain of the feedback current If and the output current Iout with respect to the input current Iin is equal,
Iout / Iin = −gm / sC = −α / s −−−− (7)
It is represented by Here, α = gm / C is an integration time constant, and s is a complex angular frequency represented by jω.
In the above equation (7), the input / output gain is inversely proportional to s, that is, inversely proportional to the signal frequency, which indicates that the circuit of FIG. 17 is a complete current integrating circuit. In general, since the channel conductance gm of a MOS transistor is proportional to the square root of the value of the bias current IB, the integration time constant α can be varied by changing the bias current IB, and a filter circuit with a variable cut-off frequency is provided. Realized.
The filter circuit required for the hard disk drive device needs to vary the cut-off frequency in accordance with the rate of data read from the disk. However, as an important characteristic, for each frequency component included in the data waveform, Therefore, the phase delay, that is, the group delay characteristic is required to be flat up to a frequency close to twice the cutoff frequency. As a filter circuit suitable for realizing such a characteristic, a transfer function having a fifth or higher order having an equiripple characteristic is generally used.
A high-order filter circuit can be realized by connecting a secondary filter and a primary filter in multiple stages. FIG. 18 shows a block configuration of a secondary filter used to realize a high-order low-pass filter using the complete current integration circuit of FIG. Here, when each coefficient is a positive numerical value, the transfer function is expressed as follows.

Similarly, the transfer function of the primary filter shown in FIG. 19 is as follows.

The coefficients A and B in FIG. 18 and FIG. 19 can be realized by appropriately setting the size ratio (that is, current mirror ratio) of the MOS transistors in the incomplete current integration circuit.
As described above, the case where a high-order filter is configured using the conventional perfect integration circuit has been described. However, this conventional technique has the following problems. That is, a mirror current output stage for feedback is required in the integration circuit. Further, since the complete integration circuit has an infinite gain in principle with respect to the DC input when the angular frequency s is 0, it cannot be used alone. Accordingly, as shown in FIG. 19 and equation (9), it is necessary to provide a coefficient circuit to form a feedback loop in order to realize a primary filter, resulting in an increase in circuit scale and current consumption, as well as circuit scale. Increase in the frequency causes degradation of the operating frequency band.
On the other hand, the integration circuit of FIG. 16 has an input / output current gain expressed by the following equation (10), which indicates that the integration circuit is an incomplete current integration circuit.
Iout / Iin = -gm / (sC + gm)
= −α / (s + α) −−−−− (10)
Such an imperfect current integrating circuit has a finite gain with respect to a direct current input, like a resistance-capacitance circuit of a passive element, and thus can be used alone as a filter. The second-order filter and the first-order filter using this incomplete current integration circuit have block configurations as shown in FIGS. 6 and 7, respectively, and the transfer function of the second-order filter is expressed as follows.

However, α = gm / C.
Where A ′ = A−2,
B ′ = A−B−1 −−−−−−− (12)
It can be understood that the expression (11) becomes the same as the expression (8), and the same characteristics can be realized.
Further, the primary filter can be constituted by an incomplete integration circuit alone, and no coefficient circuit is required. A return path is also unnecessary. The transfer function is as follows, similar to equation (10).

As described above, when an incomplete current integrating circuit that has not been used because of the general difficulty in designing is used, a primary filter can be realized by the incomplete current integrating circuit alone, and feedback is provided in the integrating circuit. No path is required. As is clear from the above equation (12), the coefficient of the secondary filter using the incomplete current integration circuit is more general than the coefficient when the above-described complete integration circuit is used (FIGS. 18 and 19). Can be made small.
Therefore, in the read channel LSI of this embodiment, the incomplete current integration circuit shown in FIG. 16 is used as the filter circuit FIL. As a result, the number of transistors can be greatly reduced and the power consumption can be reduced as compared with the case where the filter is configured using the complete integration circuit as in the prior art (FIG. 17).
Note that the incomplete current integration circuit shown in FIG. 16 changes the current values of the two constant current sources IB at the same time in accordance with the information set in the register selected by the control device. It is also possible to change the channel conductance of the MOS transistor M2 to control the cutoff frequency of the output current Iout.
FIG. 8 shows a block configuration of a seventh-order equiripple low-pass filter designed by combining the first-order and second-order filters (FIGS. 6 and 7) using the CMOS imperfect current integration circuit described above. The filter circuit FIL of the read channel LSI shown is used.
In FIG. 8, an incomplete current integrating circuit has a transfer function described in the block, and an inverting current amplifier has “−1” written in the block. The basic structure of the inverting current amplifier is similar to that of the circuit shown in FIG. 16, and can be obtained by simply removing the integration capacitor CI. In FIG. 8, the numerical values attached to the output terminals of the incomplete integration circuits and the inverting current amplifier represent the mirror current gain.
The total number of bias current sources for the entire low-pass filter in this embodiment is 30.32 times the input bias of each integrating circuit and inverting current amplifier as a single bias current value, and the maximum cutoff frequency is set to 127 MHz. The unit bias current value at this time is 0.2 mA.
By the way, since the read channel LSI generally includes a high-speed digital signal processing unit of a small scale, the analog circuit unit should be provided positively and negatively and symmetrically to avoid interference of digital noise. desirable. Therefore, in the filter circuit FIL of this embodiment, it is preferable to provide the incomplete integration circuit of FIG. 16 corresponding to each of the positive current input and the negative current input from the voltage / current conversion circuit VGA in the previous stage. In this case, the maximum current consumption of the entire filter circuit when the influences of manufacturing variations of semiconductor processes and ambient temperature fluctuations are ignored is 12.1 mA for both the positive side and the negative side. This is a value of about 70% or less of the current consumption value of the filter circuit separately designed using the conventional complete integration circuit of FIG.
FIG. 9 shows the frequency characteristics of the group delay (phase) and current gain obtained as a result of the computer simulation for the seventh-order equiripple low-pass filter. From FIG. 9, the group delay ripple is 4 ± 0.1 nS up to a frequency of 1.7 times or more of the cutoff frequency fc (127 MHz), and the fluctuation is suppressed to 3% or less. In other words, it can be seen that the phase hardly shifts even if the signal passes through this filter or exceeds the cutoff frequency. As a result, in the hard disk device, the phase shift between the phase of the signal that has passed through this filter and the sampling clock φs of the subsequent A / D converter ADC is reduced, and sampling is performed with good timing at the characteristic points of the read signal waveform. Can do.
Next, the A / D conversion circuit constituting the read channel of FIG. 1 will be described. FIG. 10 shows a current track / hold circuit (sample / hold circuit) for a 6-bit A / D converter circuit constituting a read channel according to the present invention.
A reference constant current source IB and N-MOS transistors M1 and M2 are connected in series between the power supply potential AVDD and the ground potential AGND, and the drain of the MOS transistor M1 serves as an input node for the input current signal Iin. The change in the drain potential of the MOS transistor M1 is transmitted to the gate electrode of the MOS transistor M2 through the source follower including the N-MOS transistor M5 and the constant current source Is connected between the source and the ground potential. It is configured as follows.
Similarly to the reference constant current source IB and the MOS transistors M1 and M2, the constant current source IRi (i = 1 to 63) and the N-MOS transistor M3i connected in series between the power supply potential AVDD and the ground potential AGND. A current mirror circuit consisting of M4i is provided. The output current Ici is taken out from the drain side of the MOS transistor M3i and supplied to each of the 63 current comparison circuits in the subsequent stage (not shown).
The gates of the MOS transistors M301 to M363 are applied with the same bias voltage VB as the gate voltage of the MOS transistor M1, and the gate potentials of the MOS transistors M2 are N-MOS transistor M6 and P-MOS transistor M7. Are transmitted to the gate electrodes of 63 N-MOS transistors M401 to M463 provided in parallel. Therefore, if the sizes of M301 to M363 and M2 and M401 to M463 provided in parallel with the MOS transistor M1 are equalized, the current flowing through M2 is copied to M401 to M463.
On the other hand, during the off period of the CMOS transmission switches M6 and M7, the potential at the time when the CMOS transmission switches M6 and M7 are turned off is a parasitic capacitance (gate capacitance) Cs between the gate and source electrodes of the MOS transistors M401 to M463 and between the gate and drain electrodes. The drain current corresponding to the holding potential flows through M401 to M463.
The current values of the constant current sources IR1 to IR63 connected between the drains of the MOS transistors M301 to M363 and the power supply potential are set to reference current values with respect to the amplitude of the input current signal Iin. For example, if the configuration of the A / D converter circuit is 6 bits and −IB = 80 μA and −Iin = + 32 μA to −32 μA, IR1 to IR63 are set as follows.

When the current values of the constant current sources IR1 to IR63 are set as described above, the output currents Ic1 to Ic63 when the input current signal Iin changes from +32 μA to −32 μA change to values in the following ranges, respectively. However, “+” represents each discharge current to the 63 parallel current comparison circuits not shown in FIG. 10, and “−” represents the sink current from the current comparison circuit.

Therefore, if each of the currents Ic1 to Ic63 is compared with the reference current value “0” by the 63 parallel current comparison circuits in the subsequent stage, a digital output of the conversion result for the input current value Iin can be obtained.
Although not particularly limited, when the input current from the filter circuit in the previous stage is a positive / negative differential input current, the track hold circuit shown in FIG. 10 is connected to the positive input current + Iin and the negative input. Provided for each of the current signals -Iin. In this case, the first current comparison circuit to which the output current Ic1 with respect to the positive input current signal + Iin is supplied is supplied with the output current Ic63 with respect to the negative input current signal -Iin so as to compare the magnitudes thereof. Is done. Similarly, the second current comparison circuit has a magnitude corresponding to the current corresponding to Ic2 on the positive signal input side and Ic62 on the negative signal input side, and the 32nd current comparison circuit has Ic32 on the positive signal input side and negative current input side. It is configured to compare the magnitudes of currents corresponding to Ic33.
In the above description, the difference outputs Ic1 to Ic63 between the input current signal Iin and the reference currents IR1 to IR63 are set to change to the positive and negative sides with respect to the analog ground AGND. Depending on the configuration of the current comparison circuit provided in the configuration, each reference current value may be changed to match the configuration, so that the output signal is always positive or always negative.
As specific examples of the current comparison circuit, the inventors of the present invention, for example, have described the ISCS 99, Digest of Technical Paper, Session 18, W18.5, February 1999. Any known current comparison circuit such as the circuit proposed in (ISSCC99, Digest of Technical Papers, February 1999, WA 18.5) can be used.
The invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Nor.
For example, in the above description, in FIG. 2 to FIG. 4 and FIG. 10, the current source is configured by a P-channel MOS transistor and the cascode mirror circuit is configured by an N-channel MOS transistor. It can be realized in the same way even if they are replaced. In the filter embodiment of FIG. 8, the primary filter is connected after the third stage of the secondary filter, but the filters can be arranged in an arbitrary order. That is, a primary filter may be arranged between the secondary filters or before the secondary filter.
In the above embodiment, the case where the present invention is applied to the read channel of a hard disk device has been described. However, the present invention is not only such a signal processing system but also a voltage signal in which the amplitude value of a received signal varies greatly with time. A series of functions for amplifying, filtering, A / D conversion, and digital signal processing of the signal is shown in FIG. Therefore, the same effect can be obtained even if the present invention is applied to them. In FIG. 11, 100 is a voltage signal transmission source, 200 is a signal transmission path through which the voltage signal is transmitted, and V / I is a voltage / current conversion circuit that amplifies the voltage signal and converts it into a current signal.
Industrial applicability
The present invention can be widely used not only for a signal processing system such as a read channel of a hard disk device but also for a signal processing system in a communication system for processing received serial data.

Claims

A read amplifier that reads data recorded on the magnetic disk through a read head and converts the output into an electric signal, a variable gain amplifier circuit that amplifies the output signal of the read amplifier, and an unnecessary signal included in the output signal A filter circuit that suppresses frequency components, an analog / digital conversion circuit that converts the amplitude of the filter output signal into a digital signal corresponding to the filter circuit, a signal that is processed by processing the digital signal, and a signal required for the verification In a hard disk drive device including a digital signal processing circuit for performing processing,
The output of the read amplifier is a voltage signal, the variable gain amplifier circuit includes voltage / current conversion means for converting the voltage signal into a current signal proportional to the voltage signal, and the filter circuit receives the current signal and outputs the current signal. The analog / digital conversion circuit includes means for tracking and holding the current from the filter circuit at its input,
The filter circuit is a filter having equiphase ripple characteristics, and the current integrating circuit constituting the filter is an incomplete integrating circuit whose output is limited to a constant value with respect to a DC signal input. Ruha over de disk drive device.

Oite to claim 1,
A hard disk drive device, wherein the frequency characteristic of the filter circuit is configured to vary in accordance with information set in a register selected by a control device.

A read amplifier that reads data recorded on the magnetic disk through a read head and converts the output into an electric signal, a variable gain amplifier circuit that amplifies the output signal of the read amplifier, and an unnecessary signal included in the output signal A filter circuit that suppresses frequency components, an analog / digital conversion circuit that converts the amplitude of the filter output signal into a digital signal corresponding to the filter circuit, a signal that is processed by processing the digital signal, and a signal required for the verification In a hard disk drive device including a digital signal processing circuit for performing processing,
The output of the read amplifier is a voltage signal, the variable gain amplifier circuit includes voltage / current conversion means for converting the voltage signal into a current signal proportional to the voltage signal, and the filter circuit receives the current signal and outputs the current signal. The analog / digital conversion circuit includes means for tracking and holding the current from the filter circuit at its input,
The voltage / current conversion means provided in the variable gain amplifier circuit is:
A first constant current source; a first insulated gate field effect transistor having a fixed potential applied to the gate; and a second insulated gate having a gate connected to the drain of the first insulated gate field effect transistor A field effect transistor is connected in series between a power supply potential and a ground potential;
In parallel, a second constant current source, a third insulated gate field effect transistor having the same fixed potential applied to the gate as described above, and a gate connected to the gate of the second insulated gate field effect transistor. A fourth insulated gate field effect transistor connected has a cascode mirror circuit formed by connecting in series between a power supply potential and a ground potential;
A voltage signal applied to the gate of the fifth insulated gate field effect transistor by connecting a fifth insulated gate field effect transistor in parallel with the second insulated gate field effect transistor of the cascode mirror circuit. And an output current signal corresponding to the input signal is obtained from the drain of the third insulated gate field effect transistor, and the fixed potential corresponds to the information set in the register selected by the control device features and to Ruha over de disk drive for using a variable gain amplifier circuit conversion gain of the input-voltage and the output current is varied by variably by.

In claim 1 or 2,
The voltage / current conversion means provided in the variable gain amplifier circuit is:
A first constant current source; a first insulated gate field effect transistor having a fixed potential applied to the gate; and a second insulated gate having a gate connected to the drain of the first insulated gate field effect transistor A field effect transistor is connected in series between a power supply potential and a ground potential;
In parallel, a second constant current source, a third insulated gate field effect transistor having the same fixed potential applied to the gate as described above, and a gate connected to the gate of the second insulated gate field effect transistor. A fourth insulated gate field effect transistor connected has a cascode mirror circuit formed by connecting in series between a power supply potential and a ground potential;
A voltage signal applied to the gate of the fifth insulated gate field effect transistor by connecting a fifth insulated gate field effect transistor in parallel with the second insulated gate field effect transistor of the cascode mirror circuit. And an output current signal corresponding to the input signal is obtained from the drain of the third insulated gate field effect transistor, and the fixed potential corresponds to the information set in the register selected by the control device features and to Ruha over de disk drive for using a variable gain amplifier circuit conversion gain of the input-voltage and the output current is varied by variably by.

A read amplifier that reads data recorded on the magnetic disk through a read head and converts the output into an electric signal, a variable gain amplifier circuit that amplifies the output signal of the read amplifier, and an unnecessary signal included in the output signal A filter circuit that suppresses frequency components, an analog / digital conversion circuit that converts the amplitude of the filter output signal into a digital signal corresponding to the filter circuit, a signal that is processed by processing the digital signal, and a signal required for the verification In a hard disk drive device including a digital signal processing circuit for performing processing,
The output of the read amplifier is a voltage signal, the variable gain amplifier circuit includes voltage / current conversion means for converting the voltage signal into a current signal proportional to the voltage signal, and the filter circuit receives the current signal and outputs the current signal. The analog / digital conversion circuit includes means for tracking and holding the current from the filter circuit at its input,
The filter circuit is
A first constant current source; a first insulated gate field effect transistor having a fixed potential applied to the gate; and a second insulated gate having a gate connected to the drain of the first insulated gate field effect transistor A current input stage in which a field effect transistor is connected in series between a power supply potential and a ground potential;
In parallel, a second constant current source, a third insulated gate field effect transistor having the same fixed potential applied to the gate as described above, and a gate connected to the gate of the second insulated gate field effect transistor. A current output stage in which a fourth insulated gate field effect transistor connected is connected in series between a power supply potential and a ground potential;
A capacitive element connected between the gate of the second insulated gate field effect transistor and the ground potential;
The current signal supplied to the drain of the first insulated gate field effect transistor is used as an input signal, and an output current signal corresponding to the input current is obtained from the drain of the third insulated gate field effect transistor And the current values of the first and second constant current sources are simultaneously varied corresponding to the information set in the register selected by the control device, whereby the second isolation of the input stage A hard disk drive device comprising an incomplete integration circuit configured to change a channel conductance of a gate-type field effect transistor to control a cutoff frequency of an output current.

In claim 1 or 2,
The filter circuit is
A first constant current source; a first insulated gate field effect transistor having a fixed potential applied to the gate; and a second insulated gate having a gate connected to the drain of the first insulated gate field effect transistor A current input stage in which a field effect transistor is connected in series between a power supply potential and a ground potential;
In parallel, a second constant current source, a third insulated gate field effect transistor having the same fixed potential applied to the gate as described above, and a gate connected to the gate of the second insulated gate field effect transistor. A current output stage in which a fourth insulated gate field effect transistor connected is connected in series between a power supply potential and a ground potential;
A capacitive element connected between the gate of the second insulated gate field effect transistor and the ground potential;
The current signal supplied to the drain of the first insulated gate field effect transistor is used as an input signal, and an output current signal corresponding to the input current is obtained from the drain of the third insulated gate field effect transistor And the current values of the first and second constant current sources are simultaneously varied corresponding to the information set in the register selected by the control device, whereby the second isolation of the input stage A hard disk drive device comprising an incomplete integration circuit configured to change a channel conductance of a gate-type field effect transistor to control a cutoff frequency of an output current.

In claim 5 or 6,
The incomplete integration circuit includes a second current output stage having the same configuration as the current output stage in parallel with the current output stage, and the current input stage, the first current output stage, and the second current output stage. The current value of each constant current source in the output stage is simultaneously varied corresponding to the information set in the register selected by the control device, so that the channel of the second insulated gate field effect transistor in the input stage is changed. first and second current output stage of the output current configured features and to Ruha over disk drives device by comprising as the cut-off frequency is controlled at the same time is changed conductance.

In claim 7,
The filter circuit is a filter having equiphase ripple characteristics,
First, a second, third secondary filter comprising a first incomplete integration circuit and inverting current amplifier and the second incomplete integrating circuit, a primary filter composed of a first incomplete integration circuit Are connected in cascade,
Of these, the first outputs of the second incomplete current integrating circuits of the first and second secondary filters are connected to the inputs of the second and third secondary filters of the subsequent stage, respectively, and the second outputs Each of the second outputs of the incomplete current integrator is connected to the input of the first incomplete current integrator of the self-filter,
The first output of the second incomplete current integration circuit of the third secondary filter is connected to the input of the subsequent primary filter, and the second output of the second incomplete current integration circuit is a current. A seventh-order filter connected to the input of the first incomplete current integration circuit of the third secondary filter together with the second output of the inverting amplifier, and using the output of the primary filter as a filter output. Hard disk drive device to be used.

A read amplifier that reads data recorded on the magnetic disk through a read head and converts the output into an electric signal, a variable gain amplifier circuit that amplifies the output signal of the read amplifier, and an unnecessary signal included in the output signal A filter circuit that suppresses frequency components, an analog / digital conversion circuit that converts the amplitude of the filter output signal into a digital signal corresponding to the filter circuit, a signal that is processed by processing the digital signal, and a signal required for the verification In a hard disk drive device including a digital signal processing circuit for performing processing,
The output of the read amplifier is a voltage signal, the variable gain amplifier circuit includes voltage / current conversion means for converting the voltage signal into a current signal proportional to the voltage signal, and the filter circuit receives the current signal and outputs the current signal. The analog / digital conversion circuit includes means for tracking and holding the current from the filter circuit at its input,
The analog / digital conversion circuit is:
A first constant current source connected in series between a power supply potential and a ground potential; a first N-channel insulated gate field-effect transistor whose gate is supplied with a fixed potential; and a second N-channel insulated gate type A third field-effect transistor having a gate connected to the drain of the first N-channel insulated gate field-effect transistor and a source connected to the gate of the second N-channel insulated gate field-effect transistor; A current input unit comprising an N-channel insulated gate field effect transistor and a second constant current source connected between the source of the transistor and a ground potential;
A constant current source that is connected in series between the power supply potential and the ground potential and supplies a reference current; a fourth N-channel insulated gate field effect transistor whose gate is supplied with the fixed potential; and a fifth N A plurality of current output sections comprising channel-type insulated gate field effect transistors; a gate of the second N-channel insulated gate field effect transistor of the current input section; and a fifth current output section of each of the plurality of current output sections. The gates of the N-channel insulated gate field effect transistors are connected via a transmission switch,
Each of the reference currents is set to a value corresponding to a desired conversion accuracy of the input current, and each of the plurality of current output units is determined based on the sum of the value of the first constant current source and the input signal. A track and hold circuit configured to output a current obtained by subtracting the value of the reference current; and
A current comparison circuit that outputs the voltage signal with the output current of the track and hold circuit as an input; and
Features and to Ruha over disk drives devices in that it comprises.

A voltage / current conversion circuit that receives a voltage signal and outputs a current proportional to the voltage signal; a filter circuit that performs a filtering process on the output current signal from the voltage / current conversion circuit and outputs a current signal; An electronic device including a digital signal processing circuit that receives a current signal from the filter circuit and executes predetermined signal processing ,
The voltage / current converting means is:
A first constant current source; a first insulated gate field effect transistor having a fixed potential applied to the gate; and a second insulated gate having a gate connected to the drain of the first insulated gate field effect transistor A field effect transistor is connected in series between a power supply potential and a ground potential;
In parallel, a second constant current source, a third insulated gate field effect transistor having the same fixed potential applied to the gate as described above, and a gate connected to the gate of the second insulated gate field effect transistor. A fourth insulated gate field effect transistor connected has a cascode mirror circuit formed by connecting in series between a power supply potential and a ground potential;
A voltage signal applied to the gate of the fifth insulated gate field effect transistor by connecting a fifth insulated gate field effect transistor in parallel with the second insulated gate field effect transistor of the cascode mirror circuit. And an output current signal corresponding to the input signal is obtained from the drain of the third insulated gate field effect transistor, and the fixed potential corresponds to the information set in the register selected by the control device An electronic apparatus using a variable gain amplifier circuit in which the conversion gain of the input / voltage and output current is varied by being varied .

In claim 10,
An electronic device comprising a circuit for outputting information as a voltage signal.

In claim 11,
The circuit that outputs the voltage signal includes a read amplifier that outputs information read from the magnetic disk, and the digital signal processing circuit includes an analog / digital conversion circuit that operates in accordance with a current signal from the filter circuit. It is that electronic devices.