JP3938727B2

JP3938727B2 - Sample hold circuit

Info

Publication number: JP3938727B2
Application number: JP2002205572A
Authority: JP
Inventors: 信生藤井; 茂孝高木; 康輔鈴木
Original assignee: 財団法人理工学振興会
Priority date: 2002-07-15
Filing date: 2002-07-15
Publication date: 2007-06-27
Anticipated expiration: 2022-07-15
Also published as: JP2004048558A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力段としての差動対を備えたサンプルホールド回路に関する。
【０００２】
【従来の技術】
サンプルホールド回路は、主に、ＡＤ（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ）変換器の入力段に用いられ、連続的に変化する信号値を一定の期間保持するための回路として多用されている。近年、ディジタル信号処理技術の向上に伴い、複雑な信号処理はディジタル信号処理で行う傾向が強まり、従来に比べ高速かつ高精度のＡＤ変換のための入力段としてサンプルホールド回路の需要が高まっている。
【０００３】
図６に従来のサンプルホールド回路の構成を示す。また、図７は、図６に示す演算増幅器の入力部の回路構成を示す図である。図７に示すように、従来のサンプルホールド回路では、入力段としての差動対（以下、「入力差動対」という）のゲート及びソース間の寄生容量Ｃ_gs1、Ｃ_gs2とサンプリング容量Ｃ_sとが直列に接続されているため、入力信号電圧Ｖ_inが変化すると、たとえスイッチＳＷが切断されてホールドされているときであっても、出力信号電圧Ｖ_outが変化して安定した出力信号電圧が得られないという問題があった。この場合、出力信号電圧の変化量ΔＶ_outは以下の式（１）で示される。
【０００４】
【数１】

【０００５】
前記式（１）中、ΔＶ_outは前記サンプルホールド回路の出力信号電圧の変化量を示し、Ｃ_sは前記サンプルホールド回路のサンプリング容量を示し、Ｃ_gs1、Ｃ_gs2は前記入力差動対のゲート及びソース間の寄生容量を示し、ΔＶ_inは前記サンプルホールド回路をホールドする際の入力信号電圧の変化量を示す。
【０００６】
【発明が解決しようとする課題】
そこで、従来のサンプルホールド回路では、より安定した出力信号電圧を得るべく、例えば図８に示すように、サンプリング容量Ｃ_sの後段にバッファを付加して、このバッファを通して出力信号を演算増幅器の反転入力端子に返すことにより、入力信号電圧Ｖ’_inの変化が出力信号電圧Ｖ’_outに及ぼす影響を抑制したものがある。図８は、従来のサンプルホールド回路で、出力信号電圧を安定させるためのバッファが付加された一例の基本構成を示す図である。
【０００７】
あるいは、図９に示すように、サンプリング容量Ｃ_sと演算増幅器の反転入力端子との間にスイッチを設けることにより、入力信号電圧Ｖ’’_inの変化が出力信号電圧Ｖ’’_outになるべく影響を及ぼさないように構成されたものがある。図９は、従来のサンプルホールド回路で、サンプリング容量Ｃ_sと演算増幅器の反転入力端子との間にスイッチが設けられた一例の基本構成を示す図である。図８、図９で、ＳＷ₁₀、ＳＷ₂₀、ＳＷ₃₀はそれぞれスイッチを示す。
【０００８】
しかしながら、このように構成された従来のサンプルホールド回路では、前記バッファを付加した分だけ、あるいはスイッチを介在させた分だけ、図６に示すサンプルホールド回路より回路規模が大きくなり、また出力信号の整定時間（セトリング時間）が長くなるという問題点があった。
【０００９】
本発明は、前記問題点に鑑みてなされたものであり、その目的は、回路の動作速度を低下させず、しかも、回路の規模を大きくすることなく出力信号電圧を安定化させ、入力信号電圧の変化が出力信号電圧に影響を及ぼさないサンプルホールド回路を提供することにある。
【００１０】
【課題を解決するための手段】
前記課題を解決するために本発明は、入力段としての差動対と、前記差動対のテール電流源とを有する演算増幅器と、一端が前記演算増幅器の出力端子に接続され、他端が前記演算増幅器の反転入力端子に接続されたスイッチと、前記スイッチの他端とグランドの間に接続されたサンプリング容量とを含んだサンプルホールド回路であって、前記差動対のテール電流源は２つの分割テール電流源から構成されると共に前記分割テール電流源はトランジスタを含んで構成され、更に、前記２つの分割テール電流源の間にはスイッチが設けられ、ホールド時に、前記２つの分割テール電流源の間に設けられたスイッチを切断して前記差動対のゲート及びソース間の寄生容量とサンプリング容量との直列接続が遮断されるように構成される（請求項１）。
【００１１】
このように構成すれば、出力信号の誤差の原因となる、前記入力段としての差動対（入力差動対）のゲート及びソース間の寄生容量を介しての入力信号の直接伝送を低減化するべく、前記入力差動対のテール電流源を２つに分割してこれらの間にスイッチを設けて、このサンプルホールド回路のホールド時には、このスイッチを切断して前記入力差動対のゲート及びソース間の寄生容量とサンプリング容量との直列接続を遮断するので、このホールド時における入力信号の誤差の伝達経路を遮断することができ、その結果、ホールド時における出力信号電圧の変化の度合いを低減化することが可能なサンプルホールド回路が具現される。
【００１２】
なお、本発明で「サンプルホールド回路」とは、連続的に変化する信号を、一定期間、標本化して、この標本値を保持するための回路を意味し、出力信号を常にホールド期間とした従来公知の一般的なサンプルホールド回路のほかに、出力側でトラック期間と、入力信号電圧に出力信号電圧を追従させるホールド期間の２つのタイミングを有するように構成されるトラックホールド回路をも含む。また、前記「ホールド」とは、出力信号電圧を一定値に保持することである。
【００１３】
また、本発明は、前記スイッチのサイズを大きくして、入力信号の電位に応じて変化するオン抵抗を下げることにより、前記スイッチによる利得の低下を解消したサンプルホールド回路として構成されてもよい。
このように構成すれば、前記スイッチを接続すると利得が低下するという問題が、このスイッチのサイズを大きくしてオン抵抗を下げることにより解決されるサンプルホールド回路が具現される。
【００１４】
なお、前記スイッチのサイズを大きくした場合に生じるＣＦＴ（クロックフィードスルー）の影響は、より小さく抑えることが可能である。すなわち、この場合、電荷が溜まる寄生容量が、インピーダンスの比較的低い、トランジスタのソースに接続されていることにより、このＣＦＴの原因となる電荷は速やかに流出するので、前記サンプリング容量をスイッチで切断する場合と比べて、前記ＣＦＴの影響はより小さく抑えられる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して具体的に説明する。図１は、本発明に係るサンプルホールド回路の基本原理を説明するために引用した、演算増幅器の一実施形態を示す回路図である。
図１に、入力差動対部分のテール電流源が２つに分割された電流源（以下、「分割テール電流源Ｉ_tail／２」という）と、これら２つの分割テール電流源Ｉ_tail／２の間に設けられたスイッチＳＷ₂とを含むサンプルホールド回路の構成を示す。
【００１６】
図１に示すように、このサンプルホールド回路では、２つの分割テール電流源Ｉ_tail／２同士がスイッチＳＷ₂によって接続または切断され、ホールド時には、スイッチＳＷ₁、ＳＷ₂を切断し、サンプリング容量Ｃ_sに至る入力信号の伝達経路を遮断するようになっている。このような動作によってホールドを実行すると、入力信号電圧Ｖ_inが変化しても出力信号電圧Ｖ_outへの影響が防止される。すなわち、この場合に、スイッチＳＷ₂の寄生容量は、それ自体のゲートが接地されるので、入力信号の伝達経路とはならない。
【００１７】
ただし、図１に示す回路で、入力段としての差動対たるトランジスタＭ₁、Ｍ₂のソースを切断するためのスイッチＳＷ₂が接続されると、この入力差動対部分の利得が低下する。今、スイッチＳＷ₂のオン抵抗をＲ_sw2とすれば、この入力差動対部分の等価回路は図２に示すようになる。このとき、利得Ａは以下の式（２）で表される。
【００１８】
【数２】

【００１９】
前記式（２）中、Ｖ_outは出力信号電圧を示し、Ｖ_inは入力信号電圧を示し、ｇ_m1は入力段としての差動対たるトランジスタＭ₁（図２参照）のトランスコンダクタンスを示し、ｇ_m3はトランジスタＭ₃のトランスコンダクタンスを示し、ｒ_o1はトランジスタＭ₁の出力抵抗を示し、Ｒ_sw2はスイッチＳＷ₂のオン抵抗を示す。また、Ｚ_out（出力インピーダンス）は，以下の式（３）で表される。
【００２０】
【数３】

【００２１】
前記式（３）中、Ｚ_outは出力インピーダンスを示し、ｒ_o2はトランジスタＭ₂の出力抵抗を示し、ｒ_o4はトランジスタＭ₄の出力抵抗を示し、ｇ_m2はトランジスタＭ₂のトランスコンダクタンスを示し、Ｒ_sw2はスイッチＳＷ₂のオン抵抗を示す。
【００２２】
前記式（２）、式（３）で示されるように、スイッチＳＷ₂を接続すると、トランジスタＭ₁のトランスコンダクタンスｇ_m1は前記式（２）の分母のＲ_sw2（ｇ_m1／２＋１／２ｒ_o1）の分だけ低下し、トランジスタＭ₂の出力抵抗ｒ₀₂はＲ_sw（１＋ｇ_m2ｒ_o2）／２だけ増加する。スイッチＳＷ₂を接続することによって，この入力差動対部分の利得は低下するが、スイッチＳＷ₂のサイズを大きくしてオン抵抗を下げることにより、前記利得低下の問題を解決することができる。
本発明にあっては、この利得低下の問題を解決するために、Ｒ_SW2／２ｒ_o1＜＜１、Ｒ_SW2×ｇ_m1＜＜１を満たすようにスイッチＳＷ₂のサイズを設定することができる。
【００２３】
なお、スイッチＳＷ₂のサイズを大きくした場合に生じるＣＦＴは、スイッチＳＷ₂の寄生容量が、比較的低いインピーダンスを有する、トランジスタのソースに接続されているため、ＣＦＴの原因となる電荷が速やかに流出し、その結果、サンプリング容量Ｃ_sをスイッチＳＷ₁で切断する場合とは異なり、このサンプルホールド回路の動作特性に影響を及ぼさない。
【００２４】
図３に本発明に係る他の実施形態のサンプルホールド回路の構成を示す。図３に示すサンプルホールド回路では、図１に示すような比較的単純な入力差動対の分割テール電流源（Ｉ_tail／２、電圧をＶ_tailで示す）がカスコード接続され、出力側でトランジスタＭ₂がフォールデッドカスコード接続されたものが増幅器によりスーパーカスコード化されている。ここで、符号Ｖ_ddはこのサンプルホールド回路の電源電圧を示し、符号Ｖ_bpl、Ｖ_bn1は各々、前記増幅器のバイアスを示し、Ｃ_sはサンプリング容量を示す。本発明では、このようにして、図１に示す入力差動対の分割テール電流源（Ｉ_tail／２）をカスコード接続し、更には出力側のトランジスタＭ₂₀をフォールデッドカスコード接続すると共に、増幅器を用いてスーパーカスコード化して出力インピーダンスを引き上げることにより、サンプル時のループ利得を高めることができ、サンプル時の精度の向上を図ることができる。
【００２５】
本発明では、このようにしてサンプルホールド回路の分割テール電流源（Ｉ_tail／２）または負荷を、１個のトランジスタのみで構成せずに、複数のトランジスタを縦に接続したもの（カスコード接続）、また、図３に示すように、出力側の複数のトランジスタＭ₂₀が縦に接続されたカスコード接続を折り返したものであるフォールデッドカスコード接続で、更に、増幅器を用いて増幅して接続したもの（スーパーカスコード接続）とすることにより、出力インピーダンスをより高く設定し、かつ一段と精度の高い電流を取り出す手当てがなされる。本発明では、このようなカスコード接続を用いることにより周波数特性に悪影響を及ぼすことなく、このサンプルホールド回路のループ利得を増やすことができる。
【００２６】
一方、従来のＭＯＳトランジスタ増幅回路においては、通常、利得を増やすと周波数特性が劣化し、高い周波数で利得を高くすることが困難であった。しかし、本発明にあってはこのようなスーパーカスコード接続を用いることで、利得が低い増幅器と同様に、単位利得周波数（利得の絶対値が１になる周波数）を保持しながら利得を上げることが可能である。
【００２７】
図４は、図１に示す本発明に係るサンプルホールド回路の一実施形態と、従来のサンプルホールド回路の各特性を比較しながら説明するために引用した図である。そして、前記両者の過渡解析を行った結果を図４（ａ）に示し、その拡大図を図４（ｂ）に示す。図４（ａ）、（ｂ）は、いずれも横軸が時間（単位：ｓｅｃ）を表し、縦軸が出力信号の電圧（Ｖ）を表す。
【００２８】
図４（ｂ）に示すように、従来のサンプルホールド回路では、ホールド時に入力信号電圧の変化に伴って出力信号電圧が比較的大きく変化しているのに対し、本発明に係るサンプルホールド回路では出力信号電圧の大きさが特に変化していないことがわかる。
【００２９】
また、図５は周波数解析によるホールド時の入力部から出力部への入力信号の伝達特性を示す図である。図５は、横軸が周波数（単位：Ｈｚ）を表し、縦軸が利得（単位：ｄＢ）を表す。図５に示すように、本発明に係るサンプルホールド回路は、従来のサンプルホールド回路に比べ、ホールド時の出力信号電圧の変化が６０ｄＢ程度低く抑えられていることがわかる。
【００３０】
以上説明した通り、本発明にあっては、サンプルホールド回路の入力段としての差動対たるトランジスタＭ₁、Ｍ₂のゲート及びソース間の容量Ｃ_gs1(2)とサンプリング容量Ｃ_sとの直列接続によって、ホールド時に入力信号電圧が変化すると、これに応じて出力信号電圧も影響を受けるという従来の問題点に鑑み、テール電流源をスイッチＳＷ₂で２つに分割し（分割テール電流源Ｉ_tail／２）、ホールド時に入力段としての差動対たる２つのトランジスタＭ₁、Ｍ₂のソース間を切断することにより、入力信号における誤差の伝達経路を遮断し、入力信号電圧が変化しても比較的安定した出力信号電圧を得ることができるサンプルホールド回路を提供するものである。
【００３１】
なお、前記の本発明に係るサンプルホールド回路の一実施形態では，出力信号電圧を入力信号電圧に追従させるトラック期間及びその値を保持するホールド期間の２つのタイミングを有するトラックホールド回路をサンプルホールド回路の例として説明したが、本発明はこの実施形態のみに限定されるものではない。すなわち、本発明にあっては、前記のような比較的単純な構成を有する入力差動対のみならず、比較的複雑な構成を具備した入力差動対も含む、入力段としての差動対を備えた演算増幅器全般にわたって応用することが可能である。
【００３２】
【発明の効果】
以上説明した通りに構成される本発明によれば、以下の効果を奏する。すなわち、本発明に係る請求項１によれば、サンプルホールド回路の入力差動対のテール電流源を２つに分割する分割テール電流源（Ｉ_tail／２）を用い、この分割テール電流源をスイッチで接続することにより、入力信号電圧が変化しても出力信号電圧がその影響を受けずに安定化され、その結果、回路の動作速度を低下させず、しかも、回路の規模を大きくすることなく、比較的安定した出力信号電圧を得ることが可能なサンプルホールド回路を提供することができる。
【００３３】
また、本発明によれば、このスイッチのサイズを大きくしてオン抵抗を下げることにより、このスイッチを入れた際の利得低下の問題を解決することが可能なサンプルホールド回路を提供することができる。
【図面の簡単な説明】
【図１】本発明に係るサンプルホールド回路の一実施形態の回路構成図であり、本発明の基本原理を説明するための図である。
【図２】図１に示す本発明に係るサンプルホールド回路の一実施形態で、入力段としての差動対部分の等価回路を示す図である。
【図３】本発明に係るサンプルホールド回路の他の実施形態の回路構成図である。
【図４】図１に示す本発明に係る一実施形態のサンプルホールド回路の特性と、従来の一例のサンプルホールド回路の特性とを比較して示すグラフである。
【図５】図１に示す本発明に係る一実施形態のサンプルホールド回路と、従来のサンプルホールド回路の特性を比較して示すグラフである。
【図６】従来の一例のサンプルホールド回路の回路構成図である。
【図７】図６に示す従来の一例のサンプルホールド回路に含まれる演算増幅器の回路構成図である。
【図８】出力信号電圧を安定させるためのバッファが付加された、従来の一例のサンプルホールド回路の回路構成図である。
【図９】サンプリング容量と演算増幅器の反転入力端子との間にスイッチが設けられた従来の一例のサンプルホールド回路の回路構成図である。
【符号の説明】
Ｍ₁、Ｍ₂、Ｍ₃、Ｍ₄ 差動対（トランジスタ）
Ｉ_tail／２分割テール電流源
ＳＷ、ＳＷ₁、ＳＷ₂、ＳＷ₁₀、ＳＷ₂₀、ＳＷ₃₀ スイッチ
Ｃ_s サンプリング容量
Ｖ_dd サンプルホールド回路の電源電圧
Ｖ_bpl、Ｖ_bn2 増幅器のバイアス
Ｖ_in、Ｖ’_in、Ｖ’’_in 入力信号電圧
Ｖ_out、Ｖ’_out、Ｖ’’_out 出力信号電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a sample-and-hold circuit having a differential pair as an input stage.
[0002]
[Prior art]
The sample hold circuit is mainly used as an input stage of an AD (Analog-Digital) converter, and is frequently used as a circuit for holding a continuously changing signal value for a certain period. In recent years, with the improvement of digital signal processing technology, the tendency for complex signal processing to be performed by digital signal processing has increased, and the demand for sample-and-hold circuits as an input stage for high-speed and high-accuracy AD conversion is increasing compared to conventional techniques. .
[0003]
FIG. 6 shows a configuration of a conventional sample and hold circuit. FIG. 7 is a diagram showing a circuit configuration of an input unit of the operational amplifier shown in FIG. As shown in FIG. 7, in the conventional sample and hold circuit, parasitic capacitances C _gs1 and C _gs2 between the gate and source of a differential pair (hereinafter referred to as “input differential pair”) as an input stage and a sampling capacitance C _s. bets since are connected in series, the input signal voltage V _in changes, even when the switch SW is being cut hold stable output signal voltage output signal voltage V _out is changed There was a problem that could not be obtained. In this case, the change amount ΔV _out of the output signal voltage is expressed by the following equation (1).
[0004]
[Expression 1]

[0005]
In the equation (1), ΔV _out represents the amount of change in the output signal voltage of the sample and hold circuit, C _s represents the sampling capacity of the sample and hold circuit, and C _gs1 and C _gs2 represent the gates of the input differential pair. And ΔV _in indicates the amount of change in the input signal voltage when the sample hold circuit is held.
[0006]
[Problems to be solved by the invention]
Therefore, in the conventional sample and hold circuit, in order to obtain a more stable output signal voltage, for example, as shown in FIG. 8, a buffer is added to the subsequent stage of the sampling capacitor C _s , and the output signal is inverted by the operational amplifier through this buffer. In some cases, the influence of the change _in the input signal voltage V ′ _{in on} the output signal voltage V ′ _out is suppressed by returning to the input terminal. FIG. 8 is a diagram showing a basic configuration of an example in which a buffer for stabilizing the output signal voltage is added in a conventional sample and hold circuit.
[0007]
Alternatively, as shown in FIG. 9, by providing a switch between the sampling capacitor C _s and the inverting input terminal of the operational amplifier, the change _in the input signal voltage V ″ _in is influenced as much as possible to the output signal voltage V ″ _out. There is something that is configured not to affect. FIG. 9 is a diagram showing a basic configuration of an example in which a switch is provided between a sampling capacitor C _s and an inverting input terminal of an operational amplifier in a conventional sample and hold circuit. 8 and 9, SW ₁₀ , SW ₂₀ , and SW ₃₀ indicate switches.
[0008]
However, in the conventional sample and hold circuit configured as described above, the circuit scale becomes larger than that of the sample and hold circuit shown in FIG. There is a problem that the settling time (settling time) becomes long.
[0009]
The present invention has been made in view of the above problems, and its purpose is to stabilize the output signal voltage without reducing the operation speed of the circuit and without increasing the scale of the circuit. It is an object of the present invention to provide a sample-and-hold circuit that does not affect the output signal voltage.
[0010]
[Means for Solving the Problems]
In order to solve the above problems, the present invention provides an operational amplifier having a differential pair as an input stage and a tail current source of the differential pair, one end connected to the output terminal of the operational amplifier, and the other end A sample-and-hold circuit including a switch connected to an inverting input terminal of the operational amplifier and a sampling capacitor connected between the other end of the switch and the ground, the tail current source of the differential pair being 2 The divided tail current source includes a transistor, and the divided tail current source includes a transistor. Further, a switch is provided between the two divided tail current sources. A switch provided between the sources is disconnected, and the series connection between the parasitic capacitance and the sampling capacitance between the gate and the source of the differential pair is cut off. ).
[0011]
With this configuration, the direct transmission of the input signal through the parasitic capacitance between the gate and the source of the differential pair (input differential pair) as the input stage, which causes an error of the output signal, is reduced. Therefore, the tail current source of the input differential pair is divided into two, and a switch is provided between them. When the sample hold circuit is held, the switch is disconnected and the gate of the input differential pair and Since the series connection between the parasitic capacitance between the sources and the sampling capacitance is cut off, the transmission path of the input signal error during this hold can be cut off, and as a result, the degree of change in the output signal voltage during hold is reduced. A sample and hold circuit that can be realized is implemented.
[0012]
In the present invention, the “sample hold circuit” means a circuit for sampling a continuously changing signal for a certain period and holding this sample value, and the output signal is always a hold period. In addition to a known general sample and hold circuit, a track hold circuit configured to have two timings of a track period on the output side and a hold period in which the output signal voltage follows the input signal voltage is also included. The “hold” is to hold the output signal voltage at a constant value.
[0013]
Further, the present invention may be configured as a sample-and-hold circuit in which a decrease in gain due to the switch is eliminated by increasing the size of the switch and lowering the on-resistance that changes according to the potential of the input signal.
With this configuration, a sample-and-hold circuit is realized in which the problem that the gain decreases when the switch is connected is solved by increasing the size of the switch and decreasing the on-resistance.
[0014]
Note that the influence of CFT (clock feedthrough) that occurs when the size of the switch is increased can be further reduced. That is, in this case, since the parasitic capacitance in which the charge is accumulated is connected to the source of the transistor having a relatively low impedance, the charge that causes this CFT flows out quickly, so the sampling capacitance is disconnected by the switch. Compared with the case where it does, the influence of the said CFT is suppressed smaller.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be specifically described with reference to the drawings. FIG. 1 is a circuit diagram showing an embodiment of an operational amplifier cited for explaining the basic principle of a sample and hold circuit according to the present invention.
FIG. 1 shows a current source in which the tail current source of the input differential pair portion is divided into two (hereinafter referred to as “divided tail current source I _tail / 2”), and these two divided tail current sources I _tail / 2. 1 shows a configuration of a sample and hold circuit including a switch SW2 provided between the _two .
[0016]
As shown in FIG. 1, in this sample and hold circuit, the two divided tail current sources I _tail / ₂ are connected or disconnected by the switch SW ₂ , and at the time of holding, the switches SW ₁ and SW ₂ are disconnected and the sampling capacitor C The transmission path of the input signal reaching _s is cut off. When you run held by such an operation, even if the input signal voltage V _in is changed influence on the output signal voltage V _out is prevented. That is, in this case, the parasitic capacitance of the switch SW ₂ does not serve as an input signal transmission path because the gate of the switch SW ₂ is grounded.
[0017]
However, in the circuit shown in FIG. 1, when the switch SW ₂ for disconnecting the sources of the differential transistors M ₁ and M ₂ as the input stage is connected, the gain of the input differential pair portion decreases. . Now, if the on resistance of the switch SW ₂ and R _sw2, the equivalent circuit of the input differential pair portion is as shown in FIG. At this time, the gain A is expressed by the following equation (2).
[0018]
[Expression 2]

[0019]
In the equation (2), V _out represents an output signal voltage, V _in represents an input signal voltage, g _m1 represents a transconductance of a differential transistor M ₁ (see FIG. 2) as an input stage, g _m3 represents the transconductance of the transistor M ₃ , r _o1 represents the output resistance of the transistor M ₁ , and R _sw2 represents the on-resistance of the switch SW ₂ . Z _out (output impedance) is expressed by the following equation (3).
[0020]
[Equation 3]

[0021]
In the above equation (3), Z _out represents the output impedance, r _o2 represents the output resistance of the transistor M ₂ , r _o4 represents the output resistance of the transistor M ₄ , and g _m2 represents the transconductance of the transistor M _2. , R _sw2 indicates the ON resistance of the switch SW ₂ .
[0022]
Formula (2), as shown in equation (3), connecting the switch SW _2, the denominator of R _sw2 transconductance g _m1 of the transistor M ₁ is the formula _{(2) (g m1 / 2} + 1 / 2r o1 ) And the output resistance r ₀₂ of the transistor M ₂ increases by R _sw (1 + g _m2 _ro 2) / 2. By connecting the switch SW ₂ , the gain of the input differential pair portion is reduced. However, the problem of the gain reduction can be solved by increasing the size of the switch SW ₂ and reducing the on-resistance.
In the present invention, in order to solve the problem of gain reduction, it is possible to set the size of the switch SW ₂ so as to satisfy the _{_{R SW2 / 2r o1 << 1,}} R SW2 × g m1 << 1 .
[0023]
Incidentally, CFT caused when increasing the size of the switch SW ₂ is the parasitic capacitance of the switch SW ₂ has a relatively low impedance, because it is connected to the source of the transistor, the charge is promptly cause CFT As a result, unlike the case where the sampling capacitor C _s is disconnected by the switch SW ₁ , the operating characteristics of the sample hold circuit are not affected.
[0024]
FIG. 3 shows a configuration of a sample and hold circuit according to another embodiment of the present invention. In the sample and hold circuit shown in FIG. 3, a split tail current source (I _tail / 2, the voltage is indicated by V _tail ) of a relatively simple input differential pair as shown in FIG. The one in which M ₂ is folded-cascode-connected is supercascoded by an amplifier. Here, reference numeral V _dd denotes the power supply voltage of the sample-and-hold circuit, reference numeral V _bpl, V _bn1 each show a bias of the amplifier, C _s represents a sampling volume. In the present invention, in this way, the split tail current source (I _tail / 2) of the input differential pair shown in FIG. 1 is cascode-connected, and further, the output side transistor M ₂₀ is folded-cascode-connected and the amplifier is connected. By raising the output impedance by using the super cascode, the loop gain at the time of sampling can be increased, and the accuracy at the time of sampling can be improved.
[0025]
In the present invention, a divided tail current source (I _tail / 2) or a load of the sample and hold circuit is not composed of only one transistor in this way, but a plurality of transistors are connected vertically (cascode connection). In addition, as shown in FIG. 3, a folded cascode connection is a folded cascode connection in which a plurality of transistors M ₂₀ on the output side are vertically connected, and is further amplified and connected using an amplifier. (Super cascode connection) makes it possible to set the output impedance higher and take out the current with higher accuracy. In the present invention, by using such a cascode connection, the loop gain of the sample and hold circuit can be increased without adversely affecting the frequency characteristics.
[0026]
On the other hand, in the conventional MOS transistor amplifier circuit, when the gain is increased, the frequency characteristic is usually deteriorated, and it is difficult to increase the gain at a high frequency. However, in the present invention, by using such a super cascode connection, the gain can be increased while maintaining the unit gain frequency (the frequency at which the absolute value of the gain is 1) as in the case of an amplifier having a low gain. Is possible.
[0027]
FIG. 4 is a diagram quoted for explaining the embodiment of the sample and hold circuit according to the present invention shown in FIG. 1 while comparing the characteristics of the conventional sample and hold circuit. And the result of having performed the transient analysis of both said is shown to Fig.4 (a), and the enlarged view is shown in FIG.4 (b). 4A and 4B, the horizontal axis represents time (unit: sec), and the vertical axis represents the voltage (V) of the output signal.
[0028]
As shown in FIG. 4B, in the conventional sample and hold circuit, the output signal voltage changes relatively with the change of the input signal voltage at the time of holding, whereas in the sample and hold circuit according to the present invention, It can be seen that the magnitude of the output signal voltage is not particularly changed.
[0029]
FIG. 5 is a diagram showing the transfer characteristic of the input signal from the input unit to the output unit during hold by frequency analysis. In FIG. 5, the horizontal axis represents frequency (unit: Hz) and the vertical axis represents gain (unit: dB). As shown in FIG. 5, the sample-and-hold circuit according to the present invention shows that the change of the output signal voltage at the time of holding is suppressed to about 60 dB lower than that of the conventional sample-and-hold circuit.
[0030]
As described above, according to the present invention, the capacitor C _{gs1 (2)} between the gates and sources of the differential transistors M ₁ and M ₂ as the input stage of the sample hold circuit and the sampling capacitor C _s are connected in series. In view of the conventional problem that when the input signal voltage changes during holding due to the connection, the output signal voltage is affected accordingly, the tail current source is divided into two by the switch SW ₂ (divided tail current source I _tail / 2), by disconnecting the source of the _two transistors M ₁ and M ₂ as a differential pair as an input stage at the time of holding, the error transmission path in the input signal is cut off, and the input signal voltage changes. The present invention also provides a sample and hold circuit that can obtain a relatively stable output signal voltage.
[0031]
In one embodiment of the sample-and-hold circuit according to the present invention, the track-and-hold circuit having two timings of a track period in which the output signal voltage follows the input signal voltage and a hold period in which the value is held is included in the sample-and-hold circuit. However, the present invention is not limited to this embodiment. That is, in the present invention, the differential pair as the input stage includes not only the input differential pair having the relatively simple configuration as described above but also the input differential pair having a relatively complicated configuration. It is possible to apply to all operational amplifiers equipped with
[0032]
【The invention's effect】
The present invention configured as described above has the following effects. That is, according to claim 1 of the present invention, a divided tail current source (I _tail / 2) that divides the tail current source of the input differential pair of the sample-and-hold circuit into two is used. By connecting with the switch, even if the input signal voltage changes, the output signal voltage is stabilized without being affected by it, and as a result, the operation speed of the circuit is not lowered and the circuit scale is increased. Therefore, it is possible to provide a sample and hold circuit that can obtain a relatively stable output signal voltage.
[0033]
In addition, according to the present invention, it is possible to provide a sample-and-hold circuit capable of solving the problem of lowering the gain when the switch is turned on by increasing the size of the switch and reducing the on-resistance. .
[Brief description of the drawings]
FIG. 1 is a circuit configuration diagram of an embodiment of a sample and hold circuit according to the present invention, and is a diagram for explaining a basic principle of the present invention.
FIG. 2 is a diagram showing an equivalent circuit of a differential pair portion as an input stage in the embodiment of the sample hold circuit according to the present invention shown in FIG. 1;
FIG. 3 is a circuit configuration diagram of another embodiment of a sample and hold circuit according to the present invention.
4 is a graph showing a comparison between the characteristics of the sample-and-hold circuit of the embodiment according to the present invention shown in FIG. 1 and the characteristics of the conventional sample-and-hold circuit. FIG.
FIG. 5 is a graph showing a comparison between characteristics of the sample-and-hold circuit according to the embodiment of the present invention shown in FIG. 1 and a conventional sample-and-hold circuit.
FIG. 6 is a circuit configuration diagram of an example of a conventional sample hold circuit.
7 is a circuit configuration diagram of an operational amplifier included in an example of a conventional sample and hold circuit shown in FIG. 6;
FIG. 8 is a circuit configuration diagram of an example of a conventional sample and hold circuit to which a buffer for stabilizing an output signal voltage is added.
FIG. 9 is a circuit configuration diagram of an example of a conventional sample hold circuit in which a switch is provided between a sampling capacitor and an inverting input terminal of an operational amplifier.
[Explanation of symbols]
M ₁ , M ₂ , M ₃ , M ₄ differential pair (transistor)
I _tail / 2 divided tail current source _{_{SW, SW 1, SW 2,}} SW 10, SW 20, SW 30 switches C _s sampling volume V _dd sample hold circuit of the power supply voltage V _bpl, V _bn2 amplifier bias V _in, V ' _{_in,} V '' _in the input signal voltage _{_{V out, V 'out, V}} ''out output signal voltage

Claims

An operational amplifier having a differential pair as an input stage and a tail current source of the differential pair, one end connected to the output terminal of the operational amplifier, and the other end connected to the inverting input terminal of the operational amplifier A sample and hold circuit including a switch and a sampling capacitor connected between the other end of the switch and the ground,
The tail current source of the differential pair includes two split tail current sources, and the split tail current source includes a transistor, and
A switch is provided between the two split tail current sources;
When holding, the switch provided between the two divided tail current sources is disconnected to cut off the series connection between the parasitic capacitance and the sampling capacitance between the gate and source of the differential pair, thereby changing the output signal. A sample-and-hold circuit that reduces the degree of noise.