JP2004048558A

JP2004048558A - Sample-and-hold circuit

Info

Publication number: JP2004048558A
Application number: JP2002205572A
Authority: JP
Inventors: Nobuo Fujii; 藤井　信生; Shigetaka Takagi; 高木　茂孝; Kosuke Suzuki; 鈴木　康輔
Original assignee: Rikogaku Shinkokai
Current assignee: Rikogaku Shinkokai
Priority date: 2002-07-15
Filing date: 2002-07-15
Publication date: 2004-02-12
Anticipated expiration: 2022-07-15
Also published as: JP3938727B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a sample-and-hold circuit which can stabilize an output while avoiding the reduction of the operational speed of the circuit and preventing the increase of a circuit scale, and can avoid the influences on the output even when an extent of change in the output becomes large. <P>SOLUTION: The sample-and-hold circuit includes a differential pair M<SB>1</SB>, M<SB>2</SB>as an input stage, a tail current source for the differential pair, and a sampling capacitance. The tail current source for the differential pair M<SB>1</SB>, M<SB>2</SB>has two divisions I<SB>tail</SB>/2, I<SB>tail</SB>/2. A switch SW<SB>2</SB>is provided between the two division tail current sources I<SB>tail</SB>/2, I<SB>tail</SB>/2. In a hold mode, the switch SW<SB>2</SB>is disconnected so that a series connection of circuits of parasitic capacitances C<SB>gs1</SB>, C<SB>gs2</SB>between the gates and sources of the pair M<SB>1</SB>, M<SB>2</SB>to the sampling capacitance C<SB>s</SB>can be avoided. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、入力段としての差動対を備えたサンプルホールド回路に関する。
【０００２】
【従来の技術】
サンプルホールド回路は、主に、ＡＤ（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ）変換器の入力段に用いられ、連続的に変化する信号値を一定の期間保持するための回路として多用されている。近年、ディジタル信号処理技術の向上に伴い、複雑な信号処理はディジタル信号処理で行う傾向が強まり、従来に比べ高速かつ高精度のＡＤ変換のための入力段としてサンプルホールド回路の需要が高まっている。
【０００３】
図６に従来のサンプルホールド回路の構成を示す。また、図７は、図６に示す演算増幅器の入力部の回路構成を示す図である。図７に示すように、従来のサンプルホールド回路では、入力段としての差動対（以下、「入力差動対」という）のゲート及びソース間の寄生容量Ｃ_ｇｓ１、Ｃ_ｇｓ２とサンプリング容量Ｃ_ｓとが直列に接続されているため、入力信号電圧Ｖ_ｉｎが変化すると、たとえスイッチＳＷが切断されてホールドされているときであっても、出力信号電圧Ｖ_ｏｕｔが変化して安定した出力信号電圧が得られないという問題があった。この場合、出力信号電圧の変化量ΔＶ_ｏｕｔは以下の式（１）で示される。
【０００４】
【数１】

【０００５】
前記式（１）中、ΔＶ_ｏｕｔは前記サンプルホールド回路の出力信号電圧の変化量を示し、Ｃ_ｓは前記サンプルホールド回路のサンプリング容量を示し、Ｃ_ｇｓ１、Ｃ_ｇｓ２は前記入力差動対のゲート及びソース間の寄生容量を示し、ΔＶ_ｉｎは前記サンプルホールド回路をホールドする際の入力信号電圧の変化量を示す。
【０００６】
【発明が解決しようとする課題】
そこで、従来のサンプルホールド回路では、より安定した出力信号電圧を得るべく、例えば図８に示すように、サンプリング容量Ｃ_ｓの後段にバッファを付加して、このバッファを通して出力信号を演算増幅器の反転入力端子に返すことにより、入力信号電圧Ｖ’_ｉｎの変化が出力信号電圧Ｖ’_ｏｕｔに及ぼす影響を抑制したものがある。図８は、従来のサンプルホールド回路で、出力信号電圧を安定させるためのバッファが付加された一例の基本構成を示す図である。
【０００７】
あるいは、図９に示すように、サンプリング容量Ｃ_ｓと演算増幅器の反転入力端子との間にスイッチを設けることにより、入力信号電圧Ｖ’’_ｉｎの変化が出力信号電圧Ｖ’’_ｏｕｔになるべく影響を及ぼさないように構成されたものがある。図９は、従来のサンプルホールド回路で、サンプリング容量Ｃ_ｓと演算増幅器の反転入力端子との間にスイッチが設けられた一例の基本構成を示す図である。図８、図９で、ＳＷ_１０、ＳＷ_２０、ＳＷ_３０はそれぞれスイッチを示す。
【０００８】
しかしながら、このように構成された従来のサンプルホールド回路では、前記バッファを付加した分だけ、あるいはスイッチを介在させた分だけ、図６に示すサンプルホールド回路より回路規模が大きくなり、また出力信号の整定時間（セトリング時間）が長くなるという問題点があった。
【０００９】
本発明は、前記問題点に鑑みてなされたものであり、その目的は、回路の動作速度を低下させず、しかも、回路の規模を大きくすることなく出力信号電圧を安定化させ、入力信号電圧の変化が出力信号電圧に影響を及ぼさないサンプルホールド回路を提供することにある。
【００１０】
【課題を解決するための手段】
前記課題を解決するために本発明は、入力段としての差動対と、前記差動対のテール電流源と、サンプリング容量とを含んだサンプルホールド回路であって、前記差動対のテール電流源は２つの分割テール電流源で構成され、これら２つの分割テール電流源の間にスイッチが設けられ、ホールド時には、このスイッチが切断されることにより、前記差動対のゲート及びソース間の寄生容量とサンプリング容量との直列接続が遮断されるように構成される（請求項１）。
【００１１】
このように構成すれば、出力信号の誤差の原因となる、前記入力段としての差動対（入力差動対）のゲート及びソース間の寄生容量を介しての入力信号の直接伝送を低減化するべく、前記入力差動対のテール電流源を２つに分割してこれらの間にスイッチを設けて、このサンプルホールド回路のホールド時には、このスイッチを切断して前記入力差動対のゲート及びソース間の寄生容量とサンプリング容量との直列接続を遮断するので、このホールド時における入力信号の誤差の伝達経路を遮断することができ、その結果、ホールド時における出力信号電圧の変化の度合いを低減化することが可能なサンプルホールド回路が具現される。
【００１２】
なお、本発明で「サンプルホールド回路」とは、連続的に変化する信号を、一定期間、標本化して、この標本値を保持するための回路を意味し、出力信号を常にホールド期間とした従来公知の一般的なサンプルホールド回路のほかに、出力側でトラック期間と、入力信号電圧に出力信号電圧を追従させるホールド期間の２つのタイミングを有するように構成されるトラックホールド回路をも含む。また、前記「ホールド」とは、出力信号電圧を一定値に保持することである。
【００１３】
また、本発明は、前記スイッチのサイズを大きくして、入力信号の電位に応じて変化するオン抵抗を下げることにより、前記スイッチによる利得の低下を解消したサンプルホールド回路として構成されてもよい。
このように構成すれば、前記スイッチを接続すると利得が低下するという問題が、このスイッチのサイズを大きくしてオン抵抗を下げることにより解決されるサンプルホールド回路が具現される。
【００１４】
なお、前記スイッチのサイズを大きくした場合に生じるＣＦＴ（クロックフィードスルー）の影響は、より小さく抑えることが可能である。すなわち、この場合、電荷が溜まる寄生容量が、インピーダンスの比較的低い、トランジスタのソースに接続されていることにより、このＣＦＴの原因となる電荷は速やかに流出するので、前記サンプリング容量をスイッチで切断する場合と比べて、前記ＣＦＴの影響はより小さく抑えられる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して具体的に説明する。図１は、本発明に係るサンプルホールド回路の基本原理を説明するために引用した、演算増幅器の一実施形態を示す回路図である。
図１に、入力差動対部分のテール電流源が２つに分割された電流源（以下、「分割テール電流源Ｉ_ｔａｉｌ／２」という）と、これら２つの分割テール電流源Ｉ_ｔａｉｌ／２の間に設けられたスイッチＳＷ_２とを含むサンプルホールド回路の構成を示す。
【００１６】
図１に示すように、このサンプルホールド回路では、２つの分割テール電流源Ｉ_ｔａｉｌ／２同士がスイッチＳＷ_２によって接続または切断され、ホールド時には、スイッチＳＷ_１、ＳＷ_２を切断し、サンプリング容量Ｃ_ｓに至る入力信号の伝達経路を遮断するようになっている。このような動作によってホールドを実行すると、入力信号電圧Ｖ_ｉｎが変化しても出力信号電圧Ｖ_ｏｕｔへの影響が防止される。すなわち、この場合に、スイッチＳＷ_２の寄生容量は、それ自体のゲートが接地されるので、入力信号の伝達経路とはならない。
【００１７】
ただし、図１に示す回路で、入力段としての差動対たるトランジスタＭ_１、Ｍ_２のソースを切断するためのスイッチＳＷ_２が接続されると、この入力差動対部分の利得が低下する。今、スイッチＳＷ_２のオン抵抗をＲ_ｓｗ２とすれば、この入力差動対部分の等価回路は図２に示すようになる。このとき、利得Ａは以下の式（２）で表される。
【００１８】
【数２】

【００１９】
前記式（２）中、Ｖ_ｏｕｔは出力信号電圧を示し、Ｖ_ｉｎは入力信号電圧を示し、ｇ_ｍ１は入力段としての差動対たるトランジスタＭ_１（図２参照）のトランスコンダクタンスを示し、ｇ_ｍ３はトランジスタＭ_３のトランスコンダクタンスを示し、ｒ_ｏ１はトランジスタＭ_１の出力抵抗を示し、Ｒ_ｓｗ２はスイッチＳＷ_２のオン抵抗を示す。また、Ｚ_ｏｕｔ（出力インピーダンス）は，以下の式（３）で表される。
【００２０】
【数３】

【００２１】
前記式（３）中、Ｚ_ｏｕｔは出力インピーダンスを示し、ｒ_ｏ２はトランジスタＭ_２の出力抵抗を示し、ｒ_ｏ４はトランジスタＭ_４の出力抵抗を示し、ｇ_ｍ２はトランジスタＭ_２のトランスコンダクタンスを示し、Ｒ_ｓｗ２はスイッチＳＷ_２のオン抵抗を示す。
【００２２】
前記式（２）、式（３）で示されるように、スイッチＳＷ_２を接続すると、トランジスタＭ_１のトランスコンダクタンスｇ_ｍ１は前記式（２）の分母のＲ_ｓｗ２（ｇ_ｍ１／２＋１／２ｒ_ｏ１）の分だけ低下し、トランジスタＭ_２の出力抵抗ｒ_０２はＲ_ｓｗ（１＋ｇ_ｍ２ｒ_ｏ２）／２だけ増加する。スイッチＳＷ_２を接続することによって，この入力差動対部分の利得は低下するが、スイッチＳＷ_２のサイズを大きくしてオン抵抗を下げることにより、前記利得低下の問題を解決することができる。
本発明にあっては、この利得低下の問題を解決するために、Ｒ_ＳＷ２／２ｒ_ｏ１＜＜１、Ｒ_ＳＷ２×ｇ_ｍ１＜＜１を満たすようにスイッチＳＷ_２のサイズを設定することができる。
【００２３】
なお、スイッチＳＷ_２のサイズを大きくした場合に生じるＣＦＴは、スイッチＳＷ_２の寄生容量が、比較的低いインピーダンスを有する、トランジスタのソースに接続されているため、ＣＦＴの原因となる電荷が速やかに流出し、その結果、サンプリング容量Ｃ_ｓをスイッチＳＷ_１で切断する場合とは異なり、このサンプルホールド回路の動作特性に影響を及ぼさない。
【００２４】
図３に本発明に係る他の実施形態のサンプルホールド回路の構成を示す。図３に示すサンプルホールド回路では、図１に示すような比較的単純な入力差動対の分割テール電流源（Ｉ_ｔａｉｌ／２、電圧をＶ_ｔａｉｌで示す）がカスコード接続され、出力側でトランジスタＭ_２がフォールデッドカスコード接続されたものが増幅器によりスーパーカスコード化されている。ここで、符号Ｖ_ｄｄはこのサンプルホールド回路の電源電圧を示し、符号Ｖ_ｂｐｌ、Ｖ_ｂｎ１は各々、前記増幅器のバイアスを示し、Ｃ_ｓはサンプリング容量を示す。本発明では、このようにして、図１に示す入力差動対の分割テール電流源（Ｉ_ｔａｉｌ／２）をカスコード接続し、更には出力側のトランジスタＭ_２０をフォールデッドカスコード接続すると共に、増幅器を用いてスーパーカスコード化して出力インピーダンスを引き上げることにより、サンプル時のループ利得を高めることができ、サンプル時の精度の向上を図ることができる。
【００２５】
本発明では、このようにしてサンプルホールド回路の分割テール電流源（Ｉ_ｔａｉｌ／２）または負荷を、１個のトランジスタのみで構成せずに、複数のトランジスタを縦に接続したもの（カスコード接続）、また、図３に示すように、出力側の複数のトランジスタＭ_２０が縦に接続されたカスコード接続を折り返したものであるフォールデッドカスコード接続で、更に、増幅器を用いて増幅して接続したもの（スーパーカスコード接続）とすることにより、出力インピーダンスをより高く設定し、かつ一段と精度の高い電流を取り出す手当てがなされる。本発明では、このようなカスコード接続を用いることにより周波数特性に悪影響を及ぼすことなく、このサンプルホールド回路のループ利得を増やすことができる。
【００２６】
一方、従来のＭＯＳトランジスタ増幅回路においては、通常、利得を増やすと周波数特性が劣化し、高い周波数で利得を高くすることが困難であった。しかし、本発明にあってはこのようなスーパーカスコード接続を用いることで、利得が低い増幅器と同様に、単位利得周波数（利得の絶対値が１になる周波数）を保持しながら利得を上げることが可能である。
【００２７】
図４は、図１に示す本発明に係るサンプルホールド回路の一実施形態と、従来のサンプルホールド回路の各特性を比較しながら説明するために引用した図である。そして、前記両者の過渡解析を行った結果を図４（ａ）に示し、その拡大図を図４（ｂ）に示す。図４（ａ）、（ｂ）は、いずれも横軸が時間（単位：ｓｅｃ）を表し、縦軸が出力信号の電圧（Ｖ）を表す。
【００２８】
図４（ｂ）に示すように、従来のサンプルホールド回路では、ホールド時に入力信号電圧の変化に伴って出力信号電圧が比較的大きく変化しているのに対し、本発明に係るサンプルホールド回路では出力信号電圧の大きさが特に変化していないことがわかる。
【００２９】
また、図５は周波数解析によるホールド時の入力部から出力部への入力信号の伝達特性を示す図である。図５は、横軸が周波数（単位：Ｈｚ）を表し、縦軸が利得（単位：ｄＢ）を表す。図５に示すように、本発明に係るサンプルホールド回路は、従来のサンプルホールド回路に比べ、ホールド時の出力信号電圧の変化が６０ｄＢ程度低く抑えられていることがわかる。
【００３０】
以上説明した通り、本発明にあっては、サンプルホールド回路の入力段としての差動対たるトランジスタＭ_１、Ｍ_２のゲート及びソース間の容量Ｃ_{ｇｓ１（２）}とサンプリング容量Ｃ_ｓとの直列接続によって、ホールド時に入力信号電圧が変化すると、これに応じて出力信号電圧も影響を受けるという従来の問題点に鑑み、テール電流源をスイッチＳＷ_２で２つに分割し（分割テール電流源Ｉ_ｔａｉｌ／２）、ホールド時に入力段としての差動対たる２つのトランジスタＭ_１、Ｍ_２のソース間を切断することにより、入力信号における誤差の伝達経路を遮断し、入力信号電圧が変化しても比較的安定した出力信号電圧を得ることができるサンプルホールド回路を提供するものである。
【００３１】
なお、前記の本発明に係るサンプルホールド回路の一実施形態では，出力信号電圧を入力信号電圧に追従させるトラック期間及びその値を保持するホールド期間の２つのタイミングを有するトラックホールド回路をサンプルホールド回路の例として説明したが、本発明はこの実施形態のみに限定されるものではない。すなわち、本発明にあっては、前記のような比較的単純な構成を有する入力差動対のみならず、比較的複雑な構成を具備した入力差動対も含む、入力段としての差動対を備えた演算増幅器全般にわたって応用することが可能である。
【００３２】
【発明の効果】
以上説明した通りに構成される本発明によれば、以下の効果を奏する。すなわち、本発明に係る請求項１によれば、サンプルホールド回路の入力差動対のテール電流源を２つに分割する分割テール電流源（Ｉ_ｔａｉｌ／２）を用い、この分割テール電流源をスイッチで接続することにより、入力信号電圧が変化しても出力信号電圧がその影響を受けずに安定化され、その結果、回路の動作速度を低下させず、しかも、回路の規模を大きくすることなく、比較的安定した出力信号電圧を得ることが可能なサンプルホールド回路を提供することができる。
【００３３】
また、本発明によれば、このスイッチのサイズを大きくしてオン抵抗を下げることにより、このスイッチを入れた際の利得低下の問題を解決することが可能なサンプルホールド回路を提供することができる。
【図面の簡単な説明】
【図１】本発明に係るサンプルホールド回路の一実施形態の回路構成図であり、本発明の基本原理を説明するための図である。
【図２】図１に示す本発明に係るサンプルホールド回路の一実施形態で、入力段としての差動対部分の等価回路を示す図である。
【図３】本発明に係るサンプルホールド回路の他の実施形態の回路構成図である。
【図４】図１に示す本発明に係る一実施形態のサンプルホールド回路の特性と、従来の一例のサンプルホールド回路の特性とを比較して示すグラフである。
【図５】図１に示す本発明に係る一実施形態のサンプルホールド回路と、従来のサンプルホールド回路の特性を比較して示すグラフである。
【図６】従来の一例のサンプルホールド回路の回路構成図である。
【図７】図６に示す従来の一例のサンプルホールド回路に含まれる演算増幅器の回路構成図である。
【図８】出力信号電圧を安定させるためのバッファが付加された、従来の一例のサンプルホールド回路の回路構成図である。
【図９】サンプリング容量と演算増幅器の反転入力端子との間にスイッチが設けられた従来の一例のサンプルホールド回路の回路構成図である。
【符号の説明】
Ｍ_１、Ｍ_２、Ｍ_３、Ｍ_４　　差動対（トランジスタ）
Ｉ_ｔａｉｌ／２　　　　　　分割テール電流源
ＳＷ、ＳＷ_１、ＳＷ_２、ＳＷ_１０、ＳＷ_２０、ＳＷ_３０　スイッチ
Ｃ_ｓ　　　　　　　　　　サンプリング容量
Ｖ_ｄｄ　　　　　　　　　サンプルホールド回路の電源電圧
Ｖ_ｂｐｌ、Ｖ_ｂｎ２　　　　　増幅器のバイアス
Ｖ_ｉｎ、Ｖ’_ｉｎ、Ｖ’’_ｉｎ　入力信号電圧
Ｖ_ｏｕｔ、Ｖ’_ｏｕｔ、Ｖ’’_ｏｕｔ　出力信号電圧[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a sample and hold circuit including a differential pair as an input stage.
[0002]
[Prior art]
The sample hold circuit is mainly used in an input stage of an AD (Analog-Digital) converter, and is frequently used as a circuit for holding a continuously changing signal value for a certain period. In recent years, with the improvement of digital signal processing technology, complicated signal processing has been increasingly performed by digital signal processing, and the demand for a sample-and-hold circuit as an input stage for high-speed and high-precision AD conversion has been increasing. .
[0003]
FIG. 6 shows a configuration of a conventional sample hold circuit. FIG. 7 is a diagram showing a circuit configuration of an input section of the operational amplifier shown in FIG. As shown in FIG. 7, in the conventional sample and hold circuit, the parasitic capacitances C _gs1 and C _gs2 and the sampling capacitance C _s between the gate and the source of the differential pair (hereinafter referred to as “input differential pair”) as the input stage. bets since are connected in series, the input signal voltage V _in changes, even when the switch SW is being cut hold stable output signal voltage output signal voltage V _out is changed There was a problem that could not be obtained. In this case, the change amount ΔV _out of the output signal voltage is expressed by the following equation (1).
[0004]
(Equation 1)

[0005]
In the formula (1), [Delta] V _out represents the amount of change in the output signal voltage of the sample-and-hold circuit, _{C s} is the sample-and-hold indicates a sampling capacitance of the _{_circuit, C} _gs1, C _gs2 the gates of the input differential pair And ΔV _in indicates the amount of change in the input signal voltage when the sample and hold circuit is held.
[0006]
[Problems to be solved by the invention]
Therefore, in the conventional sample hold circuit, more to obtain a stable output signal voltage, for example, as shown in FIG. 8, by adding buffer to the subsequent sampling capacitor C _s, the inversion of the output signal through the buffer operational amplifier By returning the signal to the input terminal, there is one in which the influence of the change _in the input signal voltage V ′ _{in on} the output signal voltage V ′ _out is suppressed. FIG. 8 is a diagram showing a basic configuration of an example of a conventional sample and hold circuit to which a buffer for stabilizing an output signal voltage is added.
[0007]
Alternatively, as shown in FIG. 9, by providing a switch, the input signal voltage V '' change of _in the output signal voltage V 'as possible to' _out effect between the sampling capacitor C _s and the inverting input terminal of the operational amplifier Some are configured so as not to affect. Figure 9 is a conventional sample and hold circuit is a diagram showing a basic structure of an example the switch is provided between the inverting input terminal of the sampling capacitor C _s and an operational amplifier. 8 and 9, SW ₁₀ , SW ₂₀ , and SW ₃₀ indicate switches, respectively.
[0008]
However, in the conventional sample and hold circuit configured as described above, the circuit scale is larger than that of the sample and hold circuit shown in FIG. There is a problem that the settling time (settling time) becomes longer.
[0009]
The present invention has been made in view of the above problems, and has as its object to stabilize an output signal voltage without reducing the operation speed of a circuit and increasing the scale of a circuit, and to reduce the input signal voltage. Is to provide a sample-and-hold circuit that does not affect the output signal voltage.
[0010]
[Means for Solving the Problems]
In order to solve the above problem, the present invention provides a sample and hold circuit including a differential pair as an input stage, a tail current source of the differential pair, and a sampling capacitor, wherein the tail current of the differential pair is The source is composed of two split tail current sources, and a switch is provided between the two split tail current sources. When the switch is held, the switch is turned off, thereby causing a parasitic between the gate and the source of the differential pair. It is configured such that the series connection of the capacitance and the sampling capacitance is interrupted (claim 1).
[0011]
With this configuration, direct transmission of an input signal through a parasitic capacitance between a gate and a source of the differential pair (input differential pair) as the input stage, which causes an error in an output signal, is reduced. For this purpose, the tail current source of the input differential pair is divided into two, and a switch is provided between them. When the sample and hold circuit is held, the switch is cut off and the gate and the gate of the input differential pair are disconnected. Since the series connection of the parasitic capacitance between the source and the sampling capacitor is cut off, the transmission path of the error of the input signal during this hold can be cut off, and as a result, the degree of change in the output signal voltage during the hold is reduced. A sample-and-hold circuit that can be implemented is implemented.
[0012]
In the present invention, the "sample and hold circuit" refers to a circuit for sampling a continuously changing signal for a certain period of time and holding this sampled value. In addition to a known general sample-and-hold circuit, a track-and-hold circuit configured to have two timings of a track period on the output side and a hold period for causing the output signal voltage to follow the input signal voltage on the output side is also included. The term "hold" means to hold the output signal voltage at a constant value.
[0013]
Further, the present invention may be configured as a sample-and-hold circuit in which the size of the switch is increased and the on-resistance that changes according to the potential of the input signal is reduced, so that the decrease in gain due to the switch is eliminated.
With this configuration, a sample-and-hold circuit is realized in which the problem that the gain is reduced when the switch is connected is solved by increasing the size of the switch and reducing the on-resistance.
[0014]
The effect of CFT (clock feedthrough) that occurs when the size of the switch is increased can be reduced. That is, in this case, since the parasitic capacitance in which the charges are stored is connected to the source of the transistor having a relatively low impedance, the charges causing the CFT quickly flow out. The effect of the CFT is suppressed to be smaller than that in the case where the CFT is performed.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be specifically described with reference to the drawings. FIG. 1 is a circuit diagram showing one embodiment of an operational amplifier cited for explaining the basic principle of a sample and hold circuit according to the present invention.
FIG. 1 shows a current source in which a tail current source of an input differential pair portion is divided into two (hereinafter, referred to as “divided tail current source I _tail / 2”), and these two divided tail current sources I _tail / 2. ₂ shows a configuration of a sample-and-hold circuit including a switch SW2 provided therebetween.
[0016]
As shown in FIG. 1, in this sample and hold circuit, two split tail current sources I _tail / ₂ are connected or disconnected by a switch SW ₂ , and at the time of hold, the switches SW ₁ and SW ₂ are disconnected and a sampling capacitance C The transmission path of the input signal reaching _s is cut off. When you run held by such an operation, even if the input signal voltage V _in is changed influence on the output signal voltage V _out is prevented. That is, in this case, the parasitic capacitance of the switch SW _2, it the gate itself is grounded, not a transmission path of the input signal.
[0017]
However, in the circuit shown in FIG. 1, when the switch SW ₂ for cutting a differential pair serving the source of the transistor M _1, M ₂ as the input stage are connected, the gain of the input differential pair portion is reduced . Now, if the on resistance of the switch SW ₂ and R _sw2, the equivalent circuit of the input differential pair portion is as shown in FIG. At this time, the gain A is represented by the following equation (2).
[0018]
(Equation 2)

[0019]
In the formula _{(2), V out} represents the output signal _{voltage, V in} represents the input signal _{voltage, g m1} represents the transconductance of serving the differential pair as an input stage transistor _{M 1} (see FIG. 2), g _m3 represents the transconductance of the transistor _{M _3,} _{r o1} denotes an output resistance of the transistor _{M _1,} _{R sw2} indicates the on resistance of the switch SW _2. Further, Z _out (output impedance) is represented by the following equation (3).
[0020]
[Equation 3]

[0021]
In the formula _{(3), Z out} represents an output _{impedance, r o2} represents the output resistance of the transistor _{M _2,} _{r o4} represents the output resistance of the transistor _{M _4,} _{g m2} represents the transconductance of the transistor _{M 2} , _{R sw2} indicates the on resistance of the switch SW _2.
[0022]
Formula (2), as shown in equation (3), connecting the switch SW _2, the denominator of _R sw2 transconductance _{g m1} of the transistor _{M 1} is the formula _{(2) (g m1 / 2} + 1 / 2r o1 ) decreases by the amount, the output resistance _{r 02} of the transistor _{M 2} is increased by _{_{_{R sw (1 + g m2 r}}} o2) / 2. By connecting the switch SW _2, the gain of the input differential pair portion is reduced by lowering the on-resistance by increasing the size of the switch SW _2, can solve the problems of the gain reduction.
In the present invention, in order to solve the problem of gain _reduction, it is possible to set the size of the switch SW ₂ so as to satisfy the _{_{R SW2 / 2r o1 << 1,}} R SW2 × g m1 << 1 .
[0023]
Incidentally, CFT caused when increasing the size of the switch SW ₂ is the parasitic capacitance of the switch SW ₂ has a relatively low impedance, because it is connected to the source of the transistor, the charge is promptly cause CFT outflow, the result, unlike the case of cutting the sampling capacitor C _s in the switch SW _1, does not affect the operating characteristics of the sample and hold circuit.
[0024]
FIG. 3 shows a configuration of a sample and hold circuit according to another embodiment of the present invention. In the sample-hold circuit shown in FIG. 3, a split tail current source (I _tail / 2, voltage is shown as V _tail ) of a relatively simple input differential pair as shown in FIG. 1 is cascode-connected, and a transistor is provided on the output side. which M ₂ is connected the folded cascode is super cascode by amplifiers. Here, reference numeral _{V dd} denotes the power supply voltage of the sample-and-hold circuit, reference numeral _V _{bpl, V bn1} each show a bias of the amplifier, _{C s} represents a sampling volume. With the present invention, in this way, divided tail current source of the input differential pair shown in FIG. 1 (I _{tail / 2)} connected in cascode, even to folded cascode connected transistors M ₂₀ on the output side, the amplifier By increasing the output impedance by performing super cascode using, the loop gain at the time of sampling can be increased, and the accuracy at the time of sampling can be improved.
[0025]
According to the present invention, the divided tail current source (I _tail / 2) or the load of the sample-and-hold circuit is not composed of only one transistor but a plurality of transistors are connected vertically (cascode connection). further, as shown in FIG. 3, a plurality of transistors M ₂₀ on the output side with the folded cascode connection in which folded the connected cascoded vertically, further, connected with amplified using amplifier By using (super cascode connection), care is taken to set the output impedance higher and to take out a more accurate current. According to the present invention, the loop gain of the sample-and-hold circuit can be increased without adversely affecting the frequency characteristics by using such a cascode connection.
[0026]
On the other hand, in the conventional MOS transistor amplifier circuit, when the gain is increased, the frequency characteristic is deteriorated, and it is difficult to increase the gain at a high frequency. However, in the present invention, by using such a super cascode connection, it is possible to increase the gain while maintaining the unit gain frequency (the frequency at which the absolute value of the gain becomes 1), similarly to the amplifier having a low gain. It is possible.
[0027]
FIG. 4 is a diagram cited for describing the embodiment of the sample and hold circuit according to the present invention shown in FIG. 1 and the characteristics of the conventional sample and hold circuit while comparing them. FIG. 4A shows a result of performing the transient analysis of the two, and FIG. 4B shows an enlarged view thereof. 4A and 4B, the horizontal axis represents time (unit: sec), and the vertical axis represents the voltage (V) of the output signal.
[0028]
As shown in FIG. 4B, in the conventional sample and hold circuit, the output signal voltage changes relatively largely with the change in the input signal voltage during holding, whereas in the sample and hold circuit according to the present invention, It can be seen that the magnitude of the output signal voltage has not particularly changed.
[0029]
FIG. 5 is a diagram showing a transfer characteristic of an input signal from an input unit to an output unit during hold by frequency analysis. In FIG. 5, the horizontal axis represents frequency (unit: Hz), and the vertical axis represents gain (unit: dB). As shown in FIG. 5, it can be seen that the sample-and-hold circuit according to the present invention suppresses a change in the output signal voltage during the hold by about 60 dB as compared with the conventional sample-and-hold circuit.
[0030]
As described above, in the present invention, the series _connection of the capacitance C _{gs1 (2)} between the gates and the sources of the transistors M ₁ and M ₂ as the differential pair as the input stage of the sample and hold circuit and the sampling capacitance C _s. by the connection, when the input signal voltage during the hold is changed, in view of the conventional problem that the output signal voltage is also influenced accordingly, dividing the tail current source into two switches SW ₂ (split tail current source I _tail / 2), by disconnecting the sources of the _two transistors M ₁ and M _{2 serving} as the differential pair as the input stage during the hold, the transmission path of the error in the input signal is cut off, and the input signal voltage changes. It is another object of the present invention to provide a sample and hold circuit capable of obtaining a relatively stable output signal voltage.
[0031]
In one embodiment of the sample and hold circuit according to the present invention, a track and hold circuit having two timings of a track period for causing the output signal voltage to follow the input signal voltage and a hold period for holding the value is used as the sample and hold circuit. However, the present invention is not limited to this embodiment. That is, in the present invention, the differential pair as the input stage includes not only the input differential pair having the relatively simple configuration as described above but also the input differential pair having the relatively complicated configuration. The present invention can be applied to all operational amplifiers provided with.
[0032]
【The invention's effect】
According to the present invention configured as described above, the following effects can be obtained. That is, according to the first aspect of the present invention, a divided tail current source (I _tail / 2) for dividing a tail current source of an input differential pair of a sample and hold circuit into two is used, and this divided tail current source is used. By connecting with a switch, even if the input signal voltage changes, the output signal voltage is stabilized without being affected, and as a result, the operation speed of the circuit is not reduced, and the circuit scale is increased. And a sample-and-hold circuit capable of obtaining a relatively stable output signal voltage can be provided.
[0033]
Further, according to the present invention, it is possible to provide a sample-and-hold circuit that can solve the problem of a decrease in gain when the switch is turned on by increasing the size of the switch and reducing the on-resistance. .
[Brief description of the drawings]
FIG. 1 is a circuit configuration diagram of an embodiment of a sample and hold circuit according to the present invention, and is a diagram for explaining a basic principle of the present invention.
FIG. 2 is a diagram showing an equivalent circuit of a differential pair portion as an input stage in the embodiment of the sample and hold circuit according to the present invention shown in FIG. 1;
FIG. 3 is a circuit configuration diagram of another embodiment of the sample and hold circuit according to the present invention.
FIG. 4 is a graph showing a comparison between the characteristics of the sample and hold circuit according to the embodiment of the present invention shown in FIG. 1 and the characteristics of a sample and hold circuit of a conventional example.
FIG. 5 is a graph showing a comparison between the characteristics of the sample and hold circuit according to the embodiment of the present invention shown in FIG. 1 and a conventional sample and hold circuit.
FIG. 6 is a circuit configuration diagram of an example of a conventional sample and hold circuit.
7 is a circuit configuration diagram of an operational amplifier included in the sample and hold circuit of the conventional example shown in FIG.
FIG. 8 is a circuit configuration diagram of an example of a conventional sample and hold circuit to which a buffer for stabilizing an output signal voltage is added.
FIG. 9 is a circuit configuration diagram of a conventional sample-hold circuit in which a switch is provided between a sampling capacitor and an inverting input terminal of an operational amplifier.
[Explanation of symbols]
M ₁ , M ₂ , M ₃ , M ₄ differential pairs (transistors)
I _tail / 2 divided tail current source _{_{_{SW, SW 1, SW 2,}}} SW 10, SW 20, SW 30 switches _{C s} sampling volume _{V dd} sample hold circuit of the power supply voltage _{_V bpl,} _V _bn2 amplifier bias _{V in, V} ' _in , V '' _in Input signal voltage V _out , V ' _out , V'' _out output signal voltage

Claims

A sample-and-hold circuit including a differential pair as an input stage, a tail current source of the differential pair, and a sampling capacitor,
The tail current source of the differential pair includes two split tail current sources, and the split tail current source includes a transistor.
A switch is provided between the two split tail current sources;
A sample characterized in that a degree of a change in an output signal is reduced by disconnecting the switch during a hold to cut off a series connection of a parasitic capacitance and a sampling capacitance between a gate and a source of the differential pair. Hold circuit.