JP3686562B2

JP3686562B2 - Disk controller

Info

Publication number: JP3686562B2
Application number: JP35648099A
Authority: JP
Inventors: 哲也阿部; 健治森
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-12-15
Filing date: 1999-12-15
Publication date: 2005-08-24
Anticipated expiration: 2019-12-15
Also published as: JP2001175582A

Description

【０００１】
【発明の属する技術分野】
本発明はディスク制御装置に関し、特に複数のディスクキャッシュ部を有する装置におけるキャッシュ間のデータ転送方式に関する。
【０００２】
【従来の技術】
記憶装置の信頼性の向上のため、データを二重化し管理する手段が一般的である。ディスクインターフェースとホストインターフェースによりリード及びライトされるデータを一時的に格納するキャッシュメモリ部において、メモリ領域の全部または１部を２重化し、キャッシュメモリ部のデータの書き込み時に２重化した２つの領域に同じデータを書き込むことによりデータの信頼性を上げることが行われている。これが２重書き動作と呼ばれる。この様な複数のキャッシュメモリ部を持つディスク制御装置は障害時にキャッシュを復旧させる場合、ホストまたはディスクインタフェース部が介在して一方のキャッシュメモリからデータを読み出し他方のキャッシュメモリにデータを書き込みしなければならない。即ち、２重キャッシュの片側障害時の復旧時はデータのリード、ライトと転送のプロトコルを２段踏まなくてはならない。なお、このとき、データはインタフェース部を通るためデータそれ自体の正当性のチェックも同時に行なわれていた。
【０００３】
最近記憶装置のデータ容量増加に伴いディスクキャッシュメモリの容量の増大化の傾向がある。容量が大きければ、キャッシュ障害時の復旧時間もそれに伴い増大し、システムの性能に対して与える影響も大きくなる。まして、無停止保守の装置では、復旧時の負荷はできるだけ少なく止めたい。
【０００４】
２重書きについては以下のものがあるがいずれも本発明での観点は示していない。特開平８−３２０８４２号公報、これには、転送するデータにそのデータが任意のチャネル制御部で処理すべきデータであることを示す情報を付加し、主記憶装置から読み出したデータを任意のチャネル制御部に同時に転送することが記載されている。また、特開平９−１８５５５６号公報、これには、２つのメモリ部に対し書き込みは両方に対して行ない、読み込みはいずれか一方から行うことで常に同じデータを保留する２重化メモリシステムであって、プライマリメモリが単一データである場合、自分自身のデータ構造で修復をし、シャドウメモリに別のデータを保持することが可能なメモリ管理方式が記載されている。
【０００５】
【発明が解決しようとする課題】
キャッシュメモリにおいての２重書きによるデータの保証では、万が一２重化したキャッシュメモリ部のどちらかのデータが壊れた場合、あるいはメモリ部が故障した場合、保守により故障したメモリ部の復旧を行なった後、データの再度の書き込みを行なうことになる。ここでは正常なメモリ部からデータを読み出し、復旧したメモリ部へ書き込むといった動作が要求される。
【０００６】
もし、ディスクインタフェースやホストインタフェースを通さずキャッシュ間によりデータを転送する機能を持てば、前述したプロトコルは１つで済み転送時間の短縮が可能となる。しかしながら、この場合は新たな問題が生じる。
【０００７】
この動作を行う場合、データ自体はデータ転送元であるキャッシュメモリ部からコピー先であるキャッシュメモリ部に転送され、この過程でエラーチェック回路の配置によりデータビットの反転などのエラーチェックは行なわれる。しかし、書き込まれたデータの信頼性を確認するには、キャッシュ間のエラーチェック情報（ＥＣＣなど）のみでは十分ではない。例えば、ドライブに関する論理ラベル情報のチェックなど本当に書き込まれるべきデータが書き込まれたかというデータそれ自体の正当性のチェックはなされ得ない。このように２段階のプロトコルを踏んでいたときのチェックがなされなくなるという問題が生じる。このため、もう一度コピー先のキャッシュからデータを読み出してホストインタフェースあるいはドライブインタフェースのエラーチェック部を介して(どちらでも良い)確認しなければならない。
【０００８】
本発明は、複数のキャッシュメモリと、ホストコンピュータとのインタフェースを持つホストインタフェース部と、磁気ディスク装置とのインタフェースを持つディスクインタフェース部と、キャッシュメモリと、ホストインタフェース部又はディスクインタフェース部と複数のキャッシュメモリとの間を接続するためのパスを選択的に切り替えてパスを形成する接続部とを有するディスク制御装置において、
ホストインタフェース部又はディスクインタフェース部は、パス上に、データをモニタしてその正当性をチェックするチェック手段を有し、
接続部は、ホストインタフェース部またはディスクインタフェース部から転送されるコマンドを解析するコマンド解析部と、コマンド解析部におけるコマンドの解析結果に従って、ホストインタフェース部又はディスクインタフェース部と、複数のキャッシュメモリとの間を接続するためのパスを切り替えるセレクタと、を有し、
コマンド解析部におけるコマンドの解析の結果、コマンドがキャッシュ間コピーの場合、一方のキャッシュメモリからデータを読み出し、他方のキャッシュメモリへデータを書き込むように、かつホストインタフェース部またはディスクインタフェース部がデータを受信するようにセレクタによってパスを切り替えて接続し、一方のキャッシュメモリから読み出されたデータを、セレクタを介して他方のキャッシュメモリへ転送すると共に、コマンドを発行したホストインタフェース部又はディスクインタフェース部のチェック手段によってデータの正当性をチェックするようにしたものである。
また、本発明は好ましくは、接続部は、パス上に、セレクタと複数のキャッシュメモリとの間にデータをモニタしてチェックするエラーチェック回路を有し、キャッシュメモリから読み出されたデータのエラーチェックを行うようにしたものである。
【０００９】
【発明の実施の形態】
以下、本発明の実施例を図面を用いて説明する。
図１に本発明の実施例の構成であり、発明が適用される基本的な装置構成を示す。ディスク制御装置１は、ホストコンピュータ５０との２つのインターフェース部（ホストＩＦ部）１１と、磁気ディスク装置２０との２つのインターフェース部(ディスクＩＦ部）１２と、２つのセレクタ部１３と、２つのキャッシュメモリ部１４とアクセスパス０：１３５とアクセスパス１：１３６とを有する。
【００１０】
ここで、ホストＩＦ部、ディスクＩＦは２つずつあるが、一般化するため２つずつとしたものであり、１つずつでも良い。また、ホストＩＦ部、ディスクＩＦとキャッシュメモリ部とはセレクタで接続パスが作られているが、ここをバス方式の相互接続方式としても良い。セレクタまたはバスでのホストまたはディスクＩＦとキャッシュメモリ部との相互接続部を接続部と呼ぶ。
【００１１】
ホストＩＦ部１１は、ホストコンピュータ５０との２つのホストＩＦ１０２とホストコンピュータ５０に対する入出力を制御する２つのマイクロプロセッサ１０１と、キャッシュメモリ（ＣＭ）部１４へのアクセスを制御するアクセス制御部（ＣＭアクセス制御部）１０４とを有し、マイクロプロセッサ１０１の制御によりホストコンピュータ５０とキャッシュメモリ部１４のデータ転送を実行する。マイクロプロセッサ１０１及びホストＩＦ１０２は内部バス１０６によって接続され、ＣＭアクセス制御部１０４は２つのホストＩＦに接続されている。
【００１２】
ディスクＩＦ部１２は、磁気ディスク装置２０との２つのＩＦ（ドライブＩＦ)１０３と、磁気ディスク装置２０に対する入出力を制御する２つのマイクロプロセッサ１０１と、キャッシュメモリ部１４への１つのアクセス制御部（ＣＭアクセス制御部）１０４とを有し、マイクロプロセッサ１０１の制御により磁気ディスク装置２０とキャッシュメモリ部１４間のデータ転送を実行する。マイクロプロセッサ１０１及びドライブＩＦ１０３は内部バス１０６によって接続され、ＣＭアクセス制御部１０４は、２つのドライブＩＦ１０３に接続されている。ディスクＩＦ部はＲＡＩＤ制御等の演算機能の実行も行なう。
【００１３】
キャッシュメモリ部１４は、ＣＭコントローラ１０７とメモリモジュール１０９を有し、磁気ディスク装置２０へ記録するデータを一時的に格納する。ＣＭアクセス制御部１０４には、２本のアクセスパス０：１３５を接続し、それらを２つの異なるセレクタ部１３にそれぞれ接続する。セレクタ部１３には、２本のアクセスパス１：１３６を接続し、それらを２つの異なるＣＭコントローラ１０７にそれぞれ接続する。したがって、ＣＭコントローラ１０７には、２つのセレクタ部から１本ずつ、計２本のアクセスパス１：１３６が接続される。１つのＣＭアクセス制御部１０４から１つのＣＭコントローラ１０７へのアクセス経路は２つとなり、１つのアクセスパスまたはセレクタ部１３に障害が発生した場合でも、もう一つのアクセスルートによりキャッシュメモリ部１４へのアクセスは可能となるため、耐障害性を向上させることができる。
【００１４】
セレクタ部１３には、２つのホストＩＦ部１１と、２つのディスクＩＦ部１２から、それぞれ１本ずつ、計４本のアクセスパス０：１３５を接続する。またセレクタ部１３には、２つのキャッシュメモリ部１４へのアクセスパス１：１３６が１本ずつ、計２本接続される。
【００１５】
この時アクセスパス０：１３５とアクセスパス１：１３６の間に上記の様なパス数の関係がある為、セレクタ部１３では、ホストＩＦ部１１及びディスクＩＦ部１２からの４本のアクセスパス０：１３５からの要求のうち、キャッシュメモリ部１４へのアクセスパス１：１３６の数に相当する２つだけを選択して実行する機能を持つ。
【００１６】
本実施例では耐故障性の向上という観点からセレクタ部１３、キャッシュメモリ部１４は、それぞれ二重化されている。
【００１７】
図２は、ＣＭアクセス制御部１０４内の構成を示している。これは発明に関係する周辺構成をより詳細に説明するものである。ＣＭアクセス制御部１０４は、セレクタ３０２と、アドレス、コマンド、データを一時格納するパケットバッファ３０３と、セレクタ部１３に接続するアクセスパス０：１３５とのパスＩＦ３０１と、データのエラーチェック部３００’(図３、図４のエラーチェック回路とは違い単なるエラーのチェックだけでなく、データそのものの正当性などをチェックする)と、データ転送制御部３１０を有する。セレクタ３０２の２つのポートはデータ線２１０でホストＩＦ１０２あるいはドライブＩＦ１０３に接続される。また、セレクタ３０２の他の２つのポートはパスＩＦ３０１に接続され、パスＩＦ３０１はアクセスパス０：１３５でセレクタ部１３に接続される。データ転送部３１０は、制御線２：２１２でセレクタ部１３内の図３で示すデータ転送制御部３１５に接続される。データ転送制御部３１０は、アービタ３０８によりホストＩＦ１０２あるいはドライブＩＦ１０３からのアクセス要求のアービトレーションを行なう。ここでは２つのゲートのうち例えば先着順のようなアルゴリズムで一方を選ぶ、またはどちらのキャッシュが選択されているかを検出するなどしてそれに通信権を与える。データは矢印で示すように双方向性である。セレクタ３０２はアービタ３０８により通信権が与えられたデータ線に通信パスが形成されるようにゲートの一方を選んで通信路を切り替える動作を行なう。
【００１８】
図３は、後述する本発明の動作を実現するセレクタ部１３内の構成を示している。特徴とするところはセレクタに入るデータ線が枝分かれしていることである。即ち、キャッシュメモリ側から転送されてきたデータが他方のキャッシュメモリへ転送されるパスとインタフェースへ転送されるパスとが同時に存在しうることである。セレクタ部１３は、ホストＩＦ部１１ならびにディスクＩＦ部１２につながるアクセスパス０：１３５との計４つのパスＩＦ３０１と、ＣＭコントローラ１０７につながるアクセスパス１：１３６との２つのパスＩＦ３０１と、両者間を互いに接続するセレクタ３０６と、パケットバッファ３０３と、データのエラーチェック部３００とＣＭアクセス制御部１０４から送出されたアドレス及びコマンドを解析するアドレス/コマンド解析部３０５と、データ転送制御部３１５を有する。
【００１９】
データ転送制御部３１５は、制御線２：２１２でＣＭアクセス制御部１０４内のデータ転送部３１０に接続され、制御線３：２１３でＣＭコントローラ１０７内のデータ転送制御部３１５に接続される。またデータ転送制御部３１５は、ア−ビタ３０８によりアドレス/コマンド解析部３０５で解析した４本のアクセスパス０：１３５からのアクセス要求のアービトレーションを行い、セレクタ３０６の切り替えを行う。データ転送制御部３１５はセレクタ３０６と相俟って本発明の動作を実現するものであり、詳細を後述する。
【００２０】
パケットバッファ３０３は、アクセスパス０：１３５側のパスとアクセスパス１：１３６側のパスでデータ転送速度に差がある場合、速度差を吸収するために、転送するデータの一部または全部をバッファリングする。アドレス/コマンド解析部３０５は、アドレス及びコマンドを格納するバッファと、アドレス抽出部と、コマンド抽出部を有する。（図示はしていない）。アドレス/コマンド解析部３０５ではＣＭアクセス制御部１０４に接続される４本のアクセスパス０：１３５それぞれに１つずつ割り当てられたバッファに、アドレス、コマンドを格納する。アドレス抽出部及びコマンド抽出部では、アクセスするＣＭコントローラの種類を割り出し、データ転送制御部３１５内のアービタ３０８へ送出する。
【００２１】
図のセレクタ３０６はデータ転送制御部３１５の制御によりリード、ライト、キャッシュ間転送などを行なう。セレクタ３０６はバス構造にも置き換えられる。このとき、一方のキャッシュからバス上に載せられたデータは他方のキャッシュに転送されると共にインタフェース部にも転送されることを許す構成となっていることが必要である。
【００２２】
図４は、キャッシュメモリ部１４内の構成を示している。これは本発明の周辺部を示すものとしてキャッシュメモリ側の構成の詳細を示したものである。キャッシュメモリ部１４は、ＣＭコントローラ１０７とメモリモジュール１０９を有する。ＣＭコントローラ１０７は、セレクタ部１３につながるアクセスパス１；１３６との図３に示す２つのパスＩＦ３０１と、セレクタ３０４とデータを一時格納するパケットバッファ３０３と、データのエラーチェック部３００と、メモリモジュール１０９へのアクセスを制御するメモリ制御部３０７とＣＭアクセス制御部１０４から送出されたアドレス及びコマンドを解析するアドレス/コマンド解析部３０５とデータ転送部３１０を有する。データ転送制御部３１０は、アービタ３０８により、アドレス/コマンド解析部３０５で解析した２本のアクセスパス１：１３６からのアクセス要求のアービトレーションを行い、セレクタ３０４の切り替えを行う。
【００２３】
アドレス/コマンド解析部３０５は、バッファとアドレス抽出部とコマンド抽出部を有する。（図示はしていない。）アドレス/コマンド解析部３０５では、ＣＭコントローラ１０７に接続される２本のアクセスパス１：１２６それぞれに１つずつ割り当てられたバッファに、アドレス、コマンドを格納する。アドレス抽出部及びコマンド抽出部ではアクセスするメモリのアドレスとアクセスの種類を割り出し、メモリ制御部３０７へ送出する。また、２本のアクセスパス１：１３６からのアクセス要求をデータ転送制御部３１０内のアービタ３０８へ送出する。
【００２４】
次に、本発明に関係するキャッシュメモリ部１４へのアクセス手順について記述する。
【００２５】
（キャッシュライト動作）
キャッシュメモリ部１４へのアクセスする場合、マイクロプロセッサ１０１はホストＩＦ１０２あるいはドライブＩＦ１０３へ、キャッシュメモリ部１４へのアクセス開始を指示する。マイクロ処理装置１０１はプログラムの実行をするものであり、アクセスの要求を出し、以下の動作を起動する。アクセス開始の指示を受けた図１のホストＩＦ１０２あるいはドライブＩＦ１０３は、制御線１：２１１によりＣＭアクセス制御部１０４内の図２のデータ転送制御部３１０へアクセス開始を示す信号を送出し、それとともにデータ線２１０を通してアドレス、コマンド、データを送出する。ＣＭアクセス制御部１０４は、データ線２１０を通して送られてきたアドレス、コマンド、データをパケットバッファ３０３に格納する。データ転送制御部３１０はアービトレーションを行って１つのデータについてパスＩＦ３０１の使用権を決定し、図２のセレクタ３０２を切り替える。
【００２６】
図５は、キャッシュメモリ部１４へデータを書き込む場合の、ＣＭアクセス制御部１０４からＣＭコントローラ１０７へのアクセスの流れを示す。ＣＭアクセス制御部１０４内のデータ転送部３１０は、アービトレーションによってアクセスパス０：１３５の使用権が決定されると、制御線２：２１２によって図３のセレクタ部１３内のデータ転送制御部３１５へアクセス開始を示す信号(ＲＥＱ)を出す（ステップ５０１）。続いてアドレス及びコマンドを送出する（ステップ５０２)。
【００２７】
セレクタ部１３内のデータ転送制御部３１５は、ＣＭアクセス制御部１０４からＲＥＱ信号を受け取り、次にアクセスパス０：１３５を通して送られてくるアドレス及びコマンドを受信し、アドレス/コマンド解析部３０５で解析(デコード)したアクセス要求に基づいてアービトレーションを行う（ステップ５０３）。アービトレーションの結果、アクセスパス１：１３６への接続権を得たら、データ転送制御部３１５はセレクタ３０６を切り替える(ステップ５０４)。そして制御線２：２１２によりＣＭアクセス制御部１０４内のデータ転送制御部３１０へ、アクセスパス１：１３６への接続が得られたことを示す信号(ＡＣＫ)を返す(ステップ５０５）。
【００２８】
次にデータ転送制御部３１５は、図３図４の制御線３：２１３によってＣＭコントローラ１０７内のデータ転送制御部３１０へのアクセス開始を示す信号(ＲＥＱ)を出す（ステップ５０６)。続いてアドレスおよびコマンドを送出する（ステップ５０７)。ＣＭアクセス制御部１０４はＡＣＫ信号を受け取ると、パケットバッファ３０３からデータを読み出しセレクタ３０２、パスＩＦ３０１を介してアクセスパス０：１３５へ送出する。セレクタ部１３は、アクセスパス０：１３５を通して送られてきたデータを、パスＩＦ３０１及びセレクタ３０６を介してアクセスパス１：１３６へ送出する（ステップ５０９）。
【００２９】
ＣＭコントローラ１０７内のデータ転送制御部３１０は、制御線３：２１３によってＲＥＱ信号を受け取ると、次にアクセスパス１：１３６を通して送られてきたアドレス及びコマンドを受信し、アドレス/コマンド解析部３０５で解析したアクセス要求に基づいてアービトレーションを行い(ステップ５０８)、セレクタ３０４を切り替える。アクセスパス１：１３６を通して送られてくるデータは図４のパケットバッファ３０３に格納する。アービトレーションの結果、メモリモジュール１９へのアクセス権を得たら、メモリの制御情報をメモリ制御部３０７へ送出し、メモリアクセスのための前処理を行う（ステップ５１０)。次にパケットバッファ３０３からデータを読み出し、セレクタ３０４を介してメモリモジュール１０９へ書き込む(ステップ５１１）。
【００３０】
メモリモジュール１０９へのアクセスが終了すると、メモリアクセスの後処理を行い、データ転送制御部３１０においてアクセス結果（アクセス状況）を示すステータス情報(ＳＴＡＴＵＳ)(正常終了か、エラーか等)を生成する（ステップ５１２)。次にステータス情報をセレクタ部１３を介してＣＭアクセス部１０４へ送出する（ステップ５１３)。セレクタ部１３内のデータ転送制御部３１５はステータス情報(ＳＴＡＴＵＳ)を受け取ると、ＣＭコントローラ１０７へのＲＥＱ信号をオフする（ステップ５１４)。ＣＭアクセス制御部１０４内のデータ転送制御部３１０はＳＴＡＴＵＳをうけとるとセレクタ部１３へのＲＥＱ信号をオフにする（ステップ５１５)。セレクタ部１３内のデータ転送制御部３１５はＣＭアクセス制御部１０４からのＲＥＱ信号のオフを確認すると、ＣＭアクセス制御部１０４へのＡＣＫ信号をオフする（ステップ５１６)。ＣＭアクセス制御部１０４内のデータ転送制御部３１０はステータスを受け取ると、制御線１：２１１により、ホストＩＦ１０２あるいはドライブＩＦ１０３へキャッシュメモリ部１４へのアクセスの終了を報告する。
【００３１】
（キャッシュリード動作）
キャッシュリード動作については特に図示していない。基本的にはキャッシュライト動作のデータの流れる方向が逆になるだけである。
【００３２】
キャッシュメモリ部１４からデータを読み出す場合（リード動作）のＣＭアクセス制御部１０４からＣＭコントローラ１０７へのアクセスの流れはステップ５０１から５０８までと同じであり、ステップ５１２以降はデータの書き込みの場合（ライト動作）と同じである。ここでＣＭアクセス制御部１０４は、ステップ５０５でＡＣＫ信号を受けると、データの受信待ち状態に入る。
【００３３】
ステップ５０８でメモリアクセス権を得ると、ＣＭコントローラ１０７はメモリモジュール１０９からデータを読み出し、セレクタ３０４、パスＩＦ３０１を介してアクセスパス１：１３６にデータを送出する。セレクタ部１３は、アクセスパス１：１３６を通してデータを受信すると、セレクタ３０２、データ線２１０を介してホストＩＦ１０２あるいはドライブＩＦ１０３へデータを送出する。
【００３４】
（キャッシュ２重ライト動作）
これは、本実施例で２重書きが出来ることを示したものである。図１において、２つのキャッシュメモリ部１４間で、メモリ領域の全部または１部を２重化し、キャッシュメモリ部１４へのデータの書き込み時に２重化した２つの領域に同じデータを書き込むことにより、データの信頼性を上げることが可能となる。
【００３５】
２重化した２つのキャッシュメモリ部１４へデータを書き込む場合の手順の概略はは以下のようになる。アクセス開始の指示を受けたホストＩＦ１０２あるいはドライブＩＦ１０３は、制御線１：２１１によりＣＭアクセス制御部１０４内のデータ転送制御部３１０へアクセス開始を示す信号を送出する。それとともにデータ線２１０を通して２つのアドレス、コマンドと１つのデータを送出する。ＣＭアクセス制御部１０４は、データ線２１０を通して送られてきた２つのアドレス、コマンドと１つのデータをパケットバッファ３０３に格納する。データ転送制御部３１０はアービトレーションを行ってパスＩＦ３０１の使用権を決定し、図２のセレクタ３０２を切り替える。どちらのデータ線が選択されてもパスＩＦ部には同一のデータが転送され、２重書きが可能となる。
【００３６】
図６は２重化した２つのキャッシュメモリ部１４へデータを書き込む場合（２重ライト動作）のＣＭアクセス制御部１０４から２つのＣＭコントローラａ,b,：１０７へのアクセスの流れを示している。図６は本実施例で２重書きが出来ることを示している。ＣＭアクセス制御部１０４内のデータ転送制御部３１０は、アービトレーションによってアクセスパス０：１３５の使用権が決定されると、制御線２：２１２によってセレクタ部１３内のデータ転送制御部３１５へアクセス開始を示す信号ＲＥＱを出す（ステップ７０１)。続いてアドレス及びコマンドを２つ連続して送出する(ステップ７０２)。
【００３７】
セレクタ部１３内のデータ転送制御部３１５はＣＭアクセス制御部１０４からＲＥＱ信号を受け取ると次にアクセスパス０：１３５を通して送られてくるアドレス及びコマンドを受信し、アドレス/コマンド解析部３０５で解析したアクセス要求に基づいてアービトレーションを行う(ステップ７０３)。アービトレーションの結果、ＣＭコントローラa、b：１０７への接続権が得られたことを示す信号ＡＣＫを返す(ステップ７０４）。そして制御線２：２１２により、ＣＭアクセス制御部１０４内のデータ転送制御部３１０へＣＭコントローラa、b：１０７への接続権が得られたことを示す信号ＡＣＫを返す(ステップ７０５)。次にデータ転送制御部３１５は制御線３:２１３によって２つのＣＭコントローラ１０７内のデータ転送制御部３１０へアクセス開始を示す信号ＲＥＱを出す（ステップ７０６a,７０６b)。続いて、ＣＭコントローラa、b：１−７へアドレス及びコマンドをそれぞれ送出する（ステップ７０７a,７０７b)。
【００３８】
ＣＭアクセス制御部１０４はＡＣＫ信号を受け取るとパケットバッファ３０３からデータを読み出し、セレクタ３０２、パスＩＦ３０１を介してアクセスパス０：１３５へ送出する(ステップ７０９)。セレクタ部１３はアクセスパス０：１３５を通して送られてきた１つのデータをパスＩＦ３０１及びセレクタ３０６を介して２つのアクセスパス１：１３６の両方へ送信する(ステップ７０９a、ステップ７０９b）。
【００３９】
ＣＭコントローラa、b：１０７内のデータ転送制御部３１５は制御線３：２１３によってＲＥＱ信号を受け取ると、次にアクセスパス1:１３６を通して送られてくるアドレス及びコマンドを受信し、アドレス/コマンド解析部３０５で解析したアクセス要求に基づいてアービトレーションを行い（ステップ７０８a、７０８b)、セレクタ３０４を切り替える。アクセスパス１：１３６を通して送られてくるデータはパケットバッファ３０３に格納する。アービトレーションの結果、メモリモジュール１０９へのアクセス権を得たらメモリ制御情報をメモリ制御部３０７へ送出し、メモリアクセスのための前処理を行う（ステップ７１０a、７１０b）。次に、パケットバッファ３０３からデータを読み出し、セレクタ３０４を介してメモリモジュール１０９へ書き込む（ステップ７１１a、７１１b）。
【００４０】
メモリモジュール１０９へのアクセスが終了すると、メモリアクセスの後処理を行い、データ転送制御部３１０においてステータス情報(ＳＴＡＴＵＳ)を生成する(ステップ７１２a、７１２b)。
【００４１】
次にステータスをセレクタ部１３を介してＣＭアクセス制御部１０４へ送出する（ステップ７１３a、７１３b)。セレクタ部１３内のデータ転送制御部３１５はＳＴＡＴＵＳを受け取るとＣＭコントローラa、b：１０７へのＲＥＱ信号をそれぞれオフする(ステップ７１４a,７１４b)。
【００４２】
またセレクタ部１３は、ＣＭコントローラa、b：１０７の両方からＳＴＡＴＵＳを受け取ったら、それらを続けてＣＭアクセス制御部へ送出する（ステップ７１３）。ＣＭアクセス制御部１０４内のデータ転送制御部３１０は２つのＳＴＡＴＵＳを受け取ったらセレクタ１３へのＲＥＱ信号をオフする（ステップ７１５)。セレクタ部１３内のデータ転送部３１５はＣＭアクセス制御部１０４からのＲＥＱ信号のオフを確認すると、ＣＭアクセス制御部１０４へのＡＣＫ信号をオフする（ステップ７１６）。ＣＭアクセス制御部１０４内のデータ転送制御部３１０はＳＴＡＴＵＳを受け取ると制御線１：２１１によりホストＩＦ１０２あるいはドライブＩＦ１０３へキャッシュメモリ部１４へのアクセスの終了を報告する。
【００４３】
（キャッシュ間コピー動作〜データモニタ方式）
本発明の特徴は、この動作にある。この処理は図３に示したセレクタを用い、図７に示したデータ転送制御部３１５のコマンド別のセレクタ切り替えのアルゴリズムで図３のセレクタの切り替えを行なうことで実現される。ディスク制御装置１では、キャッシュメモリ部１４を複数設けた場合、あるキャッシュメモリ１４から別のキャッシュメモリ部１４へデータをコピーする機能が必要となる場合がある。例えば、前述した２重ライトによるデータの保証であるが、万が一２重化したキャッシュメモリ部のどちらかのデータが壊れた場合、あるいはメモリ部が故障した場合、保守により復旧を行う場合にデータの再度の書き込みのため正常なメモリ部から、読み出し復旧したメモリ部へ書き込むといった動作が要求されることがある。
【００４４】
またこの動作を行う場合、データ自体はデータ元であるキャッシュメモリ部１４からコピー先であるキャッシュメモリ部１４であるが、書き込まれたデータの信頼性を確認するには、前述したようにキャッシュ間のエラーチェック情報のみでは十分でない。もう一度コピー先を読みだし、ホストＩＦあるいはドライブＩＦエラーチェック部を介して確認する動作が必要である。
【００４５】
そこで本発明はここで、キャッシュメモリにデータを転送するとともに、敢えて転送開始を指示するホストＩＦ部１０２またはドライブＩＦ部１０３へデータを転送することを考える。この動作はアクセスパス０：１３５に対しては前述したリードの動作と同様に見えることになりコピーと同時にリード動作を平行して行うことが可能である。
【００４６】
エラーチェックは図３、図４におけるエラーチェック部３００もチェックするが、エラーチェック部３００’ではデータフォーマットのチェックやデータ自体の正当性のチェックも加わっている。この動作によって、リード動作と同様に図２のデータ転送制御部３１０は、データをエラーチェック部３００’のチェックを同時に行うことも可能だし、またバッファにおいて特定のデータを抽出することも可能となる利点も加わる。
【００４７】
この機能は、以下に述べる手順で実現できる。アクセスの開始の指示を受けたホストＩＦ１０２またはドライブＩＦ１０３は、制御線１：２１１によりＣＭアクセス制御部１０４内のデータ転送制御部３１０へアクセスする開始を示す信号を送出する。それとともに、データ線２１０を通して２つのアドレスとコマンドを送出する。この２つのうち１つのアドレス及びコマンドは、コピー元のアドレスとリードコマンドで、もう一つのアドレス及びコマンドはコピー先のアドレスとライトコマンドである。ここではＣＭコントローラa：１０７をコピー元、ＣＭコントローラbをコピー先として説明する。
【００４８】
ＣＭアクセス制御部１０４は、データ２１０を通して送られてきた２つのアドレス、コマンドをパケットバッファ３０３に格納する。データ転送制御部３１０はアービトレーションを行いパスＩＦ３０１の使用権を決定し、セレクタ３０２を切り替える。この後の詳細な説明は図８を使って後述する。
【００４９】
図７は本発明のセレクタ１３のデータ転送制御部３１５の詳細を示したものである。ＣＭアクセス制御部からデータの転送の起動がかかるかどうかを調べる(ステップ７２０)。即ち、ＲＥＱＯＮかどうかを見る。ＲＥＱが来ない場合は待ち状態となる。ＲＥＱが来ると転送されてくるアドレスとコマンドの解析を行なう（ステップ７２１）。アドレスは例えばキャッシュのアドレスであり、コマンドはリードか、ライトか、２重書きか、キャッシュ間コピーか等である。エラーがあるかどうかを調べ（ステップ７２２）、あればエラー処理して（ステップ７３５）終わる。エラーがなければデータ線の送信権のアービトレーションを行い、(ステップ７２３)、送信権を得てデータパスが出来ると(ステップ７２４)、セレクタ切り替え動作に移る（ステップ７２５）。
【００５０】
先のコマンド解析の結果コマンドが１重ライト命令であればセレクタ３０６をホストまたはディスクＩＦからのデータを送信するように、そしてキャッシュがそれを受信するよう切り替える（ステップ７２６）。１重リードの場合は逆にキャッシュ側を送信に、ホストまたはディスクＩＦを受信になるようセレクタを切り替える。２重ライト(２重書き)の場合はホストまたはディスクＩＦを送信となるよう、かつ２つのキャッシュが同時に受信となるようセレクタを切り替える（ステップ７２８）。
【００５１】
本発明の最も特徴となるキャッシュ間コピーの場合はキャッシュの一方が送信となり、他方のキャッシュ及びホストまたはディスクＩＦがともに受信となるようセレクタ３０６を切り替える（ステップ７２９）。またキャッシュ内コピーの場合セレクタ３０６はキャッシュを送信とし、ホストまたはディスクＩＦを受信に切り替える。キャッシュ内へのライトはＣＭコントローラ１０７内のセレクタの働きにより行なわれる。上述のキャッシュ間コピー及びキャッシュ内コピーのホストまたはディスクＩＦの受信はモニタの働きをする。その後、ＣＭアクセス制御部１０４にＡＣＫを送り、ＣＭコントローラ１０７にＲＥＱを送る(ステップ７３１)。そして、データの送受信を行ない、(ステップ７３２)、ＳＴＡＴＵＳ信号の送受信を行なう(ステップ７３３)。ＲＥＱＯＦＦを出して一連の動作を終了し、もとの待ち状態へ戻る(ステップ７３４)。
【００５２】
図８は、２つのキャッシュメモリ部間でデータをコピーする場合のＣＭアクセス制御部１０４からＣＭコントローラa、b：１０７へのアクセスのフローを示している。ＣＭアクセス制御部１０４内のデータ転送制御部３１０は、アービトレーションによってアクセスパス０：１３５の使用権が決定されると、制御線２：２１２によりセレクタ部１３内のデータ転送制御部３１５へのアクセス開始を示す信号(ＲＥＱ)を送信する（ステップ８０１）。続いて２つのアドレス及びコマンドを連続して送出する（ステップ８０２）。
【００５３】
セレクタ部１３内のデータ転送制御部３１５は、ＣＭアクセス部１０４からＲＥＱ信号を受取ると次にアクセスパス０：１３５を通して送られてくるアドレス及びコマンドを受信し、アドレス/コマンド解析部３０５で解析したアクセス要求に基づいてアービトレーションを行う（ステップ８０３）。アービトレーションの結果、ＣＭコントローラa、b：１０７への２つのアクセスパス１：１３６への接続権利の両方を得たら、データ転送制御部３１５はセレクタ３０６を切り替える（ステップ８０４)とともに制御線２：２１２によりＣＭアクセス制御部１０４内のデータ転送制御部３１０へＣＭコントローラa、b：１０７の接続権が得られたことを示す信号(ＡＣＫ)を返信する（ステップ８０５）。
【００５４】
次にデータ転送制御部３１５は、制御線３：２１３によってＣＭコントローラa、b：１０７内のデータ転送制御部３１５に対するアクセス開始を示す信号(ＲＥＱ)を出す（ステップ８０６a,８０６b)。続いてＣＭコントローラa、b：１０７にそれぞれアドレス及びコマンドを送出する（ステップ８０７a、８０７b)。ＣＭアクセス制御部１０４はＡＣＫ信号を受取ると、アクセスの終了を知らせるＳＴＡＴＵＳの受信待ち状態になる。
【００５５】
コピー元のＣＭコントローラa:１０７内のデータ転送制御部３１０は、制御線３：２１３によってＲＥＱ信号を受取ると、次はアクセスパス１：１３６を通して送られてくるアドレス及びコマンドを受信し、アドレス/コマンド解析部３０５で解析したアクセス要求に基づいてアービトレーションを行い(ステップ８０８)、図４のセレクタ３０４を切り替える。アービトレーションの結果、メモリモジュール１０９へのアクセス権を得たら、メモリの制御情報をメモリ制御部３０７へ送出し、メモリアクセスのための前処理を行う（スッテプ８０９）。次にメモリモジュール１０９からデータを読み出し(ステップ８１０)、セレクタ304を介しアクセスパス１：１３６へ送出する（ステップ８１１a）。
【００５６】
セレクタ部１３は、アクセスパス１：１３６を通してＣＭコントローラa：１０７から送られてきたデータをＣＭコントローラbに接続するアクセスパス１：１３６へ送出する（ステップ８１１b）。またここでセレクタ部１３は同じように、アドレス及びコマンドを発行したホストＩＦ１０２あるいはドライブＩＦ１０３に対しても、それらの接続するアクセスパス０：１３５を介しＣＭコントローラa：１０７から送られてきたデータを送出する（ステップ８１１)。ここがデータのモニタに当たる。これにより転送開始を指示したホストＩＦ１０２あるいはドライブＩＦ１０３は前述したリード動作と同様にデータをモニタすることが出来る。そして、この間ホストＩＦ１０２あるいはドライブＩＦ１０３は空き時間が生じるのでその中にあるエラーチェック回路３００’を通し障害がないことを確認することが出来る(ステップ８３０)。ＣＭコントローラb：１０７内のデータ転送制御部３１０は、制御線３：２１３によってＲＥＱ信号を受取ると、次にアクセスパス１：１３６を通して送られてくるアドレス及びコマンドを受信し、アドレス/コマンド解析部３０５で解析し、その後でデータを受信開始するのを待って、メモリアクセスのアービトレーションにエントリーする（ステップ８１２)。アクセスパス１：１３６を通して送られてくるデータはパケットバッファ３０３に格納する。アービトレーションの結果、メモリモジュール１０９へのアクセス権を得たら、メモリの制御情報をメモリ制御部３０７へ送出し、メモリアクセスのための前処理を行う（ステップ８１３）。次にパケットバッファ３０３からデータを読み出し、セレクタ３０４を介してメモリモジュール１０９へ書き込む（ステップ８１４)。
【００５７】
ＣＭコントローラa、b：１０７はそれぞれＣＭモジュール１０９へのアクセスが終了すると、メモリアクセスの後処理を行い、データ転送制御部３１５においてアクセス状況をしめすステータス情報(ＳＴＡＴＵＳ)を生成する（ステップ８１５,８１８）。次にＳＴＡＴＵＳをセレクタ部１３へ送出する（ステップ８１６,８１９)。
セレクタ部１３内のデータ転送制御部３１５はＳＴＡＴＵＳを受取ると、ＣＭコントローラa、b：１０７へのＲＥＱ信号をそれぞれオフする（ステップ８１７,８２１）。またセレクタ部１３は２つのＣＭコントローラa、b：１０７の両方よりＳＴＡＴＵＳを受取ったらそれらを続けてＣＭアクセス制御部に対して送出する（ステップ８２０）。ＣＭアクセス制御部１０４内のデータ転送部３１０は２つのＳＴＡＴＵＳを受取ると、セレクタ部１３へのＲＥＱ信号をオフにする（ステップ８２２)。セレクタ部１３内のデータ転送制御部３１５はＣＭアクセス制御部１０４からのＲＥＱ信号がオフされるのを確認するとＣＭアクセス制御部１０４へのＡＣＫ信号をオフする（ステップ８２３）。ＣＭアクセス制御部１０４内のデータ転送制御部３１０はＳＴＡＴＵＳを受取ると、制御線１：２１１によりホストＩＦあるいはドライブＩＦ１０３へキャッシュメモリ部１４へのアクセスの終了を報告する。
【００５８】
以上のフローを実行するためにはエラーチェック回路３００をメモリモジュール１０９からセレクタ３０６までの間に最低１つと、ホストコンピュータ５０及び磁気ディスク装置２０に接続されるＣＭアクセス制御部ないにエラーチェック回路３００’を最低１つ設けておけば良い。
【００５９】
（キャッシュ内メモリ間コピー動作〜データモニタ方式）
ディスクアレイ制御装置１ではまた１つのキャッシュメモリ部１４内にあるアドレスから、別のアドレスへデータをコピーする機能も可能である。またこの機能においても前述のキャッシュ間コピー動作と同様にメモリからメモリへ読み出し、書き込むデータをアドレス及びコマンドを発行して転送の指示をしたホストＩＦ１０２あるいはドライブＩＦ１０３に対して送信し、それらはデータをモニタしている。すなわち図５で示したデータの書き込み（ライト動作）時の手順においてステップ５１１のメモリモジュール１０９へのライトアクセスの代わりにメモリモジュール１０９からデータを読み出してＣＭコントローラ１０７内のパケットバッファ３０３に格納し、続けてそのデータをメモリモジュール１０９へ書き込むと同時にアクセスパス１：１３６とセレクタ部１３を介し、アドレス及びコマンドの発行をしたホストＩＦ１０２あるいはドライブＩＦ１０３に対して送信することで実現する。
【００６０】
【発明の効果】
本発明によると、キャッシュ間のデータ転送のプロトコルを実行時、それとともに転送しているデータをモニタすることにより、データのチェックやデータ内情報の採取と転送処理を並行して行うという効率化と信頼性の向上の効果が得られる。
【図面の簡単な説明】
【図１】本発明の機能を持つディスク制御装置の構成を示す図。
【図２】本発明の機能を持つディスク制御装置内のＣＭアクセス制御部の構成を示す図。
【図３】本発明の機能を持つディスク制御装置内のセレクタ部の構成を示す図。
【図４】本発明の機能を持つディスク制御装置内のキャッシュメモリ部の構成を示す図。
【図５】キャッシュメモリ部への書き込み動作の手順を示す図。
【図６】２重化したキャッシュメモリ部への書き込み動作の手順を示す図。
【図７】データ転送制御部３１５の詳細図。
【図８】１つのキャッシュメモリ部から別のキャッシュメモリ部への書き込み動作の手順を示す図。
【符号の説明】
１：ディスク制御装置、１１：ホストＩＦ部、１２：ディスクＩＦ部、１３：セレクタ部、１４：キャッシュメモリ部、２０：磁気ディスク装置、５０：ホストコンピュータ、１０１：マイクロプロセッサ、１０２：ホストＩＦ、１０３：ドライブＩＦ、１０４：ＣＭアクセス制御部、１０７：ＣＭコントローラ、１０９：メモリモジュール、１３５：アクセスパス０、１３６：アクセスパス１[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a disk control apparatus, and more particularly to a data transfer method between caches in an apparatus having a plurality of disk cache units.
[0002]
[Prior art]
In order to improve the reliability of the storage device, a means for duplicating and managing data is generally used. In the cache memory unit that temporarily stores data read and written by the disk interface and the host interface, all or one part of the memory area is duplicated, and the two areas are duplicated when data is written to the cache memory part The reliability of data is improved by writing the same data into the. This is called a double writing operation. When such a disk controller having a plurality of cache memory units restores the cache in the event of a failure, the host or disk interface unit must intervene to read data from one cache memory and write data to the other cache memory. Don't be. That is, when the double cache is restored in the event of a failure on one side, the data read, write and transfer protocols must be stepped in two steps. At this time, since the data passes through the interface unit, the validity of the data itself is also checked.
[0003]
Recently, the capacity of the disk cache memory tends to increase as the data capacity of the storage device increases. If the capacity is large, the recovery time in the event of a cache failure will increase accordingly, and the impact on the system performance will also increase. Moreover, with non-stop maintenance equipment, we want to minimize the load at the time of recovery.
[0004]
Although there are the following regarding the double writing, none of them shows the viewpoint in the present invention. JP-A-8-320842 discloses that information indicating that the data is to be processed by an arbitrary channel control unit is added to the data to be transferred, and the data read from the main storage device is transmitted to an arbitrary channel. It is described that data is simultaneously transferred to the control unit. Japanese Laid-Open Patent Publication No. 9-185556 discloses a dual memory system in which the same data is always held by writing to both memory units and reading from either one. Thus, there is described a memory management method in which when the primary memory is a single data, it can be repaired with its own data structure and another data can be held in the shadow memory.
[0005]
[Problems to be solved by the invention]
In the guarantee of data by double writing in the cache memory, if any of the data in the duplicated cache memory unit is broken or the memory unit fails, the failed memory unit is restored by maintenance Thereafter, data is written again. Here, an operation of reading data from a normal memory unit and writing to a restored memory unit is required.
[0006]
If it has a function of transferring data between caches without passing through a disk interface or a host interface, only one protocol is required, and the transfer time can be shortened. However, a new problem arises in this case.
[0007]
When this operation is performed, the data itself is transferred from the cache memory unit that is the data transfer source to the cache memory unit that is the copy destination, and in this process, error checking such as inversion of data bits is performed by the arrangement of the error check circuit. However, error check information (such as ECC) between caches is not sufficient to confirm the reliability of written data. For example, it is not possible to check the validity of the data itself as to whether the data to be written is actually written, such as checking the logical label information about the drive. In this way, there is a problem that the check is not performed when the two-step protocol is followed. For this reason, it is necessary to read data from the cache at the copy destination once again and confirm it via the error check part of the host interface or drive interface (whichever is acceptable).
[0008]
The present invention relates to a plurality of cache memories, a host interface unit having an interface with a host computer, a disk interface unit having an interface with a magnetic disk device, a cache memory, a host interface unit or a disk interface unit, and a plurality of caches. In a disk controller having a connection unit that selectively switches a path for connecting to a memory to form a path,
The host interface unit or the disk interface unit has check means on the path for monitoring data and checking its validity.
The connection unit includes a command analysis unit that analyzes a command transferred from the host interface unit or the disk interface unit, and a connection between the host interface unit or the disk interface unit and the plurality of cache memories according to the command analysis result in the command analysis unit. A selector for switching a path for connecting
As a result of command analysis in the command analysis unit, if the command is an inter-cache copy, the data is read from one cache memory and written to the other cache memory, and the host interface unit or disk interface unit receives the data. The path is switched by the selector so that the data is read and the data read from one cache memory is transferred to the other cache memory via the selector, and the host interface unit or disk interface unit that issued the command is checked. The validity of the data is checked by means.
In the present invention, it is preferable that the connection unit has an error check circuit for monitoring and checking data between the selector and the plurality of cache memories on the path, and an error of the data read from the cache memory is detected. This is a check.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 shows a configuration of an embodiment of the present invention, and shows a basic device configuration to which the invention is applied. The disk control device 1 includes two interface units (host IF units) 11 with the host computer 50, two interface units (disk IF units) 12 with the magnetic disk device 20, two selector units 13, and two The cache memory unit 14 has an access path 0: 135 and an access path 1: 136.
[0010]
Here, although there are two host IF units and two disk IFs, they are two for generalization and may be one each. Further, the host IF unit, the disk IF, and the cache memory unit are connected by a selector, but this may be a bus-type interconnection system. An interconnecting portion between the host or disk IF and the cache memory portion on the selector or bus is called a connecting portion.
[0011]
The host IF unit 11 includes two host IFs 102 with respect to the host computer 50, two microprocessors 101 that control input / output to the host computer 50, and an access control unit (CM) that controls access to the cache memory (CM) unit 14. Access control unit) 104, and executes data transfer between the host computer 50 and the cache memory unit 14 under the control of the microprocessor 101. The microprocessor 101 and the host IF 102 are connected by an internal bus 106, and the CM access control unit 104 is connected to two host IFs.
[0012]
The disk IF unit 12 includes two IFs (drive IFs) 103 with the magnetic disk device 20, two microprocessors 101 that control input and output to the magnetic disk device 20, and one access control unit to the cache memory unit 14. (CM access control unit) 104, and executes data transfer between the magnetic disk device 20 and the cache memory unit 14 under the control of the microprocessor 101. The microprocessor 101 and the drive IF 103 are connected by an internal bus 106, and the CM access control unit 104 is connected to the two drive IFs 103. The disk IF unit also executes arithmetic functions such as RAID control.
[0013]
The cache memory unit 14 includes a CM controller 107 and a memory module 109, and temporarily stores data to be recorded on the magnetic disk device 20. Two access paths 0: 135 are connected to the CM access control unit 104, and these are connected to two different selector units 13, respectively. Two access paths 1: 136 are connected to the selector unit 13 and are connected to two different CM controllers 107, respectively. Therefore, a total of two access paths 1: 136 are connected to the CM controller 107, one from each of the two selector units. There are two access paths from one CM access control unit 104 to one CM controller 107, and even if one access path or selector unit 13 fails, another access route leads to the cache memory unit 14. Since access is possible, fault tolerance can be improved.
[0014]
A total of four access paths 0: 135 are connected to the selector unit 13 from each of the two host IF units 11 and the two disk IF units 12. The selector unit 13 is connected with two access paths 1: 136 to the two cache memory units 14, one in total.
[0015]
At this time, since there is the relationship of the number of paths as described above between the access path 0: 135 and the access path 1: 136, the selector section 13 has four access paths 0 from the host IF section 11 and the disk IF section 12. : It has a function of selecting and executing only two requests corresponding to the number of access paths 1: 136 to the cache memory unit 14 among requests from 135.
[0016]
In this embodiment, the selector unit 13 and the cache memory unit 14 are duplexed from the viewpoint of improving fault tolerance.
[0017]
FIG. 2 shows a configuration within the CM access control unit 104. This is to explain the peripheral configuration related to the invention in more detail. The CM access control unit 104 includes a selector 302, a packet buffer 303 for temporarily storing addresses, commands, and data, a path IF 301 with an access path 0: 135 connected to the selector unit 13, and a data error check unit 300 ′ ( Unlike the error check circuits shown in FIGS. 3 and 4, the data transfer control unit 310 includes not only a simple error check but also checks the validity of the data itself. The two ports of the selector 302 are connected to the host IF 102 or the drive IF 103 by the data line 210. The other two ports of the selector 302 are connected to the path IF 301, and the path IF 301 is connected to the selector unit 13 via the access path 0: 135. The data transfer unit 310 is connected to the data transfer control unit 315 shown in FIG. The data transfer control unit 310 uses the arbiter 308 to arbitrate access requests from the host IF 102 or the drive IF 103. Here, one of the two gates is selected by an algorithm such as first-come-first-served basis, or a cache is selected, and a communication right is given to it. The data is bidirectional as indicated by the arrows. The selector 302 performs an operation of selecting one of the gates and switching the communication path so that a communication path is formed on the data line to which the communication right is given by the arbiter 308.
[0018]
FIG. 3 shows a configuration in the selector unit 13 for realizing the operation of the present invention to be described later. The feature is that the data line entering the selector is branched. That is, there can be a path for transferring the data transferred from the cache memory side to the other cache memory and a path for transferring the data to the interface at the same time. The selector unit 13 includes a total of four path IFs 301 including an access path 0: 135 connected to the host IF unit 11 and the disk IF unit 12, and two paths IF301 including an access path 1: 136 connected to the CM controller 107. , A packet buffer 303, a data error check unit 300, an address / command analysis unit 305 that analyzes addresses and commands sent from the CM access control unit 104, and a data transfer control unit 315. .
[0019]
The data transfer control unit 315 is connected to the data transfer unit 310 in the CM access control unit 104 through the control line 2: 212, and is connected to the data transfer control unit 315 in the CM controller 107 through the control line 3: 213. Further, the data transfer control unit 315 performs arbitration of access requests from the four access paths 0: 135 analyzed by the address / command analysis unit 305 by the arbiter 308 and switches the selector 306. The data transfer control unit 315 implements the operation of the present invention in combination with the selector 306, and details will be described later.
[0020]
When there is a difference in data transfer speed between the access path 0: 135 side path and the access path 1: 136 side path, the packet buffer 303 buffers part or all of the data to be transferred in order to absorb the speed difference. Ring. The address / command analysis unit 305 includes a buffer for storing addresses and commands, an address extraction unit, and a command extraction unit. (Not shown). The address / command analysis unit 305 stores addresses and commands in buffers assigned to each of the four access paths 0: 135 connected to the CM access control unit 104. The address extraction unit and command extraction unit determine the type of CM controller to be accessed and send it to the arbiter 308 in the data transfer control unit 315.
[0021]
The selector 306 in the figure performs read, write, inter-cache transfer, and the like under the control of the data transfer control unit 315. The selector 306 is also replaced with a bus structure. At this time, it is necessary that the data placed on the bus from one cache be transferred to the other cache and transferred to the interface unit.
[0022]
FIG. 4 shows a configuration in the cache memory unit 14. This shows the details of the configuration on the cache memory side as a peripheral part of the present invention. The cache memory unit 14 includes a CM controller 107 and a memory module 109. The CM controller 107 includes two path IFs 301 shown in FIG. 3 for the access path 1; 136 connected to the selector unit 13, a selector 304, a packet buffer 303 for temporarily storing data, a data error check unit 300, and a memory module A memory control unit 307 that controls access to 109, an address / command analysis unit 305 that analyzes addresses and commands sent from the CM access control unit 104, and a data transfer unit 310. The data transfer control unit 310 uses the arbiter 308 to arbitrate access requests from the two access paths 1: 136 analyzed by the address / command analysis unit 305 and switches the selector 304.
[0023]
The address / command analysis unit 305 includes a buffer, an address extraction unit, and a command extraction unit. (Not shown) The address / command analysis unit 305 stores an address and a command in a buffer assigned to each of the two access paths 1: 126 connected to the CM controller 107. The address extraction unit and command extraction unit determine the address of the memory to be accessed and the type of access, and send them to the memory control unit 307. Further, access requests from the two access paths 1: 136 are sent to the arbiter 308 in the data transfer control unit 310.
[0024]
Next, an access procedure to the cache memory unit 14 related to the present invention will be described.
[0025]
(Cache write operation)
When accessing the cache memory unit 14, the microprocessor 101 instructs the host IF 102 or the drive IF 103 to start access to the cache memory unit 14. The micro processing unit 101 executes a program, issues an access request, and starts the following operation. Upon receiving the access start instruction, the host IF 102 or drive IF 103 in FIG. 1 sends a signal indicating the start of access to the data transfer control unit 310 in FIG. Addresses, commands, and data are transmitted through the data line 210. The CM access control unit 104 stores the address, command, and data sent through the data line 210 in the packet buffer 303. The data transfer control unit 310 performs arbitration, determines the right to use the path IF 301 for one piece of data, and switches the selector 302 in FIG.
[0026]
FIG. 5 shows a flow of access from the CM access control unit 104 to the CM controller 107 when data is written to the cache memory unit 14. When the right to use the access path 0: 135 is determined by arbitration, the data transfer unit 310 in the CM access control unit 104 accesses the data transfer control unit 315 in the selector unit 13 of FIG. 3 through the control line 2: 212. A signal (REQ) indicating the start is issued (step 501). Subsequently, an address and a command are transmitted (step 502).
[0027]
The data transfer control unit 315 in the selector unit 13 receives the REQ signal from the CM access control unit 104, then receives the address and command sent through the access path 0: 135, and analyzes them by the address / command analysis unit 305. Arbitration is performed based on the (decoded) access request (step 503). If the right to connect to the access path 1: 136 is obtained as a result of the arbitration, the data transfer control unit 315 switches the selector 306 (step 504). Then, the control line 2: 212 returns a signal (ACK) indicating that the connection to the access path 1: 136 has been obtained to the data transfer control unit 310 in the CM access control unit 104 (step 505).
[0028]
Next, the data transfer control unit 315 outputs a signal (REQ) indicating the start of access to the data transfer control unit 310 in the CM controller 107 through the control line 3: 213 in FIG. 3 (step 506). Subsequently, an address and a command are transmitted (step 507). When receiving the ACK signal, the CM access control unit 104 reads data from the packet buffer 303 and sends it to the access path 0: 135 via the selector 302 and the path IF 301. The selector unit 13 sends the data sent through the access path 0: 135 to the access path 1: 136 via the path IF 301 and the selector 306 (step 509).
[0029]
When the data transfer control unit 310 in the CM controller 107 receives the REQ signal through the control line 3: 213, the data transfer control unit 310 receives the address and the command transmitted next through the access path 1: 136, and the address / command analysis unit 305 Arbitration is performed based on the analyzed access request (step 508), and the selector 304 is switched. Data sent through the access path 1: 136 is stored in the packet buffer 303 of FIG. When the access right to the memory module 19 is obtained as a result of the arbitration, the memory control information is sent to the memory control unit 307, and preprocessing for memory access is performed (step 510). Next, data is read from the packet buffer 303 and written to the memory module 109 via the selector 304 (step 511).
[0030]
When the access to the memory module 109 is completed, the memory access is post-processed, and the data transfer control unit 310 generates status information (STATUS) indicating whether the access result (access status) (normal end or error) ( Step 512). Next, the status information is sent to the CM access unit 104 via the selector unit 13 (step 513). When receiving the status information (STATUS), the data transfer control unit 315 in the selector unit 13 turns off the REQ signal to the CM controller 107 (step 514). The data transfer control unit 310 in the CM access control unit 104 turns off the REQ signal to the selector unit 13 upon receiving STATUS (step 515). When the data transfer control unit 315 in the selector unit 13 confirms that the REQ signal from the CM access control unit 104 is turned off, the data transfer control unit 315 turns off the ACK signal to the CM access control unit 104 (step 516). Upon receiving the status, the data transfer control unit 310 in the CM access control unit 104 reports the end of access to the cache memory unit 14 to the host IF 102 or the drive IF 103 through the control line 1: 211.
[0031]
(Cash read operation)
The cache read operation is not particularly shown. Basically, the data flow direction of the cache write operation is only reversed.
[0032]
In the case of reading data from the cache memory unit 14 (read operation), the flow of access from the CM access control unit 104 to the CM controller 107 is the same as that in steps 501 to 508, and in the case of data writing after step 512 (write) Operation). When the CM access control unit 104 receives an ACK signal in step 505, the CM access control unit 104 enters a data reception waiting state.
[0033]
When the memory access right is obtained at step 508, the CM controller 107 reads data from the memory module 109 and sends the data to the access path 1: 136 via the selector 304 and the path IF 301. When receiving data through the access path 1: 136, the selector unit 13 sends the data to the host IF 102 or the drive IF 103 via the selector 302 and the data line 210.
[0034]
(Cache double write operation)
This shows that double writing can be performed in this embodiment. In FIG. 1, all or one part of the memory area is duplicated between the two cache memory units 14, and the same data is written in the two areas duplicated when data is written to the cache memory unit 14. Data reliability can be increased.
[0035]
The outline of the procedure for writing data to the two cache memory units 14 which are duplicated is as follows. Upon receiving the access start instruction, the host IF 102 or the drive IF 103 sends a signal indicating access start to the data transfer control unit 310 in the CM access control unit 104 through the control line 1: 211. At the same time, two addresses, a command and one data are transmitted through the data line 210. The CM access control unit 104 stores two addresses, commands, and one data sent through the data line 210 in the packet buffer 303. The data transfer control unit 310 performs arbitration, determines the right to use the path IF 301, and switches the selector 302 in FIG. Regardless of which data line is selected, the same data is transferred to the path IF unit, and double writing becomes possible.
[0036]
FIG. 6 shows a flow of access from the CM access control unit 104 to the two CM controllers a, b,: 107 when data is written to the two duplicate cache memory units 14 (double write operation). . FIG. 6 shows that double writing can be performed in this embodiment. When the right to use the access path 0: 135 is determined by arbitration, the data transfer control unit 310 in the CM access control unit 104 starts access to the data transfer control unit 315 in the selector unit 13 through the control line 2: 212. A signal REQ is output (step 701). Subsequently, two addresses and commands are sent in succession (step 702).
[0037]
When the data transfer control unit 315 in the selector unit 13 receives the REQ signal from the CM access control unit 104, the data transfer control unit 315 receives the next address and command sent through the access path 0: 135 and analyzes them by the address / command analysis unit 305. Arbitration is performed based on the access request (step 703). As a result of the arbitration, a signal ACK indicating that the right to connect to the CM controllers a and b 107 is obtained is returned (step 704). Then, the control line 2: 212 returns a signal ACK indicating that the right to connect to the CM controller a, b: 107 is obtained to the data transfer control unit 310 in the CM access control unit 104 (step 705). Next, the data transfer control unit 315 outputs a signal REQ indicating the start of access to the data transfer control units 310 in the two CM controllers 107 via the control line 3: 213 (steps 706a and 706b). Subsequently, the address and command are sent to the CM controllers a and b: 1-7, respectively (steps 707a and 707b).
[0038]
Upon receiving the ACK signal, the CM access control unit 104 reads data from the packet buffer 303 and sends it to the access path 0: 135 via the selector 302 and the path IF 301 (step 709). The selector unit 13 transmits one data transmitted via the access path 0: 135 to both of the two access paths 1: 136 via the path IF 301 and the selector 306 (steps 709a and 709b).
[0039]
When the data transfer control unit 315 in the CM controller a, b: 107 receives the REQ signal through the control line 3: 213, the data transfer control unit 315 receives the next address and command sent through the access path 1: 136, and performs address / command analysis. Arbitration is performed based on the access request analyzed by the unit 305 (steps 708a and 708b), and the selector 304 is switched. Data sent through the access path 1: 136 is stored in the packet buffer 303. If the access right to the memory module 109 is obtained as a result of the arbitration, the memory control information is sent to the memory control unit 307, and preprocessing for memory access is performed (steps 710a and 710b). Next, data is read from the packet buffer 303 and written to the memory module 109 via the selector 304 (steps 711a and 711b).
[0040]
When access to the memory module 109 is completed, post-processing of memory access is performed, and status information (STATUS) is generated in the data transfer control unit 310 (steps 712a and 712b).
[0041]
Next, the status is sent to the CM access control unit 104 via the selector unit 13 (steps 713a and 713b). When receiving the STATUS, the data transfer control unit 315 in the selector unit 13 turns off the REQ signal to the CM controllers a and b: 107 (steps 714a and 714b).
[0042]
When the selector unit 13 receives STATUS from both the CM controllers a and b: 107, it continues to send them to the CM access control unit (step 713). When receiving two STATUSs, the data transfer control unit 310 in the CM access control unit 104 turns off the REQ signal to the selector 13 (step 715). When the data transfer unit 315 in the selector unit 13 confirms that the REQ signal from the CM access control unit 104 is turned off, the data transfer unit 315 turns off the ACK signal to the CM access control unit 104 (step 716). When the data transfer control unit 310 in the CM access control unit 104 receives STATUS, the control line 1: 211 reports the end of access to the cache memory unit 14 to the host IF 102 or the drive IF 103.
[0043]
(Inter-cache copy operation to data monitor method)
This operation is a feature of the present invention. This processing is realized by using the selector shown in FIG. 3 and switching the selector shown in FIG. 3 by the selector switching algorithm for each command of the data transfer control unit 315 shown in FIG. In the disk controller 1, when a plurality of cache memory units 14 are provided, a function for copying data from one cache memory 14 to another cache memory unit 14 may be required. For example, in the case of the data guarantee by the above-described double write, if any of the data in the cache memory unit that has been duplicated is damaged, or if the memory unit has failed, the data is restored when maintenance is performed. There is a case where an operation of writing from a normal memory unit to a memory unit that has been read and restored is required for rewriting.
[0044]
When this operation is performed, the data itself is from the cache memory unit 14 that is the data source to the cache memory unit 14 that is the copy destination. To check the reliability of the written data, as described above, The error check information alone is not enough. It is necessary to read the copy destination again and confirm it via the host IF or drive IF error check unit.
[0045]
Therefore, the present invention considers transferring data to the cache memory and transferring the data to the host IF unit 102 or the drive IF unit 103 that instruct to start the transfer. This operation looks the same as the read operation described above for the access path 0: 135, and the read operation can be performed in parallel with the copy.
[0046]
In the error check, the error check unit 300 in FIGS. 3 and 4 is also checked, but the error check unit 300 ′ also adds a data format check and a data validity check. By this operation, the data transfer control unit 310 in FIG. 2 can simultaneously check the data in the error check unit 300 ′ as well as the read operation, and can also extract specific data in the buffer. There are also benefits.
[0047]
This function can be realized by the following procedure. The host IF 102 or drive IF 103 that has received an instruction to start access sends a signal indicating the start of access to the data transfer control unit 310 in the CM access control unit 104 via the control line 1: 211. At the same time, two addresses and commands are transmitted through the data line 210. Of these two, one address and command are the copy source address and read command, and the other address and command are the copy destination address and write command. Here, CM controller a: 107 will be described as a copy source, and CM controller b will be described as a copy destination.
[0048]
The CM access control unit 104 stores the two addresses and commands sent through the data 210 in the packet buffer 303. The data transfer control unit 310 performs arbitration, determines the right to use the path IF 301, and switches the selector 302. Detailed description after this will be described later with reference to FIG.
[0049]
FIG. 7 shows details of the data transfer control unit 315 of the selector 13 of the present invention. It is checked whether or not data transfer is activated from the CM access control unit (step 720). That is, it is checked whether REQ is ON. When REQ does not come, it will be in a waiting state. When REQ arrives, the transferred address and command are analyzed (step 721). The address is, for example, a cache address, and the command is read, write, double write, inter-cache copy, or the like. It is checked whether there is an error (step 722). If there is no error, arbitration of the transmission right of the data line is performed (step 723). When the transmission path is obtained and the data path is established (step 724), the operation shifts to the selector switching operation (step 725).
[0050]
If the command analysis result command is a single write instruction, the selector 306 is switched to transmit data from the host or the disk IF, and the cache is switched to receive it (step 726). In the case of single read, the selector is switched so that the cache side is sent and the host or disk IF is received. In the case of double write (double write), the selector is switched so that the host or the disk IF is transmitted and the two caches are simultaneously received (step 728).
[0051]
In the case of the inter-cache copy which is the most characteristic feature of the present invention, one of the caches is transmitted, and the selector 306 is switched so that the other cache and the host or the disk IF are both received (step 729). In the case of in-cache copying, the selector 306 switches the cache to transmission and switches the host or disk IF to reception. Writing into the cache is performed by the action of the selector in the CM controller 107. The above-described inter-cache copy and in-cache copy host or disk IF reception serves as a monitor. Thereafter, an ACK is sent to the CM access control unit 104 and a REQ is sent to the CM controller 107 (step 731). Data is transmitted / received (step 732), and a STATUS signal is transmitted / received (step 733). REQ OFF is issued to end the series of operations and return to the original waiting state (step 734).
[0052]
FIG. 8 shows a flow of access from the CM access control unit 104 to the CM controllers a and b 107 when data is copied between two cache memory units. When the right to use the access path 0: 135 is determined by arbitration, the data transfer control unit 310 in the CM access control unit 104 starts access to the data transfer control unit 315 in the selector unit 13 through the control line 2: 212. A signal (REQ) indicating that is transmitted (step 801). Subsequently, two addresses and commands are sent in succession (step 802).
[0053]
When the data transfer control unit 315 in the selector unit 13 receives the REQ signal from the CM access unit 104, it receives the address and command sent through the access path 0: 135 and analyzes them by the address / command analysis unit 305. Arbitration is performed based on the access request (step 803). As a result of the arbitration, when both the right to connect to the two access paths 1: 136 to the CM controllers a and b: 107 are obtained, the data transfer control unit 315 switches the selector 306 (step 804) and the control line 2: 212. As a result, a signal (ACK) indicating that the right to connect the CM controllers a and b 107 is obtained is returned to the data transfer control unit 310 in the CM access control unit 104 (step 805).
[0054]
Next, the data transfer control unit 315 outputs a signal (REQ) indicating the start of access to the data transfer control unit 315 in the CM controller a, b: 107 through the control line 3: 213 (steps 806a and 806b). Subsequently, an address and a command are sent to the CM controllers a and b 107, respectively (steps 807a and 807b). When the CM access control unit 104 receives the ACK signal, the CM access control unit 104 enters a STATUS reception waiting state informing the end of access.
[0055]
When the data transfer control unit 310 in the copy source CM controller a: 107 receives the REQ signal through the control line 3: 213, the data transfer control unit 310 next receives the address and command sent through the access path 1: 136, and receives the address / Arbitration is performed based on the access request analyzed by the command analysis unit 305 (step 808), and the selector 304 in FIG. 4 is switched. If the access right to the memory module 109 is obtained as a result of the arbitration, memory control information is sent to the memory control unit 307, and preprocessing for memory access is performed (step 809). Next, data is read from the memory module 109 (step 810) and sent to the access path 1: 136 via the selector 304 (step 811a).
[0056]
The selector unit 13 sends the data sent from the CM controller a: 107 through the access path 1: 136 to the access path 1: 136 connected to the CM controller b (step 811b). Similarly, the selector unit 13 also receives the data sent from the CM controller a: 107 via the access path 0: 135 connected to the host IF 102 or drive IF 103 that issued the address and command. It is sent out (step 811). This is the data monitor. As a result, the host IF 102 or the drive IF 103 that has instructed the transfer start can monitor the data in the same manner as the above-described read operation. During this time, the host IF 102 or the drive IF 103 has a free time, so that it can be confirmed that there is no failure through the error check circuit 300 ′ therein (step 830). When the data transfer control unit 310 in the CM controller b: 107 receives the REQ signal through the control line 3: 213, the data transfer control unit 310 receives an address and a command sent through the access path 1: 136 and receives an address / command analysis unit Analysis is performed at 305, and after that, the reception of data is started, and the memory access arbitration is entered (step 812). Data sent through the access path 1: 136 is stored in the packet buffer 303. If the access right to the memory module 109 is obtained as a result of the arbitration, the memory control information is sent to the memory control unit 307, and preprocessing for memory access is performed (step 813). Next, data is read from the packet buffer 303 and written to the memory module 109 via the selector 304 (step 814).
[0057]
When the access to the CM module 109 is completed, the CM controllers a and b: 107 perform post-processing of memory access and generate status information (STATUS) indicating the access status in the data transfer control unit 315 (steps 815 and 818). ). Next, STATUS is sent to the selector unit 13 (steps 816 and 819).
When receiving the STATUS, the data transfer control unit 315 in the selector unit 13 turns off the REQ signal to the CM controllers a and b: 107 (steps 817 and 821). When the selector unit 13 receives STATUS from both of the two CM controllers a and b: 107, it continues to send them to the CM access control unit (step 820). When receiving two STATUSs, the data transfer unit 310 in the CM access control unit 104 turns off the REQ signal to the selector unit 13 (step 822). When confirming that the REQ signal from the CM access control unit 104 is turned off, the data transfer control unit 315 in the selector unit 13 turns off the ACK signal to the CM access control unit 104 (step 823). Upon receipt of STATUS, the data transfer control unit 310 in the CM access control unit 104 reports the end of access to the cache memory unit 14 to the host IF or drive IF 103 via the control line 1: 211.
[0058]
In order to execute the above flow, at least one error check circuit 300 is provided between the memory module 109 and the selector 306, and the error check circuit 300 is not provided in the CM access control unit connected to the host computer 50 and the magnetic disk device 20. It is enough to have at least one '.
[0059]
(Copy operation between cache memory to data monitor method)
The disk array control device 1 can also have a function of copying data from an address in one cache memory unit 14 to another address. Also in this function, similarly to the above-described cache-to-cache copy operation, the data to be read from the memory is sent to the host IF 102 or the drive IF 103 which issued the address and command and instructed the transfer, and the data is sent to the memory. Monitoring. That is, instead of write access to the memory module 109 in step 511 in the data write (write operation) procedure shown in FIG. 5, data is read from the memory module 109 and stored in the packet buffer 303 in the CM controller 107. Subsequently, the data is written into the memory module 109 and simultaneously transmitted to the host IF 102 or the drive IF 103 that issued the address and command via the access path 1: 136 and the selector unit 13.
[0060]
【The invention's effect】
According to the present invention, when executing a data transfer protocol between caches, by monitoring the data transferred together with it, the efficiency of performing data check and collecting information in the data and transferring processing in parallel is improved. The effect of improving reliability can be obtained.
[Brief description of the drawings]
FIG. 1 is a diagram showing the configuration of a disk control device having the functions of the present invention.
FIG. 2 is a diagram showing a configuration of a CM access control unit in a disk control device having the functions of the present invention.
FIG. 3 is a diagram showing a configuration of a selector unit in a disk control device having a function of the present invention.
FIG. 4 is a diagram showing a configuration of a cache memory unit in a disk control device having a function of the present invention.
FIG. 5 is a diagram showing a procedure of a write operation to a cache memory unit.
FIG. 6 is a diagram showing a procedure of a write operation to a duplicated cache memory unit.
7 is a detailed view of a data transfer control unit 315. FIG.
FIG. 8 is a diagram illustrating a procedure of a write operation from one cache memory unit to another cache memory unit.
[Explanation of symbols]
1: disk controller, 11: host IF unit, 12: disk IF unit, 13: selector unit, 14: cache memory unit, 20: magnetic disk unit, 50: host computer, 101: microprocessor, 102: host IF, 103: Drive IF, 104: CM access control unit, 107: CM controller, 109: Memory module, 135: Access path 0, 136: Access path 1

Claims

A plurality of cache memories; a host interface unit having an interface with a host computer; a disk interface unit having an interface with a magnetic disk device; the cache memory; the host interface unit or the disk interface unit; and the plurality of cache memories. In a disk control device having a connection unit that selectively switches a path for connecting between and a path to form a path ,
The host interface unit or the disk interface unit has check means for monitoring data and checking its validity on the path,
The connection unit includes a command analysis unit that analyzes a command transferred from the host interface unit or the disk interface unit, the host interface unit or the disk interface unit according to a command analysis result in the command analysis unit, and the plurality of A selector that switches a path for connecting to the cache memory, and
The command analysis section the results of analysis of the command in the case the command is a copy between the cache, read data from one of the cache memory, to write the data to the other cache memories, and the host interface unit or disk interface unit So that the selector switches the path so that the data is received,
The data read from one of the cache memories is transferred to the other cache memory via the selector, and the data is validated by the checking means of the host interface unit or the disk interface unit that issued the command. A disk control device characterized by checking the performance.

The connection unit has an error check circuit that monitors and checks data between the selector and the plurality of cache memories on the path, and performs error check of data read from the cache memory 2. The disk control device according to claim 1, wherein