JP3675413B2

JP3675413B2 - Silicon carbide semiconductor device and manufacturing method thereof

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Publication number: JP3675413B2
Application number: JP2002041708A
Authority: JP
Inventors: 良雄下井田; 佐一郎金子; 秀明田中; 正勝星
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2002-02-19
Filing date: 2002-02-19
Publication date: 2005-07-27
Anticipated expiration: 2022-02-19
Also published as: JP2003243419A

Description

【０００１】
【発明の属する技術分野】
本発明は炭化珪素半導体装置及びその製造方法に係り、特に高耐圧の電圧制御型パワー半導体デバイスへの適用に好適な炭化珪素半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来の炭化珪素半導体装置としては、特開平２０００−２５２４７５号公報に記載された“電圧制御型半導体装置とその製法及びそれを用いた電力変換装置”がある。
【０００３】
この従来技術による半導体装置においては、薄い活性層の上下に表面ゲート半導体領域と埋め込みゲート半導体領域を、活性層と反対極性の半導体領域で形成することにより、高耐圧が実現できるとしたものである。
【発明が解決しようとする課題】
上記従来技術において、上記構成を実現するためには、炭化珪素半導体基板上のエピタキシャル層で活性層を形成したのちに、第二のエピタキシャル層を成長させ、表面ゲート半導体領域を形成する必要がある。
このように多層のエピタキシャル層を形成するため、製造コストが高くなるという問題があった。
【０００４】
本発明の目的は、製造コストを低減できる炭化珪素半導体装置及びその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、本発明においては特許請求の範囲に記載するような構成をとる。
すなわち、請求項１記載の炭化珪素半導体装置は、炭化珪素半導体基体内部の第一主面側に設けた低濃度のチャネル領域と、前記チャネル領域の底部に設けた前記チャネル領域とは導電型が逆極性の埋め込みゲート領域と、前記チャネル領域の上部で前記第一主面側に設けた前記チャネル領域とは導電型が逆極性である表面ゲート半導体領域とを有し、前記表面ゲート半導体領域を成す材料が炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料であることを特徴とする。
【０００６】
また、請求項２記載の炭化珪素半導体装置は、請求項１記載の炭化珪素半導体装置において、前記材料が単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする。
【０００７】
また、請求項３記載の炭化珪素半導体装置は、請求項１または２記載の炭化珪素半導体装置において、前記炭化珪素半導体基体は、高濃度第一導電型の炭化珪素基板上に低濃度第一導電型のエピタキシャル層を設けて成り、前記チャネル領域は低濃度第一導電型であり、前記炭化珪素半導体基体の前記第一主面側で前記チャネル領域と接するように高濃度第一導電型のソース領域が設けられ、前記埋め込みゲート領域は第二導電型であり、前記表面ゲート半導体領域は第二導電型にドープされた多結晶シリコン層から成り、前記埋め込みゲート領域と前記表面ゲート半導体領域は同一のゲート電極に接続され、前記ゲート電極は前記炭化珪素半導体基体の前記第一主面側に設けられ、前記炭化珪素半導体基体の前記第一主面側に前記ソース領域とオーミック接続する第一の金属電極が設けられ、前記炭化珪素半導体基体の第二主面側に前記炭化珪素半導体基板とオーミック接続する第二の金属電極が設けられていることを特徴とする。
【０００８】
また、請求項４記載の炭化珪素半導体装置は、請求項３記載の炭化珪素半導体装置において、前記エピタキシャル層内の前記第一主面側に前記ゲート電極と接する第二導電型の深いゲート領域が設けられ、前記深いゲート領域は、前記埋め込みゲート領域に対して横方向に一定の距離を保ち離散して配置されていることを特徴とする。
【０００９】
また、請求項５記載の炭化珪素半導体装置は、請求項３記載の炭化珪素半導体装置において、前記エピタキシャル層内の第一主面側に溝が設けられ、前記溝の内部に、前記多結晶シリコン層から成る表面ゲート半導体領域とつながる多結晶シリコン層が充満された第二導電型の深いゲート領域が設けられ、前記深いゲート領域は、前記ゲート電極と接続され、前記埋め込みゲート領域に対して横方向に一定の距離を保ち離散して配置されていることを特徴とする。
【００１０】
また、請求項６記載の炭化珪素半導体装置は、請求項１乃至５のいずれかに記載の炭化珪素半導体装置において、前記炭化珪素半導体基体は、高濃度の第一もしくは第二導電型の炭化珪素基板上に低濃度第一導電型のエピタキシャル層を設けて成り、前記チャネル領域は低濃度第一導電型であり、前記炭化珪素半導体基体の前記第一主面側で前記チャネル領域と接するように高濃度第一導電型のソース領域が設けられ、前記埋め込みゲート領域は第二導電型であり、前記表面ゲート半導体領域は第二導電型にドープされた多結晶シリコン層から成り、前記埋め込みゲート領域と前記表面ゲート半導体領域は同一の前記ゲート電極に接続され、前記ゲート電極は前記炭化珪素半導体基体の前記第一主面側に設けられ、前記炭化珪素半導体基体の前記第一主面側に前記ソース領域とオーミック接続する第一の金属電極が設けられ、前記炭化珪素半導体基体の前記第一主面側に高濃度第一導電型のドレイン領域が設けられ、前記ドレイン領域とオーミック接続する第二の金属電極が設けられていることを特徴とする。
【００１１】
また、請求項７記載の炭化珪素半導体装置の製造方法は、第一導電型の炭化珪素半導体基板上に第一導電型の炭化珪素エピタキシャル層が形成された炭化珪素半導体基体の第一主面側に、イオン注入により埋め込みゲート領域形成用の第二導電型の第一のウエル領域及び深いゲート領域形成用の第二導電型の第二のウエル領域を形成する第１の工程と、前記第一のウエル領域の表面に、浅い第一導電型のチャネル領域をイオン注入により形成する第２の工程と、前記チャネル領域の前記第一主面側の一部に、高濃度第二導電型のソース領域をイオン注入により形成する第３の工程と、前記イオン注入により導入された不純物を活性化する高温アニールを行なう第４の工程と、前記エピタキシャル層の表面を清浄化し、前記清浄化されたエピタキシャル層の前記第一主面上に多結晶シリコン層を堆積する第５の工程と、前記多結晶シリコン層に所望の不純物を導入する第６の工程と、前記多結晶シリコン層にパターニングを施し、表面ゲート半導体領域を形成する部分を残してエッチングを行なう第７の工程と、前記ソース領域にソース電極を、前記第一及び第二のウエル領域並びに多結晶シリコン層にゲート電極を、前記炭化珪素半導体基体の第二主面側にドレイン電極を形成する第８の工程とを含むことを特徴とする。
【００１２】
また、請求項８記載の炭化珪素半導体装置の製造方法は、請求項７記載の炭化珪素半導体装置の製造方法において、前記第５の工程の前に、前記炭化珪素半導体基体の前記第一主面側の一部に溝を形成する工程を有し、前記第５の工程が、前記溝の側壁及び前記炭化珪素半導体基体の前記第一主面を清浄化する工程と、前記清浄化された面に前記多結晶シリコン層を堆積する工程であることを特徴とする。
【００１３】
【発明の効果】
本発明の請求項１の炭化珪素半導体装置によれば、多層のエピタキシャル層を使わずに、安価な製造工程で、高耐圧な電圧制御型炭化珪素半導体装置を得ることができる。また、表面ゲート半導体領域とチャネル領域の間のビルトイン電圧を多結晶シリコン層の不純物濃度の制御により自由に変えられるため、駆動電力を抑えながら充分なゲート電圧を印加でき、低オン抵抗化が可能である。また、チャネル長を短くできるので素子密度の向上とあいまって、オン抵抗が低く、高耐圧な炭化珪素半導体装置を得ることができる。
【００１４】
また、本発明の請求項２の炭化珪素半導体装置によれば、表面ゲート半導体領域を単結晶シリコン、アモルファスシリコン、または多結晶シリコンで形成できる。
【００１５】
また、本発明の請求項３の炭化珪素半導体装置によれば、多層のエピタキシャル層を使わずに、安価な製造工程で、高耐圧な電圧制御型炭化珪素半導体装置を得ることができる。
【００１６】
また、本発明の請求項４の炭化珪素半導体装置によれば、多層のエピタキシャル層を使わずに、安価な製造工程で、高耐圧な電圧制御型炭化珪素半導体装置を得ることができる。
【００１７】
また、本発明の請求項５の炭化珪素半導体装置によれば、チャネル領域を囲む横方向の深いゲート領域にも前記材料から成るゲート半導体領域と炭化珪素の接合が形成されるので、オフ時により空乏層が伸びやすくなり、素子密度をさらに上げることができる。その結果、さらに低オン抵抗化が可能になる。
【００１８】
また、本発明の請求項６の炭化珪素半導体装置によれば、ドレイン電極が炭化珪素半導体基体の表面側にある横型の素子を得ることができる。
【００１９】
また、本発明の請求項７の炭化珪素半導体装置の製造方法によれば、多層のエピタキシャル層を使わずに、安価な製造工程で、高耐圧な電圧制御型炭化珪素半導体装置を製造することができる。
【００２０】
また、本発明の請求項８の炭化珪素半導体装置の製造方法によれば、チャネル領域を囲む横方向の深いゲート領域にも前記材料から成るゲート半導体領域と炭化珪素の接合を有する電圧制御型炭化珪素半導体装置を製造することができる。
【００２１】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２２】
実施の形態１
図１は本発明の実施の形態１のデバイス断面構造図である。
まず、構成について説明する。
本発明の実施の形態１では、炭化珪素半導体基体１００内部の第一主面側に設けた低濃度のチャネル領域３と、チャネル領域３の底部に設けたチャネル領域３とは導電型が逆極性の埋め込みゲート領域４と、チャネル領域３の上部で第一主面側に設けたチャネル領域３とは導電型が逆極性である表面ゲート半導体領域７ａ、７ｂとを有し、表面ゲート半導体領域７ａ、７ｂを成す材料のバンドギャップが炭化珪素のバンドギャップと異なる。
また、前記材料は単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかである。
また、炭化珪素半導体基体１００は、高濃度第一導電型の炭化珪素基板１上に低濃度第一導電型のエピタキシャル層２を設けて成り、チャネル領域３は低濃度第一導電型（例えばＮ型）であり、炭化珪素半導体基体１００の第一主面側でチャネル領域３と接するように高濃度第一導電型のソース領域６が設けられ、埋め込みゲート領域４は第二導電型（例えばＰ型）であり、表面ゲート半導体領域７ａ、７ｂは第二導電型にドープされた多結晶シリコン層から成り、埋め込みゲート領域４と表面ゲート半導体領域７ａ、７ｂは同一のゲート電極９ａ、９ｂに接続され、ゲート電極９ａ、９ｂは炭化珪素半導体基体１００の第一主面側に設けられ、炭化珪素半導体基体１００の第一主面側にソース領域６とオーミック接続する第一の金属電極（ソース電極８）が設けられ、炭化珪素半導体基体１００の第二主面側に炭化珪素半導体基板１とオーミック接続する第二の金属電極（ドレイン電極１０）が設けられている。
また、エピタキシャル層２内の第一主面側にゲート電極９ａ、９ｂと接する第二導電型の深いゲート領域５ａ、５ｂが設けられ、深いゲート領域５ａ、５ｂは、横方向に一定の距離を保ち離散して配置されている。
すなわち、高濃度Ｎ型炭化珪素半導体基板１上には、低濃度Ｎ型炭化珪素エピタキシャル層２が形成されている。ここで、炭化珪素半導体基板１は、例えば比抵抗が数〜数十ｍΩｃｍで、厚みが２００〜４００μｍのものを用いることができる。また、エピタキシャル層２は、例えば不純物濃度が１０^１５〜１０^１８ｃｍ^−３で厚みが数〜数十μｍのものを用いることができる。エピタキシャル層２の表面には、Ｎ型で厚みの薄いチャネル領域３が形成されている。チャネル領域３の厚みは、０．数μｍから数μｍである。このチャネル領域３の下部の一部分には、Ｐ型の埋め込みゲート領域４が形成されている。また、チャネル領域３の表面側には、部分的にＮ型高濃度のソース領域６が形成されている。埋め込みゲート領域４とは横方向に一定の距離をおいてＰ型の深いゲート領域５ａ、５ｂが表面から形成されている。チャネル領域３の表面でこの深いゲート領域５ａ、５ｂと接するように多結晶シリコン層による表面ゲート半導体領域７ａ、７ｂが形成されている。ソース領域６にはソース電極８が接続されている。深いゲート領域５ａ、５ｂ及び多結晶シリコン層による表面ゲート半導体領域７ａ、７ｂには、ゲート電極９ａ、９ｂが接続されている。また、炭化珪素半導体基体１００の裏面では、炭化珪素半導体基板１に接続するドレイン電極１０が形成されている。なお、図示はしないが、埋め込みゲート領域４の電位は、紙面の奥行き方向でゲート電極９ａ、９ｂに接続されている。
【００２３】
本実施の形態１の炭化珪素半導体装置によれば、多層のエピタキシャル層を使わずに、安価な製造工程で、高耐圧な電圧制御型炭化珪素半導体装置を得ることができる。すなわち、従来（特開平２０００−２５２４７５号公報）の半導体装置において、エピタキシャル成長法で形成するゲート電極下の表面電圧制御ゲート半導体領域の機能を、本実施の形態１では、多結晶シリコン層から成る表面ゲート半導体領域７ａ、７ｂで実現しているため、シリコンのプロセスで通常使われる技術で多結晶シリコンの形成は可能であり、炭化珪素のエピタキシャル成長のような、特別な技術を必要とする高価なプロセスを必要としない。したがって、製造コストを安くすることができる。また、表面ゲート半導体領域７ａ、７ｂとチャネル領域３の間のビルトイン電圧を、多結晶シリコン層から成る表面ゲート半導体領域７ａ、７ｂの不純物濃度の制御により自由に変えられるため、駆動電力を抑えながら充分なゲート電圧を印加でき、低オン抵抗化が可能である。また、チャネル長を短くできるので素子密度の向上とあいまって、オン抵抗が低く、高耐圧な炭化珪素半導体装置を得ることができる。
【００２４】
次に、本実施の形態１の動作について説明する。
まず、ドレイン電極１０とソース電極８の間に電圧が印加された状態で、ゲート電極９ａ、９ｂとソース電極８間の電圧が０Ｖであると、Ｐ型埋め込みゲート領域４とＰ型表面ゲート半導体領域７ａ、７ｂと、Ｐ型の深いゲート領域５ａ、５ｂと、これらの領域に接するＮ型のチャネル領域３にはビルトイン電圧に応じた空乏層が広がる。Ｎ型チャネル領域３が充分に狭ければ、ピンチオフすることが可能であり、その結果、ドレイン−ソース電極間の電流を遮断することができるのでノーマリオフとなる。
ドレイン電極１０とソース電極８の間に電圧が印加された状態で、ゲート電極９ａ、９ｂとソース電極８間にビルトイン電圧以下の電圧が印加されると、Ｎ型チャネル領域３の空乏層が後退し、電流はドレイン電極１０から炭化珪素半導体基板１、エピタキシャル層２を通り、Ｐ型埋め込みゲート領域４とＰ型の深いゲート領域５ａ、５ｂの間を通り、Ｎ型チャネル領域３を経由してソース領域６、ソース電極８の順に流れる。ゲート電極に印加する電圧をビルトイン電圧以下としておくことで、ゲートには空乏層容量を充放電する電流しか流れないので駆動電力を低く抑えることができる。
本実施の形態１においては、Ｐ型ゲート半導体領域７ａ、７ｂを成す多結晶シリコン層の不純物濃度を変えることで、Ｐ型ゲート半導体領域７ａ、７ｂとＮ型チャネル領域３の間のビルトイン電圧を変えることができる。このように多結晶シリコン層の不純物濃度を制御してビルトイン電圧を大きくすることが可能であるため、駆動電力を抑えながらゲートにより大きな電圧が印加できる。結果的にチャネルの抵抗値をより下げることが可能になる。このことは素子のオン抵抗が低減できるという利点になる。また、多結晶シリコンと炭化珪素の界面で電界がシールドされ、多結晶シリコン層中に空乏層が伸張しないため、よりチャネル領域３に空乏層が伸びやすいという特長を持っている。
図２に本実施の形態１の他のデバイス構造を示す。図２のデバイスは、図１のデバイスと構成は一緒であるが、この特長を生かした場合の例である。すなわち、チャネル領域３の長さを短くした構成となっている。多結晶シリコン層による空乏層が余計に伸びるため、同じオフ性を確保するためのチャネル領域３の横方向寸法を小さくすることが可能になる。するとチャネル長が小さくなることによるオン抵抗の低減に加え、素子密度が上がるので、Ｒｓｐ（面積で規格化したオン抵抗）を小さくすることができる。
なお、本実施の形態１においては、縦型のＪＦＥＴ構造を例として記述したが、ドレイン電極が炭化珪素半導体基体の表面側にある横型の素子の場合にも同様な効果があることは言うまでもない。
すなわち、炭化珪素半導体基体１００が、高濃度の第一もしくは第二導電型の炭化珪素基板１上に低濃度第一導電型のエピタキシャル層２を設けて成り、チャネル領域３は低濃度第一導電型であり、炭化珪素半導体基体１００の第一主面側でチャネル領域３と接するように高濃度第一導電型のソース領域６が設けられ、埋め込みゲート領域４は第二導電型であり、表面ゲート半導体領域７ａ、７ｂは第二導電型にドープされた多結晶シリコン層から成り、埋め込みゲート領域４と表面ゲート半導体領域７ａ、７ｂは同一のゲート電極９ａ、９ｂに接続され、ゲート電極９ａ、９ｂは炭化珪素半導体基体１００の第一主面側に設けられ、炭化珪素半導体基体１００の第一主面側にソース領域６とオーミック接続する第一の金属電極（ソース電極８）が設けられ、炭化珪素半導体基体１００の第一主面側に高濃度第一導電型のドレイン領域が設けられ、該ドレイン領域とオーミック接続する第二の金属電極が設けられている構成にも適用可能である。
【００２５】
次に、本実施の形態１の製造方法について説明する。
【００２６】
図３、図４は実施の形態１の炭化珪素半導体装置の製造方法を説明するデバイス工程断面図である。
図３、図４を用いて本発明の実施の形態１の炭化珪素半導体装置の製造方法について説明する。
【００２７】
図３（ａ）では、図１に示した実施の形態１のＮ型高濃度の炭化珪素半導体基板１上に、低濃度Ｎ型の炭化珪素エピタキシャル層２が形成されている。
図３（ｂ）では、この炭化珪素半導体基体１００の表面からＰ型のウエル（Ｐ型埋め込みゲート領域４、深いゲート領域５ａ、５ｂ）を形成するために、イオン注入により不純物が導入される工程を示している。
図３（ｃ）では、このＰ型ウエルの一部の表面にＮ型の薄いチャネル領域３を形成するため、イオン注入により不純物が導入される工程を示している。このようにしてＮ型チャネル領域３が形成されると、その下にはＰ型埋め込みゲート領域４が形成される。このＰ型埋め込みゲート領域４とは横方向に一定の距離を隔てて深いＰ型ゲート領域５ａ、５ｂが形成される。
図３（ｄ）では、チャネル領域３の表面で中心付近にＮ型高濃度のソース領域６を形成するために、イオン注入による不純物を導入する工程が示されている。この工程の後、導入された不純物を活性化するための高温アニールが行なわれる。
さらに炭化珪素半導体基体１００の表面を清浄化する工程を得た後、図４（ｅ）では、表面に多結晶シリコン層７が堆積される工程が示される。ここで多結晶シリコン層７には所望の濃度の不純物が導入される。必要に応じ、多結晶シリコン層７と炭化珪素との界面の緻密化を促進するための熱処理が加えられる。
図４（ｆ）では、多結晶シリコン層７にパターニングが施され、必要でない部分がエッチングにより除去される工程が示される。
図４（ｇ）では、ソース領域６、ゲート領域５ａ、５ｂ、炭化珪素半導体基体１００の裏面にそれぞれ電極（ソース電極８、ゲート電極９ａ、９ｂ、ドレイン電極１０）が接続される工程が示される。各電極が下地とオーミック接続されるために、ここで１０００℃のＲＴＡ（Rapid Thermal Anneal）が行なわれる。すなわち、本実施の形態１の製造方法は、第一導電型の炭化珪素半導体基板１上に第一導電型の炭化珪素エピタキシャル層２が形成された炭化珪素半導体基体１００（図３（ａ））の第一主面側に、イオン注入により複数の第二導電型の深いウエル領域（深いゲート領域５ａ、５ｂと埋め込みゲート領域４形成用）を形成する第１の工程（図３（ｂ））と、前記ウエル領域の一部の表面に、浅い第一導電型のチャネル領域３をイオン注入により形成する第２の工程（図３（ｃ））と、チャネル領域３の第一主面側の一部に、高濃度第二導電型のソース領域６をイオン注入により形成する第３の工程（図３（ｄ））と、前記イオン注入により導入された不純物を活性化する高温アニールを行なう第４の工程と、エピタキシャル層の表２面を清浄化し、該清浄化されたエピタキシャル層２の第一主面上に多結晶シリコン層７を堆積する第５の工程（図４（ｅ））と、多結晶シリコン層７に所望の不純物を導入する第６の工程と、多結晶シリコン層７にパターニングを施し、必要な部分を残してエッチングを行なう第７の工程（図４（ｆ））と、ソース領域６、ウエル領域（深いゲート領域５ａ、５ｂ）及び多結晶シリコン層（表面ゲート半導体領域７ａ、７ｂ）、並びに炭化珪素半導体基体１００の第二主面側にそれぞれ金属電極（ソース電極８、ゲート電極９ａ、９ｂ、ドレイン電極１０）を形成する第８の工程とを有する。
【００２８】
以上説明したように、本実施の形態の製造工程においては、多層のエピタキシャル工程を必要とせず、安価な製造工程により高耐圧で低オン抵抗の炭化珪素半導体装置を形成できるという特別な効果がある。また、多結晶シリコンと炭化珪素による接合を形成した後に１０００℃の熱処理が行なわれているが、多結晶シリコンと炭化珪素による接合のダイオード特性が劣化しないことも大きな利点である。
【００２９】
実施の形態２
図５は本発明の実施の形態２のデバイス断面構造を示す図である。基本的な構成は、実施の形態１と同等である。異なる構成のみ説明すると、炭化珪素半導体基体１００の表面には部分的に溝１３ａ、１３ｂが形成され、この溝１３ａ、１３ｂの内部はＰ型表面ゲート半導体領域１１ａ、１１ｂを形成する多結晶シリコン層とつながるように多結晶シリコン層が充満され、深いＰ型ゲート領域１２ａ、１２ｂを形成している。動作も基本的には実施の形態１と同等である。
すなわち、エピタキシャル２層内の第一主面側に溝１３ａ、１３ｂが設けられ、該溝１３ａ、１３ｂの内部に、多結晶シリコン層から成る表面ゲート半導体領域１１ａ、１１ｂとつながる多結晶シリコン層が充満された第二導電型の深いゲート領域１２ａ、１２ｂが設けられ、該深いゲート領域１２ａ、１２ｂは、ゲート電極９ａ、９ｂと接続され、横方向に一定の距離を保ち離散して配置されている。
【００３０】
このような構成とすることで、本実施の形態２では、チャネル領域３を囲む横方向のＰ型ゲート領域にも多結晶シリコンと炭化珪素の接合が形成されるので、オフ時により空乏層が伸びやすくなり、素子密度をさらに上げることができる。その結果、さらに低オン抵抗化が可能になるという特有の効果がある。なお、この実施の形態２においても縦型のＪＦＥＴ構造を例として記述したが、ドレイン電極が炭化珪素半導体基体１００の表面側にある横型の素子の場合にも同様な効果があることは言うまでもない。
【００３１】
次に、本実施の形態２の製造方法について説明する。
【００３２】
図６、図７は本実施の形態２の炭化珪素半導体装置の製造方法を説明するデバイス工程断面図である。
図６、図７を用いて本発明の実施の形態２の炭化珪素半導体装置の製造方法について説明する。
【００３３】
基本的な製造工程は実施の形態１における製造方法と同一である。異なる手順を説明すると、Ｐ型の深いゲート領域（図３（ｂ）のＰ型の深いゲート領域５ａ、５ｂ）を形成するときに、本実施の形態２においては、図６（ｃ）に示すように、炭化珪素半導体基体１００の表面の一部に、溝１３ａ、１３ｂを形成する工程を含む。具体的には反応性イオンエッチング等によるトレンチエッチングで溝１３ａ、１３ｂが形成される。続いて、溝１３ａ、１３ｂの側壁を含む表面を清浄化する工程を経て、図７（ｄ）に示すように、溝１３ａ、１３ｂ内に埋め込むとともに、全面に多結晶シリコン層を堆積する工程が示される。多結晶シリコン層は、溝１３ａ、１３ｂの内部を充満する。この後は、実施の形態１で説明した製造工程と同様である。
すなわち、多結晶シリコン層を堆積する工程（前記第５の工程）の前に、炭化珪素半導体基体１００の第一主面側の一部に溝１３ａ、１３ｂを形成する工程（図６（ｃ））を有し、該多結晶シリコン層を堆積する工程が、溝１３ａ、１３ｂの側壁及び炭化珪素半導体基体１００の第一主面を清浄化する工程と、該清浄化された面に多結晶シリコン層を堆積する工程である。
【００３４】
以上説明したように本実施の形態の製造方法を用いれば、多層のエピタキシャル工程を必要とせず、安価な製造工程により、高耐圧で低オン抵抗の炭化珪素半導体装置を形成できるという特別な効果がある。
【００３５】
実施の形態３
図８は本発明の実施の形態３のデバイス断面構造を示す図である。
まず、構成について説明する。
高濃度Ｎ型炭化珪素半導体基板１上には、Ｎ型低濃度炭化珪素エピタキシャル層２が形成されている。ここで、炭化珪素半導体基板１は、例えば比抵抗が数〜数十ｍΩｃｍで、厚みが２００〜４００μｍのものを用いることができる。また、エピタキシャル層２は、例えば不純物濃度が１０^１５〜１０^１８ｃｍ^−３で厚みが数〜数十μｍのものを用いることができる。エピタキシャル層２の表面には、Ｎ型で厚みの薄いチャネル領域３が形成されている。チャネル領域３の厚みは０．数μｍから数μｍである。このチャネル領域３の下部の一部分には、Ｐ型の埋め込みゲート領域４が形成されている。また、チャネル領域３の表面側には、部分的にＮ型高濃度のソース領域６が形成されている。さらに、チャネル領域３の表面には、多結晶シリコン層による表面ゲート半導体領域７ａ、７ｂが形成されている。ソース領域６にはソース電極８が接続され、多結晶シリコンによる表面ゲート半導体領域７ａ、７ｂには、ゲート電極９ａ、９ｂが接続されている。また、炭化珪素半導体基体１００の裏面では、炭化珪素半導体基板１に接続するドレイン電極１０が形成されている。なお、図示はしないが、埋め込みゲート領域４の電位は、紙面の奥行き方向でゲート電極９ａ、９ｂに接続されている。本実施の形態３特有の構成としては、Ｐ型の埋め込みゲート領域４は、一定の間隔を隔てて複数配置されており、Ｐ型の埋め込みゲート領域４の無い領域上に、多結晶シリコンによる表面ゲート半導体領域７ａ、７ｂが形成されていることである。今まで説明してきたような深いＰゲート領域（実施の形態１のＰ型の深いゲート領域５ａ、５ｂ、実施の形態２の深いＰ型ゲート領域１２ａ、１２ｂ）は形成されていない。ここで、多結晶シリコンによる表面ゲート半導体領域７ａ、７ｂはそれぞれＰ型の埋め込みゲート領域４に対しオーバーラップするように配置される。
次に、本実施の形態３の動作について説明する。
基本的な動作は、今までに説明した実施の形態１、２と同等である。本実施の形態３に特有な動作としては、構造で述べたように、Ｐ型の埋め込みゲート領域４が一定の間隔を隔てて複数配置されるため、単位面積あたりのソース領域６、チャネルの密度を向上することが可能になる。ソース電極に対してゲート電極にビルトインポテンシャル以下の電圧が印加されて素子がオンしているときには、電流がドレイン電極１０から、炭化珪素半導体基板１、エピタキシャル領域２、を通り、前出のＰ型の埋め込みゲート領域４と隣り合うＰ型の埋め込みゲート領域４の間を流れ、チャネル領域３を経由してソース領域６、ソース電極８ａ、８ｂ、８ｃへと流れる。また、まず、ドレイン電極１０とソース電極８の間に電圧が印加された状態で、ゲート電極９ａ、９ｂとソース電極８間の電圧が０Ｖであると、Ｐ型埋め込みゲート領域４と隣り合うＰ型埋め込みゲート領域４、さらには多結晶シリコンから成る表面ゲート領域７ａ、７ｂと、これらの領域に接するＮ型のチャネル領域３にはビルトイン電圧に応じた空乏層が広がる。Ｎ型チャネル領域３が充分に狭ければピンチオフすることが可能であり、その結果、ドレイン−ソース電極間の電流を遮断することができるのでノーマリオフとなる。
以上説明したように、本実施の形態３では、他の実施の形態１、２で述べた効果に加え、さらにオン抵抗が低く、素子密度が上がられるため、面積で規格化したときのオン抵抗Ｒｓｐをさらに小さくできる炭化珪素半導体装置を提供できるという特有の効果がある。
なお、本実施の形態３においては、縦型のＪＦＥＴを例に説明をしたが、ドレイン電極が炭化珪素半導体基体の表面側にあるような横型の電圧制御型半導体装置でも同様な効果があることは言うまでもない。
【００３６】
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【図１】本発明の実施の形態１のデバイス断面構造図
【図２】本発明の実施の形態１の他のデバイス断面構造図
【図３】本発明の実施の形態のデバイス製造工程構造図。
【図４】本発明の実施の形態のデバイス製造工程構造図。
【図５】本発明の実施の形態２のデバイス断面構造図
【図６】本発明の実施の形態のデバイス製造工程構造図。
【図７】本発明の実施の形態のデバイス製造工程構造図。
【図８】本発明の実施の形態３のデバイス断面構造図
【符号の説明】
１…Ｎ型高濃度炭化珪素半導体基板
２…低濃度Ｎ型炭化珪素エピタキシャル層
３…Ｎ型チャネル領域
４…Ｐ型埋め込みゲート領域
５ａ、５ｂ…Ｐ型深いゲート領域
６…Ｎ型高濃度ソース領域
７ａ、７ｂ…多結晶シリコン層によるＰ型表面ゲート半導体領域
８…ソース電極
９ａ、９ｂ…ゲート電極
１０…ドレイン電極
１１ａ、１１ｂ…多結晶シリコン層によるＰ型表面ゲート半導体領域
１２ａ、１２ｂ…Ｐ型深いゲート領域
１３ａ、１３ｂ…溝（トレンチ）
１００…炭化珪素半導体基体[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same, and more particularly to a silicon carbide semiconductor device suitable for application to a high voltage-resistant voltage-controlled power semiconductor device and a method for manufacturing the same.
[0002]
[Prior art]
As a conventional silicon carbide semiconductor device, there is a “voltage-controlled semiconductor device, a manufacturing method thereof, and a power conversion device using the same” described in Japanese Patent Laid-Open No. 2000-252475.
[0003]
In the semiconductor device according to this prior art, a high breakdown voltage can be realized by forming the surface gate semiconductor region and the buried gate semiconductor region on the upper and lower sides of the thin active layer with semiconductor regions having the opposite polarity to the active layer. .
[Problems to be solved by the invention]
In the above prior art, in order to realize the above configuration, it is necessary to form a surface gate semiconductor region by growing a second epitaxial layer after forming an active layer with an epitaxial layer on a silicon carbide semiconductor substrate. .
Thus, since a multilayer epitaxial layer was formed, there existed a problem that manufacturing cost became high.
[0004]
The objective of this invention is providing the silicon carbide semiconductor device which can reduce manufacturing cost, and its manufacturing method.
[0005]
[Means for Solving the Problems]
In order to solve the above problems, the present invention adopts a configuration as described in the claims.
That is, in the silicon carbide semiconductor device according to claim 1, the low concentration channel region provided on the first main surface side inside the silicon carbide semiconductor substrate and the channel region provided at the bottom of the channel region have a conductivity type. A buried gate region having a reverse polarity and a surface gate semiconductor region having a conductivity type opposite to the channel region provided on the first main surface side above the channel region, wherein the surface gate semiconductor region is Material made Is a semiconductor material with a narrow band gap and low conduction band relative to silicon carbide It is characterized by that.
[0006]
The silicon carbide semiconductor device according to claim 2 is the silicon carbide semiconductor device according to claim 1, wherein the material is at least one of single crystal silicon, amorphous silicon, and polycrystalline silicon.
[0007]
A silicon carbide semiconductor device according to claim 3 is the silicon carbide semiconductor device according to claim 1 or 2, wherein the silicon carbide semiconductor substrate is formed on a high-concentration first conductivity type silicon carbide substrate. The channel region is of a low concentration first conductivity type, and the source of the high concentration first conductivity type is in contact with the channel region on the first main surface side of the silicon carbide semiconductor substrate. A region is provided, the buried gate region is of a second conductivity type, the surface gate semiconductor region is formed of a polycrystalline silicon layer doped to the second conductivity type, and the buried gate region and the surface gate semiconductor region are the same The gate electrode is provided on the first main surface side of the silicon carbide semiconductor substrate, and the source region is provided on the first main surface side of the silicon carbide semiconductor substrate. And the first metal electrode provided in ohmic connection, characterized in that the second metal electrode is provided for the silicon carbide semiconductor substrate and ohmic-connected to the second main surface side of the silicon carbide semiconductor substrate.
[0008]
The silicon carbide semiconductor device according to claim 4 is the silicon carbide semiconductor device according to claim 3, wherein a deep gate region of a second conductivity type in contact with the gate electrode is formed on the first main surface side in the epitaxial layer. The deep gate region is provided, For the buried gate region It is characterized by being arranged discretely while maintaining a certain distance in the lateral direction.
[0009]
The silicon carbide semiconductor device according to claim 5 is the silicon carbide semiconductor device according to claim 3, wherein a groove is provided on a first main surface side in the epitaxial layer, and the polycrystalline silicon is formed inside the groove. A deep gate region of a second conductivity type filled with a polycrystalline silicon layer connected to a surface gate semiconductor region composed of layers is provided, the deep gate region being connected to the gate electrode; For the buried gate region It is characterized by being arranged discretely while maintaining a certain distance in the lateral direction.
[0010]
A silicon carbide semiconductor device according to claim 6 is the silicon carbide semiconductor device according to any one of claims 1 to 5, wherein the silicon carbide semiconductor substrate is a high-concentration first or second conductivity type silicon carbide. A low concentration first conductivity type epitaxial layer is provided on a substrate, the channel region is a low concentration first conductivity type, and is in contact with the channel region on the first main surface side of the silicon carbide semiconductor substrate. A source region of a high concentration first conductivity type is provided, the buried gate region is a second conductivity type, and the surface gate semiconductor region is composed of a polycrystalline silicon layer doped to the second conductivity type, and the buried gate region And the surface gate semiconductor region are connected to the same gate electrode, the gate electrode is provided on the first main surface side of the silicon carbide semiconductor substrate, A first metal electrode that is in ohmic contact with the source region is provided on the first main surface side, and a high concentration first conductivity type drain region is provided on the first main surface side of the silicon carbide semiconductor substrate, A second metal electrode that is in ohmic contact with the drain region is provided.
[0011]
The method of manufacturing a silicon carbide semiconductor device according to claim 7 is the first main surface side of the silicon carbide semiconductor substrate in which the first conductivity type silicon carbide epitaxial layer is formed on the first conductivity type silicon carbide semiconductor substrate. And by ion implantation First well region of second conductivity type for forming buried gate region and second well region of second conductivity type for forming deep gate region A first step of forming First Well region Table of A second step of forming a shallow first-conductivity-type channel region on the surface by ion implantation, and a high-concentration second-conductivity-type source region is ion-implanted in a portion of the channel region on the first main surface side A fourth step of performing high-temperature annealing for activating the impurities introduced by the ion implantation, cleaning the surface of the epitaxial layer, and performing the first step on the cleaned epitaxial layer. A fifth step of depositing a polycrystalline silicon layer on one main surface; a sixth step of introducing a desired impurity into the polycrystalline silicon layer; and patterning the polycrystalline silicon layer; Form surface gate semiconductor region A seventh step of performing etching while leaving a portion; and the source region Source electrode The above First and second Well region And Polycrystalline silicon layer Before the gate electrode The second main surface side of the silicon carbide semiconductor substrate To drain And an eighth step of forming an electrode.
[0012]
A method for manufacturing a silicon carbide semiconductor device according to claim 8 is the method for manufacturing a silicon carbide semiconductor device according to claim 7, wherein the first main surface of the silicon carbide semiconductor substrate is provided before the fifth step. Forming a groove in a part of the side, wherein the fifth step is a step of cleaning the side wall of the groove and the first main surface of the silicon carbide semiconductor substrate; and the cleaned surface And depositing the polycrystalline silicon layer.
[0013]
【The invention's effect】
According to the silicon carbide semiconductor device of the first aspect of the present invention, a high voltage-resistant voltage controlled silicon carbide semiconductor device can be obtained by an inexpensive manufacturing process without using a multilayer epitaxial layer. In addition, the built-in voltage between the surface gate semiconductor region and the channel region can be freely changed by controlling the impurity concentration of the polycrystalline silicon layer, so that sufficient gate voltage can be applied while driving power is reduced, and low on-resistance can be achieved. It is. In addition, since the channel length can be shortened, a silicon carbide semiconductor device with low on-resistance and high withstand voltage can be obtained in combination with improvement in element density.
[0014]
According to the silicon carbide semiconductor device of the second aspect of the present invention, the surface gate semiconductor region can be formed of single crystal silicon, amorphous silicon, or polycrystalline silicon.
[0015]
According to the silicon carbide semiconductor device of claim 3 of the present invention, a high voltage-resistant voltage controlled silicon carbide semiconductor device can be obtained by an inexpensive manufacturing process without using a multilayer epitaxial layer.
[0016]
According to the silicon carbide semiconductor device of claim 4 of the present invention, a high voltage-resistant voltage controlled silicon carbide semiconductor device can be obtained by an inexpensive manufacturing process without using a multilayer epitaxial layer.
[0017]
According to the silicon carbide semiconductor device of claim 5 of the present invention, a junction between the gate semiconductor region made of the material and silicon carbide is also formed in the lateral deep gate region surrounding the channel region. The depletion layer becomes easy to extend, and the device density can be further increased. As a result, the on-resistance can be further reduced.
[0018]
According to the silicon carbide semiconductor device of claim 6 of the present invention, a horizontal element having a drain electrode on the surface side of the silicon carbide semiconductor substrate can be obtained.
[0019]
According to the method for manufacturing a silicon carbide semiconductor device of claim 7 of the present invention, a high voltage-resistant voltage controlled silicon carbide semiconductor device can be manufactured by an inexpensive manufacturing process without using a multilayer epitaxial layer. it can.
[0020]
According to the method for manufacturing a silicon carbide semiconductor device of claim 8 of the present invention, the voltage controlled carbonization having a junction of the gate semiconductor region made of the material and silicon carbide also in the lateral deep gate region surrounding the channel region. A silicon semiconductor device can be manufactured.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings described below, components having the same function are denoted by the same reference numerals, and repeated description thereof is omitted.
[0022]
Embodiment 1
FIG. 1 is a device cross-sectional structure diagram of Embodiment 1 of the present invention.
First, the configuration will be described.
In the first embodiment of the present invention, the low-concentration channel region 3 provided on the first main surface side inside the silicon carbide semiconductor substrate 100 and the channel region 3 provided at the bottom of the channel region 3 have opposite conductivity types. Of the buried gate region 4 and the channel region 3 provided on the first main surface side above the channel region 3 have surface gate semiconductor regions 7a and 7b having opposite conductivity types, and the surface gate semiconductor region 7a 7b is different from the band gap of silicon carbide.
The material is at least one of single crystal silicon, amorphous silicon, and polycrystalline silicon.
Silicon carbide semiconductor substrate 100 is formed by providing low-concentration first-conductivity type epitaxial layer 2 on high-concentration first-conductivity-type silicon carbide substrate 1, and channel region 3 has a low-concentration first-conductivity type (for example, N And a source region 6 of high concentration first conductivity type is provided so as to be in contact with the channel region 3 on the first main surface side of the silicon carbide semiconductor substrate 100, and the buried gate region 4 has a second conductivity type (for example, P The surface gate semiconductor regions 7a and 7b are made of a polycrystalline silicon layer doped to the second conductivity type, and the buried gate region 4 and the surface gate semiconductor regions 7a and 7b are connected to the same gate electrodes 9a and 9b. The gate electrodes 9a and 9b are provided on the first main surface side of the silicon carbide semiconductor substrate 100, and the first metal electrode (ohmically connected to the source region 6 on the first main surface side of the silicon carbide semiconductor substrate 100). Over the source electrode 8) is provided, a second metal electrode which is in ohmic silicon carbide semiconductor substrate 1 connected to a second main surface side of the silicon carbide semiconductor substrate 100 (drain electrode 10) are provided.
Further, deep gate regions 5a and 5b of the second conductivity type in contact with the gate electrodes 9a and 9b are provided on the first main surface side in the epitaxial layer 2, and the deep gate regions 5a and 5b have a certain distance in the lateral direction. Keeping discretely arranged.
That is, low concentration N type silicon carbide epitaxial layer 2 is formed on high concentration N type silicon carbide semiconductor substrate 1. Here, for example, a silicon carbide semiconductor substrate 1 having a specific resistance of several to several tens of mΩcm and a thickness of 200 to 400 μm can be used. The epitaxial layer 2 has an impurity concentration of 10 for example. ¹⁵ -10 ¹⁸ cm ^-3 And a thickness of several to several tens of μm can be used. An N-type and thin channel region 3 is formed on the surface of the epitaxial layer 2. The thickness of the channel region 3 is 0. It is several μm to several μm. A P-type buried gate region 4 is formed in a part of the lower portion of the channel region 3. Further, an N-type high concentration source region 6 is partially formed on the surface side of the channel region 3. P-type deep gate regions 5a and 5b are formed from the surface at a certain distance in the lateral direction from the buried gate region 4. Surface gate semiconductor regions 7a and 7b made of a polycrystalline silicon layer are formed on the surface of the channel region 3 so as to be in contact with the deep gate regions 5a and 5b. A source electrode 8 is connected to the source region 6. Gate electrodes 9a and 9b are connected to the deep gate regions 5a and 5b and the surface gate semiconductor regions 7a and 7b made of a polycrystalline silicon layer. A drain electrode 10 connected to the silicon carbide semiconductor substrate 1 is formed on the back surface of the silicon carbide semiconductor substrate 100. Although not shown, the potential of the buried gate region 4 is connected to the gate electrodes 9a and 9b in the depth direction of the drawing.
[0023]
According to the silicon carbide semiconductor device of the first embodiment, a high voltage-resistant voltage controlled silicon carbide semiconductor device can be obtained by an inexpensive manufacturing process without using a multilayer epitaxial layer. That is, in the conventional semiconductor device (Japanese Patent Laid-Open No. 2000-252475), the function of the surface voltage control gate semiconductor region under the gate electrode formed by the epitaxial growth method is the same as that of the first embodiment. Since it is realized by the gate semiconductor regions 7a and 7b, it is possible to form polycrystalline silicon by a technique normally used in a silicon process, and an expensive process requiring a special technique such as epitaxial growth of silicon carbide. Do not need. Therefore, the manufacturing cost can be reduced. In addition, since the built-in voltage between the surface gate semiconductor regions 7a and 7b and the channel region 3 can be freely changed by controlling the impurity concentration of the surface gate semiconductor regions 7a and 7b made of a polycrystalline silicon layer, the drive power is suppressed. A sufficient gate voltage can be applied, and a low on-resistance can be achieved. In addition, since the channel length can be shortened, a silicon carbide semiconductor device with low on-resistance and high withstand voltage can be obtained in combination with improvement in element density.
[0024]
Next, the operation of the first embodiment will be described.
First, when a voltage is applied between the drain electrode 10 and the source electrode 8, and the voltage between the gate electrodes 9a and 9b and the source electrode 8 is 0 V, the P-type buried gate region 4 and the P-type surface gate semiconductor A depletion layer corresponding to the built-in voltage spreads in the regions 7a and 7b, the P-type deep gate regions 5a and 5b, and the N-type channel region 3 in contact with these regions. If the N-type channel region 3 is sufficiently narrow, it is possible to pinch off, and as a result, the current between the drain and source electrodes can be cut off, resulting in normally off.
When a voltage equal to or lower than the built-in voltage is applied between the gate electrodes 9a and 9b and the source electrode 8 with a voltage applied between the drain electrode 10 and the source electrode 8, the depletion layer in the N-type channel region 3 recedes. The current passes through the silicon carbide semiconductor substrate 1 and the epitaxial layer 2 from the drain electrode 10, passes between the P-type buried gate region 4 and the P-type deep gate regions 5 a and 5 b, and passes through the N-type channel region 3. The source region 6 and the source electrode 8 flow in this order. By keeping the voltage applied to the gate electrode below the built-in voltage, only the current for charging / discharging the depletion layer capacitance flows through the gate, so that the driving power can be kept low.
In the first embodiment, the built-in voltage between the P-type gate semiconductor regions 7a, 7b and the N-type channel region 3 is changed by changing the impurity concentration of the polycrystalline silicon layer forming the P-type gate semiconductor regions 7a, 7b. Can be changed. Since the built-in voltage can be increased by controlling the impurity concentration of the polycrystalline silicon layer in this way, a large voltage can be applied to the gate while suppressing the driving power. As a result, the resistance value of the channel can be further reduced. This has the advantage that the on-resistance of the element can be reduced. Further, since the electric field is shielded at the interface between the polycrystalline silicon and silicon carbide and the depletion layer does not extend in the polycrystalline silicon layer, the depletion layer is more easily extended to the channel region 3.
FIG. 2 shows another device structure of the first embodiment. The device in FIG. 2 has the same configuration as the device in FIG. 1, but is an example in which this feature is utilized. That is, the length of the channel region 3 is shortened. Since the depletion layer formed by the polycrystalline silicon layer extends excessively, it is possible to reduce the lateral dimension of the channel region 3 to ensure the same off-state. Then, in addition to a reduction in on-resistance due to a reduction in channel length, an element density increases, so that Rsp (on-resistance normalized by area) can be reduced.
Although the vertical JFET structure has been described as an example in the first embodiment, it goes without saying that the same effect can be obtained in the case of a horizontal element in which the drain electrode is on the surface side of the silicon carbide semiconductor substrate. .
That is, silicon carbide semiconductor substrate 100 is formed by providing low-concentration first conductivity type epitaxial layer 2 on high-concentration first or second conductivity-type silicon carbide substrate 1, and channel region 3 has low-concentration first conductivity. A high concentration first conductivity type source region 6 is provided so as to be in contact with the channel region 3 on the first main surface side of the silicon carbide semiconductor substrate 100, the buried gate region 4 is of the second conductivity type, The gate semiconductor regions 7a and 7b are made of a polycrystalline silicon layer doped to the second conductivity type, and the buried gate region 4 and the surface gate semiconductor regions 7a and 7b are connected to the same gate electrodes 9a and 9b. 9b is a first metal electrode (source electrode) provided on the first main surface side of the silicon carbide semiconductor substrate 100 and ohmically connected to the source region 6 on the first main surface side of the silicon carbide semiconductor substrate 100. In the configuration in which the drain region of the high-concentration first conductivity type is provided on the first main surface side of the silicon carbide semiconductor substrate 100, and the second metal electrode that is in ohmic contact with the drain region is also provided. Applicable.
[0025]
Next, the manufacturing method of this Embodiment 1 is demonstrated.
[0026]
3 and 4 are device process cross-sectional views illustrating the method for manufacturing the silicon carbide semiconductor device of the first embodiment.
A method for manufacturing the silicon carbide semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS.
[0027]
In FIG. 3A, low-concentration N-type silicon carbide epitaxial layer 2 is formed on N-type high-concentration silicon carbide semiconductor substrate 1 of the first embodiment shown in FIG.
In FIG. 3B, an impurity is introduced by ion implantation to form a P-type well (P-type buried gate region 4 and deep gate regions 5a and 5b) from the surface of the silicon carbide semiconductor substrate 100. Is shown.
FIG. 3C shows a process in which impurities are introduced by ion implantation in order to form an N-type thin channel region 3 on a part of the surface of the P-type well. When the N-type channel region 3 is thus formed, a P-type buried gate region 4 is formed thereunder. Deep P-type gate regions 5a and 5b are formed at a certain distance from the P-type buried gate region 4 in the lateral direction.
FIG. 3D shows a process of introducing impurities by ion implantation in order to form the N-type high concentration source region 6 near the center on the surface of the channel region 3. After this step, high-temperature annealing is performed to activate the introduced impurities.
Further, after obtaining the step of cleaning the surface of the silicon carbide semiconductor substrate 100, FIG. 4E shows a step of depositing the polycrystalline silicon layer 7 on the surface. Here, impurities having a desired concentration are introduced into the polycrystalline silicon layer 7. A heat treatment for promoting densification of the interface between the polycrystalline silicon layer 7 and silicon carbide is applied as necessary.
FIG. 4 (f) shows a process in which the polycrystalline silicon layer 7 is patterned and unnecessary portions are removed by etching.
FIG. 4G shows a process in which electrodes (source electrode 8, gate electrodes 9a and 9b, drain electrode 10) are connected to the source region 6, gate regions 5a and 5b, and the back surface of the silicon carbide semiconductor substrate 100, respectively. . Since each electrode is ohmically connected to the base, RTA (Rapid Thermal Anneal) at 1000 ° C. is performed here. That is, in the manufacturing method of the first embodiment, silicon carbide semiconductor substrate 100 in which first conductivity type silicon carbide epitaxial layer 2 is formed on first conductivity type silicon carbide semiconductor substrate 1 (FIG. 3A). First step of forming a plurality of second conductivity type deep well regions (for forming deep gate regions 5a and 5b and buried gate region 4) by ion implantation on the first principal surface side of the first main surface (FIG. 3B) A second step (FIG. 3C) for forming a shallow first-conductivity-type channel region 3 on the surface of a part of the well region by ion implantation, and the first main surface side of the channel region 3 In part, a third step (FIG. 3D) for forming a high concentration second conductivity type source region 6 by ion implantation and a high temperature annealing for activating the impurities introduced by the ion implantation. Process 4 and clean the front surface of the epitaxial layer Then, a fifth step (FIG. 4 (e)) for depositing the polycrystalline silicon layer 7 on the first main surface of the cleaned epitaxial layer 2, and introducing a desired impurity into the polycrystalline silicon layer 7. A sixth step, a seventh step (FIG. 4 (f)) in which the polycrystalline silicon layer 7 is patterned and etching is performed leaving a necessary portion, and the source region 6, the well region (the deep gate region 5a, 5b) and a polycrystalline silicon layer (surface gate semiconductor regions 7a and 7b), and metal electrodes (source electrode 8, gate electrodes 9a and 9b, drain electrode 10) are formed on the second main surface side of silicon carbide semiconductor substrate 100, respectively. And an eighth step.
[0028]
As described above, the manufacturing process of the present embodiment has a special effect that a silicon carbide semiconductor device having a high breakdown voltage and a low on-resistance can be formed by an inexpensive manufacturing process without requiring a multilayer epitaxial process. . Further, heat treatment at 1000 ° C. is performed after forming the junction of polycrystalline silicon and silicon carbide, but it is also a great advantage that the diode characteristics of the junction of polycrystalline silicon and silicon carbide do not deteriorate.
[0029]
Embodiment 2
FIG. 5 is a diagram showing a device cross-sectional structure of the second embodiment of the present invention. The basic configuration is the same as that of the first embodiment. Explaining only the different configuration, grooves 13a and 13b are partially formed on the surface of silicon carbide semiconductor substrate 100, and the inside of grooves 13a and 13b is a polycrystalline silicon layer forming P-type surface gate semiconductor regions 11a and 11b. The polycrystalline silicon layer is filled so as to be connected to each other to form deep P-type gate regions 12a and 12b. The operation is basically the same as that of the first embodiment.
That is, grooves 13a and 13b are provided on the first main surface side in the epitaxial two layers, and a polycrystalline silicon layer connected to the surface gate semiconductor regions 11a and 11b made of a polycrystalline silicon layer is formed in the grooves 13a and 13b. Filled second conductivity type deep gate regions 12a and 12b are provided. The deep gate regions 12a and 12b are connected to the gate electrodes 9a and 9b, and are arranged discretely while maintaining a certain distance in the lateral direction. Yes.
[0030]
By adopting such a configuration, in the second embodiment, since a junction of polycrystalline silicon and silicon carbide is formed also in the lateral P-type gate region surrounding the channel region 3, a depletion layer is formed at the time of OFF. It becomes easy to extend and the device density can be further increased. As a result, there is a specific effect that the on-resistance can be further reduced. Although the vertical JFET structure has been described as an example also in the second embodiment, it is needless to say that the same effect can be obtained when the drain electrode is a horizontal element on the surface side of silicon carbide semiconductor substrate 100. .
[0031]
Next, the manufacturing method of this Embodiment 2 is demonstrated.
[0032]
6 and 7 are device process cross-sectional views illustrating the method for manufacturing the silicon carbide semiconductor device of the second embodiment.
A method for manufacturing the silicon carbide semiconductor device according to the second embodiment of the present invention will be described with reference to FIGS.
[0033]
The basic manufacturing process is the same as the manufacturing method in the first embodiment. A different procedure will be described. When forming a P-type deep gate region (P-type deep gate regions 5a and 5b in FIG. 3B), the second embodiment is shown in FIG. 6C. Thus, the process of forming the grooves 13a and 13b in a part of the surface of the silicon carbide semiconductor substrate 100 is included. Specifically, the grooves 13a and 13b are formed by trench etching such as reactive ion etching. Subsequently, through a step of cleaning the surface including the sidewalls of the grooves 13a and 13b, a step of filling the grooves 13a and 13b and depositing a polycrystalline silicon layer on the entire surface as shown in FIG. Indicated. The polycrystalline silicon layer fills the inside of the grooves 13a and 13b. The subsequent process is the same as the manufacturing process described in the first embodiment.
That is, before the step of depositing the polycrystalline silicon layer (the fifth step), the step of forming grooves 13a and 13b in a part of the first main surface side of silicon carbide semiconductor substrate 100 (FIG. 6C). And depositing the polycrystalline silicon layer includes cleaning the sidewalls of the grooves 13a and 13b and the first main surface of the silicon carbide semiconductor substrate 100, and polycrystalline silicon on the cleaned surface. A step of depositing layers.
[0034]
As described above, the use of the manufacturing method of the present embodiment has a special effect that a silicon carbide semiconductor device having a high breakdown voltage and a low on-resistance can be formed by an inexpensive manufacturing process without requiring a multilayer epitaxial process. is there.
[0035]
Embodiment 3
FIG. 8 is a diagram showing a device cross-sectional structure of the third embodiment of the present invention.
First, the configuration will be described.
N-type low-concentration silicon carbide epitaxial layer 2 is formed on high-concentration N-type silicon carbide semiconductor substrate 1. Here, for example, a silicon carbide semiconductor substrate 1 having a specific resistance of several to several tens of mΩcm and a thickness of 200 to 400 μm can be used. The epitaxial layer 2 has an impurity concentration of 10 for example. ¹⁵ -10 ¹⁸ cm ^-3 And a thickness of several to several tens of μm can be used. An N-type and thin channel region 3 is formed on the surface of the epitaxial layer 2. The thickness of the channel region 3 is 0. It is several μm to several μm. A P-type buried gate region 4 is formed in a part of the lower portion of the channel region 3. Further, an N-type high concentration source region 6 is partially formed on the surface side of the channel region 3. Further, surface gate semiconductor regions 7 a and 7 b made of a polycrystalline silicon layer are formed on the surface of the channel region 3. A source electrode 8 is connected to the source region 6, and gate electrodes 9a and 9b are connected to the surface gate semiconductor regions 7a and 7b made of polycrystalline silicon. A drain electrode 10 connected to the silicon carbide semiconductor substrate 1 is formed on the back surface of the silicon carbide semiconductor substrate 100. Although not shown, the potential of the buried gate region 4 is connected to the gate electrodes 9a and 9b in the depth direction of the drawing. As a configuration peculiar to the third embodiment, a plurality of P-type buried gate regions 4 are arranged at regular intervals, and a surface made of polycrystalline silicon is formed on a region without the P-type buried gate region 4. That is, the gate semiconductor regions 7a and 7b are formed. The deep P gate regions (P-type deep gate regions 5a and 5b of the first embodiment and deep P-type gate regions 12a and 12b of the second embodiment) as described above are not formed. Here, the surface gate semiconductor regions 7a and 7b made of polycrystalline silicon are arranged so as to overlap the P-type buried gate region 4, respectively.
Next, the operation of the third embodiment will be described.
The basic operation is the same as in Embodiments 1 and 2 described so far. As an operation peculiar to the third embodiment, as described in the structure, since a plurality of P-type buried gate regions 4 are arranged at regular intervals, the source region 6 per unit area, the density of the channel It becomes possible to improve. When a voltage equal to or lower than the built-in potential is applied to the gate electrode with respect to the source electrode, the current is passed from the drain electrode 10 through the silicon carbide semiconductor substrate 1 and the epitaxial region 2 to the P-type. Flows between the buried gate region 4 adjacent to the P type buried gate region 4 and flows through the channel region 3 to the source region 6 and the source electrodes 8a, 8b and 8c. First, when a voltage is applied between the drain electrode 10 and the source electrode 8 and the voltage between the gate electrodes 9a and 9b and the source electrode 8 is 0 V, P adjacent to the P-type buried gate region 4 is obtained. A depletion layer corresponding to a built-in voltage spreads in the type buried gate region 4 and also in the surface gate regions 7a and 7b made of polycrystalline silicon and the N-type channel region 3 in contact with these regions. If the N-type channel region 3 is sufficiently narrow, it can be pinched off. As a result, the current between the drain and source electrodes can be cut off, so that the normally-off state is obtained.
As described above, in the third embodiment, in addition to the effects described in the first and second embodiments, the on-resistance is further reduced and the element density is increased. There is a specific effect that a silicon carbide semiconductor device capable of further reducing resistance Rsp can be provided.
In the third embodiment, the vertical JFET has been described as an example. However, the horizontal voltage control type semiconductor device in which the drain electrode is on the surface side of the silicon carbide semiconductor substrate has the same effect. Needless to say.
[0036]
Although the present invention has been specifically described above based on the embodiments, the present invention is not limited to the above-described embodiments, and it is needless to say that various modifications can be made without departing from the scope of the invention.
[Brief description of the drawings]
FIG. 1 is a cross-sectional structure diagram of a device according to a first embodiment of the present invention.
FIG. 2 is another device cross-sectional structure diagram of Embodiment 1 of the present invention;
FIG. 3 is a device manufacturing process structure diagram according to the embodiment of the present invention.
FIG. 4 is a device manufacturing process structure diagram according to the embodiment of the present invention.
FIG. 5 is a device cross-sectional structure diagram of a second embodiment of the present invention.
FIG. 6 is a device manufacturing process structure diagram according to the embodiment of the present invention.
FIG. 7 is a device manufacturing process structure diagram according to the embodiment of the present invention.
FIG. 8 is a device cross-sectional structure diagram of a third embodiment of the present invention.
[Explanation of symbols]
1 ... N-type high concentration silicon carbide semiconductor substrate
2 ... Low-concentration N-type silicon carbide epitaxial layer
3 ... N-type channel region
4 ... P-type buried gate region
5a, 5b ... P-type deep gate region
6 ... N-type high concentration source region
7a, 7b... P-type surface gate semiconductor region made of a polycrystalline silicon layer
8 ... Source electrode
9a, 9b ... gate electrodes
10 ... Drain electrode
11a, 11b... P-type surface gate semiconductor region formed by a polycrystalline silicon layer
12a, 12b ... P-type deep gate region
13a, 13b ... trench
100 ... Silicon carbide semiconductor substrate

Claims

A low concentration channel region provided on the first main surface side inside the silicon carbide semiconductor substrate, a buried gate region having a conductivity type opposite in polarity to the channel region provided at the bottom of the channel region, and an upper portion of the channel region And the channel region provided on the first main surface side has a surface gate semiconductor region having a conductivity type opposite in polarity, and the material forming the surface gate semiconductor region has a narrow band gap with respect to silicon carbide, A silicon carbide semiconductor device comprising a semiconductor material having a low conduction band .

The silicon carbide semiconductor device according to claim 1, wherein the material is at least one of single crystal silicon, amorphous silicon, and polycrystalline silicon.

The silicon carbide semiconductor substrate is formed by providing a low concentration first conductivity type epitaxial layer on a high concentration first conductivity type silicon carbide substrate, the channel region is a low concentration first conductivity type, and the silicon carbide semiconductor A high-concentration first conductivity type source region is provided on the first main surface side of the base so as to be in contact with the channel region, the buried gate region is a second conductivity type, and the surface gate semiconductor region is a second conductivity type The buried gate region and the surface gate semiconductor region are connected to the same gate electrode, and the gate electrode is provided on the first main surface side of the silicon carbide semiconductor substrate. A first metal electrode in ohmic contact with the source region is provided on the first main surface side of the silicon carbide semiconductor substrate, and the carbonization is provided on the second main surface side of the silicon carbide semiconductor substrate. The silicon carbide semiconductor device according to claim 1 or 2, wherein the second metal electrodes containing semiconductor substrate and the ohmic contact is provided.

A deep gate region of a second conductivity type in contact with the gate electrode is provided on the first main surface side in the epitaxial layer, and the deep gate region maintains a certain distance in a lateral direction with respect to the buried gate region. The silicon carbide semiconductor device according to claim 3, wherein the silicon carbide semiconductor device is arranged discretely.

A deep gate of the second conductivity type in which a groove is provided on the first main surface side in the epitaxial layer, and the polycrystalline silicon layer connected to the surface gate semiconductor region made of the polycrystalline silicon layer is filled in the groove. 4. The region according to claim 3, wherein a region is provided, and the deep gate region is connected to the gate electrode, and is arranged discretely while maintaining a certain distance in a lateral direction with respect to the buried gate region. Silicon carbide semiconductor device.

The silicon carbide semiconductor substrate is formed by providing a low concentration first conductivity type epitaxial layer on a high concentration first or second conductivity type silicon carbide substrate, and the channel region is a low concentration first conductivity type, A source region of a high concentration first conductivity type is provided so as to be in contact with the channel region on the first main surface side of the silicon carbide semiconductor substrate, the buried gate region is of a second conductivity type, and the surface gate semiconductor region Comprises a polycrystalline silicon layer doped to the second conductivity type, the buried gate region and the surface gate semiconductor region are connected to the same gate electrode, and the gate electrode is the first main body of the silicon carbide semiconductor substrate. A first metal electrode provided on the surface side and in ohmic contact with the source region is provided on the first main surface side of the silicon carbide semiconductor substrate; 6. The high-concentration first conductivity type drain region is provided on the first main surface side, and a second metal electrode that is in ohmic contact with the drain region is provided. The silicon carbide semiconductor device described.

A second conductivity type for forming a buried gate region by ion implantation is formed on a first main surface side of a silicon carbide semiconductor substrate in which a first conductivity type silicon carbide epitaxial layer is formed on a first conductivity type silicon carbide semiconductor substrate. a first step of forming a second well region of the first well region and the deep second conductivity type gate region formed on the front surface of the first well region, the shallow channel region of the first conductivity type A second step of forming a high concentration second conductivity type source region on a part of the channel region on the first main surface side by ion implantation, and the ion A fourth step of performing high-temperature annealing for activating impurities introduced by implantation, and cleaning the surface of the epitaxial layer and depositing a polycrystalline silicon layer on the first main surface of the cleaned epitaxial layer You A fifth step, the sixth step of introducing the desired impurity in the polycrystalline silicon layer is subjected to patterning into the polycrystalline silicon layer, a seventh of etching to leave a portion forming a surface gate semiconductor region and step, first to form the source electrode to the source region, the first and the second well region and a polysilicon layer on the gate electrode, a drain electrode on the second main surface side of the front Symbol silicon carbide semiconductor substrate 8. A method for manufacturing a silicon carbide semiconductor device, comprising the step of 8.

Before the fifth step, there is a step of forming a groove in a part of the silicon carbide semiconductor substrate on the first main surface side, and the fifth step includes a side wall of the groove and the silicon carbide semiconductor. 8. The method for manufacturing a silicon carbide semiconductor device according to claim 7, wherein the first main surface of the substrate is cleaned, and the polycrystalline silicon layer is deposited on the cleaned surface.