JP2003243419A - Silicon carbide semiconductor device and manufacturing method therefor - Google Patents
Silicon carbide semiconductor device and manufacturing method thereforInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は炭化珪素半導体装置
及びその製造方法に係り、特に高耐圧の電圧制御型パワ
ー半導体デバイスへの適用に好適な炭化珪素半導体装置
及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a silicon carbide semiconductor device and a manufacturing method thereof, and more particularly to a silicon carbide semiconductor device suitable for application to a high breakdown voltage voltage control type power semiconductor device and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】従来の炭化珪素半導体装置としては、特
開平２０００−２５２４７５号公報に記載された“電圧
制御型半導体装置とその製法及びそれを用いた電力変換
装置”がある。2. Description of the Related Art As a conventional silicon carbide semiconductor device, there is a "voltage control type semiconductor device and its manufacturing method and a power conversion device using the same" described in Japanese Patent Application Laid-Open No. 2000-252475.
【０００３】この従来技術による半導体装置において
は、薄い活性層の上下に表面ゲート半導体領域と埋め込
みゲート半導体領域を、活性層と反対極性の半導体領域
で形成することにより、高耐圧が実現できるとしたもの
である。In this conventional semiconductor device, a high breakdown voltage can be realized by forming a surface gate semiconductor region and a buried gate semiconductor region above and below a thin active layer in a semiconductor region having a polarity opposite to that of the active layer. It is a thing.
【発明が解決しようとする課題】上記従来技術におい
て、上記構成を実現するためには、炭化珪素半導体基板
上のエピタキシャル層で活性層を形成したのちに、第二
のエピタキシャル層を成長させ、表面ゲート半導体領域
を形成する必要がある。このように多層のエピタキシャ
ル層を形成するため、製造コストが高くなるという問題
があった。In order to realize the above-mentioned structure in the above-mentioned prior art, an active layer is formed by an epitaxial layer on a silicon carbide semiconductor substrate, and then a second epitaxial layer is grown to form a surface. It is necessary to form a gate semiconductor region. Since the multiple epitaxial layers are formed in this manner, there is a problem that the manufacturing cost becomes high.
【０００４】本発明の目的は、製造コストを低減できる
炭化珪素半導体装置及びその製造方法を提供することに
ある。An object of the present invention is to provide a silicon carbide semiconductor device and a method for manufacturing the same, which can reduce the manufacturing cost.
【０００５】[0005]
【課題を解決するための手段】上記課題を解決するた
め、本発明においては特許請求の範囲に記載するような
構成をとる。すなわち、請求項１記載の炭化珪素半導体
装置は、炭化珪素半導体基体内部の第一主面側に設けた
低濃度のチャネル領域と、前記チャネル領域の底部に設
けた前記チャネル領域とは導電型が逆極性の埋め込みゲ
ート領域と、前記チャネル領域の上部で前記第一主面側
に設けた前記チャネル領域とは導電型が逆極性である表
面ゲート半導体領域とを有し、前記表面ゲート半導体領
域を成す材料のバンドギャップが炭化珪素のバンドギャ
ップと異なることを特徴とする。In order to solve the above-mentioned problems, the present invention has a structure as described in the claims. That is, in the silicon carbide semiconductor device according to claim 1, the low-concentration channel region provided on the first main surface side inside the silicon carbide semiconductor substrate and the channel region provided at the bottom of the channel region have conductivity types. The buried gate region having a reverse polarity and the channel region provided on the first main surface side above the channel region have a surface gate semiconductor region having a conductivity type opposite to that of the surface gate semiconductor region. It is characterized in that the band gap of the formed material is different from that of silicon carbide.
【０００６】また、請求項２記載の炭化珪素半導体装置
は、請求項１記載の炭化珪素半導体装置において、前記
材料が単結晶シリコン、アモルファスシリコン、多結晶
シリコンの少なくともいずれかであることを特徴とす
る。A silicon carbide semiconductor device according to a second aspect is the silicon carbide semiconductor device according to the first aspect, characterized in that the material is at least one of single crystal silicon, amorphous silicon, and polycrystalline silicon. To do.
【０００７】また、請求項３記載の炭化珪素半導体装置
は、請求項１または２記載の炭化珪素半導体装置におい
て、前記炭化珪素半導体基体は、高濃度第一導電型の炭
化珪素基板上に低濃度第一導電型のエピタキシャル層を
設けて成り、前記チャネル領域は低濃度第一導電型であ
り、前記炭化珪素半導体基体の前記第一主面側で前記チ
ャネル領域と接するように高濃度第一導電型のソース領
域が設けられ、前記埋め込みゲート領域は第二導電型で
あり、前記表面ゲート半導体領域は第二導電型にドープ
された多結晶シリコン層から成り、前記埋め込みゲート
領域と前記表面ゲート半導体領域は同一のゲート電極に
接続され、前記ゲート電極は前記炭化珪素半導体基体の
前記第一主面側に設けられ、前記炭化珪素半導体基体の
前記第一主面側に前記ソース領域とオーミック接続する
第一の金属電極が設けられ、前記炭化珪素半導体基体の
第二主面側に前記炭化珪素半導体基板とオーミック接続
する第二の金属電極が設けられていることを特徴とす
る。A silicon carbide semiconductor device according to a third aspect is the silicon carbide semiconductor device according to the first or second aspect, wherein the silicon carbide semiconductor substrate has a low concentration on a high-concentration first conductivity type silicon carbide substrate. An epitaxial layer of a first conductivity type is provided, the channel region is of a low concentration first conductivity type, and the high concentration first conductivity type is in contact with the channel region on the first main surface side of the silicon carbide semiconductor substrate. Type source region is provided, the buried gate region is of the second conductivity type, and the surface gate semiconductor region is composed of a polycrystalline silicon layer doped to the second conductivity type, and the buried gate region and the surface gate semiconductor are formed. The regions are connected to the same gate electrode, the gate electrode is provided on the first main surface side of the silicon carbide semiconductor substrate, and on the first main surface side of the silicon carbide semiconductor substrate. A first metal electrode that is in ohmic contact with the source region is provided, and a second metal electrode that is in ohmic contact with the silicon carbide semiconductor substrate is provided on the second main surface side of the silicon carbide semiconductor substrate. And
【０００８】また、請求項４記載の炭化珪素半導体装置
は、請求項３記載の炭化珪素半導体装置において、前記
エピタキシャル層内の前記第一主面側に前記ゲート電極
と接する第二導電型の深いゲート領域が設けられ、前記
深いゲート領域は、横方向に一定の距離を保ち離散して
配置されていることを特徴とする。A silicon carbide semiconductor device according to a fourth aspect is the silicon carbide semiconductor device according to the third aspect, wherein a second conductivity type deep contacting the gate electrode is formed on the first main surface side in the epitaxial layer. A gate region is provided, and the deep gate regions are discretely arranged with a constant distance in the lateral direction.
【０００９】また、請求項５記載の炭化珪素半導体装置
は、請求項３記載の炭化珪素半導体装置において、前記
エピタキシャル層内の第一主面側に溝が設けられ、前記
溝の内部に、前記多結晶シリコン層から成る表面ゲート
半導体領域とつながる多結晶シリコン層が充満された第
二導電型の深いゲート領域が設けられ、前記深いゲート
領域は、前記ゲート電極と接続され、横方向に一定の距
離を保ち離散して配置されていることを特徴とする。A silicon carbide semiconductor device according to a fifth aspect is the silicon carbide semiconductor device according to the third aspect, wherein a groove is provided on the first main surface side in the epitaxial layer, and the groove is provided inside the groove. A second conductivity type deep gate region filled with a polycrystalline silicon layer connected to a surface gate semiconductor region made of a polycrystalline silicon layer is provided, and the deep gate region is connected to the gate electrode and has a constant lateral direction. It is characterized in that they are spaced apart and arranged in a discrete manner.
【００１０】また、請求項６記載の炭化珪素半導体装置
は、請求項１乃至５のいずれかに記載の炭化珪素半導体
装置において、前記炭化珪素半導体基体は、高濃度の第
一もしくは第二導電型の炭化珪素基板上に低濃度第一導
電型のエピタキシャル層を設けて成り、前記チャネル領
域は低濃度第一導電型であり、前記炭化珪素半導体基体
の前記第一主面側で前記チャネル領域と接するように高
濃度第一導電型のソース領域が設けられ、前記埋め込み
ゲート領域は第二導電型であり、前記表面ゲート半導体
領域は第二導電型にドープされた多結晶シリコン層から
成り、前記埋め込みゲート領域と前記表面ゲート半導体
領域は同一の前記ゲート電極に接続され、前記ゲート電
極は前記炭化珪素半導体基体の前記第一主面側に設けら
れ、前記炭化珪素半導体基体の前記第一主面側に前記ソ
ース領域とオーミック接続する第一の金属電極が設けら
れ、前記炭化珪素半導体基体の前記第一主面側に高濃度
第一導電型のドレイン領域が設けられ、前記ドレイン領
域とオーミック接続する第二の金属電極が設けられてい
ることを特徴とする。A silicon carbide semiconductor device according to a sixth aspect is the silicon carbide semiconductor device according to any one of the first to fifth aspects, wherein the silicon carbide semiconductor substrate has a high concentration of the first or second conductivity type. A low-concentration first-conductivity-type epitaxial layer is provided on the silicon carbide substrate, and the channel region is a low-concentration first-conductivity type, and the channel region is formed on the first main surface side of the silicon carbide semiconductor substrate. A high-concentration first-conductivity-type source region is provided so as to be in contact, the buried gate region is a second-conductivity type, and the surface gate semiconductor region is formed of a second-conductivity-type polycrystalline silicon layer. The embedded gate region and the surface gate semiconductor region are connected to the same gate electrode, the gate electrode is provided on the first main surface side of the silicon carbide semiconductor substrate, and the silicon carbide A first metal electrode that makes ohmic contact with the source region is provided on the first main surface side of the conductor substrate, and a high-concentration first conductivity type drain region is provided on the first main surface side of the silicon carbide semiconductor substrate. And a second metal electrode that makes ohmic contact with the drain region is provided.
【００１１】また、請求項７記載の炭化珪素半導体装置
の製造方法は、第一導電型の炭化珪素半導体基板上に第
一導電型の炭化珪素エピタキシャル層が形成された炭化
珪素半導体基体の第一主面側に、イオン注入により複数
の第二導電型の深いウエル領域を形成する第１の工程
と、前記ウエル領域の一部の表面に、浅い第一導電型の
チャネル領域をイオン注入により形成する第２の工程
と、前記チャネル領域の前記第一主面側の一部に、高濃
度第二導電型のソース領域をイオン注入により形成する
第３の工程と、前記イオン注入により導入された不純物
を活性化する高温アニールを行なう第４の工程と、前記
エピタキシャル層の表面を清浄化し、前記清浄化された
エピタキシャル層の前記第一主面上に多結晶シリコン層
を堆積する第５の工程と、前記多結晶シリコン層に所望
の不純物を導入する第６の工程と、前記多結晶シリコン
層にパターニングを施し、必要な部分を残してエッチン
グを行なう第７の工程と、前記ソース領域、前記ウエル
領域及び多結晶シリコン層、並びに前記炭化珪素半導体
基体の第二主面側にそれぞれ金属電極を形成する第８の
工程とを含むことを特徴とする。According to a seventh aspect of the present invention, there is provided a method of manufacturing a silicon carbide semiconductor device in which a first conductivity type silicon carbide semiconductor substrate has a first conductivity type silicon carbide epitaxial layer formed on a first conductivity type silicon carbide semiconductor substrate. First step of forming a plurality of deep well regions of the second conductivity type on the main surface side by ion implantation, and forming a shallow channel region of the first conductivity type on a part of the surface of the well region by ion implantation. And a third step of forming a high-concentration second conductivity type source region in a part of the channel region on the first main surface side by ion implantation, and by the ion implantation. A fourth step of performing high temperature annealing for activating impurities, and a fifth step of cleaning the surface of the epitaxial layer and depositing a polycrystalline silicon layer on the first main surface of the cleaned epitaxial layer. A sixth step of introducing desired impurities into the polycrystalline silicon layer, a seventh step of patterning the polycrystalline silicon layer and performing etching while leaving a necessary portion, the source region and the well An eighth step of forming a metal electrode on each of the region and the polycrystalline silicon layer, and on the second main surface side of the silicon carbide semiconductor substrate.
【００１２】また、請求項８記載の炭化珪素半導体装置
の製造方法は、請求項７記載の炭化珪素半導体装置の製
造方法において、前記第５の工程の前に、前記炭化珪素
半導体基体の前記第一主面側の一部に溝を形成する工程
を有し、前記第５の工程が、前記溝の側壁及び前記炭化
珪素半導体基体の前記第一主面を清浄化する工程と、前
記清浄化された面に前記多結晶シリコン層を堆積する工
程であることを特徴とする。The method of manufacturing a silicon carbide semiconductor device according to claim 8 is the method of manufacturing a silicon carbide semiconductor device according to claim 7, wherein the silicon carbide semiconductor substrate is provided with the first silicon carbide semiconductor substrate before the fifth step. A step of forming a groove in a part of one main surface side, the fifth step cleaning the sidewall of the groove and the first main surface of the silicon carbide semiconductor substrate; and the cleaning step. The step of depositing the polycrystalline silicon layer on the formed surface.
【００１３】[0013]
【発明の効果】本発明の請求項１の炭化珪素半導体装置
によれば、多層のエピタキシャル層を使わずに、安価な
製造工程で、高耐圧な電圧制御型炭化珪素半導体装置を
得ることができる。また、表面ゲート半導体領域とチャ
ネル領域の間のビルトイン電圧を多結晶シリコン層の不
純物濃度の制御により自由に変えられるため、駆動電力
を抑えながら充分なゲート電圧を印加でき、低オン抵抗
化が可能である。また、チャネル長を短くできるので素
子密度の向上とあいまって、オン抵抗が低く、高耐圧な
炭化珪素半導体装置を得ることができる。According to the silicon carbide semiconductor device of the first aspect of the present invention, it is possible to obtain a high breakdown voltage-controlled silicon carbide semiconductor device by an inexpensive manufacturing process without using a plurality of epitaxial layers. . In addition, the built-in voltage between the surface gate semiconductor region and the channel region can be freely changed by controlling the impurity concentration of the polycrystalline silicon layer, so a sufficient gate voltage can be applied while suppressing the drive power, and low on-resistance can be achieved. Is. Further, since the channel length can be shortened, it is possible to obtain a silicon carbide semiconductor device having a low on-resistance and a high breakdown voltage together with the improvement of the element density.
【００１４】また、本発明の請求項２の炭化珪素半導体
装置によれば、表面ゲート半導体領域を単結晶シリコ
ン、アモルファスシリコン、または多結晶シリコンで形
成できる。Further, according to the silicon carbide semiconductor device of the second aspect of the present invention, the surface gate semiconductor region can be formed of single crystal silicon, amorphous silicon, or polycrystalline silicon.
【００１５】また、本発明の請求項３の炭化珪素半導体
装置によれば、多層のエピタキシャル層を使わずに、安
価な製造工程で、高耐圧な電圧制御型炭化珪素半導体装
置を得ることができる。According to the silicon carbide semiconductor device of the third aspect of the present invention, it is possible to obtain a high breakdown voltage-controlled silicon carbide semiconductor device by an inexpensive manufacturing process without using a plurality of epitaxial layers. .
【００１６】また、本発明の請求項４の炭化珪素半導体
装置によれば、多層のエピタキシャル層を使わずに、安
価な製造工程で、高耐圧な電圧制御型炭化珪素半導体装
置を得ることができる。Further, according to the silicon carbide semiconductor device of the fourth aspect of the present invention, a high breakdown voltage-controlled silicon carbide semiconductor device can be obtained by an inexpensive manufacturing process without using multiple epitaxial layers. .
【００１７】また、本発明の請求項５の炭化珪素半導体
装置によれば、チャネル領域を囲む横方向の深いゲート
領域にも前記材料から成るゲート半導体領域と炭化珪素
の接合が形成されるので、オフ時により空乏層が伸びや
すくなり、素子密度をさらに上げることができる。その
結果、さらに低オン抵抗化が可能になる。Further, according to the silicon carbide semiconductor device of the fifth aspect of the present invention, since the gate semiconductor region made of the above material and the silicon carbide are formed also in the lateral deep gate region surrounding the channel region. When turned off, the depletion layer is likely to expand, and the device density can be further increased. As a result, it is possible to further reduce the on-resistance.
【００１８】また、本発明の請求項６の炭化珪素半導体
装置によれば、ドレイン電極が炭化珪素半導体基体の表
面側にある横型の素子を得ることができる。Further, according to the silicon carbide semiconductor device of the sixth aspect of the present invention, it is possible to obtain a lateral element in which the drain electrode is on the front surface side of the silicon carbide semiconductor substrate.
【００１９】また、本発明の請求項７の炭化珪素半導体
装置の製造方法によれば、多層のエピタキシャル層を使
わずに、安価な製造工程で、高耐圧な電圧制御型炭化珪
素半導体装置を製造することができる。Further, according to the method of manufacturing a silicon carbide semiconductor device of claim 7 of the present invention, a voltage controlled silicon carbide semiconductor device having a high breakdown voltage is manufactured by an inexpensive manufacturing process without using a plurality of epitaxial layers. can do.
【００２０】また、本発明の請求項８の炭化珪素半導体
装置の製造方法によれば、チャネル領域を囲む横方向の
深いゲート領域にも前記材料から成るゲート半導体領域
と炭化珪素の接合を有する電圧制御型炭化珪素半導体装
置を製造することができる。According to the method for manufacturing a silicon carbide semiconductor device of the eighth aspect of the present invention, a voltage having a junction between the gate semiconductor region made of the above material and silicon carbide is also formed in the lateral deep gate region surrounding the channel region. A controlled silicon carbide semiconductor device can be manufactured.
【００２１】[0021]
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について詳細に説明する。なお、以下で説明する
図面で、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the drawings. In the drawings described below, components having the same function are designated by the same reference numeral, and repeated description thereof will be omitted.
【００２２】実施の形態１
図１は本発明の実施の形態１のデバイス断面構造図であ
る。まず、構成について説明する。本発明の実施の形態
１では、炭化珪素半導体基体１００内部の第一主面側に
設けた低濃度のチャネル領域３と、チャネル領域３の底
部に設けたチャネル領域３とは導電型が逆極性の埋め込
みゲート領域４と、チャネル領域３の上部で第一主面側
に設けたチャネル領域３とは導電型が逆極性である表面
ゲート半導体領域７ａ、７ｂとを有し、表面ゲート半導
体領域７ａ、７ｂを成す材料のバンドギャップが炭化珪
素のバンドギャップと異なる。また、前記材料は単結晶
シリコン、アモルファスシリコン、多結晶シリコンの少
なくともいずれかである。また、炭化珪素半導体基体１
００は、高濃度第一導電型の炭化珪素基板１上に低濃度
第一導電型のエピタキシャル層２を設けて成り、チャネ
ル領域３は低濃度第一導電型（例えばＮ型）であり、炭
化珪素半導体基体１００の第一主面側でチャネル領域３
と接するように高濃度第一導電型のソース領域６が設け
られ、埋め込みゲート領域４は第二導電型（例えばＰ
型）であり、表面ゲート半導体領域７ａ、７ｂは第二導
電型にドープされた多結晶シリコン層から成り、埋め込
みゲート領域４と表面ゲート半導体領域７ａ、７ｂは同
一のゲート電極９ａ、９ｂに接続され、ゲート電極９
ａ、９ｂは炭化珪素半導体基体１００の第一主面側に設
けられ、炭化珪素半導体基体１００の第一主面側にソー
ス領域６とオーミック接続する第一の金属電極（ソース
電極８）が設けられ、炭化珪素半導体基体１００の第二
主面側に炭化珪素半導体基板１とオーミック接続する第
二の金属電極（ドレイン電極１０）が設けられている。
また、エピタキシャル層２内の第一主面側にゲート電極
９ａ、９ｂと接する第二導電型の深いゲート領域５ａ、
５ｂが設けられ、深いゲート領域５ａ、５ｂは、横方向
に一定の距離を保ち離散して配置されている。すなわ
ち、高濃度Ｎ型炭化珪素半導体基板１上には、低濃度Ｎ
型炭化珪素エピタキシャル層２が形成されている。ここ
で、炭化珪素半導体基板１は、例えば比抵抗が数〜数十
ｍΩｃｍで、厚みが２００〜４００μｍのものを用いる
ことができる。また、エピタキシャル層２は、例えば不
純物濃度が１０１５〜１０１８ｃｍ−３で厚みが数〜数
十μｍのものを用いることができる。エピタキシャル層
２の表面には、Ｎ型で厚みの薄いチャネル領域３が形成
されている。チャネル領域３の厚みは、０．数μｍから
数μｍである。このチャネル領域３の下部の一部分に
は、Ｐ型の埋め込みゲート領域４が形成されている。ま
た、チャネル領域３の表面側には、部分的にＮ型高濃度
のソース領域６が形成されている。埋め込みゲート領域
４とは横方向に一定の距離をおいてＰ型の深いゲート領
域５ａ、５ｂが表面から形成されている。チャネル領域
３の表面でこの深いゲート領域５ａ、５ｂと接するよう
に多結晶シリコン層による表面ゲート半導体領域７ａ、
７ｂが形成されている。ソース領域６にはソース電極８
が接続されている。深いゲート領域５ａ、５ｂ及び多結
晶シリコン層による表面ゲート半導体領域７ａ、７ｂに
は、ゲート電極９ａ、９ｂが接続されている。また、炭
化珪素半導体基体１００の裏面では、炭化珪素半導体基
板１に接続するドレイン電極１０が形成されている。な
お、図示はしないが、埋め込みゲート領域４の電位は、
紙面の奥行き方向でゲート電極９ａ、９ｂに接続されて
いる。Embodiment 1 FIG. 1 is a device cross-sectional structural view of Embodiment 1 of the present invention. First, the configuration will be described. In the first embodiment of the present invention, the low-concentration channel region 3 provided on the first main surface side inside the silicon carbide semiconductor substrate 100 and the channel region 3 provided at the bottom of the channel region 3 have opposite conductivity types. Of the buried gate region 4 and the channel region 3 provided on the first main surface side above the channel region 3 have surface gate semiconductor regions 7a and 7b whose conductivity types are opposite polarities. , 7b has a band gap different from that of silicon carbide. The material is at least one of single crystal silicon, amorphous silicon, and polycrystalline silicon. In addition, the silicon carbide semiconductor substrate 1
00 is formed by providing a low-concentration first-conductivity type epitaxial layer 2 on a high-concentration first-conductivity type silicon carbide substrate 1, and a channel region 3 is a low-concentration first-conductivity type (for example, N-type). The channel region 3 is formed on the first main surface side of the silicon semiconductor substrate 100.
A high-concentration first conductivity type source region 6 is provided so as to be in contact with the buried gate region 4 and the buried gate region 4 has a second conductivity type (eg, P
The surface gate semiconductor regions 7a, 7b are made of a polycrystalline silicon layer doped to the second conductivity type, and the buried gate region 4 and the surface gate semiconductor regions 7a, 7b are connected to the same gate electrode 9a, 9b. And the gate electrode 9
a and 9b are provided on the first main surface side of the silicon carbide semiconductor substrate 100, and a first metal electrode (source electrode 8) ohmic-connected to the source region 6 is provided on the first main surface side of the silicon carbide semiconductor substrate 100. A second metal electrode (drain electrode 10) that is in ohmic contact with silicon carbide semiconductor substrate 1 is provided on the second main surface side of silicon carbide semiconductor substrate 100.
Further, on the first main surface side in the epitaxial layer 2, a second conductive type deep gate region 5a in contact with the gate electrodes 9a, 9b,
5b is provided, and the deep gate regions 5a, 5b are arranged in a discrete manner with a constant distance in the lateral direction. That is, on the high concentration N-type silicon carbide semiconductor substrate 1, a low concentration N type
A silicon carbide epitaxial layer 2 is formed. Here, as the silicon carbide semiconductor substrate 1, for example, one having a specific resistance of several to several tens mΩcm and a thickness of 200 to 400 μm can be used. As the epitaxial layer 2, for example, one having an impurity concentration of 10 15 to 10 18 cm −3 and a thickness of several to several tens μm can be used. On the surface of the epitaxial layer 2, an N type and thin channel region 3 is formed. The thickness of the channel region 3 is 0. It is several μm to several μm. A P-type buried gate region 4 is formed in a part of the lower portion of the channel region 3. In addition, an N-type high-concentration source region 6 is partially formed on the surface side of the channel region 3. P-type deep gate regions 5a and 5b are formed from the surface with a certain distance in the lateral direction from the buried gate region 4. A surface gate semiconductor region 7a made of a polycrystalline silicon layer so as to contact the deep gate regions 5a and 5b on the surface of the channel region 3,
7b is formed. In the source region 6, the source electrode 8
Are connected. Gate electrodes 9a and 9b are connected to the deep gate regions 5a and 5b and the surface gate semiconductor regions 7a and 7b formed of a polycrystalline silicon layer. Further, on the back surface of silicon carbide semiconductor substrate 100, drain electrode 10 connected to silicon carbide semiconductor substrate 1 is formed. Although not shown, the potential of the embedded gate region 4 is
It is connected to the gate electrodes 9a and 9b in the depth direction of the paper surface.
【００２３】本実施の形態１の炭化珪素半導体装置によ
れば、多層のエピタキシャル層を使わずに、安価な製造
工程で、高耐圧な電圧制御型炭化珪素半導体装置を得る
ことができる。すなわち、従来（特開平２０００−２５
２４７５号公報）の半導体装置において、エピタキシャ
ル成長法で形成するゲート電極下の表面電圧制御ゲート
半導体領域の機能を、本実施の形態１では、多結晶シリ
コン層から成る表面ゲート半導体領域７ａ、７ｂで実現
しているため、シリコンのプロセスで通常使われる技術
で多結晶シリコンの形成は可能であり、炭化珪素のエピ
タキシャル成長のような、特別な技術を必要とする高価
なプロセスを必要としない。したがって、製造コストを
安くすることができる。また、表面ゲート半導体領域７
ａ、７ｂとチャネル領域３の間のビルトイン電圧を、多
結晶シリコン層から成る表面ゲート半導体領域７ａ、７
ｂの不純物濃度の制御により自由に変えられるため、駆
動電力を抑えながら充分なゲート電圧を印加でき、低オ
ン抵抗化が可能である。また、チャネル長を短くできる
ので素子密度の向上とあいまって、オン抵抗が低く、高
耐圧な炭化珪素半導体装置を得ることができる。According to the silicon carbide semiconductor device of the first embodiment, a high breakdown voltage-controlled silicon carbide semiconductor device can be obtained by an inexpensive manufacturing process without using a multilayer epitaxial layer. That is, the conventional method (Japanese Patent Laid-Open No. 2000-25
2475), the function of the surface voltage control gate semiconductor region under the gate electrode formed by the epitaxial growth method is realized by the surface gate semiconductor regions 7a and 7b made of a polycrystalline silicon layer in the first embodiment. Therefore, the polycrystalline silicon can be formed by the technique usually used in the process of silicon, and the expensive process which requires a special technique such as the epitaxial growth of silicon carbide is not required. Therefore, the manufacturing cost can be reduced. In addition, the surface gate semiconductor region 7
a, 7b and the channel region 3 with a built-in voltage, the surface gate semiconductor regions 7a,
Since it can be freely changed by controlling the impurity concentration of b, it is possible to apply a sufficient gate voltage while suppressing the driving power, and it is possible to reduce the on-resistance. Further, since the channel length can be shortened, it is possible to obtain a silicon carbide semiconductor device having a low on-resistance and a high breakdown voltage together with the improvement of the element density.
【００２４】次に、本実施の形態１の動作について説明
する。まず、ドレイン電極１０とソース電極８の間に電
圧が印加された状態で、ゲート電極９ａ、９ｂとソース
電極８間の電圧が０Ｖであると、Ｐ型埋め込みゲート領
域４とＰ型表面ゲート半導体領域７ａ、７ｂと、Ｐ型の
深いゲート領域５ａ、５ｂと、これらの領域に接するＮ
型のチャネル領域３にはビルトイン電圧に応じた空乏層
が広がる。Ｎ型チャネル領域３が充分に狭ければ、ピン
チオフすることが可能であり、その結果、ドレイン−ソ
ース電極間の電流を遮断することができるのでノーマリ
オフとなる。ドレイン電極１０とソース電極８の間に電
圧が印加された状態で、ゲート電極９ａ、９ｂとソース
電極８間にビルトイン電圧以下の電圧が印加されると、
Ｎ型チャネル領域３の空乏層が後退し、電流はドレイン
電極１０から炭化珪素半導体基板１、エピタキシャル層
２を通り、Ｐ型埋め込みゲート領域４とＰ型の深いゲー
ト領域５ａ、５ｂの間を通り、Ｎ型チャネル領域３を経
由してソース領域６、ソース電極８の順に流れる。ゲー
ト電極に印加する電圧をビルトイン電圧以下としておく
ことで、ゲートには空乏層容量を充放電する電流しか流
れないので駆動電力を低く抑えることができる。本実施
の形態１においては、Ｐ型ゲート半導体領域７ａ、７ｂ
を成す多結晶シリコン層の不純物濃度を変えることで、
Ｐ型ゲート半導体領域７ａ、７ｂとＮ型チャネル領域３
の間のビルトイン電圧を変えることができる。このよう
に多結晶シリコン層の不純物濃度を制御してビルトイン
電圧を大きくすることが可能であるため、駆動電力を抑
えながらゲートにより大きな電圧が印加できる。結果的
にチャネルの抵抗値をより下げることが可能になる。こ
のことは素子のオン抵抗が低減できるという利点にな
る。また、多結晶シリコンと炭化珪素の界面で電界がシ
ールドされ、多結晶シリコン層中に空乏層が伸張しない
ため、よりチャネル領域３に空乏層が伸びやすいという
特長を持っている。図２に本実施の形態１の他のデバイ
ス構造を示す。図２のデバイスは、図１のデバイスと構
成は一緒であるが、この特長を生かした場合の例であ
る。すなわち、チャネル領域３の長さを短くした構成と
なっている。多結晶シリコン層による空乏層が余計に伸
びるため、同じオフ性を確保するためのチャネル領域３
の横方向寸法を小さくすることが可能になる。するとチ
ャネル長が小さくなることによるオン抵抗の低減に加
え、素子密度が上がるので、Ｒｓｐ（面積で規格化した
オン抵抗）を小さくすることができる。なお、本実施の
形態１においては、縦型のＪＦＥＴ構造を例として記述
したが、ドレイン電極が炭化珪素半導体基体の表面側に
ある横型の素子の場合にも同様な効果があることは言う
までもない。すなわち、炭化珪素半導体基体１００が、
高濃度の第一もしくは第二導電型の炭化珪素基板１上に
低濃度第一導電型のエピタキシャル層２を設けて成り、
チャネル領域３は低濃度第一導電型であり、炭化珪素半
導体基体１００の第一主面側でチャネル領域３と接する
ように高濃度第一導電型のソース領域６が設けられ、埋
め込みゲート領域４は第二導電型であり、表面ゲート半
導体領域７ａ、７ｂは第二導電型にドープされた多結晶
シリコン層から成り、埋め込みゲート領域４と表面ゲー
ト半導体領域７ａ、７ｂは同一のゲート電極９ａ、９ｂ
に接続され、ゲート電極９ａ、９ｂは炭化珪素半導体基
体１００の第一主面側に設けられ、炭化珪素半導体基体
１００の第一主面側にソース領域６とオーミック接続す
る第一の金属電極（ソース電極８）が設けられ、炭化珪
素半導体基体１００の第一主面側に高濃度第一導電型の
ドレイン領域が設けられ、該ドレイン領域とオーミック
接続する第二の金属電極が設けられている構成にも適用
可能である。Next, the operation of the first embodiment will be described. First, when a voltage is applied between the drain electrode 10 and the source electrode 8 and the voltage between the gate electrodes 9a and 9b and the source electrode 8 is 0 V, the P-type buried gate region 4 and the P-type surface gate semiconductor are formed. Regions 7a and 7b, P-type deep gate regions 5a and 5b, and N in contact with these regions
A depletion layer corresponding to the built-in voltage spreads in the channel region 3 of the mold. If the N-type channel region 3 is sufficiently narrow, pinch-off is possible, and as a result, the current between the drain and source electrodes can be cut off, resulting in normally-off. When a voltage equal to or lower than the built-in voltage is applied between the gate electrodes 9a and 9b and the source electrode 8 while the voltage is applied between the drain electrode 10 and the source electrode 8,
The depletion layer of the N-type channel region 3 recedes, and the current passes from the drain electrode 10 through the silicon carbide semiconductor substrate 1 and the epitaxial layer 2 and between the P-type buried gate region 4 and the P-type deep gate regions 5a and 5b. , The source region 6 and the source electrode 8 in this order via the N-type channel region 3. By setting the voltage applied to the gate electrode to be equal to or lower than the built-in voltage, only the current for charging / discharging the depletion layer capacitance flows in the gate, so that the driving power can be suppressed low. In the first embodiment, the P-type gate semiconductor regions 7a and 7b are provided.
By changing the impurity concentration of the polycrystalline silicon layer forming
P-type gate semiconductor regions 7a and 7b and N-type channel region 3
The built-in voltage during can be varied. Since the built-in voltage can be increased by controlling the impurity concentration of the polycrystalline silicon layer in this way, a larger voltage can be applied to the gate while suppressing the driving power. As a result, it becomes possible to further reduce the resistance value of the channel. This has an advantage that the ON resistance of the device can be reduced. Further, since the electric field is shielded at the interface between polycrystalline silicon and silicon carbide and the depletion layer does not extend into the polycrystalline silicon layer, the depletion layer is more likely to extend in the channel region 3. FIG. 2 shows another device structure of the first embodiment. The device of FIG. 2 has the same configuration as the device of FIG. 1, but is an example in which this feature is utilized. That is, the channel region 3 has a short length. Since the depletion layer formed by the polycrystalline silicon layer extends excessively, the channel region 3 for ensuring the same off property is provided.
It is possible to reduce the lateral dimension of the. Then, in addition to the reduction of the on-resistance due to the reduction of the channel length, the device density is increased, so that Rsp (on-resistance normalized by the area) can be reduced. In addition, although the vertical JFET structure is described as an example in the first embodiment, it goes without saying that the same effect can be obtained also in the case of a horizontal element in which the drain electrode is on the surface side of the silicon carbide semiconductor substrate. . That is, the silicon carbide semiconductor substrate 100 is
A low-concentration first-conductivity-type epitaxial layer 2 is provided on a high-concentration first- or second-conductivity-type silicon carbide substrate 1,
Channel region 3 has a low-concentration first conductivity type, a source region 6 of high-concentration first conductivity type is provided on the first main surface side of silicon carbide semiconductor substrate 100 so as to be in contact with channel region 3, and buried gate region 4 is formed. Is a second conductivity type, the surface gate semiconductor regions 7a and 7b are made of a polycrystalline silicon layer doped to the second conductivity type, and the buried gate region 4 and the surface gate semiconductor regions 7a and 7b are the same gate electrode 9a. 9b
And the gate electrodes 9a and 9b are provided on the first main surface side of the silicon carbide semiconductor base body 100 and on the first main surface side of the silicon carbide semiconductor base body 100 are connected to the source region 6 by ohmic contact with the first metal electrode ( A source electrode 8) is provided, a high-concentration first-conductivity-type drain region is provided on the first main surface side of the silicon carbide semiconductor substrate 100, and a second metal electrode that is in ohmic contact with the drain region is provided. It is also applicable to the configuration.
【００２５】次に、本実施の形態１の製造方法について
説明する。Next, the manufacturing method of the first embodiment will be described.
【００２６】図３、図４は実施の形態１の炭化珪素半導
体装置の製造方法を説明するデバイス工程断面図であ
る。図３、図４を用いて本発明の実施の形態１の炭化珪
素半導体装置の製造方法について説明する。3 and 4 are cross-sectional views of device steps for explaining the method of manufacturing the silicon carbide semiconductor device according to the first embodiment. A method for manufacturing a silicon carbide semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS.
【００２７】図３（ａ）では、図１に示した実施の形態
１のＮ型高濃度の炭化珪素半導体基板１上に、低濃度Ｎ
型の炭化珪素エピタキシャル層２が形成されている。図
３（ｂ）では、この炭化珪素半導体基体１００の表面か
らＰ型のウエル（Ｐ型埋め込みゲート領域４、深いゲー
ト領域５ａ、５ｂ）を形成するために、イオン注入によ
り不純物が導入される工程を示している。図３（ｃ）で
は、このＰ型ウエルの一部の表面にＮ型の薄いチャネル
領域３を形成するため、イオン注入により不純物が導入
される工程を示している。このようにしてＮ型チャネル
領域３が形成されると、その下にはＰ型埋め込みゲート
領域４が形成される。このＰ型埋め込みゲート領域４と
は横方向に一定の距離を隔てて深いＰ型ゲート領域５
ａ、５ｂが形成される。図３（ｄ）では、チャネル領域
３の表面で中心付近にＮ型高濃度のソース領域６を形成
するために、イオン注入による不純物を導入する工程が
示されている。この工程の後、導入された不純物を活性
化するための高温アニールが行なわれる。さらに炭化珪
素半導体基体１００の表面を清浄化する工程を得た後、
図４（ｅ）では、表面に多結晶シリコン層７が堆積され
る工程が示される。ここで多結晶シリコン層７には所望
の濃度の不純物が導入される。必要に応じ、多結晶シリ
コン層７と炭化珪素との界面の緻密化を促進するための
熱処理が加えられる。図４（ｆ）では、多結晶シリコン
層７にパターニングが施され、必要でない部分がエッチ
ングにより除去される工程が示される。図４（ｇ）で
は、ソース領域６、ゲート領域５ａ、５ｂ、炭化珪素半
導体基体１００の裏面にそれぞれ電極（ソース電極８、
ゲート電極９ａ、９ｂ、ドレイン電極１０）が接続され
る工程が示される。各電極が下地とオーミック接続され
るために、ここで１０００℃のＲＴＡ（Rapid Thermal
Anneal）が行なわれる。すなわち、本実施の形態１の製
造方法は、第一導電型の炭化珪素半導体基板１上に第一
導電型の炭化珪素エピタキシャル層２が形成された炭化
珪素半導体基体１００（図３（ａ））の第一主面側に、
イオン注入により複数の第二導電型の深いウエル領域
（深いゲート領域５ａ、５ｂと埋め込みゲート領域４形
成用）を形成する第１の工程（図３（ｂ））と、前記ウ
エル領域の一部の表面に、浅い第一導電型のチャネル領
域３をイオン注入により形成する第２の工程（図３
（ｃ））と、チャネル領域３の第一主面側の一部に、高
濃度第二導電型のソース領域６をイオン注入により形成
する第３の工程（図３（ｄ））と、前記イオン注入によ
り導入された不純物を活性化する高温アニールを行なう
第４の工程と、エピタキシャル層の表２面を清浄化し、
該清浄化されたエピタキシャル層２の第一主面上に多結
晶シリコン層７を堆積する第５の工程（図４（ｅ））
と、多結晶シリコン層７に所望の不純物を導入する第６
の工程と、多結晶シリコン層７にパターニングを施し、
必要な部分を残してエッチングを行なう第７の工程（図
４（ｆ））と、ソース領域６、ウエル領域（深いゲート
領域５ａ、５ｂ）及び多結晶シリコン層（表面ゲート半
導体領域７ａ、７ｂ）、並びに炭化珪素半導体基体１０
０の第二主面側にそれぞれ金属電極（ソース電極８、ゲ
ート電極９ａ、９ｂ、ドレイン電極１０）を形成する第
８の工程とを有する。In FIG. 3 (a), a low concentration N is formed on the N-type high concentration silicon carbide semiconductor substrate 1 of the first embodiment shown in FIG.
Type silicon carbide epitaxial layer 2 is formed. In FIG. 3B, a step of introducing impurities by ion implantation to form a P-type well (P-type buried gate region 4, deep gate regions 5a and 5b) from the surface of the silicon carbide semiconductor substrate 100. Is shown. FIG. 3C shows a step of introducing impurities by ion implantation in order to form the N type thin channel region 3 on the surface of a part of the P type well. When the N-type channel region 3 is formed in this manner, the P-type buried gate region 4 is formed thereunder. A deep P-type gate region 5 is laterally separated from the P-type buried gate region 4 by a certain distance.
a and 5b are formed. FIG. 3D shows a step of introducing impurities by ion implantation in order to form the N-type high-concentration source region 6 near the center on the surface of the channel region 3. After this step, high temperature annealing is performed to activate the introduced impurities. After obtaining the step of cleaning the surface of the silicon carbide semiconductor substrate 100,
FIG. 4E shows a step of depositing the polycrystalline silicon layer 7 on the surface. Here, impurities having a desired concentration are introduced into the polycrystalline silicon layer 7. If necessary, a heat treatment for promoting the densification of the interface between polycrystalline silicon layer 7 and silicon carbide is added. FIG. 4F shows a step in which the polycrystalline silicon layer 7 is patterned and unnecessary portions are removed by etching. In FIG. 4G, electrodes (source electrode 8, source electrode 8, gate regions 5 a, 5 b) and the back surface of silicon carbide semiconductor substrate 100 are respectively formed.
A process of connecting the gate electrodes 9a and 9b and the drain electrode 10) is shown. Since each electrode is ohmic-connected to the base, RTA (Rapid Thermal
Anneal) is held. That is, according to the manufacturing method of the first embodiment, silicon carbide semiconductor substrate 100 in which first conductivity type silicon carbide epitaxial layer 2 is formed on first conductivity type silicon carbide semiconductor substrate 1 (FIG. 3A). On the first main surface side of
A first step (FIG. 3B) of forming a plurality of second conductivity type deep well regions (for forming the deep gate regions 5a, 5b and the buried gate region 4) by ion implantation, and a part of the well region. Second step of forming a shallow first conductivity type channel region 3 on the surface of the substrate by ion implantation (FIG. 3).
(C)), and a third step (FIG. 3D) of forming the high-concentration second-conductivity-type source region 6 in a part of the channel region 3 on the first main surface side by ion implantation, A fourth step of performing high temperature annealing for activating the impurities introduced by ion implantation, and cleaning the surface 2 of the epitaxial layer,
Fifth step of depositing a polycrystalline silicon layer 7 on the cleaned first main surface of the epitaxial layer 2 (FIG. 4 (e))
And 6) introducing desired impurities into the polycrystalline silicon layer 7.
And the polycrystalline silicon layer 7 is patterned,
Seventh step (FIG. 4 (f)) of performing etching while leaving a necessary portion, and the source region 6, the well regions (deep gate regions 5a and 5b) and the polycrystalline silicon layer (surface gate semiconductor regions 7a and 7b). And a silicon carbide semiconductor substrate 10
And an eighth step of forming metal electrodes (source electrode 8, gate electrodes 9a and 9b, drain electrode 10) on the second main surface side of No. 0, respectively.
【００２８】以上説明したように、本実施の形態の製造
工程においては、多層のエピタキシャル工程を必要とせ
ず、安価な製造工程により高耐圧で低オン抵抗の炭化珪
素半導体装置を形成できるという特別な効果がある。ま
た、多結晶シリコンと炭化珪素による接合を形成した後
に１０００℃の熱処理が行なわれているが、多結晶シリ
コンと炭化珪素による接合のダイオード特性が劣化しな
いことも大きな利点である。As described above, the manufacturing process of the present embodiment does not require a multi-layer epitaxial process, and it is possible to form a silicon carbide semiconductor device having a high breakdown voltage and a low on-resistance by an inexpensive manufacturing process. effective. Although the heat treatment at 1000 ° C. is performed after forming the junction of polycrystalline silicon and silicon carbide, it is also a great advantage that the diode characteristics of the junction of polycrystalline silicon and silicon carbide do not deteriorate.
【００２９】実施の形態２
図５は本発明の実施の形態２のデバイス断面構造を示す
図である。基本的な構成は、実施の形態１と同等であ
る。異なる構成のみ説明すると、炭化珪素半導体基体１
００の表面には部分的に溝１３ａ、１３ｂが形成され、
この溝１３ａ、１３ｂの内部はＰ型表面ゲート半導体領
域１１ａ、１１ｂを形成する多結晶シリコン層とつなが
るように多結晶シリコン層が充満され、深いＰ型ゲート
領域１２ａ、１２ｂを形成している。動作も基本的には
実施の形態１と同等である。すなわち、エピタキシャル
２層内の第一主面側に溝１３ａ、１３ｂが設けられ、該
溝１３ａ、１３ｂの内部に、多結晶シリコン層から成る
表面ゲート半導体領域１１ａ、１１ｂとつながる多結晶
シリコン層が充満された第二導電型の深いゲート領域１
２ａ、１２ｂが設けられ、該深いゲート領域１２ａ、１
２ｂは、ゲート電極９ａ、９ｂと接続され、横方向に一
定の距離を保ち離散して配置されている。Embodiment 2 FIG. 5 is a diagram showing a device cross-sectional structure of Embodiment 2 of the present invention. The basic configuration is the same as that of the first embodiment. Explaining only the different configuration, the silicon carbide semiconductor substrate 1
Grooves 13a and 13b are partially formed on the surface of 00,
The insides of the trenches 13a and 13b are filled with a polycrystalline silicon layer so as to be connected to the polycrystalline silicon layers forming the P-type surface gate semiconductor regions 11a and 11b to form deep P-type gate regions 12a and 12b. The operation is basically the same as that of the first embodiment. That is, trenches 13a and 13b are provided on the first main surface side in the epitaxial two layers, and inside the trenches 13a and 13b, polycrystalline silicon layers connected to the surface gate semiconductor regions 11a and 11b made of polycrystalline silicon layers are provided. Filled second conductivity type deep gate region 1
2a, 12b are provided and the deep gate regions 12a, 1
2b are connected to the gate electrodes 9a and 9b, and are arranged in a discrete manner with a constant distance in the horizontal direction.
【００３０】このような構成とすることで、本実施の形
態２では、チャネル領域３を囲む横方向のＰ型ゲート領
域にも多結晶シリコンと炭化珪素の接合が形成されるの
で、オフ時により空乏層が伸びやすくなり、素子密度を
さらに上げることができる。その結果、さらに低オン抵
抗化が可能になるという特有の効果がある。なお、この
実施の形態２においても縦型のＪＦＥＴ構造を例として
記述したが、ドレイン電極が炭化珪素半導体基体１００
の表面側にある横型の素子の場合にも同様な効果がある
ことは言うまでもない。With the above structure, in the second embodiment, a junction between polycrystalline silicon and silicon carbide is formed also in the lateral P-type gate region surrounding channel region 3, so that it is more likely to be off. The depletion layer is easily extended, and the device density can be further increased. As a result, there is a unique effect that the ON resistance can be further reduced. Although the vertical JFET structure is described as an example also in the second embodiment, the drain electrode is the silicon carbide semiconductor substrate 100.
It goes without saying that the same effect can be obtained in the case of the horizontal type element on the front surface side of.
【００３１】次に、本実施の形態２の製造方法について
説明する。Next, the manufacturing method of the second embodiment will be described.
【００３２】図６、図７は本実施の形態２の炭化珪素半
導体装置の製造方法を説明するデバイス工程断面図であ
る。図６、図７を用いて本発明の実施の形態２の炭化珪
素半導体装置の製造方法について説明する。6 and 7 are sectional views of device steps for explaining the method of manufacturing the silicon carbide semiconductor device of the second embodiment. A method for manufacturing a silicon carbide semiconductor device according to a second embodiment of the present invention will be described with reference to FIGS.
【００３３】基本的な製造工程は実施の形態１における
製造方法と同一である。異なる手順を説明すると、Ｐ型
の深いゲート領域（図３（ｂ）のＰ型の深いゲート領域
５ａ、５ｂ）を形成するときに、本実施の形態２におい
ては、図６（ｃ）に示すように、炭化珪素半導体基体１
００の表面の一部に、溝１３ａ、１３ｂを形成する工程
を含む。具体的には反応性イオンエッチング等によるト
レンチエッチングで溝１３ａ、１３ｂが形成される。続
いて、溝１３ａ、１３ｂの側壁を含む表面を清浄化する
工程を経て、図７（ｄ）に示すように、溝１３ａ、１３
ｂ内に埋め込むとともに、全面に多結晶シリコン層を堆
積する工程が示される。多結晶シリコン層は、溝１３
ａ、１３ｂの内部を充満する。この後は、実施の形態１
で説明した製造工程と同様である。すなわち、多結晶シ
リコン層を堆積する工程（前記第５の工程）の前に、炭
化珪素半導体基体１００の第一主面側の一部に溝１３
ａ、１３ｂを形成する工程（図６（ｃ））を有し、該多
結晶シリコン層を堆積する工程が、溝１３ａ、１３ｂの
側壁及び炭化珪素半導体基体１００の第一主面を清浄化
する工程と、該清浄化された面に多結晶シリコン層を堆
積する工程である。The basic manufacturing process is the same as the manufacturing method in the first embodiment. A different procedure will be described. In forming the P-type deep gate regions (P-type deep gate regions 5a and 5b in FIG. 3B), the second embodiment shows the process shown in FIG. 6C. Thus, the silicon carbide semiconductor substrate 1
00, a step of forming the grooves 13a and 13b on a part of the surface thereof is included. Specifically, trenches 13a and 13b are formed by trench etching such as reactive ion etching. Subsequently, through a step of cleaning the surface including the sidewalls of the grooves 13a and 13b, as shown in FIG.
A step of depositing a polycrystalline silicon layer on the entire surface while burying in b is shown. The polycrystalline silicon layer has a groove 13
The inside of a and 13b is filled. After this, the first embodiment
The manufacturing process is the same as that described above. That is, before the step of depositing the polycrystalline silicon layer (the fifth step), the groove 13 is formed in a part of the silicon carbide semiconductor substrate 100 on the first main surface side.
a) and 13b are formed (FIG. 6C), and the step of depositing the polycrystalline silicon layer cleans the sidewalls of the trenches 13a and 13b and the first main surface of the silicon carbide semiconductor substrate 100. A step and a step of depositing a polycrystalline silicon layer on the cleaned surface.
【００３４】以上説明したように本実施の形態の製造方
法を用いれば、多層のエピタキシャル工程を必要とせ
ず、安価な製造工程により、高耐圧で低オン抵抗の炭化
珪素半導体装置を形成できるという特別な効果がある。As described above, according to the manufacturing method of the present embodiment, a silicon carbide semiconductor device having a high breakdown voltage and a low on-resistance can be formed by an inexpensive manufacturing process without the need for a multilayer epitaxial process. It has a great effect.
【００３５】実施の形態３
図８は本発明の実施の形態３のデバイス断面構造を示す
図である。まず、構成について説明する。高濃度Ｎ型炭
化珪素半導体基板１上には、Ｎ型低濃度炭化珪素エピタ
キシャル層２が形成されている。ここで、炭化珪素半導
体基板１は、例えば比抵抗が数〜数十ｍΩｃｍで、厚み
が２００〜４００μｍのものを用いることができる。ま
た、エピタキシャル層２は、例えば不純物濃度が１０
１５〜１０１８ｃｍ−３で厚みが数〜数十μｍのものを
用いることができる。エピタキシャル層２の表面には、
Ｎ型で厚みの薄いチャネル領域３が形成されている。チ
ャネル領域３の厚みは０．数μｍから数μｍである。こ
のチャネル領域３の下部の一部分には、Ｐ型の埋め込み
ゲート領域４が形成されている。また、チャネル領域３
の表面側には、部分的にＮ型高濃度のソース領域６が形
成されている。さらに、チャネル領域３の表面には、多
結晶シリコン層による表面ゲート半導体領域７ａ、７ｂ
が形成されている。ソース領域６にはソース電極８が接
続され、多結晶シリコンによる表面ゲート半導体領域７
ａ、７ｂには、ゲート電極９ａ、９ｂが接続されてい
る。また、炭化珪素半導体基体１００の裏面では、炭化
珪素半導体基板１に接続するドレイン電極１０が形成さ
れている。なお、図示はしないが、埋め込みゲート領域
４の電位は、紙面の奥行き方向でゲート電極９ａ、９ｂ
に接続されている。本実施の形態３特有の構成として
は、Ｐ型の埋め込みゲート領域４は、一定の間隔を隔て
て複数配置されており、Ｐ型の埋め込みゲート領域４の
無い領域上に、多結晶シリコンによる表面ゲート半導体
領域７ａ、７ｂが形成されていることである。今まで説
明してきたような深いＰゲート領域（実施の形態１のＰ
型の深いゲート領域５ａ、５ｂ、実施の形態２の深いＰ
型ゲート領域１２ａ、１２ｂ）は形成されていない。こ
こで、多結晶シリコンによる表面ゲート半導体領域７
ａ、７ｂはそれぞれＰ型の埋め込みゲート領域４に対し
オーバーラップするように配置される。次に、本実施の
形態３の動作について説明する。基本的な動作は、今ま
でに説明した実施の形態１、２と同等である。本実施の
形態３に特有な動作としては、構造で述べたように、Ｐ
型の埋め込みゲート領域４が一定の間隔を隔てて複数配
置されるため、単位面積あたりのソース領域６、チャネ
ルの密度を向上することが可能になる。ソース電極に対
してゲート電極にビルトインポテンシャル以下の電圧が
印加されて素子がオンしているときには、電流がドレイ
ン電極１０から、炭化珪素半導体基板１、エピタキシャ
ル領域２、を通り、前出のＰ型の埋め込みゲート領域４
と隣り合うＰ型の埋め込みゲート領域４の間を流れ、チ
ャネル領域３を経由してソース領域６、ソース電極８
ａ、８ｂ、８ｃへと流れる。また、まず、ドレイン電極
１０とソース電極８の間に電圧が印加された状態で、ゲ
ート電極９ａ、９ｂとソース電極８間の電圧が０Ｖであ
ると、Ｐ型埋め込みゲート領域４と隣り合うＰ型埋め込
みゲート領域４、さらには多結晶シリコンから成る表面
ゲート領域７ａ、７ｂと、これらの領域に接するＮ型の
チャネル領域３にはビルトイン電圧に応じた空乏層が広
がる。Ｎ型チャネル領域３が充分に狭ければピンチオフ
することが可能であり、その結果、ドレイン−ソース電
極間の電流を遮断することができるのでノーマリオフと
なる。以上説明したように、本実施の形態３では、他の
実施の形態１、２で述べた効果に加え、さらにオン抵抗
が低く、素子密度が上がられるため、面積で規格化した
ときのオン抵抗Ｒｓｐをさらに小さくできる炭化珪素半
導体装置を提供できるという特有の効果がある。なお、
本実施の形態３においては、縦型のＪＦＥＴを例に説明
をしたが、ドレイン電極が炭化珪素半導体基体の表面側
にあるような横型の電圧制御型半導体装置でも同様な効
果があることは言うまでもない。Third Embodiment FIG. 8 is a diagram showing a device sectional structure according to a third embodiment of the present invention. First, the configuration will be described. N-type low-concentration silicon carbide epitaxial layer 2 is formed on high-concentration N-type silicon carbide semiconductor substrate 1. Here, as the silicon carbide semiconductor substrate 1, for example, one having a specific resistance of several to several tens mΩcm and a thickness of 200 to 400 μm can be used. Further, the epitaxial layer 2 has, for example, an impurity concentration of 10
A material having a thickness of 15 to 10 18 cm −3 and a thickness of several to several tens of μm can be used. On the surface of the epitaxial layer 2,
An N-type thin channel region 3 is formed. The thickness of the channel region 3 is 0. It is several μm to several μm. A P-type buried gate region 4 is formed in a part of the lower portion of the channel region 3. In addition, the channel region 3
An N-type high-concentration source region 6 is partially formed on the surface side of. Further, on the surface of the channel region 3, the surface gate semiconductor regions 7a and 7b made of a polycrystalline silicon layer are formed.
Are formed. A source electrode 8 is connected to the source region 6, and a surface gate semiconductor region 7 made of polycrystalline silicon is used.
Gate electrodes 9a and 9b are connected to a and 7b. Further, on the back surface of silicon carbide semiconductor substrate 100, drain electrode 10 connected to silicon carbide semiconductor substrate 1 is formed. Although not shown, the potential of the buried gate region 4 is set to the gate electrodes 9a and 9b in the depth direction of the paper.
It is connected to the. As a configuration peculiar to the third embodiment, a plurality of P-type embedded gate regions 4 are arranged at regular intervals, and a surface made of polycrystalline silicon is provided on a region without the P-type embedded gate regions 4. That is, the gate semiconductor regions 7a and 7b are formed. The deep P gate region as described above (P of the first embodiment)
Type deep gate regions 5a, 5b, deep P of the second embodiment
The mold gate regions 12a and 12b) are not formed. Here, the surface gate semiconductor region 7 made of polycrystalline silicon is used.
Each of a and 7b is arranged so as to overlap the P-type buried gate region 4. Next, the operation of the third embodiment will be described. The basic operation is the same as in the first and second embodiments described so far. As an operation peculiar to the third embodiment, as described in the structure, P
Since a plurality of buried gate regions 4 of the mold are arranged at regular intervals, it is possible to improve the density of the source region 6 and the channel per unit area. When a voltage equal to or lower than the built-in potential is applied to the gate electrode with respect to the source electrode and the element is turned on, a current flows from the drain electrode 10 through the silicon carbide semiconductor substrate 1 and the epitaxial region 2 and the P-type Embedded gate region 4
Flowing between the P-type buried gate regions 4 adjacent to the source region 6 and the source electrode 8 via the channel region 3.
flow to a, 8b, 8c. Further, first, when the voltage between the drain electrodes 10 and the source electrode 8 is 0 V and the voltage between the gate electrodes 9 a and 9 b and the source electrode 8 is 0 V, the P-type buried gate region 4 and the adjacent P A depletion layer corresponding to the built-in voltage spreads in the type-embedded gate region 4, the surface gate regions 7a and 7b made of polycrystalline silicon, and the N-type channel region 3 in contact with these regions. If the N-type channel region 3 is sufficiently narrow, pinch-off is possible, and as a result, the current between the drain and source electrodes can be cut off, resulting in normally-off. As described above, in the third embodiment, in addition to the effects described in the other first and second embodiments, the ON resistance is further low and the element density can be increased. There is a peculiar effect that a silicon carbide semiconductor device that can further reduce the resistance Rsp can be provided. In addition,
In the third embodiment, the vertical JFET has been described as an example, but it goes without saying that a horizontal voltage control type semiconductor device in which the drain electrode is on the surface side of the silicon carbide semiconductor substrate has the same effect. Yes.
【００３６】以上本発明を実施の形態に基づいて具体的
に説明したが、本発明は上記実施の形態に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることは勿論である。Although the present invention has been specifically described above based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Is.
【図１】本発明の実施の形態１のデバイス断面構造図FIG. 1 is a device cross-sectional structure diagram of a first embodiment of the present invention.
【図２】本発明の実施の形態１の他のデバイス断面構造
図FIG. 2 is another device sectional structure diagram of the first embodiment of the present invention.
【図３】本発明の実施の形態のデバイス製造工程構造
図。FIG. 3 is a structural diagram of a device manufacturing process according to the embodiment of the present invention.
【図４】本発明の実施の形態のデバイス製造工程構造
図。FIG. 4 is a structural diagram of a device manufacturing process according to the embodiment of the present invention.
【図５】本発明の実施の形態２のデバイス断面構造図FIG. 5 is a device cross-sectional structure diagram of a second embodiment of the present invention.
【図６】本発明の実施の形態のデバイス製造工程構造
図。FIG. 6 is a structural diagram of a device manufacturing process according to the embodiment of the present invention.
【図７】本発明の実施の形態のデバイス製造工程構造
図。FIG. 7 is a structural diagram of a device manufacturing process according to the embodiment of the present invention.
【図８】本発明の実施の形態３のデバイス断面構造図FIG. 8 is a device cross-sectional structure diagram of a third embodiment of the present invention.
１…Ｎ型高濃度炭化珪素半導体基板
２…低濃度Ｎ型炭化珪素エピタキシャル層
３…Ｎ型チャネル領域
４…Ｐ型埋め込みゲート領域
５ａ、５ｂ…Ｐ型深いゲート領域
６…Ｎ型高濃度ソース領域
７ａ、７ｂ…多結晶シリコン層によるＰ型表面ゲート半
導体領域
８…ソース電極
９ａ、９ｂ…ゲート電極
１０…ドレイン電極
１１ａ、１１ｂ…多結晶シリコン層によるＰ型表面ゲー
ト半導体領域
１２ａ、１２ｂ…Ｐ型深いゲート領域
１３ａ、１３ｂ…溝（トレンチ）
１００…炭化珪素半導体基体1 ... N-type high concentration silicon carbide semiconductor substrate 2 ... Low concentration N-type silicon carbide epitaxial layer 3 ... N-type channel region 4 ... P-type buried gate regions 5a, 5b ... P-type deep gate region 6 ... N-type high-concentration source region 7a, 7b ... P-type surface gate semiconductor region 8 made of polycrystalline silicon layer ... Source electrodes 9a, 9b ... Gate electrode 10 ... Drain electrodes 11a, 11b ... P-type surface gate semiconductor region 12a, 12b ... P-type made of polycrystalline silicon layer Deep gate regions 13a, 13b ... Trench 100 ... Silicon carbide semiconductor substrate
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 秀明 神奈川県横浜市神奈川区宝町２番地 日産 自動車株式会社内 (72)発明者 星 正勝 神奈川県横浜市神奈川区宝町２番地 日産 自動車株式会社内 Ｆターム(参考） 4M104 AA03 BB01 CC05 GG12 GG18 5F102 FA00 FA01 GB04 GC08 GD04 GJ02 GJ03 GL02 HC01 HC07 HC15 HC21 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Hideaki Tanaka Nissan, Takaracho, Kanagawa-ku, Yokohama-shi, Kanagawa Nissan Inside the automobile corporation (72) Inventor Masakatsu Hoshi Nissan, Takaracho, Kanagawa-ku, Yokohama-shi, Kanagawa Nissan Inside the automobile corporation F term (reference) 4M104 AA03 BB01 CC05 GG12 GG18 5F102 FA00 FA01 GB04 GC08 GD04 GJ02 GJ03 GL02 HC01 HC07 HC15 HC21
Claims (8)
けた低濃度のチャネル領域と、前記チャネル領域の底部
に設けた前記チャネル領域とは導電型が逆極性の埋め込
みゲート領域と、前記チャネル領域の上部で前記第一主
面側に設けた前記チャネル領域とは導電型が逆極性であ
る表面ゲート半導体領域とを有し、前記表面ゲート半導
体領域を成す材料のバンドギャップが炭化珪素のバンド
ギャップと異なることを特徴とする炭化珪素半導体装
置。1. A low-concentration channel region provided on the first main surface side inside a silicon carbide semiconductor substrate, and a buried gate region having a conductivity type opposite to that of the channel region provided at the bottom of the channel region. A surface gate semiconductor region having a conductivity type opposite to that of the channel region provided on the first main surface side above the channel region, and a band gap of a material forming the surface gate semiconductor region is silicon carbide. A silicon carbide semiconductor device having a band gap different from that of.
シリコン、多結晶シリコンの少なくともいずれかである
ことを特徴とする請求項１記載の炭化珪素半導体装置。2. The silicon carbide semiconductor device according to claim 1, wherein the material is at least one of single crystal silicon, amorphous silicon, and polycrystalline silicon.
電型の炭化珪素基板上に低濃度第一導電型のエピタキシ
ャル層を設けて成り、前記チャネル領域は低濃度第一導
電型であり、前記炭化珪素半導体基体の前記第一主面側
で前記チャネル領域と接するように高濃度第一導電型の
ソース領域が設けられ、前記埋め込みゲート領域は第二
導電型であり、前記表面ゲート半導体領域は第二導電型
にドープされた多結晶シリコン層から成り、前記埋め込
みゲート領域と前記表面ゲート半導体領域は同一のゲー
ト電極に接続され、前記ゲート電極は前記炭化珪素半導
体基体の前記第一主面側に設けられ、前記炭化珪素半導
体基体の前記第一主面側に前記ソース領域とオーミック
接続する第一の金属電極が設けられ、前記炭化珪素半導
体基体の第二主面側に前記炭化珪素半導体基板とオーミ
ック接続する第二の金属電極が設けられていることを特
徴とする請求項１または２記載の炭化珪素半導体装置。3. The silicon carbide semiconductor substrate is formed by providing a low-concentration first conductivity type epitaxial layer on a high-concentration first conductivity type silicon carbide substrate, and the channel region is a low-concentration first conductivity type. A source region of high-concentration first conductivity type is provided on the first main surface side of the silicon carbide semiconductor substrate so as to be in contact with the channel region, and the buried gate region is of second conductivity type; The region is composed of a polycrystalline silicon layer doped to the second conductivity type, the buried gate region and the surface gate semiconductor region are connected to the same gate electrode, and the gate electrode is the first main body of the silicon carbide semiconductor substrate. A second metal main surface of the silicon carbide semiconductor substrate, a first metal electrode being provided on a surface side and having a first ohmic contact with the source region on the first main surface side of the silicon carbide semiconductor substrate. The silicon carbide semiconductor device according to claim 1 or 2, wherein the second metal electrode of the silicon carbide semiconductor substrate and the ohmic contact is provided.
に前記ゲート電極と接する第二導電型の深いゲート領域
が設けられ、前記深いゲート領域は、横方向に一定の距
離を保ち離散して配置されていることを特徴とする請求
項３記載の炭化珪素半導体装置。4. A deep gate region of the second conductivity type that is in contact with the gate electrode is provided on the first major surface side in the epitaxial layer, and the deep gate region is dispersed in the lateral direction at a constant distance. The silicon carbide semiconductor device according to claim 3, wherein the silicon carbide semiconductor device is arranged as follows.
が設けられ、前記溝の内部に、前記多結晶シリコン層か
ら成る表面ゲート半導体領域とつながる多結晶シリコン
層が充満された第二導電型の深いゲート領域が設けら
れ、前記深いゲート領域は、前記ゲート電極と接続さ
れ、横方向に一定の距離を保ち離散して配置されている
ことを特徴とする請求項３記載の炭化珪素半導体装置。5. A second groove, wherein a groove is provided on the first main surface side in the epitaxial layer, and the inside of the groove is filled with a polycrystalline silicon layer connected to a surface gate semiconductor region made of the polycrystalline silicon layer. 4. A silicon carbide according to claim 3, wherein a conductive type deep gate region is provided, the deep gate region is connected to the gate electrode, and is arranged at a predetermined distance in a lateral direction in a discrete manner. Semiconductor device.
もしくは第二導電型の炭化珪素基板上に低濃度第一導電
型のエピタキシャル層を設けて成り、前記チャネル領域
は低濃度第一導電型であり、前記炭化珪素半導体基体の
前記第一主面側で前記チャネル領域と接するように高濃
度第一導電型のソース領域が設けられ、前記埋め込みゲ
ート領域は第二導電型であり、前記表面ゲート半導体領
域は第二導電型にドープされた多結晶シリコン層から成
り、前記埋め込みゲート領域と前記表面ゲート半導体領
域は同一の前記ゲート電極に接続され、前記ゲート電極
は前記炭化珪素半導体基体の前記第一主面側に設けら
れ、前記炭化珪素半導体基体の前記第一主面側に前記ソ
ース領域とオーミック接続する第一の金属電極が設けら
れ、前記炭化珪素半導体基体の前記第一主面側に高濃度
第一導電型のドレイン領域が設けられ、前記ドレイン領
域とオーミック接続する第二の金属電極が設けられてい
ることを特徴とする請求項１乃至５のいずれかに記載の
炭化珪素半導体装置。6. The silicon carbide semiconductor substrate is formed by providing a low-concentration first-conductivity-type epitaxial layer on a high-concentration first- or second-conductivity-type silicon carbide substrate, and the channel region has a low-concentration first-conductivity type. A high-concentration first conductivity type source region is provided so as to be in contact with the channel region on the first main surface side of the silicon carbide semiconductor substrate, and the buried gate region is a second conductivity type; The surface gate semiconductor region comprises a second conductivity type doped polycrystalline silicon layer, the buried gate region and the surface gate semiconductor region are connected to the same gate electrode, and the gate electrode is the silicon carbide semiconductor substrate. A first metal electrode that is provided on the first main surface side of the silicon carbide semiconductor substrate and that makes ohmic contact with the source region on the first main surface side of the silicon carbide semiconductor substrate. 6. A high-concentration first-conductivity-type drain region is provided on the side of the first main surface of the body substrate, and a second metal electrode that is in ohmic contact with the drain region is provided. The silicon carbide semiconductor device according to any one of 1.
導電型の炭化珪素エピタキシャル層が形成された炭化珪
素半導体基体の第一主面側に、イオン注入により複数の
第二導電型の深いウエル領域を形成する第１の工程と、
前記ウエル領域の一部の表面に、浅い第一導電型のチャ
ネル領域をイオン注入により形成する第２の工程と、前
記チャネル領域の前記第一主面側の一部に、高濃度第二
導電型のソース領域をイオン注入により形成する第３の
工程と、前記イオン注入により導入された不純物を活性
化する高温アニールを行なう第４の工程と、前記エピタ
キシャル層の表面を清浄化し、前記清浄化されたエピタ
キシャル層の前記第一主面上に多結晶シリコン層を堆積
する第５の工程と、前記多結晶シリコン層に所望の不純
物を導入する第６の工程と、前記多結晶シリコン層にパ
ターニングを施し、必要な部分を残してエッチングを行
なう第７の工程と、前記ソース領域、前記ウエル領域及
び多結晶シリコン層、並びに前記炭化珪素半導体基体の
第二主面側にそれぞれ金属電極を形成する第８の工程と
を含むことを特徴とする炭化珪素半導体装置の製造方
法。7. A plurality of second conductivity types are formed by ion implantation on the first main surface side of a silicon carbide semiconductor substrate in which a first conductivity type silicon carbide semiconductor layer is formed on a first conductivity type silicon carbide semiconductor substrate. A first step of forming a deep well region of
The second step of forming a shallow first conductivity type channel region by ion implantation on a part of the surface of the well region, and a high concentration second conductivity on a part of the channel region on the first main surface side. A third step of forming a source region of the mold by ion implantation, a fourth step of performing high temperature annealing for activating the impurities introduced by the ion implantation, and cleaning the surface of the epitaxial layer by cleaning. A fifth step of depositing a polycrystalline silicon layer on the first major surface of the epitaxial layer, a sixth step of introducing a desired impurity into the polycrystalline silicon layer, and a patterning of the polycrystalline silicon layer. Is performed and etching is performed while leaving a necessary part, and the source region, the well region and the polycrystalline silicon layer, and the second main surface side of the silicon carbide semiconductor substrate are subjected to the seventh step. The method for manufacturing the silicon carbide semiconductor device Re, characterized in that it comprises an eighth step of forming a metal electrode.
体基体の前記第一主面側の一部に溝を形成する工程を有
し、前記第５の工程が、前記溝の側壁及び前記炭化珪素
半導体基体の前記第一主面を清浄化する工程と、前記清
浄化された面に前記多結晶シリコン層を堆積する工程で
あることを特徴とする請求項７記載の炭化珪素半導体装
置の製造方法。8. A step of forming a groove in a part of the silicon carbide semiconductor substrate on the side of the first main surface before the fifth step, wherein the fifth step includes a sidewall of the groove. And a step of cleaning the first main surface of the silicon carbide semiconductor substrate, and a step of depositing the polycrystalline silicon layer on the cleaned surface. Device manufacturing method.
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