JP3672139B2 - Data decoding apparatus and method, and data reproducing apparatus - Google Patents

Description

【数２】

【数３】

【数４】

により求められる。
【００４１】
ここでＲＭＩＦ４８はＲＡＭ５１上において、ECC 復号の３系列Ｃ１１、Ｃ２及びＣ１２の結果を、その系列の先頭のデータが含まれるフレームのＡＡ、ＡＢ、ＡＣ、ＡＤ、ＡＥ、ＡＦ番目のアドレスのいずれかに書き込む。ここで例えば、ECC 結果をＡＡ、ＡＢ、ＡＣに書き込むとすると、フレームカウントFnとデータ順ＡＡ、ＡＢ、ＡＣによりECC 復号の３系列Ｃ１１、Ｃ２及びＣ１２の結果に対するＲＡＭ５１のメモリアドレスを容易に生成できる。
【００４２】
ここでデイスク再生装置４０では、リングバツフアメモリ１０から、多重化データ分離回路１３への読み出しを保証するだけのデータ量を確保する必要があるためRFCKは、デイスクの記録（カツテイング）時のリフアレンス・チヤネル・ビツトレート26.6(Mbit/s)に対して、再生時のチヤネルビツトレートのほうが大きい値となるように設定しておく。
【００４３】
図５に示すように、例えばＲＡＭ５１のフレーム182 に対してEFM+の書き込み(EFM+ Wrire ）が実行されると、同時にＣ１１系列のデータを00、02〜A9の順にＥＣＣデコーダ５２へデータ転送（Ｃ１１read）する。続いてＥＣＣデコーダ５２へは、Ｃ２系列のデータがデータ転送（Ｃ２read）された後、Ｃ１２系列のデータ転送（Ｃ１２read）が実行される。そして、各系列Ｃ１１、Ｃ２、Ｃ１２のECC が実行されたフレーム０はＯＣＴＬ５６にデータ転送(OUT) される。ここでは各系列Ｃ１１、Ｃ２及びＣ１２のECC データ転送を固定間隔で途切れがないように実行する。つまり1168サイクルのRFCK１周期中、コード長が170 〔byte〕のECC は一旦、ECC データが転送されればRFCKの周期内で必ず３回のECC データが転送されるように設定されている。
【００４４】
このようにしてＲＡＭ５１に蓄えられたECC の３系列Ｃ１１、Ｃ２及びＣ１２の各データＳ２は、RFCKの１周期内でＥＣＣデコーダ５２へデータが転送される。この際、ＲＡＭ５１内のECC データは、そのまま残される。ここでＥＣＣデコーダ５２においてECC エラーが検出され、そのECC エラーが訂正可能であつた場合、エラー位置とエラーの訂正パターンとがエラー結果ＥＲとしてエラーレジスタ５３に送出される。ＥＣＣ回路５０は、エラーレジスタ５３から読み出される訂正パターンと、エラー位置に基づいてＲＡＭ５１より読み出されるエラーのあるデータとの排他的論理和(EXOR)をとつて、再びＲＡＭ５１に書き戻すことでエラー訂正を実行する。
ＥＣＣ回路５０からは、復号されたデータＳ１０及びセクタヘツダデータＳＨとが分離されてそれぞれ、リングバツフアメモリ１０及びセクタ検出回路７へ送出される。
【００４５】
図６にＲＡＭ５１上のECC データの各系列Ｃ１１、Ｃ２及びＣ１２の実際のデータ転送、エラー結果出力及びエラー訂正の実行制御タイミングを示す。ＥＣＣ制御部５４は、先ずＥＣＣ復号部５５へECC のＣ１２系列のデータ転送を終了したときのタイミングでＣ１１系列のエラー訂正（Ｃ１１Ｗ）を実行する。次にＲＡＭ５１から次フレームのＣ１１系列のデータをＥＣＣデコーダ５２へ転送した後のタイミングで現フレームのＣ２系列のエラー訂正（Ｃ２Ｗ）を実行する。さらに現フレームのＣ１２系列のエラー訂正（Ｃ１２Ｗ）を次フレームのＣ２系列のデータ転送後のタイミングで実行する。
【００４６】
このようにECC の各３系列のデータをＲＡＭ５１からＥＣＣ復号部５５へ連続して転送（Ｃ１１Ｒ、Ｃ２Ｒ及びＣ１２Ｒ）し、引き続いて各３系列のデータのECC エラー訂正（Ｃ１１Ｗ、Ｃ２Ｗ及びＣ１２Ｗ）を実行することにより、ECC データの読み出し及びエラー訂正をそれぞれRFCKの１周期内でなし得る。この結果、ECC の各系列Ｃ１１、Ｃ２及びＣ１２について、RFCKに対して固定間隔で、かつ途切れないようにＲＡＭ５１よりデータ出力することができる。
【００４７】
ここでECC の転送コード長NCYCが170 サイクル、パリテイの転送コード長PCYCがmax 14サイクルのとき、エラー結果がECC レジスタに出力されるタイミングは、次式
【数５】

によつてECC 動作クロツク(ECCK)395 サイクルのタイミングに設定される。
ここでＥＣＣ回路５０のＲＭＩＦ４８からは、Ｃ１及びＣ２系列分のシンボル数のECCKがカウントされ、１RFCK周期内に、Ｃ１１Ｒ、Ｃ２Ｒ及びＣ１２Ｒのデータ転送に同期して３回分を必ず出力するようになされている。従つて、Ｃ１１の結果は、Ｃ１２のデータ転送中に必ず出力される。また、Ｃ２、Ｃ１２系列の結果についても、Ｃ１１、Ｃ２のデータ転送中に必ず出力することができる。
【００４８】
図７にＥＣＣ回路５０のエラー出力のタイミングの様子を示す。ここで（５）式によつて得られる(ECCK)395 サイクル後にECC 結果の出力タイミングとなるOSTT信号が出力されると、OSTT信号より３クロツク後に、OCORRECT＝１となり、ODATA[7:0]、OORIG[7:0]にエラーパターンEDX 、エラーポジシヨンEAX が出力される。この例では３つのエラーED0 〜ED2 を出力する場合について記す。因みにECC スタートパルス信号ESTTは、ＥＣＣデコード部５５がＣ１及びＣ２のデータの先頭を認識する信号、OCORRECT信号は、ECC 結果ODATA[7:0]、OORIG[7:0]を取り込むためのストローブ信号である。
エラーパターンEDX 、エラーポジシヨンEAX は、エラーレジスタ５３に一旦保持され、その時点のＥＣＣデコーダ５２へのデータ転送が終わつたところでエラー訂正が実行される。
【００４９】
ここで図８に各EFM+、Ｃ１１、Ｃ２、Ｃ１２、OUT の１フレーム(RFCK)周期、すなわち1168サイクル中のＲＡＭ５１のアクセスに要するECC 動作クロツク(ECCK)のクロツク数を示す。EFM+は、セクタシンクパターン書き込み１サイクル及び、EFM+復調出力に170 ±αサイクルを要する。ECC Ｃ１１系列は、Ｃ１１の読み出しに170 サイクル、Ｃ１１のエラー訂正に8+8 サイクル及び、Ｃ１１の書き込みに１サイクルを要し、SUB においてセクタシンクパターン読み出し１サイクル、ヘツダデータ読み出し20サイクル及びセクタ情報書き込みとして1+(14)サイクルを要する。
【００５０】
さらにECC のＣ２系列は、Ｃ２の読み出しに170 サイクル、Ｃ２のエラー訂正に14+14 サイクル及び、Ｃ２の書き込みに１サイクルを要する。またECC Ｃ１２系列は、Ｃ１２の読み出しに170 サイクル、Ｃ１２のエラー訂正に8+8 サイクル及び、Ｃ１２の書き込みに１サイクルを要する。さらにECC 復号の終了を示すOUT をセクタ情報の読み出しに１サイクル、Ｃ１１の訂正結果読み出しに１サイクル、Ｃ２のエラー訂正結果読み出しに１サイクル、Ｃ１２の訂正結果読み出しに１サイクル及び、OUT に170 サイクルを要する。これによりＣ１１、Ｃ２、Ｃ１２、OUT のＲＡＭ５１に対するアクセスは合計948 サイクルになる。
【００５１】
ヘツダデータの読み出し等を実行するSUB は、セクタ検出回路７へのシンクコード（４バイト）＋ヘツダデータ（16バイト）の転送で、セクタを検出するためのセクタ検出回路７では、ヘツダデータの中からセクタアドレスを抜き出し、CRC チエツク後、フライホイール(FW)を掛けて、システムコントローラに転送する。セクタヘツダデータＳＨは、図６に示すＣ１１Ｗ後のタイミング(SUB) にて、Ｃ１１系列のみＥＣＣデコードされたデータから抜き出すことにより、セクタ検出回路８を通してシステムコントローラ４はセクタアドレスを取り出すことでデイスクの位置情報をＣ２、Ｃ１２系列のECC 復号にかかる時間だけ早く取り出す。
フライホイールは、数回シンクが未検出となつてもロツク状態を保持するような保護及び内挿動作のことである。システムコントローラ４では、目的セクタであるか否かを比較判定する。フライホイールは、ＲＦ信号から取り出した２値化信号のシンクパターンを数回連続して検出し、そのときメインシンクパターン及びサブシンクパターンを数回連続して検出すると、FWロツクする。
【００５２】
また、メモリアドレスとＲＡＭ５１に対するライト及びリードについてのフレーム単位動作（JOB ）の実行条件を次式
【数６】

【数７】

【数８】

【数９】

のように設定する。ここでJOBXXXに対するフレームカウントをFn（XXX ）としたとき、カウントは、フレーム単位のXXX に対するJOB が全て終了すると＋１インクリメントされる。なお、SUB はＣ１１に含める。
【００５３】
EFM+において、シンクを数回連続して検出するとシンクパターンFWロツクとなる。このときメモリライトイネーブル信号MWENS は、MWENS ＝１となり、EFM+復調データの書き込みが始まる。また、シンクを数回連続して検出できない時には、シンクパターンFWアンロツクとなり、メモリライトイネーブル信号はMWENS ＝０となつてEFM+の書き込みが禁止され、各フレームカウンタは０にリセツトされる。ここでMWENS は、シンクパターンFWがロツクしているときに１となる信号で、MWENS=１のときにメモリへの書き込みを実行するメモリライトイネーブル信号である。
【００５４】
ここで図９に、例えば、復号データの出力OUT はＣ１１Ｍの４周期に１度リクエストOUTREQを出すとするとき、それぞれのリクエストに対して、OUTREQ、EFMREQ、ECCREQの順に、アクセス獲得を優先させた時のＲＡＭ５１に対するアクセスの獲得タイミングを示す。ここではXXX ACK(ACKnowledge)=1で所定のJOB が実行される。 ECCデータの出力は、RFCKの立ち上がりで起動され、JOB 実行条件に基づいて実行される。ECC の各系列Ｃ１１、Ｃ２及びＣ１２は、SUB を含めてＣ１１Ｒ−Ｃ２Ｗ−Ｃ２Ｒ−Ｃ１２Ｗ−Ｃ１２Ｒ−Ｃ１１Ｗ−SUB の順に実行される。
【００５５】
従つて、ECC の各系列Ｃ１１、Ｃ２及びＣ１２並びにOUT は、一度シンクFWがロツクし、MWENS ＝１の状態が続き、各JOB の実行条件が成立し続ければFn（Ｃ１１）〜Fn（OUT)のカウント値の差分値は、RFCK周期で固定値となる。
ところで、本発明が適用されるデータ復号装置４０では、リングバツフアメモリ１０から、多重化データ分離回路１３への読み出しを保証するだけのデータ量を確保する必要がある。従つてRFCKは、デイスクの記録（カツテイング）時のリフアレンス・チヤネル・ビツトレート26.6(Mbit/s)に対して、再生時のチヤネルビツトレートのほうが大きい値となるように設定する。
【００５６】
（１−３）セクタ検出
図１０〜図１２を用いて光デイスク２の目的セクタの検出及びセクタ情報の生成について説明する。まず図１０（Ａ）及び（Ｂ）には光デイスク２より読み出される再生データのフレーム構成及びシンクワードの具体的な内容を示す。図１０（Ｂ）に示すようにシンクワードは、アデイシヨナルシンク(Additional Sync）Ｓ１、Ｃ１シンク(C1 Sync）Ｓ２及びセクタシンク(Sector Sync）Ｓ３からなつている。図１１は、デインタリーブ後のセクタフオーマツトを示す。
セクタ検出回路7 によつてシンクパターン（Ｓ１〜Ｓ３）を検出すると、シンクパターンＦＷロツクし、続いてセクタヘツダＳＨ（HEADER）においてセクタＦＷした後、さらにセクタアドレスＳＡ（ADRESS）を検出してセクタアドレスＦＷロツクする。
【００５７】
次に図１２に示すセクタ情報の各ビツトＢＩＴデータについて説明する。先ず、ビツト７はセクタシンクパターンＳ３の有無の検出結果を示すもので、セクタシンクパターンＳ３が検出されたフレームで１がセツトされる。ビツト６はシンクコードの有無の検出結果を示し、セクタ検出回路７でセクタの頭のシンクコードの位置に”HDCD”という特定コードが検出できたフレームで"1" をセツトする。ビツト５はセクタシンクの認識を示すもので、セクタシンクパターンＳ３とセクタシンクコードＳＣの情報を用いて最終的にセクタシンクであるとセクタ検出回路７で見なしたフレームを１とするもので補間されたセクタシンクになる。
【００５８】
次にビツト４はCRC チエツク結果を示すもので、毎セクタCRC の演算を実行した結果、エラーが検出されなかつた場合、"0" を書き込む。
ビツト３はＣ１系列のECC 復号結果を示すもので、エラーが検出されなければ"0" に設定される。これはＲＭＩＦ４８からのＣ１１系列のECC 復号の結果、データが訂正不能であるか否かを示すフラグをセクタ検出回路７で取り込み、このビツトに書き込んでいるものである。
【００５９】
ビツト２はセクタアドレスＳＡの連続性を示すもので、現在、読み出されているセクタアドレス(Raw Sector Adrress,RSA)とセクタ検出回路７に保管されているセクタアドレス(Current Sector Adrress,CSA)とが等しいときに（実際にはＲＳＡと前のセクタのＣＳＡ＋１とを比較している。）、セクタに連続性があると判断し、BIT2＝1 とする。
ビツト１は開始のセクタアドレスＢＳＡの検出結果を示すもので、アドレスＢＳＡを検出すると"1" に設定される。そしてビツト０は終了のセクタアドレスＥＳＡの検出結果を示すもので、アドレスＥＳＡを検出すると"1" に設定される。
【００６０】
実際のセクタ検出は図１３（Ａ）に示すように、システムコントローラ４によつてセクタ検出回路７内のレジスタ（図示せず）へＢＳＡ設定モードSACT＝１（後述する図１９に示す）を設定すると共に、目的とするセクタの先頭のアドレスＢＳＡ及びセクタの最後のアドレスＥＳＡとを設定し、セクタ検出回路７内のレジスタ（図示せず）において、再生データから抜き出し、セクタアドレスＦＷロツクしているセクタアドレスとを比較する。この比較結果により検出したセクタアドレスが目的セクタのものであることが確認されると、この比較結果はセクタ情報（ビツト０、１）としてＲＡＭ５１に書き戻される。
【００６１】
ここで、SACT=1の場合、フレームＭから出力可能になる（図１８）。ただし、セクタアドレスによりデスクランブルの初期化が行なわれる場合は、それ以前にデスクランブルのための出力のセクタアドレスが抜き出せているのが条件となる。出力セクタアドレスは、セクタ情報のアドレス連続性により、保護された出力セクタアドレスを使用する。
【００６２】
さらにこのセクタ情報は、ＥＣＣ回路５０によるECC 復号の終了したECC 復号データＳ１０とともにＯＣＴＬ５６に送出され、ECC 復号データのデータ出力OUT の制御に用いられる。このときシステムコントローラ４は、ECC のインターリーブを見込んで、デイスクアクセス位置を目的とする光デイスク２上のセクタよりも前方の位置にトラツクジヤンプさせる。
また、このときシステムコントローラ４によつて目的とするセクタを特定しなければ予め、SACT＝０に設定しておくことで、ECC 復号データを読み出せる時点からデータ出力することができる。
【００６３】
セクタ情報のビツト７のセクタシンクパターンＳ３の有無の検出結果は、ＥＦＭ＋復調回路４４におけるEFM+復調の際、再生データより検出されるEFM+復調データとともにフレームごとにＲＡＭ５１に書き込まれ、ヘツダデータＳＨとともにセクタ検出回路７に転送される。セクタ検出回路７では、各フレームでセクタシンクパターンＳ３の有無の検出結果により光デイスク２よりセクタを認識する。ここでセクタ検出回路７において光デイスク２のセクタが認識されると、該セクタのヘツダデータＳＨの中からセクタアドレスＳＡが抜き出される。
【００６４】
セクタ検出回路７では、ヘツダデータＳＨ内のCRC チエツクの結果、アドレスの連続性、セクタフレームのＣ１系列のECC 復号結果等を適応的に用いてセクタアドレスＳＡに対してフライホイールＦＷがかけられる。システムコントローラ４では、フライホイールＦＷがかけられ保護されたセクタアドレスＦＷロツク状態であるセクタアドレスＳＡを取り出し、光デイスク２の位置情報ADD として用いる。
【００６５】
セクタ情報の内、ビツト０及び１はＯＣＴＬ５６で参照され、セクタ情報のビツト１が"1" でビツト０が"0" のとき、すなわちセクタアドレスＢＳＡからＥＳＡまでのセクタが検出されている場合はシステムコントローラ４の目的とするセクタのデータを出力できるように設定している。ここで、セクタアドレスＥＳＡを指定しない場合、ビツト０は、"0" を保持する。この間、ECC 復号データはリングバツフアメモリ１０に出力され続けることになる。ここで例えば、ＯＣＴＬ５６内に設けられたデータ出力コントロールレジスタ（図示せず）を用いてビツト０及び１の状態に関係なくデータ出力を制御するようにしてもよい。
【００６６】
ここで、図１３（Ｂ）に示すように、開始のセクタアドレスＢＳＡ及び終了のセクタアドレスＥＳＡの設定はトラツクジヤンプするとき以外にも、トラツクジヤンプ後にシステムコントローラ４から再設定することも可能である。例えば、早送り操作時に要らないデータを読み飛ばすとき等、デイスク上のアクセス位置が近接している場合は、現在のセクタアドレスＳＡを認識してからセクタアドレスＢＳＡ及び又はＥＳＡを再設定する。これによりトラツクジヤンプをせずともセクタアドレスＢＳＡからのデータ出力ができる。
【００６７】
ここで図１４にシンクパターン（Ｓ１〜Ｓ３）がロツクしてからセクタアドレスＳＡが読めるようになり、データが出力されるまでの時間関係を示す。システムコントローラ４によりデイスクアクセス位置をトラツクジヤンプ後、EFM+復調が開始されてからシンクパターン（Ｓ１〜Ｓ３）がロツクすると、シンクパターンロツクＳＹＬＫがSYLK＝１となる。続いて目的セクタのセクタアドレスＳＡが（SALK＝１において）フライホイールＦＷロツクする。続いてECC 復号のＣ１１実行フレームが170 以上となるとSTOK＝１になり、それ以降のデータはECC 復号後にデータの出力OUT が可能となる。
実際にはSTOK= １のタイミングよりさらにジツタ分も含めたＣ２系列のECC 復号分、約173 フレームを実行した後、開始セクタアドレスＢＳＡが検出されたタイミングでECC 復号データの有効データを次段のリングバツフアメモリ１０に出力させるデータストローブ信号DSTBが、DSTB= １となり、ECC 復号データＳ１０の有効データの出力が開始される。
【００６８】
以上の構成において、実際のセクタ検出及びデータ出力は、EFM+復号データを書き込み可能にするイネーブル信号＋LATCHED MWENが"1" となつた状態でまず図１５に矢印で示すＣ１１実行後のタイミングでフレームのセクタ情報のビツト７のセクタシンクパターンの有無とシンクコードＳＣ、ヘツダデータＳＨのデータをセクタ検出回路７で解析してセクタアドレスＳＡの読み取り動作を開始する。ここでリードフレームクロツクRFCKの周期は次式、
【数１０】

によつて求められる。
【００６９】
続いて図１６に示すように、セクタの先頭となるフレームが検出され（３フレーム）、例えばセクタ情報のビツト６及び７が"1" となるセクタ確定条件が満たされるとセクタＦＷがロツクする。さらに、セクタアドレスの連続性が正しいと判断されると、セクタアドレスＳＡ確定条件が満たされ、セクタアドレスＦＷがロツクする（３フレーム）。この結果、（さらにジツタ等のマージン約１フレーム分を考慮した）図中矢印で示すタイミングでSALK＝１となる。システムコントローラ４では、SALK＝１であればＦＷがロツクしたセクタアドレスＳＡを読み出すことができる。このときのECC 復号のＣ１１系列のフレームカウントFn(C11) 、Ｎは次式、
【数１１】

によつて表される。
【００７０】
続いて図１７に示すように、Ｃ１１系列のECC 復号の170 フレーム以降は、ECC 復号の各Ｃ１１、Ｃ２及びＣ１２系列全てが実行され、かつ出力されるフレームであるとＲＭＩＦ４８で判断されると、STOK= １となり、出力可能であることを、ＳＵＢのタイミングでセクタ検出回路７に知らせる。
【００７１】
続いて図１８に示すように、セクタの頭のフレームＭで開始セクタアドレスＢＳＡが検出されたときにSTOK＝１の場合、フレームＭは将来、ECC 復号が実行されて出力可能なのでセクタ情報のビツト１を"1" すなわちセクタの先頭アドレスであるセクタアドレスＢＳＡが検出されると"1" となる信号ISTTをISTT= １にセツトし、セクタ情報のビツト７〜０がＳＵＢの終わりのタイミングでＲＭＩＦ４８よりＲＡＭ５１へ書き戻される。このときもし、開始セクタアドレスＢＳＡの検出時に、STOK＝０のときは、エラーとして、システムコントローラ４は、例えば前回よりも前方の位置から光デイスク２に対して再アクセスを実行する。
【００７２】
ここで図１９に示すように、セクタアドレスＢＳＡが設定され、SACT＝１になつたとき、データストローブ信号DSTB＝１となりフレームＭから順次、ECC 復号データFn(OUT) が出力可能になる（図中、矢印で示す）。ただし、セクタアドレスＳＡによりデスクランブルの初期化が実行される場合は、それ以前に、デスクランブルのための出力セクタアドレスＳＡが抜き出せていることが条件となる。出力セクタアドレスＳＡは、セクタ情報のアドレス連続性により保護された出力セクタアドレスＳＡを用いる。
【００７３】
また図２０に示すように、セクタアドレスＢＳＡ及びＥＳＡを設定しないSACT＝０の場合、170 番目のフレーム以降のセクタの頭から出力可能になる（図中、矢印で示す）。しかし、ここで170 番目のフレームから出力できないのは、デスクランブルのための出力セクタアドレスＳＡが必要となるためである。このため最大１セクタ分、出力セクタアドレスＳＡが読み出されるのを待機する。そして出力セクタアドレスＳＡによりデスクランブルの初期化が実行されると、DSTB＝１となりリングバツフアメモリ１０への出力が開始される。
このようにセクタ情報によりセクタ検出し、目的セクタのデータの出力を制御することができる。かくしてＲＡＭ５１内に僅かなセクタ情報用のメモリ領域を設定することでECC 復号に必要なメモリを増やすことなく、セクタ情報を用いて目的セクタデータに対して確実にアクセスしてデータ出力を制御することができる。
【００７４】
以上の構成によれば、セクタ検出に用いるセクタ情報を格納する僅かな領域をＥＣＣ回路５０内の復号用のＲＡＭ５１内に設けることにより、ＥＣＣ回路５０において復号する符号化データにインタリーブがかかつている場合でもセクタ検出用のメモリを別に設けることなく、ほぼECC 復号に用いるだけのメモリ容量でECC 復号が実行できる。
【００７５】
さらに上述の実施例によれば、セクタ検出回路７において生成するセクタ情報及びＲＭＩＦ４８により生成するSTOK信号により、ECC 復号のＣ１１系列を終了したタイミングで次段のリングバツフアメモリ１０への出力の可否を判定することができる。これによりシステムコントローラ４によるデイスクアクセスのためのセクタアドレスＳＡを認識するタイミングで直ちにセクタデータを次段のリングバツフアメモリ１０へ書き込むことが可能か否かを判断することができ、セクタデータに対するアクセスが高速かつ確実になし得る。
【００７６】
さらに上述の実施例によれば、システムコントローラ４によつてデイスクアクセスするためのセクタアドレスＳＡを認識するタイミングOCCRRECT＝１（図７）で次段のリングバツフアメモリ１０へデータ出力することが可能か否かを判定することができるので、ＲＡＭ５１に格納されるECC 復号後のデータからセクタアドレスＳＡを検出するための回路を新たに設ける必要がなくなり、全体の回路構成を簡略化し得る。
【００７７】
（２）第２実施例
（２−１）記録データフオーマツト
図２１〜図２４は第２実施例における記録データフオーマツトを示し、この実施例においては、１クラスタ（３２ｋバイト）を１単位として、データが記録されている。このクラスタの構成を以下に詳述する。
【００７８】
すなわち、２ｋバイト（２０６０バイト）のデータが、１セクタ分のデータとして抽出され、これに図２１に示すように、４バイトのオーバヘツドが付加される。このオーバヘツドには、エラー検出のためのエラー検出符号（ＥＤＣ(Error
Detection Code)）などが含まれている。
【００７９】
この合計２０６４（＝２０６０＋４）バイトの１セクタ分のデータが、図２２に示すように、１２×１７２（＝２０６４）バイトのデータとされる。そして、この１セクタ分のデータが１６個集められ、１９２（＝１２×１６）×１７２バイトのデータとされる。この１９２×１７２バイトのデータに対して、１６バイトの外符号（ＰＯ）が、縦（列）方向に各バイト毎にパリテイとして付加される。また、２０８（＝１９２＋１６）×１７２バイトのデータとＰＯパリテイに対して、１０バイトの内符号（ＰＩ）が、横（行）方向に各バイト毎にパリテイとして付加される。
【００８０】
さらに、このようにして２０８（＝１９２＋１６）×１８２（＝１７２＋１０）バイトにブロツク化されたデータのうち、１６×１８２バイトの外符号（ＰＯ）の行は、１６個の１×１８２バイトの行に区分され、図２３に示すように、１２×１８２バイトの番号０〜番号１５の１６個のセクタデータの下に１行ずつ挿入されて、インターリーブされる。そして、１３（＝１２＋１）×１８２バイトのデータが１セクタのデータとされる。
【００８１】
さらに、図２３に示す２０８×１８２バイトのデータは、図２４に示すように、縦方向に２分割され、１フレームを９１バイトのデータで構成して、２０８×２フレームのデータとされる。９１バイトのフレームデータの先頭には、さらに２バイトのフレーム同期信号（ＦＳ）が付加される。その結果、図２４に示すように、１フレームのデータは合計９３バイトのデータとなり、合計２０８×（９３×２）バイトのブロツクのデータとなる。これが、１クラスタ（１ＥＣＣブロツク）分のデータとなる。そのオーバヘツド部分を除いた実データ部の大きさは２ｋバイト（＝２０４８×１６／１０２４ｋバイト）となる。
【００８２】
すなわち、この例の場合、１クラスタ（１ＥＣＣブロツク）が１６セクタより構成され、１セクタが２４フレームにより構成される。このようなデータが光デイスク２にクラスタ単位で記録されていることになる。
【００８３】
（２−２）データ再生装置及びＥＣＣ復号
ここで図２５は、第１実施例について上述したデータ再生装置４０に第２実施例の記録データフオーマツトを適用する場合の、復調回路系３５を示し、復調回路６（ＲＦ処理回路１３０、ＥＦＭ＋復調回路１３１）、セクタ検出回路７（ＳＢＣＤ回路１３４、ＲＡＭコントローラ１３５、ＲＡＭ１３７）、およびＥＣＣ回路５０（ＲＡＭコントローラ１３５、ＥＣＣ制御回路１３６、ＲＡＭ１３７、ＥＣＣコア回路１３８、ＯＣＴＬ回路１３９）、並びにその周辺の回路の詳細な構成である。
【００８４】
この図において、ＲＦ処理回路１３０は、図１に示すピツクアツプ３からのＲＦ信号の入力を受け、この信号を２値化した後、ＥＦＭ＋復調回路１３１に出力する。ＥＦＭ＋復調回路１３１は、入力された信号に対してＥＦＭ＋復調を施すと共に、同期パターンの検出を行う。ＣＬＶ制御回路１３２は、ＥＦＭ＋復調回路１３１が出力する同期パターンに基づき、ドライブインタフエース（以下、ドライブＩＦと略記する）１３３を制御する。ＳＢＣＤ（サブコード）回路１３４はＥＦＭ＋復調回路１３１の出力からセクタの検出を行う。ＲＡＭコントローラ１３５は図３のＲＭＩＦ４８に対応し、ＲＡＭ１３７の読み書きを制御する。
【００８５】
ＲＡＭ１３７は、ＥＣＣ制御回路１３６がエラー訂正処理などを実行する際に、データ等を一時的に格納するようになされている。ＥＣＣコア回路１３８は図３のＥＣＣ復号部５５に対応し、リードソロモン符号（ＰＩとＰＯ）を用いて、後述するＥＣＡ、ＥＣＤ、ＳＧＬＧなどを生成し、ＥＣＣ制御回路１３６に出力する。ＥＣＣ制御回路１３６は、ＥＣＣコア回路１３８から供給されるＥＣＡ、ＥＣＤ、ＳＦＬＧなどを用いて、実際にエラー訂正を行う。ＯＣＴＬ回路１３９は、デスクランブル処理、ＥＤＣチエツク、または、出力データの制御等を行う。また、ホストＣＰＵ１４０は図１のシステムコントローラ４に対応し、装置の各部の制御を行うようになれている。
【００８６】
光デイスク２（図１）からの再生信号は、ＲＦ処理回路１３０において２値化信号に変換される。そして、２値化された信号から、ＥＦＭ＋復調回路１３１により同期パターンが検出される。そして、ＣＬＶ制御回路１３２において、この同期パターンに基づき、ラフサーボがかけられ、その結果、データ中のシンクコード（Sync Code ）（図２６におけるＳＹ０〜ＳＹ７）がさらに検出され、ドライブインタフエース１３３を介して光デイスク２の回転に対して、ＰＬＬ（Phase Locked Loop ）による位相サーボがかけられる。
【００８７】
図２６に、光デイスク２の物理セクタの構成例を示す。この図に示すように、物理セクタは、横方向に２つのシンクフレーム（Sync frame）、縦方向に１３個のシンクフレーム、合計で２６個のシンクフレームにより構成されている。各シンクフレームは３２チヤンネルビツト（変調される前のデータビツトで表現すると１６ビツト（＝２バイト））のシンクコード（ＳＹ０〜ＳＹ７）と、１４５６チヤンネルビツト（変調される前のデータビツトで表現すると７２８ビツト（＝９１バイト））のデータ部から構成される。先頭のシンクフレームのデータ部には、ＩＤ情報（セクタ番号）とＩＥＤ（ＩＤに対するエラー検出符号）情報の他、メインデータ（main data ）が格納されている。
【００８８】
３２チヤンネルビツトのシンクパターンは、データ中には表れないユニークなパターンとして、その下位２２ビツトが、「０００１０００００００００００００１０００１」のように設定されている。
【００８９】
図２６の左側の各シンクフレームのデータ部には、メインデータが記録され、左側の最後のシンクフレームのデータ部には、ＰＯ情報（パリテイ）が記録されている。図２６の右側のシンクフレームには、メインデータとＰＩ情報が記録され、右側のシンクフレームの最後から２番目のシンクフレームには、ＥＤＣ情報とＰＩ情報（パリテイ）が記録され、最後のシンクフレームには、ＰＯ情報とＰＩ情報が記録されている。
【００９０】
図２７は各セクタのＰＩ情報とＰＯ情報を除くデータの詳細を示し、ＩＤ（セクタ番号）（４バイト）、ＩＥＤ（ＩＤに対するエラー検出符号（２バイト））、ＲＳＶ（保留領域）（６バイト）、メインデータおよび、ＥＤＣ（４バイト）により１セクタのデータが構成されている。なお、メインデータにはスクランブル処理が施されている。
【００９１】
そして、このようなデータセクタが１６セクタ分集められ、図２２に示すように、１６バイトのＰＯ符号と１０バイトのＰＩ符号とが付加される。さらに、ＰＯ符号を含む１６行が１データセクタ毎に配置されるようにインターリーブされる。そして、得られたデータは、図２４に示すように、シンクコードＳＹｘ（ｘ＝０、１、２、……、７）によつて表わされるＦＳ（フレーム同期）コードが付加され、ＥＦＭ＋変調される。これによりＥＣＣブロツク内の物理セクタは、図２６に示すように、１３×２シンクフレームにより構成される。１ＥＣＣブロツクは１６セクタにより構成されるので、物理セクタアドレスの下位４ビツトは００００〜１１１１のいずれかとなる。その結果、ＥＣＣブロツクの先頭のセクタの物理アドレスは下位４ビツトが００００となる。
【００９２】
なお、メインデータに対するスクランブル処理は、物理セクタアドレスの下位４ビツト〜７ビツトにより指定される値を初期値として生成されたスクランブルデータと、メインデータとの間で排他的論理和を演算することにより実行される。
【００９３】
なお、この明細書においては、各種の信号に各種の記号が用いられているので、ここで、それらをまとめて説明する。
【００９４】
ｂｌｏｃｋ−ｔｏｐ（Block Top ）
ＳＹＬＫ信号がＨの状態で、セクタの先頭からＨとなる信号である。
Ｃ１１Ｍ（Clock 11.2896 ＭHz）
システムの動作クロツクであり、その周波数は１１．２８９６〔ＭHz〕である。
ＤＳＴＢ（Data strobe ）
ストリームデータＳＤとしてメインデータが出力されているとき、Ｈとなるデータストローブ信号である。
ＥＣＡ（ＥＲＲ Correction Address）
エラーのある位置（アドレス）を示すエラー訂正アドレス信号である。
ＥＣＣＫ（ＥＣＣ Clock ）
ＥＣＣコア回路１３８の動作クロツクである。
ＥＣＤ（Error Correction Data ）
誤つたデータと排他的論理和を演算したとき、正しいデータとなるエラー訂正データである。
ＥＣＤＥ（ＥＣＣ Code Data End）
入力データの最後を示すコントローラ信号である。
ＥＣＯＤ（ＥＣＣ Code ＥＲＲ）
エラー訂正不能のとき、Ｈとなる信号である。
ＥＣＯＲ（ＥＣＣ Correction）
エラー訂正可能なデータ（ＥＣＡ、ＥＣＤ）の出力を示すストローブ信号である。
ＥＣＹＥ（ＥＣＣ Cycle End ）
入力符号データのサイクルの最後を示すコントローラ信号である。
ＥＤＴ（ＥＣＣ Data ）
エラー訂正のためＲＡＭ１３７から読み出され、ＥＣＣ制御回路３６に転送されるデータである。
ＥＳＴＢ（Error Strobe）
エラー訂正結果ＥＲの転送時にＨとなるエラー訂正結果ストローブ信号である。
ＥＳＴＴ（ＥＣＣ Start）
入力データの先頭を示すコントローラ信号である。
ＥＦＭ＋Ｗ Ｆｒａｍｅ（ＥＦＭ＋Write Frame Counter ）
ＲＡＭ１３７へ書き込むメインフレームを表す信号である。
ＨＤＥＮ（Header Data Enable）
セクタヘツダデータのストローブ信号である。
ｍａｉｎ−ＦＭＳＹ（main Frame Sync ）
各ＰＩ行のメインシンク（先頭のシンク）でＨとなる信号である。
ＭＷＥＮ（Memory Write Enable ）
ＥＦＭ＋復調データのＲＡＭ１３７への書き込みイネーブル信号である。
ＭＷＲＱ（ＥＦＭ Write Request）
ＥＦＭ＋復調データのＲＡＭ１３７への書き込みリクエスト信号である。
ＯＵＴＥ（Output Flag ）
補間フラグ（出力フラグ）である。
ＯＳＴＴ（ＥＣＣ Output Start ）
所定の符号系列におけるＥＳＴＴから４７７（ＥＣＣＫ）後に遅延して出力される信号である。
ＲＤＴ（Read Data ）
ＲＡＭ１３７のリードデータバス上のデータである。
ＳＡＬＫ（Sector Address Lock ）
セクタアドレス（ＩＤ）が正常に検出されていることを表す信号である。
ＳＡＵＬ（Sector Address Unlock ）
ＳＡＬＫ信号の逆極性の信号である。
ＳＣＳＹ（Sector Sync ）
ＳＹ０のＦｒａｍｅでＨとなる、セクタの先頭を判別するための信号である。
ＳＤ（Stream Data ）
ストリームデータ（デコード出力データ）である。
ＳＤＣＫ（Stream Data Clock ）
ストリームデータのクロツクである。
ＳＦＬＧ（Sector Flag ）
ＰＩ１訂正のＥＣＣ訂正不能フラグである。
ＳＩＮＦ（Sector Infomation ）
セクタの先頭でＨとなるセクタ情報ストローブ信号である。
ＳＵＢ（ＳＵＢ Data ）
ＳＢＣＤ回路１３４に対して転送するＩＤとＩＥＤを含むデータである。
ＳＹＬＫ（Sync Lock ）
シンクコードが連続して３回検出されたとき、Ｈとなる信号である。
ＳＹＵＬ（Sync Unlock ）
ＳＹＬＫ信号の逆極性の信号である。
ＷＤＴ（Write Data）
ＲＡＭ１３７のライトデータバス上のデータである。
ＸＨＷＥ（Sector Header Write Enable）
ＳＢＣＤ回路１３４からＲＡＭ１３７へ書き込むセクタ情報の出力イネーブル信号である。
【００９５】
ＥＦＭ＋復調回路１３１（図２５）により復調処理が施されたデータは、ＲＡＭコントローラ１３５の制御の下、図２８に示すように、ＲＡＭ１３７に格納される。この図２８は、１ＥＣＣブロツクについて示している。ＲＡＭ１３７に格納されているデータを読み出す場合、ＲＡＭコントローラ３５は、図２８に示す行および列の値を指定することにより、所望のデータを取得することができる。すなわち、図２８において、第Ｍ行目の第Ｎバイト目にあるデータｘは、２値（Ｍ，Ｎ）を指定することによりＲＡＭ１３７から読み出すことができる。
【００９６】
ここで光デイスク２に記録されているデータセクタの先頭が、ＳＢＣＤ回路１３４において、シンクコードの種類と連続性に基づき認識されると、ＥＦＭ＋復調回路１３１により復調されたデータは、先頭データから順にＲＡＭ１３７に格納される。図２９は、このとき関係する回路の主要部分の信号のタイミングを示している。
【００９７】
すなわち、ＥＦＭ＋復調回路１３１は、図３０に示すように、シンクのロツク状態を検出している。最初にステツプＳＰ１において、図２６に示すシンクコード（ＳＹ０〜ＳＹ７）を各シンクフレームにおいて検出することができたか否かを判定する。シンクコードを検出することができた場合においては、ステツプＳＰ２に進み、変数ＳＣｌｏｃｋを１だけインクリメントするとともに、変数ＳＣ_unlockを０にセツトする。この変数ＳＣｌｏｃｋは、シンクコードが連続して検出されたときの回数を表し、変数ＳＣ_unlockは、シンクが連続して検出されなかつたときの回数を表す。
【００９８】
次に、ステツプＳＰ３において、変数ＳＣｌｏｃｋが３に等しいか否かを判定する。すなわち、シンクが連続して３回検出されたか否かを判定する。変数ＳＣｌｏｃｋが３より小さい場合においては、ステツプＳＰ１に戻り、それ以降の処理を繰り返し実行する。ステツプＳＰ３において、変数ＳＣｌｏｃｋが３に等しいと判定された場合、ロツク状態になつたものとして、ステツプＳＰ４において、ＳＹＬＫ信号をＨに設定する。そして、ステツプＳＰ５において、さらに連続して３回シンクが検出されたか否かを判定するために、変数ＳＣｌｏｃｋを２に設定し、ステツプＳＰ１に戻り、それ以降の処理を繰り返し実行する。
【００９９】
これに対して、ステツプＳＰ１において、シンクコードが検出されなかつたと判定された場合、ステツプＳＰ６に進み、変数ＳＣ_unlockを１だけインクリメントするとともに、変数ＳＣ_lockを０に設定する。ステツプＳＰ７においては、変数ＳＣ_unlockが３に等しいか否かを判定する。すなわち、シンクコードが３回連続して検出されなかつたか否かを判定する。連続して検出されなかつた回数が２以下である場合には、ステツプＳＰ１に戻り、それ以降の処理を繰り返し実行する。連続して３回シンクが検出されなかつた場合においては、ステツプＳＰ８に進み、ＳＹＬＫ信号をＬに設定する。そして、ステツプＳＰ９に進み、変数ＳＣ_unlockを２に設定して、次のシンクコードの発生タイミングにおいても、シンクコードが検出されなかつたとき、ＳＹＬＫ信号をＬに設定したままとすることができるように、変数ＳＣ_unlockを２に設定し、ステツプＳＰ１に戻る。
【０１００】
以上のようにして、ＥＦＭ＋復調回路１３１は、シンクコードを検出し、ロツク状態になつているか否かを常に監視している。
【０１０１】
なお、上述の実施例においては、検出回数をそれぞれ３回としたが、基準となる連続検出回数Ｎ_LOCKと、不連続の検出回数Ｎ_UNLOCKは、それぞれ任意の値とすることが可能である。
【０１０２】
このようにＥＦＭ＋復調回路１３１は、ＳＹＬＫ信号がＨになつたとき、すなわち、ロツク状態になつたとき、図３１のフローチヤートに示す処理を実行する。すなわち、ステツプＳＰ２１において、各セクタの先頭に配置されているシンクコードＳＹ０が検出されたか否かを判定する。シンクコードＳＹ０が検出された場合においては、ステツプＳＰ２２に進み、セクタの先頭であることを表すＳＣＳＹ信号を所定時間Ｈに設定する。次にステツプＳＰ２３に進み、ＳＹＬＫ信号がＬに変化したか否かを判定し、Ｌでなければ（Ｈのままであれば）ステツプＳＰ２１に戻り、同様の処理を繰り返し実行する。ステツプＳＰ２１において、シンクコードＳＹ０が検出されていないと判定された場合においては、ステツプＳＰ２２の処理はスキツプされる。
【０１０３】
以上のようにして、ＥＦＭ＋復調回路１３１は、各セクタの先頭において、図２９（Ａ）に示すＳＣＳＹ信号を発生する。
【０１０４】
さらに、ＥＦＭ＋復調回路１３１は、ＳＹＬＫ信号がＨになつたとき、図３２のフローチヤートに示す処理を実行する。最初に、ステツプＳＰ３１において、メインフレーム（以下、図２６の横方向の２個のシンクフレームを、まとめて１個のメインフレームと称する）のシンクコード（以下、図２６のシンクコードのうち、左側に示すシンクコードをメインフレームシンクと称する）を検出したか否かを判定する。メインフレームシンクを検出した場合においては、ステツプＳＰ３２に進み、ＥＦＭ＋復調回路１３１は図２９（Ｂ）に示すｍａｉｎ−ＦＭＳＹ信号を発生する。ステツプＳＰ３１において、メインフレームシンクが検出されていないと判定された場合においては、ステツプＳＰ３２の処理はスキツプされる。
【０１０５】
次にステツプＳＰ３３に進み、ＳＹＬＫ信号がＬに変化したか否かが判定され、変化していない場合（Ｈのままである場合）、ステツプＳＰ３１に戻り、それ以降の処理を繰り返し実行する。ＳＹＬＫ信号がＬに変化した場合においては、ｍａｉｎ−ＦＭＳＹ信号の生成処理は中止される。
【０１０６】
このようにして、ＥＦＭ＋復調回路１３１は、メインフレームシンクの周期（図２６における水平方向の２つのシンクフレームの周期）毎に、ｍａｉｎ−ＦＭＳＹ信号を発生する。
【０１０７】
ＲＡＭコントローラ１３５は、ＥＦＭ＋復調回路１３１よりＳＣＳＹ信号が入力されたとき、図２９（Ｄ）に示すように、ＭＷＥＮ信号をＨに設定し、ＲＡＭ１３７に対する、いま検出されているセクタのデータの書き込み処理を開始させる。すなわち、このときＲＡＭコントローラ１３５は、図２９（Ｅ）に示すように、内蔵するＥＦＭ＋Ｗ Ｆｒａｍｅカウンタ（図示せず）で図２６に示すメインフレームをカウントする。このカウント値は、図２６に示すメインフレームの上から順番の番号を表すことになる。
【０１０８】
また、ＲＡＭコントローラ１３５は、図２９（Ｆ）に示すように、内蔵するＰＩ１ Ｆｒａｍｅカウンタ（図示せず）により、ＲＡＭ１３７に伝送するメインフレームの番号を管理する。
【０１０９】
すなわち、図２６に示す最初のメインフレーム（番号０のメインフレーム（図２６における最上行のメインフレーム））のデータがＲＡＭ１３７に書き込まれたとき、ＥＣＣ制御回路１３６は、ＲＡＭコントローラ１３５の制御の下に、そのメインフレームのデータの供給を受ける。そして、このデータを、ＥＣＣコア回路１３８に転送し、誤り訂正処理を実行させる。すなわち、ＰＩ１処理を実行させる。ＰＩ１訂正後のデータは、再びＲＡＭ１３７に書き戻される。
【０１１０】
ＲＡＭコントローラ１３５は、このＰＩ１訂正（ＰＩ訂正の１回目）の実行の後、ＲＡＭ１３７に記憶されている番号０のメインフレームのデータの中から、ＩＤとＩＥＤデータ（ＳＵＢ）を読み出し、図２９（Ｃ）の番号０で示すＳＵＢ信号のタイミングにおいて、この番号０のメインフレームのＩＤとＩＥＤデータをデータバスを介してＳＢＣＤ回路１３４に転送させる。図２６に示すように、ＩＤとＩＥＤデータは、各セクタの先頭にのみ配置されているため、この転送処理は、番号０のメインフレームにおいてのみ実行される。ＳＢＣＤ回路１３４においては、このようにして、物理セクタのアドレス（ＩＤ）が検出される。
【０１１１】
そして、検出された物理セクタのアドレスの下位４ビツトにより、ＥＣＣブロツクの先頭セクタが検出される。
【０１１２】
図３３は、以上のＩＤの転送に続いてｂｌｏｃｋ−ｔｏｐを検出する場合のタイミング図を示しており、また、図３４はｂｌｏｃｋ−ｔｏｐ検出以降の処理を示しており、これらの図の動作については後述する。
【０１１３】
図３５は、上述したＩＤの転送のより詳細なタイミングを示すタイミング図である。図３５（Ａ）に示すように、ＲＡＭコントローラ１３５は、ＳＢＣＤ回路１３４に対して、ＲＡＭ１３７からＩＤとＩＥＤデータが読み出されるタイミングを表すＨＤＥＮ信号を出力する。このとき、ＲＡＭ１３７から、ＳＢＣＤ回路１３４に対して、第７ビツトから第０ビツトまでの合計８ビツトのリードデータＲＤＴ（図３５（Ｃ））として、ＩＤデータ（４バイト）とＩＥＤデータ（２バイト）が、１１．２８９６〔ＭHz〕の周波数のクロツクＣ１１Ｍ（図３５（Ｆ））に同期して転送される。このＩＤデータとＩＥＤデータは、ＰＩ１訂正の結果、訂正不能の状態（この場合、ＳＦＬＧ信号はＨとなる）にはなつていないことが、ＥＣＣコア回路１３８からＥＣＣ制御回路１３６に供給されているＳＦＬＧ信号（＝１）により表されている。ＳＢＣＤ回路１３４は、ＩＤ（セククアドレス）の供給を受けると、そのＩＤ（セクタ）に対応するセクタ情報ＳＩを、ホストＣＰＵ１４０からの指令（補間フラグの生成モード、スタートセクタ、エンドセクタなどの指令）に対応して生成する。例えば、ホストＣＰＵ１４０から出力が指定されたＩＤのセクタには、セクタ情報のビツト５に１を設定し、ビツト４に０を設定する。
【０１１４】
図３６は、セクタ情報（ＳＩ）の構成を示している。同図に示すように、セクタ情報の各ビツトは、以下に示す情報を有している。
【０１１５】
ビツト７：補間フラグ（ＯＵＴＦ）生成モードの設定（１：補間フラグ生成モード）
ビツト６：ＥＣＣブロツクの先頭セクタ（物理セクタアドレスの下位４ビツトが０である場合に１とされる）（１：先頭セクタ）
ビツト５：スタートセクタ（物理セクタアドレスがホストＣＰＵ１４０で指定されたスタートセクタアドレスと一致した場合は１とされる）（１：スタートセクタ）
ビツト４：エンドセクタ（物理セクタアドレスがホストＣＰＵ１４０で指定されたエンドセクタアドレスと一致した場合に１とされる）（１：エンドセクタ）
ビツト３：デスクランブル初期化アドレスのビツト３（物理セクタアドレスの第７ビツト）
ビツト２：デスクランブル初期化アドレスのビツト２（物理セクタアドレスの第６ビツト）
ビツト１：デスクランブル初期化アドレスのビツト１（物理セクタアドレスの第５ビツト）
ビツト０：デスクランブル初期化アドレスのビツト０（物理セクタアドレスの第４ビツト）
【０１１６】
この４バイトのＩＤと２バイトのＩＥＤを用いて、図３８〜図４０を参照して後述するようにチエツク処理が行われた後、図３５（Ｄ）に示すＸＨＷＥ信号が、ＥＣＣ制御回路１３６でＬにされる。このとき、ＳＢＣＤ回路１３４からＲＡＭ１３７に、８ビツトのライトデータＷＤＴとしてセクタ情報ＳＩが転送され、書き込まれる。１６セクタ分のセクタ情報は、図２８に示すように、上方の１６個のＰＩ行に対応するように格納される。従つて、所定のＰＩ行の行数を指定することにより、対応するセクタ情報を得ることができる。
【０１１７】
実際のセクタ検出は図３７（Ａ）に示すように、ホストＣＰＵ１４０によつてＳＢＣＤ回路１３４内のレジスタ（図示せず）へＢＳＡ設定モードを設定すると共に、目的とするセクタの先頭のアドレスＢＳＡ及びセクタの最後のアドレスＥＳＡとを設定し、ＳＢＣＤ回路１３４内のレジスタ（図示せず）において、再生データから抜き出し、セクタアドレスＦＷロツクしているセクタアドレスとを比較する。この比較結果により検出したセクタアドレスが目的セクタのものであることが確認されると、この比較結果はセクタ情報（ビツト４及び５）としてＲＡＭ１３７に書き戻される。
【０１１８】
さらにこのセクタ情報は、ＥＣＣ回路５０によるECC 復号の終了したECC デコードデータとともにＯＣＴＬ１３９に送出され、ECC デコードデータ出力時の制御に用いられる。このときホストＣＰＵ１４０は、ECC のインターリーブを見込んで、デイスクアクセス位置を目的とする光デイスク２上のセクタよりも前方の位置にトラツクジヤンプさせる。
また、このときホストＣＰＵ１４０によつて目的とするセクタを特定しなければ、予め、ＢＳＡ設定モードを解除しておくことで、ECC 復号データを読み出せる時点からデータ出力することができる。
【０１１９】
セクタ情報の内、ビツト４及び５はＯＣＴＬ１３９で参照され、セクタ情報のビツト５が"1" でビツト４が"0" のとき、すなわちセクタアドレスＢＳＡからＥＳＡまでのセクタが検出されている場合はホストＣＰＵ１４０の目的とするセクタのデータを出力できるように設定している。ここで、セクタアドレスＥＳＡを指定しない場合、ビツト０は、"0" を保持する。この間、ECC 復号データはリングバツフアメモリ１０に出力され続けることになる。ここで例えば、ＯＣＴＬ１３９内に設けられたデータ出力コントロールレジスタ（図示せず）を用いてビツト０及び１の状態に関係なくデータ出力を制御するようにしてもよい。
【０１２０】
ここで、図３７（Ｂ）に示すように、開始のセクタアドレスＢＳＡ及び終了のセクタアドレスＥＳＡの設定はトラツクジヤンプするとき以外にも、トラツクジヤンプ後にホストＣＰＵ１４０から再設定することも可能である。例えば、早送り操作時に要らないデータを読み飛ばすとき等、デイスク上のアクセス位置が近接している場合は、現在のセクタアドレスＳＡを認識してからセクタアドレスＢＳＡ及び又はＥＳＡを再設定する。これによりトラツクジヤンプをせずともセクタアドレスＢＳＡからのデータ出力ができる。
【０１２１】
次に、図３８〜図４０のフローチヤートを参照して、ＳＢＣＤ回路１３４におけるＩＤとＩＥＤのチエツク処理について説明する。
【０１２２】
ＳＢＣＤ回路１３４は、図３８のフローチヤートに示す処理により、ＩＥＤのチエツク結果が正常である（ＩＤにエラーがない）セクタがＮ個（この実施例の場合、３個）以上連続しているか否かを判定する。
【０１２３】
このため、最初のステツプＳＰ４１において、いま、取り込んだＩＥＤチエツクが正常であるか否かを判定する。ＩＥＤチエツクが正常である場合においては、ステツプＳＰ４２に進み、正常であるＩＤのセクタの数を表す変数ＳＡ_lockを１だけインクリメントする。そして、正常でないＩＤを有する（ＩＤにエラーがある）セクタの連続回数を表す変数ＳＡ_unlockを０に設定する。
【０１２４】
次に、ステツプＳＰ４３に進み、変数ＳＡ_lockが３に等しいか否かを判定する。ステツプＳＰ４２でインクリメントした変数ＳＡ_lockが３に等しくないと判定された場合、ステツプＳＰ４１に戻り、それ以降の処理を繰り返し実行する。ステツプＳＰ４３において、変数ＳＡ_lockが３に等しいと判定された場合、すなわち、正常なＩＤを有するセクタが３回連続して再生されたとき、ステツプＳＰ４４に進み、フラグＩＥＣＯＫをＨに設定する。ステツプＳＰ４５においては、さらに次のＩＥＤチエツクが連続して正常である回数を検出するために、変数ＳＡ_lockを２に設定し、ステツプＳＰ４１に戻り、それ以降の処理を繰り返し実行する。
【０１２５】
ステツプＳＰ４１において、ＩＥＤが正常でないと判定された場合、ステツプＳＰ４６に進み、変数ＳＡ_unlockを１だけインクリメントするとともに、変数ＳＡ_lockを０に設定する。そして、ステツプＳＰ４７において、変数ＳＡ_unlockが３に等しいか否かを判定し、等しくない場合においては、ステツプＳＰ４１に戻り、それ以降の処理を繰り返し実行する。
【０１２６】
ステツプＳＰ４７において、変数ＳＡ_unlockが３に等しいと判定された場合、すなわち、ＩＥＤチエツクが正常でないセクタが３回連続して検出されたとき、ステツプＳＰ４８に進み、フラグＩＥＣＯＫをＬに設定する。次に、ステツプＳＰ４９において、次のＩＥＤチエツクが正常でない場合に、その連続の回数が３回であることを連続して検出することができるようにするために、変数ＳＡ_unlockを２に設定し、ステツプＳＰ４１に戻り、それ以降の処理を繰り返し実行する。
【０１２７】
以上のようにして、ＳＢＣＤ回路１３４は、ＩＥＤチエツクが連続して３回以上正常である場合においては、フラグＩＥＣＯＫをＨに設定し、３回以上連続して正常でない場合においては、フラグＩＥＣＯＫをＬに設定する。
【０１２８】
ＳＢＣＤ回路１３４は、さらに図３９に示す処理により、ＩＤ（アドレス）の連続性を判定する。すなわち、１つのＥＣＣブロツク内の各セクタのＩＤは、順次１ずつインクリメントするように規定されている。そこで、この連続性を次のようにして判定する。
【０１２９】
最初に、ステツプＳＰ６１において、ＩＤ（セクタアドレス）が検出されたか否かを判定する。ＩＤが検出された場合、ステツプＳＰ６２に進み、そのＩＤを次のＩＤと比較することができるように記憶する。そして、ステツプＳＰ６３においては、今回検出したＩＤが、前回検出し、ステツプＳＰ６２において記憶したＩＤより１だけ大きいか否かを判定する。今回のＩＤが前回のＩＤより１だけ大きい場合には、ステツプＳＰ６４に進み、正しいＩＤが連続して検出されたことを示す変数Ｎ_S を１だけインクリメントする。また、ＩＤが検出されなかつたり、連続していない回数を表す変数Ｎ_NSを０に設定する。
【０１３０】
そして、ステツプＳＰ６５において、変数Ｎ_S が３と等しいか否かを判定し、等しくなければ（３回連続して１ずつインクリメントしたＩＤが検出されていなければ）、ステツプＳＰ６１に戻り、それ以降の処理を繰り返し実行する。変数Ｎ_S が３に等しいと判定された場合、ステツプＳＰ６６に進み、ＩＤが連続して正しい状態であることを表すフラグＡＳをＨに設定する。そして、ステツプＳＰ６７において、次のＩＤを検出したとき、再び連続して３回正しいＩＤが検出されたことを検出することができるように、変数Ｎ_S を２に設定し、ステツプＳＰ６１に戻り、それ以降の処理を繰り返し実行する。
【０１３１】
ステツプＳＰ６１において、ＩＤが検出されなかつたり、ステツプＳＰ６３において、今回検出したＩＤが前回検出したＩＤより１だけ大きい値になつていないと判定された場合（不連続であると判定された場合）、ステツプＳＰ６８に進み、フラグＳＡＬＫがＨであるか否かを判定する。このフラグＳＡＬＫは、図２６を参照して後述するが、ＩＥＤチエツクが３回以上連続して正常であり、かつ、ＩＤの連続性が３回以上保持されているとき、Ｈに設定されている。
【０１３２】
ステツプＳＰ６８において、フラグＳＡＬＫがＨに設定されていると判定された場合、ステツプＳＰ６９に進み、ＩＤを補間する処理を実行する。すなわち、いま、ＩＤが検出されなかつたか、あるいは、ＩＤが連続していなかつた場合であるので、前回のＩＤに１を加算したＩＤを生成し、これを検出されたＩＤに代えて使用するようにする。フラグＳＡＬＫがＬに設定されている場合においては、このような補間処理は行われず、ステツプＳＰ６９の処理はスキツプされる。
【０１３３】
次に、ステツプＳＰ７０において、変数Ｎ_NSを１だけインクリメントするとともに、変数Ｎ_S を０に設定する。そして、ステツプＳＰ７１において、変数Ｎ_NSが３と等しいか否かが判定され、等しくないと判定された場合においては、ステツプＳＰ６１に戻り、それ以降の処理を繰り返し実行する。これに対して、Ｎ_NSが３に等しいと判定された場合、ステツプＳＰ７２に進み、フラグＡＳをＬに設定する。そして、ステツプＳＰ７３において、次のＩＤが検出されなかつた場合、連続して３回検出されなかつたことを続けて検出することができるようにするために、変数Ｎ_NSを２に設定し、ステツプＳＰ６１に戻り、それ以降の処理を繰り返し実行する。
【０１３４】
以上のようにして、ＳＢＣＤ回路１３４は、ＩＤの連続性が確保されているとき、フラグＡＳをＨに設定し、確保されていないとき、Ｌに設定する。
【０１３５】
ＳＢＣＤ回路１３４は、以上のようにして生成した２つのフラグＩＥＣＯＫとＡＳを用いて、フラグＳＡＬＫを生成する。
【０１３６】
すなわち、図４０のステツプＳＰ８１においては、フラグＩＥＣＯＫがＨであるか否かが判定され、Ｈであると判定された場合、ステツプＳＰ８２に進み、フラグＡＳがＨであるか否かが判定される。ステツプＳＰ８２において、フラグＡＳがＨであると判定された場合、ステツプＳＰ８３に進み、フラグＡＳＬＫをＨに設定する。
【０１３７】
これに対して、ステツプＳＰ８１において、フラグＩＥＣＯＫがＬであると判定された場合、あるいは、ステツプＳＰ８２において、フラグＡＳがＬであると判定された場合、ステツプＳＰ８４に進み、フラグＳＡＬＫをＬに設定する。
【０１３８】
以上のようにして、ＳＢＣＤ回路３４においては、ＩＥＣが３回以上連続して正常であり、かつ、ＩＤが連続して３回以上１ずつインクリメントしている場合には、フラグＳＡＬＫがＨに設定され、ＩＥＣが連続して３回以上正常でなかつたり、あるいはＩＤが連続して３回以上不連続である場合には、フラグＳＡＬＫがＬに設定される。
【０１３９】
ホストＣＰＵ１４０は、ＳＡＬＫの状態と共に、先に述べたＩＤデータを参照して、レーザビームが現在照射されている位置（光デイスク２上のアクセス位置）を検出する。
【０１４０】
なお、ＰＩ１訂正の結果を図３８のＳＡ_lockまたはＳＡ_unlockの条件に加えることも可能である。さらに、ＳＡ_lockまたはＳＡ_unlockの回数は、前述のように３回と設定されているが、ホストＣＰＵ１４０により異なる値に設定することも可能である。
【０１４１】
ＳＡＬＫの状態が、ＳＡＬＫ＝Ｌの状態（このとき、ＳＡＬＫ＝Ｈとなる）で、ＳＹＬＫ＝Ｌ（このときＳＹＵＬ＝Ｈとなる）となると、ＲＡＭ３７に対するＥＦＭ＋復調回路３１からのＥＦＭ＋復調データの書き込みとＥＣＣの制御が、いずれもリセツトされる。その後、ｕｎｌｏｃｋ状態が解除され（ＳＡＵＬ＝Ｌとされ）、ＳＹＬＫ＝Ｈとなると、ＲＡＭ１３７に対してＥＦＭ＋復調データの書き込みが再開される。
【０１４２】
なお、ｕｎｌｏｃｋは、ホストＣＰＵ１４０により強制的に実行することも可能である。例えば、トラツク間のジヤンプ実行後にホストＣＰＵ１４０によりｕｎｌｏｃｋ状態にすることで、ＥＣＣ制御をリセツトすることもできる。
【０１４３】
また、ｕｎｌｏｃｋ状態の解除は、ホストＣＰＵ１４０により実行するか、ホストＣＰＵ１４０の介入なしに自動的に実行するかの何れかを選択することができる。
【０１４４】
ＳＹＬＫがＨの状態（ロツク状態）であり、さらに、セクタ情報のビツト６が１の状態（セクタの先頭）である場合、ＳＢＣＤ回路１３４はＳＹＬＫ＝Ｌとなるまで（ロツクがはずれるまで）、図３３に示すように、ｂｌｏｃｋ−ｔｏｐをＨの状態とする。ｂｌｏｃｋ−ｔｏｐ＝Ｌである場合は、ＳＣＳＹとｍａｉｎ−ＦＭＳＹが共にＨの状態の場合（セクタの先頭）になつたとき、ＥＦＭ＋Ｗ ｆｒａｍｅの値は、１２の次には０に設定される。すなわち、この場合、ＥＦＭ＋Ｗ ｆｒａｍｅの値は各メインフレーム毎に、０〜１２の値を繰り返す。
【０１４５】
これに対して、ｂｌｏｃｋ−ｔｏｐ＝Ｈであれば、図３４に示すように、ＥＦＭ＋Ｗ Ｆｒａｍｅの値は、その値が１３以上となつた場合でも引き続きインクリメントされる。その結果、図２８に示すように各ＥＣＣブロツクの各メインフレームのデータがＲＡＭ１３７の異なるアドレスに順次格納されることになる。
【０１４６】
以下同様にして、ＥＦＭ＋復調データのＲＡＭ１３７への書き込みが行われると共に、ＰＩ１訂正が実行される。そして、１ＥＣＣブロツクのデータ（２０８行のデータ）に対するＰＩ１訂正が終了すると、次に、ＰＯ列方向のＥＣＣ処理（ＰＯ訂正）が実行される。
【０１４７】
なお、ＰＯ列方向にデータを読み出す場合は、ＰＯ行のインターリーブ（図２３）を解除する必要がある。従つて、例えば、図２８に示す第Ｎバイト目の列を読み出す場合、先ず、インターリーブされたＰＯ行をスキツプしながら、図の上から下方向に第Ｎバイト目の列のデータを読み出した後、再度、同じ第Ｎバイト目の列のＰＯ行の符号だけを読み出し、ＥＣＣコア回路１３８に供給する。
【０１４８】
そして、ＥＣＣコア回路１３８が、ＰＯ訂正を終了すると（図２８の右端のＰＩ列（１０列）を除く１７２列全ての処理が終了すると）、次に、ＰＩ２訂正（ＰＩ訂正の２回目）を実行する。なお、ＰＩ行方向のＥＣＣ処理を２回実行するのは、エラーの訂正能力を向上させるためである。
【０１４９】
また、ＰＯ訂正では、ＰＩ１訂正の結果に基づいて生成されたエラーフラグ（ＰＩ１フラグ）に応じてイレージヤ訂正が実行される。さらに、ＰＩ２訂正においても、ＰＯ訂正の結果に応じて生成されたエラーフラグ（ＰＯフラグ）を利用してイレージヤ訂正が実行される。このようなイレージヤ訂正を行うのは、前述の場合と同様に、エラーの訂正能力を向上させるためである。
【０１５０】
ＰＩ２訂正の処理が終了したＰＩ系列のデータは、ＲＡＭ１３７からＯＣＴＬ回路１３９に転送され、メインデータに対するデスクランブル処理が、図３６に示したセクタ情報のビツト３〜ビツト０を用いて、各セクタ単位で実行される。また、このとき、ＯＣＴＬ回路１３９でＥＤＣに関する演算が行われる。そして、その演算結果や、メインデータに付加されているエラーフラグの有無により、対象となるセクタにエラーが存在するか否かが判定される。ホストＣＰＵ１４０は、その判定結果に基づいて、光デイスク２から再度データを読み出すか否かを判定する。その結果、光デイスク２から再度データを読み出すと判定した場合は、光デイスク２に対するアクセスが再度実行される。また、データの読み出しを再度行わないと判定した場合は、エラーを含むセクタのデータが多重化データ分離回路１３（図１）に出力される。
【０１５１】
ＥＣＣコア回路１３８は、汎用のリードソロモン符号エラー訂正用ＬＳＩにより構成され、符号長、パリテイ数、および訂正モード（通常訂正のみ、または、通常訂正およびイレージヤ訂正の２つのモード）などをプログラムすることが可能とされている。また、ＥＣＣコア回路１３８は、多符号連続符号化されたデータ（符号長が異なる複数の符号系列）もリアルタイムでデコードすることが可能である。なお、リードソロモン符号エラー訂正用ＬＳＩとしては、例えば、ＳＯＮＹ（商標）のＣＸＤ３０７−１１１Ｇがあり、このＬＳＩを使用して形成されたＡＳＩＣ（Application Specialized Integrated Circuit）をＥＣＣコアと呼ぶ。なお、図２５に示すＥＣＣコア回路１３８には、このＥＣＣコアが使用されている。
【０１５２】
図４１は、エラー訂正動作の実行時における信号のタイミングを示している。この図において、ＥＳＴＴ（図４１（Ａ））は、符号（ＰＩ行またはＰＯ行）の先頭を示すコントロール信号であり、また、ＥＣＤＥ（図４１（Ｂ））は、符号（ＰＩ行またはＰＯ行）の最後を示すコントロール信号である。ＥＣＹＥ（図４１（Ｃ））は、符号（ＰＩ行またはＰＯ行）サイクルの最後を示すコントロール信号である。これらはいずれも、ＲＡＭコントローラ１３５からＥＣＣ制御回路１３６を介してＥＣＣコア回路１３８に供給される。ＥＣＣコア回路１３８は、ＲＡＭ１３７から供給されるデータを、これらのコントロール信号が識別する。
【０１５３】
図４１に示すように、ＰＩ符号は、ＥＳＴＴからＥＤＣＥまでの間に、１８２個のＥＣＣＫで転送される。ＰＯ符号も、ＥＳＴＴからＥＣＤＥまでの間に、２０８個のＥＣＣＫで転送される。
【０１５４】
なお、ＰＩ行の符号とＰＯ列の符号の符号長が異なる場合、符号サイクル長をＰＩ行の符号またはＰＯ列の符号のうち、符号長の長い方（この実施例の場合、ＰＯ列の符号の２０８）に合わせることにより、訂正すべきデータ（ＥＤＴ）およびイレージヤ訂正のためのエラーフラグ（ＰＩ１フラグ、ＰＩ２フラグ、ＰＯフラグ）を、図４１に示すように、いずれの符号系列であつたとしても、同様のタイミングで入力することができる。また、符号長およびパリテイ数等のパラメータとしては任意の値を設定可能である。すなわち、設定を変更する際は、ＥＳＴＴ＝Ｈとなるタイミングで、ＥＣＣコア回路１３８に新たな設定データを供給すると、ＥＣＣコア回路１３８は供給されたデータに基づき、内部設定を自動的に変更する。
【０１５５】
データの訂正結果は、次式で示されるように、４７７ＥＣＣＫのサイクルで出力される。

【０１５６】
ここで、ＮＣＹＣはＰＩ行の符号またはＰＯ列の符号のうちで長い方の符号長を示し、また、ＰＣＹＣは長い方のパリテイ数を示している。図４１に示すように、ＯＳＴＴ（図４１（Ｄ））は、ＥＳＴＴ（図４１（Ａ））のタイミングから、データ出力サイクルの時間だけ遅延して（訂正結果出力のタイミングで）ＥＣＣコア回路１３８からＥＣＣ制御回路１３６に出力されるものであり、この実施例では、ＯＳＴＴはＥＳＴＴに対して４７７ＥＣＣＫだけ遅延されている。
【０１５７】
エラー検出処理が実行され、検出されたエラーが訂正可能であれば、ＥＣＣコア回路１３８はＥＣＣ制御回路１３６に対して、ＯＳＴＴ（図４２（Ｅ））＝ＨのタイミングでＯ．ＣＯＤＥＥＲＲ（図４２（Ｇ））＝Ｌを出力し、その後、ＥＣＯＲ（図４２（Ｆ））＝Ｈの位置に、エラーパターンを表す８ビツトのデータ（誤つたデータと排他的論理和をとつたとき正しいデータが得られるデータ）ＥＣＤ〔７：０〕（図４２（Ｈ））と、エラーポジシヨン（エラーのある位置（アドレス）を示す８ビツトのデータ）ＥＣＡ〔７：０〕（図４２（Ｉ））が出力される。
【０１５８】
なお、イレージヤ訂正モードにおいては、エラーフラグＥＦＬＧ（図４２（Ｃ））を入力したポジシヨンに対応するデータのエラーポジシヨンＥＣＡ〔７：０〕（図４２（Ｉ））データは必ず出力されるが、その位置のデータが正しい場合には、エラーパターンはＥＣＤ〔７：０〕＝００（Ｈ）となる。
【０１５９】
また、エラー訂正が不可能な場合には、そのタイミングチヤートは図示していないが、ＯＳＴＴ（図４２（Ｅ））がＨの状態になると同時に、Ｏ．ＣＯＤＥＥＲＲ（図４２（Ｇ））＝Ｈとなり、その後、ＥＣＯＲ（図４２（Ｆ））はＨの状態にはならない。また、Ｏ．ＣＯＤＥＥＲＲ（図４２（Ｇ））の出力は、ＯＳＴＴ（図４２（Ｅ））が再度Ｈの状態になるまでラツチされ、ＥＣＯＲ（図４２（Ｆ））、ＥＣＤ〔７：０〕（図４２（Ｈ））およびＥＣＡ〔７：０〕（図４２（Ｉ））は、ＯＳＴＴ（図４２（Ｅ））が次にＨの状態になるまで出力され続ける。
【０１６０】
図４３〜図４５は、ＥＣＣ処理実行時における制御のタイミング図を示している。ここで、図４３（Ｂ）、図４４（Ｂ）及び図４５（Ｂ）に示すＰＩ１−Ｒ、ＰＯ−Ｒ、または、ＰＩ２−Ｒは、それぞれ、ＰＩ１（ＰＩ訂正の１回目）、ＰＯ（ＰＯ訂正）、またはＰＩ２（ＰＩ訂正の２回目）の各系列の、エラーが訂正されるデータＥＤＴ〔７：０〕とＥＦＬＧ（図４２（Ｃ））がＲＡＭ１３７からＥＣＣ制御回路１３６を介してＥＣＣコア回路１３８に転送されるタイミングを示している。
【０１６１】
図４３（Ａ）、図４４（Ａ）及び図４５（Ａ）に示すように、ＥＦＭ＋復調回路１３１からＲＡＭ１３７に対して１ＰＩ行のデータＥＦＭ＋Ｗ（１８２バイトのデータ）を書き込むために、ＭＷＲＱ信号が１８２回供給され、これによりＲＡＭ１３７に１ＰＩ行分のＥＦＭ＋復調データが書き込まれる。そして、この１ＰＩ行分のデータの書き込みが行われる間に、既にＲＡＭ１３７に書き込みが完了しているＥＣＣブロツクのデータが読み出され、ＥＣＣ制御回路１３６を介してＥＣＣコア回路１３８に転送される。すなわち、１ＰＩ行分のデータをＲＡＭ１３７にゆつくり書き込む間に、既に書き込みが完了している他のＰＩ行またはＰＯ列のデータの読み出しが、３回迅速に行われる。さらに、セクタの先頭のＰＩ行のデータを転送する場合においては、サブコードデータ（ＩＤとＩＥＤ）の読み出しも行われる。これらの書き込みと読み出しは、一方が行われているとき、他方は中止されている。
【０１６２】
例えば、ＥＣＣブロツクのＰＩ１訂正を行う場合においては、１ＰＩ行分のデータの書き込みが行われる期間に、１ＰＩ行分のデータの読み出しが行われる。すなわち、ＲＡＭ１３７から１ＰＩ行分のデータが読み出され、ＥＣＣ制御回路１３６を介してＥＣＣコア回路１３８に転送される。なお、図４３（Ｂ）、図４４（Ｂ）及び図４５（Ｂ）においては、このＰＩ１訂正のための読み出しデータＰＩ１−Ｒの読み出しに、２０８個のＥＣＣＫを用いるようにしているが、このＥＣＣＫの数は、最長のデータ長であるＰＯ列の長さに合わせてあるためであり、ＰＩ行のデータを転送する場合には、実質的には、このうちの１８２個のＥＣＣＫのみが実際のデータ転送に利用され、残りのＥＣＣＫは、データ転送には実際には用いられない。
【０１６３】
図４６はＥＣＣ訂正処理の際のＲＡＭコントローラ１３５によるＲＡＭ１３７に対するデータの書き込み及び読み出し処理手順を示し、ＲＡＭコントローラ１３５はステツプＳＰ１０１においてＲＡＭ１３７から１ＰＩ行分のデータをＥＣＣコア回路１３８に転送する。この実施例の場合、ＥＣＣブロツクごとにＰＩ符号（パリテイ）及びＰＯ符号（パリテイ）が付加されていることにより、第１のＥＣＣブロツク分の第１回目のＰＩ系列の訂正及び書き戻しが終了するまでは同一ＥＣＣブロツクのＰＯ系列のデータＰＯ−ＲまたはＰＩ２系列の読み出しデータＰＩ２−Ｒを転送することはできない。そこで、この場合においては、次の２×２０８ＥＣＣＫのタイミングにおいては、特にデータは転送されない。そして、その次にサブコードデータ（ＳＵＢ）が存在する場合においては、これが転送される。
【０１６４】
従つてＲＡＭコントローラ１３５は、図４６のステツプＳＰ１０１及びＳＰ１０２において第１のＥＣＣブロツクの１ＰＩ行分のデータ及び必要に応じてＳＵＢコードデータの転送を順次行いながら、ステツプＳＰ１０３において第１のＥＣＣブロツクの２０８行分のＰＩ１−Ｒデータが転送されたか否かを判断し、肯定結果が得られるまで当該ステツプＳＰ１０１、ＳＰ１０２及びＳＰ１０３の処理を繰り返す。ステツプＳＰ１０３において肯定結果が得られると、このことは第１のＥＣＣブロツクの２０８ＰＩ行分のデータ転送がすべて完了したことを表しており、このときＲＡＭコントローラ１３５はステツプＳＰ１０４に移つて第１のＥＣＣブロツクに続く第２のＥＣＣブロツクのＰＩ１−Ｒの転送及び第１のＥＣＣブロツクのＰＯ−Ｒの転送を次の１８２ＭＷＲＱの期間において開始する。
【０１６５】
すなわち次の１８２ＭＷＲＱ期間においては、最初に第１のＥＣＣブロツクに続く第２のＥＣＣブロツクのＰＩ１−Ｒが転送され、次に第１のＥＣＣブロツクのＰＯ−Ｒが２回転送される（２列分のＰＯデータが転送される）。
【０１６６】
このような動作が各１８２ＭＷＲＱの期間において行われ、第１のＥＣＣブロツクの合計１７２列のＰＯデータが転送されたとき、ＲＡＭコントローラ１３５は、図４６のステツプＳＰ１０５において肯定結果を得、続くステツプＳＰ１０６において図４５に示すように第１のＥＣＣブロツクのＰＩ２系列のデータＰＩ２−Ｒを転送する。このデータＰＩ２−Ｒは、図４４（Ｂ）に示す第１のＥＣＣブロツクのデータＰＯ−Ｒの転送タイミングと同一のタイミングで転送される。このタイミングにおけるデータＰＩ１−Ｒは、次のＥＣＣブロツク（第２のＥＣＣブロツク）のデータのものとなる。このようにして第１のＥＣＣブロツクのＰＩ２−Ｒが２０８ＰＩ行分転送され、第１のＥＣＣブロツクのＰＩ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒの処理が終了すると、図４６のステツプＳＰ１０７において肯定結果が得られ、このときＲＡＭコントローラ１３５は上述のステツプＳＰ１０１に戻つて続くＥＣＣブロツクに対する処理を続ける。
【０１６７】
なお、ＥＣＣＫ（図４２（Ａ））は、データ転送期間においてのみ、ＲＡＭコントローラ１３５からＥＣＣコア回路１３８に出力される。また、上述したように、転送したデータの訂正結果は、その入力から、４７７クロツク（ＥＣＣＫ）後に出力されることになる。従つて、ある系列のデータにエラーが含まれているか否かの判定の結果（図４３（Ｃ）、図４４（Ｃ）、図４５（Ｃ））は、その系列から２つ後の系列のデータが転送される際に出力されることになる（図４３（Ｂ）、図４４（Ｂ）、図４５（Ｂ））。この出力は、後述するＥＲＲ ＦＩＦＯ回路１３６Ｂ（図４７）に格納される。
【０１６８】
以上のようにして、ＲＡＭ１３７からＥＣＣ制御回路１３６にエラー訂正すべきデータが入力されると、ＥＣＣ制御回路１３６は、その例えば１ＰＩ行分のデータのＰＩ１訂正を行い、４７７ＥＣＣＫ後に訂正結果を出力する（図４３（Ｃ）、図４４（Ｃ）、図４５（Ｃ））。この訂正結果は、後述するＥＣＣ制御回路１３６のバツフアとしてのＥＲＲ ＦＩＦＯ１３６Ｂに転送され、一時的に格納される。そして、このデータは、さらにＥＲＲ ＦＩＦＯ１３６Ｂから読み出され、エラー訂正が完了したデータとして、再びＲＡＭ１３７に転送され、図４４（Ｄ）、図４５（Ｄ）に示すように、データＰＩ１−Ｗとして書き込まれる。同様に、ＰＯ訂正あるいはＰＩ２訂正が完了したデータは、それぞれデータＰＯ−ＷまたはＰＩ２−Ｗとして、ＲＡＭ１３７に書き込まれる。
【０１６９】
このように、ＲＡＭ１３７に書き込まれたエラー訂正の完了したデータは、さらに図４３（Ｅ）、図４４（Ｅ）及び図４５（Ｅ）に示すように、１８２ＳＤＣＫの周期で各ＰＩ行毎に読み出され、ＯＣＴＬ回路１３９から出力される。
【０１７０】
図２５との対応部分に同一符号を付して示す図４７は、エラー訂正処理が実行される際の信号の流れを示すブロツク図であり、ＥＣＣ制御回路１３６は、ＥＲＲ ＣＯＵＮＴ１３６Ａ、ＥＲＲ ＦＩＦＯ１３６Ｂ、ＦＬＡＧ ＲＡＭ１３６Ｃ、およびＥＸ−ＯＲ（排他的論理和）回路１３６Ｄにより構成されている。
【０１７１】
ＥＦＭ＋復調回路１３１から出力された復調データは、ＲＡＭコントローラ１３５の制御の下、ＲＡＭ１３７に書き込まれる。各セクタの先頭に記憶されているＳＵＢデータ（ＩＤとＩＥＤ）は、ＲＡＭ１３７から読み出され、ＳＢＣＤ回路１３４に転送される。ＳＢＣＤ回路１３４は、図３６に示すようなセクタ情報ＳＩを生成する。このセクタ情報ＳＩは、ＳＢＣＤ回路１３４から転送され、ＲＡＭ１３７に書き込まれる。
【０１７２】
ＲＡＭコントローラ１３５は、ＲＡＭ１３７（記憶手段）に書き込まれている１ＰＩ行分のデータを８ビツト毎のエラー訂正データＥＤＴとして、ＥＣＣ制御回路１３６（エラー訂正手段）を介してＥＣＣコア回路１３８に供給する（図４７においては、便宜上、ＥＤＴデータがＥＣＣコア回路１３８に直接供給されるように示されている）。ＥＣＣコア回路１３８は、１ＰＩ行分のデータが供給されたとき、ＰＩ符号を用いて、８ビツトのエラー訂正データＥＣＤ（図４２（Ｈ））と、８ビツトのエラー訂正アドレスＥＣＡ（図４２（Ｉ））を生成する。このエラー訂正データＥＣＤとエラー訂正アドレスＥＣＡは、ＥＣＣコア回路１３８からＥＣＣ制御回路１３６のＥＲＲ ＦＩＦＯ（First In First Out) １３６Ｂに転送され書き込まれる。
【０１７３】
次に、実際にエラー訂正を行うためにＲＡＭコントローラ１３５は、ＲＡＭ１３７から、そのＰＩ行のデータＥＤＴを読み出し、ＥＸ−ＯＲ回路１３６Ｄに供給する。このＥＸ−ＯＲ回路１３６Ｄには、ＥＲＲ ＦＩＦＯ１３６Ｂからエラー訂正データＥＣＤとエラー訂正アドレスＥＣＡが供給される。ＥＸ−ＯＲ回路１３６Ｄは、エラー訂正アドレスＥＣＡで指定されるビツトにおいて、エラー訂正データＥＣＤとＲＡＭコントローラ１３５より読み出されたデータＥＤＴとの排他的論理和を演算することによりエラー訂正を行う。このエラー訂正の行われたデータは、ＥＸ−ＯＲ回路１３６Ｄから、ＲＡＭコントローラ１３５を介してＲＡＭ１３７に、再び書き戻される。
【０１７４】
また、ＥＣＣコア回路１３８は、ＥＣＤとＥＣＡから、図４８に示すような８ビツトデータにより構成されるエラー訂正結果ＥＲを生成し、ＥＣＣ制御回路１３６のＥＲＲ ＣＯＵＮＴ１３６Ａに供給し記憶させる。そして、この１バイトのエラー訂正結果ＥＲは、ＲＡＭコントローラ１３５を介して、ＲＡＭ１３７に、そのＰＩ行に対応して図２８に示すように書き込まれる。
【０１７５】
なお、図４８に示すエラー訂正結果ＥＲの８ビツトデータの各ビツトには、以下のような情報が格納されている。
ビツト７：訂正不能（０：訂正可能／１：訂正不能）（その系列のエラー訂正が不可能である場合に１とされる）
ビツト６：ＰＯ（０：ＰＩ／１：ＰＯ）（その系列がＰＩまたはＰＯのいずれであるかを判別するための情報ビツト）
ビツト５：ＰＩ２（０：ＰＩ１／１：ＰＩ２）（その系列がＰＩ１、またはＰＩ２のいずれであるかを判別するための情報ビツト）
ビツト４：訂正数（エラー訂正数の第５ビツト（ＭＳＢ）の値）
ビツト３：訂正数（４ビツトのエラー訂正数の第４ビツトの値）
ビツト２：訂正数（４ビツトのエラー訂正数の第３ビツトの値）
ビツト１：訂正数（４ビツトのエラー訂正数の第２ビツトの値）
ビツト０：訂正数（４ビツトのエラー訂正数の第１ビツトの値）
【０１７６】
データがＰＩ１訂正により訂正不能であつたか否かの判定結果を示すエラーフラグ（ＰＩ１フラグ）（エラー訂正結果ＥＲのビツト７）は、エラー訂正結果ＥＲの一部としてＥＲＲ ＣＯＵＮＴ１３６Ａに格納される他、ＦＬＡＧ ＲＡＭ１３６Ｃ（フラグ記憶手段）にも格納される。
以上のようなＰＩ１訂正が、図２８に示す２０８個のＰＩ行について行われる。
【０１７７】
次に、ＲＡＭコントローラ１３５は、ＲＡＭ１３７から最初のＰＯ列の２０８バイトのデータを読み出し、ＥＣＣ制御回路１３６を介して、ＥＤＴとして、ＥＣＣコア回路１３８に供給する。このＥＣＣコア回路１３８にはまた、ＦＬＡＧＲＡＭ１３６Ｃに書き込まれているＰＩ１フラグが読み出され、供給される。ＥＣＣコア回路１３８は、パターンＰＯとＰＩ１フラグを利用して、通常の訂正またはイレージヤ訂正のためのＥＣＤとＥＣＡを生成する。このＥＣＤとＥＣＡは、ＥＣＣコア回路１３８からＥＣＣ制御回路１３６のＥＲＲ ＦＩＦＯ１３６Ｂに供給され、記憶される。また、ＥＣＣコア回路１３８が、ＥＣＤとＥＣＡに基づき生成した、そのＰＯ列のエラー訂正結果ＥＲが、ＥＲＲ ＣＯＵＮＴ１３６Ａに転送され、記憶される。そして、そのうちのエラー訂正結果ＥＲのビツト７に対応するＰＯフラグは、ＦＬＡＧ ＲＡＭ１３６Ｃにも書き込まれる。
【０１７８】
ＲＡＭ１３７から読み出された、そのＰＯ列のデータＥＤＴは、ＥＸ−ＯＲ回路１３６Ｄに供給される。ＥＸ−ＯＲ回路１３６Ｄにはまた、ＥＲＲ ＦＩＦＯ１３６ＢからＥＣＤとＥＣＡが供給される。ＥＸ−ＯＲ回路１３６Ｄは、ＥＣＡにより指定されるアドレスのビツトに対応して、ＥＣＤとＥＤＴとの排他的論理和を演算し、エラー訂正を行う。エラー訂正されたデータは、ＲＡＭ１３７に書き戻される。
【０１７９】
また、そのＰＯ列のエラー訂正結果ＥＲは、ＥＲＲ ＣＯＵＮＴ１３６Ａから読み出され、ＲＡＭ１３７に書き込まれる。ＰＯ列のエラー訂正結果ＥＲは、図２８に示すように、上から順番に、１７２行のＰＩ行に対応する位置に順番に書き込まれる。
以上のＰＯ訂正が、１７２列のＰＯ列について行われる。
【０１８０】
次に、ＰＩ２訂正を行う場合においては、ＰＩ１訂正とＰＯ訂正が行われた後、最初の１ＰＩ行分のデータが、ＲＡＭ１３７からＥＤＴとして読み出され、ＥＣＣコア回路１３８に供給される。ＥＣＣコア回路１３８にはまた、ＦＬＡＧＲＡＭ１３６Ｃに書き込まれたＰＯフラグが読み出され供給される。ＥＣＣコア回路１３８は、このＰＯフラグとパリテイＰＩを用いて、ＥＣＤとＥＣＡとを生成し、これをＥＣＣ制御回路１３６をＥＲＲ ＦＩＦＯ１３６Ｂに供給する。
【０１８１】
このＥＲＲ ＦＩＦＯ１３６Ｂに書き込まれたＥＣＤとＥＣＡＨは、ＥＸ−ＯＲ回路１３６Ｄに供給され、ＲＡＭ１３７から読み出されたＰＩ行のデータと排他的論理和演算が行われ、エラー訂正が実行される。エラー訂正が完了したデータは、ＥＸ−ＯＲ回路１３６Ｄから、ＲＡＭコントローラ１３５を介してＲＡＭ１３７に書き戻される。
【０１８２】
ＥＣＣコア回路１３８はまた、ＥＣＤとＥＣＡから、エラー訂正結果ＥＲを生成し、ＥＣＣ制御回路１３６のＥＲＲ ＣＯＵＮＴ１３６Ａに供給し記憶させる。このうちのビツト７に対応するＰＩ２フラグは、ＦＬＡＧ ＲＡＭ１３６Ｃにも書き込まれる。
【０１８３】
ＥＲＲ ＣＯＵＮＴ１３６Ａに書き込まれたＰＩ２行のエラー訂正結果ＥＲは、ＥＲＲ ＣＯＵＮＴ１３６Ａから読み出され、ＲＡＭ１３７に書き込まれる。このＰＩ２行のエラー訂正結果ＥＲは、図２８に示すように、ＥＣＣブロツクの２０８行の各ＰＩ行に対応する位置に書き込まれる。
以上のようなＰＩ２訂正が、２０８行のＰＩ行すべてについて行われる。
【０１８４】
図４９は、ＲＡＭ１３７にアクセスする際のバスアービトレーシヨン（調停）の様子を示すタイミング図である。この図４９において、ＥＦＭＲＥＱ（図４９（Ａ））は、ＥＦＭ＋復調回路１３１がＥＦＭ＋復調データのＲＡＭ１３７への書き込みを要求する際に、ＲＡＭコントローラ１３５に対して出力する信号である。ＯＵＴＲＥＱ（図４９（Ｂ））は、ＯＣＴＬ回路１３９が、ＥＣＣ処理が施されたデータのＲＡＭ１３７からの読み出しを要求する際に、ＲＡＭコントローラ１３５に出力する信号である。また、ＥＣＣＲＥＱ（図４９（Ｃ））は、ＥＣＣ制御回路１３６がＥＣＣコア回路１３８に対してデータを転送し、エラー訂正をさせるためにＲＡＭ１３７にアクセスしたり、エラー訂正が施されたデータを得るためにＲＡＭ１３７にアクセスしたり、または、ＳＢＣＤ回路１３４に対してＳＵＢ転送（ＩＤとＩＥＤのＲＡＭコントローラ１３５に出力される信号である。
【０１８５】
ＲＡＭコントローラ１３５は、これら３つの信号に対して優先順位（Priority Level）を予め設定しており、これらの要求が同時になされた場合には、その優先順位に従つて、ＲＡＭ１３７のアクセス権を認めるＡＣＫ（認可）信号を順次出力する。ＥＦＭＡＣＫ（図４９（Ｄ））、ＯＵＴＡＣＫ（図４９（Ｅ））、ＥＣＣＡＣＫ（図４９（Ｆ））は、それぞれ、ＥＦＭＲＥＱ、ＯＵＴＲＥＱ、または、ＥＣＣＲＥＱに対する認可信号である。この実施例において、前述の優先順位は、ＯＵＴＲＥＱ、ＥＦＭＲＥＱ、ＥＣＣＲＥＱの順とされている。従つて、図４９に示すように、ＲＡＭコントローラ１３５は、この順位に従つて、ＲＥＱ信号に対するＡＣＫ信号を出力している。これらの信号は、システムクロツクとしてのＣ１１Ｍ（図４９（Ｇ））に同期して授受される。
【０１８６】
このように、本実施例において、ＲＡＭ１３７のアクセス権は、所定のサイクル毎にＥＦＭＲＥＱ、ＥＣＣＲＥＱ、ＯＵＴＲＥＱの何れか１つに対応して与えられる。しかし、このサイクルは、ＲＡＭ１３７の構成、種類、または、アクセスのスピードに対応して変更することも可能である。
【０１８７】
図５０は、１ＥＣＣブロツクのデータに対してＰＩ１訂正、ＰＩ２訂正、およびＰＯ訂正を実行する場合に、ＲＡＭ１３７がアクセスされる回数を示している。この図５０に示すように、ＰＩ１訂正、ＰＯ訂正およびＰＩ２訂正を実行した場合に必要となるＲＡＭ１３７のアクセスの回数は、１ＥＣＣブロツクあたり２１４７１６回であり、１メインフレームの平均は１０３３回となる。例えば、ＥＦＭ＋復調データの書き込み動作時におけるＲＡＭ３７のアクセス回数は、１メインフレームあたり１８２回であり、ＥＣＣの実行サイクル長は２０８バイト（２０８メインフレーム）とされているので、３７８５６（＝１８２×２０８）回が１ブロツクあたりに必要なアクセス回数となる。このようにして各動作について必要なアクセス回数を算出し、これらの合計をとつたものが前述の値となる。
【０１８８】
図５１は、ＲＡＭ１３７からＯＣＴＬ回路１３９を介してエラー訂正結果ＥＲのデータを出力するタイミングを示すタイミング図である。この図は、図４３（Ｅ）、図４４（Ｅ）、図４５（Ｅ）の１８２ＳＤＣＫの期間に先行する部分を、時間軸を拡大して示している。この図において、ＳＤＣＫ（図５１（Ａ））はＥＲのデータをストリームデータとして出力する場合のクロツク信号を示す。ＳＩＮＦ（図５１（Ｂ））はセクタ情報ストローブ信号であり、セクタの先頭においてＳＩＮＦ＝Ｈとなると共に、転送されるデータがセクタ情報（ＳＩ）であることを示す。ＥＳＴＢ（図５１（Ｃ））は、エラー訂正結果ストローブ信号であり、ＥＳＴＢ＝Ｈとなることによりエラー訂正結果ＥＲが転送されることを示す。なお、各ＰＩ行においてエラー訂正結果ＥＲは、ＰＩ１訂正、ＰＯ訂正、およびＰＩ２訂正のそれぞれに対して１バイトずつ割り当てられているので、合計で３バイトとられる。これらのデータは図２８に格納されている順序で出力されるので、エラー訂正結果ＥＲのビツト５及び６（図４８）を調べることにより、どの系列の結果（データ）であるのかを判定することができる。また、ＰＯ訂正の結果が出力されないＰＩ行では、ＰＯ訂正の結果を出力するタイミングでＥＳＴＢ＝Ｌとされる。
【０１８９】
ＤＳＴＢ（図５１（Ｄ））は、信号ＳＤ〔７：０〕（図５１（Ｅ））がメインデータであるときにＤＳＴＢ＝Ｈとされるデータストローブ信号である。ＳＩＮＦ、ＥＳＴＢ、またはＤＳＴＢの３つの信号は、ＯＣＴＬ回路１３９により生成される。なお、図５１（Ｅ）に示すように、セクタ情報ＳＩとエラー訂正結果ＥＲは、１８２ＳＤＣＫによりＰＩ行方向のデータを送出する直前に出力される。
【０１９０】
ＯＵＴＦ（補間フラグ）（図５１（Ｆ））は、メインデータに対するエラーフラグであり、図４７のＦＬＡＧ ＲＡＭ１３６Ｃに格納されているＰＩとＰＯの訂正不能フラグに基づき、エラーのあるメインデータに対して補間フラグで付加されて、出力されることになる。
【０１９１】
ＯＣＴＬ回路１３９は、デコードが終了したセクタのデータが、出力されるべきデータであるか否かを、ＳＢＣＤ回路１３４が生成したセクタ情報のビツト４、５（図３６）より判定する。セクタ情報のビツト４、５は、図３６に示すように、エンドセクタとスタートセクタとをそれぞれ示している。従つて、ＯＣＴＬ回路１３９は、ビツト４＝０かつビツト５＝１であるセクタのデータを、出力が指定された（出力されるべき）セクタのデータとして、出力する。
【０１９２】
また、ＯＣＴＬ回路１３９は、例えば、メインデータのエラーフラグの有無やＥＤＣの結果などが、ホストＣＰＵ１４０により予め設定された条件を満足するか否かも判定し、満足する場合、デコードデータを出力する。もし、設定された出力条件が満たされない場合には、デコードデータの出力を停止し、ホストＣＰＵ１４０に異常を知らせる。
【０１９３】
データの出力条件は、例えば次のように設定される。
（１）出力を指定されたセクタのデータである。
（２）ＥＣＣ結果からエラーが検出されない。
（３）メインデータにエラーフラグが全く付加されていない。
出力条件がこのように設定された場合、これらの条件を全て満足するデータが最終的に出力される。また、以上の条件に拘らず、ホストＣＰＵ１４０により強制的に出力を禁止することができる。
【０１９４】
ＯＣＴＬ回路１３９は、図５２に示すようなセクタ・データの出力手順に従つてメインデータとセクタ情報ＳＩ及びエラー訂正結果ＥＲを順次出力する。
まずＯＣＴＬ回路１３９は、ステツプＳＰ１１１においてＯＣＴＬ回路１３９にてセクタ情報ＳＩ（図３６）のビツト４に格納されたエンドセクタ検出の結果及びビツト５に格納されているスタートセクタ検出の結果を解析して、ビツト４が０で、かつビツト５が１であるセクタ・データを出力されるべきセクタ・データであると判断する。
これにより次のステツプＳＰ１１２において、デコードデータが出力されるべきデータではないと判断された場合はステツプＳＰ１１４に移つてデータの出力を停止する。またデコードデータが出力条件を満たした出力されるべきデータであると判断された場合はステツプＳＰ１１３に進む。
【０１９５】
ＯＣＴＬ回路１３９はステツプＳＰ１１３において、出力データの各ストローブ信号を生成してセクタ情報ＳＩのストローブ信号ＳＩＮＦ（図５１（Ｂ））、エラー訂正結果ＥＲのストローブ信号ＥＳＴＢ（図５１（Ｃ））、メインデータのストローブ信号ＤＳＴＢ（図５１（Ｄ））を順で出力する。この結果、ＯＣＴＬ回路１３９は次のステツプＳＰ１１５でセクタ情報ＳＩ、エラー訂正結果ＥＲ及びメインデータ（Ｄ０、Ｄ１、Ｄ２……）の順でデータ出力し、全てのセクタ・データを出力し終えるとセクタ・データの出力手順を終了する。
【０１９６】
（２−３）第２実施例の動作及び効果
以上の構成において、１８２ＭＷＲＱ期間内にＲＡＭ１３７からＥＣＣコア回路１３８に転送されるデータ（ＰＩ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ（図４３、図４４、図４５））は、転送用クロツク（ＥＣＣＫ）に応じてＲＡＭ１３７から読み出される。このとき各データ（ＰＩ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ）の転送区間相互の間にそれぞれ所定期間だけ転送用クロツク（ＥＣＣＫ）を停止させることにより、当該停止期間においてはデータ（ＰＩ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ）の転送が停止される。すなわち、各データ（ＰＩ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ）の間には所定期間だけデータの転送が行われない期間が形成される。
【０１９７】
この期間において、ＲＡＭコントローラ１３５は、ＰＩ１訂正（ＰＩ１−Ｗ）の実行後、ＲＡＭ１３７内の番号０のメインフレームに格納されているセクタアドレス情報（ＩＤ）及びＩＤに対するエラー検出符号（ＩＥＤ）をＳＵＢ（図４３（Ｂ）、図４５（Ｂ））のタイミングで読み出してＳＢＣＤ回路１３４に転送させる。ＳＢＣＤ回路１３４は、セクタアドレス情報ＩＤを検出すると、そのセクタの開始セクタアドレスＢＳＡ及び終了セクタアドレスＥＳＡと、ホストＣＰＵ１４０によつて予め指定されている出力すべき目的セクタのセクタアドレスとを比較する。すなわちそのセクタが目的セクタであつたときは、その目的セクタの開始セクタアドレスＢＳＡであることを示すためにセクタ情報ＳＩのビツト５を”１”に設定し、さらに終了セクタアドレスＥＳＡの検出ビツト４を”０”に設定する。そしてＳＢＣＤ回路１３４は、セクタアドレス情報ＩＤを検出したセクタデータが目的セクタか否かをセクタ情報ＳＩのビツト４及び５に設定した後、そのセクタ情報ＳＩを所定のＰＩ行に対応するようにＲＡＭ１３７内に設けられた僅かな領域内に格納する。
【０１９８】
ここでＲＡＭコントローラ１３５は、ＥＦＭ＋復調データのＲＡＭ１３７への書き込みの際にＥＣＣ回路５０においてデコード処理されたセクタデータをＯＣＴＬ回路１３９に転送する。
ＯＣＴＬ回路１３９は、転送されてくるセクタデータの中にセクタ情報ＳＩを検出すると、セクタ情報ＳＩのビツト４及び５の情報に応じてそのセクタデータが目的セクタであるか否かを判別して次段のリングバツフアメモリ１０に対する出力を制御する。
【０１９９】
このようにＳＢＣＤ回路１３４において、開始のセクタアドレスＢＳＡ及び終了のセクタアドレスＥＳＡを検出して予めホストＣＰＵ１４０によつて設定されている目的セクタであるか否かに関するセクタ情報ＳＩを生成してＲＡＭ１３７内に設けられた僅かな領域内に格納しておくことにより、デコードデータの出力時、ＯＣＴＬ回路１３９においてセクタ情報ＳＩに基づいてデコードデータの出力を制御し得る。
これにより例えば、検出したセクタアドレス情報ＩＤをもとにしてホストＣＰＵ１４０によつて予め設定しておいた目的セクタのセクタアドレスとの比較処理ステツプを省略し得る。
【０２００】
以上の構成によれば、ＥＣＣ復号したＥＣＣブロツクデータのメインデータを次段のリングバツフアメモリ１０に出力する場合、前もつてＳＢＣＤ回路１３４において、ＥＣＣ復号時にセクタデータが目的セクタであるか否かの情報をセクタ情報ＳＩのビツト４及び５に記録しておくようにしたことにより、データ出力時に、再びセクタアドレス情報ＩＤと目的セクタのセクタアドレスとを比較してデータ出力の可否を判定するステツプを省くことができる。
かくしてセクタ単位のＥＣＣデコードを出力する場合、ＥＣＣデコードデータからセクタアドレス情報ＩＤを検出してセクタアドレスとの比較処理をするための回路を新たに設ける必要がなくなり、全体の回路構成を簡略化し得ると共に、セクタデータに対するアクセスを高速かつ確実になし得る。
【０２０１】
さらに上述の実施例によれば、ＲＡＭ１３７内に設けられた僅かな領域内にセクタ情報ＳＩを格納しておくようにしたことにより、特別にセクタ検出用のメモリ領域を設けずとも良く、これによりメモリ容量を節約し得る。
【０２０２】
さらに上述の実施例によれば、ＰＩ系列及びＰＯ系列によつてブロツク化してＥＣＣ処理するようにしたことにより、Ｃ１系列及びＣ２系列によるＥＣＣ符号化のときのように次のＥＣＣブロツクに跨がつた斜め方向のＣ２系列の復号終了を待たずに１ＥＣＣブロツクのデコード終了時に、直ちにリングバツフアメモリ１０へのデータ出力の可否を判断することができる。
【０２０３】
（３）他の実施例
なお上述の実施例においては、Ｃ１／Ｃ２畳み込み・リードソロモン符号化、又は行方向に誤り訂正内符号を付加すると共に列方向に誤り訂正外符号を付加して符号化したデータを復号した場合について述べたが、本発明はこれに限らず、広く一般にインタリーブ又はクロス・インタリーブにより誤り訂正符号が付加された符号化データの復号に適用し得る。
また上述の実施例においては、符号化データを誤り訂正符号とした場合について述べたが、本発明はこれに限らず、広く一般に符号化データを復号するのに用いることができる。
【０２０４】
さらに上述の実施例においては、データ再生装置４０によつて光デイスク２に記録された符号化データを復号して再生する場合について述べたが、本発明はこれに限らず、一般に符号化データを記録した記録媒体から符号化データを読み出し、復号して再生する場合に適用し得る。
【０２０５】
【発明の効果】
上述のように本発明によれば、符号化データの復号処理とは独立して、当該符号化データより得られる復号データの出力可否を当該符号化データの復号処理途中で判定しておくと共に、当該判定の結果を示すデータ情報を符号化データ及び複合化データを記憶するメモリに記憶しておくことにより、データ情報を記憶し得るわずかな領域をメモリに別途確保しておくだけで、符号化データの復号処理終了後に復号データの出力可否の判定処理を行う場合と比べて迅速に復号データの出力を開始することができ、かくしてメモリ容量をほとんど増やすことなく、一段と迅速に復号データの出力を開始することができるデータ復号装置及びデータ復号方法を実現できる。
【０２０６】
また同様に、符号化データの復号処理とは独立して、当該符号化データより得られる復号データの出力可否を当該符号化データの復号処理途中で判定しておくと共に、当該判定の結果を示すデータ情報を符号化データ及び複合化データを記憶するメモリに記憶しておくことにより、データ情報を記憶し得るわずかな領域をメモリに別途確保しておくだけで、符号化データの復号処理終了後に復号データの出力可否の判定処理を行う場合と比べて迅速に復号データの出力を開始することができ、かくしてメモリ容量をほとんど増やすことなく、復号データの再生が一段と迅速になし得るデータ再生装置を実現できる。
【図面の簡単な説明】
【図１】データ再生装置の全体構成を示すブロツク図である。
【図２】図１のＥＣＣ回路の構成を示すブロツク図である。
【図３】図１の復調回路、セクタ検出回路及びＥＣＣ回路の接続の説明に供するブロツク図である。
【図４】図２のＲＡＭに格納するデータの説明に供する略線図である。
【図５】図２のＥＣＣ回路によるECC 結果の説明に供する略線図である。
【図６】図２のＥＣＣ回路によるECC 復号の実行制御の説明に供するタイミングチヤートである。
【図７】図２のＥＣＣ回路によるエラー出力の説明に供するタイミングチヤートである。
【図８】図２のＥＣＣ回路のＲＡＭに対するアクセスの説明に供する表である。
【図９】図２のＥＣＣ回路のＲＡＭに対するアクセスの優先順位の説明に供するタイミングチヤートである。
【図１０】再生データのフレーム構成を示す略線図である。
【図１１】復調データのセクタフオーマツトの説明に供する略線図である。
【図１２】セクタ情報の説明に供する図表である。
【図１３】セクタアドレスの設定の説明に供するタイミングチヤートである。
【図１４】セクタ検出及びデータ出力の説明に供するタイミングチヤートである。
【図１５】セクタ検出及びデータ出力の説明に供するタイミングチヤートである。
【図１６】セクタ検出及びデータ出力の説明に供するタイミングチヤートである。
【図１７】セクタ検出及びデータ出力の説明に供するタイミングチヤートである。
【図１８】セクタ検出及びデータ出力の説明に供するタイミングチヤートである。
【図１９】セクタ検出及びデータ出力の説明に供するタイミングチヤートである。
【図２０】セクタ検出及びデータ出力の説明に供するタイミングチヤートである。
【図２１】第２実施例のセクタデータの構成を示す略線図である。
【図２２】第２実施例のＥＣＣブロツクの構成を示す略線図である。
【図２３】第２実施例のＰＯパリテイ（外符号）のインターリーブを示す略線図である。
【図２４】第２実施例のＥＦＭ変調前の32Ｋバイトブロツクのデータ構成を示す略線図である。
【図２５】第２実施例の復調回路系の構成を示すブロツク図である。
【図２６】第２実施例のＥＦＭ変調号の物理セクタの構成を示す略線図である。
【図２７】第２実施例の各セクタのデータ構成を示す略線図である。
【図２８】第２実施例のＲＡＭへの格納状態の説明に供する略線図である。
【図２９】第２実施例のＥＦＭ復調出力のＲＡＭへの書込み動作を示す信号波形図である。
【図３０】第２実施例のロツク検出処理手順を示すフローチヤートである。
【図３１】第２実施例のＳＣＳＹ信号の生成処理手順を示すフローチヤートである。
【図３２】第２実施例のmain-FMSY 信号の発生処理手順を示すフローチヤートである。
【図３３】第２実施例のblock-top の検出動作の説明に供する信号波形図である。
【図３４】第２実施例のblock-top の検出後の処理動作の説明に供する信号波形図である。
【図３５】第２実施例のＳＵＢの転送動作の説明に供する信号波形図である。
【図３６】第２実施例のセクタ情報の構成を示す略線図である。
【図３７】第２実施例のセクタアドレスの設定の説明に供するタイミングチヤートである。
【図３８】第２実施例のＩＥＤの連続正常検出判定処理手順を示すフローチヤートである。
【図３９】第２実施例のＩＤ（アドレス）の連続判定処理手順を示すフローチヤートである。
【図４０】第２実施例のＳＡＬＫ生成処理手順を示すフローチヤートである。
【図４１】第２実施例のエラー訂正動作の説明に供する信号波形図である。
【図４２】第２実施例のエラー訂正動作の説明に供する信号波形図である。
【図４３】第２実施例のＥＣＣ処理の制御動作の説明に供するタイミングチヤートである。
【図４４】第２実施例のＥＣＣ処理の制御動作の説明に供するタイミングチヤートである。
【図４５】第２実施例のＥＣＣ処理の制御動作の説明に供するタイミングチヤートである。
【図４６】第２実施例のＥＣＣ処理のＲＡＭコントローラの処理手順を示すフローチヤートである。
【図４７】第２実施例のエラー訂正回路系の構成を示すブロツク図である。
【図４８】第２実施例のエラー訂正結果を示す略線図である。
【図４９】第２実施例のバスアービトレーシヨンの説明に供する信号波形図である。
【図５０】第２実施例の１ＥＣＣブロツク訂正におけるＲＡＭのアクセス回数を示す略線図である。
【図５１】第２実施例のエラー訂正結果の出力の説明に供する信号波形図である。
【図５２】第２実施例のセクタデータの出力の説明に供するフローチヤートである。
【図５３】従来のデータ再生装置を示すブロツク図である。
【図５４】図５３のＥＣＣ回路を示すブロツク図である。
【図５５】図５４のＥＣＣ回路によるECC 復号の説明に供する略線図である。
【図５６】図５４のＥＣＣ回路によるECC 復号の説明に供する略線図である。
【図５７】図５４のＥＣＣ回路によるECC 復号の説明に供する略線図である。
【図５８】図５４のＥＣＣ回路によるECC 復号の説明に供する略線図である。
【符号の説明】
１、４０……データ再生装置、２……光デイスク、３……ピツクアツプ、４……システムコントローラ、５、３５……復調回路系、６……復調回路、７……セクタ検出回路、８、５０……ＥＣＣ回路、９……トラツクジヤンプ判定回路、１０……リングバツフアメモリ、１１……リングバツフア制御回路、１３……多重化データ分離回路、１４……ヘツダ分離回路、１５……分離回路制御回路、１６……スイツチング回路、１７……ビデオコードバツフア、１８……ビデオデコーダ、１９……オーデイオコードバツフア、２０……オーデイオデコーダ、２２……トラツキングサーボ回路、２４、２６、２８、３０、５１……ＲＡＭ、２５、２７、２９、５２……ＥＣＣデコーダ、４２……ＲＦ処理回路、４４、１３１……ＥＦＭ＋復調回路、４６……ＣＬＶ制御回路、４８……ＲＭＩＦ、５３……エラーレジスタ、５４……ＥＣＣ制御部、５５……ＥＣＣ復号部、５６、１３９……ＯＣＴＬ回路、１３４……ＳＢＣＤ回路、１３５……ＲＡＭコントローラ、１３６……ＥＣＣ制御回路、１３７……ＲＡＭ、１３８……ＥＣＣコア回路、１４０……ホストＣＰＵ。[0001]
【table of contents】
The present invention will be described in the following order.
TECHNICAL FIELD OF THE INVENTION
Conventional technology (FIGS. 53 to 57)
Problems to be solved by the invention
Means for solving the problem
BEST MODE FOR CARRYING OUT THE INVENTION (FIGS. 1 to 52)
(1) 1st Example (FIGS. 1-20)
(1-1) Overall configuration of data reproducing apparatus (FIG. 1)
(1-2) ECC circuit and ECC decoding (FIGS. 2 to 9)
(1-3) Sector detection (FIGS. 10 to 20)
(2) Second embodiment
(2-1) Record data format (FIGS. 21 to 24)
(2-2) Data reproducing apparatus and ECC decoding (FIGS. 1, 25 to 52)
(2-3) Operation and effect of the second embodiment (FIGS. 43 to 45)
(3) Other embodiments
The invention's effect
[0002]
BACKGROUND OF THE INVENTION
The present invention relates to a data decoding apparatus and method, and a data reproducing apparatus, and is suitable for use, for example, for reproducing a moving image which has been digitized and recorded on a disk.
[0003]
[Prior art]
Conventionally, for example, there is a disc in which a moving image according to MPEG (Moving Pictures Expert Group) standard is digitized and recorded at a variable rate.
The MPEG used here is an I-picture (Intra-Picture) that is an intra-frame code image, a P-picture (Predictive-Picture) that is an inter-frame forward prediction encoded image, and a bi-directional prediction code. Three types of B-pictures (Bidirectionally predictive-pictures), which are converted images, are defined, and a screen group structure GOP (Group Of Pictures) is formed by these three images.
Similarly, the MPEG standard is applied to the audio data, but the audio data is also digitized and compression encoded by, for example, ATRAC (Aditive TRansform Acoustic Coding) other than MPEG. Incidentally, ATRAC is a trademark.
[0004]
FIG. 53 shows a data decoding apparatus 1 for reproducing data recorded on a disk at a variable rate. The data decoding apparatus 1 irradiates the data recorded on the optical disk 2 with a laser beam by the pickup 3 and reproduces it from the reflected light. The reproduction signal S1 output from the pickup 3 is input to the demodulation circuit 6 of the decoding circuit system 5 controlled by the system controller 4 and demodulated. The data demodulated by the demodulating circuit 6 is input to an ECC (Error Correction Code) circuit 8 via a sector detecting circuit 7, and error detection and error correction are executed.
[0005]
Here, when the sector detection circuit 7 does not normally detect the sector number which is the address assigned to the sector of the optical disk 2, a sector number abnormality signal is output to the track jump determination circuit 9. The ECC circuit 8 outputs an error occurrence signal to the track jump determination circuit 9 when uncorrectable data occurs. The error-corrected data is sent from the ECC circuit 8 to the ring buffer memory 10 and recorded.
[0006]
At this time, the ring buffer control circuit 11 reads an address for each sector from the output of the sector detection circuit 7 and designates a write address (hereinafter referred to as a write pointer WP) on the ring buffer memory 10 corresponding to the address.
Further, the ring buffer control circuit 11 controlled by the system controller 4 is based on the code request signal R10 from the multiplexed data separation circuit 13 at the subsequent stage, and the read address of the data written in the ring buffer memory 10 (hereinafter referred to as “the buffer address”). The read pointer RP is designated, and data is read from the read pointer RP and supplied to the multiplexed data separation circuit 13.
[0007]
Here, the header separation circuit 14 of the multiplexed data separation circuit 13 separates the packet header and the packet header from the data supplied from the ring buffer memory 10 and supplies them to the separation circuit control circuit 15. The separation circuit control circuit 15 sequentially switches and connects the input terminal G and the output terminals (switched terminals) H1 and H2 of the switching circuit 16 in accordance with the stream ID (Stream IDentifier) information of the packet header supplied from the header separation circuit 11. By doing so, the time-division multiplexed data is correctly separated and supplied to the corresponding code buffer.
[0008]
Here, the video code buffer 17 generates a code request R1 to the multiplexed data separation circuit 13 according to the remaining amount of the internal code buffer. The received data is stored. Further, it receives a code request R1 from the video decoder 18 and outputs internal data. The video decoder 18 reproduces a video signal from the supplied data and outputs it from the output terminal OUT1.
[0009]
The audio code buffer 19 generates a code request R2 to the multiplexed data separation circuit 13 according to the remaining amount of the internal code buffer. The received data is stored. Further, it receives a code request R2 from the audio decoder 20 and outputs internal data. The audio decoder 20 reproduces an audio signal from the supplied data and outputs it from the output terminal OUT2.
[0010]
Thus, the video decoder 18 requests data from the video code buffer 17, the video code buffer 17 issues a request to the multiplexed data separation circuit 13, and the multiplexed data separation circuit 13 sends the request to the ring buffer control circuit 11. Make a request. At this time, data flows from the ring buffer memory 10 in the opposite direction to the request.
[0011]
Here, data decoding in the demodulation circuit system 5 will be described. First, the reproduction signal S1 read from the disk 2 is converted into a binarized signal by RF processing in the demodulation circuit 6, and rough servo is applied based on the measurement result of the mark length of the signal S1. Here, when the sector detection circuit 7 detects a sync header with EFM + as an interface of the system controller 4, a PLL (Phase Locked Loop) servo is applied. Thereafter, when the sync header is detected several times in succession, the EFM + demodulated data S2 is deinterleaved (hereinafter referred to as deinterleaving).
[0012]
As shown in FIG. 54, the EFM + demodulated data S2 sent to the ECC circuit 8 is first stored in the RAM 24 and then C1 / C2 convolutional / Reed-Solomon code (CIRC Plus) in the ECC decoders 25, 27 and 29. ECC decoding is executed for the three sequences C11 (first C1 sequence), C2, and C12 (second C1 sequence).
[0013]
For example, as shown in FIG. 55, the ECC decoding in the ECC circuit 8 writes the EFM + demodulated data S2 to the RAM 24 in the order of 00, 01, to A8, A9, (EFM Write), and the EFM + demodulated data to the RAM 24. When two frames are stored, ECC decoding of the deinterleaved C1 sequence data is performed by transferring the data to the ECC decoder 25 in the order of 00 ′, 02 ′, ˜A8 ′, 01, 03, and ˜A9 of frame 1. Execute.
Here, in error correction, the error position and the correction pattern are read from the ECC decoder 25, and data with error is read from the RAM 24 (C1 read), and exclusive OR with the correction pattern is performed, as shown in FIG. Then, it is executed by writing back to the RAM 26 again (C1 Write). Here, ECC decoding of the C1 sequence is executed by the ECC decoder 25 for the C2 code sequence length.
[0014]
When the ECC decoding of the C1 sequence is executed for the C2 code sequence length, the ECC decoding of the C2 sequence can be executed. Next, the data on the RAM 26 is read in the order of 00 ′, 01 ′, 02 ′, 03 ′, to A9 ′ (C2 read), and the ECC decoder 27 executes ECC decoding of the C2 sequence. Here, the erasure correction can be performed by transferring the uncorrectable flag for each frame to the subsequent ECC decoder in synchronization with the data. For C2 series erasure correction, the C1 uncorrectable flag is used. The error correction operation is the same as in C1.
As shown in FIG. 57, when the C2 sequence ECC decoding result is written in the RAM 28 (C2 Write), and the C2 sequence ECC decoding is executed for the C1 code sequence length, the C12 sequence ECC decoding can be performed. 29, the ECC decoding of the C12 sequence is executed (C12 read) which is read in the order of 00 ′, 01, 02, 03, to A9.
[0015]
Here, for the erasure correction of the C12 series, the C2 uncorrectable flag is used. When the C12 error correction is completed, the ECC decoding results of the C12 series are written in the RAM 30 in the order of 00, 01, 02, 03, to A9 as shown in FIG. In this way, the decoded data of the ECC sequences C11, C2, and C12 are stored in the RAM 30, and are read out in the order of 00, 01, 02, 03, to A9 (OUT read), descrambled, Data is sent to the buffer memory 10, and necessary sector data is written thereby.
[0016]
Here, the target sector to which the output data to be read belongs is detected by extracting the sector address from the reproduction data stored in a memory different from the memory used for ECC decoding. That is, in order to detect the sector address, the memory for deinterleaving the previous stage (RAM 24) and the ECC decoding memory (RAMs 26, 28, and 30) are allocated so that the sector address comes to the head in sector address units. In this way, the sector address is detected from the reproduction data read out on the memory and used as position information when the system controller 4 accesses the optical disk 2.
[0017]
Actually, the ECC decoded data S10 ECC-decoded by the ECC circuit 8 is compared and determined by the ring buffer control circuit 11 between the detected sector address and the target sector address set by the system controller 4, and the addresses match. If so, the ECC decrypted data is written into the ring buffer memory 10.
[0018]
In this ECC decoding method, an ECC interleave is estimated for a target sector by disk access, a sector several sectors before is detected, and the EFM + demodulated reproduction data is set to the start of the sector in the ECC decoding memory. Are written in correspondence with each other, and ECC decoding is executed to write the decoded data into the ring buffer memory 10.
[0019]
[Problems to be solved by the invention]
When decoding the interleaved encoded data here, the time required for ECC decoding between the sector address recognition for disk access by the system controller 4 and the sector address of the sector data output after ECC decoding. A minute shift occurs. Because of this discrepancy, when the sector address is recognized at the time of disk access, since ECC decoding of the sector has not been executed yet, it is determined whether or not the ECC decoded data S10 is always written to the ring buffer memory 10. There was a problem that I could not do it.
[0020]
In addition, when decoding interleaved encoded data, a memory for detecting the target sector and a storage medium such as a memory necessary for ECC decoding are required separately, so the memory capacity becomes relatively large. There was a problem.
In addition, in order to recognize the sector, the deinterleaved data is first written to the RAM 24 of the decoding memory in an arbitrary sector unit. At this time, the reproduction data read from the optical disk 2 is changed from the head of the memory to the head of the sector. In order to store them in correspondence, it is necessary to prepare a memory capacity corresponding to N times the sector.
[0021]
Further, at the stage of writing to the ring buffer memory 10, since the beginning of the decoded data is not necessarily the beginning of the sector, the target sector is detected again from the ECC decoded data S10 stored in the ECC decoding memory (RAM 30). There is a need. For this reason, another circuit for recognizing whether the data is the target sector address must be provided separately from the circuit for recognizing the sector address at the time of disk access, which causes a problem that the circuit configuration becomes complicated. It was.
The present invention has been made in view of the above points, and intends to propose a data decoding apparatus and method, and a data reproduction apparatus capable of reducing the memory capacity for ECC decoding and quickly accessing the target sector. To do.
[0022]
[Means for Solving the Problems]
In order to solve this problem, in the present invention, in a data decoding apparatus for decoding encoded data recorded on a recording medium, a memory for storing encoded data read from the recording medium, and encoded data stored in the memory are stored. A data decoding circuit that performs decoding processing and stores the decoded data obtained as a result of the decoding processing in a memory, and detects position information indicating a recording position on the recording medium from encoded data in the middle of the decoding processing, and based on the position information A data information generation circuit for determining whether or not to output decoded data obtained from the encoded data during decoding processing of the encoded data, generating data information indicating a result of the determination, and storing the data information in the memory; and a memory And a data output control circuit for controlling the output of the decoded data stored in the memory based on the data information stored in the memory. It was so.
[0023]
Further, in the present invention, in a data decoding method for decoding encoded data recorded on a recording medium, a storage step stored in an encoded data memory read from the recording medium and a decoding process for the encoded data stored in the recording memory Then, the data decoding step for storing the decoded data obtained as a result of the decoding process in the memory, and the position information indicating the recording position on the recording medium from the encoded data in the middle of the decoding process are detected, and based on the position information, Data information generation step for determining whether or not decoded data obtained from the encoded data can be output in the middle of the decoding process of the encoded data, generating data information indicating the result of the determination and storing it in the memory, and storing in the memory A data output control step for controlling the output of the decoded data stored in the memory based on the received data information; It was provided.
[0024]
As described above, independently of the decoding process of the encoded data, whether the output of the decoded data obtained from the encoded data is determined during the decoding process of the encoded data, and the result of the determination is shown. By storing the data information in the memory for storing the encoded data and the composite data, it is necessary to reserve only a small area in the memory where the data information can be stored. Compared with the case where the process for determining whether or not the decoded data can be output is performed, the output of the decoded data can be started at a higher speed.
[0025]
Furthermore, in the present invention, in a data reproduction apparatus that reads and reproduces an image signal and / or audio signal composed of encoded data recorded on a recording medium, a memory that stores the encoded data read from the recording medium, and a memory that stores the encoded data And decoding the encoded data, storing the decoded data obtained as a result of the decoding process in the memory, and detecting position information indicating a recording position on the recording medium from the encoded data in the middle of the decoding process, Data information for determining whether output of decoded data obtained from the encoded data is possible based on the position information during the decoding process of the encoded data, and generating data information indicating the result of the determination and storing it in the memory Data for controlling the output of the decoded data stored in the memory based on the data information stored in the generation circuit and the memory And to provide a data decoding apparatus and an output control circuit.
[0026]
As described above, independently of the decoding process of the encoded data, whether the output of the decoded data obtained from the encoded data is determined during the decoding process of the encoded data, and the result of the determination is shown. By storing the data information in the memory for storing the encoded data and the composite data, it is necessary to reserve only a small area in the memory where the data information can be stored. Compared with the case where the process for determining whether or not the decoded data can be output is performed, the output of the decoded data can be started at a higher speed.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
[0028]
(1) First embodiment
(1-1) Overall configuration of data reproducing apparatus
In FIG. 1, in which the same reference numerals are assigned to the parts corresponding to those of FIG. The data reproducing device 40 irradiates the optical disc 2 with laser light on the image data and audio data recorded on the optical disc 2 at a variable rate, and reads and reproduces the recorded data from the reflected light. The reproduction signal S1 reproduced by the pickup 3 is sent to the demodulation circuit 6 of the demodulation / decoding circuit system 35 controlled by the system controller 4. The demodulation circuit 6 demodulates the reproduction signal S1 and outputs it to the sector detection circuit 7.
[0029]
The sector detection circuit 7 detects an address recorded for each sector from the supplied data, outputs the detected address to the ring buffer control circuit 11, and outputs the data in a state in which the sector synchronization is established to the ECC circuit 50 at the subsequent stage. . The ring buffer control circuit 11 controlled by the system controller 4 controls writing and reading with respect to the ring buffer memory 10 and monitors a code request signal R10 for requesting data output from the multiplexed data separation circuit 13. .
Here, the sector detection circuit 7 outputs a sector number abnormality signal to the track jump determination circuit 9 via the ring buffer control circuit 11 when the address cannot be detected or the detected addresses are not continuous.
[0030]
The ECC circuit 50 detects an error in the data supplied from the sector detection circuit 7, performs error correction using a redundant bit added to the data, and a track jump having a FIFO (First In First Out) function. Output to the ring buffer memory 10 for use. The data in the ring buffer memory 10 is supplied to the multiplexed data separation circuit 13. At this time, the ECC circuit 50 detects the sector header data and sends it to the system controller 4 through the sector detection circuit 7.
Here, the ECC circuit 50 outputs an error occurrence signal to the system controller 4 when the data error cannot be corrected.
[0031]
The track jump determination circuit 9 monitors the output of the ring buffer control circuit 11 and outputs a track jump signal JP1 to the tracking servo circuit 22 when the track jump is necessary to track the reproduction position of the pickup 3 with respect to the optical disk 2. It ’s like that. When the system controller 4 detects a sector number abnormality signal from the sector detection circuit 7 or an error occurrence signal from the ECC circuit 50, the system controller 4 outputs a track jump signal to the tracking servo circuit 22 from the track jump determination circuit 9. The playback position of the pickup 3 is track jumped.
[0032]
The header separation circuit 14 to the multiplexed data separation circuit 13 separates the packet header and the packet header from the data supplied from the ring buffer memory 10 and supplies the packet header and packet header to the separation circuit control circuit 15 and also switches the time division multiplexed data. This is supplied to the input terminal G of the circuit 16. Output terminals (switched terminals) H1 and H2 of the switching circuit 16 are connected to input terminals of a video code buffer 17 and an audio code buffer 19, respectively.
Here, when the output terminal is switched to H1 by the switching circuit 16, the video code output is sent to the video decoder 18 through the video code buffer 17 and output from the output terminal OUT1. When the output terminal is switched to H2 by the switching circuit 16, the audio code output is sent to the audio decoder 20 through the audio code buffer 19 and output from the output terminal OUT2.
[0033]
The code request signal R1 generated by the video decoder 18 is input to the video code buffer 17 and then input to the multiplexed data separation circuit 13.
Similarly, the code request signal R 2 generated by the audio decoder 20 is input to the audio code buffer 19 and then input to the multiplexed data separation circuit 13.
[0034]
By the way, for example, when data processing relating to a simple screen continues and the data consumption amount per unit time of the video decoder 18 decreases, reading from the ring buffer memory 10 also decreases. In this case, the amount of data stored in the ring buffer memory 10 increases and there is a risk of overflow. Therefore, the track jump determination circuit 9 calculates the amount of data currently stored in the ring buffer memory 10 using the write pointer WP and the read pointer RP, and the data exceeds a predetermined reference value set in advance. Then, it is determined that the ring buffer memory 10 may overflow, and a tracking jump command is output to the tracking servo circuit 22.
[0035]
Further, when detecting the sector number abnormality signal from the sector detection circuit 7 or the error occurrence signal from the ECC circuit 50, the track jump determination circuit 9 remains in the ring buffer memory 10 from the write pointer WP and the read pointer RP. And reading the multiplexed data separation circuit 13 from the ring buffer memory 10 while the optical disk 2 makes one revolution from the current track position (while waiting for one revolution of the optical disk 2). The amount of data required to guarantee
Here, when the amount of remaining data in the ring buffer memory 10 is large, underflow does not occur in the ring buffer memory 10 even when data is read from the ring buffer memory 10 at the highest transfer rate. Therefore, the tracking jump determination circuit 9 determines that the error can be recovered by reproducing the error occurrence position again with the pickup 3 and outputs a tracking jump command to the tracking servo circuit 22.
[0036]
(1-2) ECC circuit and ECC decoding
The ECC circuit 50 shown in FIG. 2 decodes ECC using C1 / C2 convolution / Reed-Solomon code (CIRC Plus). The ECC circuit 50 includes a RAM (Random Access Memory) 51 that is a ring buffer memory, an ECC decoder 52 that performs error correction on EFM + demodulated data and performs ECC decoding, an error correction impossible flag, and an error correction pattern. And an error register 53 for storing the error position.
[0037]
As shown in FIGS. 2 and 3, in the ECC decoding, the reproduction signal S1 read from the disk 2 is RF-processed and binarized by the RF processing circuit 42, and then the EFM + synchronization pattern is detected by the demodulation circuit 44. To do. When an EFM + synchronization pattern is detected, rough servo is first applied by the CLV control circuit 46. Subsequently, when an EFM + sync pattern is detected by the demodulation circuit 44, PLL (Phase Locked Loop) servo is applied. Thereafter, when the sync pattern is detected several times in succession, the EFM + demodulated data S2 is written to the RAM 51 of the ECC circuit 50 in units of frames through an RMIF (Random Access Memory InterFace) 48. Then, the data is output to the ring buffer memory 10 through an OCTL (output control circuit) 56.
[0038]
The ECC circuit 50 generates a write address to the RAM 51 through the RMIF 48. Here, the data read from the RAM 51 is transferred to the ECC control unit 54 and the ECC decoding unit 55 through the RMIF 48.
If an error is detected and the error can be corrected, the error position and the error correction pattern are output from the ECC decoding unit 55 to the ECC control unit 54. In this case, the error position and the error correction pattern are output for each frame of the RAM 51 and stored in the error register 53 (FIG. 2). In error correction, the error position and the correction pattern are read from the error register 53, the error data corresponding to the error position is read from the RAM 51, and exclusive OR (EXclusive OR, EXOR) with the correction pattern is written to the RAM 51 again. Execute by returning.
Further, when error uncorrectability is detected, the uncorrectable flag of the frame is stored in the error register 53 for use in ECC erasure correction at the subsequent stage.
[0039]
As a result, error positions and correction patterns are stored in the error register 53 as data necessary for solving the ECC for each of the ECC sequences C11, C2, and C12. Here, when error positions and correction patterns necessary and sufficient for solving the ECC are prepared, error correction with the data stored in the RAM 51 is executed by the ECC control unit 54.
[0040]
Here, the data storage address RA is expressed by the following equation using the data order Dn of the C1 series and the frame count Fn of the C1 code unit from the data written in the RAM 51 as shown in FIG.
[Expression 1]

[Expression 2]

[Equation 3]

[Expression 4]

Is required.
[0041]
Here, the RMIF 48 stores the results of the three ECC decoding sequences C11, C2, and C12 on the RAM 51, and is one of the AA, AB, AC, AD, AE, and AFth addresses of the frame including the head data of the sequence. Write to. Here, for example, if the ECC result is written in AA, AB, and AC, the memory address of the RAM 51 for the result of the three sequences C11, C2, and C12 of ECC decoding is easily generated by the frame count Fn and the data order AA, AB, AC it can.
[0042]
Here, in the disk reproducing apparatus 40, it is necessary to secure an amount of data sufficient to guarantee reading from the ring buffer memory 10 to the multiplexed data separation circuit 13, so that the RFCK is a reference at the time of recording (cutting) of the disk. -The channel bit rate during playback is set to a larger value than the channel bit rate 26.6 (Mbit / s).
[0043]
As shown in FIG. 5, for example, when EFM + writing (EFM + Wrire) is executed on the frame 182 of the RAM 51, the data of the C11 series is simultaneously transferred to the ECC decoder 52 in the order of 00, 02 to A9 (C11read). To do. Subsequently, after the C2 series data is transferred (C2read) to the ECC decoder 52, the C12 series data transfer (C12read) is executed. Then, the frame 0 in which the ECC of each series C11, C2, and C12 has been executed is data-transferred (OUT) to the OCTL 56. Here, ECC data transfer of each series C11, C2, and C12 is executed at a fixed interval so as not to be interrupted. In other words, in 1168 cycles of RFCK, ECC with a code length of 170 [bytes] is set so that ECC data is always transferred three times within the RFCK cycle once ECC data is transferred.
[0044]
In this way, the data S2 of the three ECC series C11, C2, and C12 stored in the RAM 51 is transferred to the ECC decoder 52 within one RFCK cycle. At this time, the ECC data in the RAM 51 is left as it is. Here, when an ECC error is detected in the ECC decoder 52 and the ECC error can be corrected, the error position and the error correction pattern are sent to the error register 53 as an error result ER. The ECC circuit 50 takes an exclusive OR (EXOR) of the correction pattern read from the error register 53 and the errored data read from the RAM 51 based on the error position, and writes it back to the RAM 51 again to correct the error. Execute.
From the ECC circuit 50, the decoded data S10 and the sector header data SH are separated and sent to the ring buffer memory 10 and the sector detection circuit 7, respectively.
[0045]
FIG. 6 shows execution control timings of actual data transfer, error result output, and error correction of each series C11, C2, and C12 of ECC data on the RAM 51. The ECC control unit 54 first executes C11 sequence error correction (C11W) at the timing when the ECC C12 sequence data transfer to the ECC decoding unit 55 is completed. Next, error correction (C2W) of the C2 sequence of the current frame is executed at a timing after the C11 sequence data of the next frame is transferred from the RAM 51 to the ECC decoder 52. Further, error correction (C12W) of the C12 sequence of the current frame is executed at the timing after the data transfer of the C2 sequence of the next frame.
[0046]
In this way, the ECC three-series data is continuously transferred from the RAM 51 to the ECC decoding unit 55 (C11R, C2R, and C12R), and subsequently ECC error correction (C11W, C2W, and C12W) is performed for each of the three series of data. By executing, ECC data reading and error correction can be performed within one RFCK period. As a result, the ECC series C11, C2, and C12 can be output from the RAM 51 at a fixed interval with respect to RFCK and without interruption.
[0047]
Here, when the ECC transfer code length NCYC is 170 cycles and the parity transfer code length PCYC is max 14 cycles, the timing when the error result is output to the ECC register is
[Equation 5]

Therefore, the timing of ECC operation clock (ECCK) is set to 395 cycles.
Here, from the RMIF 48 of the ECC circuit 50, ECCs of the number of symbols for the C1 and C2 sequences are counted, and three times are always output in synchronization with the data transfer of C11R, C2R and C12R within one RFCK cycle. ing. Therefore, the result of C11 is always output during the data transfer of C12. Also, the results of the C2 and C12 sequences can be output without fail during the data transfer of C11 and C2.
[0048]
FIG. 7 shows the error output timing of the ECC circuit 50. Here, if the OSTT signal that is the output timing of the ECC result is output after (ECCK) 395 cycles obtained by the equation (5), OCORRECT = 1 after 3 clocks from the OSTT signal, and ODATA [7: 0] , OORIG [7: 0] outputs error pattern EDX and error position EAX. In this example, a case where three errors ED0 to ED2 are output will be described. Incidentally, the ECC start pulse signal ESTT is a signal for the ECC decoding unit 55 to recognize the head of the data of C1 and C2, and the OCORRECT signal is a strobe signal for capturing the ECC results ODATA [7: 0] and OORIG [7: 0]. It is.
The error pattern EDX and the error position EAX are temporarily held in the error register 53, and error correction is executed when the data transfer to the ECC decoder 52 at that time ends.
[0049]
FIG. 8 shows the number of ECC operation clocks (ECCK) required for accessing the RAM 51 in one frame (RFCK) period of each EFM +, C11, C2, C12, and OUT, that is, 1168 cycles. EFM + requires one sector sync pattern write cycle and 170 ± α cycles for EFM + demodulation output. ECC C11 series requires 170 cycles for reading C11, 8 + 8 cycles for error correction for C11, and 1 cycle for writing C11. One cycle of sector sync pattern read, 20 cycles of header data read and sector information write in SUB 1+ (14) cycles are required.
[0050]
Furthermore, the ECC C2 sequence requires 170 cycles for reading C2, 14 + 14 cycles for error correction for C2, and 1 cycle for writing C2. The ECC C12 series requires 170 cycles for reading C12, 8 + 8 cycles for error correction of C12, and 1 cycle for writing C12. Further, OUT indicating the end of ECC decoding is 1 cycle for reading sector information, 1 cycle for reading C11 correction results, 1 cycle for reading C2 error correction results, 1 cycle for reading C12 correction results, and 170 cycles for OUT. Cost. As a result, access to the RAM 51 of C11, C2, C12, and OUT totals 948 cycles.
[0051]
The SUB that executes reading of the header data is the transfer of the sync code (4 bytes) + header data (16 bytes) to the sector detection circuit 7. The sector detection circuit 7 for detecting the sector uses the sector address from the header data. After checking the CRC, apply the flywheel (FW) and transfer it to the system controller. The sector header data SH is extracted from the data obtained by ECC decoding only the C11 series at the timing (SUB) after C11W shown in FIG. Is extracted earlier by the time required for ECC decoding of the C2 and C12 sequences.
The flywheel is a protection and interpolation operation that keeps the locked state even if the sync is not detected several times. The system controller 4 compares and determines whether the sector is the target sector. The flywheel continuously detects the sync pattern of the binarized signal extracted from the RF signal several times. At that time, if the main sync pattern and the sub sync pattern are detected several times continuously, the flywheel locks.
[0052]
Further, the execution condition of the frame unit operation (JOB) for writing to and reading from the memory address and the RAM 51 is expressed by
[Formula 6]

[Expression 7]

[Equation 8]

[Equation 9]

Set as follows. Here, when the frame count for JOBXXX is set to Fn (XXX), the count is incremented by +1 when all the jobs for XXX in frame units are completed. SUB is included in C11.
[0053]
In EFM +, if a sync is detected several times in succession, a sync pattern FW lock is obtained. At this time, the memory write enable signal MWENS becomes MWENS = 1, and writing of EFM + demodulated data starts. When the sync cannot be detected several times in succession, the sync pattern FW is unlocked, the memory write enable signal becomes MWENS = 0, the EFM + write is prohibited, and each frame counter is reset to 0. Here, MWENS is a signal that becomes 1 when the sync pattern FW is locked, and is a memory write enable signal that executes writing to the memory when MWENS = 1.
[0054]
Here, in FIG. 9, for example, when the output OUT of the decoded data is a request OUTREQ once every four cycles of C11M, priority is given to access acquisition in the order of OUTREQ, EFMREQ, and ECCREQ for each request. The access acquisition timing for the RAM 51 is shown. Here, a predetermined job is executed with XXX ACK (ACKnowledge) = 1. ECC data output is started at the rising edge of RFCK and executed based on the job execution conditions. The ECC sequences C11, C2, and C12 are executed in the order of C11R-C2W-C2R-C12W-C12R-C11W-SUB including SUB.
[0055]
Accordingly, the ECC series C11, C2, and C12 and OUT are synchronized with the sync FW once, the state of MWENS = 1 continues, and if the execution condition of each job continues to be satisfied, Fn (C11) to Fn (OUT) The difference value of the count value is a fixed value in the RFCK cycle.
By the way, in the data decoding device 40 to which the present invention is applied, it is necessary to secure a data amount sufficient to guarantee reading from the ring buffer memory 10 to the multiplexed data separation circuit 13. Accordingly, RFCK is set so that the channel bit rate during playback is larger than the reference channel bit rate 26.6 (Mbit / s) during disk recording (cutting).
[0056]
(1-3) Sector detection
The detection of the target sector of the optical disk 2 and the generation of sector information will be described with reference to FIGS. First, FIGS. 10A and 10B show the frame structure of reproduction data read from the optical disk 2 and the specific contents of the sync word. As shown in FIG. 10B, the sync word is composed of an additional sync S1, a C1 sync C2, and a sector sync S3. FIG. 11 shows the sector format after deinterleaving.
When the sync pattern (S1 to S3) is detected by the sector detection circuit 7, the sync pattern FW is locked. Subsequently, the sector FW is detected in the sector header SH (HEADER), and then the sector address SA (ADRESS) is further detected. FW lock.
[0057]
Next, each bit BIT data of the sector information shown in FIG. 12 will be described. First, bit 7 indicates the detection result of the presence or absence of the sector sync pattern S3, and 1 is set in the frame in which the sector sync pattern S3 is detected. Bit 6 indicates the detection result of the presence / absence of a sync code, and the sector detection circuit 7 sets “1” in a frame in which a specific code “HDCD” is detected at the position of the sync code at the head of the sector. Bit 5 indicates the recognition of the sector sync. Interpolation is performed by using the information of the sector sync pattern S3 and the sector sync code SC to set the frame regarded as the sector sync by the sector detection circuit 7 to be 1. Sector sync.
[0058]
Next, bit 4 indicates the CRC check result. If no error is detected as a result of the calculation of each sector CRC, "0" is written.
Bit 3 indicates the ECC decoding result of the C1 sequence, and is set to “0” if no error is detected. As a result of ECC decoding of the C11 sequence from the RMIF 48, a flag indicating whether or not the data is uncorrectable is fetched by the sector detection circuit 7 and written in this bit.
[0059]
Bit 2 indicates the continuity of the sector address SA. The sector address currently being read (Raw Sector Adrress, RSA) and the sector address (Current Sector Adrress, CSA) stored in the sector detection circuit 7 Are equal (actually, RSA is compared with CSA + 1 of the previous sector), it is determined that the sector has continuity, and BIT2 = 1.
Bit 1 indicates the detection result of the start sector address BSA, and is set to "1" when the address BSA is detected. Bit 0 indicates the detection result of the end sector address ESA, and is set to “1” when the address ESA is detected.
[0060]
In actual sector detection, as shown in FIG. 13A, the system controller 4 sets a BSA setting mode SACT = 1 (shown in FIG. 19 described later) to a register (not shown) in the sector detection circuit 7. At the same time, the head address BSA and the sector last address ESA of the target sector are set, extracted from the reproduction data in the register (not shown) in the sector detection circuit 7, and the sector address FW is locked. Compare with sector address. When it is confirmed that the sector address detected by this comparison result is that of the target sector, this comparison result is written back to the RAM 51 as sector information (bits 0, 1).
[0061]
Here, when SACT = 1, output is possible from the frame M (FIG. 18). However, when initialization of descrambling is performed using a sector address, it is a condition that an output sector address for descrambling can be extracted before that. The output sector address uses a protected output sector address due to the address continuity of the sector information.
[0062]
Further, this sector information is sent to the OCTL 56 together with the ECC decoded data S10 for which ECC decoding has been completed by the ECC circuit 50, and is used for controlling the data output OUT of the ECC decoded data. At this time, the system controller 4 anticipates ECC interleaving and tracks the disk access position to a position ahead of the sector on the target optical disk 2.
At this time, if the target sector is not specified by the system controller 4, by setting SACT = 0 in advance, data can be output from the time when ECC decoded data can be read.
[0063]
The detection result of the presence or absence of the sector sync pattern S3 of the bit 7 of the sector information is written into the RAM 51 for each frame together with the EFM + demodulated data detected from the reproduction data at the time of EFM + demodulation in the EFM + demodulating circuit 44, and the sector detection is performed together with the header data SH. It is transferred to the circuit 7. The sector detection circuit 7 recognizes the sector from the optical disk 2 based on the detection result of the presence or absence of the sector sync pattern S3 in each frame. Here, when the sector of the optical disk 2 is recognized by the sector detection circuit 7, the sector address SA is extracted from the header data SH of the sector.
[0064]
In the sector detection circuit 7, the flywheel FW is applied to the sector address SA by adaptively using the CRC check in the header data SH, the continuity of the address, the ECC decoding result of the C1 series of the sector frame, and the like. The system controller 4 takes out the sector address SA which is in a protected sector address FW lock state by applying the flywheel FW and uses it as position information ADD of the optical disk 2.
[0065]
Of the sector information, bits 0 and 1 are referred to by the OCTL 56. When the sector information bit 1 is "1" and bit 0 is "0", that is, when sectors from the sector address BSA to ESA are detected. The system controller 4 is set so that it can output the target sector data. Here, when the sector address ESA is not designated, bit 0 holds “0”. During this time, the ECC decoded data continues to be output to the ring buffer memory 10. Here, for example, a data output control register (not shown) provided in the OCTL 56 may be used to control data output regardless of the state of bits 0 and 1.
[0066]
Here, as shown in FIG. 13B, the setting of the start sector address BSA and the end sector address ESA can be reset from the system controller 4 after the track jump, in addition to when the track jump is performed. . For example, when the access position on the disk is close, such as when skipping data that is not required during the fast-forward operation, the sector address BSA and / or ESA is reset after recognizing the current sector address SA. As a result, data can be output from the sector address BSA without performing a track jump.
[0067]
FIG. 14 shows a time relationship from when the sync pattern (S1 to S3) is locked until the sector address SA can be read and data is output. If the sync pattern (S1 to S3) is locked after EFM + demodulation is started after the system controller 4 tracks the disk access position, the sync pattern lock SYLK becomes SYLK = 1. Subsequently, the sector address SA of the target sector is locked in the flywheel FW (when SALK = 1). Subsequently, when the C11 execution frame of ECC decoding becomes 170 or more, STOK = 1 is set, and subsequent data can be output OUT after ECC decoding.
Actually, after executing approximately 173 frames for ECC decoding of C2 sequence including jitter more than the timing of STOK = 1, valid data of ECC decoded data is sent to the next stage at the timing when the start sector address BSA is detected. The data strobe signal DSTB to be output to the ring buffer memory 10 becomes DSTB = 1, and the output of valid data of the ECC decoded data S10 is started.
[0068]
In the above configuration, the actual sector detection and data output are performed at the timing after execution of C11 indicated by the arrow in FIG. 15 in the state where the enable signal + LATCHED MWEN for enabling writing of EFM + decoded data is "1". The sector detection bit 7 of the sector information is analyzed by the sector detection circuit 7 for the presence or absence of the sector sync pattern, the sync code SC, and the header data SH, and the reading operation of the sector address SA is started. Here, the lead frame clock RFCK cycle is:
[Expression 10]

Is required.
[0069]
Subsequently, as shown in FIG. 16, the frame at the head of the sector is detected (3 frames). For example, the sector FW is locked when the sector determination condition in which the bits 6 and 7 of the sector information are “1” is satisfied. Further, when it is determined that the continuity of the sector address is correct, the sector address SA determination condition is satisfied, and the sector address FW is locked (3 frames). As a result, SALK = 1 is set at a timing indicated by an arrow in the drawing (further considering a margin of about one frame such as jitter). The system controller 4 can read the sector address SA locked by the FW if SALK = 1. The frame count Fn (C11) of the C11 sequence of ECC decoding at this time, N is the following equation:
[Expression 11]

It is expressed by
[0070]
Subsequently, as shown in FIG. 17, after 170 frames of ECC decoding of the C11 sequence, all of the C11, C2, and C12 sequences of ECC decoding are executed, and when the RMIF 48 determines that the frame is an output frame, STOK = 1 and the sector detection circuit 7 is notified at the SUB timing that output is possible.
[0071]
Next, as shown in FIG. 18, when STOK = 1 when the start sector address BSA is detected in the frame M at the head of the sector, the frame M can be output in the future by ECC decoding, so the bit of the sector information can be output. When 1 is detected, that is, when the sector address BSA which is the head address of the sector is detected, the signal ISTT which becomes "1" is set to ISTT = 1, and the sector information bits 7 to 0 at the end of the SUB. Is written back to the RAM 51. At this time, if STOK = 0 when detecting the start sector address BSA, the system controller 4 executes an access again to the optical disk 2 from a position ahead of the previous time, for example, as an error.
[0072]
Here, as shown in FIG. 19, when the sector address BSA is set and SACT = 1, the data strobe signal DSTB = 1 and the ECC decoded data Fn (OUT) can be output sequentially from the frame M (FIG. 19). (Indicated by arrows) However, when the descrambling initialization is executed by the sector address SA, it is a condition that the output sector address SA for descrambling can be extracted before that. As the output sector address SA, the output sector address SA protected by the address continuity of the sector information is used.
[0073]
As shown in FIG. 20, when SACT = 0 in which the sector addresses BSA and ESA are not set, output is possible from the head of the sector after the 170th frame (indicated by arrows in the figure). However, the reason why the 170th frame cannot be output is that an output sector address SA for descrambling is required. Therefore, it waits for the output sector address SA to be read for a maximum of one sector. When initialization of descrambling is executed with the output sector address SA, DSTB = 1 and output to the ring buffer memory 10 is started.
In this way, sector detection can be performed based on sector information, and output of data in the target sector can be controlled. Thus, by setting a small memory area for sector information in the RAM 51, the sector information is used to reliably access the target sector data and control the data output without increasing the memory required for ECC decoding. Can do.
[0074]
According to the above configuration, by providing a small area for storing sector information used for sector detection in the decoding RAM 51 in the ECC circuit 50, the encoded data decoded in the ECC circuit 50 is interleaved. Even in such a case, ECC decoding can be executed with a memory capacity almost used for ECC decoding without providing a separate sector detection memory.
[0075]
Further, according to the above-described embodiment, whether or not the output to the ring buffer memory 10 at the next stage can be performed at the timing when the C11 sequence of ECC decoding is completed by the sector information generated in the sector detection circuit 7 and the STOK signal generated by the RMIF 48. Can be determined. As a result, it is possible to immediately determine whether the sector data can be written to the ring buffer memory 10 in the next stage at the timing when the system controller 4 recognizes the sector address SA for disk access. Can be done quickly and reliably.
[0076]
Furthermore, according to the above-described embodiment, data can be output to the next-stage ring buffer memory 10 at the timing OCCRRECT = 1 (FIG. 7) when the system controller 4 recognizes the sector address SA for disk access. Therefore, it is not necessary to newly provide a circuit for detecting the sector address SA from the ECC-decoded data stored in the RAM 51, and the entire circuit configuration can be simplified.
[0077]
(2) Second embodiment
(2-1) Record data format
FIGS. 21 to 24 show the recording data format in the second embodiment. In this embodiment, data is recorded with one cluster (32 kbytes) as one unit. The configuration of this cluster will be described in detail below.
[0078]
That is, 2 kbytes (2060 bytes) of data is extracted as one sector of data, and 4 bytes of overhead is added thereto as shown in FIG. This overhead includes an error detection code (EDC (Error
Detection Code)).
[0079]
The data of one sector of the total 2064 (= 2060 + 4) bytes is 12 × 172 (= 2064) bytes as shown in FIG. Then, 16 pieces of data corresponding to one sector are collected to obtain 192 (= 12 × 16) × 172 bytes of data. A 16-byte outer code (PO) is added as parity for each byte in the vertical (column) direction to the 192 × 172-byte data. Further, with respect to 208 (= 192 + 16) × 172 bytes of data and PO parity, a 10-byte inner code (PI) is added as parity for each byte in the horizontal (row) direction.
[0080]
Further, of the data blocked in this way into 208 (= 192 + 16) × 182 (= 172 + 10) bytes, 16 × 182 byte outer code (PO) rows are 16 1 × 182 byte rows. As shown in FIG. 23, one line is inserted below the 16 sector data of number 0 to number 15 of 12 × 182 bytes, and interleaved. Then, 13 (= 12 + 1) × 182 bytes of data is used as one sector of data.
[0081]
Further, as shown in FIG. 24, the 208 × 182 byte data shown in FIG. 23 is divided into two in the vertical direction, and one frame is composed of 91 byte data to form 208 × 2 frame data. A 2-byte frame synchronization signal (FS) is further added to the head of the 91-byte frame data. As a result, as shown in FIG. 24, the data for one frame is 93 bytes in total, and the data is 208 × (93 × 2) bytes in total. This is data for one cluster (one ECC block). The size of the actual data part excluding the overhead part is 2 kbytes (= 2048 × 16/1024 kbytes).
[0082]
That is, in this example, one cluster (1 ECC block) is composed of 16 sectors, and one sector is composed of 24 frames. Such data is recorded on the optical disk 2 in units of clusters.
[0083]
(2-2) Data reproduction device and ECC decoding
FIG. 25 shows a demodulation circuit system 35 in the case where the recording data format of the second embodiment is applied to the data reproducing apparatus 40 described above with respect to the first embodiment, and shows a demodulation circuit 6 (RF processing circuit 130, EFM +). Demodulation circuit 131), sector detection circuit 7 (SBCD circuit 134, RAM controller 135, RAM 137), and ECC circuit 50 (RAM controller 135, ECC control circuit 136, RAM 137, ECC core circuit 138, OCTL circuit 139) and their peripherals This is a detailed configuration of the circuit.
[0084]
In this figure, the RF processing circuit 130 receives an RF signal input from the pickup 3 shown in FIG. 1, binarizes this signal, and outputs it to the EFM + demodulation circuit 131. The EFM + demodulation circuit 131 performs EFM + demodulation on the input signal and detects a synchronization pattern. The CLV control circuit 132 controls a drive interface (hereinafter abbreviated as drive IF) 133 based on the synchronization pattern output from the EFM + demodulation circuit 131. The SBCD (subcode) circuit 134 detects a sector from the output of the EFM + demodulation circuit 131. The RAM controller 135 corresponds to the RMIF 48 in FIG. 3 and controls reading and writing of the RAM 137.
[0085]
The RAM 137 temporarily stores data and the like when the ECC control circuit 136 executes error correction processing or the like. The ECC core circuit 138 corresponds to the ECC decoding unit 55 shown in FIG. 3, generates Reed-Solomon codes (PI and PO), and generates ECA, ECD, SGLG, etc., which will be described later, and outputs them to the ECC control circuit 136. The ECC control circuit 136 actually performs error correction using ECA, ECD, SFLG and the like supplied from the ECC core circuit 138. The OCTL circuit 139 performs descrambling processing, EDC check, output data control, and the like. The host CPU 140 corresponds to the system controller 4 in FIG. 1 and controls each part of the apparatus.
[0086]
A reproduction signal from the optical disk 2 (FIG. 1) is converted into a binarized signal in the RF processing circuit 130. Then, a synchronization pattern is detected by the EFM + demodulation circuit 131 from the binarized signal. Then, in the CLV control circuit 132, rough servo is applied based on this synchronization pattern, and as a result, sync codes (SY0 to SY7 in FIG. 26) in the data are further detected and passed through the drive interface 133. Thus, phase servo by PLL (Phase Locked Loop) is applied to the rotation of the optical disk 2.
[0087]
FIG. 26 shows a configuration example of the physical sector of the optical disk 2. As shown in this figure, the physical sector is composed of two sync frames in the horizontal direction and 13 sync frames in the vertical direction, for a total of 26 sync frames. Each sync frame is expressed as 32 channel bits (16 bits (= 2 bytes) when expressed as data bits before being modulated) and 1456 channel bits (when expressed as data bits before being modulated). It consists of a data portion of 728 bits (= 91 bytes). In the data portion of the first sync frame, main data (main data) is stored in addition to ID information (sector number) and IED (error detection code for ID) information.
[0088]
The sync pattern of 32 channel bits is a unique pattern that does not appear in the data, and its lower 22 bits are set to “0001000000000000000010001”.
[0089]
The main data is recorded in the data portion of each sync frame on the left side of FIG. 26, and PO information (parity) is recorded in the data portion of the last sync frame on the left side of FIG. In the right sync frame of FIG. 26, main data and PI information are recorded, and in the second sync frame from the end of the right sync frame, EDC information and PI information (parity) are recorded. In the table, PO information and PI information are recorded.
[0090]
FIG. 27 shows details of data excluding PI information and PO information of each sector, ID (sector number) (4 bytes), IED (error detection code for ID (2 bytes)), RSV (holding area) (6 bytes) ), One sector of data is composed of main data and EDC (4 bytes). The main data is scrambled.
[0091]
Then, 16 data sectors are collected, and a 16-byte PO code and a 10-byte PI code are added as shown in FIG. Further, the 16 rows including the PO code are interleaved so as to be arranged for each data sector. Then, as shown in FIG. 24, the obtained data is added with an FS (frame synchronization) code represented by a sync code SYx (x = 0, 1, 2,..., 7), and EFM + modulated. The As a result, the physical sector in the ECC block is composed of 13 × 2 sync frames as shown in FIG. Since one ECC block is composed of 16 sectors, the lower 4 bits of the physical sector address are any one of 0000-1111. As a result, the physical address of the first sector of the ECC block is 0000 in the lower 4 bits.
[0092]
The scramble process for the main data is performed by calculating an exclusive OR between the scramble data generated with the value specified by the lower 4 bits to 7 bits of the physical sector address as an initial value and the main data. Executed.
[0093]
In this specification, since various symbols are used for various signals, they will be described together here.
[0094]
block-top (Block Top)
This signal is H from the head of the sector when the SYLK signal is H.
C11M (Clock 11.2896 MHz)
This is the operation clock of the system, and its frequency is 11.2896 [MHz].
DSTB (Data strobe)
This is a data strobe signal that becomes H when main data is output as the stream data SD.
ECA (ERR Correction Address)
It is an error correction address signal indicating a position (address) where there is an error.
ECCK (ECC Clock)
This is an operation clock of the ECC core circuit 138.
ECD (Error Correction Data)
This is error correction data that becomes correct data when calculating an exclusive OR with erroneous data.
ECDE (ECC Code Data End)
This is a controller signal indicating the end of input data.
ECOD (ECC Code ERR)
This signal becomes H when error correction is impossible.
ECOR (ECC Correction)
It is a strobe signal indicating the output of error correctable data (ECA, ECD).
ECYE (ECC Cycle End)
It is a controller signal indicating the end of the cycle of input code data.
EDT (ECC Data)
This data is read from the RAM 137 and transferred to the ECC control circuit 36 for error correction.
ESTB (Error Strobe)
This is an error correction result strobe signal that becomes H when the error correction result ER is transferred.
ESTT (ECC Start)
It is a controller signal indicating the head of input data.
EFM + W Frame (EFM + Write Frame Counter)
A signal representing a main frame to be written into the RAM 137.
HDEN (Header Data Enable)
This is a strobe signal of sector header data.
main-FMSY (main Frame Sync)
This signal is H at the main sync (first sync) of each PI row.
MWEN (Memory Write Enable)
This is an enable signal for writing EFM + demodulated data into the RAM 137.
MWRQ (EFM Write Request)
This is a request signal for writing EFM + demodulated data into the RAM 137.
OUTE (Output Flag)
This is an interpolation flag (output flag).
OSTT (ECC Output Start)
This is a signal output with a delay of 477 (ECCK) after ESTT in a predetermined code sequence.
RDT (Read Data)
Data on the read data bus of the RAM 137.
SALK (Sector Address Lock)
This is a signal indicating that the sector address (ID) is normally detected.
SAUL (Sector Address Unlock)
This is a signal having a polarity opposite to that of the SALK signal.
SCSY (Sector Sync)
This is a signal for determining the head of the sector, which becomes H in the frame of SY0.
SD (Stream Data)
Stream data (decoded output data).
SDCK (Stream Data Clock)
This is a stream data clock.
SFLG (Sector Flag)
This is an ECC uncorrectable flag for PI1 correction.
SINF (Sector Infomation)
This is a sector information strobe signal that becomes H at the head of the sector.
SUB (SUB Data)
This is data including ID and IED transferred to the SBCD circuit 134.
SYLK (Sync Lock)
This signal is H when a sync code is detected three times in succession.
SYUL (Sync Unlock)
This is a signal having a polarity opposite to that of the SYLK signal.
WDT (Write Data)
This is data on the write data bus of the RAM 137.
XHWE (Sector Header Write Enable)
This is an output enable signal for sector information to be written from the SBCD circuit 134 to the RAM 137.
[0095]
The data demodulated by the EFM + demodulating circuit 131 (FIG. 25) is stored in the RAM 137 as shown in FIG. 28 under the control of the RAM controller 135. FIG. 28 shows one ECC block. When data stored in the RAM 137 is read, the RAM controller 35 can acquire desired data by designating the row and column values shown in FIG. That is, in FIG. 28, the data x in the Nth byte of the Mth row can be read from the RAM 137 by specifying binary (M, N).
[0096]
When the head of the data sector recorded on the optical disk 2 is recognized by the SBCD circuit 134 based on the type and continuity of the sync code, the data demodulated by the EFM + demodulation circuit 131 is sequentially from the head data. Stored in the RAM 137. FIG. 29 shows the signal timing of the main part of the circuit concerned at this time.
[0097]
That is, the EFM + demodulation circuit 131 detects the lock state of the sync as shown in FIG. First, in step SP1, it is determined whether or not the sync code (SY0 to SY7) shown in FIG. 26 has been detected in each sync frame. If the sync code can be detected, the process proceeds to step SP2, where the variable SClock is incremented by 1 and the variable SC _unlock Set to 0. This variable SClock represents the number of times when sync codes are detected continuously, and the variable SClock. _unlock Represents the number of times when a sync was not detected continuously.
[0098]
Next, in step SP3, it is determined whether or not the variable SClock is equal to 3. That is, it is determined whether or not a sync has been detected three times in succession. If the variable SClock is smaller than 3, the process returns to step SP1, and the subsequent processing is repeatedly executed. If it is determined in step SP3 that the variable SClock is equal to 3, the SYLK signal is set to H in step SP4 as a lock state. Then, in step SP5, in order to determine whether or not a sync has been detected three times in succession, the variable SClock is set to 2, the process returns to step SP1, and the subsequent processing is repeatedly executed.
[0099]
On the other hand, if it is determined in step SP1 that no sync code has been detected, the process proceeds to step SP6 and the variable SC. _unlock Is incremented by 1 and the variable SC _lock Is set to 0. In step SP7, the variable SC _unlock Is equal to 3 or not. That is, it is determined whether or not the sync code has not been detected three times in succession. If the number of times of continuous detection is not more than 2, the process returns to step SP1, and the subsequent processing is repeatedly executed. If no sync is detected three times in succession, the process proceeds to step SP8, where the SYLK signal is set to L. Then, the process proceeds to step SP9 where the variable SC _unlock Is set to 2 so that the SYLK signal can remain set to L when no sync code is detected even at the next sync code generation timing. _unlock Is set to 2, and the process returns to step SP1.
[0100]
As described above, the EFM + demodulating circuit 131 detects the sync code and constantly monitors whether or not it is in the locked state.
[0101]
In the above-described embodiment, the number of times of detection is set to 3 times. _LOCK And the number of discontinuous detections N _UNLOCK Each can be an arbitrary value.
[0102]
As described above, when the SYLK signal becomes H, that is, when the EFM + demodulation circuit 131 is in a locked state, the EFM + demodulation circuit 131 executes the processing shown in the flow chart of FIG. That is, in step SP21, it is determined whether or not the sync code SY0 arranged at the head of each sector has been detected. When the sync code SY0 is detected, the process proceeds to step SP22, where the SCSY signal indicating the head of the sector is set to a predetermined time H. Next, proceeding to step SP23, it is determined whether or not the SYLK signal has changed to L. If it is not L (if it remains H), the process returns to step SP21 and the same processing is repeated. If it is determined in step SP21 that the sync code SY0 has not been detected, the processing in step SP22 is skipped.
[0103]
As described above, the EFM + demodulation circuit 131 generates the SCSY signal shown in FIG. 29A at the head of each sector.
[0104]
Further, when the SYLK signal becomes H, the EFM + demodulator circuit 131 executes the processing shown in the flow chart of FIG. First, in step SP31, the sync code of the main frame (hereinafter, the two sync frames in the horizontal direction in FIG. 26 are collectively referred to as one main frame) (hereinafter, left of the sync codes in FIG. 26). It is determined whether or not the sync code shown in FIG. When the main frame sync is detected, the process proceeds to step SP32, where the EFM + demodulator circuit 131 generates the main-FMSY signal shown in FIG. If it is determined in step SP31 that no main frame sync has been detected, the processing in step SP32 is skipped.
[0105]
Next, proceeding to step SP33, it is determined whether or not the SYLK signal has changed to L. If it has not changed (if it remains H), the process returns to step SP31 and the subsequent processing is repeated. When the SYLK signal changes to L, the main-FMSY signal generation process is stopped.
[0106]
In this way, the EFM + demodulating circuit 131 generates a main-FMSY signal every main frame sync cycle (the cycle of two sync frames in the horizontal direction in FIG. 26).
[0107]
When the SCSY signal is input from the EFM + demodulating circuit 131, the RAM controller 135 sets the MWEN signal to H as shown in FIG. 29 (D) and writes the data of the sector currently detected to the RAM 137. To start. That is, at this time, the RAM controller 135 counts the main frame shown in FIG. 26 with a built-in EFM + W Frame counter (not shown) as shown in FIG. This count value represents an order number from the top of the main frame shown in FIG.
[0108]
In addition, as shown in FIG. 29F, the RAM controller 135 manages the number of the main frame transmitted to the RAM 137 using a built-in PI1 Frame counter (not shown).
[0109]
That is, when the data of the first main frame shown in FIG. 26 (the main frame of number 0 (the main frame in the uppermost row in FIG. 26)) is written in the RAM 137, the ECC control circuit 136 controls the RAM controller 135. The main frame data is received. Then, this data is transferred to the ECC core circuit 138, and error correction processing is executed. That is, the PI1 process is executed. The data after the PI1 correction is written back to the RAM 137 again.
[0110]
After the execution of this PI1 correction (the first PI correction), the RAM controller 135 reads the ID and IED data (SUB) from the mainframe data of number 0 stored in the RAM 137, as shown in FIG. At the timing of the SUB signal indicated by number 0 in C), the ID and IED data of the number 0 main frame are transferred to the SBCD circuit 134 via the data bus. As shown in FIG. 26, since the ID and IED data are arranged only at the head of each sector, this transfer process is executed only in the main frame of number 0. In this way, the SBCD circuit 134 detects the address (ID) of the physical sector.
[0111]
Then, the leading sector of the ECC block is detected based on the lower 4 bits of the detected physical sector address.
[0112]
FIG. 33 shows a timing chart when a block-top is detected following the transfer of the ID, and FIG. 34 shows a process after the block-top detection. Will be described later.
[0113]
FIG. 35 is a timing chart showing more detailed timing of the ID transfer described above. As shown in FIG. 35A, the RAM controller 135 outputs an HDEN signal indicating the timing at which ID and IED data are read from the RAM 137 to the SBCD circuit 134. At this time, the ID data (4 bytes) and the IED data (2 bytes) are read from the RAM 137 to the SBCD circuit 134 as a total of 8 bits of read data RDT (FIG. 35C) from the 7th bit to the 0th bit. ) Is transferred in synchronization with the clock C11M (FIG. 35 (F)) having a frequency of 11.2896 [MHz]. It is supplied from the ECC core circuit 138 to the ECC control circuit 136 that the ID data and the IED data are not in an uncorrectable state (in this case, the SFLG signal becomes H) as a result of the PI1 correction. This is represented by the SFLG signal (= 1). When the SBCD circuit 134 is supplied with an ID (sector address), the sector information SI corresponding to the ID (sector) is sent from the host CPU 140 as a command (an interpolation flag generation mode, a command such as a start sector, an end sector, or the like). ). For example, for an ID sector whose output is specified by the host CPU 140, 1 is set in bit 5 of the sector information, and 0 is set in bit 4.
[0114]
FIG. 36 shows the configuration of sector information (SI). As shown in the figure, each bit of the sector information has the following information.
[0115]
Bit 7: Interpolation flag (OUTF) generation mode setting (1: Interpolation flag generation mode)
Bit 6: First sector of ECC block (set to 1 when lower 4 bits of physical sector address are 0) (1: first sector)
Bit 5: Start sector (If the physical sector address matches the start sector address specified by the host CPU 140, it is set to 1) (1: Start sector)
Bit 4: End sector (1 when the physical sector address matches the end sector address specified by the host CPU 140) (1: End sector)
Bit 3: Descramble initialization address bit 3 (7th bit of physical sector address)
Bit 2: Bit 2 of the descrambling initialization address (6th bit of the physical sector address)
Bit 1: Descramble initialization address bit 1 (5th physical sector address bit)
Bit 0: Bit 0 of the descrambling initialization address (fourth bit of the physical sector address)
[0116]
A check process is performed using the 4-byte ID and 2-byte IED, as will be described later with reference to FIGS. 38 to 40, and the XHWE signal shown in FIG. To L. At this time, the sector information SI is transferred from the SBCD circuit 134 to the RAM 137 and written as 8-bit write data WDT. Sector information for 16 sectors is stored so as to correspond to the upper 16 PI rows as shown in FIG. Therefore, by designating the number of predetermined PI rows, the corresponding sector information can be obtained.
[0117]
In actual sector detection, as shown in FIG. 37 (A), the host CPU 140 sets the BSA setting mode in a register (not shown) in the SBCD circuit 134, and also sets the address BSA at the head of the target sector and The last address ESA of the sector is set, and in a register (not shown) in the SBCD circuit 134, it is extracted from the reproduction data and compared with the sector address locked with the sector address FW. When it is confirmed that the sector address detected by this comparison result is that of the target sector, this comparison result is written back to the RAM 137 as sector information (bits 4 and 5).
[0118]
Further, this sector information is sent to the OCTL 139 together with ECC decoded data for which ECC decoding by the ECC circuit 50 has been completed, and is used for control when ECC decoded data is output. At this time, the host CPU 140 anticipates ECC interleaving and tracks the disk access position to a position ahead of the sector on the target optical disk 2.
At this time, if the target sector is not specified by the host CPU 140, the data can be output from the time when the ECC decoded data can be read by canceling the BSA setting mode in advance.
[0119]
Of the sector information, bits 4 and 5 are referred to by OCTL 139. When sector information bit 5 is "1" and bit 4 is "0", that is, when sectors from sector address BSA to ESA are detected. It is set so that the data of the target sector of the host CPU 140 can be output. Here, when the sector address ESA is not designated, bit 0 holds “0”. During this time, the ECC decoded data continues to be output to the ring buffer memory 10. Here, for example, a data output control register (not shown) provided in the OCTL 139 may be used to control data output regardless of the state of bits 0 and 1.
[0120]
Here, as shown in FIG. 37 (B), the setting of the start sector address BSA and the end sector address ESA can be reset from the host CPU 140 after the track jump, in addition to when the track jump is performed. For example, when the access position on the disk is close, such as when skipping data that is not required during the fast-forward operation, the sector address BSA and / or ESA is reset after recognizing the current sector address SA. As a result, data can be output from the sector address BSA without performing a track jump.
[0121]
Next, ID and IED check processing in the SBCD circuit 134 will be described with reference to the flow charts of FIGS.
[0122]
The SBCD circuit 134 determines whether or not there are N or more consecutive sectors (3 in this embodiment) whose IED check result is normal (no error in the ID) by the processing shown in the flow chart of FIG. Determine whether.
[0123]
Therefore, in the first step SP41, it is determined whether or not the fetched IED check is normal. If the IED check is normal, the process proceeds to step SP42, and a variable SA indicating the number of sectors with a normal ID is obtained. _lock Is incremented by one. A variable SA representing the number of consecutive sectors having an abnormal ID (the ID has an error) _unlock Is set to 0.
[0124]
Next, proceeding to step SP43, the variable SA _lock Is equal to 3 or not. Variable SA incremented at step SP42 _lock Is determined not to be equal to 3, the process returns to step SP41, and the subsequent processing is repeatedly executed. In step SP43, the variable SA _lock When it is determined that is equal to 3, that is, when a sector having a normal ID is reproduced three times in succession, the process proceeds to step SP44 and the flag IECOK is set to H. In step SP45, a variable SA is detected in order to detect the number of times that the next IED check is normal continuously. _lock Is set to 2, and the process returns to step SP41 to repeat the subsequent processing.
[0125]
If it is determined in step SP41 that the IED is not normal, the process proceeds to step SP46 and variable SA _unlock Is incremented by 1 and the variable SA _lock Is set to 0. In step SP47, the variable SA _unlock Is equal to 3, if not, the process returns to step SP41 to repeat the subsequent processing.
[0126]
In step SP47, the variable SA _unlock Is determined to be equal to 3, that is, when a sector in which the IED check is not normal is detected three times in succession, the process proceeds to step SP48 and the flag IECOK is set to L. Next, in step SP49, when the next IED check is not normal, it is possible to continuously detect that the number of consecutive times is 3 times in the variable SA. _unlock Is set to 2, and the process returns to step SP41 to repeat the subsequent processing.
[0127]
As described above, the SBCD circuit 134 sets the flag IECOK to H when the IED check is normal three times or more continuously, and sets the flag IECOK when the IED check is normal three times or more continuously. Set to L.
[0128]
The SBCD circuit 134 further determines the continuity of the ID (address) by the process shown in FIG. That is, the ID of each sector in one ECC block is specified to be incremented by one sequentially. Therefore, this continuity is determined as follows.
[0129]
First, in step SP61, it is determined whether or not an ID (sector address) has been detected. If the ID is detected, the process proceeds to step SP62, and the ID is stored so that it can be compared with the next ID. In step SP63, it is determined whether or not the ID detected this time is one greater than the ID detected last time and stored in step SP62. If the current ID is one greater than the previous ID, the process proceeds to step SP64, and a variable N indicating that correct IDs are continuously detected. _S Is incremented by one. In addition, a variable N representing the number of times IDs are not detected or are not consecutive. _NS Is set to 0.
[0130]
In step SP65, the variable N _S If it is not equal (if no ID that is incremented by 1 consecutively three times is detected), the process returns to step SP61 and the subsequent processing is repeatedly executed. Variable N _S If it is determined that is equal to 3, the process proceeds to step SP66, and the flag AS indicating that the ID is continuously in a correct state is set to H. Then, in step SP67, when the next ID is detected, the variable N is detected so that it can be detected again that the correct ID has been detected three times in succession. _S Is set to 2, and the process returns to step SP61 to repeat the subsequent processing.
[0131]
In step SP61, if no ID is detected, or if it is determined in step SP63 that the ID detected this time is not 1 larger than the previously detected ID (if determined to be discontinuous), Proceeding to step SP68, it is determined whether or not the flag SALK is H. This flag SALK will be described later with reference to FIG. 26, and is set to H when the IED check is normal continuously for 3 times or more and the ID continuity is maintained for 3 times or more. .
[0132]
If it is determined in step SP68 that the flag SALK is set to H, the process proceeds to step SP69, where ID interpolation processing is executed. That is, the ID is not detected or the IDs are not continuous. Therefore, an ID obtained by adding 1 to the previous ID is generated and used instead of the detected ID. To. When the flag SALK is set to L, such an interpolation process is not performed, and the process of step SP69 is skipped.
[0133]
Next, in step SP70, the variable N _NS Is incremented by 1 and the variable N _S Is set to 0. In step SP71, the variable N _NS It is determined whether or not is equal to 3, and if it is determined that they are not equal, the process returns to step SP61 and the subsequent processing is repeatedly executed. In contrast, N _NS When it is determined that is equal to 3, the process proceeds to step SP72 where the flag AS is set to L. In step SP73, if the next ID is not detected, the variable N is set so that it can be continuously detected that it has not been detected three times in succession. _NS Is set to 2, and the process returns to step SP61 to repeat the subsequent processing.
[0134]
As described above, the SBCD circuit 134 sets the flag AS to H when ID continuity is secured, and sets it to L when the ID is not secured.
[0135]
The SBCD circuit 134 generates the flag SALK using the two flags IECOK and AS generated as described above.
[0136]
That is, in step SP81 in FIG. 40, it is determined whether or not the flag IECOK is H. If it is determined that the flag is H, the process proceeds to step SP82 to determine whether or not the flag AS is H. . If it is determined in step SP82 that the flag AS is H, the process proceeds to step SP83, and the flag ASLK is set to H.
[0137]
On the other hand, if it is determined in step SP81 that the flag IECOK is L, or if it is determined in step SP82 that the flag AS is L, the process proceeds to step SP84 and the flag SALK is set to L. To do.
[0138]
As described above, in the SBCD circuit 34, the flag SALK is set to H when the IEC is normal continuously for 3 times or more and the ID is incremented by 1 for 3 times or more. If the IEC is normal for 3 times or more continuously or the ID is discontinuous for 3 times or more, the flag SALK is set to L.
[0139]
The host CPU 140 detects the position (access position on the optical disk 2) where the laser beam is currently irradiated with reference to the ID data described above together with the state of SALK.
[0140]
Note that the PI1 correction result is shown in FIG. _lock Or SA _unlock It is also possible to add to these conditions. In addition, SA _lock Or SA _unlock The number of times is set to 3 as described above, but can be set to a different value by the host CPU 140.
[0141]
When SALK is in the state of SALK = L (SALK = H at this time) and SYLK = L (in this case, SYUL = H), writing EFM + demodulated data from EFM + demodulation circuit 31 to RAM 37 And ECC control are both reset. Thereafter, when the unlock state is canceled (SAUL = L) and SYLK = H, writing of EFM + demodulated data to the RAM 137 is resumed.
[0142]
Unlock can be forcibly executed by the host CPU 140. For example, the ECC control can be reset by setting the unlock state by the host CPU 140 after executing the jump between tracks.
[0143]
Also, it is possible to select whether the unlock state is executed by the host CPU 140 or automatically without intervention of the host CPU 140.
[0144]
When SYLK is in the H state (lock state) and the sector information bit 6 is in the state 1 (the head of the sector), the SBCD circuit 134 is in the state until SYLK = L (until the lock is released). As shown at 33, block-top is set to the H state. When block-top = L, the value of EFM + W frame is set to 0 after 12 when SCSY and main-FMSY are both in the H state (the head of the sector). That is, in this case, the value of EFM + W frame repeats a value of 0 to 12 for each main frame.
[0145]
On the other hand, if block-top = H, as shown in FIG. 34, the value of EFM + W Frame is continuously incremented even when the value becomes 13 or more. As a result, as shown in FIG. 28, the data of each main frame of each ECC block is sequentially stored at different addresses in the RAM 137.
[0146]
In the same manner, EFM + demodulated data is written to the RAM 137 and PI1 correction is executed. When the PI1 correction for the data of 1 ECC block (208-line data) is completed, the ECC processing (PO correction) in the PO column direction is then executed.
[0147]
When reading data in the PO column direction, it is necessary to cancel the interleaving (FIG. 23) of the PO row. Therefore, for example, when reading the Nth byte column shown in FIG. 28, first, after reading the data of the Nth byte column from the top to the bottom, skipping the interleaved PO rows. Again, only the code of the PO row in the same Nth byte column is read and supplied to the ECC core circuit 138.
[0148]
Then, when the ECC core circuit 138 finishes PO correction (when processing of all 172 columns excluding the rightmost PI column (10 columns) in FIG. 28 is finished), then PI2 correction (second PI correction) is performed. Execute. The reason why the ECC processing in the PI row direction is executed twice is to improve error correction capability.
[0149]
In PO correction, erasure correction is executed according to an error flag (PI1 flag) generated based on the result of PI1 correction. Further, in the PI2 correction, erasure correction is executed using an error flag (PO flag) generated according to the result of PO correction. Such erasure correction is performed in order to improve error correction capability, as in the case described above.
[0150]
The PI series data for which the PI2 correction processing has been completed is transferred from the RAM 137 to the OCTL circuit 139, and the descrambling processing for the main data is performed for each sector using bits 3 to 0 of the sector information shown in FIG. Is executed. At this time, the OCTL circuit 139 performs an operation related to EDC. Whether or not there is an error in the target sector is determined based on the calculation result and the presence or absence of an error flag added to the main data. The host CPU 140 determines whether to read data again from the optical disk 2 based on the determination result. As a result, when it is determined that the data is read again from the optical disk 2, the access to the optical disk 2 is executed again. On the other hand, if it is determined that the data is not read again, the data of the sector including the error is output to the multiplexed data separation circuit 13 (FIG. 1).
[0151]
The ECC core circuit 138 includes a general-purpose Reed-Solomon code error correction LSI, and programs the code length, the number of parity, and the correction mode (normal correction only or normal correction and erasure correction). Is possible. Further, the ECC core circuit 138 can also decode multi-code continuous encoded data (a plurality of code sequences having different code lengths) in real time. Note that, as a Reed-Solomon code error correction LSI, for example, there is a CXD307-111G of SONY (trademark), and an ASIC (Application Specialized Integrated Circuit) formed using this LSI is called an ECC core. Note that this ECC core is used in the ECC core circuit 138 shown in FIG.
[0152]
FIG. 41 shows signal timings when the error correction operation is executed. In this figure, ESTT (FIG. 41A) is a control signal indicating the head of a code (PI line or PO line), and ECDE (FIG. 41B) is a code (PI line or PO line). ) Is a control signal indicating the end of. ECYE (FIG. 41C) is a control signal indicating the end of the code (PI row or PO row) cycle. All of these are supplied from the RAM controller 135 to the ECC core circuit 138 via the ECC control circuit 136. The ECC core circuit 138 identifies the data supplied from the RAM 137 by these control signals.
[0153]
As shown in FIG. 41, the PI code is transferred with 182 ECCKs from ESTT to EDCE. The PO code is also transferred with 208 ECCKs from ESTT to ECDE.
[0154]
When the code length of the PI row code is different from the code length of the PO column, the code cycle length is the longer of the code length of the PI row code or the PO column code (in this embodiment, the code of the PO column). 208), the data to be corrected (EDT) and the error flags for erasure correction (PI1 flag, PI2 flag, PO flag) are assumed to be any code series as shown in FIG. Can be input at the same timing. Moreover, arbitrary values can be set as parameters such as code length and parity number. That is, when changing the setting, if new setting data is supplied to the ECC core circuit 138 at the timing when ESTT = H, the ECC core circuit 138 automatically changes the internal setting based on the supplied data. .
[0155]
The data correction result is output in a cycle of 477 ECCK as shown by the following equation.

[0156]
Here, NCYC indicates the longer code length of the PI row code or the PO column code, and PCYC indicates the longer parity number. As shown in FIG. 41, the OSTT (FIG. 41D) is delayed from the timing of the ESTT (FIG. 41A) by the time of the data output cycle (at the timing of the correction result output). To the ECC control circuit 136. In this embodiment, the OSTT is delayed by 477ECCK with respect to the ESTT.
[0157]
If error detection processing is executed and the detected error can be corrected, the ECC core circuit 138 sends an O.D. signal to the ECC control circuit 136 at the timing of OSTTT (FIG. 42E) = H. CODEERR (FIG. 42 (G)) = L is output, and then 8-bit data representing the error pattern (excluded OR with erroneous data) is placed at the position of ECOR (FIG. 42 (F)) = H. Data when correct data is obtained) ECD [7: 0] (FIG. 42H) and error position (8-bit data indicating the position (address) where the error is) ECA [7: 0] (FIG. 42) (I)) is output.
[0158]
In the erasure correction mode, the error position ECA [7: 0] (FIG. 42 (I)) data corresponding to the position to which the error flag EFLG (FIG. 42 (C)) is input is always output. If the data at the position is correct, the error pattern is ECD [7: 0] = 00 (H).
[0159]
When error correction is impossible, the timing chart is not shown, but at the same time the OSTT (FIG. CODEERR (FIG. 42 (G)) = H, and then ECOR (FIG. 42 (F)) does not enter the H state. O. The output of CODEERR (FIG. 42 (G)) is latched until the OSTT (FIG. 42 (E)) again becomes the H state, ECOR (FIG. 42 (F)), ECD [7: 0] (FIG. 42 (FIG. 42)). H)) and ECA [7: 0] (FIG. 42 (I)) continue to be output until OSTT (FIG. 42 (E)) next goes to the H state.
[0160]
43 to 45 show timing charts of control when the ECC process is executed. Here, PI1-R, PO-R, or PI2-R shown in FIGS. 43 (B), 44 (B), and 45 (B) are respectively PI1 (first PI correction), PO ( Data EDT [7: 0] and EFLG (FIG. 42 (C)) in each series of PO correction (PI correction) or PI2 (second PI correction) are corrected from the RAM 137 via the ECC control circuit 136. The timing of transfer to the core circuit 138 is shown.
[0161]
As shown in FIGS. 43 (A), 44 (A) and 45 (A), in order to write 1 PI row of data EFM + W (182-byte data) from the EFM + demodulator 131 to the RAM 137, the MWRQ signal is As a result, the EFM + demodulated data for one PI row is written in the RAM 137. Then, while the data for 1 PI row is being written, the ECC block data that has already been written to the RAM 137 is read out and transferred to the ECC core circuit 138 via the ECC control circuit 136. That is, while the data for one PI row is slowly written in the RAM 137, the data of another PI row or PO column that has already been written is quickly read out three times. Further, when transferring data in the first PI row of the sector, subcode data (ID and IED) is also read. These writing and reading are suspended when one is being performed.
[0162]
For example, when performing the PI1 correction of the ECC block, the data for one PI row is read during a period in which the data for one PI row is written. That is, data for one PI row is read from the RAM 137 and transferred to the ECC core circuit 138 via the ECC control circuit 136. In FIGS. 43B, 44B, and 45B, 208 ECCKs are used for reading the read data PI1-R for PI1 correction. This is because the number of ECCKs matches the length of the PO column, which is the longest data length, and when transferring PI row data, only 182 ECCKs are actually actually transferred. The remaining ECCK is not actually used for data transfer.
[0163]
FIG. 46 shows a data write / read process procedure to / from the RAM 137 by the RAM controller 135 during the ECC correction process. The RAM controller 135 transfers data for one PI row from the RAM 137 to the ECC core circuit 138 at step SP101. In this embodiment, the PI code (parity) and the PO code (parity) are added to each ECC block, so that the first correction and write-back of the PI sequence for the first ECC block are completed. Until then, the PO data PO-R or the PI2 read data PI2-R of the same ECC block cannot be transferred. In this case, therefore, no data is transferred at the next 2 × 208 ECCK timing. Then, when subcode data (SUB) exists next, it is transferred.
[0164]
Accordingly, the RAM controller 135 sequentially transfers the data for one PI row of the first ECC block and the SUB code data as necessary at steps SP101 and SP102 of FIG. It is determined whether or not PI1-R data for 208 rows has been transferred, and the processing of steps SP101, SP102 and SP103 is repeated until a positive result is obtained. If an affirmative result is obtained at step SP103, this indicates that the data transfer for 208 PI rows of the first ECC block has been completed. At this time, the RAM controller 135 moves to step SP104 and the first ECC is transferred. The second ECC block PI1-R transfer and the first ECC block PO-R transfer following the block start in the next 182 MWRQ period.
[0165]
That is, in the next 182 MWRQ period, PI1-R of the second ECC block following the first ECC block is transferred first, and then PO-R of the first ECC block is transferred twice (two columns). Minutes of PO data is transferred).
[0166]
When such an operation is performed in each 182 MWRQ period and PO data of a total of 172 columns of the first ECC block is transferred, the RAM controller 135 obtains a positive result in step SP105 of FIG. 46, and continues to step SP106. As shown in FIG. 45, the PI2-series data PI2-R of the first ECC block is transferred. This data PI2-R is transferred at the same timing as the transfer timing of the data PO-R of the first ECC block shown in FIG. The data PI1-R at this timing is the data of the next ECC block (second ECC block). In this way, the PI2-R of the first ECC block is transferred for 208 PI lines, and when the processing of PI1-R, PO-R and PI2-R of the first ECC block is completed, the result is affirmative in step SP107 of FIG. A result is obtained, and at this time, the RAM controller 135 returns to the above-described step SP101 and continues the process for the ECC block.
[0167]
Note that ECCK (FIG. 42A) is output from the RAM controller 135 to the ECC core circuit 138 only in the data transfer period. As described above, the correction result of the transferred data is output after 477 clocks (ECCK) from the input. Therefore, the result of determination of whether or not an error is included in a certain series of data (FIG. 43C, FIG. 44C, and FIG. 45C) It is output when data is transferred (FIGS. 43B, 44B, and 45B). This output is stored in an ERR FIFO circuit 136B (FIG. 47) described later.
[0168]
As described above, when data to be error-corrected is input from the RAM 137 to the ECC control circuit 136, the ECC control circuit 136 performs PI1 correction of, for example, 1 PI row of data, and outputs a correction result after 477ECCK. (FIGS. 43C, 44C, and 45C). This correction result is transferred to an ERR FIFO 136B as a buffer of an ECC control circuit 136 described later and temporarily stored. This data is further read from the ERR FIFO 136B, transferred to the RAM 137 again as error-corrected data, and written as data PI1-W as shown in FIGS. 44 (D) and 45 (D). It is. Similarly, data for which PO correction or PI2 correction has been completed is written in the RAM 137 as data PO-W or PI2-W, respectively.
[0169]
As described above, the error-corrected data written in the RAM 137 is read for each PI row at a cycle of 182SDCK as shown in FIGS. 43 (E), 44 (E), and 45 (E). And output from the OCTL circuit 139.
[0170]
47, in which the same reference numerals are assigned to the parts corresponding to those in FIG. 25, is a block diagram showing the flow of signals when error correction processing is executed. The ECC control circuit 136 has ERR COUNT 136A, ERR FIFO 136B, FLAG. The RAM 136C and an EX-OR (exclusive OR) circuit 136D are included.
[0171]
The demodulated data output from the EFM + demodulating circuit 131 is written into the RAM 137 under the control of the RAM controller 135. The SUB data (ID and IED) stored at the head of each sector is read from the RAM 137 and transferred to the SBCD circuit 134. The SBCD circuit 134 generates sector information SI as shown in FIG. This sector information SI is transferred from the SBCD circuit 134 and written in the RAM 137.
[0172]
The RAM controller 135 supplies the data for one PI line written in the RAM 137 (storage means) to the ECC core circuit 138 via the ECC control circuit 136 (error correction means) as error correction data EDT for every 8 bits. (In FIG. 47, for convenience, EDT data is shown to be supplied directly to the ECC core circuit 138). When the data for one PI row is supplied, the ECC core circuit 138 uses the PI code to generate 8-bit error correction data ECD (FIG. 42 (H)) and 8-bit error correction address ECA (FIG. 42 (FIG. I)). The error correction data ECD and the error correction address ECA are transferred from the ECC core circuit 138 to the ERR FIFO (First In First Out) 136B of the ECC control circuit 136 and written therein.
[0173]
Next, in order to actually perform error correction, the RAM controller 135 reads the data EDT of the PI row from the RAM 137 and supplies it to the EX-OR circuit 136D. The EX-OR circuit 136D is supplied with the error correction data ECD and the error correction address ECA from the ERR FIFO 136B. The EX-OR circuit 136D performs error correction by calculating an exclusive OR of the error correction data ECD and the data EDT read from the RAM controller 135 in the bit specified by the error correction address ECA. The error-corrected data is written back to the RAM 137 via the RAM controller 135 from the EX-OR circuit 136D.
[0174]
Further, the ECC core circuit 138 generates an error correction result ER composed of 8-bit data as shown in FIG. 48 from the ECD and ECA, and supplies the error correction result ER to the ERR COUNT 136A of the ECC control circuit 136 for storage. The 1-byte error correction result ER is written to the RAM 137 via the RAM controller 135 as shown in FIG. 28 corresponding to the PI row.
[0175]
The following information is stored in each bit of the 8-bit data of the error correction result ER shown in FIG.
Bit 7: Uncorrectable (0: Correctable / 1: Uncorrectable) (Set to 1 when error correction of the series is impossible)
Bit 6: PO (0: PI / 1: PO) (information bit for determining whether the series is PI or PO)
Bit 5: PI2 (0: PI1 / 1: PI2) (information bit for determining whether the series is PI1 or PI2)
Bit 4: Number of corrections (the value of the fifth bit (MSB) of error corrections)
Bit 3: Number of corrections (4th bit value of 4-bit error correction number)
Bit 2: Number of corrections (the value of the third bit of the 4-bit error correction number)
Bit 1: Number of corrections (value of second bit of 4-bit error correction number)
Bit 0: Number of corrections (value of first bit of 4-bit error correction number)
[0176]
An error flag (PI1 flag) (bit 7 of the error correction result ER) indicating a determination result of whether or not the data is uncorrectable by the PI1 correction is stored in the ERR COUNT 136A as a part of the error correction result ER. It is also stored in the FLAG RAM 136C (flag storage means).
The PI1 correction as described above is performed for 208 PI rows shown in FIG.
[0177]
Next, the RAM controller 135 reads 208 bytes of data of the first PO column from the RAM 137 and supplies it to the ECC core circuit 138 as EDT via the ECC control circuit 136. The ECC core circuit 138 also reads and supplies the PI1 flag written in the FLAGRAM 136C. The ECC core circuit 138 uses the pattern PO and the PI1 flag to generate ECD and ECA for normal correction or erasure correction. The ECD and ECA are supplied from the ECC core circuit 138 to the ERR FIFO 136B of the ECC control circuit 136 and stored therein. Further, the error correction result ER of the PO column generated by the ECC core circuit 138 based on the ECD and ECA is transferred to the ERR COUNT 136A and stored therein. The PO flag corresponding to bit 7 of the error correction result ER is also written in the FLAG RAM 136C.
[0178]
The PO column data EDT read from the RAM 137 is supplied to the EX-OR circuit 136D. The EX-OR circuit 136D is also supplied with ECD and ECA from the ERR FIFO 136B. The EX-OR circuit 136D calculates the exclusive OR of ECD and EDT in accordance with the address bit specified by the ECA, and performs error correction. The error-corrected data is written back to the RAM 137.
[0179]
Further, the error correction result ER of the PO column is read from the ERR COUNT 136A and written in the RAM 137. As shown in FIG. 28, the PO column error correction results ER are written in order from the top in the positions corresponding to the 172 PI rows.
The above PO correction is performed for the 172 PO columns.
[0180]
Next, in the case of performing PI2 correction, after PI1 correction and PO correction are performed, data for the first one PI row is read from the RAM 137 as EDT and supplied to the ECC core circuit 138. The PO flag written in the FLAGRAM 136C is also read and supplied to the ECC core circuit 138. The ECC core circuit 138 generates an ECD and an ECA using the PO flag and the parity PI, and supplies the ECC control circuit 136 to the ERR FIFO 136B.
[0181]
The ECD and ECAH written to the ERR FIFO 136B are supplied to the EX-OR circuit 136D, and an exclusive OR operation is performed on the PI row data read from the RAM 137, and error correction is performed. Data for which error correction has been completed is written back to the RAM 137 from the EX-OR circuit 136D via the RAM controller 135.
[0182]
The ECC core circuit 138 also generates an error correction result ER from the ECD and ECA, and supplies the error correction result ER to the ERR COUNT 136A of the ECC control circuit 136 for storage. Of these, the PI2 flag corresponding to bit 7 is also written in the FLAG RAM 136C.
[0183]
The error correction result ER of the PI2 line written in the ERR COUNT 136A is read from the ERR COUNT 136A and written in the RAM 137. The error correction result ER of the PI2 line is written at a position corresponding to each PI line of 208 lines of the ECC block, as shown in FIG.
The PI2 correction as described above is performed for all the 208 PI rows.
[0184]
FIG. 49 is a timing chart showing a state of bus arbitration when accessing the RAM 137. 49, EFMREQ (FIG. 49A) is a signal output to the RAM controller 135 when the EFM + demodulating circuit 131 requests the E137 + demodulated data to be written to the RAM 137. OUTREQ (FIG. 49B) is a signal that is output to the RAM controller 135 when the OCTL circuit 139 requests reading of data subjected to ECC processing from the RAM 137. In addition, the ECCREQ (FIG. 49C) transfers data to the ECC core circuit 138 by the ECC control circuit 136, accesses the RAM 137 to perform error correction, and obtains data subjected to error correction. For this purpose, the RAM 137 is accessed, or the SB transfer to the SBCD circuit 134 (signal output to the ID and IED RAM controller 135).
[0185]
The RAM controller 135 sets a priority level (Priority Level) for these three signals in advance, and when these requests are made at the same time, an ACK that recognizes the access right of the RAM 137 according to the priority level. (Authorization) signals are output sequentially. EFMACK (FIG. 49D), OUTACK (FIG. 49E), and ECCACK (FIG. 49F) are grant signals for EFMREQ, OUTREQ, and ECCREQ, respectively. In this embodiment, the above-described priorities are in the order of OUTREQ, EFMREQ, and ECCREQ. Therefore, as shown in FIG. 49, the RAM controller 135 outputs an ACK signal for the REQ signal according to this order. These signals are exchanged in synchronization with C11M (FIG. 49G) as the system clock.
[0186]
As described above, in this embodiment, the access right of the RAM 137 is given in correspondence with any one of EFMREQ, ECCREQ, and OUTREQ every predetermined cycle. However, this cycle can be changed according to the configuration, type, or access speed of the RAM 137.
[0187]
FIG. 50 shows the number of times the RAM 137 is accessed when PI1 correction, PI2 correction, and PO correction are executed on data of one ECC block. As shown in FIG. 50, the number of accesses to the RAM 137 required when PI1 correction, PO correction, and PI2 correction are executed is 214716 times per ECC block, and the average of one mainframe is 1033 times. For example, the number of accesses of the RAM 37 during the EFM + demodulated data write operation is 182 times per main frame, and the ECC execution cycle length is 208 bytes (208 main frames), so 37856 (= 182 × 208). ) Times is the required number of accesses per block. In this way, the number of accesses necessary for each operation is calculated, and the sum of these is the above-mentioned value.
[0188]
FIG. 51 is a timing chart showing the timing for outputting data of the error correction result ER from the RAM 137 via the OCTL circuit 139. This figure shows the portion preceding the period of 182SDCK in FIGS. 43E, 44E, and 45E with the time axis enlarged. In this figure, SDCK (FIG. 51A) indicates a clock signal when ER data is output as stream data. SINF (FIG. 51B) is a sector information strobe signal that indicates that SINF = H at the head of the sector and that the transferred data is sector information (SI). ESTB (FIG. 51C) is an error correction result strobe signal, and indicates that the error correction result ER is transferred when ESTB = H. In each PI row, the error correction result ER is assigned to one byte for each of the PI1 correction, the PO correction, and the PI2 correction, so that the total is 3 bytes. Since these data are output in the order stored in FIG. 28, it is possible to determine which series result (data) is obtained by examining bits 5 and 6 (FIG. 48) of the error correction result ER. Can do. In addition, in the PI row where the PO correction result is not output, ESTB is set to L at the timing of outputting the PO correction result.
[0189]
DSTB (FIG. 51D) is a data strobe signal in which DSTB = H when the signal SD [7: 0] (FIG. 51E) is the main data. The three signals SINF, ESTB, or DSTB are generated by the OCTL circuit 139. As shown in FIG. 51E, the sector information SI and the error correction result ER are output immediately before sending data in the PI row direction by 182SDCK.
[0190]
OUTF (interpolation flag) (FIG. 51 (F)) is an error flag for the main data. Based on the PI and PO uncorrectable flags stored in the FLAG RAM 136C of FIG. It is added with an interpolation flag and output.
[0191]
The OCTL circuit 139 determines whether or not the decoded sector data is data to be output from the sector information bits 4 and 5 (FIG. 36) generated by the SBCD circuit 134. Sector information bits 4 and 5 indicate an end sector and a start sector, respectively, as shown in FIG. Therefore, the OCTL circuit 139 outputs the data of the sector where the bit 4 = 0 and the bit 5 = 1 as the data of the sector whose output is designated (to be output).
[0192]
The OCTL circuit 139 also determines whether or not the error flag of the main data, the result of EDC, and the like satisfy the conditions set in advance by the host CPU 140, and outputs the decoded data if satisfied. If the set output condition is not satisfied, the decoding data output is stopped and the host CPU 140 is notified of the abnormality.
[0193]
The data output condition is set as follows, for example.
(1) Sector data for which output is designated.
(2) No error is detected from the ECC result.
(3) No error flag is added to the main data.
When the output conditions are set in this way, data that satisfies all these conditions is finally output. Regardless of the above conditions, the host CPU 140 can forcibly prohibit the output.
[0194]
The OCTL circuit 139 sequentially outputs main data, sector information SI, and error correction result ER in accordance with the sector data output procedure as shown in FIG.
First, in step SP111, the OCTL circuit 139 analyzes the end sector detection result stored in bit 4 of the sector information SI (FIG. 36) and the start sector detection result stored in bit 5 in the OCTL circuit 139. It is determined that the sector data in which bit 4 is 0 and bit 5 is 1 is the sector data to be output.
As a result, when it is determined in the next step SP112 that the decoded data is not data to be output, the process proceeds to step SP114 to stop outputting data. If it is determined that the decoded data is to be output satisfying the output condition, the process proceeds to step SP113.
[0195]
In step SP113, the OCTL circuit 139 generates each strobe signal of the output data to generate the strobe signal SINF of the sector information SI (FIG. 51B), the strobe signal ESTB of the error correction result ER (FIG. 51C), the main The data strobe signal DSTB (FIG. 51D) is output in order. As a result, the OCTL circuit 139 outputs data in the order of sector information SI, error correction result ER, and main data (D0, D1, D2,...) In the next step SP115.・ End the data output procedure.
[0196]
(2-3) Operation and effect of the second embodiment
In the above configuration, data (PI1-R, PO-R, and PI2-R (FIGS. 43, 44, and 45)) transferred from the RAM 137 to the ECC core circuit 138 within the 182 MWRQ period are transferred from the transfer clock (ECCK). ) In response to (). At this time, by stopping the transfer clock (ECCK) for a predetermined period between the transfer periods of each data (PI1-R, PO-R, and PI2-R), the data (PI1-R) in the stop period. , PO-R and PI2-R) are stopped. That is, a period in which data transfer is not performed for a predetermined period is formed between the data (PI1-R, PO-R, and PI2-R).
[0197]
During this period, after executing the PI1 correction (PI1-W), the RAM controller 135 sends the sector address information (ID) stored in the main frame number 0 in the RAM 137 and the error detection code (IED) for the ID to SUB. The data is read at the timing (FIG. 43B, FIG. 45B) and transferred to the SBCD circuit 134. When the SBCD circuit 134 detects the sector address information ID, the SBCD circuit 134 compares the start sector address BSA and the end sector address ESA of the sector with the sector address of the target sector to be output specified in advance by the host CPU 140. That is, when the sector is the target sector, the bit 5 of the sector information SI is set to “1” to indicate that it is the start sector address BSA of the target sector, and the detection bit 4 of the end sector address ESA is further set. Is set to “0”. The SBCD circuit 134 sets whether the sector data from which the sector address information ID is detected is the target sector in the bits 4 and 5 of the sector information SI, and then stores the sector information SI in the RAM 137 so as to correspond to a predetermined PI row. The data is stored in a small area provided inside.
[0198]
Here, the RAM controller 135 transfers the sector data decoded by the ECC circuit 50 to the OCTL circuit 139 when the EFM + demodulated data is written to the RAM 137.
When the OCTL circuit 139 detects the sector information SI in the transferred sector data, the OCTL circuit 139 discriminates whether or not the sector data is the target sector according to the information of bits 4 and 5 of the sector information SI. The output to the stage ring buffer memory 10 is controlled.
[0199]
As described above, the SBCD circuit 134 detects the start sector address BSA and the end sector address ESA, generates sector information SI regarding whether or not the target sector is set in advance by the host CPU 140, and stores it in the RAM 137. When the decoded data is output, the OCTL circuit 139 can control the output of the decoded data based on the sector information SI.
Thereby, for example, the comparison processing step with the sector address of the target sector previously set by the host CPU 140 based on the detected sector address information ID can be omitted.
[0200]
According to the above configuration, when main data of ECC block data obtained by ECC decoding is output to the ring buffer memory 10 at the next stage, the SBCD circuit 134 determines whether the sector data is the target sector at the time of ECC decoding. Such information is recorded in the bits 4 and 5 of the sector information SI, so that at the time of data output, the sector address information ID and the sector address of the target sector are compared again to determine whether data can be output. Steps can be omitted.
Thus, when outputting ECC decode for each sector, it is not necessary to newly provide a circuit for detecting the sector address information ID from the ECC decode data and performing comparison processing with the sector address, and the entire circuit configuration can be simplified. At the same time, access to the sector data can be performed quickly and reliably.
[0201]
Furthermore, according to the above-described embodiment, the sector information SI is stored in a small area provided in the RAM 137, so that it is not necessary to provide a special memory area for sector detection. Memory capacity can be saved.
[0202]
Further, according to the above-described embodiment, since the block processing is performed by the PI sequence and the PO sequence and ECC processing is performed, the next ECC block is straddled as in the case of ECC encoding by the C1 sequence and the C2 sequence. Thus, it is possible to immediately determine whether or not data can be output to the ring buffer memory 10 at the end of decoding of one ECC block without waiting for the end of decoding of the oblique C2 series.
[0203]
(3) Other embodiments
In the above-described embodiment, C1 / C2 convolution / Reed-Solomon coding, or a case where decoded data is decoded by adding an error correction inner code in the row direction and an error correction outer code in the column direction. Although described above, the present invention is not limited to this, and can be widely applied to decoding of encoded data to which an error correction code is added generally by interleaving or cross-interleaving.
In the above-described embodiments, the case where encoded data is an error correction code has been described. However, the present invention is not limited to this, and can be widely used for decoding encoded data.
[0204]
Furthermore, in the above-described embodiment, the case where the encoded data recorded on the optical disk 2 is decoded and reproduced by the data reproducing apparatus 40 has been described. However, the present invention is not limited to this, and generally the encoded data is The present invention can be applied to a case where encoded data is read from a recorded recording medium, decoded and reproduced.
[0205]
【The invention's effect】
As described above, according to the present invention, independently of the decoding process of the encoded data, whether the output of the decoded data obtained from the encoded data is determined during the decoding process of the encoded data, By storing the data information indicating the result of the determination in the memory for storing the encoded data and the composite data, it is possible to perform the encoding only by securing a small area for storing the data information in the memory. Compared with the case where the process for determining whether or not to output decoded data is performed after the data decoding process is completed, the output of the decoded data can be started more quickly. Thus, the decoded data can be output more quickly without increasing the memory capacity. A data decoding apparatus and a data decoding method that can be started can be realized.
[0206]
Similarly, independently of the decoding process of the encoded data, whether to output the decoded data obtained from the encoded data is determined during the decoding process of the encoded data, and the result of the determination is shown. By storing the data information in the memory for storing the encoded data and the composite data, it is necessary to reserve a small area for storing the data information separately in the memory, and after the decoding process of the encoded data is completed. A data reproducing apparatus that can start outputting decoded data more quickly than the case where the process for determining whether or not decoded data can be output is performed, and thus can reproduce the decoded data more quickly without substantially increasing the memory capacity. realizable.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of a data reproducing apparatus.
FIG. 2 is a block diagram showing a configuration of the ECC circuit of FIG. 1;
FIG. 3 is a block diagram for explaining the connection of the demodulation circuit, sector detection circuit, and ECC circuit of FIG. 1;
4 is a schematic diagram for explaining data stored in a RAM of FIG. 2; FIG.
FIG. 5 is a schematic diagram for explaining an ECC result by the ECC circuit of FIG. 2;
6 is a timing chart for explaining execution control of ECC decoding by the ECC circuit of FIG. 2;
FIG. 7 is a timing chart for explaining error output by the ECC circuit of FIG. 2;
FIG. 8 is a table for explaining access to the RAM of the ECC circuit of FIG. 2;
9 is a timing chart for explaining the priority order of access to the RAM of the ECC circuit of FIG. 2;
FIG. 10 is a schematic diagram illustrating a frame configuration of reproduction data.
FIG. 11 is a schematic diagram for explaining a sector format of demodulated data.
FIG. 12 is a chart for explaining sector information.
FIG. 13 is a timing chart for explaining the setting of a sector address.
FIG. 14 is a timing chart for explaining sector detection and data output.
FIG. 15 is a timing chart for explaining sector detection and data output.
FIG. 16 is a timing chart for explaining sector detection and data output.
FIG. 17 is a timing chart for explaining sector detection and data output.
FIG. 18 is a timing chart for explaining sector detection and data output.
FIG. 19 is a timing chart for explaining sector detection and data output.
FIG. 20 is a timing chart for explaining sector detection and data output.
FIG. 21 is a schematic diagram illustrating a configuration of sector data according to the second embodiment;
FIG. 22 is a schematic diagram illustrating a configuration of an ECC block according to a second embodiment.
FIG. 23 is a schematic diagram illustrating interleaving of PO parity (outer code) according to the second embodiment;
FIG. 24 is a schematic diagram showing a data structure of a 32 Kbyte block before EFM modulation in the second embodiment;
FIG. 25 is a block diagram showing the configuration of the demodulation circuit system of the second embodiment.
FIG. 26 is a schematic diagram illustrating a configuration of a physical sector of an EFM modulation number according to the second embodiment;
FIG. 27 is a schematic diagram illustrating a data configuration of each sector according to the second embodiment;
FIG. 28 is a schematic diagram for explaining a storage state in a RAM according to the second embodiment;
FIG. 29 is a signal waveform diagram showing an operation of writing EFM demodulated output into RAM according to the second embodiment;
FIG. 30 is a flowchart showing a lock detection processing procedure according to the second embodiment;
FIG. 31 is a flowchart showing a procedure for generating an SCSY signal according to the second embodiment;
FIG. 32 is a flowchart showing a main-FMSY signal generation processing procedure according to the second embodiment;
FIG. 33 is a signal waveform diagram for explaining a block-top detection operation according to the second embodiment;
FIG. 34 is a signal waveform diagram for explaining processing operation after block-top detection according to the second embodiment;
FIG. 35 is a signal waveform diagram for explaining a SUB transfer operation according to the second embodiment;
FIG. 36 is a schematic diagram illustrating a configuration of sector information according to the second embodiment;
FIG. 37 is a timing chart used to explain the setting of sector addresses according to the second embodiment.
FIG. 38 is a flowchart showing the IED continuous normal detection determination processing procedure of the second embodiment;
FIG. 39 is a flowchart showing the ID (address) continuity determination processing procedure of the second embodiment;
FIG. 40 is a flowchart showing a SALK generation processing procedure of the second embodiment.
FIG. 41 is a signal waveform diagram for explaining an error correction operation according to the second embodiment;
FIG. 42 is a signal waveform diagram for explaining error correction operation of the second embodiment;
FIG. 43 is a timing chart for explaining the control operation of the ECC processing according to the second embodiment;
FIG. 44 is a timing chart for explaining the control operation of the ECC processing according to the second embodiment;
FIG. 45 is a timing chart used for explaining the control operation of the ECC processing according to the second embodiment;
FIG. 46 is a flowchart showing the processing procedure of the RAM controller of the ECC processing of the second embodiment.
47 is a block diagram showing a configuration of an error correction circuit system according to a second embodiment; FIG.
FIG. 48 is a schematic diagram illustrating an error correction result of the second embodiment.
FIG. 49 is a signal waveform diagram for explanation of bus arbitration of the second embodiment.
FIG. 50 is a schematic diagram illustrating the number of RAM accesses in one ECC block correction according to the second embodiment;
FIG. 51 is a signal waveform diagram for explaining output of an error correction result in the second embodiment;
FIG. 52 is a flowchart for explaining the output of sector data according to the second embodiment;
FIG. 53 is a block diagram showing a conventional data reproducing apparatus.
54 is a block diagram showing the ECC circuit of FIG. 53. FIG.
FIG. 55 is a schematic diagram for explaining ECC decoding by the ECC circuit of FIG. 54;
FIG. 56 is a schematic diagram for explaining ECC decoding by the ECC circuit of FIG. 54;
FIG. 57 is a schematic diagram for explaining ECC decoding by the ECC circuit of FIG. 54;
FIG. 58 is a schematic diagram for explaining ECC decoding by the ECC circuit of FIG. 54;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1,40 ... Data reproduction apparatus, 2 ... Optical disk, 3 ... Pickup, 4 ... System controller, 5, 35 ... Demodulation circuit system, 6 ... Demodulation circuit, 7 ... Sector detection circuit, 8, 50... ECC circuit, 9... Track jump determination circuit, 10... Ring buffer memory, 11... Ring buffer control circuit, 13 ... Multiplexed data separation circuit, 14 ... Header separation circuit, 15. Control circuit, 16 ... Switching circuit, 17 ... Video code buffer, 18 ... Video decoder, 19 ... Audio code buffer, 20 ... Audio decoder, 22 ... Tracking servo circuit, 24, 26, 28 , 30, 51... RAM, 25, 27, 29, 52... ECC decoder, 42... RF processing circuit, 44, 131... EFM + demodulation circuit, 6 ... CLV control circuit, 48 ... RMIF, 53 ... error register, 54 ... ECC control unit, 55 ... ECC decoding unit, 56, 139 ... OCTL circuit, 134 ... SBCD circuit, 135 ... RAM Controller, 136... ECC control circuit, 137... RAM, 138... ECC core circuit, 140.

Claims (31)

In a data decoding apparatus for decoding encoded data recorded on a recording medium,
A memory for storing the encoded data read from the recording medium;
A data decoding circuit for decoding the encoded data stored in the memory and storing the decoded data obtained as a result of the decoding processing in the memory;
Position information indicating a recording position on the recording medium is detected from the encoded data in the middle of the decoding process, and whether or not the decoded data output from the encoded data is output based on the position information is decoded. A data information generation circuit that determines during processing, generates data information indicating a result of the determination, and stores the data information in the memory;
And a data output control circuit for controlling an output of the decoded data stored in the memory based on the data information stored in the memory . The decoded data obtained from the encoded data has been scrambled using the position information,
The data information generation circuit generates the data information indicating the determination result and the position information,
The data output control circuit descrambles the decoded data based on the data information.
The data decoding apparatus according to claim 1. The data decoding apparatus according to claim 1, wherein the recording medium is a disk recording medium. The data decoding apparatus according to claim 3 , wherein the data information is sector information about the disk recording medium. The data decoding apparatus according to claim 3 , wherein the data information generation circuit detects a sector of data to be output on the disk recording medium based on the data information. 5. The data decoding apparatus according to claim 4 , wherein the sector information is sector address information corresponding to the read encoded data and an error correction result and / or sector address information corresponding to data to be output. . The data decoding apparatus according to claim 1, wherein the memory has a first-in first-out (FIFO) function. The data decoding apparatus according to claim 1, wherein the encoded data is interleave encoded. The data decoding apparatus according to claim 1, wherein the encoded data is error correction code data. The data decoding apparatus according to claim 9 , wherein the error correction code of the error correction code data is a C1 / C2 convolution / Reed-Solomon code. The data according to claim 9 , wherein the error correction code of the error correction code data is formed by adding an error correction inner code in the row direction of the encoded data and adding an error correction outer code in the column direction. Decoding device. The data decoding circuit is
The error correction is performed on the data in the row direction to which the error correction inner code is added by the first block in units of rows,
The column-direction data to which the error correction outer code is added is error-corrected by the first block in units of columns,
12. The data according to claim 11 , wherein error correction is performed again on a row-by-row basis for the data in the row direction to which the error correction inner code that has been error-corrected by the first block in the row unit is added. Decoding device. The data decoding circuit is
When the data in the row direction is transferred for one row or the data in the column direction is transferred for one column, error correction based on the error position and error pattern stored in the register is executed at the timing. The data decoding device according to claim 12 . In a data decoding method for decoding encoded data recorded on a recording medium,
A storage step of storing in the encoded data memory read from the recording medium;
A data decoding step of decoding the encoded data stored in the memory and storing the decoded data obtained as a result of the decoding processing in the memory;
Position information indicating a recording position on the recording medium is detected from the encoded data in the middle of the decoding process, and whether or not the decoded data output from the encoded data is output based on the position information is decoded. A data information generation step for determining in the middle of processing, generating data information indicating the result of the determination and storing the data information in the memory;
Based on the data information stored in the memory, the data decoding method characterized in that it comprises a data output control step for controlling output of the decoded data stored in the memory. The decoded data obtained from the encoded data has been scrambled using the position information,
In the data information generation step, the data information indicating the result of the determination and the position information is generated,
In the data output control step, the decoded data is descrambled based on the data information.
The data decoding method according to claim 14. The data decoding method according to claim 14 , wherein the recording medium is a disk recording medium. The data decoding method according to claim 16 , wherein the data information is sector information about the disk recording medium. The data decoding method according to claim 16 , wherein, in the data information generation step, a sector of data to be output on the disk recording medium is detected based on the data information. The data decoding method according to claim 17 , wherein the sector information is sector address information and error correction results corresponding to the read encoded data and / or sector address information corresponding to data to be output. . The data decoding method according to claim 14 , wherein the memory has a first-in first-out (FIFO) function. The data decoding method according to claim 14 , wherein the encoded data is interleave encoded. The data decoding method according to claim 14 , wherein the encoded data is error correction code data. The data decoding method according to claim 22 , wherein the error correction code of the error correction code data is a C1 / C2 convolution / Reed-Solomon code. The data according to claim 22 , wherein the error correction code of the error correction code data includes an error correction inner code added in the row direction of the encoded data and an error correction outer code added in the column direction. Decryption method. In the above data decoding step ,
The error correction is performed on the data in the row direction to which the error correction inner code is added by the first block in units of rows,
The column-direction data to which the error correction outer code is added is error-corrected by the first block in units of columns,
25. The data according to claim 24 , wherein error correction is performed again on a row-by-row basis for the data in the row direction to which the error correction inner code that has been error-corrected by the first block in the row unit is added. Decryption method. 15. The data decoding method according to claim 14 , wherein in the data decoding step, moving image data that has been compression-encoded is decoded. In a data reproduction apparatus for reading and reproducing an image signal and / or an audio signal composed of encoded data recorded on a recording medium,
A memory for storing the encoded data read from the recording medium; a data decoding circuit for decoding the encoded data stored in the memory; and storing decoded data obtained as a result of the decoding process in the memory; The position information indicating the recording position on the recording medium is detected from the encoded data in the middle of the decoding process, and on the basis of the position information, whether or not the decoded data obtained from the encoded data can be output is decoded. A data information generation circuit for generating data information indicating a result of the determination and storing the data in the memory, and the decoded data stored in the memory based on the data information stored in the memory A data reproduction apparatus comprising: a data decoding apparatus having a data output control circuit for controlling the output of the data reproduction apparatus. The data reproduction apparatus according to claim 27 , wherein the encoded data is error correction code data, and the error correction code of the error correction code data is a C1 / C2 convolution / Reed-Solomon code. 29. The data reproducing apparatus according to claim 28 , wherein the error correction code is formed by adding an error correction inner code in the row direction of encoded data and adding an error correction outer code in the column direction. The data decoding circuit is
The error correction is performed on the data in the row direction to which the error correction inner code is added by the first block in units of rows,
The column-direction data to which the error correction outer code is added is error-corrected by the first block in units of columns,
30. The data according to claim 29 , wherein error correction is performed again on a row-by-row basis for the data in the row direction to which the error correction inner code that has been error-corrected by the first block in the row unit is added. Playback device. The data decoding circuit is
When complete transfer from the memory the data of the row direction by one line or one column of the column direction of the data, the error correction based on the correction pattern of the error location and error stored in register in the timing The data reproducing apparatus according to claim 29 , wherein the data reproducing apparatus is executed.

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