JP3671068B2 - 電荷蓄積装置 - Google Patents
電荷蓄積装置 Download PDFInfo
- Publication number
- JP3671068B2 JP3671068B2 JP04423195A JP4423195A JP3671068B2 JP 3671068 B2 JP3671068 B2 JP 3671068B2 JP 04423195 A JP04423195 A JP 04423195A JP 4423195 A JP4423195 A JP 4423195A JP 3671068 B2 JP3671068 B2 JP 3671068B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- row
- elements
- storage
- storage element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
- H04N25/626—Reduction of noise due to residual charges remaining after image readout, e.g. to remove ghost images or afterimages
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は電荷蓄積装置及びこのような装置を動作させる方法に関するものである。
【０００２】
【従来の技術】
図１はイメージセンサ１００の形態の既知の電荷蓄積装置の画素１０１の一例を示す。一般に、イメージセンサ１００は関連する行導体１０２及び列導体１０３を有するＮ行Ｍ列の画素の二次元マトリクスを具えるが、簡便のために一つの画素のみを図１に示す。
【０００３】
画素１０１は関連する行導体１０２及び関連する列導体１０３間に直列に結合されたフォトセンシティブダイオードＰＤ及びスイッチングダイオードＳＤを具える。図示の例では、スイッチングダイオードＳＤ及びフォトセンシティブダイオードＰＤはそれらのカソードを相互結合して配置される。キャパシタＣがフォトセンシティブダイオードＰＤの両端間に結合されている。このキャパシタＣはフォトセンシティブダイオードＰＤの寄生キャパシタンスとすることができ、またイメージセンサ１００のダイナミックレンジを増大するために付加する追加のキャパシタとすることができる。
各列導体１０３は、その入力及び出力間に容量結合を有する適当な電荷検出増幅器１０４に結合される。
【０００４】
このようなイメージセンサは、スイッチングダイオードＳＤの抵抗値をダイオード両端間の電圧が低下するにつれて増大せしめるスイッチングダイオードＳＤの非線形順方向抵抗により生ずるイメージラグを被る。画素１０１のフォトセンシティブダイオードＰＤに入射する光はフォトセンシティブダイオードＰＤのキャパシタンスＣを放電させる。適当な電圧ＶR を関連する行導体１０２に供給してスイッチングダイオードＳＤを順方向バイアスすると、電流が流れはじめてフォトセンシティブダイオードＰＤのキャパシタンスＣを再充電し、フォトセンシティブダイオードＰＤに蓄積された電荷を電荷検出増幅器１０４により積分することができる。しかし、フォトセンシティブダイオードＰＤの両端間電圧が上昇するにつれて、スイッチングダイオードＳＤの両端間電圧が減少するため、スイッチングダイオードＳＤの順方向抵抗が増大する。従って、フォトセンシティブダイオードキャパシタンスＣの充電速度が低下し、読出し期間の終了時に、フォトセンシティブダイオードキャパシタンスＣが完全に再充電されなくなる。行電圧ＶR は読出パルスの終了時に低下し、スイッチングダイオードＳＤが再び逆バイアスになる。光が読出パルス間の積分期間においてフォトセンシティブダイオードＰＤに入射しないときでも、次の読出パルスが行導体１０２に供給されると、スイッチングダイオードＳＤは再び順方向バイアスになる。その理由は、フォトセンシティブダイオードキャパシタンスＣの充電がその前の読出パルス中に完了してないためである。従って、少量の電流が流れ、フォトセンシティブダイオードキャパシタンスＣが少し充電される。この処理が次の数個の読出パルスに対し繰り返され、その都度充電量が次第に小さくなる。
【０００５】
図２ａは行電圧ＶR の経時変化を示すとともに、第１読出パルスの直前から画素に光が入射しない状態において瞬時ｔ0 ，ｔ1 ，ｔ2 及びｔ3 に供給される４つの順次の読出パルスＲ0 ，Ｒ1 ，Ｒ2 及びＲ3 を示す。図２ｂは４つの行電圧パルスが順次に供給される期間におけるフォトセンシティブダイオードキャパシタンスＣの電圧ＶX の変化を示す。図２ｂから明らかなように、第１行電圧パルスＲ0 の前からフォトセンシティブダイオードＰＤに光が入射しない場合でも、フォトセンシティブダイオードＰＤのキャパシタンスは第１読出パルスＲ0 中に完全に再充電されず、次の読出パルスＲ1 ，Ｒ2 及びＲ3 中に少しづつ充電される。このとき流れる電流が電荷検出増幅器１０４により積分される。図２ｃは電荷検出増幅器１０４の出力電圧の変化を読出パルスＲ0 〜Ｒ3 の時間スケールに亘って示し、時間ｔ0 ，ｔ1 ，ｔ2 及びｔ3 は読出パルスＲ0 ，Ｒ1 ，Ｒ2 及びＲ3 の印加開始瞬時を表す。出力電圧Ｖ0 は第１読出パルスＲ0 の終了時に高電圧ＶH から低電圧ＶL に図２ｃに破線ａで示すように低下する代わりに、電圧Ｖ0 は実線ｂで示すようにもっとゆっくり低電圧ＶＬに変化する。その理由は、上述したように、フォトセンシティブダイオードキャパシタンスＣが照明の除去後の第１読出パルスＲ0 に続く読出パルス中も充電を続けるためである。従って、検出イメージに”ラグ”を生じ、これは動く画像又は変化する画像がぼけることを意味する。
【０００６】
ＥＰ−Ａ−２３３４８９には、電荷を蓄積する蓄積素子のアレイを具え、これらの蓄積素子は行及び列に配置され、列内の蓄積素子は第１導体に結合され、行内の蓄積素子は第２及び第３導体に結合された電荷蓄積装置において、行内の各蓄積素子は関連する第２導体に第１整流素子又は絶縁素子を経て結合するとともに関連する第３導体に第２整流素子又は絶縁素子を経て結合し、第１及び第２整流素子が印加電圧により順方向バイアスされるときに電流を流すようにすることが記載されている。
【０００７】
ＥＰ−Ａ−２３３４８９に記載されているように、蓄積素子はフォトセンシティブダイオードを具えるとともに、第１及び第２整流素子はスイッチングダイオードを具える。この装置の動作状態では、適当な電圧が一行の蓄積素子と関連する第２及び第３導体に供給され、一行の蓄積素子に電荷を蓄積する必要があるときは関連する第１及び第２整流素子を逆バイアスし、一行の蓄積素子から電荷を読出す必要があるときは関連する第１及び第２整流素子を順方向バイアスする。
【０００８】
従って、ＥＰ−Ａ−２３３４８９はスイッチングダイオード又は整流素子ＳＤを、２つの行導体間に直列に結合された２つの整流素子と置き換え、フォトセンシティブダイオードＰＤを２つの整流素子の接続点に結合している。この場合、画素は両整流素子又はスイッチング素子を順方向バイアスする電圧を行導体に供給して両スイッチングダイオードを経て電流を流すことにより読み出され、このとき両スイッチングダイオードの接続点の電圧は、両ダイオードが同一であれば２つの行導体に供給された電圧の平均値に等しい値になる。このような電荷蓄積装置の動作状態では、画素が丁度読出し終わり、フォトセンシティブダイオードのキャパシタンスが充電されているとき、２つの行導体に適当な電圧が供給され、両スイッチングダイオードが逆バイアスになる。光がフォトセンシティブダイオードＰＤに入射すると、電荷が発生し、フォトセンシティブダイオードＰＤの両端間電圧が低下する。次の読出パルスが２つの行導体に供給され、両スイッチングダイオードが順方向バイアスされると、２つの行の電圧の平均値になるまで電流がフォトセンシティブダイオードキャパシタンスＣを経て流れる。従って、フォトセンシティブダイオードキャパシタンスＣを対応する読出パルス中に完全に再充電することができ、従ってラグが僅かになり、或いは全く生じなくなる。
【０００９】
【発明が解決しようとする課題】
しかし、ＥＰ−Ａ−２３３４８９に開示された電荷蓄積装置は電荷蓄積素子の各行ごとに２つの行導体を必要とし、従って装置内の導体により占められる面積が必然的に増大し、また行及び列導体とこれらの導体に電圧を供給する対応する駆動回路との間に極めて多数の接続を必要とする。
【００１０】
行導体の数の増大は必然的に装置内の導体が占める面積を増大し、蓄積素子に使用しうる面積が犠牲になる。この点は、この電荷蓄積装置をイメージセンサとし、このイメージセンサをできるだけ透明にして、例えばＣＲＴ（陰極線管）又はＬＣＤ（液晶デバイス）ディスプレイのようなディスプレイをイメージセンサを通して見えるようにする場合、又はこの電荷蓄積装置を例えばＸ線診断用のイメージセンサとする場合のようにできるだけ大きなフォトセンシティブ領域を有するものとする必要がある場合に特に不利である。
【００１１】
【課題を解決するための手段】
本発明の第１の特徴は、電荷蓄積用の蓄積素子のアレイを具え、これらの蓄積素子は行及び列に配置され、列内の蓄積素子は第１導体に結合され、行内の蓄積素子は第２及び第３導体に結合され、且つ行内の各蓄積素子は関連する第２導体に第１整流素子を経て結合されるとともに、関連する第３導体に第２整流素子を経て結合され、第１及び第２整流素子が印加電圧により順方向バイアスされたときに電流を流すように構成された電荷蓄積装置にいて、各蓄積素子行の第３導体が隣接する蓄積素子行の第２導体も形成し、一つ置きの行内の蓄積素子と関連する第１及び第２整流素子が残りの行内の蓄積素子と関連する第１及び第２整流素子に対し逆向きに配置され、順方向バイアスのとき前記一つ置きの行内の蓄積素子と関連する第１及び第２整流素子が第２及び第３導体間に一方向に電流を流し、逆バイアスのとき前記残りの行内の蓄積素子と関連する第１及び第２整流素子が第２及び第３導体間に反対方向に電流を流すように構成され、且つ選択された行の蓄積素子に蓄積されている電荷を読出すために選択された行の蓄積素子と関連する整流素子のみを順方向バイアスする電圧を第２及び第３導体に供給する手段が設けられている点にある。
【００１２】
ここで、”整流素子”とは一方向（逆方向）にできるだけ低い電流を流すとともに他方向（順方向）に所要の電流を流す非対称特性を有する任意の素子を意味するものと理解されたい。
【００１３】
従って、本発明装置によれば、電荷蓄積素子の不完全な再充電の問題を蓄積素子行と関連する導体の総数を増大することなく低減することができる。
各蓄積素子は、一動作モードで入射光に応答して電荷を蓄積するフォトセンシティブ素子を具えるものとすることができる。
整流素子は薄膜技術により形成しうるダイオードとすることができる。
【００１４】
各蓄積素子と関連する整流素子の一方をフォトセンシティブ素子で構成し、且つ整流素子と蓄積素子を同一の蓄積素子列内の一つの蓄積素子からの電荷の読出し中における他の蓄積素子からのリーク電流が減少するように配置することができる。
【００１５】
一例では、蓄積素子及び整流素子は接合ダイオードで構成し、各蓄積素子及び関連する第１及び第２整流素子の一方をフォトセンシティブにし、整流素子及び蓄積素子を、各蓄積素子及び関連する第１及び第２整流素子に対し、
（ＣX ＋ＣY ）ＩP ＝ＣP ＩD
ここで、ＣX ，ＣY 及びＣP はフォトセンシティブ整流素子、他方の整流素子及びフォトセンシティブ蓄積素子の固有キャパシタンス、及びＩP 及びＩD はフォトセンシティブ蓄積素子及びフォトセンシティブ整流素子に入射した光により発生される電流、
となるように構成し、同一の蓄積素子列の一つの蓄積素子からの電荷の読出し中における他の蓄積素子からのリーク電流を低減する。
【００１６】
このような例では、各蓄積素子に対し、関連する整流素子を所定の面積を有するものとし、蓄積素子及びフォトセンシティブ整流素子は入射光に露光される第２の所定面積を有するものとし、整流素子及び蓄積素子のそれぞれの面積を、
（ＡCD1 ／２ＡDD1 ）＝（ＡC3／ＡD3）
ここで、ＡD3及びＡDD1 は蓄積素子及び関連する整流素子の面積、及びＡC3及びＡCD1 は蓄積素子及び関連するフォトセンシティブ整流素子の入射光に露光される第２の所定面積、
が成り立つように定める。
【００１７】
選択された行の蓄積素子に蓄積されている電荷を読出すために選択された蓄積素子行と関連する整流素子のみを順方向バイアスする電圧を第２及び第３導体に供給する手段は、第２導体に電圧を供給する第１電圧供給手段及び第３導体に電圧を供給する第２電圧供給手段を具えるものとすることができる。この場合には電圧供給手段が２つの異なる電圧を供給することができる必要があるだけである。
【００１８】
本発明は本発明の第１の特徴を有する装置を動作させる方法も提供するものであり、本発明の方法は、読出すべき電荷蓄積素子を含む選択された行と関連する第２及び第３導体の一方に第１電圧を、他方に第２電圧を供給して関連する第１及び第２整流素子を順方向バイアスし、且つ選択された行の前記他方の（第２）導体に隣接する任意の第２導体に第３電圧を、選択された行の前記一方の（第２）導体に隣接する任意の第２導体に第４電圧を供給して選択された行に隣接する各電荷蓄積素子行と関連する第１及び第２整流素子を逆バイアスするとともに、残りの第２導体に交互に第２及び第３電圧を供給して残りの電荷蓄積素子行と関連する第１及び第２整流素子を逆バイアスすることにより一つの列の各電荷蓄積素子に蓄積された電荷を逐次読出すことを特徴とする。
【００１９】
一例では、第２電圧を大地電圧にし、第１電圧を第２電圧に対し正にし、第３電圧を第２電圧に対し負にし、第４電圧を第１電圧に対し正にする。他の駆動方法も可能である。
【００２０】
【実施例】
以下図面を参照して本発明を実施例につき説明するに、図面は実寸図示したものでなく、又同様な部分を示すものには同じような参照番号を付して示してある。
図３〜図８を参照するに、これらの図に示す電荷蓄積装置１は電荷蓄積用の蓄積素子３のアレイ２を具えており、蓄積素子３は行列状に配置され、列の蓄積素子３は第１導体４に結合され、行の蓄積素子３はそれぞれ第２導体５ａ，５ｂ及び第３導体６ａ，６ｂに結合され、行の各蓄積素子３は第１整流素子Ｄ１を経て関連する第２導体５ａ，５ｂに結合されると共に第２整流素子Ｄ２を経て関連する第３導体６ａ，６ｂに接続されており、第１及び第２整流素子Ｄ１及びＤ２が印加電圧により順方向にバイアスされたとき電流を流す。
【００２１】
本発明では、蓄積素子３の各行の第３導体６ａ，６ｂが蓄積素子３の任意の隣接行の第２導体５ａ，５ｂも形成し、一つ置きの行Ｎ−２，Ｎ，Ｎ＋２，Ｎ＋４，．．（Ｎ＋２ｎ，ここでｎは整数）内の蓄積素子３ａと関連する第１及び第２整流素子Ｄ１’及びＤ２’を残りの行Ｎ−１，Ｎ＋１，Ｎ＋３，Ｎ＋５，．．（Ｎ＋（２ｎ＋１），ここでｎは整数）内の蓄積素子３ｂと関連する第１及び第２整流素子Ｄ１”及びＤ２”に対し逆向きに配置し、順方向バイアスのとき前記一つ置きの行Ｎ−２，Ｎ，Ｎ＋２，Ｎ＋４，．．内の蓄積素子３ａと関連する第１及び第２整流素子Ｄ１’及びＤ２’が第２及び第３導体５ａ及び６ｂ間に一方向に電流を流し、逆バイアスのとき前記残りの行Ｎ−１，Ｎ＋１，Ｎ＋３，Ｎ＋５，．．内の蓄積素子３ｂと関連する第１及び第２整流素子Ｄ１”及びＤ２”が第２及び第３導体５ｂ及び６ａ間に反対方向に電流を流すように構成し、且つ選択された行の蓄積素子に蓄積されている電荷を読出すために選択された行の蓄積素子３と関連する整流素子Ｄ１及び２のみを順方向バイアスする電圧を第２及び第３導体５ａ，５ｂ及び６ａ，６ｂに供給する手段７を設ける。
【００２２】
従って、本発明による装置では蓄電素子３の行に関連する導体総数を増やす必要なく、蓄積素子３の不完全な再充電問題を低減することができる。
図３は本発明による電荷蓄積装置１の一例を概略的に示した線図である。本例の電荷蓄積装置１はイメージセンサである。
イメージセンサ１は行と列に配置された画素２ａのアレイ２を具えている。アレイ２の境界を図３では破線にて示してある。図３には複数の画素２ａから成る３列８行のアレイしか示してないが、アレイは一般には画素２ａのもっと多数の行と列とで構成することは当業者に明らかである。
【００２３】
各画素２ａはフォトセンシティブダイオード３を具えており、このダイオードは関連する第１、即ち列導体４と、関連する第１及び第２スイッチングダイオードＤ１とＤ２の接続点Ｊとの間に結合させる。スイッチングダイオードＤ１及びＤ２は関連する第２及び第３導体５及び６間に直列に結合させる。
【００２４】
一つ置きの行Ｎ−２，Ｎ，Ｎ＋２，Ｎ＋４，．．．（Ｎ＋２ｎ）内のスイッチングダイオードＤ１’及びＤ２’は、第１スイッチングダイオードＤ１’のアノードが関連する第２導体５ａに結合され、スイッチングダイオードＤ２’のカソードが関連する第３導体６ｂに結合される向きにする。残りの行Ｎ−１、Ｎ＋１，Ｎ＋３，．．．（Ｎ＋（２ｎ−１））の画素２ａと関連するスイッチングダイオードＤ１”及びＤ２”はスイッチングダイオードＤ１’及びＤ２’と反対の向きにして、第１スイッチングダイオードＤ１”のカソードが関連する第２導体５ｂに結合され、スイッチングダイオードＤ２”のアノードが関連する第３導体６ａに結合される。
【００２５】
各画素２ａにおいて、フォトセンシティブダイオード３は、そのカソードが対応する第１及び第２スイッチングアノードＤ１及び２間の接続点Ｊに結合される向きにする。図３から明らかなように、第Ｎ行の画素２ａの第３導体６ｂが第Ｎ＋１行の画素２ａの第２導体５ｂを形成するとともに、第Ｎ＋１行の第３導体６ａが第Ｎ＋２行の第２導体５ａを形成する。
【００２６】
図３に示す例では、導体５及び６に適当な電圧を供給する第１及び第２駆動回路７ａ及び７ｂを具える。第１駆動回路７ａは一つ置きの導体５ａ，６ａに適当な電圧を供給するよう配置され、第２駆動回路は残りの導体５ｂ，６ｂに適当な電圧を供給するよう配置される。
【００２７】
各行導体５ａ，６ａは各別のスイッチングトランジスタ７１及び７２を経て電圧供給ラインＶ＋及びＶ−に結合される。スイッチングトランジスタ７１及び７２のゲート又は制御電極はシフトレジスタ兼デコーダ回路７０ａに結合される。第２行駆動回路７ｂも同様に行導体５ｂ，６ｂを電圧供給ラインＶｏ及びＶ＋＋にそれぞれ結合するスイッチングトランジスタ７３及び７４を具え、それらのゲート又は制御電極がシフトレジスタ兼デコーダ回路７０ｂに結合される。シフトレジスタ兼デコーダ回路７０ａ及び７０ｂは既知のようにクロック信号の制御の下でトランジスタ７１〜７４を駆動し、行導体５及び６に適当な電圧信号を適当な時間に供給しうるように構成されている。
【００２８】
各列導体４は既知の形態の各別の電荷検出増幅器８を経て出力シフトレジスタ兼デコーダ回路９に結合され、この回路の出力端子Ｏからイメージ信号を適当なメモリ又はディスプレイ（図示せず）に供給することができる。
各電荷検出増幅器８は、その出力端子がキャパシタＣ１を経てその負入力端子に結合され、蓄積電荷の読出し中に関連する列導体４から供給される電流を電圧出力に変換する。電荷検出増幅器８の正入力端子は大地又は任意の適当な固定基準電位に結合する。固定基準電位は、フォトセンシティブダイオードを常に逆バイアスする必要があるため、実際上行電圧により決まる。
【００２９】
イメージセンサ１は任意の適当な構成にすることができるが、本例ではイメージセンサ１を適当な絶縁基板上に薄膜技術を用いて形成する。イメージセンサ１を光が透過するようにする必要がある場合には、基板を透明にする必要がある。
行駆動回路７ａ，７ｂ、電荷検出増幅器８及び出力シフトレジスタ兼デコーダ回路９はアレイ２と別の基板（又はその周縁部）上に形成することができ、例えば多結晶薄膜トランジスタ回路の形に形成することができる。
【００３０】
図４は図３に示したイメージセンサの一例の互いに隣接する行Ｎ及びＮ＋１の１つの画素のレイアウトを示し、図５は図４の第Ｎ行における画素２ａのＶ−Ｖ線上での断面図を示し、図６は同じ列におけるＮ及びＮ＋１行の２つの画素２ａのVI−VI線上での断面図を示す。
【００３１】
上述したように、イメージセンサ１は絶縁性で、一般に透明の基板（これは適当なガラス又はプラスチック材料製とすることができる）の上に薄膜技法により形成する
【００３２】
第１の導電層、一般にはクロム層を絶縁性基板１０の上に堆積し、これを画成して行導体５，６の少なくとも一部と、第１スイッチングダイオードＤ１′及び第２スイッチングダイオードＤ２″のカソード電極１１ａ及び１１ｂと、第２スイッチングダイオードＤ２′及び第１スイッチングダイオードＤ１′のカソード電極１２ａ及び１２ｂと、フォトセンティブダイオード３のカソード電極１３とを形成する。図４〜図６に示すように、カソード電極１１ａ及び１１ｂは、関連するフォトセンシティブダイオード３のカソード電極１３と一体に形成すると共に、カソード電極１２ａ及び１２ｂは関連する行導体５ｂ，６ｂの少なくとも一部と一体に形成する。
【００３３】
本例では、フォトセンシティブダイオード３及びスイッチングダイオードＤ１とＤ２を、ｎ導電形と、真性導電形と、ｐ導電形のアモルファスシリコン層を順次堆積することによりアモルファスシリコンｎ−ｉ−ｐダイオードとして形成する。次いで、これらの層をパターン化して図５及び図６に示すようなダイオード構造にする。図面の明瞭化のために図５及び図６ではダイオード構造にクロスハッチを付してない。
【００３４】
次に、絶縁層、一般には窒化シリコン層を堆積し、これをパターン化して絶縁分離領域１４を形成する。次いで第２導電層、一般にはクロム層を堆積し、これをパターン化して第１スイッチングダイオードＤ１′及び第２スイッチングダイオードＤ２″のアノードを関連する行導体５ａ，６ａにそれぞれ結合する第１の相互接続部１５ａ及び１５ｂと、第１スイッチングダイオードＤ１′のカソードを関連する第２スイッチングダイオードＤ２′のアノードに結合すると共に第２スイッチングダイオードＤ２″のカソードを関連する第１スイッチングダイオードＤ１″のアノードに結合する第２の相互接続部１６ａ及び１６ｂと、列導体４の少なくとも一部を形成する。こうして形成したものの上に、必要に応じ、図示してはないが、ポリイミド層の如き透明の保護絶縁層を堆積することができる。
【００３５】
図４から明らかなように、残りの行Ｎ−１，Ｎ＋１，Ｎ＋３，----の画素２ａのレイアウト構造は列Ｎ−２，Ｎ，Ｎ＋２，----の画素２ａの実際上鏡面像になる。
イメージセンサのレイアウトは任意の適当なパターンとすることができるが、図４示すように、列及び行導体４，５及び６が長方形、一般には方形状格子を画成し、スイッチングダイオードＤ１及びＤ２とフォトセンシティブダイオード３が画素２ａを占める面積をできるだけ少なくして、イメージセンサをできるだけ透明にすることにより、このイメージセンサをディスプレイの如き他の物の上に載せても、このディスプレイを不鮮明にすることのないようにすることができる。勿論、最大感度が要求される（例えばＸ線診断装置のような）場合には、フォトセンシティブダイオード３の面積をできるだけ大きくすべきである。
【００３６】
上述した構成では、全ダイオードＤ１，Ｄ２及び３をｐ−ｉ−ｎダイオードとしてではなくｎ−ｉ−ｐダイオードとして形成して、全ダイオードを同時に形成することができる。しかし、必要に応じ、ダイオードのうちの適当なものをｐ−ｉ−ｎダイオードとして形成することもできる。この場合には相互接続部及び金属化パターンを簡単に単純化することができる。実際には、一般にｎ−ｉ−ｐダイオードはｐ−ｉ−ｎダイオードよりもフォトセンシティブダイオードとして優れており、又ｐ−ｉ−ｎダイオードはｎ−ｉ−ｐダイオードよりもスイッチングダイオードとして優れていることを記憶に留めて、特定の用途に合った最適な形態のダイオードを用いるようにする。
【００３７】
スイッチングダイオードＤ１及びＤ２はフォトセンシティブダイオード３とは異なり、スイッチングダイオードのアノード及びカソードには入射光が当たらないようにするのに対し、フォトセンシティブダイオード３には勿論、図５及び６に示すように、そのアノード側に入射光が当たるようにすることは当業者には明らかである。
【００３８】
次に上述したイメージセンサの動作を図７〜８につき説明するが、これらの各図にはイメージセンサの一部と、１つの画素の読出し中に印加される電圧が示されている。図７は行Ｎの画素Ｘの読出し中の状態を示し、図８は行Ｎ＋１の画素Ｙの読出し中の状態を示す。
【００３９】
先ず図７につき説明すると、行Ｎ内の画素Ｘに予め蓄積されている電荷を読出すためには、第１又は左の行駆動回路７０ａが画素行Ｎ−２，Ｎ＋２，Ｎ＋４，．．．の行導体５ａに結合されたトランジスタ７１を導通させるとともに、画素行Ｎの行導体５ａに結合されたトランジスタ７２を導通させる。従って、画素行Ｎの行導体５ａが電圧供給ラインＶ＋に結合されるとともに、画素行Ｎ−２，Ｎ＋２，Ｎ＋４，．．（Ｎ＋２ｎ，ここでｎ≠０）の行導体５ａが電圧供給ラインＶ−に結合される。同時に、第２又は右の駆動回路７０ｂが画素行Ｎ＋１，Ｎ＋３，Ｎ＋５，．．（Ｎ＋２ｎ−１），ここでｎ≠０）の行導体５ｂに結合されたトランジスタ７３を導通するとともに画素行Ｎ−１の行導体５ｂに結合されたトランジスタ７４を導通させる。従って、画素行Ｎ−１の行導体５ｂが電圧供給ラインＶ＋＋に結合されるとともに、画素行Ｎ＋１，Ｎ＋３，Ｎ＋５，．．．の行導体５ｂが電圧供給ラインＶｏに結合される。電圧Ｖ＋＋は電圧Ｖ＋より正であり、Ｖ＋は電圧Ｖｏより正であり、Ｖｏは電圧Ｖ−より正である。
【００４０】
従って、行Ｎ内の画素２ａのスイッチングダイオードＤ１及びＤ２が順方向バイアスされるとともに、行Ｎ以外の行内の画素２ａのスイッチングダイオードが逆バイアスされる。このとき電流が行Ｎの画素のフォトセンシティブダイオードキャパシタンスＣを経て流れ、関連する電荷検出増幅器８がこの電流を積分し、その出力信号を出力シフトレジスタ兼デコーダ回路９に供給し、この回路９がその出力端子Ｏからイメージ信号を適当なメモリ又はディスプレイ（図示せず）に供給することができる。電流は行Ｎの画素のフォトセンシティブダイオードキャパシタンスＣを経て、関連する２つの行導体の平均電圧に達するまで流れる。従って、フォトセンシティブダイオードキャパシタンスＣを対応する読出パルス中に完全に再充電することができ、従ってラグを完全に、又は少なくとも相当に低減することができる。
【００４１】
行Ｎ＋１内の画素Ｙに予め蓄積されている電荷を読出すためには、図８に示すように、第１又は左の駆動回路７０ａが画素行Ｎ−２，Ｎ，Ｎ＋４，．．（Ｎ＋２ｎ）の行導体５ａに結合されたトランジスタ７１を導通させるとともに、画素行Ｎ＋２の行導体５ａに結合されたトランジスタ７２を導通させる。従って、画素行Ｎ＋２の行導体５ａが電圧供給ラインＶ＋に結合されるとともに、画素行Ｎ−２，Ｎ，Ｎ＋４，．．（Ｎ＋２ｎ，ここでｎ≠１）の行導体５ａが電圧供給ラインＶ−に結合される。同時に、第２又は右の駆動回路７０ｂが画素行Ｎ−１，Ｎ＋１，Ｎ＋５，．．（Ｎ＋２ｎ−１），ここでｎ≠２）の行導体５ｂに結合されたトランジスタ７３を導通するとともに画素行Ｎ＋３の行導体５ｂに結合されたトランジスタ７４を導通させる。従って、画素行Ｎ＋３の行導体５ｂが電圧供給ラインＶ＋＋に結合されるとともに、画素行Ｎ−１，Ｎ＋１，Ｎ＋５，．．．の行導体５ｂが電圧供給ラインＶｏに結合される。
【００４２】
従って、行Ｎ＋１内の画素２ａのスイッチングダイオードＤ１及びＤ２が順方向バイアスされるとともに、行Ｎ＋１以外の行内の画素２ａのスイッチングダイオードが逆バイアスされる。このとき電流が行Ｎ＋１の画素のフォトセンシティブダイオードキャパシタンスＣを経て流れ、関連する電荷検出増幅器８がこの電流を積分し、その出力信号を出力シフトレジスタ兼デコーダ回路９に供給し、この回路９がその出力端子Ｏからイメージ信号を適当なメモリ又はディスプレイ（図示せず）に供給することができる。
【００４３】
この場合にも、電流は行Ｎ＋１の画素のフォトセンシティブダイオードキャパシタンスＣを経て、関連する２つの行導体の平均電圧になるまで流れる。従って、フォトセンシティブダイオードキャパシタンスＣが対応する読出パルス中に完全に再充電することができ、従ってラグを完全に、又は少なくとも相当に低減することができる。
【００４４】
このことは、イメージセンサに関連するノイズが低い場合に、このイメージセンサを低光量の状態にて過度のラグ問題を生ずることなく動作させることができることを意味している。又、選択画素行のスイッチングダイオードＤ１及びＤ２を順方向に強くバイアスすると共に画素キャパシタンスを迅速に再充電することができるため、画素を一層迅速に読取ることができる。さらに、所定のフレーム時間（即ち全イメージセンサを読出す時間）中のイメージセンサの垂直方向クロストーク、即ち列導体間のクロストークが極めて少なくなる。その理由は、このようなクロストークは画素行が選択される時間とフレーム時間との関数であり、本例の場合には行選択時間を短縮し得るからである。さらに、行導体の数が図１に示したような通常のイメージセンサの行導体の数の１／２となり、又ＥＰ−Ａ−２３３４８９に記載されている装置の行導体数の１／４となる。このことは、本発明によるイメージセンサは行導体を大きく離間し得るためにＥＰ−Ａ−５５５９０７に記載されている方法で他の同様なイメージセンサと一緒に共通の基板上に取付けるのに特に好適であることを意味する。
【００４５】
更に、導体で占められないイメージセンサの有効面積が増大する結果、イメージセンサを一層透明にすることができ、例えばイメージセンサをディスプレイ上に装着する必要がある場合に望ましい。或いはまた、その結果として蓄積素子を大きくすることができ、これは入力光レベルが低く高感度が要求されるＸ線診断用に特に望ましい。
【００４６】
各画素行は適当な行導体５，６に適当な電圧を印加することにより逐次読取ることができる。特定の行の画素を読出す場合には、残りの画素の関連するスイッチングダイオードＤ１及びＤ２が逆バイアスされ、従ってこれら残りの画素は積分期間にあり、この期間内では、画素に入射する光によりフォトセンシティブダイオードにおいて電荷キャリヤの光−生成により生じた電荷が画素に蓄積される。従って、積分期間中に画素行に蓄積された電荷は次の読出し期間に読出され、画素行は逐次読出される。所要に応じ列を同時に、又は逐次読出すこともできる。
【００４７】
図９は電荷検出増幅器８の出力電圧Ｖout と、第１読出しパルス又はフレーム１の直前の積分期間中にのみ照射された所定画素に印加された読出しパルスの数又はフレーム数との間の関係をグラフにして示した図である。太い破線４０は図１に示したタイプの画素に対する結果を示し、これから明らかなように、この場合にはラグがあるが、本発明によるイメージセンサの画素に対する結果を示している細い破線４１の場合はラグは極めて少なく、実際上ラグは殆どない。
【００４８】
電荷蓄積装置１はイメージセンサ以外に、例えばメモリ装置又は温度検知装置とすることができ、しかも上述した薄膜技法の代わりに任意の適当な方法を用いて形成し得ることは勿論である。
【００４９】
これまでに述べた本発明によるイメージセンサの例では、前述したように垂直方向のクロストークは通常の装置に比べてかなり低減するも、同じ列における選択画素を読出している時に、不所望な電流が非選択画素２ａから列導体４に流れることにより若干の垂直方向クロストークが依然生ずることがある。この垂直方向のクロストークがあると、選択画素に対する電荷検出増幅器８からの積分出力には、その選択画素の列における他の全ての画素からの影響が含まれることになる。不所望な列電流の主たる原因は、その列における非選択画素からの“ダイナミックリーク”にある。従って、画素が光を検出すると、フォトセンシティブダイオード３内における電荷キリャヤの光−生成によりフォトセンシティブダイオード３の固有キャパシタンスが放電され、これによりスイッチングダイオードＤ１間の電圧が変化することになる。つ２のスイッチングダイオードＤ１とＤ２との中間点Ｊにおける電圧Ｖx が変化することにより、スイッチングダイオードＤ１のキャパシタンスＣD 、従って関連する列導体４へ次のような電流Ｉ、即ち
Ｉ＝ＣD ｄＶx ／ｄｔ （１）
が流れて、垂直方向のクロストークが生ずる。このクロストークは画像からの情報を除去することになり、例えば白の背景上の黒テキストが白で現れ、見えなくなることが起こり得る。
【００５０】
図１０は垂直方向クロストークを除去又は少なくとも著しく低減するよう設計された本発明イメージセンサの変形例１ａの一つの画素２ｂを示す。この変形イメージセンサ１ａは上述したイメージセンサと、第１整流素子又はダイオードＤ１’及びＤ１”（簡便のために一つの画素のみを示すため、第１及び第２整流素子又はダイオードを以後単にＤ１及びＤ２と言う）がフォトセンシティブに形成されている点が相違する。これは、図５及び図６に示す実施例において、電極１５ａ及び１６ｂを検出すべき光に透明な部分を有するように形成することにより達成することができる。これは、電極１５ａ及び１６ｂに接点孔を形成するメタライゼーションエッチングマスクを変更することにより最も簡単に達成される。図１０に示すキャパシタンスＣX 及びＣY はダイオードＤ１及びＤ２の固有キャパシタンスを表し、キャパシタンスＣP はフォトセンシティブダイオード３の固有キャパシタンスを表す。
【００５１】
図１１は図１０に示す画素２ｂの等価回路図である。図１１では、フォトセンシティブスイッチングダイオードＤ１はキャパシタンスＣX と並列の電流源ＩD として表され、フォトセンシティブダイオード３はキャパシタンスＣP と並列の電流源ＩP として表される。非フォトセンシティブスイッチングダイオードＤ２は入射光に応答しないためキャパシタンスＣX と並列の単なるキャパシタンスＣY として表される。
【００５２】
他の画素の読出し中に画素２ｂが光検知中である状態を考察する。図１１から、キルヒホッフの法則を用いると、この場合には非選択画素２ｂから列導体４へ流れるリーク電流ＩL は：
ＩY をキャパシタンスＣP を流れる電流とすると、
ＩP −ＩL ＝ＩY （２）
になり、ＩX をキャパシタンスＣX を流れる電流とすると、
ＩL ＋ＩD ＝ＩX （３）
になり、ＩX 、ＩY は、
【数１】
になる。
【００５３】
式２、３及び４から、ＩL を表す次式が得られる。
【数２】
式５から、リーク電流を零にする条件は：
（ＣX ＋ＣY ）ＩP ＝ＣP ＩD （６）
になる。
従って、
ＩP ／ＣP ＝ＩD ／（ＣX ＋ＣY ） （７）
にすれば、ＩL が零になり、垂直方向クロストークが除去される。
【００５４】
フォトセンシティブ電流ＩPHOTO はＫＡC に等しい。ここでＫは定数、ＡC はフォトダイオードの露光面積（即ちフォトダイオードの不透明電極又は接点、例えば図５のフォトダイオード３の電極４の孔の面積）である。従って、無リーク電流条件はフォトセンシティブダイオードＤ１及び３の幾何学寸法により決定することができる。画素のスイッチングダイオードＤ１及び２が等しい面積であり、且つ３つの全ダイオードＤ１，Ｄ２及び３の厚さが同一であるものとすると、式７は：
（ＡCD1 ／２ＡDD1 ）＝（ＡC3／ＡD3）
になる。ここで、ＡDD1 及びＡD3はスイッチングダイオードＤ１及びフォトセンシティブダイオード３の面積であり、従ってそれらのそれぞれのキャパシタンスに比例し、ＡCD1 及びＡC3はスイッチングダイオードＤ１及びフォトセンシティブダイオード３の露光面積であり、従ってそれぞれのダイオードの入射光により発生される光電流に比例する。ここで、ダイオードＤ１，Ｄ２及び３に関連して使用する”面積”はダイオード電極にほぼ平行な平面内のダイオードの面積、即ち図５及び図６においてダイオードが形成される基板１０の表面１０ａに平行な平面内のダイオードの面積を意味する。ダイオードの厚さは基板１０の表面に垂直方向に測る。
【００５５】
従って、ダイオードＤ１，Ｄ２及び３の相対幾何学寸法を適切に選択することにより、選択された画素の列内の非選択画素からのリーク電流は非選択画素のダイオードＤ１のキャパシタンス／光電流ループ内を内部的に流れ、列導体４を流れないため、垂直クロストークが除去又は少なくとも相当低減される。従って、例えば、２つのフォトセンシティブダイオードの接点孔の面積ＡCD1 及びＡC3が等しい場合、零垂直クロストークのためにはフォトセンシティブダイオード３の面積ＡD3をフォトセンシティブスイッチングダイオードＤ１の面積ＡDD1 の２倍にする必要がある。
【００５６】
当業者であれば、他の駆動方法が可能であり、例えば４つの異なる電圧レベルを供給しうる適当な駆動源が使用可能である場合には単一の行ドライバを使用することができる。また、電圧を逆にするのが好ましい場合には、フォトセンシティブダイオード３も逆向きにしてそれらのアノードを第１及び第２スイッチングダイオードＤ１及びＤ２の接続点Ｊに接続することができる。
【００５７】
また、行及び列導体は必ずしも図面に示すように水平及び垂直に延在させる必要はない。行導体を垂直に、列導体を水平に延在させてもよく、即ち図３〜７に示す装置を９０°回転させることもできる。同様に、行及び列導体は必ずしも互いに直交させる必要はなく、任意の適当な配置を採用するとができる。
ダイオードの向きを逆にすることができること勿論であるが、この場合には装置の駆動に必要とされる電圧も適切に変化させる必要があること勿論である。
【００５８】
整流素子は必ずしもダイオードにする必要はなく、一方向（逆方向）にできるだけ低い電流を流し、多方向（順方向）に所要の電流を流す非対称特性を有する任意の形態の素子、一般に２端子素子、とすることができる。同様に、フォトセンシティブ素子も必ずしもダイオードとする必要はなく、照射されたときののみ電流を流す他のタイプのフォトセンシティブデバイスとすることができる。従って、例えば、フォトセンシティブダイオードは適当なキャパシタンスと直列の、例えば酸化鉛からなる光導電導体と置き換えることができる。
【００５９】
以上の説明を読めば、当業者であれば他の種々の変更及び変形が可能である。例えば、上述した各構成要素と等価の構成要素や、従来既知の構成要素を用いることができ、更に上述した実施例の構成要素の一部を交換したり、構成要素を加えたりすることもできる。特許請求の範囲は構成要素の組合せとして記載されているが、本発明で解決すべき技術的問題の一部又は全部を解決する、しないにかかわらず、本明細書に開示された新規な構成又は構成要素の組合せも本発明の範囲に含まれるものである。
【図面の簡単な説明】
【図１】図１は既知の電荷蓄積装置の一画素の簡略回路図である。
【図２】既知の電荷蓄積装置の動作説明用波形図である。
【図３】本例ではイメージセンサである本発明の電荷蓄積装置の回路レイアウト図である。
【図４】本発明のイメージセンサの一部分の可能なレイアウトを示す平面図である。
【図５】図４のＶ−Ｖ線上の断面図である。
【図６】図４のＶＩ−ＶＩ線上の断面図である。
【図７】本発明イメージセンサの動作説明のためのその一部分の回路図である。
【図８】本発明イメージセンサの動作説明のためのその一部分の回路図である。
【図９】本発明電荷蓄積装置の画素と図１に示す画素のラグ特性の差を示すグラフである。
【図１０】本発明イメージセンサの変形例の画素の回路図である。
【図１１】図１０に示す画素の等価回路図である。
【符号の説明】
１ 電荷蓄積装置
２ アレイ
２ａ、２ｂ 画素
３ 電荷蓄積素子
４ 第１（列）導体
５ 第２導体
６ 第３導体
７ 駆動回路
８ 電荷検出増幅器
９ 出力シフトレジスタ兼デコーダ回路
Ｄ１，Ｄ２ スイッチングダイオード
【産業上の利用分野】
本発明は電荷蓄積装置及びこのような装置を動作させる方法に関するものである。
【０００２】
【従来の技術】
図１はイメージセンサ１００の形態の既知の電荷蓄積装置の画素１０１の一例を示す。一般に、イメージセンサ１００は関連する行導体１０２及び列導体１０３を有するＮ行Ｍ列の画素の二次元マトリクスを具えるが、簡便のために一つの画素のみを図１に示す。
【０００３】
画素１０１は関連する行導体１０２及び関連する列導体１０３間に直列に結合されたフォトセンシティブダイオードＰＤ及びスイッチングダイオードＳＤを具える。図示の例では、スイッチングダイオードＳＤ及びフォトセンシティブダイオードＰＤはそれらのカソードを相互結合して配置される。キャパシタＣがフォトセンシティブダイオードＰＤの両端間に結合されている。このキャパシタＣはフォトセンシティブダイオードＰＤの寄生キャパシタンスとすることができ、またイメージセンサ１００のダイナミックレンジを増大するために付加する追加のキャパシタとすることができる。
各列導体１０３は、その入力及び出力間に容量結合を有する適当な電荷検出増幅器１０４に結合される。
【０００４】
このようなイメージセンサは、スイッチングダイオードＳＤの抵抗値をダイオード両端間の電圧が低下するにつれて増大せしめるスイッチングダイオードＳＤの非線形順方向抵抗により生ずるイメージラグを被る。画素１０１のフォトセンシティブダイオードＰＤに入射する光はフォトセンシティブダイオードＰＤのキャパシタンスＣを放電させる。適当な電圧ＶR を関連する行導体１０２に供給してスイッチングダイオードＳＤを順方向バイアスすると、電流が流れはじめてフォトセンシティブダイオードＰＤのキャパシタンスＣを再充電し、フォトセンシティブダイオードＰＤに蓄積された電荷を電荷検出増幅器１０４により積分することができる。しかし、フォトセンシティブダイオードＰＤの両端間電圧が上昇するにつれて、スイッチングダイオードＳＤの両端間電圧が減少するため、スイッチングダイオードＳＤの順方向抵抗が増大する。従って、フォトセンシティブダイオードキャパシタンスＣの充電速度が低下し、読出し期間の終了時に、フォトセンシティブダイオードキャパシタンスＣが完全に再充電されなくなる。行電圧ＶR は読出パルスの終了時に低下し、スイッチングダイオードＳＤが再び逆バイアスになる。光が読出パルス間の積分期間においてフォトセンシティブダイオードＰＤに入射しないときでも、次の読出パルスが行導体１０２に供給されると、スイッチングダイオードＳＤは再び順方向バイアスになる。その理由は、フォトセンシティブダイオードキャパシタンスＣの充電がその前の読出パルス中に完了してないためである。従って、少量の電流が流れ、フォトセンシティブダイオードキャパシタンスＣが少し充電される。この処理が次の数個の読出パルスに対し繰り返され、その都度充電量が次第に小さくなる。
【０００５】
図２ａは行電圧ＶR の経時変化を示すとともに、第１読出パルスの直前から画素に光が入射しない状態において瞬時ｔ0 ，ｔ1 ，ｔ2 及びｔ3 に供給される４つの順次の読出パルスＲ0 ，Ｒ1 ，Ｒ2 及びＲ3 を示す。図２ｂは４つの行電圧パルスが順次に供給される期間におけるフォトセンシティブダイオードキャパシタンスＣの電圧ＶX の変化を示す。図２ｂから明らかなように、第１行電圧パルスＲ0 の前からフォトセンシティブダイオードＰＤに光が入射しない場合でも、フォトセンシティブダイオードＰＤのキャパシタンスは第１読出パルスＲ0 中に完全に再充電されず、次の読出パルスＲ1 ，Ｒ2 及びＲ3 中に少しづつ充電される。このとき流れる電流が電荷検出増幅器１０４により積分される。図２ｃは電荷検出増幅器１０４の出力電圧の変化を読出パルスＲ0 〜Ｒ3 の時間スケールに亘って示し、時間ｔ0 ，ｔ1 ，ｔ2 及びｔ3 は読出パルスＲ0 ，Ｒ1 ，Ｒ2 及びＲ3 の印加開始瞬時を表す。出力電圧Ｖ0 は第１読出パルスＲ0 の終了時に高電圧ＶH から低電圧ＶL に図２ｃに破線ａで示すように低下する代わりに、電圧Ｖ0 は実線ｂで示すようにもっとゆっくり低電圧ＶＬに変化する。その理由は、上述したように、フォトセンシティブダイオードキャパシタンスＣが照明の除去後の第１読出パルスＲ0 に続く読出パルス中も充電を続けるためである。従って、検出イメージに”ラグ”を生じ、これは動く画像又は変化する画像がぼけることを意味する。
【０００６】
ＥＰ−Ａ−２３３４８９には、電荷を蓄積する蓄積素子のアレイを具え、これらの蓄積素子は行及び列に配置され、列内の蓄積素子は第１導体に結合され、行内の蓄積素子は第２及び第３導体に結合された電荷蓄積装置において、行内の各蓄積素子は関連する第２導体に第１整流素子又は絶縁素子を経て結合するとともに関連する第３導体に第２整流素子又は絶縁素子を経て結合し、第１及び第２整流素子が印加電圧により順方向バイアスされるときに電流を流すようにすることが記載されている。
【０００７】
ＥＰ−Ａ−２３３４８９に記載されているように、蓄積素子はフォトセンシティブダイオードを具えるとともに、第１及び第２整流素子はスイッチングダイオードを具える。この装置の動作状態では、適当な電圧が一行の蓄積素子と関連する第２及び第３導体に供給され、一行の蓄積素子に電荷を蓄積する必要があるときは関連する第１及び第２整流素子を逆バイアスし、一行の蓄積素子から電荷を読出す必要があるときは関連する第１及び第２整流素子を順方向バイアスする。
【０００８】
従って、ＥＰ−Ａ−２３３４８９はスイッチングダイオード又は整流素子ＳＤを、２つの行導体間に直列に結合された２つの整流素子と置き換え、フォトセンシティブダイオードＰＤを２つの整流素子の接続点に結合している。この場合、画素は両整流素子又はスイッチング素子を順方向バイアスする電圧を行導体に供給して両スイッチングダイオードを経て電流を流すことにより読み出され、このとき両スイッチングダイオードの接続点の電圧は、両ダイオードが同一であれば２つの行導体に供給された電圧の平均値に等しい値になる。このような電荷蓄積装置の動作状態では、画素が丁度読出し終わり、フォトセンシティブダイオードのキャパシタンスが充電されているとき、２つの行導体に適当な電圧が供給され、両スイッチングダイオードが逆バイアスになる。光がフォトセンシティブダイオードＰＤに入射すると、電荷が発生し、フォトセンシティブダイオードＰＤの両端間電圧が低下する。次の読出パルスが２つの行導体に供給され、両スイッチングダイオードが順方向バイアスされると、２つの行の電圧の平均値になるまで電流がフォトセンシティブダイオードキャパシタンスＣを経て流れる。従って、フォトセンシティブダイオードキャパシタンスＣを対応する読出パルス中に完全に再充電することができ、従ってラグが僅かになり、或いは全く生じなくなる。
【０００９】
【発明が解決しようとする課題】
しかし、ＥＰ−Ａ−２３３４８９に開示された電荷蓄積装置は電荷蓄積素子の各行ごとに２つの行導体を必要とし、従って装置内の導体により占められる面積が必然的に増大し、また行及び列導体とこれらの導体に電圧を供給する対応する駆動回路との間に極めて多数の接続を必要とする。
【００１０】
行導体の数の増大は必然的に装置内の導体が占める面積を増大し、蓄積素子に使用しうる面積が犠牲になる。この点は、この電荷蓄積装置をイメージセンサとし、このイメージセンサをできるだけ透明にして、例えばＣＲＴ（陰極線管）又はＬＣＤ（液晶デバイス）ディスプレイのようなディスプレイをイメージセンサを通して見えるようにする場合、又はこの電荷蓄積装置を例えばＸ線診断用のイメージセンサとする場合のようにできるだけ大きなフォトセンシティブ領域を有するものとする必要がある場合に特に不利である。
【００１１】
【課題を解決するための手段】
本発明の第１の特徴は、電荷蓄積用の蓄積素子のアレイを具え、これらの蓄積素子は行及び列に配置され、列内の蓄積素子は第１導体に結合され、行内の蓄積素子は第２及び第３導体に結合され、且つ行内の各蓄積素子は関連する第２導体に第１整流素子を経て結合されるとともに、関連する第３導体に第２整流素子を経て結合され、第１及び第２整流素子が印加電圧により順方向バイアスされたときに電流を流すように構成された電荷蓄積装置にいて、各蓄積素子行の第３導体が隣接する蓄積素子行の第２導体も形成し、一つ置きの行内の蓄積素子と関連する第１及び第２整流素子が残りの行内の蓄積素子と関連する第１及び第２整流素子に対し逆向きに配置され、順方向バイアスのとき前記一つ置きの行内の蓄積素子と関連する第１及び第２整流素子が第２及び第３導体間に一方向に電流を流し、逆バイアスのとき前記残りの行内の蓄積素子と関連する第１及び第２整流素子が第２及び第３導体間に反対方向に電流を流すように構成され、且つ選択された行の蓄積素子に蓄積されている電荷を読出すために選択された行の蓄積素子と関連する整流素子のみを順方向バイアスする電圧を第２及び第３導体に供給する手段が設けられている点にある。
【００１２】
ここで、”整流素子”とは一方向（逆方向）にできるだけ低い電流を流すとともに他方向（順方向）に所要の電流を流す非対称特性を有する任意の素子を意味するものと理解されたい。
【００１３】
従って、本発明装置によれば、電荷蓄積素子の不完全な再充電の問題を蓄積素子行と関連する導体の総数を増大することなく低減することができる。
各蓄積素子は、一動作モードで入射光に応答して電荷を蓄積するフォトセンシティブ素子を具えるものとすることができる。
整流素子は薄膜技術により形成しうるダイオードとすることができる。
【００１４】
各蓄積素子と関連する整流素子の一方をフォトセンシティブ素子で構成し、且つ整流素子と蓄積素子を同一の蓄積素子列内の一つの蓄積素子からの電荷の読出し中における他の蓄積素子からのリーク電流が減少するように配置することができる。
【００１５】
一例では、蓄積素子及び整流素子は接合ダイオードで構成し、各蓄積素子及び関連する第１及び第２整流素子の一方をフォトセンシティブにし、整流素子及び蓄積素子を、各蓄積素子及び関連する第１及び第２整流素子に対し、
（ＣX ＋ＣY ）ＩP ＝ＣP ＩD
ここで、ＣX ，ＣY 及びＣP はフォトセンシティブ整流素子、他方の整流素子及びフォトセンシティブ蓄積素子の固有キャパシタンス、及びＩP 及びＩD はフォトセンシティブ蓄積素子及びフォトセンシティブ整流素子に入射した光により発生される電流、
となるように構成し、同一の蓄積素子列の一つの蓄積素子からの電荷の読出し中における他の蓄積素子からのリーク電流を低減する。
【００１６】
このような例では、各蓄積素子に対し、関連する整流素子を所定の面積を有するものとし、蓄積素子及びフォトセンシティブ整流素子は入射光に露光される第２の所定面積を有するものとし、整流素子及び蓄積素子のそれぞれの面積を、
（ＡCD1 ／２ＡDD1 ）＝（ＡC3／ＡD3）
ここで、ＡD3及びＡDD1 は蓄積素子及び関連する整流素子の面積、及びＡC3及びＡCD1 は蓄積素子及び関連するフォトセンシティブ整流素子の入射光に露光される第２の所定面積、
が成り立つように定める。
【００１７】
選択された行の蓄積素子に蓄積されている電荷を読出すために選択された蓄積素子行と関連する整流素子のみを順方向バイアスする電圧を第２及び第３導体に供給する手段は、第２導体に電圧を供給する第１電圧供給手段及び第３導体に電圧を供給する第２電圧供給手段を具えるものとすることができる。この場合には電圧供給手段が２つの異なる電圧を供給することができる必要があるだけである。
【００１８】
本発明は本発明の第１の特徴を有する装置を動作させる方法も提供するものであり、本発明の方法は、読出すべき電荷蓄積素子を含む選択された行と関連する第２及び第３導体の一方に第１電圧を、他方に第２電圧を供給して関連する第１及び第２整流素子を順方向バイアスし、且つ選択された行の前記他方の（第２）導体に隣接する任意の第２導体に第３電圧を、選択された行の前記一方の（第２）導体に隣接する任意の第２導体に第４電圧を供給して選択された行に隣接する各電荷蓄積素子行と関連する第１及び第２整流素子を逆バイアスするとともに、残りの第２導体に交互に第２及び第３電圧を供給して残りの電荷蓄積素子行と関連する第１及び第２整流素子を逆バイアスすることにより一つの列の各電荷蓄積素子に蓄積された電荷を逐次読出すことを特徴とする。
【００１９】
一例では、第２電圧を大地電圧にし、第１電圧を第２電圧に対し正にし、第３電圧を第２電圧に対し負にし、第４電圧を第１電圧に対し正にする。他の駆動方法も可能である。
【００２０】
【実施例】
以下図面を参照して本発明を実施例につき説明するに、図面は実寸図示したものでなく、又同様な部分を示すものには同じような参照番号を付して示してある。
図３〜図８を参照するに、これらの図に示す電荷蓄積装置１は電荷蓄積用の蓄積素子３のアレイ２を具えており、蓄積素子３は行列状に配置され、列の蓄積素子３は第１導体４に結合され、行の蓄積素子３はそれぞれ第２導体５ａ，５ｂ及び第３導体６ａ，６ｂに結合され、行の各蓄積素子３は第１整流素子Ｄ１を経て関連する第２導体５ａ，５ｂに結合されると共に第２整流素子Ｄ２を経て関連する第３導体６ａ，６ｂに接続されており、第１及び第２整流素子Ｄ１及びＤ２が印加電圧により順方向にバイアスされたとき電流を流す。
【００２１】
本発明では、蓄積素子３の各行の第３導体６ａ，６ｂが蓄積素子３の任意の隣接行の第２導体５ａ，５ｂも形成し、一つ置きの行Ｎ−２，Ｎ，Ｎ＋２，Ｎ＋４，．．（Ｎ＋２ｎ，ここでｎは整数）内の蓄積素子３ａと関連する第１及び第２整流素子Ｄ１’及びＤ２’を残りの行Ｎ−１，Ｎ＋１，Ｎ＋３，Ｎ＋５，．．（Ｎ＋（２ｎ＋１），ここでｎは整数）内の蓄積素子３ｂと関連する第１及び第２整流素子Ｄ１”及びＤ２”に対し逆向きに配置し、順方向バイアスのとき前記一つ置きの行Ｎ−２，Ｎ，Ｎ＋２，Ｎ＋４，．．内の蓄積素子３ａと関連する第１及び第２整流素子Ｄ１’及びＤ２’が第２及び第３導体５ａ及び６ｂ間に一方向に電流を流し、逆バイアスのとき前記残りの行Ｎ−１，Ｎ＋１，Ｎ＋３，Ｎ＋５，．．内の蓄積素子３ｂと関連する第１及び第２整流素子Ｄ１”及びＤ２”が第２及び第３導体５ｂ及び６ａ間に反対方向に電流を流すように構成し、且つ選択された行の蓄積素子に蓄積されている電荷を読出すために選択された行の蓄積素子３と関連する整流素子Ｄ１及び２のみを順方向バイアスする電圧を第２及び第３導体５ａ，５ｂ及び６ａ，６ｂに供給する手段７を設ける。
【００２２】
従って、本発明による装置では蓄電素子３の行に関連する導体総数を増やす必要なく、蓄積素子３の不完全な再充電問題を低減することができる。
図３は本発明による電荷蓄積装置１の一例を概略的に示した線図である。本例の電荷蓄積装置１はイメージセンサである。
イメージセンサ１は行と列に配置された画素２ａのアレイ２を具えている。アレイ２の境界を図３では破線にて示してある。図３には複数の画素２ａから成る３列８行のアレイしか示してないが、アレイは一般には画素２ａのもっと多数の行と列とで構成することは当業者に明らかである。
【００２３】
各画素２ａはフォトセンシティブダイオード３を具えており、このダイオードは関連する第１、即ち列導体４と、関連する第１及び第２スイッチングダイオードＤ１とＤ２の接続点Ｊとの間に結合させる。スイッチングダイオードＤ１及びＤ２は関連する第２及び第３導体５及び６間に直列に結合させる。
【００２４】
一つ置きの行Ｎ−２，Ｎ，Ｎ＋２，Ｎ＋４，．．．（Ｎ＋２ｎ）内のスイッチングダイオードＤ１’及びＤ２’は、第１スイッチングダイオードＤ１’のアノードが関連する第２導体５ａに結合され、スイッチングダイオードＤ２’のカソードが関連する第３導体６ｂに結合される向きにする。残りの行Ｎ−１、Ｎ＋１，Ｎ＋３，．．．（Ｎ＋（２ｎ−１））の画素２ａと関連するスイッチングダイオードＤ１”及びＤ２”はスイッチングダイオードＤ１’及びＤ２’と反対の向きにして、第１スイッチングダイオードＤ１”のカソードが関連する第２導体５ｂに結合され、スイッチングダイオードＤ２”のアノードが関連する第３導体６ａに結合される。
【００２５】
各画素２ａにおいて、フォトセンシティブダイオード３は、そのカソードが対応する第１及び第２スイッチングアノードＤ１及び２間の接続点Ｊに結合される向きにする。図３から明らかなように、第Ｎ行の画素２ａの第３導体６ｂが第Ｎ＋１行の画素２ａの第２導体５ｂを形成するとともに、第Ｎ＋１行の第３導体６ａが第Ｎ＋２行の第２導体５ａを形成する。
【００２６】
図３に示す例では、導体５及び６に適当な電圧を供給する第１及び第２駆動回路７ａ及び７ｂを具える。第１駆動回路７ａは一つ置きの導体５ａ，６ａに適当な電圧を供給するよう配置され、第２駆動回路は残りの導体５ｂ，６ｂに適当な電圧を供給するよう配置される。
【００２７】
各行導体５ａ，６ａは各別のスイッチングトランジスタ７１及び７２を経て電圧供給ラインＶ＋及びＶ−に結合される。スイッチングトランジスタ７１及び７２のゲート又は制御電極はシフトレジスタ兼デコーダ回路７０ａに結合される。第２行駆動回路７ｂも同様に行導体５ｂ，６ｂを電圧供給ラインＶｏ及びＶ＋＋にそれぞれ結合するスイッチングトランジスタ７３及び７４を具え、それらのゲート又は制御電極がシフトレジスタ兼デコーダ回路７０ｂに結合される。シフトレジスタ兼デコーダ回路７０ａ及び７０ｂは既知のようにクロック信号の制御の下でトランジスタ７１〜７４を駆動し、行導体５及び６に適当な電圧信号を適当な時間に供給しうるように構成されている。
【００２８】
各列導体４は既知の形態の各別の電荷検出増幅器８を経て出力シフトレジスタ兼デコーダ回路９に結合され、この回路の出力端子Ｏからイメージ信号を適当なメモリ又はディスプレイ（図示せず）に供給することができる。
各電荷検出増幅器８は、その出力端子がキャパシタＣ１を経てその負入力端子に結合され、蓄積電荷の読出し中に関連する列導体４から供給される電流を電圧出力に変換する。電荷検出増幅器８の正入力端子は大地又は任意の適当な固定基準電位に結合する。固定基準電位は、フォトセンシティブダイオードを常に逆バイアスする必要があるため、実際上行電圧により決まる。
【００２９】
イメージセンサ１は任意の適当な構成にすることができるが、本例ではイメージセンサ１を適当な絶縁基板上に薄膜技術を用いて形成する。イメージセンサ１を光が透過するようにする必要がある場合には、基板を透明にする必要がある。
行駆動回路７ａ，７ｂ、電荷検出増幅器８及び出力シフトレジスタ兼デコーダ回路９はアレイ２と別の基板（又はその周縁部）上に形成することができ、例えば多結晶薄膜トランジスタ回路の形に形成することができる。
【００３０】
図４は図３に示したイメージセンサの一例の互いに隣接する行Ｎ及びＮ＋１の１つの画素のレイアウトを示し、図５は図４の第Ｎ行における画素２ａのＶ−Ｖ線上での断面図を示し、図６は同じ列におけるＮ及びＮ＋１行の２つの画素２ａのVI−VI線上での断面図を示す。
【００３１】
上述したように、イメージセンサ１は絶縁性で、一般に透明の基板（これは適当なガラス又はプラスチック材料製とすることができる）の上に薄膜技法により形成する
【００３２】
第１の導電層、一般にはクロム層を絶縁性基板１０の上に堆積し、これを画成して行導体５，６の少なくとも一部と、第１スイッチングダイオードＤ１′及び第２スイッチングダイオードＤ２″のカソード電極１１ａ及び１１ｂと、第２スイッチングダイオードＤ２′及び第１スイッチングダイオードＤ１′のカソード電極１２ａ及び１２ｂと、フォトセンティブダイオード３のカソード電極１３とを形成する。図４〜図６に示すように、カソード電極１１ａ及び１１ｂは、関連するフォトセンシティブダイオード３のカソード電極１３と一体に形成すると共に、カソード電極１２ａ及び１２ｂは関連する行導体５ｂ，６ｂの少なくとも一部と一体に形成する。
【００３３】
本例では、フォトセンシティブダイオード３及びスイッチングダイオードＤ１とＤ２を、ｎ導電形と、真性導電形と、ｐ導電形のアモルファスシリコン層を順次堆積することによりアモルファスシリコンｎ−ｉ−ｐダイオードとして形成する。次いで、これらの層をパターン化して図５及び図６に示すようなダイオード構造にする。図面の明瞭化のために図５及び図６ではダイオード構造にクロスハッチを付してない。
【００３４】
次に、絶縁層、一般には窒化シリコン層を堆積し、これをパターン化して絶縁分離領域１４を形成する。次いで第２導電層、一般にはクロム層を堆積し、これをパターン化して第１スイッチングダイオードＤ１′及び第２スイッチングダイオードＤ２″のアノードを関連する行導体５ａ，６ａにそれぞれ結合する第１の相互接続部１５ａ及び１５ｂと、第１スイッチングダイオードＤ１′のカソードを関連する第２スイッチングダイオードＤ２′のアノードに結合すると共に第２スイッチングダイオードＤ２″のカソードを関連する第１スイッチングダイオードＤ１″のアノードに結合する第２の相互接続部１６ａ及び１６ｂと、列導体４の少なくとも一部を形成する。こうして形成したものの上に、必要に応じ、図示してはないが、ポリイミド層の如き透明の保護絶縁層を堆積することができる。
【００３５】
図４から明らかなように、残りの行Ｎ−１，Ｎ＋１，Ｎ＋３，----の画素２ａのレイアウト構造は列Ｎ−２，Ｎ，Ｎ＋２，----の画素２ａの実際上鏡面像になる。
イメージセンサのレイアウトは任意の適当なパターンとすることができるが、図４示すように、列及び行導体４，５及び６が長方形、一般には方形状格子を画成し、スイッチングダイオードＤ１及びＤ２とフォトセンシティブダイオード３が画素２ａを占める面積をできるだけ少なくして、イメージセンサをできるだけ透明にすることにより、このイメージセンサをディスプレイの如き他の物の上に載せても、このディスプレイを不鮮明にすることのないようにすることができる。勿論、最大感度が要求される（例えばＸ線診断装置のような）場合には、フォトセンシティブダイオード３の面積をできるだけ大きくすべきである。
【００３６】
上述した構成では、全ダイオードＤ１，Ｄ２及び３をｐ−ｉ−ｎダイオードとしてではなくｎ−ｉ−ｐダイオードとして形成して、全ダイオードを同時に形成することができる。しかし、必要に応じ、ダイオードのうちの適当なものをｐ−ｉ−ｎダイオードとして形成することもできる。この場合には相互接続部及び金属化パターンを簡単に単純化することができる。実際には、一般にｎ−ｉ−ｐダイオードはｐ−ｉ−ｎダイオードよりもフォトセンシティブダイオードとして優れており、又ｐ−ｉ−ｎダイオードはｎ−ｉ−ｐダイオードよりもスイッチングダイオードとして優れていることを記憶に留めて、特定の用途に合った最適な形態のダイオードを用いるようにする。
【００３７】
スイッチングダイオードＤ１及びＤ２はフォトセンシティブダイオード３とは異なり、スイッチングダイオードのアノード及びカソードには入射光が当たらないようにするのに対し、フォトセンシティブダイオード３には勿論、図５及び６に示すように、そのアノード側に入射光が当たるようにすることは当業者には明らかである。
【００３８】
次に上述したイメージセンサの動作を図７〜８につき説明するが、これらの各図にはイメージセンサの一部と、１つの画素の読出し中に印加される電圧が示されている。図７は行Ｎの画素Ｘの読出し中の状態を示し、図８は行Ｎ＋１の画素Ｙの読出し中の状態を示す。
【００３９】
先ず図７につき説明すると、行Ｎ内の画素Ｘに予め蓄積されている電荷を読出すためには、第１又は左の行駆動回路７０ａが画素行Ｎ−２，Ｎ＋２，Ｎ＋４，．．．の行導体５ａに結合されたトランジスタ７１を導通させるとともに、画素行Ｎの行導体５ａに結合されたトランジスタ７２を導通させる。従って、画素行Ｎの行導体５ａが電圧供給ラインＶ＋に結合されるとともに、画素行Ｎ−２，Ｎ＋２，Ｎ＋４，．．（Ｎ＋２ｎ，ここでｎ≠０）の行導体５ａが電圧供給ラインＶ−に結合される。同時に、第２又は右の駆動回路７０ｂが画素行Ｎ＋１，Ｎ＋３，Ｎ＋５，．．（Ｎ＋２ｎ−１），ここでｎ≠０）の行導体５ｂに結合されたトランジスタ７３を導通するとともに画素行Ｎ−１の行導体５ｂに結合されたトランジスタ７４を導通させる。従って、画素行Ｎ−１の行導体５ｂが電圧供給ラインＶ＋＋に結合されるとともに、画素行Ｎ＋１，Ｎ＋３，Ｎ＋５，．．．の行導体５ｂが電圧供給ラインＶｏに結合される。電圧Ｖ＋＋は電圧Ｖ＋より正であり、Ｖ＋は電圧Ｖｏより正であり、Ｖｏは電圧Ｖ−より正である。
【００４０】
従って、行Ｎ内の画素２ａのスイッチングダイオードＤ１及びＤ２が順方向バイアスされるとともに、行Ｎ以外の行内の画素２ａのスイッチングダイオードが逆バイアスされる。このとき電流が行Ｎの画素のフォトセンシティブダイオードキャパシタンスＣを経て流れ、関連する電荷検出増幅器８がこの電流を積分し、その出力信号を出力シフトレジスタ兼デコーダ回路９に供給し、この回路９がその出力端子Ｏからイメージ信号を適当なメモリ又はディスプレイ（図示せず）に供給することができる。電流は行Ｎの画素のフォトセンシティブダイオードキャパシタンスＣを経て、関連する２つの行導体の平均電圧に達するまで流れる。従って、フォトセンシティブダイオードキャパシタンスＣを対応する読出パルス中に完全に再充電することができ、従ってラグを完全に、又は少なくとも相当に低減することができる。
【００４１】
行Ｎ＋１内の画素Ｙに予め蓄積されている電荷を読出すためには、図８に示すように、第１又は左の駆動回路７０ａが画素行Ｎ−２，Ｎ，Ｎ＋４，．．（Ｎ＋２ｎ）の行導体５ａに結合されたトランジスタ７１を導通させるとともに、画素行Ｎ＋２の行導体５ａに結合されたトランジスタ７２を導通させる。従って、画素行Ｎ＋２の行導体５ａが電圧供給ラインＶ＋に結合されるとともに、画素行Ｎ−２，Ｎ，Ｎ＋４，．．（Ｎ＋２ｎ，ここでｎ≠１）の行導体５ａが電圧供給ラインＶ−に結合される。同時に、第２又は右の駆動回路７０ｂが画素行Ｎ−１，Ｎ＋１，Ｎ＋５，．．（Ｎ＋２ｎ−１），ここでｎ≠２）の行導体５ｂに結合されたトランジスタ７３を導通するとともに画素行Ｎ＋３の行導体５ｂに結合されたトランジスタ７４を導通させる。従って、画素行Ｎ＋３の行導体５ｂが電圧供給ラインＶ＋＋に結合されるとともに、画素行Ｎ−１，Ｎ＋１，Ｎ＋５，．．．の行導体５ｂが電圧供給ラインＶｏに結合される。
【００４２】
従って、行Ｎ＋１内の画素２ａのスイッチングダイオードＤ１及びＤ２が順方向バイアスされるとともに、行Ｎ＋１以外の行内の画素２ａのスイッチングダイオードが逆バイアスされる。このとき電流が行Ｎ＋１の画素のフォトセンシティブダイオードキャパシタンスＣを経て流れ、関連する電荷検出増幅器８がこの電流を積分し、その出力信号を出力シフトレジスタ兼デコーダ回路９に供給し、この回路９がその出力端子Ｏからイメージ信号を適当なメモリ又はディスプレイ（図示せず）に供給することができる。
【００４３】
この場合にも、電流は行Ｎ＋１の画素のフォトセンシティブダイオードキャパシタンスＣを経て、関連する２つの行導体の平均電圧になるまで流れる。従って、フォトセンシティブダイオードキャパシタンスＣが対応する読出パルス中に完全に再充電することができ、従ってラグを完全に、又は少なくとも相当に低減することができる。
【００４４】
このことは、イメージセンサに関連するノイズが低い場合に、このイメージセンサを低光量の状態にて過度のラグ問題を生ずることなく動作させることができることを意味している。又、選択画素行のスイッチングダイオードＤ１及びＤ２を順方向に強くバイアスすると共に画素キャパシタンスを迅速に再充電することができるため、画素を一層迅速に読取ることができる。さらに、所定のフレーム時間（即ち全イメージセンサを読出す時間）中のイメージセンサの垂直方向クロストーク、即ち列導体間のクロストークが極めて少なくなる。その理由は、このようなクロストークは画素行が選択される時間とフレーム時間との関数であり、本例の場合には行選択時間を短縮し得るからである。さらに、行導体の数が図１に示したような通常のイメージセンサの行導体の数の１／２となり、又ＥＰ−Ａ−２３３４８９に記載されている装置の行導体数の１／４となる。このことは、本発明によるイメージセンサは行導体を大きく離間し得るためにＥＰ−Ａ−５５５９０７に記載されている方法で他の同様なイメージセンサと一緒に共通の基板上に取付けるのに特に好適であることを意味する。
【００４５】
更に、導体で占められないイメージセンサの有効面積が増大する結果、イメージセンサを一層透明にすることができ、例えばイメージセンサをディスプレイ上に装着する必要がある場合に望ましい。或いはまた、その結果として蓄積素子を大きくすることができ、これは入力光レベルが低く高感度が要求されるＸ線診断用に特に望ましい。
【００４６】
各画素行は適当な行導体５，６に適当な電圧を印加することにより逐次読取ることができる。特定の行の画素を読出す場合には、残りの画素の関連するスイッチングダイオードＤ１及びＤ２が逆バイアスされ、従ってこれら残りの画素は積分期間にあり、この期間内では、画素に入射する光によりフォトセンシティブダイオードにおいて電荷キャリヤの光−生成により生じた電荷が画素に蓄積される。従って、積分期間中に画素行に蓄積された電荷は次の読出し期間に読出され、画素行は逐次読出される。所要に応じ列を同時に、又は逐次読出すこともできる。
【００４７】
図９は電荷検出増幅器８の出力電圧Ｖout と、第１読出しパルス又はフレーム１の直前の積分期間中にのみ照射された所定画素に印加された読出しパルスの数又はフレーム数との間の関係をグラフにして示した図である。太い破線４０は図１に示したタイプの画素に対する結果を示し、これから明らかなように、この場合にはラグがあるが、本発明によるイメージセンサの画素に対する結果を示している細い破線４１の場合はラグは極めて少なく、実際上ラグは殆どない。
【００４８】
電荷蓄積装置１はイメージセンサ以外に、例えばメモリ装置又は温度検知装置とすることができ、しかも上述した薄膜技法の代わりに任意の適当な方法を用いて形成し得ることは勿論である。
【００４９】
これまでに述べた本発明によるイメージセンサの例では、前述したように垂直方向のクロストークは通常の装置に比べてかなり低減するも、同じ列における選択画素を読出している時に、不所望な電流が非選択画素２ａから列導体４に流れることにより若干の垂直方向クロストークが依然生ずることがある。この垂直方向のクロストークがあると、選択画素に対する電荷検出増幅器８からの積分出力には、その選択画素の列における他の全ての画素からの影響が含まれることになる。不所望な列電流の主たる原因は、その列における非選択画素からの“ダイナミックリーク”にある。従って、画素が光を検出すると、フォトセンシティブダイオード３内における電荷キリャヤの光−生成によりフォトセンシティブダイオード３の固有キャパシタンスが放電され、これによりスイッチングダイオードＤ１間の電圧が変化することになる。つ２のスイッチングダイオードＤ１とＤ２との中間点Ｊにおける電圧Ｖx が変化することにより、スイッチングダイオードＤ１のキャパシタンスＣD 、従って関連する列導体４へ次のような電流Ｉ、即ち
Ｉ＝ＣD ｄＶx ／ｄｔ （１）
が流れて、垂直方向のクロストークが生ずる。このクロストークは画像からの情報を除去することになり、例えば白の背景上の黒テキストが白で現れ、見えなくなることが起こり得る。
【００５０】
図１０は垂直方向クロストークを除去又は少なくとも著しく低減するよう設計された本発明イメージセンサの変形例１ａの一つの画素２ｂを示す。この変形イメージセンサ１ａは上述したイメージセンサと、第１整流素子又はダイオードＤ１’及びＤ１”（簡便のために一つの画素のみを示すため、第１及び第２整流素子又はダイオードを以後単にＤ１及びＤ２と言う）がフォトセンシティブに形成されている点が相違する。これは、図５及び図６に示す実施例において、電極１５ａ及び１６ｂを検出すべき光に透明な部分を有するように形成することにより達成することができる。これは、電極１５ａ及び１６ｂに接点孔を形成するメタライゼーションエッチングマスクを変更することにより最も簡単に達成される。図１０に示すキャパシタンスＣX 及びＣY はダイオードＤ１及びＤ２の固有キャパシタンスを表し、キャパシタンスＣP はフォトセンシティブダイオード３の固有キャパシタンスを表す。
【００５１】
図１１は図１０に示す画素２ｂの等価回路図である。図１１では、フォトセンシティブスイッチングダイオードＤ１はキャパシタンスＣX と並列の電流源ＩD として表され、フォトセンシティブダイオード３はキャパシタンスＣP と並列の電流源ＩP として表される。非フォトセンシティブスイッチングダイオードＤ２は入射光に応答しないためキャパシタンスＣX と並列の単なるキャパシタンスＣY として表される。
【００５２】
他の画素の読出し中に画素２ｂが光検知中である状態を考察する。図１１から、キルヒホッフの法則を用いると、この場合には非選択画素２ｂから列導体４へ流れるリーク電流ＩL は：
ＩY をキャパシタンスＣP を流れる電流とすると、
ＩP −ＩL ＝ＩY （２）
になり、ＩX をキャパシタンスＣX を流れる電流とすると、
ＩL ＋ＩD ＝ＩX （３）
になり、ＩX 、ＩY は、
【数１】
【００５３】
式２、３及び４から、ＩL を表す次式が得られる。
【数２】
（ＣX ＋ＣY ）ＩP ＝ＣP ＩD （６）
になる。
従って、
ＩP ／ＣP ＝ＩD ／（ＣX ＋ＣY ） （７）
にすれば、ＩL が零になり、垂直方向クロストークが除去される。
【００５４】
フォトセンシティブ電流ＩPHOTO はＫＡC に等しい。ここでＫは定数、ＡC はフォトダイオードの露光面積（即ちフォトダイオードの不透明電極又は接点、例えば図５のフォトダイオード３の電極４の孔の面積）である。従って、無リーク電流条件はフォトセンシティブダイオードＤ１及び３の幾何学寸法により決定することができる。画素のスイッチングダイオードＤ１及び２が等しい面積であり、且つ３つの全ダイオードＤ１，Ｄ２及び３の厚さが同一であるものとすると、式７は：
（ＡCD1 ／２ＡDD1 ）＝（ＡC3／ＡD3）
になる。ここで、ＡDD1 及びＡD3はスイッチングダイオードＤ１及びフォトセンシティブダイオード３の面積であり、従ってそれらのそれぞれのキャパシタンスに比例し、ＡCD1 及びＡC3はスイッチングダイオードＤ１及びフォトセンシティブダイオード３の露光面積であり、従ってそれぞれのダイオードの入射光により発生される光電流に比例する。ここで、ダイオードＤ１，Ｄ２及び３に関連して使用する”面積”はダイオード電極にほぼ平行な平面内のダイオードの面積、即ち図５及び図６においてダイオードが形成される基板１０の表面１０ａに平行な平面内のダイオードの面積を意味する。ダイオードの厚さは基板１０の表面に垂直方向に測る。
【００５５】
従って、ダイオードＤ１，Ｄ２及び３の相対幾何学寸法を適切に選択することにより、選択された画素の列内の非選択画素からのリーク電流は非選択画素のダイオードＤ１のキャパシタンス／光電流ループ内を内部的に流れ、列導体４を流れないため、垂直クロストークが除去又は少なくとも相当低減される。従って、例えば、２つのフォトセンシティブダイオードの接点孔の面積ＡCD1 及びＡC3が等しい場合、零垂直クロストークのためにはフォトセンシティブダイオード３の面積ＡD3をフォトセンシティブスイッチングダイオードＤ１の面積ＡDD1 の２倍にする必要がある。
【００５６】
当業者であれば、他の駆動方法が可能であり、例えば４つの異なる電圧レベルを供給しうる適当な駆動源が使用可能である場合には単一の行ドライバを使用することができる。また、電圧を逆にするのが好ましい場合には、フォトセンシティブダイオード３も逆向きにしてそれらのアノードを第１及び第２スイッチングダイオードＤ１及びＤ２の接続点Ｊに接続することができる。
【００５７】
また、行及び列導体は必ずしも図面に示すように水平及び垂直に延在させる必要はない。行導体を垂直に、列導体を水平に延在させてもよく、即ち図３〜７に示す装置を９０°回転させることもできる。同様に、行及び列導体は必ずしも互いに直交させる必要はなく、任意の適当な配置を採用するとができる。
ダイオードの向きを逆にすることができること勿論であるが、この場合には装置の駆動に必要とされる電圧も適切に変化させる必要があること勿論である。
【００５８】
整流素子は必ずしもダイオードにする必要はなく、一方向（逆方向）にできるだけ低い電流を流し、多方向（順方向）に所要の電流を流す非対称特性を有する任意の形態の素子、一般に２端子素子、とすることができる。同様に、フォトセンシティブ素子も必ずしもダイオードとする必要はなく、照射されたときののみ電流を流す他のタイプのフォトセンシティブデバイスとすることができる。従って、例えば、フォトセンシティブダイオードは適当なキャパシタンスと直列の、例えば酸化鉛からなる光導電導体と置き換えることができる。
【００５９】
以上の説明を読めば、当業者であれば他の種々の変更及び変形が可能である。例えば、上述した各構成要素と等価の構成要素や、従来既知の構成要素を用いることができ、更に上述した実施例の構成要素の一部を交換したり、構成要素を加えたりすることもできる。特許請求の範囲は構成要素の組合せとして記載されているが、本発明で解決すべき技術的問題の一部又は全部を解決する、しないにかかわらず、本明細書に開示された新規な構成又は構成要素の組合せも本発明の範囲に含まれるものである。
【図面の簡単な説明】
【図１】図１は既知の電荷蓄積装置の一画素の簡略回路図である。
【図２】既知の電荷蓄積装置の動作説明用波形図である。
【図３】本例ではイメージセンサである本発明の電荷蓄積装置の回路レイアウト図である。
【図４】本発明のイメージセンサの一部分の可能なレイアウトを示す平面図である。
【図５】図４のＶ−Ｖ線上の断面図である。
【図６】図４のＶＩ−ＶＩ線上の断面図である。
【図７】本発明イメージセンサの動作説明のためのその一部分の回路図である。
【図８】本発明イメージセンサの動作説明のためのその一部分の回路図である。
【図９】本発明電荷蓄積装置の画素と図１に示す画素のラグ特性の差を示すグラフである。
【図１０】本発明イメージセンサの変形例の画素の回路図である。
【図１１】図１０に示す画素の等価回路図である。
【符号の説明】
１ 電荷蓄積装置
２ アレイ
２ａ、２ｂ 画素
３ 電荷蓄積素子
４ 第１（列）導体
５ 第２導体
６ 第３導体
７ 駆動回路
８ 電荷検出増幅器
９ 出力シフトレジスタ兼デコーダ回路
Ｄ１，Ｄ２ スイッチングダイオード
Claims (10)
- 電荷蓄積用の蓄積素子のアレイを具え、これらの蓄積素子は行及び列に配置され、列内の蓄積素子は第１導体に結合され、行内の蓄積素子は第２及び第３導体に結合され、且つ行内の各蓄積素子は関連する第２導体に第１整流素子を経て結合されるとともに、関連する第３導体に第２整流素子を経て結合され、第１及び第２整流素子が印加電圧により順方向バイアスされたときに電流を流すように構成された電荷蓄積装置において、各蓄積素子行の第３導体が隣接する蓄積素子行の第２導体も形成し、一つ置きの行内の蓄積素子と関連する第１及び第２整流素子が残りの行内の蓄積素子と関連する第１及び第２整流素子に対し逆向きに配置され、順方向バイアスのとき前記一つ置きの行内の蓄積素子と関連する第１及び第２整流素子が第２及び第３導体間に一方向に電流を流し、逆バイアスのとき前記残りの行内の蓄積素子と関連する第１及び第２整流素子が第２及び第３導体間に反対方向に電流を流すように構成され、且つ選択された行の蓄積素子に蓄積されている電荷を読出すために選択された行の蓄積素子と関連する整流素子のみを順方向バイアスする電圧を第２及び第３導体に供給する手段が設けられていることを特徴とする電荷蓄積装置。
- 各蓄積素子は、一動作モードにおいて入射光に応答して電荷を蓄積するフォトセンシティブ素子からなることを特徴とする請求項１記載の電荷蓄積装置。
- フォトセンシティブ素子はフォトセンシティブダイオードであることを特徴とする請求項２記載の電荷蓄積装置。
- 各蓄積素子と関連する整流素子の一方がフォトセンシティブ素子で構成されていることを特徴とする請求項２又は３記載の電荷蓄積装置。
- 整流素子はダイオードであることを特徴とする請求項１〜４のいずれかに記載の電荷蓄積装置。
- 蓄積素子及び整流素子が接合ダイオードで構成され、各蓄積素子及び関連する第１及び第２整流素子の一方がフォトセンシティブであり、整流素子及び蓄積素子が、各蓄積素子及び関連する第１及び第２整流素子に対し、
（ＣX ＋ＣY ）ＩP ＝ＣP ＩD
ここで、ＣX ，ＣY 及びＣP はフォトセンシティブ整流素子、他方の整流素子及びフォトセンシティブ蓄積素子の固有キャパシタンス、及びＩP 及びＩD はフォトセンシティブ蓄積素子及びフォトセンシティブ整流素子に入射した光により発生される電流、
となるように配置されていることを特徴とする請求項１記載の電荷蓄積装置。 - 各蓄積素子に対し、関連する整流素子が所定の面積を有し、蓄積素子及びフォトセンシティブ整流素子が入射光に露光される第２の所定面積を有し、整流素子及び蓄積素子のそれぞれの面積が、
（ＡCD1 ／２ＡDD1 ）＝（ＡC3／ＡD3）
ここで、ＡD3及びＡDD1 は蓄積素子及び関連する整流素子の面積、及びＡC3及びＡCD1 は蓄積素子及び関連するフォトセンシティブ整流素子の入射光に露光される第２の所定面積、
の関係にあることを特徴とする請求項６記載の電荷蓄積装置。 - 選択された行の蓄積素子に蓄積されている電荷を読出すために選択された蓄積素子行と関連する整流素子のみを順方向バイアスする電圧を第２及び第３導体に供給する手段が、第２導体に電圧を供給する第１電圧供給手段及び第３導体に電圧を供給する第２電圧供給手段を具えることを特徴とする請求項１〜７のいずれかに記載の電荷蓄積装置。
- 読出すべき電荷蓄積素子を含む選択された行と関連する第２及び第３導体の一方に第１電圧を、他方に第２電圧を供給して関連する第１及び第２整流素子を順方向バイアスし、且つ選択された行の前記他方の（第２）導体に隣接する任意の第２導体に第３電圧を、選択された行の前記一方の（第２）導体に隣接する任意の第２導体に第４電圧を供給して選択された行に隣接する各電荷蓄積素子行と関連する第１及び第２整流素子を逆バイアスするとともに、残りの第２導体に交互に第２及び第３電圧を供給して残りの電荷蓄積素子行と関連する第１及び第２整流素子を逆バイアスすることにより一つの列の各電荷蓄積素子に蓄積された電荷を逐次読出すことを特徴とする請求項１〜８のいずれかに記載の電荷蓄積装置の動作方法。
- 第２電圧が大地電圧であり、第１電圧が第２電圧に対し正であり、第３電圧が第２電圧に対し負であり、第４電圧が第１電圧に対し正であることを特徴とする請求項９記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9404113A GB9404113D0 (en) | 1994-03-03 | 1994-03-03 | A charge storage device |
| GB9404113:4 | 1994-03-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07264494A JPH07264494A (ja) | 1995-10-13 |
| JP3671068B2 true JP3671068B2 (ja) | 2005-07-13 |
Family
ID=10751237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04423195A Expired - Fee Related JP3671068B2 (ja) | 1994-03-03 | 1995-03-03 | 電荷蓄積装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5569908A (ja) |
| EP (1) | EP0670658B1 (ja) |
| JP (1) | JP3671068B2 (ja) |
| DE (1) | DE69514847T2 (ja) |
| GB (1) | GB9404113D0 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4035194B2 (ja) | 1996-03-13 | 2008-01-16 | キヤノン株式会社 | Ｘ線検出装置及びｘ線検出システム |
| US6599796B2 (en) * | 2001-06-29 | 2003-07-29 | Hewlett-Packard Development Company, L.P. | Apparatus and fabrication process to reduce crosstalk in pirm memory array |
| US20060077269A1 (en) * | 2002-03-15 | 2006-04-13 | National Semiconductor Corporation | Pixel binning image sensor |
| EP3661192B1 (en) * | 2018-11-30 | 2022-10-05 | ams Sensors Belgium BVBA | Pixel drive voltage generation using a charge pump |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856363A (ja) * | 1981-09-30 | 1983-04-04 | Hitachi Ltd | 受光素子 |
| DE3478779D1 (en) * | 1983-02-15 | 1989-07-27 | Sharp Kk | Two-dimensional image readout device |
| US4728802A (en) * | 1986-01-21 | 1988-03-01 | Ovonic Imaging Systems, Inc. | Balanced drive photosensitive pixel and method of operating the same |
| FR2626127B1 (fr) * | 1988-01-15 | 1990-05-04 | Thomson Csf | Matrice photosensible a trois diodes par point, sans remise a niveau |
| FR2636800A1 (fr) * | 1988-09-16 | 1990-03-23 | Thomson Csf | Procede de lecture de cellules photosensibles du type comportant deux diodes montees en serie avec des sens de conduction opposes |
| US5410349A (en) * | 1990-07-06 | 1995-04-25 | Fuji Photo Film Co., Ltd. | Solid-state image pick-up device of the charge-coupled device type synchronizing drive signals for a full-frame read-out |
| US5376782A (en) * | 1992-03-04 | 1994-12-27 | Fuji Xerox Co., Ltd. | Image pickup device providing decreased image lag |
| GB9308543D0 (en) * | 1993-04-24 | 1993-06-09 | Philips Electronics Uk Ltd | An image sensor |
-
1994
- 1994-03-03 GB GB9404113A patent/GB9404113D0/en active Pending
-
1995
- 1995-02-24 DE DE69514847T patent/DE69514847T2/de not_active Expired - Fee Related
- 1995-02-24 EP EP95200469A patent/EP0670658B1/en not_active Expired - Lifetime
- 1995-03-03 JP JP04423195A patent/JP3671068B2/ja not_active Expired - Fee Related
- 1995-03-03 US US08/398,318 patent/US5569908A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07264494A (ja) | 1995-10-13 |
| GB9404113D0 (en) | 1994-04-20 |
| EP0670658A2 (en) | 1995-09-06 |
| EP0670658B1 (en) | 2000-02-02 |
| US5569908A (en) | 1996-10-29 |
| DE69514847D1 (de) | 2000-03-09 |
| DE69514847T2 (de) | 2000-10-12 |
| EP0670658A3 (en) | 1996-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE42157E1 (en) | Photoelectric converter, its driving method, and system including the photoelectric converter | |
| US5721422A (en) | Electronic devices having an array with shared column conductors | |
| EP0573045B1 (en) | Liquid crystal display device having photosensor | |
| EP0509589A2 (en) | Optical touch input device | |
| EP2980852A1 (en) | Solid-state image sensing element and imaging system | |
| EP0233489B1 (en) | Method of addressing at least one photosensitive pixel or liquid crystal pixel in a matrix array | |
| US6476867B1 (en) | Photoelectric conversion apparatus, driving method and x-ray image pickup apparatus using the same | |
| TW567707B (en) | All-electronic high-resolution digital still camera | |
| US4495409A (en) | Photosensor with diode array | |
| US5608205A (en) | Imaging device having reduced vertical crosstalk | |
| JPS6386973A (ja) | 露光ブロツキング素子をもつ感光ピクセル | |
| US5426292A (en) | Image sensor having a two dimensional array of imaging elements with opposite polarity leakage currents | |
| EP0777945B1 (en) | Electronic devices comprising an array | |
| US5572015A (en) | Charge storage device having shared conductors | |
| JP3671068B2 (ja) | 電荷蓄積装置 | |
| JP3416432B2 (ja) | 光電変換装置及びその駆動方法 | |
| US3873836A (en) | Charge coupled radiation detector imaging system | |
| US6856351B1 (en) | Device and method for reducing lag and blooming in amorphous silicon sensor arrays | |
| US5856666A (en) | Multiplexer circuit | |
| US4775880A (en) | Solid-state image sensor with amorphous semiconductor photoconductive cell array | |
| JP4622009B2 (ja) | 半導体撮像装置 | |
| JPH04109672A (ja) | イメージセンサ | |
| US6677997B1 (en) | Amplifying solid-state imaging device, and method for driving the same | |
| JPH06164924A (ja) | イメージセンサ | |
| JP2660046B2 (ja) | イメージセンサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041116 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050201 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050301 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050418 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |