JP3669200B2

JP3669200B2 - Manufacturing method of semiconductor device

Info

Publication number: JP3669200B2
Application number: JP09903499A
Authority: JP
Inventors: 和伸桑沢
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-04-06
Filing date: 1999-04-06
Publication date: 2005-07-06
Anticipated expiration: 2019-04-06
Also published as: JP2000294753A

Description

【０００１】
【発明の属する技術分野】
本発明は、フラッシュセルと容量素子とを同一チップ内に形成した半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来は、Split Gate 型Flash Cellと、多結晶シリコン膜と多結晶シリコン膜との間に形成される容量素子（キャパシタ）とを同一チップ内に混載した半導体装置はなかった。即ち、Split Gate 型Flash Cellと容量素子とを同一半導体基板上に形成するという概念がなかった。従って、第1の半導体基板上にSplit Gate 型Flash Cellを設け、第２の半導体基板上に容量素子を設けることにより、Split Gate 型Flash Cellと容量素子を別々のチップに設けていた。
【０００３】
一方、従来は、同一のチップ内に異なる容量値を備えた２つの容量素子を形成する場合、２つの容量素子においてそれぞれの容量電極の面積を変えることによって前記２つの容量素子を形成していた。
【０００４】
すなわち、シリコン基板上に第１の絶縁膜を形成し、この第１の絶縁膜上に多結晶シリコン膜を堆積する。次に、この多結晶シリコン膜上にフォトレジスト膜を設け、このフォトレジスト膜をマスクとして前記多結晶シリコン膜をエッチングすることにより、前記第１の絶縁膜上に多結晶シリコン膜からなる第１及び第２の下部電極が形成される。この際、第１及び第２の下部電極それぞれの容量電極となる部分の面積は異なるものとする。
【０００５】
この後、第１及び第２の下部電極に所定のドーズ量で不純物をイオン注入する。これにより、第１及び第２の下部電極はともに同一濃度の不純物が導入される。次に、第１及び第２の下部電極上に第２の絶縁膜（誘電体膜）を形成し、この第２の絶縁膜上に多結晶シリコン膜を堆積する。この後、この多結晶シリコン膜上にフォトレジスト膜を設け、このフォトレジスト膜をマスクとして前記多結晶シリコン膜をエッチングすることにより、第１の下部電極上に第２の絶縁膜を介して前記多結晶シリコン膜からなる第１の上部電極が形成され、第２の下部電極上に第２の絶縁膜を介して前記多結晶シリコン膜からなる第２の上部電極が形成される。このようにして同一のチップ内に異なる容量値を備えた２つの容量素子を有する半導体装置を形成していた。
【０００６】
ところで、上記従来の半導体装置では、形成する容量値に応じて下部電極の面積を変えることにより、異なる容量値を備えた２つの容量素子を同一チップ内に形成している。このため、２つの容量素子のうち少なくとも一方の容量値を変更する場合は、その変更する容量素子の下部電極の面積を変える必要がある。そのためには、下部電極をパターニングする際に用いるフォトマスクを再設計し、再製作しなければならない。従って、容量値を変更するには多大なコストがかかることとなる。
【０００７】
【発明が解決しようとする課題】
上述したように、Split Gate 型Flash Cellと容量値の異なる複数の容量素子を同一チップ内に作り込まないため、チップ数が増加し、その結果、製品コストが大きくなってしまうという問題がある。また、従来の半導体装置において同一チップ内の複数の容量素子のうち少なくとも一つの容量値を変更する場合には、フォトマスクを再設計し、再製作しなければならないため、多大なコストがかかるという問題がある。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、フラッシュセルと容量値の異なる複数の容量素子とを同一チップ内に形成でき、しかも容量値の異なる複数の容量素子を容易に形成できる半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜をエッチングすることにより、前記絶縁膜上にフローティングゲート及び第１、第２の下部電極を形成する工程と、前記フローティングゲート及び第１、第２の下部電極の上に第１の酸化膜を形成する工程と、前記第１の酸化膜上に窒化膜を堆積する工程と、上記第２の下部電極上の前記窒化膜上にフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして前記窒化膜を異方性エッチングすることにより、前記フローティングゲートの側壁下部に前記窒化膜からなる側壁材を形成すると共に、前記第２の下部電極上の前記第１の酸化膜上に窒化膜を残す工程と、前記窒化膜及び前記第１の酸化膜の上に第２の酸化膜を形成する工程と、前記第２の酸化膜上に導電膜を形成する工程と、前記導電膜をエッチングすることにより、前記フローティングゲート上に前記第２の酸化膜を介してコントロールゲートを形成すると共に、前記第１の下部電極上に前記第２の酸化膜を介して第１の上部電極を形成し、前記第２の下部電極上に前記窒化膜及び前記第２の酸化膜を介して第２の上部電極を形成する工程と、を具備することを特徴とする。
【００１２】
上記半導体装置の製造方法では、同一半導体基板上に、フローティングゲートとコントロールゲートからなるフラッシュセル、第１の下部電極と第１の上部電極と第１、第２の酸化膜からなる第１の容量素子、及び、第２の下部電極と第２の上部電極とＯＮＯ膜からなる第２の容量素子を混載することができる。しかも、フローティングゲートの側壁下部に窒化膜からなる側壁材を形成する際に、第２の下部電極上の第１の酸化膜上に窒化膜を形成するため、第１の容量素子より低容量の第２の容量素子を簡易な製造工程で形成することができる。
【００１３】
また、上記半導体装置の製造方法において、上記第１の多結晶シリコン膜を形成する工程の後に、前記第１の多結晶シリコン膜における上記第１及び第２の下部電極を形成する領域に第１の不純物を導入する工程と、前記第１の多結晶シリコン膜における前記第２の下部電極を形成する領域に第２の不純物を導入する工程と、をさらに含むことが好ましい。これにより、第１の下部電極に導入される不純物濃度を第２の下部電極に導入される不純物濃度と異なるものとすることができ、それにより両容量素子の容量値を調整することができる。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の一実施の形態について説明する。
【００１５】
図１〜図３は、本発明の実施の形態による半導体装置の製造法方を示す断面図である。この半導体装置は、Split Gate 型Flash Cellと容量値の異なる２つの容量素子を同一チップ内に形成したものである。
【００１６】
まず、図１（ａ）に示すように、シリコン基板１の表面を８５０℃前後の温度でウエット酸化することにより、前記シリコン基板１上にゲート酸化膜３を形成する。次に、このゲート酸化膜３上に減圧ＣＶＤ（Chemical Vapor Deposition）法により厚さ１２００〜１５００オングストローム程度の多結晶シリコン膜５を堆積させる。前記多結晶シリコン膜５を１２００オングストローム以上とするのは次のような理由による。後述する選択酸化膜１１の形成は前記多結晶シリコン膜５を酸化することにより行われるために、前記多結晶シリコン膜５の膜厚が１２００オングストロームより薄くなると後述するフローティングゲート１７の膜厚を所望する値に形成できないためである。また、前記多結晶シリコン膜５を１５００オングストローム以下とするのは次の理由による。後述する熱酸化工程によってフローティングゲート１７の側壁部へ形成するシリコン酸化膜２５の付きまわりが悪くなり、シリコン酸化膜２５の膜厚が薄くなる。それ故、コントロールゲートとフローティングゲート間のシリコン酸化膜の耐圧が劣化する。よって前記多結晶シリコン膜５を１５００オングストローム以下にすることが好ましいのである。
【００１７】
次にこの多結晶シリコン膜５上にシリコン窒化膜からなる厚さ８００〜１０００オングストローム程度の酸化防止膜７を堆積する。この後、この酸化防止膜７上にフォトレジスト９を塗布し、このフォトレジスト９を露光、現像する。これにより、フローティングゲート形成予定領域上に開口部を形成する。次に、フォトレジスト膜９をマスクとして開口部から露出した酸化防止膜７をドライエッチングすることにより、前記酸化防止膜７に開口部を形成する。次に、フォトレジスト膜９を除去する。
【００１８】
この後、図１（ｂ）に示すように、酸化防止膜７をマスクとして開口部から露出した多結晶シリコン膜５を選択的に酸化することにより、前記多結晶シリコン膜５に選択酸化膜１１を形成する。
【００１９】
次に、図１（ｃ）に示すように、酸化防止膜７を熱リン酸により除去した後、選択酸化膜１１及び多結晶シリコン膜５の上にフォトレジスト１３を塗布し、このフォトレジスト１３を露光、現像する。これにより、容量値の異なる第１及び第２の容量素子を形成する領域上に開口部を形成する。次に、フォトレジスト膜１３をマスクとして多結晶シリコン膜５に第1のドーズ量（例えばドーズ量５×１０¹⁵／ｃｍ²）で不純物をイオン注入する。不純物１０としては例えば燐をイオン注入する。これにより、容量素子を形成する領域の多結晶シリコン膜５に不純物１０が導入される。
【００２０】
次に、図２（ｄ）に示すように、上記フォトレジスト膜１３を除去した後、全面上にフォトレジスト２３を塗布し、このフォトレジスト２３を露光、現像する。これにより、第１及び第２の容量素子を形成する領域上にレジストパターン２３が形成される。この後、このレジストパターン２３及び選択酸化膜１１をマスクとして多結晶シリコン膜５を垂直方向に異方性エッチングする。これにより、選択酸化膜１１の下にフローティングゲート１７が形成され、フォトレジスト膜２３の下に第１及び第２の容量素子それぞれの下部電極１９，２１が形成される。
【００２１】
この後、図２（ｅ）に示すように、上記フォトレジスト膜２３を除去した後、第１及び第２の下部電極１９，２１の表面上及びフローティングゲート１７の側面上に熱酸化により厚さ６０〜８０オングストローム程度のシリコン酸化膜２５を形成する。このとき厚い選択酸化膜１１上には、ほとんど酸化膜は成長しない。
【００２２】
次に、このシリコン酸化膜２５及び選択酸化膜１１を含む全面上に厚さ１５０オングストローム程度のシリコン窒化膜２９をＣＶＤ法により７５０℃〜８５０℃の条件で堆積する。
【００２３】
この後、図３（ｆ）に示すように、このシリコン窒化膜２９上にフォトレジスト３０を塗布し、このフォトレジスト３０を露光、現像する。これにより、第２の下部電極２１上にレジストパターン３０が形成される。次に、このレジストパターン３０をマスクとしてシリコン窒化膜２９を垂直方向に異方性エッチングする。これにより、フローティングゲート１７の側壁のシリコン酸化膜２５の下部に側部絶縁膜２９ａが形成され、第２の下部電極２１上にシリコン酸化膜２５を介してシリコン窒化膜２９ｂが形成される。
【００２４】
次に、図３（ｇ）に示すように、上記フォトレジスト膜３０を除去した後、シリコン窒化膜２９ｂ及び選択酸化膜１１を含む全面上にＣＶＤ法により厚さ１００オングストローム程度のシリコン酸化膜３１を堆積する。
【００２５】
この後、図３（ｈ）に示すように、このシリコン酸化膜３１の上に減圧ＣＶＤ法により多結晶シリコン膜を堆積させ、ＰＯＣｌ₃雰囲気により前記多結晶シリコン膜をＮ型化した後に、多結晶シリコン膜をパターニングする。これにより、多結晶シリコン膜を選択酸化膜１１の上からフローティングゲート１７の一側部とシリコン基板１上にかけて残存させる。この残存した多結晶シリコン膜がコントロールゲート３３となる。また、第１の下部電極１９上にシリコン酸化膜２５，３１を介して多結晶シリコン膜を残存させる。この残存した多結晶シリコン膜が第１の上部電極３６となる。また、第２の下部電極２１上にシリコン酸化膜２５，３１及びシリコン窒化膜２９ｂを介して多結晶シリコン膜を残存させる。この残存した多結晶シリコン膜が第２の上部電極３５となる。
【００２６】
この後、コントロールゲート３３とフローティングゲート１７との両側のシリコン基板１に不純物を導入することにより、前記シリコン基板１にソース、ドレイン領域の拡散層（図示せず）を形成する。
【００２７】
上記実施の形態によれば、同一シリコン基板１上にSplit Gate 型Flash Cell及び第１及び第２の容量素子を混載することができ、しかも容量値の異なる第１及び第２の容量素子を容易に形成することができる。
【００２８】
すなわち、第１の容量素子は第１の下部電極１９、誘電体膜としてのシリコン酸化膜２５，３１及び第１の上部電極３６から構成され、第２の容量素子は第２の下部電極２１、誘電体膜としてのＯＮＯ膜（シリコン酸化膜２５、シリコン窒化膜２９ｂ、シリコン酸化膜３１）及び第１の上部電極３６から構成される。第１の容量素子は高容量であり、第２の容量素子は低容量である。このように誘電体膜が２膜の酸化膜となる第１の容量素子と誘電体膜がＯＮＯ膜となる第２の容量素子とを作り分けることができるのは、図３（ｇ）に示す工程で、フローティングゲート１７の側壁下部にシリコン窒化膜２９からなる側部絶縁膜２９ａを形成すると同時に第２の下部電極２１上にシリコン酸化膜２５を介してシリコン窒化膜２９ｂを形成するからである。
【００２９】
尚、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。例えば、本実施の形態では、コントロールゲート３３、第１及び第２の上部電極を多結晶シリコン膜により形成しているが、コントロールゲート３３、第１及び第２の上部電極をチタンシリサイド、タングステンシリサイド、コバルトシリサイドなどのシリサイドと多結晶シリコンの２層構造からなるポリサイド膜により形成することも可能である。これによりコントロールゲート３３、第１及び第２の上部電極の抵抗値を低くすることができ、高速化を実現することが可能となる。
【００３０】
【発明の効果】
以上説明したように本発明によれば、フラッシュセルと容量素子を同一チップ内に形成でき、しかも容量値の異なる複数の容量素子を容易に形成できる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】図１（ａ）〜（ｃ）は、本発明の実施の形態による半導体装置の製造法方を示す断面図である。
【図２】図２（ｄ）〜（ｆ）は、本発明の実施の形態による半導体装置の製造方法を示すものであり、図１の次の工程を示す断面図である。
【図３】図３（ｇ）〜（ｉ）は、本発明の実施の形態による半導体装置の製造方法を示すものであり、図２の次の工程を示す断面図である。
【符号の説明】
１シリコン基板３ゲート酸化膜
５多結晶シリコン膜７酸化防止膜
９フォトレジスト膜１０不純物
１１選択酸化膜１２不純物
１３フォトレジスト膜１７フローティングゲート
１９第１の下部電極２１第２の下部電極
２３フォトレジスト膜２５シリコン酸化膜
２９シリコン窒化膜２９ａ側部絶縁膜
２９ｂシリコン窒化膜３０フォトレジスト膜
３１シリコン酸化膜３３コントロールゲート
３６第１の上部電極３５第２の上部電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device in which a flash cell and a capacitive element are formed in the same chip, and a manufacturing method thereof.
[0002]
[Prior art]
Conventionally, there has been no semiconductor device in which a split gate type flash cell and a capacitive element (capacitor) formed between a polycrystalline silicon film and a polycrystalline silicon film are mixedly mounted in the same chip. That is, there was no concept of forming the split gate type flash cell and the capacitive element on the same semiconductor substrate. Therefore, the split gate type flash cell and the capacitive element are provided in separate chips by providing the split gate type flash cell on the first semiconductor substrate and providing the capacitive element on the second semiconductor substrate.
[0003]
On the other hand, conventionally, when two capacitive elements having different capacitance values are formed in the same chip, the two capacitive elements are formed by changing the area of each capacitive electrode in the two capacitive elements. .
[0004]
That is, a first insulating film is formed on a silicon substrate, and a polycrystalline silicon film is deposited on the first insulating film. Next, a photoresist film is provided on the polycrystalline silicon film, and the polycrystalline silicon film is etched using the photoresist film as a mask, whereby a first polycrystalline silicon film is formed on the first insulating film. And a second lower electrode is formed. At this time, it is assumed that the areas of the portions serving as the capacitance electrodes of the first and second lower electrodes are different.
[0005]
Thereafter, impurities are ion-implanted into the first and second lower electrodes at a predetermined dose. Thereby, impurities of the same concentration are introduced into both the first and second lower electrodes. Next, a second insulating film (dielectric film) is formed on the first and second lower electrodes, and a polycrystalline silicon film is deposited on the second insulating film. Thereafter, a photoresist film is provided on the polycrystalline silicon film, and the polycrystalline silicon film is etched using the photoresist film as a mask, so that the first insulating film is interposed on the first lower electrode via the second insulating film. A first upper electrode made of a polycrystalline silicon film is formed, and a second upper electrode made of the polycrystalline silicon film is formed on the second lower electrode via a second insulating film. In this way, a semiconductor device having two capacitive elements having different capacitance values in the same chip is formed.
[0006]
By the way, in the above conventional semiconductor device, two capacitive elements having different capacitance values are formed in the same chip by changing the area of the lower electrode in accordance with the capacitance value to be formed. For this reason, when changing the capacitance value of at least one of the two capacitive elements, it is necessary to change the area of the lower electrode of the capacitive element to be changed. For this purpose, a photomask used for patterning the lower electrode must be redesigned and remanufactured. Therefore, it takes a lot of cost to change the capacitance value.
[0007]
[Problems to be solved by the invention]
As described above, since a plurality of capacitive elements having different capacitance values from the split gate type flash cell are not built in the same chip, there is a problem that the number of chips increases, resulting in an increase in product cost. In addition, when changing the capacitance value of at least one of a plurality of capacitive elements in the same chip in a conventional semiconductor device, the photomask must be redesigned and remanufactured, which is very expensive. There's a problem.
[0008]
The present invention has been made in consideration of the above-described circumstances, and an object of the present invention is to form a flash cell and a plurality of capacitors having different capacitance values in the same chip, and a plurality of capacitors having different capacitance values. An object of the present invention is to provide a semiconductor device in which an element can be easily formed and a manufacturing method thereof.
[0011]
[Means for Solving the Problems]
The method for manufacturing a semiconductor device according to the present invention includes a step of forming an insulating film on a semiconductor substrate, a step of forming a polycrystalline silicon film on the insulating film, and etching the polycrystalline silicon film, Forming a floating gate and first and second lower electrodes on the insulating film; forming a first oxide film on the floating gate and first and second lower electrodes; and Depositing a nitride film on the oxide film, forming a photoresist film on the nitride film on the second lower electrode, and anisotropically etching the nitride film using the photoresist film as a mask Forming a sidewall material made of the nitride film under the sidewall of the floating gate and leaving the nitride film on the first oxide film on the second lower electrode; and Forming a second oxide film on the first oxide film; forming a conductive film on the second oxide film; and etching the conductive film on the floating gate. A control gate is formed via the second oxide film, a first upper electrode is formed on the first lower electrode via the second oxide film, and a second gate electrode is formed on the second lower electrode. Forming a second upper electrode through the nitride film and the second oxide film.
[0012]
In the manufacturing method of the semiconductor device, the first capacitor including the flash cell including the floating gate and the control gate, the first lower electrode, the first upper electrode, and the first and second oxide films on the same semiconductor substrate. The element and the second capacitor element including the second lower electrode, the second upper electrode, and the ONO film can be mounted together. In addition, when forming the sidewall material made of the nitride film under the sidewall of the floating gate, the nitride film is formed on the first oxide film on the second lower electrode, so that the capacitance is lower than that of the first capacitor element. The second capacitor element can be formed by a simple manufacturing process.
[0013]
In the method of manufacturing a semiconductor device, after the step of forming the first polycrystalline silicon film, a first region is formed in the region where the first and second lower electrodes are formed in the first polycrystalline silicon film. Preferably, the method further includes a step of introducing a second impurity, and a step of introducing a second impurity into a region of the first polycrystalline silicon film where the second lower electrode is to be formed. Thereby, the impurity concentration introduced into the first lower electrode can be made different from the impurity concentration introduced into the second lower electrode, whereby the capacitance values of both capacitive elements can be adjusted.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
[0015]
1 to 3 are sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention. In this semiconductor device, two capacitive elements having different capacitance values from the split gate type flash cell are formed in the same chip.
[0016]
First, as shown in FIG. 1A, the surface of the silicon substrate 1 is wet oxidized at a temperature of about 850 ° C., thereby forming a gate oxide film 3 on the silicon substrate 1. Next, a polycrystalline silicon film 5 having a thickness of about 1200 to 1500 angstroms is deposited on the gate oxide film 3 by low pressure CVD (Chemical Vapor Deposition). The reason why the polycrystalline silicon film 5 is set to 1200 angstroms or more is as follows. Since the formation of the selective oxide film 11 to be described later is performed by oxidizing the polycrystalline silicon film 5, the thickness of the floating gate 17 to be described later is desired when the thickness of the polycrystalline silicon film 5 becomes thinner than 1200 angstroms. This is because the value cannot be formed. The reason why the polycrystalline silicon film 5 is made 1500 angstroms or less is as follows. The contact of the silicon oxide film 25 formed on the side wall portion of the floating gate 17 is deteriorated by a thermal oxidation process described later, and the film thickness of the silicon oxide film 25 is reduced. Therefore, the breakdown voltage of the silicon oxide film between the control gate and the floating gate is deteriorated. Therefore, it is preferable that the polycrystalline silicon film 5 is made 1500 angstroms or less.
[0017]
Next, an antioxidant film 7 made of a silicon nitride film and having a thickness of about 800 to 1000 angstroms is deposited on the polycrystalline silicon film 5. Thereafter, a photoresist 9 is applied on the antioxidant film 7, and the photoresist 9 is exposed and developed. Thus, an opening is formed on the floating gate formation scheduled region. Next, an opening is formed in the antioxidant film 7 by dry-etching the antioxidant film 7 exposed from the opening using the photoresist film 9 as a mask. Next, the photoresist film 9 is removed.
[0018]
Thereafter, as shown in FIG. 1B, the selective oxidation film 11 is formed on the polycrystalline silicon film 5 by selectively oxidizing the polycrystalline silicon film 5 exposed from the opening using the antioxidant film 7 as a mask. Form.
[0019]
Next, as shown in FIG. 1C, after removing the antioxidant film 7 with hot phosphoric acid, a photoresist 13 is applied on the selective oxide film 11 and the polycrystalline silicon film 5, and this photoresist 13 is applied. Is exposed and developed. As a result, an opening is formed on the region where the first and second capacitive elements having different capacitance values are to be formed. Next, impurities are ion-implanted into the polycrystalline silicon film 5 at a first dose (for example, a dose of 5 × 10 ¹⁵ / cm ² ) using the photoresist film 13 as a mask. As the impurity 10, for example, phosphorus is ion-implanted. As a result, the impurity 10 is introduced into the polycrystalline silicon film 5 in the region where the capacitive element is to be formed.
[0020]
Next, as shown in FIG. 2D, after the photoresist film 13 is removed, a photoresist 23 is applied on the entire surface, and the photoresist 23 is exposed and developed. As a result, a resist pattern 23 is formed on the region where the first and second capacitive elements are to be formed. Thereafter, the polycrystalline silicon film 5 is anisotropically etched in the vertical direction using the resist pattern 23 and the selective oxide film 11 as a mask. As a result, the floating gate 17 is formed under the selective oxide film 11, and the lower electrodes 19 and 21 of the first and second capacitive elements are formed under the photoresist film 23.
[0021]
Thereafter, as shown in FIG. 2E, after the photoresist film 23 is removed, the thickness of the first and second lower electrodes 19 and 21 and the side surface of the floating gate 17 is increased by thermal oxidation. A silicon oxide film 25 of about 60 to 80 angstroms is formed. At this time, the oxide film hardly grows on the thick selective oxide film 11.
[0022]
Next, a silicon nitride film 29 having a thickness of about 150 angstroms is deposited on the entire surface including the silicon oxide film 25 and the selective oxide film 11 under the conditions of 750 ° C. to 850 ° C. by the CVD method.
[0023]
Thereafter, as shown in FIG. 3F, a photoresist 30 is applied on the silicon nitride film 29, and the photoresist 30 is exposed and developed. Thereby, a resist pattern 30 is formed on the second lower electrode 21. Next, the silicon nitride film 29 is anisotropically etched in the vertical direction using the resist pattern 30 as a mask. As a result, a side insulating film 29a is formed below the silicon oxide film 25 on the side wall of the floating gate 17, and a silicon nitride film 29b is formed on the second lower electrode 21 with the silicon oxide film 25 interposed therebetween.
[0024]
Next, as shown in FIG. 3G, after the photoresist film 30 is removed, a silicon oxide film 31 having a thickness of about 100 angstroms is formed on the entire surface including the silicon nitride film 29b and the selective oxide film 11 by the CVD method. To deposit.
[0025]
Thereafter, as shown in FIG. 3 (h), a polycrystalline silicon film is deposited on the silicon oxide film 31 by a low pressure CVD method, and the polycrystalline silicon film is made N-type in a POCl ₃ atmosphere. The crystalline silicon film is patterned. As a result, the polycrystalline silicon film is left on the selective oxide film 11 to one side of the floating gate 17 and the silicon substrate 1. This remaining polycrystalline silicon film becomes the control gate 33. Further, the polycrystalline silicon film is left on the first lower electrode 19 through the silicon oxide films 25 and 31. This remaining polycrystalline silicon film becomes the first upper electrode 36. Further, the polycrystalline silicon film is left on the second lower electrode 21 through the silicon oxide films 25 and 31 and the silicon nitride film 29b. This remaining polycrystalline silicon film becomes the second upper electrode 35.
[0026]
Thereafter, impurities are introduced into the silicon substrate 1 on both sides of the control gate 33 and the floating gate 17 to form diffusion layers (not shown) of source and drain regions in the silicon substrate 1.
[0027]
According to the above embodiment, the split gate type flash cell and the first and second capacitive elements can be mixedly mounted on the same silicon substrate 1, and the first and second capacitive elements having different capacitance values can be easily provided. Can be formed.
[0028]
That is, the first capacitive element is composed of the first lower electrode 19, silicon oxide films 25 and 31 as dielectric films, and the first upper electrode 36, and the second capacitive element is the second lower electrode 21, An ONO film (silicon oxide film 25, silicon nitride film 29b, silicon oxide film 31) as a dielectric film and a first upper electrode 36 are formed. The first capacitor element has a high capacity, and the second capacitor element has a low capacity. As shown in FIG. 3G, the first capacitive element in which the dielectric film is the two oxide films and the second capacitive element in which the dielectric film is the ONO film can be made separately. This is because, in the process, the side insulating film 29a made of the silicon nitride film 29 is formed under the side wall of the floating gate 17 and simultaneously the silicon nitride film 29b is formed on the second lower electrode 21 via the silicon oxide film 25. .
[0029]
The present invention is not limited to the above embodiment, and can be implemented with various modifications. For example, in this embodiment, the control gate 33 and the first and second upper electrodes are formed of a polycrystalline silicon film. However, the control gate 33 and the first and second upper electrodes are made of titanium silicide, tungsten silicide. It is also possible to form a polycide film having a two-layer structure of silicide such as cobalt silicide and polycrystalline silicon. As a result, the resistance values of the control gate 33 and the first and second upper electrodes can be lowered, and high speed can be realized.
[0030]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a semiconductor device in which a flash cell and a capacitive element can be formed in the same chip, and a plurality of capacitive elements having different capacitance values can be easily formed, and a method for manufacturing the same. .
[Brief description of the drawings]
FIGS. 1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
2 (d) to 2 (f) are cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention and illustrating the next step of FIG.
3 (g) to 3 (i) are cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention and illustrating the next step of FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Silicon substrate 3 Gate oxide film 5 Polycrystalline silicon film 7 Antioxidation film 9 Photoresist film 10 Impurity 11 Selective oxide film 12 Impurity 13 Photoresist film 17 Floating gate 19 First lower electrode 21 Second lower electrode 23 Photoresist Film 25 Silicon oxide film 29 Silicon nitride film 29a Side insulating film 29b Silicon nitride film 30 Photoresist film 31 Silicon oxide film 33 Control gate 36 First upper electrode 35 Second upper electrode

Claims

Forming an insulating film on the semiconductor substrate;
Forming a polycrystalline silicon film on the insulating film;
Etching the polycrystalline silicon film to form a floating gate and first and second lower electrodes on the insulating film;
Forming a first oxide film on the floating gate and the first and second lower electrodes;
Depositing a nitride film on the first oxide film;
A photoresist film is formed on the nitride film on the second lower electrode, and the nitride film is anisotropically etched using the photoresist film as a mask, so that the nitride film is formed under the sidewall of the floating gate. Forming a sidewall material, and leaving a nitride film on the first oxide film on the second lower electrode;
Forming a second oxide film on the nitride film and the first oxide film;
Forming a conductive film on the second oxide film;
By etching the conductive film, a control gate is formed on the floating gate via the second oxide film, and a first gate is formed on the first lower electrode via the second oxide film. Forming an upper electrode, and forming a second upper electrode on the second lower electrode via the nitride film and the second oxide film;
A method for manufacturing a semiconductor device, comprising:

After the step of forming the polycrystalline silicon film, a step of introducing a first impurity into a region of the polycrystalline silicon film where the first and second lower electrodes are to be formed; and the first impurity in the polycrystalline silicon film. 2. The method of manufacturing a semiconductor device according to claim 1, further comprising: introducing a second impurity into a region where the second lower electrode is to be formed.