JP3667843B2 - 半導体集積回路装置及びこれを用いた無電池方式のｒｆｉｄ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびこれに用いた無電池方式のＲＦＩＤ（Radio Frequency Indentification ）に関するものである。
【０００２】
【従来の技術】
近年、ＩＣ（集積回路）を内蔵したＩＣカードが様々な分野で利用されつつある。従来のＩＣカードは、ＥＥＰＲＯＭ（電気的に消去可能なプログラマブルＲＯＭ）を内蔵しており、上記ＥＥＰＲＯＭにデータを記憶したり、このＥＥＰＲＯＭに記憶されているデータを用いて所定の命令を実行したりするようになされていた。
【０００３】
しかし、このようなＩＣカードを使用する場合は、カードリーダなどの専用の読み取り装置にＩＣカードを挿入しなくてはならないため、非常に面倒であった。そこで、最近では、無線周波数帯の電波を使ってホスト側とデータをやり取りすることにより、カードを一々挿入することなく簡便に操作できるようにした非接触方式のＩＣカード、すなわち、ＲＦＩＤ（Radio Frequency Indentification ）あるいはデータキャリアが提案されるに至っている。
【０００４】
ところで、上記ＲＦＩＤを動作させるためには、その内蔵ＩＣに電力を供給することが必要である。そのため、従来は、ＩＣ駆動用の電池を内蔵したＲＦＩＤが多く提案されていた。一方、近年ではホスト側から送られてくる電波を利用して内部で電力をつくり出すことができるようにした無電池方式のＲＦＩＤも提案されている。
【０００５】
すなわち、このような無電池方式のＲＦＩＤでは、ホスト側から送られてくる電波から電磁誘導により交流電圧を発生させ、それを直流電圧に整流することにより、ＩＣ駆動に必要な電力を内部でつくり出すことができるようになされていた。
【０００６】
従来、このような無電池方式のＲＦＩＤは、種々のデータを記憶するためのＥＥＰＲＯＭと、上記ＥＥＰＲＯＭに記憶されているデータに従って動作するロジック回路と、電波を使ってホスト側とデータのやり取りを行うためのＲＦ部と、ホスト側から送られてくる電波を用いて電力をつくり出すパワー部とを備えるのが一般的であった。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述したように、従来の無電池方式のＲＦＩＤでは、ＩＣ内部の動作を制御するのはロジック回路であった。このため、データの書き換えが可能なＥＥＰＲＯＭを内蔵したＩＣが備えているにもかかわらず、ＩＣ内部の制御プロトコルを自由に組むことはできなかった。また、制御速度もそれほど速くなく、処理に時間がかかるという問題もあった。
【０００８】
本発明は、このような問題を解決するために成されたものであり、ＲＦＩＤを制御するためのプロトコルを自由に組むことができるようにするとともに、処理速度を速くできるようにすることを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体集積回路装置は、データを記憶するための記憶手段と、上記記憶手段の記憶内容に従って動作するＣＰＵと、上記ＣＰＵによる制御に従って外部との間で電波によるデータの送受信を行う送受信手段と、上記外部より送信されてくる電波から電磁誘導により交流電流を発生する電圧発生手段と、上記電圧発生手段により発生される交流電流を直流電圧に整流して内部電源電圧をつくり出す電圧整流手段と、上記電圧整流手段によりつくり出される内部電源電圧のレベルが所定の第１のしきい値を下回った場合、上記記憶手段をリセットしてデータの書き込みを禁止し、上記所定の第１のしきい値より小さな所定の第２のしきい値を下回った場合、上記ＣＰＵをリセットするリセット手段とを備え、上記ＣＰＵを構成する演算装置用に備えられているデータ格納用のレジスタの一部と上記送受信手段とを直接接続したことを特徴とする。
本発明の無電池方式のＲＦＩＤは、データを記憶するための記憶手段と、上記記憶手段の記憶内容に従って動作するＣＰＵと、上記ＣＰＵによる制御に従って外部との間で電波によるデータの送受信を行う送受信手段と、上記外部より送信されてくる電波から電磁誘導により交流電流を発生する電圧発生手段と、上記電圧発生手段により発生される交流電流を直流電圧に整流して内部電源電圧をつくり出す電圧整流手段と、上記電圧整流手段によりつくり出される内部電源電圧のレベルが所定の第１のしきい値を下回った場合、上記記憶手段をリセットしてデータの書き込みを禁止し、上記所定の第１のしきい値より小さな所定の第２のしきい値を下回った場合、上記ＣＰＵをリセットするリセット手段とを備え、上記ＣＰＵを構成する演算装置用に備えられているデータ格納用のレジスタの一部と上記送受信手段とを直接接続したことを特徴とする。
【００１４】
本発明は上記技術手段より成るので、近年におけるＣＰＵの高度な処理能力の活用により、例えば、従来のロジック回路では行うことが困難であった２以上の処理の並列化を容易に行うことが可能となる。また、ＣＰＵ用のデータ格納用に設けられているレジスタの一部がＣＰＵと送受信手段との間でデータ転送を行うためのＩ／Ｏレジスタとして用いられ、例えば、送受信手段で受信されたデータが、所定の演算を行うために格納することが必要なレジスタにダイレクトに入力されることとなり、Ｉ／Ｏポートを介してデータ転送を行っていた従来と比べて、データ入出力のための処理ステップを少なくすることが可能となる。
また本発明においては、電圧整流手段によりつくり出される内部電源電圧のレベルが所定の第１のしきい値を下回った場合、記憶手段をリセットしてデータの書き込みを禁止し、上記所定の第２のしきい値を下回った場合、ＣＰＵをリセットするように構成している。即ち、電圧整流手段において生成される直流電圧が徐々に小さくなっていく過程で、まず最初に記憶手段をリセットしてデータの書き込みを禁止した後で、ＣＰＵをリセットするように構成している。これにより、ＣＰＵがリセットされるときには、記憶手段へのデータの書き込みが必ず禁止されている状態にすることができ、リセット時におけるＣＰＵの誤動作によって誤ったデータが記憶手段に書き込まれてしまうという不都合をなくすことができる。
【００１５】
また、ＣＰＵは、記憶手段に記憶されているプログラム等に従って動作するので、上記記憶手段内のプログラムを変更することによってＣＰＵの制御プロトコルを自由に組むことが可能となる。
【００１６】
【発明の実施の形態】
以下、本発明の一実施形態を図面に基づいて説明する。
図１は、本実施形態による無電池方式のＲＦＩＤの特徴を最もよく表す構成図であり、図２は、本実施形態の無電池方式のＲＦＩＤの全体構成を概略的に示すブロック図である。
【００１７】
まず、図２を用いて本実施形態による無電池方式のＲＦＩＤの全体構成および動作について簡単に説明する。
図２において、２１はＣＰＵ、２２はＲＯＭ、２３はＥＥＰＲＯＭであり、ＲＯＭ２２やＥＥＰＲＯＭ２３には、ＣＰＵ２１の実行プログラムや種々のデータが記憶されるようになっている。
【００１８】
上記ＲＯＭ２２の記憶容量は、例えば１０２４ワード×１２ビットであり、上記ＥＥＰＲＯＭ２３の記憶容量は、例えば２０４８ワード×１２ビットである。これらのＲＯＭ２２およびＥＥＰＲＯＭ２３は、同一のメモリ空間に位置している。そのうち、ＥＥＰＲＯＭ２３のメモリ空間においては、上記ＣＰＵ２１の実行プログラムや種々のデータの書き換えが可能である。
【００１９】
すなわち、ＣＰＵ２１は、ＲＯＭ２２やＥＥＰＲＯＭ２３の記憶内容に従って種々の命令を実行するが、その命令そのものをＥＥＰＲＯＭ２３を使って自由に書き換えることが可能である。つまり、ＣＰＵ２１の実行プログラムをＲＦＩＤの外部から自由に書き換えることが可能である。
【００２０】
このように、本実施形態では、従来の無電池方式のＲＦＩＤにおいてロジック回路を用いていた代わりに、ＣＰＵ２１を用いている。ＣＰＵ２１を内蔵することにより、命令実行のプロトコルを自由に組むことができるようになるだけでなく、多数のＲＦＩＤで送受信される電波の同時認識もできるようになる。
【００２１】
つまり、本実施形態のＲＦＩＤでは、専用の読み取り装置にＩＣカード等を挿入することなく、電波を使って非接触でデータのやり取りを行っているため、図示しないホストとの間で通信可能な距離の中に複数のＲＦＩＤが存在する場合に、上記複数のＲＦＩＤとホストとの間で複数の電波が同時に送受信されることが考えられる。
【００２２】
また、従来のロジック回路では、受信した電波がホスト側から出力されたものなのか他のＲＦＩＤから出力されたものなのかを識別することができなかったが、ＣＰＵ２１を内蔵する本実施形態のＲＦＩＤではこれを識別することができる。これにより、ホスト以外の他のＲＦＩＤから送られてくるデータに従って内蔵ＩＣの動作が制御されないようにすることができ、内蔵ＩＣが誤動作を起こさないようにすることができる。
【００２３】
また、従来のロジック回路では１つの動作が終わるまで次の動作を行うことができないのに対して、ＣＰＵ２１では複数の動作を同時に行うことができる。例えば、ＥＥＰＲＯＭ２３へのデータの書き込み中に、ＲＯＭ２２に記憶されているデータを読み出して処理することができる。
【００２４】
このように、近年開発されているＣＰＵは非常に処理能力が高く、種々の処理を非常に高速に行うことができる。このため、ＣＰＵ２１を内蔵した本実施形態の無電池方式のＲＦＩＤでは、ロジック回路を使用していた従来のＲＦＩＤに比べて、全体としての処理時間を短くすることもできるようになる。
【００２５】
上記ＣＰＵ２１と上記ＲＯＭ２２、および上記ＣＰＵ２１と上記ＥＥＰＲＯＭ２３との間のデータのやり取りは、それぞれアドレスバス２５およびデータバス２６を介して行われる。上記アドレスバス２５およびデータバス２６のバス幅は、共に１２ビットである。また、ＣＰＵ２１内に備えられている図示しないＡＬＵ（算術論理演算ユニット）やレジスタの１ワードも１２ビットである。
【００２６】
このように、バス幅、およびＡＬＵやレジスタの１ワードを１２ビットとすることにより、ＣＰＵ２１の１つの命令を構成するオペコードおよびオペランドを１ワードで記述することが可能となる。また、イミディエートアドレスも１ワードで記述することが可能となる。
【００２７】
２４はパワー／ＲＦ部である。このパワー／ＲＦ部２４は、電波（例えば、無線周波数帯などの高周波の電波）を使って、図示しないホスト側の装置との間で種々のデータを送受信するＲＦ部と、上記ホスト側から送られてくる電波を用いて内部電源電力をつくり出すパワー部とを兼ね備えている。
【００２８】
すなわち、上記パワー／ＲＦ部２４に備えられているいくつかの端子のうち、Ｓ１，Ｓ２は電波の送受信用端子であり、これら２つの電波送受信用端子Ｓ１，Ｓ２を介して本実施形態のＲＦＩＤと図示しないホスト側とで電波によりデータを送受信するようになっている。
【００２９】
また、上記電波送受信用端子Ｓ１，Ｓ２には、同調用コイル３０とコンデンサ３１とから成る共振回路が接続されている。そして、この共振回路に外部のホストから送信される電波によって発生する磁界の変化に応じて同調用コイル３０に交流電圧が誘導される。パワー／ＲＦ部２４は、このようにして誘導された交流電圧を上記電波送受信用端子Ｓ１，Ｓ２を介して入力し、それを直流電圧に整流することにより内部電源電力を得るようにしている。
【００３０】
上記パワー／ＲＦ部２４で生成された直流電圧は、内部電圧端子ＣＶｄｄおよび内部グランド端子ＣＧＮＤを介して出力される。上記内部電圧端子ＣＶｄｄおよび内部グランド端子ＣＧＮＤには、平滑化コンデンサ３２が接続されており、出力される直流電圧の安定化が図られている。
【００３１】
上記パワー／ＲＦ部２４は、Ｉ／Ｏバス２７を介してＣＰＵ２１、タイマー２８およびシリアルＩ／Ｏポート２９に接続されている。後述するように、本実施形態による無電池方式のＲＦＩＤでは、ＣＰＵ２１を単に内蔵しただけでなく、パワー／ＲＦ部２４とＣＰＵ２１との接続の仕方を工夫することにより、全体としての処理速度を更に速くすることができるようにしている。
【００３２】
また、本実施形態では、タイマー２８を内蔵することにより、ソフトウェアによるリセット動作を実現することが可能となる。このタイマー２８は、例えば、２４ビットタイマーで構成される。また、上記シリアルＩ／Ｏポート２９には３つの入出力端子Ｉ／Ｏ0 ，Ｉ／Ｏ1 ，Ｉ／Ｏ2 が接続されており、これらの入出力端子Ｉ／Ｏ0 ，Ｉ／Ｏ1 ，Ｉ／Ｏ2 を介して外部負荷を接続することが可能である。外部負荷としては、例えばＬＥＤ（図示せず）を用いることができる。
【００３３】
このようにＬＥＤを接続した場合は、本実施形態のＲＦＩＤとホストとが近づいて通信可能な範囲内に入ったときにＬＥＤが点灯するようにすることができ、通信が可能かどうかをユーザが一目で分かるようにすることができる。この外部負荷であるＬＥＤを駆動するための電源をつくり出すのも上記パワー／ＲＦ部２４である。なお、ＬＥＤの代わりにブザーなどを用いても良い。
【００３４】
本実施形態の半導体集積回路装置は、上述したＣＰＵ２１、ＲＯＭ２２、ＥＥＰＲＯＭ２３、パワー／ＲＦ部２４、アドレスバス２５、データバス２６、Ｉ／Ｏバス２７、タイマー２８およびシリアルＩ／Ｏポート２９が１チップ化されて構成される。
【００３５】
次に、上記したＣＰＵ２１の内部構成を図３に示す。
図３において、１はレジスタファイル（レジスタ群）、２は命令デコーダ、３はＡＬＵ、４はフラグレジスタ、５はアドレスバッファ、６はデータバッファ、７は論理演算バスである。また、アドレスバス２５およびデータバス２６は、図２に示したものと同じである。
【００３６】
上記レジスタファイル１は、ＡＬＵ３で使用する種々のデータを一時的に格納するものである。図３の例では、１６ワード×１２ビットの記憶容量を有している。本実施形態では、１６ワード分のレジスタのうち、第０ワードのレジスタＲ０をプログラムカウンタとして用いている。また、第１５ワードのレジスタＲ１５は、上述したパワー／ＲＦ部２４との間で直接的にデータの入出力を行うためのＩ／Ｏレジスタとして用いている。なお、これについての詳細は後述する。
【００３７】
上記命令デコーダ２は、図２のＲＯＭ２２あるいはＥＥＰＲＯＭ２３からデータバス２６を介して与えられる命令を解読するものである。この命令デコーダ２は、解読した命令に従って所定の制御信号をレジスタファイル１に出力する。これにより、上記レジスタファイル１から所定のデータが読み出され、あるいは上記レジスタファイル１に所定のデータが書き込まれるようになっている。
【００３８】
上記レジスタファイル１から読み出されたデータは、データＡあるいはデータＢとしてＡＬＵ３に供給される。ＡＬＵ３は、レジスタファイル１から受け取ったデータを用いて上記解読された命令に基づく算術論理演算を実行する。このとき、演算結果にキャリーが生じた場合には、そのキャリーをフラグレジスタ４に格納する。
【００３９】
上記アドレスバッファ５は、図２のＲＯＭ２２やＥＥＰＲＯＭ２３の読み出しアドレスおよび書き込みアドレスを格納するものである。すなわち、ＡＬＵ３によってＲＯＭ２２またはＥＥＰＲＯＭ２３の読み出しアドレスまたは書き込みアドレスが計算されたときは、そのＡＬＵ３の演算結果は、論理演算バス７を介してアドレスバッファ５に格納される。
【００４０】
また、上記データバッファ６は、ＥＥＰＲＯＭ２３に書き込むデータ、およびＲＯＭ２２やＥＥＰＲＯＭ２３から読み出されたデータを格納するものである。すなわち、ＡＬＵ３の演算結果をＥＥＰＲＯＭ２３に書き込むときは、ＡＬＵ３の演算結果は論理演算バス７を介してデータバッファ６に格納される。また、ＲＯＭ２２やＥＥＰＲＯＭ２３に記憶されているデータをＡＬＵ３で使用する場合には、上記ＲＯＭ２２やＥＥＰＲＯＭ２３から読み出されたデータがデータバス２６を介してこのデータバッファ６に格納される。
【００４１】
また、ＡＬＵ３の演算結果や上記データバッファ６に格納されたデータを用いてＡＬＵ３で演算を実行するときは、ＡＬＵ３の演算結果およびデータバッファ６内のデータは、論理演算バス７を介してレジスタファイル１に格納される。なお、上記論理演算バス７のバス幅は、アドレスバス２５およびデータバス２６と同様、１２ビットである。
【００４２】
この図３のような構成を持つＣＰＵ２１と図２のパワー／ＲＦ部２４との接続状態を詳しく示すと、図１のようになる。なお、この図１では、ＣＰＵ２１の内部構成だけでなく、パワー／ＲＦ部２４の内部構成も詳しく示している。
【００４３】
図１に示すように、本実施形態のパワー／ＲＦ部２４は、電圧整流回路１１と、電圧レギュレータ１２と、リセット回路１３と、ＦＳＫ（周波数偏移変調）回路１４と、ＰＳＫ（位相偏移変調）回路１５とを備えている。また、本実施形態による無電池方式のＲＦＩＤは、パワー／ＲＦ部２４やＣＰＵ２１内の各部の動作の基準となるクロックパルスＭＣＬＫを発生するための発振回路１６も備えている。
【００４４】
このようなパワー／ＲＦ部２４の構成のうち、電圧整流回路１１、電圧レギュレータ１２およびリセット回路１３により、上述した本実施形態のパワー部が構成される。また、ＦＳＫ回路１４およびＰＳＫ回路１５により、上述した本実施形態のＲＦ部が構成される。
【００４５】
まず最初に、パワー部について説明する。
上記電圧整流回路１１は、その入力側に２つの電波送受信用端子Ｓ１，Ｓ２が接続されるとともに、出力側に内部電圧端子ＣＶｄｄおよび内部グランド端子ＣＧＮＤが接続されている。
【００４６】
この電圧整流回路１１は、２つの電波送受信用端子Ｓ１，Ｓ２より入力される単相の交流電圧を直流電圧に整流することにより、出力電圧がほぼ一定になるように制御するものである。この電圧整流回路１１には、交流の両方向成分（１サイクル分の全て）を直流電圧に変換する全波整流回路を用いるのが好ましい。
【００４７】
電圧レギュレータ１２は、上記電圧整流回路１１の出力側に並列に接続されている。すなわち、上記電圧レギュレータ１２の一方の入力端子は上記内部電圧端子ＣＶｄｄに接続され、他方の入力端子は上記内部グランド端子ＣＧＮＤに接続されている。これにより、上記電圧整流回路１１で生成された直流電圧がこの電圧レギュレータ１２に供給される。
【００４８】
この電圧レギュレータ１２は、上記電圧整流回路１１で生成される直流電圧を一定レベル以下に抑えるように制御するものである。すなわち、上記電圧整流回路１１より供給される直流電圧が所定のしきい値（例えば３Ｖ）を越えるかどうかを判断し、そのしきい値を越える場合はリミット動作をかけることにより、外部からの電波を使って生成する内部電源電圧の大きさが上記所定のしきい値よりも大きくならないように制御する。
【００４９】
このような電圧レギュレータ１２を設けることにより、本実施形態のＲＦＩＤと図示しないホストとの通信距離が短くなり、図２の同調用コイル３０に誘導される交流電圧が非常に大きくなっても、内部電源電圧として使用する直流電圧の大きさが必要以上に大きくならないようにすることができる。これにより、ＲＦＩＤとホストとが近づいたときに内蔵ＩＣに過大な電力が供給されることを防ぎ、ＩＣにかかる負担を少なくすることができる。
【００５０】
また、リセット回路１３は、上記電圧レギュレータ１２と同様に、電圧整流回路１１の出力側に並列に接続されている。すなわち、リセット回路１３の一方の入力端子は上記内部電圧端子ＣＶｄｄに接続され、他方の入力端子は上記内部グランド端子ＣＧＮＤに接続されている。これにより、上記電圧整流回路１１で生成された直流電圧（電圧レギュレータ１２でリミット動作がかけられているときはその電圧）がこのリセット回路１３に供給される。
【００５１】
このリセット回路１３は、電圧整流回路１１より供給される直流電圧のレベルが所定のしきい値より小さいときに、ＣＰＵ２１およびＥＥＰＲＯＭ２３の動作をリセットするように制御するものである。このリセット回路１３に用いられる上記所定のしきい値は、ＣＰＵ２１およびＥＥＰＲＯＭ２３が正常に動作するのに十分な電圧レベルに設定される。
【００５２】
このようなリセット回路１３を設けることにより、本実施形態のＲＦＩＤと図示しないホストとの通信距離が長くなり、電圧整流回路１１で生成される直流電圧の大きさが非常に小さくなったときに、ＣＰＵ２１およびＥＥＰＲＯＭ２３が動作し続けることによって誤動作を起こしてしまうことを防ぐことができる。
【００５３】
ところで、リセット回路１３によりリセットがかけられた時点でＲＦＩＤがホストと通信途中であることも考えられる。この場合に内蔵ＩＣの全てを同時にリセットすると、リセット時におけるＣＰＵ２１の誤動作によってＥＥＰＲＯＭ２３の内容が書き換えられてしまうことが考えられる。
【００５４】
周知のように、ＥＥＰＲＯＭ２３は不揮発性のメモリであり、電源が切られてもその記憶内容は失われない。したがって、ＥＥＰＲＯＭ２３の内容が誤動作によって書き換えられると、その誤った内容がそのまま残されてしまうことになり、著しく不都合である。
【００５５】
そこで、本実施形態では、図示しないホストとの通信距離が長くなって、電圧整流回路１１で生成される直流電圧が徐々に小さくなっていく過程で、まず最初に内部発生の上記直流電圧が第１のしきい値（例えば２．３Ｖ）を下回ったときに、第１のリセット信号ＲＳＴ1 によりＥＥＰＲＯＭ２３をリセットする。その後、上記第１のしきい値よりも小さな第２のしきい値（例えば２．０Ｖ）を下回ったときに、第２のリセット信号ＲＳＴ2 によりＣＰＵ２１をリセットするようにリセット回路１３を動作させる。
【００５６】
すなわち、本実施形態においては、まず最初にＥＥＰＲＯＭ２３をリセットしてデータの書き込みを禁止した後でＣＰＵ２１をリセットするようにしている。これにより、ＣＰＵ２１がリセットされるときには、ＥＥＰＲＯＭ２３へのデータの書き込みが必ず禁止されている状態にすることができ、リセット時におけるＣＰＵ２１の誤動作によって誤ったデータがＥＥＰＲＯＭ２３に書き込まれてしまうという不都合をなくすことができる。
【００５７】
次に、本実施形態のＲＦ部について説明する。
ＲＦ部を構成するＦＳＫ回路１４およびＰＳＫ回路１５は、それぞれ上記した２つの電波送受信用端子Ｓ１，Ｓ２に接続され、データの送受信が行われるようになっている。ここで、上記ＦＳＫ回路１４はデータ受信用に用いられ、上記ＰＳＫ回路１５はデータ送信用に用いられる。
【００５８】
すなわち、ＦＳＫ回路１４は、周波数のシフトにより受信した情報をＣＰＵ２１に伝送する。例えば、電波送受信用端子Ｓ１，Ｓ２で受信したデータ値が“１”であるときには１２５ＫＨｚの正弦波を伝送路に送り出し、受信したデータ値が“０”であるときには１１７．６５ＫＨｚの正弦波を伝送路に送り出すようにする。
【００５９】
例えば、ＦＳＫ回路１４は、発振回路１６より供給されるクロックパルスＭＣＬＫをデータ値“１”、“０”に応じて異なる分周比で分周することにより上記した１２５ＫＨｚの信号および１１７．６５ＫＨｚの信号を検出する。
【００６０】
また、ＰＳＫ回路１５は、位相のシフトにより情報を外部に送信する。例えば、搬送周波数が６２．５ＫＨｚの４相位相変調を用いることができる。この場合は、信号の種類が位相で０°、９０°、１８０°２７０°と４種類あるので、１つの信号あたり２ビットの伝送が行われる。
【００６１】
このように、本実施形態では、電波の送受信をＦＳＫ方式（受信）とＰＳＫ方式（送信）とに分けて行うようにしている。また、本実施形態では、従来のロジック回路と異なり、ＣＰＵ２１を内蔵している。したがって、送信用の電波と受信用の電波とをＣＰＵ２１が認識することができ、データの送受信を同時に行うことができるようになる。
【００６２】
また、本実施形態では、ＲＦ部を構成するＦＳＫ回路１４およびＰＳＫ回路１５と、ＣＰＵ２１内に備えられているレジスタファイル１の第１５レジスタ（Ｉ／Ｏレジスタ）Ｒ１５とを、ＲＦ信号線８を介して直接接続している。つまり、パワー／ＲＦ部２４のＲＦ部とＣＰＵ２１内のレジスタファイル１とをＩ／Ｏポートなどの入出力端子を用いることなく、直接的に接続するようにしている。
【００６３】
このように構成することにより、ＦＳＫ回路１４で受信したデータは、Ｉ／Ｏポートなどを介することなくレジスタファイル１内の第１５レジスタＲ１５にダイレクトに入力されるようになる。また、第１５レジスタＲ１５に格納されたデータは、Ｉ／Ｏポートなどを介することなくＰＳＫ回路１５にダイレクト送られて外部に送信されるようになる。
【００６４】
上述した図３の説明から明らかなように、ＡＬＵ３で加減算を行うためには、レジスタファイル１にデータを必ず格納しなければならないが、本実施形態によれば、従来のようにＩ／Ｏポートを介してデータ転送を行う必要がないので、Ｉ／Ｏポートからデータを読み出してレジスタファイル１に書き込むための処理ステップを省くことができる。
【００６５】
これにより、ＡＬＵ３における演算の実行時間を従来よりも実質的に短くすることができ、ＲＦＩＤ全体としての処理速度をより速くすることができる。また、Ｉ／Ｏポートを介さなくて済む分だけデータ入出力のためのプログラムステップを少なくすることができるので、プログラム自体が簡易になるというメリットもある。
【００６６】
以上のような動作を実現するために、本実施形態では、レジスタファイル１内の第１５レジスタＲ１５を、図４のように構成している。
本実施形態による第１５レジスタＲ１５の構成を説明する前に、従来のレジスタ（本実施形態の第１レジスタＲ１〜第１４レジスタＲ１４にも用いられている）の構成について、図５を用いて説明する。
【００６７】
図５において、４１はトランスミッションゲートであり、ライトイネーブル端子ＷＥが“Ｈ”レベルになるとともに、反転ライトイネーブル端子ＷＥバーが“Ｌ”レベルになることによって導通する。上記ライトイネーブル端子ＷＥは、レジスタファイル１にデータを書き込むときに、命令デコーダ２より出力される制御信号に応じて“Ｈ”レベルになる。
【００６８】
また、データ入力端子ＤＩには、ＡＬＵ３やデータバッファ６より出力されたデータが論理演算バス７を介して入力される。上記トランスミッションゲート４１が導通状態になると、データ入力端子ＤＩより入力されたデータが、トランスミッションゲート４１を介して、インバータ４２とクロックドインバータ４３とにより構成されるフリップフロップに供給されて保持される。
【００６９】
このフリップフロップに保持されたデータは、リードイネーブル端子ＲＥが“Ｈ”レベルになることによって読み出される。このリードイネーブル端子ＲＥは、レジスタファイル１からデータを読み出すときに、命令デコーダ２より出力される制御信号に応じて“Ｈ”レベルになる。
【００７０】
上記リードイネーブル端子ＲＥが“Ｈ”レベルになって第１のＮＭＯＳトランジスタ４５が導通状態になると、上記フリップフロップから第２のＮＭＯＳトランジスタ４６に与えられるデータの論理レベルに応じてデータ出力端子ＤＯの電圧が変化することにより、上記フリップフロップに保持されていたデータが出力される。このデータ出力端子ＤＯから出力されたデータは、ＡＬＵ３に供給され、所定の演算処理に利用される。
【００７１】
このように、従来のレジスタ（本実施形態の第１レジスタＲ１〜第１４レジスタＲ１４も同様）は、データの入出力用端子としてデータ入力端子ＤＩおよびデータ出力端子ＤＯのみを備えていた。
【００７２】
これに対して、本実施形態の第１５レジスタＲ１５は、図４に示すように、上記データ入力端子ＤＩおよびデータ出力端子ＤＯの他に、ＣＰＵ２１の外部にあるパワー／ＲＦ部２４との間で直接的にデータのやり取りを行うための外部入力端子ＩＮおよび外部出力端子ＯＵＴを備えている。
【００７３】
すなわち、図５に示した従来のレジスタでは、インバータ４２とクロックドインバータ４３とにより構成されるフリップフロップに保持されているデータは、第２のＮＭＯＳトランジスタ４６に供給されるようになっていた。
【００７４】
これに対して、図４に示す本実施形態の第１５レジスタＲ１５では、上記フリップフロップ内のデータは、第２のインバータ４４を介して外部出力端子ＯＵＴに供給され、上記第２のＮＭＯＳトランジスタ４６には外部入力端子ＩＮから入力されるデータが供給されるようになっている。そして、上記外部入力端子ＩＮおよび外部出力端子ＯＵＴは、図１のＲＦ信号線８を介してＦＳＫ回路１４およびＰＳＫ回路１５に接続されている。
【００７５】
これにより、ライトイネーブル端子ＷＥが“Ｈ”レベルになると、ＡＬＵ３やデータバッファ６から論理演算バス７を介してデータ入力端子ＤＩに入力されたデータが上記フリップフロップに保持されるとともに、第２のインバータ４４を介して外部出力端子ＯＵＴに出力される。そして、外部出力端子ＯＵＴに出力されたデータは、ＲＦ信号線８を介してＰＳＫ回路１５に供給される。なお、第２のインバータ４４を設けているのは、上記フリップフロップの動作の安定化を図るためであり、必ずしもこれを設ける必要はない。
【００７６】
一方、リードイネーブル端子ＲＥが“Ｈ”レベルになると、ＦＳＫ回路１４よりＲＦ信号線８を介して外部入力端子ＩＮに入力されたデータがデータ出力端子ＤＯを介してＡＬＵ３に供給される。
【００７７】
このような構成により、本実施形態では、レジスタファイル１内の第１５レジスタＲ１５をＩ／Ｏレジスタとして用い、パワー／ＲＦ部２４内のＦＳＫ回路１４およびＰＳＫ回路１５と、ＣＰＵ２１内レジスタファイル１との間でダイレクトにデータ転送を行うことができるようになる。これにより、ＲＦＩＤ全体としての処理速度を速くすることができる。また、ＣＰＵ２１とパワー／ＲＦ部２４との間に専用のＩ／Ｏポートを設けなくても良いので、構成が簡単になるというメリットもある。
【００７８】
なお、以上の説明では第１５レジスタＲ１５をＩ／Ｏレジスタとして用いるようにしたが、他のレジスタをＩ／Ｏレジスタとして用いるようにしても良い。
【００７９】
【発明の効果】
本発明は上述したように、従来のロジック回路の代わりにＣＰＵを用いて種々の制御を行わせるようにするとともに、ＣＰＵを構成する演算装置用に備えられているデータ格納用のレジスタの一部と送受信手段とを信号線を介して直接接続するようにしたので、近年におけるＣＰＵの高度な処理能力を活用することによって、例えば２以上の処理を並列に行うようにすることができる。また、例えば、送受信手段で受信されたデータを、Ｉ／Ｏポートを介することなく、所定の演算を行うために格納することが必要なレジスタにダイレクトに入力することが可能となり、Ｉ／Ｏポートを介さない分だけデータ入出力のための処理ステップを従来よりも少なくすることができる。以上のことにより、全体としての処理速度を従来よりも格段に速くすることができる。
また本発明によれば、ＣＰＵがリセットされるときには、記憶手段へのデータの書き込みが必ず禁止されている状態にすることができ、リセット時におけるＣＰＵの誤動作によって誤ったデータが記憶手段に書き込まれてしまうという不都合をなくすことができる。
【００８０】
また、ＣＰＵは、記憶手段に記憶されているプログラム等に従って動作するので、上記記憶手段内のプログラムを変更することによってＲＦＩＤ内における命令実行の制御プロトコルを自由に組むことができるようになる。
【図面の簡単な説明】
【図１】本発明の一実施形態であり、本発明による無電池方式のＲＦＩＤの特徴を最もよく表すＣＰＵとパワー／ＲＦ部との接続状態を示す構成図である。
【図２】本実施形態による無電池方式のＲＦＩＤの全体構成を概略的に示すブロック図である。
【図３】図２に示したＣＰＵの内部構成を示す図である。
【図４】本実施形態によるＩ／Ｏレジスタの構成を示す図である。
【図５】従来のレジスタの構成例を示す図である。
【符号の説明】
１ レジスタファイル
８ ＲＦ信号線
１１ 電圧整流回路
１２ 電圧レギュレータ
１３ リセット回路
１４ ＦＳＫ回路
１５ ＰＳＫ回路
２１ ＣＰＵ
２２ ＲＯＭ
２３ ＥＥＰＲＯＭ
２４ パワー／ＲＦ部
Ｓ１，Ｓ２ 電波送受信用端子
ＣＶｄｄ 内部電圧端子
ＣＧＮＤ 内部グランド端子
【発明の属する技術分野】
本発明は、半導体集積回路装置およびこれに用いた無電池方式のＲＦＩＤ（Radio Frequency Indentification ）に関するものである。
【０００２】
【従来の技術】
近年、ＩＣ（集積回路）を内蔵したＩＣカードが様々な分野で利用されつつある。従来のＩＣカードは、ＥＥＰＲＯＭ（電気的に消去可能なプログラマブルＲＯＭ）を内蔵しており、上記ＥＥＰＲＯＭにデータを記憶したり、このＥＥＰＲＯＭに記憶されているデータを用いて所定の命令を実行したりするようになされていた。
【０００３】
しかし、このようなＩＣカードを使用する場合は、カードリーダなどの専用の読み取り装置にＩＣカードを挿入しなくてはならないため、非常に面倒であった。そこで、最近では、無線周波数帯の電波を使ってホスト側とデータをやり取りすることにより、カードを一々挿入することなく簡便に操作できるようにした非接触方式のＩＣカード、すなわち、ＲＦＩＤ（Radio Frequency Indentification ）あるいはデータキャリアが提案されるに至っている。
【０００４】
ところで、上記ＲＦＩＤを動作させるためには、その内蔵ＩＣに電力を供給することが必要である。そのため、従来は、ＩＣ駆動用の電池を内蔵したＲＦＩＤが多く提案されていた。一方、近年ではホスト側から送られてくる電波を利用して内部で電力をつくり出すことができるようにした無電池方式のＲＦＩＤも提案されている。
【０００５】
すなわち、このような無電池方式のＲＦＩＤでは、ホスト側から送られてくる電波から電磁誘導により交流電圧を発生させ、それを直流電圧に整流することにより、ＩＣ駆動に必要な電力を内部でつくり出すことができるようになされていた。
【０００６】
従来、このような無電池方式のＲＦＩＤは、種々のデータを記憶するためのＥＥＰＲＯＭと、上記ＥＥＰＲＯＭに記憶されているデータに従って動作するロジック回路と、電波を使ってホスト側とデータのやり取りを行うためのＲＦ部と、ホスト側から送られてくる電波を用いて電力をつくり出すパワー部とを備えるのが一般的であった。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述したように、従来の無電池方式のＲＦＩＤでは、ＩＣ内部の動作を制御するのはロジック回路であった。このため、データの書き換えが可能なＥＥＰＲＯＭを内蔵したＩＣが備えているにもかかわらず、ＩＣ内部の制御プロトコルを自由に組むことはできなかった。また、制御速度もそれほど速くなく、処理に時間がかかるという問題もあった。
【０００８】
本発明は、このような問題を解決するために成されたものであり、ＲＦＩＤを制御するためのプロトコルを自由に組むことができるようにするとともに、処理速度を速くできるようにすることを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体集積回路装置は、データを記憶するための記憶手段と、上記記憶手段の記憶内容に従って動作するＣＰＵと、上記ＣＰＵによる制御に従って外部との間で電波によるデータの送受信を行う送受信手段と、上記外部より送信されてくる電波から電磁誘導により交流電流を発生する電圧発生手段と、上記電圧発生手段により発生される交流電流を直流電圧に整流して内部電源電圧をつくり出す電圧整流手段と、上記電圧整流手段によりつくり出される内部電源電圧のレベルが所定の第１のしきい値を下回った場合、上記記憶手段をリセットしてデータの書き込みを禁止し、上記所定の第１のしきい値より小さな所定の第２のしきい値を下回った場合、上記ＣＰＵをリセットするリセット手段とを備え、上記ＣＰＵを構成する演算装置用に備えられているデータ格納用のレジスタの一部と上記送受信手段とを直接接続したことを特徴とする。
本発明の無電池方式のＲＦＩＤは、データを記憶するための記憶手段と、上記記憶手段の記憶内容に従って動作するＣＰＵと、上記ＣＰＵによる制御に従って外部との間で電波によるデータの送受信を行う送受信手段と、上記外部より送信されてくる電波から電磁誘導により交流電流を発生する電圧発生手段と、上記電圧発生手段により発生される交流電流を直流電圧に整流して内部電源電圧をつくり出す電圧整流手段と、上記電圧整流手段によりつくり出される内部電源電圧のレベルが所定の第１のしきい値を下回った場合、上記記憶手段をリセットしてデータの書き込みを禁止し、上記所定の第１のしきい値より小さな所定の第２のしきい値を下回った場合、上記ＣＰＵをリセットするリセット手段とを備え、上記ＣＰＵを構成する演算装置用に備えられているデータ格納用のレジスタの一部と上記送受信手段とを直接接続したことを特徴とする。
【００１４】
本発明は上記技術手段より成るので、近年におけるＣＰＵの高度な処理能力の活用により、例えば、従来のロジック回路では行うことが困難であった２以上の処理の並列化を容易に行うことが可能となる。また、ＣＰＵ用のデータ格納用に設けられているレジスタの一部がＣＰＵと送受信手段との間でデータ転送を行うためのＩ／Ｏレジスタとして用いられ、例えば、送受信手段で受信されたデータが、所定の演算を行うために格納することが必要なレジスタにダイレクトに入力されることとなり、Ｉ／Ｏポートを介してデータ転送を行っていた従来と比べて、データ入出力のための処理ステップを少なくすることが可能となる。
また本発明においては、電圧整流手段によりつくり出される内部電源電圧のレベルが所定の第１のしきい値を下回った場合、記憶手段をリセットしてデータの書き込みを禁止し、上記所定の第２のしきい値を下回った場合、ＣＰＵをリセットするように構成している。即ち、電圧整流手段において生成される直流電圧が徐々に小さくなっていく過程で、まず最初に記憶手段をリセットしてデータの書き込みを禁止した後で、ＣＰＵをリセットするように構成している。これにより、ＣＰＵがリセットされるときには、記憶手段へのデータの書き込みが必ず禁止されている状態にすることができ、リセット時におけるＣＰＵの誤動作によって誤ったデータが記憶手段に書き込まれてしまうという不都合をなくすことができる。
【００１５】
また、ＣＰＵは、記憶手段に記憶されているプログラム等に従って動作するので、上記記憶手段内のプログラムを変更することによってＣＰＵの制御プロトコルを自由に組むことが可能となる。
【００１６】
【発明の実施の形態】
以下、本発明の一実施形態を図面に基づいて説明する。
図１は、本実施形態による無電池方式のＲＦＩＤの特徴を最もよく表す構成図であり、図２は、本実施形態の無電池方式のＲＦＩＤの全体構成を概略的に示すブロック図である。
【００１７】
まず、図２を用いて本実施形態による無電池方式のＲＦＩＤの全体構成および動作について簡単に説明する。
図２において、２１はＣＰＵ、２２はＲＯＭ、２３はＥＥＰＲＯＭであり、ＲＯＭ２２やＥＥＰＲＯＭ２３には、ＣＰＵ２１の実行プログラムや種々のデータが記憶されるようになっている。
【００１８】
上記ＲＯＭ２２の記憶容量は、例えば１０２４ワード×１２ビットであり、上記ＥＥＰＲＯＭ２３の記憶容量は、例えば２０４８ワード×１２ビットである。これらのＲＯＭ２２およびＥＥＰＲＯＭ２３は、同一のメモリ空間に位置している。そのうち、ＥＥＰＲＯＭ２３のメモリ空間においては、上記ＣＰＵ２１の実行プログラムや種々のデータの書き換えが可能である。
【００１９】
すなわち、ＣＰＵ２１は、ＲＯＭ２２やＥＥＰＲＯＭ２３の記憶内容に従って種々の命令を実行するが、その命令そのものをＥＥＰＲＯＭ２３を使って自由に書き換えることが可能である。つまり、ＣＰＵ２１の実行プログラムをＲＦＩＤの外部から自由に書き換えることが可能である。
【００２０】
このように、本実施形態では、従来の無電池方式のＲＦＩＤにおいてロジック回路を用いていた代わりに、ＣＰＵ２１を用いている。ＣＰＵ２１を内蔵することにより、命令実行のプロトコルを自由に組むことができるようになるだけでなく、多数のＲＦＩＤで送受信される電波の同時認識もできるようになる。
【００２１】
つまり、本実施形態のＲＦＩＤでは、専用の読み取り装置にＩＣカード等を挿入することなく、電波を使って非接触でデータのやり取りを行っているため、図示しないホストとの間で通信可能な距離の中に複数のＲＦＩＤが存在する場合に、上記複数のＲＦＩＤとホストとの間で複数の電波が同時に送受信されることが考えられる。
【００２２】
また、従来のロジック回路では、受信した電波がホスト側から出力されたものなのか他のＲＦＩＤから出力されたものなのかを識別することができなかったが、ＣＰＵ２１を内蔵する本実施形態のＲＦＩＤではこれを識別することができる。これにより、ホスト以外の他のＲＦＩＤから送られてくるデータに従って内蔵ＩＣの動作が制御されないようにすることができ、内蔵ＩＣが誤動作を起こさないようにすることができる。
【００２３】
また、従来のロジック回路では１つの動作が終わるまで次の動作を行うことができないのに対して、ＣＰＵ２１では複数の動作を同時に行うことができる。例えば、ＥＥＰＲＯＭ２３へのデータの書き込み中に、ＲＯＭ２２に記憶されているデータを読み出して処理することができる。
【００２４】
このように、近年開発されているＣＰＵは非常に処理能力が高く、種々の処理を非常に高速に行うことができる。このため、ＣＰＵ２１を内蔵した本実施形態の無電池方式のＲＦＩＤでは、ロジック回路を使用していた従来のＲＦＩＤに比べて、全体としての処理時間を短くすることもできるようになる。
【００２５】
上記ＣＰＵ２１と上記ＲＯＭ２２、および上記ＣＰＵ２１と上記ＥＥＰＲＯＭ２３との間のデータのやり取りは、それぞれアドレスバス２５およびデータバス２６を介して行われる。上記アドレスバス２５およびデータバス２６のバス幅は、共に１２ビットである。また、ＣＰＵ２１内に備えられている図示しないＡＬＵ（算術論理演算ユニット）やレジスタの１ワードも１２ビットである。
【００２６】
このように、バス幅、およびＡＬＵやレジスタの１ワードを１２ビットとすることにより、ＣＰＵ２１の１つの命令を構成するオペコードおよびオペランドを１ワードで記述することが可能となる。また、イミディエートアドレスも１ワードで記述することが可能となる。
【００２７】
２４はパワー／ＲＦ部である。このパワー／ＲＦ部２４は、電波（例えば、無線周波数帯などの高周波の電波）を使って、図示しないホスト側の装置との間で種々のデータを送受信するＲＦ部と、上記ホスト側から送られてくる電波を用いて内部電源電力をつくり出すパワー部とを兼ね備えている。
【００２８】
すなわち、上記パワー／ＲＦ部２４に備えられているいくつかの端子のうち、Ｓ１，Ｓ２は電波の送受信用端子であり、これら２つの電波送受信用端子Ｓ１，Ｓ２を介して本実施形態のＲＦＩＤと図示しないホスト側とで電波によりデータを送受信するようになっている。
【００２９】
また、上記電波送受信用端子Ｓ１，Ｓ２には、同調用コイル３０とコンデンサ３１とから成る共振回路が接続されている。そして、この共振回路に外部のホストから送信される電波によって発生する磁界の変化に応じて同調用コイル３０に交流電圧が誘導される。パワー／ＲＦ部２４は、このようにして誘導された交流電圧を上記電波送受信用端子Ｓ１，Ｓ２を介して入力し、それを直流電圧に整流することにより内部電源電力を得るようにしている。
【００３０】
上記パワー／ＲＦ部２４で生成された直流電圧は、内部電圧端子ＣＶｄｄおよび内部グランド端子ＣＧＮＤを介して出力される。上記内部電圧端子ＣＶｄｄおよび内部グランド端子ＣＧＮＤには、平滑化コンデンサ３２が接続されており、出力される直流電圧の安定化が図られている。
【００３１】
上記パワー／ＲＦ部２４は、Ｉ／Ｏバス２７を介してＣＰＵ２１、タイマー２８およびシリアルＩ／Ｏポート２９に接続されている。後述するように、本実施形態による無電池方式のＲＦＩＤでは、ＣＰＵ２１を単に内蔵しただけでなく、パワー／ＲＦ部２４とＣＰＵ２１との接続の仕方を工夫することにより、全体としての処理速度を更に速くすることができるようにしている。
【００３２】
また、本実施形態では、タイマー２８を内蔵することにより、ソフトウェアによるリセット動作を実現することが可能となる。このタイマー２８は、例えば、２４ビットタイマーで構成される。また、上記シリアルＩ／Ｏポート２９には３つの入出力端子Ｉ／Ｏ0 ，Ｉ／Ｏ1 ，Ｉ／Ｏ2 が接続されており、これらの入出力端子Ｉ／Ｏ0 ，Ｉ／Ｏ1 ，Ｉ／Ｏ2 を介して外部負荷を接続することが可能である。外部負荷としては、例えばＬＥＤ（図示せず）を用いることができる。
【００３３】
このようにＬＥＤを接続した場合は、本実施形態のＲＦＩＤとホストとが近づいて通信可能な範囲内に入ったときにＬＥＤが点灯するようにすることができ、通信が可能かどうかをユーザが一目で分かるようにすることができる。この外部負荷であるＬＥＤを駆動するための電源をつくり出すのも上記パワー／ＲＦ部２４である。なお、ＬＥＤの代わりにブザーなどを用いても良い。
【００３４】
本実施形態の半導体集積回路装置は、上述したＣＰＵ２１、ＲＯＭ２２、ＥＥＰＲＯＭ２３、パワー／ＲＦ部２４、アドレスバス２５、データバス２６、Ｉ／Ｏバス２７、タイマー２８およびシリアルＩ／Ｏポート２９が１チップ化されて構成される。
【００３５】
次に、上記したＣＰＵ２１の内部構成を図３に示す。
図３において、１はレジスタファイル（レジスタ群）、２は命令デコーダ、３はＡＬＵ、４はフラグレジスタ、５はアドレスバッファ、６はデータバッファ、７は論理演算バスである。また、アドレスバス２５およびデータバス２６は、図２に示したものと同じである。
【００３６】
上記レジスタファイル１は、ＡＬＵ３で使用する種々のデータを一時的に格納するものである。図３の例では、１６ワード×１２ビットの記憶容量を有している。本実施形態では、１６ワード分のレジスタのうち、第０ワードのレジスタＲ０をプログラムカウンタとして用いている。また、第１５ワードのレジスタＲ１５は、上述したパワー／ＲＦ部２４との間で直接的にデータの入出力を行うためのＩ／Ｏレジスタとして用いている。なお、これについての詳細は後述する。
【００３７】
上記命令デコーダ２は、図２のＲＯＭ２２あるいはＥＥＰＲＯＭ２３からデータバス２６を介して与えられる命令を解読するものである。この命令デコーダ２は、解読した命令に従って所定の制御信号をレジスタファイル１に出力する。これにより、上記レジスタファイル１から所定のデータが読み出され、あるいは上記レジスタファイル１に所定のデータが書き込まれるようになっている。
【００３８】
上記レジスタファイル１から読み出されたデータは、データＡあるいはデータＢとしてＡＬＵ３に供給される。ＡＬＵ３は、レジスタファイル１から受け取ったデータを用いて上記解読された命令に基づく算術論理演算を実行する。このとき、演算結果にキャリーが生じた場合には、そのキャリーをフラグレジスタ４に格納する。
【００３９】
上記アドレスバッファ５は、図２のＲＯＭ２２やＥＥＰＲＯＭ２３の読み出しアドレスおよび書き込みアドレスを格納するものである。すなわち、ＡＬＵ３によってＲＯＭ２２またはＥＥＰＲＯＭ２３の読み出しアドレスまたは書き込みアドレスが計算されたときは、そのＡＬＵ３の演算結果は、論理演算バス７を介してアドレスバッファ５に格納される。
【００４０】
また、上記データバッファ６は、ＥＥＰＲＯＭ２３に書き込むデータ、およびＲＯＭ２２やＥＥＰＲＯＭ２３から読み出されたデータを格納するものである。すなわち、ＡＬＵ３の演算結果をＥＥＰＲＯＭ２３に書き込むときは、ＡＬＵ３の演算結果は論理演算バス７を介してデータバッファ６に格納される。また、ＲＯＭ２２やＥＥＰＲＯＭ２３に記憶されているデータをＡＬＵ３で使用する場合には、上記ＲＯＭ２２やＥＥＰＲＯＭ２３から読み出されたデータがデータバス２６を介してこのデータバッファ６に格納される。
【００４１】
また、ＡＬＵ３の演算結果や上記データバッファ６に格納されたデータを用いてＡＬＵ３で演算を実行するときは、ＡＬＵ３の演算結果およびデータバッファ６内のデータは、論理演算バス７を介してレジスタファイル１に格納される。なお、上記論理演算バス７のバス幅は、アドレスバス２５およびデータバス２６と同様、１２ビットである。
【００４２】
この図３のような構成を持つＣＰＵ２１と図２のパワー／ＲＦ部２４との接続状態を詳しく示すと、図１のようになる。なお、この図１では、ＣＰＵ２１の内部構成だけでなく、パワー／ＲＦ部２４の内部構成も詳しく示している。
【００４３】
図１に示すように、本実施形態のパワー／ＲＦ部２４は、電圧整流回路１１と、電圧レギュレータ１２と、リセット回路１３と、ＦＳＫ（周波数偏移変調）回路１４と、ＰＳＫ（位相偏移変調）回路１５とを備えている。また、本実施形態による無電池方式のＲＦＩＤは、パワー／ＲＦ部２４やＣＰＵ２１内の各部の動作の基準となるクロックパルスＭＣＬＫを発生するための発振回路１６も備えている。
【００４４】
このようなパワー／ＲＦ部２４の構成のうち、電圧整流回路１１、電圧レギュレータ１２およびリセット回路１３により、上述した本実施形態のパワー部が構成される。また、ＦＳＫ回路１４およびＰＳＫ回路１５により、上述した本実施形態のＲＦ部が構成される。
【００４５】
まず最初に、パワー部について説明する。
上記電圧整流回路１１は、その入力側に２つの電波送受信用端子Ｓ１，Ｓ２が接続されるとともに、出力側に内部電圧端子ＣＶｄｄおよび内部グランド端子ＣＧＮＤが接続されている。
【００４６】
この電圧整流回路１１は、２つの電波送受信用端子Ｓ１，Ｓ２より入力される単相の交流電圧を直流電圧に整流することにより、出力電圧がほぼ一定になるように制御するものである。この電圧整流回路１１には、交流の両方向成分（１サイクル分の全て）を直流電圧に変換する全波整流回路を用いるのが好ましい。
【００４７】
電圧レギュレータ１２は、上記電圧整流回路１１の出力側に並列に接続されている。すなわち、上記電圧レギュレータ１２の一方の入力端子は上記内部電圧端子ＣＶｄｄに接続され、他方の入力端子は上記内部グランド端子ＣＧＮＤに接続されている。これにより、上記電圧整流回路１１で生成された直流電圧がこの電圧レギュレータ１２に供給される。
【００４８】
この電圧レギュレータ１２は、上記電圧整流回路１１で生成される直流電圧を一定レベル以下に抑えるように制御するものである。すなわち、上記電圧整流回路１１より供給される直流電圧が所定のしきい値（例えば３Ｖ）を越えるかどうかを判断し、そのしきい値を越える場合はリミット動作をかけることにより、外部からの電波を使って生成する内部電源電圧の大きさが上記所定のしきい値よりも大きくならないように制御する。
【００４９】
このような電圧レギュレータ１２を設けることにより、本実施形態のＲＦＩＤと図示しないホストとの通信距離が短くなり、図２の同調用コイル３０に誘導される交流電圧が非常に大きくなっても、内部電源電圧として使用する直流電圧の大きさが必要以上に大きくならないようにすることができる。これにより、ＲＦＩＤとホストとが近づいたときに内蔵ＩＣに過大な電力が供給されることを防ぎ、ＩＣにかかる負担を少なくすることができる。
【００５０】
また、リセット回路１３は、上記電圧レギュレータ１２と同様に、電圧整流回路１１の出力側に並列に接続されている。すなわち、リセット回路１３の一方の入力端子は上記内部電圧端子ＣＶｄｄに接続され、他方の入力端子は上記内部グランド端子ＣＧＮＤに接続されている。これにより、上記電圧整流回路１１で生成された直流電圧（電圧レギュレータ１２でリミット動作がかけられているときはその電圧）がこのリセット回路１３に供給される。
【００５１】
このリセット回路１３は、電圧整流回路１１より供給される直流電圧のレベルが所定のしきい値より小さいときに、ＣＰＵ２１およびＥＥＰＲＯＭ２３の動作をリセットするように制御するものである。このリセット回路１３に用いられる上記所定のしきい値は、ＣＰＵ２１およびＥＥＰＲＯＭ２３が正常に動作するのに十分な電圧レベルに設定される。
【００５２】
このようなリセット回路１３を設けることにより、本実施形態のＲＦＩＤと図示しないホストとの通信距離が長くなり、電圧整流回路１１で生成される直流電圧の大きさが非常に小さくなったときに、ＣＰＵ２１およびＥＥＰＲＯＭ２３が動作し続けることによって誤動作を起こしてしまうことを防ぐことができる。
【００５３】
ところで、リセット回路１３によりリセットがかけられた時点でＲＦＩＤがホストと通信途中であることも考えられる。この場合に内蔵ＩＣの全てを同時にリセットすると、リセット時におけるＣＰＵ２１の誤動作によってＥＥＰＲＯＭ２３の内容が書き換えられてしまうことが考えられる。
【００５４】
周知のように、ＥＥＰＲＯＭ２３は不揮発性のメモリであり、電源が切られてもその記憶内容は失われない。したがって、ＥＥＰＲＯＭ２３の内容が誤動作によって書き換えられると、その誤った内容がそのまま残されてしまうことになり、著しく不都合である。
【００５５】
そこで、本実施形態では、図示しないホストとの通信距離が長くなって、電圧整流回路１１で生成される直流電圧が徐々に小さくなっていく過程で、まず最初に内部発生の上記直流電圧が第１のしきい値（例えば２．３Ｖ）を下回ったときに、第１のリセット信号ＲＳＴ1 によりＥＥＰＲＯＭ２３をリセットする。その後、上記第１のしきい値よりも小さな第２のしきい値（例えば２．０Ｖ）を下回ったときに、第２のリセット信号ＲＳＴ2 によりＣＰＵ２１をリセットするようにリセット回路１３を動作させる。
【００５６】
すなわち、本実施形態においては、まず最初にＥＥＰＲＯＭ２３をリセットしてデータの書き込みを禁止した後でＣＰＵ２１をリセットするようにしている。これにより、ＣＰＵ２１がリセットされるときには、ＥＥＰＲＯＭ２３へのデータの書き込みが必ず禁止されている状態にすることができ、リセット時におけるＣＰＵ２１の誤動作によって誤ったデータがＥＥＰＲＯＭ２３に書き込まれてしまうという不都合をなくすことができる。
【００５７】
次に、本実施形態のＲＦ部について説明する。
ＲＦ部を構成するＦＳＫ回路１４およびＰＳＫ回路１５は、それぞれ上記した２つの電波送受信用端子Ｓ１，Ｓ２に接続され、データの送受信が行われるようになっている。ここで、上記ＦＳＫ回路１４はデータ受信用に用いられ、上記ＰＳＫ回路１５はデータ送信用に用いられる。
【００５８】
すなわち、ＦＳＫ回路１４は、周波数のシフトにより受信した情報をＣＰＵ２１に伝送する。例えば、電波送受信用端子Ｓ１，Ｓ２で受信したデータ値が“１”であるときには１２５ＫＨｚの正弦波を伝送路に送り出し、受信したデータ値が“０”であるときには１１７．６５ＫＨｚの正弦波を伝送路に送り出すようにする。
【００５９】
例えば、ＦＳＫ回路１４は、発振回路１６より供給されるクロックパルスＭＣＬＫをデータ値“１”、“０”に応じて異なる分周比で分周することにより上記した１２５ＫＨｚの信号および１１７．６５ＫＨｚの信号を検出する。
【００６０】
また、ＰＳＫ回路１５は、位相のシフトにより情報を外部に送信する。例えば、搬送周波数が６２．５ＫＨｚの４相位相変調を用いることができる。この場合は、信号の種類が位相で０°、９０°、１８０°２７０°と４種類あるので、１つの信号あたり２ビットの伝送が行われる。
【００６１】
このように、本実施形態では、電波の送受信をＦＳＫ方式（受信）とＰＳＫ方式（送信）とに分けて行うようにしている。また、本実施形態では、従来のロジック回路と異なり、ＣＰＵ２１を内蔵している。したがって、送信用の電波と受信用の電波とをＣＰＵ２１が認識することができ、データの送受信を同時に行うことができるようになる。
【００６２】
また、本実施形態では、ＲＦ部を構成するＦＳＫ回路１４およびＰＳＫ回路１５と、ＣＰＵ２１内に備えられているレジスタファイル１の第１５レジスタ（Ｉ／Ｏレジスタ）Ｒ１５とを、ＲＦ信号線８を介して直接接続している。つまり、パワー／ＲＦ部２４のＲＦ部とＣＰＵ２１内のレジスタファイル１とをＩ／Ｏポートなどの入出力端子を用いることなく、直接的に接続するようにしている。
【００６３】
このように構成することにより、ＦＳＫ回路１４で受信したデータは、Ｉ／Ｏポートなどを介することなくレジスタファイル１内の第１５レジスタＲ１５にダイレクトに入力されるようになる。また、第１５レジスタＲ１５に格納されたデータは、Ｉ／Ｏポートなどを介することなくＰＳＫ回路１５にダイレクト送られて外部に送信されるようになる。
【００６４】
上述した図３の説明から明らかなように、ＡＬＵ３で加減算を行うためには、レジスタファイル１にデータを必ず格納しなければならないが、本実施形態によれば、従来のようにＩ／Ｏポートを介してデータ転送を行う必要がないので、Ｉ／Ｏポートからデータを読み出してレジスタファイル１に書き込むための処理ステップを省くことができる。
【００６５】
これにより、ＡＬＵ３における演算の実行時間を従来よりも実質的に短くすることができ、ＲＦＩＤ全体としての処理速度をより速くすることができる。また、Ｉ／Ｏポートを介さなくて済む分だけデータ入出力のためのプログラムステップを少なくすることができるので、プログラム自体が簡易になるというメリットもある。
【００６６】
以上のような動作を実現するために、本実施形態では、レジスタファイル１内の第１５レジスタＲ１５を、図４のように構成している。
本実施形態による第１５レジスタＲ１５の構成を説明する前に、従来のレジスタ（本実施形態の第１レジスタＲ１〜第１４レジスタＲ１４にも用いられている）の構成について、図５を用いて説明する。
【００６７】
図５において、４１はトランスミッションゲートであり、ライトイネーブル端子ＷＥが“Ｈ”レベルになるとともに、反転ライトイネーブル端子ＷＥバーが“Ｌ”レベルになることによって導通する。上記ライトイネーブル端子ＷＥは、レジスタファイル１にデータを書き込むときに、命令デコーダ２より出力される制御信号に応じて“Ｈ”レベルになる。
【００６８】
また、データ入力端子ＤＩには、ＡＬＵ３やデータバッファ６より出力されたデータが論理演算バス７を介して入力される。上記トランスミッションゲート４１が導通状態になると、データ入力端子ＤＩより入力されたデータが、トランスミッションゲート４１を介して、インバータ４２とクロックドインバータ４３とにより構成されるフリップフロップに供給されて保持される。
【００６９】
このフリップフロップに保持されたデータは、リードイネーブル端子ＲＥが“Ｈ”レベルになることによって読み出される。このリードイネーブル端子ＲＥは、レジスタファイル１からデータを読み出すときに、命令デコーダ２より出力される制御信号に応じて“Ｈ”レベルになる。
【００７０】
上記リードイネーブル端子ＲＥが“Ｈ”レベルになって第１のＮＭＯＳトランジスタ４５が導通状態になると、上記フリップフロップから第２のＮＭＯＳトランジスタ４６に与えられるデータの論理レベルに応じてデータ出力端子ＤＯの電圧が変化することにより、上記フリップフロップに保持されていたデータが出力される。このデータ出力端子ＤＯから出力されたデータは、ＡＬＵ３に供給され、所定の演算処理に利用される。
【００７１】
このように、従来のレジスタ（本実施形態の第１レジスタＲ１〜第１４レジスタＲ１４も同様）は、データの入出力用端子としてデータ入力端子ＤＩおよびデータ出力端子ＤＯのみを備えていた。
【００７２】
これに対して、本実施形態の第１５レジスタＲ１５は、図４に示すように、上記データ入力端子ＤＩおよびデータ出力端子ＤＯの他に、ＣＰＵ２１の外部にあるパワー／ＲＦ部２４との間で直接的にデータのやり取りを行うための外部入力端子ＩＮおよび外部出力端子ＯＵＴを備えている。
【００７３】
すなわち、図５に示した従来のレジスタでは、インバータ４２とクロックドインバータ４３とにより構成されるフリップフロップに保持されているデータは、第２のＮＭＯＳトランジスタ４６に供給されるようになっていた。
【００７４】
これに対して、図４に示す本実施形態の第１５レジスタＲ１５では、上記フリップフロップ内のデータは、第２のインバータ４４を介して外部出力端子ＯＵＴに供給され、上記第２のＮＭＯＳトランジスタ４６には外部入力端子ＩＮから入力されるデータが供給されるようになっている。そして、上記外部入力端子ＩＮおよび外部出力端子ＯＵＴは、図１のＲＦ信号線８を介してＦＳＫ回路１４およびＰＳＫ回路１５に接続されている。
【００７５】
これにより、ライトイネーブル端子ＷＥが“Ｈ”レベルになると、ＡＬＵ３やデータバッファ６から論理演算バス７を介してデータ入力端子ＤＩに入力されたデータが上記フリップフロップに保持されるとともに、第２のインバータ４４を介して外部出力端子ＯＵＴに出力される。そして、外部出力端子ＯＵＴに出力されたデータは、ＲＦ信号線８を介してＰＳＫ回路１５に供給される。なお、第２のインバータ４４を設けているのは、上記フリップフロップの動作の安定化を図るためであり、必ずしもこれを設ける必要はない。
【００７６】
一方、リードイネーブル端子ＲＥが“Ｈ”レベルになると、ＦＳＫ回路１４よりＲＦ信号線８を介して外部入力端子ＩＮに入力されたデータがデータ出力端子ＤＯを介してＡＬＵ３に供給される。
【００７７】
このような構成により、本実施形態では、レジスタファイル１内の第１５レジスタＲ１５をＩ／Ｏレジスタとして用い、パワー／ＲＦ部２４内のＦＳＫ回路１４およびＰＳＫ回路１５と、ＣＰＵ２１内レジスタファイル１との間でダイレクトにデータ転送を行うことができるようになる。これにより、ＲＦＩＤ全体としての処理速度を速くすることができる。また、ＣＰＵ２１とパワー／ＲＦ部２４との間に専用のＩ／Ｏポートを設けなくても良いので、構成が簡単になるというメリットもある。
【００７８】
なお、以上の説明では第１５レジスタＲ１５をＩ／Ｏレジスタとして用いるようにしたが、他のレジスタをＩ／Ｏレジスタとして用いるようにしても良い。
【００７９】
【発明の効果】
本発明は上述したように、従来のロジック回路の代わりにＣＰＵを用いて種々の制御を行わせるようにするとともに、ＣＰＵを構成する演算装置用に備えられているデータ格納用のレジスタの一部と送受信手段とを信号線を介して直接接続するようにしたので、近年におけるＣＰＵの高度な処理能力を活用することによって、例えば２以上の処理を並列に行うようにすることができる。また、例えば、送受信手段で受信されたデータを、Ｉ／Ｏポートを介することなく、所定の演算を行うために格納することが必要なレジスタにダイレクトに入力することが可能となり、Ｉ／Ｏポートを介さない分だけデータ入出力のための処理ステップを従来よりも少なくすることができる。以上のことにより、全体としての処理速度を従来よりも格段に速くすることができる。
また本発明によれば、ＣＰＵがリセットされるときには、記憶手段へのデータの書き込みが必ず禁止されている状態にすることができ、リセット時におけるＣＰＵの誤動作によって誤ったデータが記憶手段に書き込まれてしまうという不都合をなくすことができる。
【００８０】
また、ＣＰＵは、記憶手段に記憶されているプログラム等に従って動作するので、上記記憶手段内のプログラムを変更することによってＲＦＩＤ内における命令実行の制御プロトコルを自由に組むことができるようになる。
【図面の簡単な説明】
【図１】本発明の一実施形態であり、本発明による無電池方式のＲＦＩＤの特徴を最もよく表すＣＰＵとパワー／ＲＦ部との接続状態を示す構成図である。
【図２】本実施形態による無電池方式のＲＦＩＤの全体構成を概略的に示すブロック図である。
【図３】図２に示したＣＰＵの内部構成を示す図である。
【図４】本実施形態によるＩ／Ｏレジスタの構成を示す図である。
【図５】従来のレジスタの構成例を示す図である。
【符号の説明】
１ レジスタファイル
８ ＲＦ信号線
１１ 電圧整流回路
１２ 電圧レギュレータ
１３ リセット回路
１４ ＦＳＫ回路
１５ ＰＳＫ回路
２１ ＣＰＵ
２２ ＲＯＭ
２３ ＥＥＰＲＯＭ
２４ パワー／ＲＦ部
Ｓ１，Ｓ２ 電波送受信用端子
ＣＶｄｄ 内部電圧端子
ＣＧＮＤ 内部グランド端子
Claims (5)
- データを記憶するための記憶手段と、
上記記憶手段の記憶内容に従って動作するＣＰＵと、
上記ＣＰＵによる制御に従って外部との間で電波によるデータの送受信を行う送受信手段と、
上記外部より送信されてくる電波から電磁誘導により交流電流を発生する電圧発生手段と、
上記電圧発生手段により発生される交流電流を直流電圧に整流して内部電源電圧をつくり出す電圧整流手段と、
上記電圧整流手段によりつくり出される内部電源電圧のレベルが所定の第１のしきい値を下回った場合、上記記憶手段をリセットしてデータの書き込みを禁止し、上記所定の第１のしきい値より小さな所定の第２のしきい値を下回った場合、上記ＣＰＵをリセットするリセット手段とを備え、
上記ＣＰＵを構成する演算装置用に備えられているデータ格納用のレジスタの一部と上記送受信手段とを直接接続したことを特徴とする半導体集積回路装置。 - 上記送受信手段は、データ送信用のＰＳＫ回路およびデータ受信用のＦＳＫ回路を備え、上記ＣＰＵを構成する演算装置用のレジスタの一部と上記ＰＳＫ回路およびＦＳＫ回路とを直接接続したことを特徴とする請求項１に記載の半導体集積回路装置。
- データを記憶するための記憶手段と、
上記記憶手段の記憶内容に従って動作するＣＰＵと、
上記ＣＰＵによる制御に従って外部との間で電波によるデータの送受信を行う送受信手段と、
上記外部より送信されてくる電波から電磁誘導により交流電流を発生する電圧発生手段と、
上記電圧発生手段により発生される交流電流を直流電圧に整流して内部電源電圧をつくり出す電圧整流手段と、
上記電圧整流手段によりつくり出される内部電源電圧のレベルが所定の第１のしきい値を下回った場合、上記記憶手段をリセットしてデータの書き込みを禁止し、上記所定の第１のしきい値より小さな所定の第２のしきい値を下回った場合、上記ＣＰＵをリセットするリセット手段とを備え、
上記ＣＰＵを構成する演算装置用に備えられているデータ格納用のレジスタの一部と上記送受信手段とを直接接続したことを特徴とする無電池方式のＲＦＩＤ。 - 上記送受信手段は、データ送信用のＰＳＫ回路およびデータ受信用のＦＳＫ回路を備え、上記ＣＰＵを構成する演算装置用のレジスタの一部と上記ＰＳＫ回路およびＦＳＫ回路とを直接接続したことを特徴とする請求項３に記載の無電池方式のＲＦＩＤ。
- 上記ＣＰＵを構成する演算装置用のレジスタの一部は、ライトイネーブル端子と、反転ライトイネーブル端子と、データ入力端子と、データ出力端子と、リードイネーブル端子とを具備するとともに、上記ライトイネーブル端子および上記反転ライトイネーブル端子が所定の論理レベルになったときに、上記データ入力端子に与えられているデータを導通するゲート回路と、上記ゲート回路を通過したデータを一時的に保持する保持回路と、上記リードイネーブル端子が所定の論理レベルになったときに上記保持回路に保持されているデータを上記データ出力端子を介して上記演算装置に出力するデータ出力回路とを具備するものであって、
上記データ受信用のＦＳＫ回路から入力されるデータを上記データ出力回路を介して上記演算装置に供給する外部入力端子と、
上記保持回路に保持されているデータを上記データ送信用のＰＳＫ回路に出力するための外部出力端子とが設けられていることを特徴とする請求項４に記載の無電池方式のＲＦＩＤ。
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