JP3667146B2 - Built-in self-test circuit for memory - Google Patents

Description

【００１１】
<内蔵自己テスト回路>
内蔵自己テスト回路が本発明において開示されている。図１に示すように、内蔵自己テスト回路は、パターンジェネレータと、内蔵自己テスト（BIST）回路出力バッファ（BOB）と、遅延バッファと、比較器とを備えている。
【００１２】
パターンジェネレータは、一連のテストパターンを生成する有限状態機械である。これは上記テストアルゴリズムに対応する。BOBはBIST回路とメモリデバイス（例えばSRAM）との間のバッファであって、BIST回路を導入したことによるメモリデバイスの潜在的な機能低下を排除する。遅延バッファは、パターンジェネレータと比較器との間のファースト・イン・ファースト・アウト（FIFO）レジスタファイルである。第１に、メモリ・リード・コマンドの予測された応答を計算する。遅延されたクロックサイクル数は、メモリのリード操作のレイテンシに依存する。比較器は、組み合わせロジックの一部であり、メモリが正常に機能しているかどうかを決めるためにメモリの出力応答を予測値と比較する。ここで、予測値は遅延バッファにより提供される。
【００１３】
BIST回路の４つの構成部材において、パターンジェネレータはクロックサイクル時間を支配するタイミング・クリティカルなものである。タイミング・クリティカル・パスを遮断するためのテクニックは、以下の段落で記載されよう。
【００１４】
図２から図４は、本発明による図１に示されたような内蔵自己テスト回路内のパターンジェネレータの発展を示している。図２は単純なパターンジェネレータの構造を示している。前述したように、パターンジェネレータは、データ部、コマンド部、及びアドレス部をそれぞれ備えたテストパターンを生成するものである。よって、パターンジェネレータはさらに２つのモジュール（すなわち、PG_fsmと示された有限状態機械と、A_genと示されたアドレスジェネレータ）に分けられる。図に示すように、モジュールPG_fsmは、テストパターンのコマンド部、データ部、及び（a_commandと示された）アドレスコマンドを生成する。アドレスコマンドa_commandはモジュールA_genを駆動するために使用される。モジュールA_genは、各テストパターンのアドレス部を生成するものである。この実施形態において、９つのアドレスコマンドが様々なテストアルゴリズムを適合させるために使用される。これらの９つのアドレスコマンドは、NO_CHANGE、INIT_ADDRESS、LAST_ADDERSS、NEXT_CELL、PREVIOUS_CELL、Y_NEXT_CELL、Y_PREVIOUS_CELL、CROSS_CELL、及びRECALLである。各アドレスコマンドによると、モジュールA_gen は、各クロックサイクルごとに、アドレスレジスタ１０の値を更新する。この構成では、タイミング・クリティカル・パスがアドレスレジスタ１０の出力から出発し、モジュールPG_fsmとA_genとの組み合わせ部を通過し、最後にアドレスレジスタ１０の入力に終わる。さらに、パターンジェネレータは有限状態機械のための初期状態レジスタ（pg_stateとして示される）を備えている。
【００１５】
リタイミング変換が、タイミング最適化のための効果的な手段となるように具備されている。しかしながら、クリティカル・パスは実際ループを形成しているので、この構成においてリタイミング変換は適用することができない。図３はリタイミング変換のデモンストレーションを示している。リタイミングが、アドレスレジスタ１０をモジュールA_genを反対側に背後に移動させる。リタイムされた版では、タイミング・クリティカル・パスは若干変化しているが、クロックサイクル時間は、A_gen及びPG_fsmの組み合わせ部分を介して伝達遅延の和により依然として支配されている。
【００１６】
この発明のテクニックの動機は、モジュールPG_fsmとA_genとの間だけでなく、A_genからPG_fsmへのパス間にもレジスタを挿入することで、サイクリック・パスを遮断することである。この考えは、図４に示されるような新しい構成を導く。２つの組み合わせモジュールPG_fsmとA_genに加えて、新しい構成には４つのレジスタと別の組み合わせロジックがある。４つのレジスタは、初期状態レジスタpg_stateと、初期セルアドレスレジスタaddressと、PG_fsmにより生成されたアドレスコマンドを表すレジスタaddress-command 20と、１クロックサイクルだけ遅延されたセルアドレスを表すレジスタdelay-address30とを備えている。delay-address30は、信号address commandにて加えられたレジスタのために遅延する。
【００１７】
新たに加えられた組み合わせモジュール（予測ロジックと呼ばれている）が、このテクニックの最も重要な部分である。この目的は、前クロックサイクルのアドレス情報に基づく次クロックサイクルのアドレスを予測することである。よって、向上された版のタイミングは初期のものとほぼ同等のである。
【００１８】
初期のパターンジェネレータのセルアドレスが、最初の６クロックサイクルの対するＡ１，Ａ２、Ａ３、Ａ４、Ａ５、Ａ６であると仮定する。これらのアドレスは必ずしも連続していない。これらの高速版の３観測点の信号の値と、レジスタ遅延アドレス３０と、予測ロジックの出力と、レジスタaddress-command２０とが表１にリストされている。
【００１９】
【表１】

【００２０】
例えば第２クロックサイクルにおいて、現在のアドレスがＡ２であるのに対して、予測ロジックの入力は、遅延されたアドレスＡ１である。予測ロジックの初期機能の記載に基づいて、その出力は次クロックサイクルのアドレス（Ａ３）でなければならない。このアドレスは、モジュールPG_fsmを供給する前の別のレジスタにより遅延されたもので、よってPG_fsmへのアドレス入力は依然として現在のアドレスＡ２である（これはパターンジェネレータの初期版でのアドレスと同じである）。この例において、予測ロジックはＡ１からＡ３を予測する必要がある。アドレス変化のシーケンスが裏に潜んだテストアルゴリズムにて前もって決められたものであるので、このような予測は可能である。以下において、予測ロジックの実行を示す。より複雑なテストアルゴリズムに対する実行が同様にして得られる。
【００２１】
＜マーチのアルゴリズムに対する予測ロジック＞
一般性を損なうこと無いように単純化するために、メモリアレイはＮ個のセルを有する１次元であると仮定する。半分のマーチアルゴリズムの状態遷移図が図６に示されている。ここで、遷移上にラベルされた変数ａはセルアドレスを表す。開始状態と終了状態とに加えて、５つの状態（すなわちＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５）がある。各状態は、各サイクル中に示されたように固有のテストコマンドとデータを生成する。予測ロジックに対するレジスタ転送レベル（RTL）コードが図６に示されている。
【００２２】
上記記載を要約すると、本発明はメモリデバイスをテストするための内蔵自己テスト回路を提供している。最大クロックサイクル時間を支配する構成部材は、パターンジェネレータである。パターンジェネレータは、有限状態機械PG_fsmと、アドレスジェネレータA_genと、予測ロジックと、フリップフロップの３セット（すなわち初期セルアドレスレジスタaddressと、アドレス・コマンド・レジスタaddress commandと、１クロックサイクルだけ遅延されたセルアドレスのためのdelay-address）とを備えている。このようにして、時間・クリティカル・パスは、PG_fsmとA_genと予測ロジックでの３セグメントに分けられる。このようにして、クロックサイクル時間が、PG_fsmとA_genと予測ロジックのうちの最長パスにより決められる。単純なジェネレータでのループと比較すると、クロックサイクル時間が効果的に減少している。追加レジスタの挿入によりレイテンシが生じるが、これらのレジスタ内の各信号が前もって予測ロジックにより１クロックサイクルだけ前計算される。
【００２３】
＜総合した結論＞
本発明は、レジスタ転送レベル（RTL）コードとして実行された。機能の正常さの信頼性を打ち立てるためのテストにおいて、メモリデバイスの機能モデルでシミュレーションした。総合ツール（設計コンパイル）がRTLコードをネットリストに変換することに使用され、かつ0.35μｍ CMOS技術ライブラリを使用してロジック最適化を行っている。静的タイミング解析ツール（設計時間）は、クロックサイクル時間が2.5ns以下であることを示している。位置決め・ラウトツール（place-and-rout tool）（Apollo）のタイミング駆動特性が、レイアウトを生成するために使用された。後レイアウトタイミングチェックが、上記クロックサイクル時間内で、タイミング違反がないことを示している。これらの結果に基づき、本発明で提供されたBIST構成部材は400MHzもの早さで実行するための大きな潜在能力を有していると結論付けることができる。このことは、提供されたテクニックを有しない単純に実行した場合に比べて約30％の速度上昇である。
【００２４】
本発明の他の実施形態は、明細書及びここに開示された本発明の具体例から当業者にとっては明らかであろう。明細書及び具体例は単に例として考慮されるべきであり、本発明の真の範囲及び精神が請求項により示されていることを強調しておく。
【図面の簡単な説明】
【図１】 メモリデバイスをテストするための内蔵自己テスト回路のブロック図である。
【図２】 単純なパターンジェネレータを示す図である。
【図３】 リタイミング後のパターンジェネレータを示す図である。
【図４】 パターンジェネレータの高速版を示す図である。
【図５】 予測ロジックのマーチのアルゴリズム用状態遷移図である。
【図６】 予測ロジックのためのレジスタ転送レベルコードを示す図である。
【符号の説明】
１０ 初期状態アドレスレジスタ（pg_state）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to test and memory test hardware. More particularly, the present invention relates to a built-in memory self-test circuit embedded in the same chip.
[0002]
[Background Art and Problems to be Solved by the Invention]
Memory is susceptible to manufacturing processes against damage (scratches and gate oxidation pinholes) caused by dust particles on the chip or mask. These damages cause an open circuit or a short circuit. Many methods and hardware have been developed to test whether the memory can function properly. However, as integrated circuit technology develops gradually, memory functions become more complex. As a result, memory functional tests are often very time consuming and require complex circuitry.
[0003]
In order to solve the above problems, a built-in self test (BIST) technique for memory has been developed. In the built-in self test for memory, the test algorithm is translated into a series of commands, data, and addresses that are applied to the memory under test. Traditionally, finite state machines (FSM) with wires are used to perform the translation process. To provide fast testability, the BIST circuit operates as fast as the memory under test. The disadvantage of this scheme is that the finite state machine is tailored to a special set of test patterns (complexity depends on the test algorithm). It can be said that this scheme is not suitable as the complexity of the test algorithm increases. This is because the finite state machine is so large and very slow that it cannot generate a test pattern at each clock cycle for intensive use of the memory under test.
[0004]
For some BIST circuits (known as programmable or configurable BIST circuits), see US Pat. No. 5,173,906 “Integrated Self Test for Integrated Circuits” disclosed by Dreibelbis et al. In 1992. can do. US Pat. No. 5,224,101 by Popyack et al. In 1993 discloses a circuit that uses a microcoded sequence defined in the contents of a read-only memory to generate a test pattern. In US Pat. No. 5,301,156, “Configurable Self Test for Embedded RAM”, Talley et al. To shift in and to output test results or control patterns. Disclosed is a circuit having a serial path that is routed through the address, command, and data portions of the circuit. Each scan requires several clock cycles.
[0005]
[Means for Solving the Problems]
Accordingly, the present invention provides a circuit and method for testing a memory (especially a memory device). The circuit includes a pattern generator, a built-in self test output buffer, a delay buffer, and a comparator. The pattern generator further comprises three modules: a finite state machine for generating test pattern data and commands, an address generator for performing address calculations, and a predetermined sequence of address changes. And a prediction logic for predicting the address of the next clock from the address information of the previous cycle.
[0006]
The present invention uses a cyclic path breaking technique. By inserting multiple flip-flops into the initial critical path of the pattern generator, the initial critical path becomes multiple segments. Thus, the clock cycle time of the pattern generator is dominated by the longest clock cycle time in these segments. However, since the flip-flop is inserted in the initial critical path, the clock cycle is delayed. In order to make up for this delayed clock cycle by inserting each flip-flop, prediction logic is inserted between each flip-flop. As a result, the latency caused by the flip-flop insertion is eliminated, and the clock cycle time of the pattern generator is effectively reduced during that time.
[0007]
The foregoing general description and the following description are exemplary and explanatory and are not intended to limit the invention as claimed.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a block diagram of a built-in self-test circuit for testing a memory device.
FIGS. 2 to 4 are developments of the pattern generator in the built-in self-test circuit according to the present invention. FIG. 2 is a simple pattern generator, and FIG. 3 is a pattern generator after retiming. FIG. 4 is a high-speed version of the pattern generator.
FIG. 5 is a state transition diagram for the March algorithm of the prediction logic.
FIG. 6 shows the register transfer level code for the prediction logic.
[0009]
<Test algorithm>
While testing memory devices, test algorithms written as programs in high-level languages are often provided. Assuming a memory device with R rows and C columns is tested, four steps are included in the March algorithm. In the first step, “0” is written in each cell. In the second step, the entire array is cycled by advancement (ie, from the first cell in the first row to the last cell in the last row). In each cell, a so-called read (0) -write (1) -read (1) operation is performed. This read-write-read operation is intended to better display potential dynamic defects in the memory cell. In the third step, all cells are cycled from the last cell to the first cell. In each cell, a read (1) -write (0) -read (0) operation is performed. In the fourth step of the algorithm, it is checked whether the value of each cell is still zero after the first three steps.
[0010]
An example of a March algorithm programmed in a high-level language is shown below.

[0011]
<Built-in self-test circuit>
A built-in self-test circuit is disclosed in the present invention. As shown in FIG. 1, the built-in self-test circuit includes a pattern generator, a built-in self-test (BIST) circuit output buffer (BOB), a delay buffer, and a comparator.
[0012]
A pattern generator is a finite state machine that generates a series of test patterns. This corresponds to the above test algorithm. The BOB is a buffer between the BIST circuit and the memory device (for example, SRAM), and eliminates a potential functional degradation of the memory device due to the introduction of the BIST circuit. The delay buffer is a first-in-first-out (FIFO) register file between the pattern generator and the comparator. First, calculate the predicted response of the memory read command. The number of delayed clock cycles depends on the latency of the memory read operation. The comparator is part of the combinational logic and compares the memory output response with the predicted value to determine whether the memory is functioning normally. Here, the predicted value is provided by a delay buffer.
[0013]
In the four components of the BIST circuit, the pattern generator is a timing critical that dominates the clock cycle time. Techniques for breaking timing critical paths will be described in the following paragraphs.
[0014]
2 to 4 show the development of the pattern generator in the built-in self-test circuit as shown in FIG. 1 according to the present invention. FIG. 2 shows the structure of a simple pattern generator. As described above, the pattern generator generates a test pattern including a data part, a command part, and an address part. Thus, the pattern generator is further divided into two modules (ie, a finite state machine denoted PG_fsm and an address generator denoted A_gen). As shown in the figure, the module PG_fsm generates a command part, a data part, and an address command (indicated as a_command) of the test pattern. The address command a_command is used to drive the module A_gen. The module A_gen generates an address part for each test pattern. In this embodiment, nine address commands are used to adapt various test algorithms. These nine address commands are NO_CHANGE, INIT_ADDRESS, LAST_ADDERSS, NEXT_CELL, PREVIOUS_CELL, Y_NEXT_CELL, Y_PREVIOUS_CELL, CROSS_CELL, and RECALL. According to each address command, the module A_gen updates the value of the address register 10 every clock cycle. In this configuration, the timing critical path starts from the output of the address register 10, passes through the combination of the modules PG_fsm and A_gen, and finally ends at the input of the address register 10. In addition, the pattern generator has an initial state register (denoted as pg_state) for a finite state machine.
[0015]
Retiming conversion is provided to be an effective means for timing optimization. However, since the critical path actually forms a loop, retiming conversion cannot be applied in this configuration. FIG. 3 shows a demonstration of retiming conversion. Retiming moves the address register 10 behind module A_gen. In the retimed version, the timing critical path has changed slightly, but the clock cycle time is still governed by the sum of the propagation delays through the combination of A_gen and PG_fsm.
[0016]
The motive of the technique of the present invention is to interrupt the cyclic path by inserting a register not only between the modules PG_fsm and A_gen but also between the paths from A_gen to PG_fsm. This idea leads to a new configuration as shown in FIG. In addition to the two combination modules PG_fsm and A_gen, the new configuration has four registers and another combination logic. The four registers are an initial state register pg_state, an initial cell address register address, a register address-command 20 representing an address command generated by PG_fsm, and a register delay-address 30 representing a cell address delayed by one clock cycle. It has. delay-address 30 delays for the register added in the signal address command.
[0017]
Newly added combination modules (called prediction logic) are the most important part of this technique. The purpose is to predict the address of the next clock cycle based on the address information of the previous clock cycle. Thus, the improved version timing is about the same as the initial version.
[0018]
Assume that the initial pattern generator cell addresses are A1, A2, A3, A4, A5, A6 for the first six clock cycles. These addresses are not necessarily consecutive. These high speed versions of the three observation point signal values, the register delay address 30, the output of the prediction logic, and the register address-command 20 are listed in Table 1.
[0019]
[Table 1]

[0020]
For example, in the second clock cycle, the current address is A2, while the input of the prediction logic is the delayed address A1. Based on the description of the initial function of the prediction logic, its output must be the address (A3) of the next clock cycle. This address was delayed by another register before supplying the module PG_fsm, so the address input to PG_fsm is still the current address A2 (this is the same as the address in the initial version of the pattern generator) ). In this example, the prediction logic needs to predict A1 to A3. Such a prediction is possible because the sequence of address changes is predetermined by a hidden test algorithm. In the following, the execution of the prediction logic is shown. Implementations for more complex test algorithms are obtained in the same way.
[0021]
<Prediction logic for March's algorithm>
For the sake of simplicity without compromising generality, the memory array is assumed to be one-dimensional with N cells. A state transition diagram of the half march algorithm is shown in FIG. Here, the variable a labeled on the transition represents a cell address. In addition to the start state and the end state, there are five states (ie, S1, S2, S3, S4, S5). Each state generates a unique test command and data as indicated during each cycle. The register transfer level (RTL) code for the prediction logic is shown in FIG.
[0022]
In summary, the present invention provides a built-in self-test circuit for testing memory devices. The component that governs the maximum clock cycle time is the pattern generator. The pattern generator has three sets of finite state machine PG_fsm, address generator A_gen, prediction logic, and flip-flops (ie, initial cell address register address, address command register address command, and cell delayed by one clock cycle) Delay-address for address). In this way, the time-critical path is divided into three segments of PG_fsm, A_gen, and prediction logic. In this way, the clock cycle time is determined by the longest path among PG_fsm, A_gen, and the prediction logic. Compared to a loop with a simple generator, the clock cycle time is effectively reduced. Insertion of additional registers causes latency, but each signal in these registers is precalculated by the prediction logic one clock cycle in advance.
[0023]
<Overall conclusion>
The present invention has been implemented as a register transfer level (RTL) code. In the test to establish the reliability of the normality of the function, a simulation was performed with a functional model of the memory device. Comprehensive tools (design compilation) are used to convert RTL code to netlists and perform logic optimization using a 0.35 μm CMOS technology library. The static timing analysis tool (design time) shows that the clock cycle time is 2.5 ns or less. The timing drive characteristics of the place-and-rout tool (Apollo) were used to generate the layout. The post-layout timing check indicates that there is no timing violation within the clock cycle time. Based on these results, it can be concluded that the BIST component provided in the present invention has great potential to run as fast as 400 MHz. This is a speed increase of about 30% compared to a simple run without the provided technique.
[0024]
Other embodiments of the invention will be apparent to those skilled in the art from the specification and specific examples of the invention disclosed herein. It should be emphasized that the specification and specific examples are to be considered merely as examples and that the true scope and spirit of the invention is indicated by the claims.
[Brief description of the drawings]
FIG. 1 is a block diagram of a built-in self test circuit for testing a memory device.
FIG. 2 shows a simple pattern generator.
FIG. 3 is a diagram showing a pattern generator after retiming.
FIG. 4 is a diagram showing a high-speed version of a pattern generator.
FIG. 5 is a state transition diagram for the March algorithm of the prediction logic.
FIG. 6 is a diagram illustrating a register transfer level code for prediction logic.
[Explanation of symbols]
10 Initial state address register (pg_state)

Claims (6)

A built-in self-test circuit for a memory device comprising a pattern generator,
A finite state machine for generating the command and data portions of the test pattern;
An address generator for generating an address part of the test pattern;
Prediction logic for predicting the address of the clock cycle following the previous clock cycle from the address of the previous clock cycle based on a predetermined sequence of address changes;
An output buffer that functions as a buffer between the built-in self-test circuit and the memory device;
A delay buffer to delay the expected memory response;
A comparator for comparing the output response of the memory device with an expected memory response provided by the delay buffer;
The address predicted by the prediction logic is used to determine the predicted memory response that the buffer delays,
A built-in self-test circuit for a memory device that can determine whether or not the memory device functions normally.   The built-in self-test circuit of claim 1, wherein the memory device comprises a static random access memory (SRAM).   2. The built-in self-test circuit according to claim 1, wherein the test pattern is generated by a series of memory commands determined by the memory device.   2. The built-in self-test circuit according to claim 1, wherein a plurality of registers are inserted between the finite state machine, the address generator, and the prediction logic. In a pattern generator used in a built-in self-test circuit for testing memory devices,
A finite state machine for generating at least an address part, a data part, and a command part of the test pattern;
An address generator driven by an address command for generating an address portion of the test pattern;
Prediction logic for predicting the address of the clock cycle following the previous clock cycle from the address of the previous clock cycle based on a predetermined sequence of address changes ;
A pattern generator comprising: An address command register inserted between the finite state machine;
A delay address register inserted between the address generator and the prediction logic;
An initial address register inserted between the prediction logic and the finite state machine;
The pattern generator according to claim 5, further comprising:

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