JP3664393B2 - Method and circuit for determining frequency stability of network clock - Google Patents

Method and circuit for determining frequency stability of network clock Download PDF

Info

Publication number
JP3664393B2
JP3664393B2 JP2002146708A JP2002146708A JP3664393B2 JP 3664393 B2 JP3664393 B2 JP 3664393B2 JP 2002146708 A JP2002146708 A JP 2002146708A JP 2002146708 A JP2002146708 A JP 2002146708A JP 3664393 B2 JP3664393 B2 JP 3664393B2
Authority
JP
Japan
Prior art keywords
detection
stability
frequency stability
cycle
frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002146708A
Other languages
Japanese (ja)
Other versions
JP2003338810A (en
Inventor
直樹 桑島
Original Assignee
埼玉日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 埼玉日本電気株式会社 filed Critical 埼玉日本電気株式会社
Priority to JP2002146708A priority Critical patent/JP3664393B2/en
Publication of JP2003338810A publication Critical patent/JP2003338810A/en
Application granted granted Critical
Publication of JP3664393B2 publication Critical patent/JP3664393B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Dc Digital Transmission (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明はデジタル同期網の網クロックの周波数安定度判定方法およびその回路に関し、特に網クロックに１０Ｈｚ以下の長周期で周波数変動するワンダ成分が重畳される状態における網クロックの周波数安定度判定方法およびその回路に関する。
【０００２】
【従来の技術】
従属同期方式のデジタル同期網は、図５に示すように、主局に高安定発振器を設けて高安定の網クロックを生成し、この網クロックを主局から従属局へ向けて伝送路を介して伝送している。各従属局では上位の局から伝送されてくる網クロックを受信し、受信した網クロックに同期した網クロックを位相同期発振器により生成し、生成した網クロックを下位の従属局に向けて伝送路を介して伝送している。
【０００３】
このように従属同期方式のデジタル同期網では、上位局から伝送されてくる網クロックに基づき位相同期発振器により網クロックを生成し、生成した網クロックを下位局へ順次伝送していくので、下位局に入力する網クロックには、例えば図６に示すような、長周期（１０Ｈｚ以下）で周波数変動するワンダ成分が重畳されてくる。
【０００４】
このため下位局では、網クロックの周波数安定度を監視するために周波数安定度判定回路を設け、上位局から伝送されてくる網クロックの周波数の経時変動を検出して周波数安定度を判定監視し、予め定められた閾値を超えた場合には、周波数安定度の異常を示すアラーム信号を送出するようにしている。そして、周波数安定度が異常の場合には、例えば位相同期発振器のＶＣＯ（電圧制御発振回路）を制御してワンダ成分を抑制するようにしている。なお、周波数安定度とは、単位時間当りの周波数変動である。
【０００５】
図７は従来の網クロックの周波数安定度判定回路の一例を示している。
【０００６】
上位局から伝送されてくる網クロックＣＬ１および比較用のリファレンスクロックＣＬ２の位相差を検出する位相差検出部１と、この位相差検出部１により検出された位相差の経時変化に基づき周波数安定度を検出する安定度演算部５と、検出された安定度と予め定められた閾値とを比較し、検出された安定度が閾値を超えたときにアラーム信号を送出する安定度判定部６とを有している。
【０００７】
ここで、位相差検出部１は、網クロックＣＬ１と比較用のリファレンスクロックＣＬ２との位相差に相当する期間にサンプリングクロックＣＬ３をカウントするカウンタで構成され、位相差に相当する時間（位相差時間）を検出する公知のものである。この位相差時間の変動が周波数変動と比例するので、位相差時間の経時変動を監視することにより周波数の経時変動つまり周波数安定度を監視できる。
【０００８】
なお、リファレンスクロックＣＬ２およびサンプリングクロックＣＬ３は高精度の発振器により生成されるクロックである。そして、リファレンスクロックＣＬ２の周波数は網クロックと同じ周波数であり、サンプリングクロックＣＬ３の周波数は検出する位相差に応じて充分に高い周波数に設定する。
【０００９】
図８は位相差検出部１の動作を示す図であり、例えば図示したように、リファレンスクロックＣＬ２の立ち上がり時点（ｔａ）でカウンタを動作させてサンプリングクロックＣＬ３のカウントを開始させ、網クロックＣＬ１の立ち上がり（ｔｂ）でサンプリングクロックＣＬ３のカウントを停止させる。このときのカウント値をｎとし、サンプリングクロックＣＬ３の周波数をｆｓとすれば、網クロックＣＬ１とリファレンスクロックＣＬ２との位相差に相当する位相差時間Ｐｔは、Ｐｔ＝ｎ／ｆｓとして検出できる。
【００１０】
安定度演算部５は、予め設定された一定の検出周期で前回検出された位相差時間と今回検出された位相差時間とを比較して位相差の変動量を求め、周波数安定度を算出する。ここで、単位時間当り位相差時間変動と単位時間当りの周波数変動（つまり周波数安定度）とは比例するので、位相差変動量を検出周期で除算することにより周波数安定度を検出できる。
【００１１】
図９は従来の周波数安定度判定回路の動作を示すフローチャートである。
【００１２】
まず、安定度演算部５は、予め設定された一定の検出周期で周波数安定度を検出する（ステップ３０１）。次に安定度判定部５が、検出された周波数安定度と予め定められた閾値とを比較し（ステップ３０２）、検出された周波数安定度が閾値を超えているときには安定度異常と判定してアラーム信号を送出し（ステップ３０３）、ステップ３０１に戻る。
【００１３】
また、検出された周波数安定度が閾値以内であれば安定度ＯＫと判定し（ステップ３０４）、ステップ３０１に戻って同じ処理を繰り返す。
【００１４】
【発明が解決しようとする課題】
上述した従来例では、一定の検出周期で位相差の変動量を求めて周波数安定度を検出し判定している。しかし、長周期のワンダ成分が重畳されている場合、一定の検出周期がワンダ成分の変動周期よりも短い周期に設定されているときは、網クロックの周波数安定度が閾値以内であるにもかかわらず、検出した周波数安定度が閾値を超えることがあり、安定度異常と誤判定されるという問題点がある。また、ワンダ成分の変動周期よりも長い検出周期で判定処理を行った場合には、安定度の判定に時間がかかるとという問題点がある。
【００１５】
図４は、網クロックにワンダ成分が重畳された一状態例における、周波数安定度の検出周期と検出される周波数安定度との関係を示す図である。
【００１６】
横軸は時間ｔ、縦軸は検出される位相差時間Ｐｔであり、本来の網クロックの位相差時間の経時変化を直線Ｗ０で示し、網クロックにワンダ成分が重畳されている場合の位相差時間の経時変化を直線Ｗ１で示している。なお、直線Ｗ０の横軸（時間軸）に対する傾斜が本来の網クロックの周波数安定度を示し、破線Ｗ２の傾斜は周波数安定度の閾値を示している。
【００１７】
ここで、ワンダ成分の変動周期よりも短い検出周期Ｔ１，Ｔ２（Ｔ１＜Ｔ２）、およびワンダ成分の変動周期よりも長い検出周期Ｔ３の３つの場合について、検出開始時刻をｔ０としたときの、検出される周波数安定度を比較してみる。
【００１８】
まず、ワンダ成分が重畳していない場合は、検出周期Ｔ１，Ｔ２，Ｔ３のときにそれぞれ検出される位相差時間をＰｔ１，Ｐｔ２，Ｐｔ３とすると、
Ｐｔ１／Ｔ１＝Ｐｔ２／Ｔ２＝Ｐｔ３／Ｔ３ ＜閾値 であり、本来の網クロックの周波数安定度と一致する。
【００１９】
ワンダ成分が重畳している場合は、検出周期Ｔ１，Ｔ２，Ｔ３のときにそれぞれ検出される位相差をＰｗｔ１，Ｐｗｔ２，Ｐｗｔ３とすると、
Ｐｗｔ１／Ｔ１＞ 閾値 ＞Ｐｗｔ２／Ｔ２＞Ｐｗｔ３／Ｔ３ となり、本来の網クロックの周波数安定度が閾値以内であっても、短い検出周期Ｔ１では安定度異常と誤判定されることになる。
【００２０】
このような誤判定を防止するためには、検出した周波数安定度をワンダ成分の変動周期よりも長い期間で平均化したり、あるいは、検出周期をワンダ成分の変動周期よりも長く設定すればよい。しかし、この場合、ワンダ成分の変動周期よりも長い検出周期で判定処理を行うので、周波数安定度の判定に時間がかかるという問題点を有している。
【００２１】
本発明の目的は、従来よりも誤判定を防止して早期に周波数安定度を判定できる周波数安定度判定方法およびその回路を提供することにある。
【００２２】
【課題を解決するための手段】
本発明の周波数安定度判定方法は、デジタル同期網の網クロックに長周期のワンダ成分が重畳している状態における網クロックの周波数安定度判定方法において、前記ワンダ成分の変動周期に基づき予め互いに異なる複数の検出周期を設定し、前記複数の検出周期を変更して周波数安定度を算出し閾値と比較することにより周波数安定度の判定処理を行う。
【００２３】
また、前記複数の検出周期は、最長値が前記ワンダ成分の周期より長く設定され、他の検出周期は前記ワンダ成分の周期よりも短く設定されると共に、前記複数の検出周期の最短の検出周期から順次長い検出周期へ変更するものとし、周波数安定度が閾値を超えたときに次の長い検出周期に変更し、周波数安定度が閾値以内であるときはその検出周期に固定して判定動作を繰り返し、最長の検出周期における周波数安定度が閾値を超えたときに安定度異常と判定した後、前記最短の検出周期に戻って判定動作を繰り返す。
【００２４】
更に、前記複数の検出周期の最短の検出周期から順次長い検出周期へ変更するものとし、周波数安定度が閾値以内であるときは前記最短の検出周期に戻って判定動作を繰り返し、最長の検出周期における周波数安定度が閾値を超えたときに安定度異常と判定した後、前記最短の検出周期に戻って判定動作を繰り返すようにしてもよい。
【００２５】
本発明の周波数安定度判定回路は、デジタル同期網の網クロックに長周期のワンダ成分が重畳している状態における網クロックの周波数安定度判定回路において、入力する網クロックとリファレンスクロックとの位相差に相当する位相差時間を検出する位相差検出部と、検出タイミングパルスに応じて前記位相差時間の変動を求めて周波数安定度を演算する安定度演算部と、指定される検出周期に応じて前記検出タイミングパルスを生成する検出タイミング生成部と、前記ワンダ成分の変動周期に基づき予め設定された互いに異なる複数の検出周期の内の一つを前記検出タイミング生成部へ指定し前記安定度演算部により算出された周波数安定度と閾値とを比較して周波数安定度を判定する安定度判定部とを有している。
【００２６】
また、前記複数の検出周期は、最長値が前記ワンダ成分の周期より長く設定され他の検出周期は前記ワンダ成分の周期よりも短く設定されており、前記安定度判定部は、前記複数の検出周期の最短の検出周期から順次長い検出周期へ変更するものとし、周波数安定度が閾値を超えたときに次の長い検出周期に変更し、周波数安定度が閾値以内であるときはその検出周期に固定して判定動作を繰り返し、最長の検出周期における周波数安定度が閾値を超えたときに安定度異常と判定した後、前記最短の検出周期に戻って判定動作を繰り返す。
【００２７】
更に、前記複数の検出周期は、最長値が前記ワンダ成分の周期より長く設定され他の検出周期は前記ワンダ成分の周期よりも短く設定されており、前記安定度判定部は、前記複数の検出周期の最短の検出周期から順次長い検出周期へ変更するものとし、周波数安定度が閾値以内であるときは前記最短の検出周期に戻って判定動作を繰り返し、最長の検出周期における周波数安定度が閾値を超えたときに安定度異常と判定した後、前記最短の検出周期に戻って判定動作を繰り返すように構成してもよい。
【００２８】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００２９】
図１は本発明の周波数安定度判定回路の一実施形態を示すブロック図であり、上位局から伝送されてくる網クロックＣＬ１と比較用のリファレンスクロックＣＬ２との位相差に相当する時間（位相差時間）を検出する位相差検出部１と、検出タイミングパルスの周期毎に位相差の変動を求めて周波数安定度を算出する安定度演算部２と、指定された周期の検出タイミングパルスを生成する検出タイミング生成部３と、この検出タイミング生成回路３のパルス周期を指定して周波数安定度が予め定められた閾値を超えたか否かを判定する安定度判定部４とを有している。
【００３０】
ここで、位相差検出部１は、網クロックＣＬ１および比較用のリファレンスクロックＣＬ２の位相差に相当する期間にサンプリングクロックＣＬ３をカウントするカウンタで構成され、位相差に相当する時間（位相差時間）を検出する公知の回路であり、図７に示したものと同じである。
【００３１】
安定度演算部２は、位相差検出回路１により検出された位相差時間Ｐｔを受け、検出タイミングパルスの周期Ｔ毎に位相差時間Ｐｔの変動量を求め、この位相差時間Ｐｔの変動量を検出周期Ｔで除算して周波数安定度を検出し、安定度判定部４へ出力する。
【００３２】
安定度判定部４は、安定度演算部２により検出された周波数安定度に基づき周波数安定度が予め定められた閾値を超えているか否かを判定し、閾値を超えているときにはアラーム信号を出力する。
【００３３】
次に安定度判定部４の動作を説明する。
【００３４】
ここで、例えば図４に示すように、網クロックにワンダ成分が重畳して位相差時間が変化するものとする。
【００３５】
また、安定度の検出周期として、例えば図４に示すように、Ｔ１，Ｔ２，Ｔ３（Ｔ１＜Ｔ２＜Ｔ３）の複数の検出周期を指定して周波数安定度を判定するものとする。なお、検出周期の設定数に制限はない。
【００３６】
また、検出周期としては、検出周期の最長値はワンダ成分の周期よりも長く設定し、他の検出周期はワンダ成分の周期よりも短く設定する。例えば、長い検出周期Ｔ３はワンダ成分の変動周期よりもやや長い周期とし、検出周期Ｔ２は検出周期Ｔ３の約１／２とし、検出周期Ｔ１は検出周期Ｔ２の約１／２とする。
【００３７】
図２は安定度判定部４の動作を示すフローチャートである。
【００３８】
まず最初に、最短の検出周期Ｔ１を検出タイミング生成部３に設定し（ステップ１０１）、安定度演算部２により検出周期Ｔ１で検出される周波数安定度を受け（ステップ１０２）、閾値と比較する（ステップ１０３）。
【００３９】
ステップ１０３において、検出周期Ｔ１の周波数安定度が閾値以内であれば、安定度ＯＫと判定し（ステップ１０４）、ステップ１０２に戻って検出周期Ｔ１による安定度判定処理を繰り返す。
【００４０】
また、検出周期Ｔ１の周波数安定度が閾値を超えていれば、検出周期をＴ１からＴ２に変更して検出タイミング生成部３に設定し（ステップ１０５）、検出周期Ｔ２で検出される周波数安定度を受け（ステップ１０６）、閾値と比較する（ステップ１０７）。
【００４１】
ステップ１０７において、検出周期Ｔ２の周波数安定度が閾値以内であれば安定度ＯＫと判定し（ステップ１０８）、ステップ１０６に戻って検出周期Ｔ２による安定度判定処理を繰り返す。
【００４２】
また、検出周期Ｔ２の周波数安定度が閾値を超えていれば、検出周期をＴ２からＴ３に変更して検出タイミング生成部３に設定し（ステップ１０９）、検出周期Ｔ３で検出される周波数安定度を受け（ステップ１１０）、閾値と比較する（ステップ１１１）。
【００４３】
ステップ１１１において、検出周期Ｔ３の周波数安定度が閾値以内であれば、安定度ＯＫと判定し（ステップ１１２）、ステップ１１０に戻って検出周期Ｔ３による安定度判定処理を繰り返す。
【００４４】
また、検出周期Ｔ３の周波数安定度が閾値を超えていれば、安定度異常と判定し（ステップ１１３）、アラーム信号を送出する（ステップ１１４）。その後、ステップ１０１に戻って再び判定処理を繰り返す。
【００４５】
ところで、通常、網クロックに重畳してくるワンダ成分の周波数や振幅等は不定であるが、周波数安定度の検出周期を予め複数設定し、検出周期を可変させて周波数安定度を判定することにより、本来の網クロックの安定度が異常でなければ、ある検出周期のときに異常と判定されても、次の長い検出周期で安定度ＯＫと判定されるので、誤判定を防止できる。
【００４６】
図３は安定度判定部４の他の動作を示すフローチャートである。
【００４７】
図２に示した動作との相違点は、安定度ＯＫの判定後に最短検出周期のＴ１に戻るようにしている点である。
【００４８】
まず最初に、最短の検出周期Ｔ１を検出タイミング生成部３に設定し（ステップ２０１）、安定度演算部２により検出周期Ｔ１で検出される周波数安定度を受け（ステップ２０２）、閾値と比較する（ステップ２０３）。
【００４９】
ステップ２０３において、検出周期Ｔ１の周波数安定度が閾値以内であれば、安定度ＯＫと判定し（ステップ２０４）、ステップ２０１に戻って検出周期Ｔ１による安定度判定処理を行う。
【００５０】
また、検出周期Ｔ１の周波数安定度が閾値を超えていれば、検出周期をＴ１からＴ２に変更して検出タイミング生成部３に設定し（ステップ２０５）、検出周期Ｔ２で検出される周波数安定度を受け（ステップ２０６）、閾値と比較する（ステップ２０７）。
【００５１】
ステップ２０７において、検出周期Ｔ２の周波数安定度が閾値以内であれば安定度ＯＫと判定し（ステップ２０８）、最初のステップ２０１に戻って検出周期Ｔ１による安定度判定処理を行う。
【００５２】
また、検出周期Ｔ２の周波数安定度が閾値を超えていれば、検出周期をＴ２からＴ３に変更して検出タイミング生成部３に設定し（ステップ２０９）、検出周期Ｔ３で検出される周波数安定度を受け（ステップ２１０）、閾値と比較する（ステップ２１１）。
【００５３】
ステップ２１１において、検出周期Ｔ３の周波数安定度が閾値以内であれば、安定度ＯＫと判定し（ステップ２１２）、ステップ２０１に戻って検出周期Ｔ１による安定度判定処理を行う。
【００５４】
また、検出周期Ｔ３の周波数安定度が閾値を超えていれば、安定度異常と判定し（ステップ２１３）、アラーム信号を送出する（ステップ２１４）。その後、ステップ１０１に戻って再び判定処理を繰り返す。
【００５５】
このように、いずれかの検出周期において周波数安定度がＯＫと判定されたときは、必ず短い検出周期Ｔ１に移行するようにすれば、例えば、長い検出周期Ｔ３で安定度ＯＫと判定した直後に周波数安定度が異常になるような場合、短い検出周期Ｔ１に戻って安定度異常を判定できるので、図２に示したように、長い検出周期Ｔ３の安定度判定処理を繰り返すよりも早期に判定できる。また、従来のように検出周期を一定にしたり平均処理を行って判定したりする場合に比べて、誤判定を防止して早期に安定度を判定できる。
【００５６】
【発明の効果】
以上説明したように本発明は、デジタル同期網の網クロックに長周期（１０Ｈｚ以下）の周波数変動であるワンダ成分が重畳されている状態においても、周波数安定度の検出周期を予め複数設定し、検出周期を可変させて周波数安定度の判定を行うことにより、本来の網クロックの安定度が異常でなければ、ある検出周期で異常と判定されても、別の検出周期で安定度ＯＫと判定されるので、従来のように検出周期を一定にしたり平均処理を行って判定する場合に比べて、誤判定を防止して早期に周波数安定度を判定できる。
【図面の簡単な説明】
【図１】図１は本発明の周波数安定度判定回路の一実施形態を示すブロック図である。
【図２】図１に示したは安定度判定部４の動作を示すフローチャートである。
【図３】図１に示したは安定度判定部４の他の動作を示すフローチャートである。
【図４】網クロックにワンダ成分が重畳されている状態における位相差時間の変動例を示す図である。
【図５】従属同期方式のデジタル同期網を示す図である。
【図６】ワンダ成分が重畳されている状態における網クロックの周波数変動例を示す図である。
【図７】従来の周波数安定度判定回路の一例を示すブロック図である。
【図８】図７に示した位相差検出部１の動作を示す図である。
【図９】従来の周波数安定度判定回路の動作を示すフローチャートである。
【符号の説明】
１ 位相差検出部
２ 安定度演算部
３ 検出タイミング生成部
４ 安定度判定部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a network clock frequency stability determination method and circuit for a digital synchronous network, and more particularly to a network clock frequency stability determination method in a state where a wander component whose frequency varies with a long period of 10 Hz or less is superimposed on the network clock. It relates to the circuit.
[0002]
[Prior art]
As shown in FIG. 5, the slave synchronization type digital synchronization network generates a highly stable network clock by providing a high stability oscillator in the main station, and transmits the network clock from the main station to the slave station via a transmission line. Is transmitting. Each subordinate station receives the network clock transmitted from the upper station, generates a network clock synchronized with the received network clock by a phase-locked oscillator, and sends the generated network clock to the lower subordinate station. Is transmitted through.
[0003]
As described above, in the digital synchronization network of the slave synchronization method, the network clock is generated by the phase-synchronized oscillator based on the network clock transmitted from the upper station, and the generated network clock is sequentially transmitted to the lower station. For example, a wander component whose frequency fluctuates in a long cycle (10 Hz or less) as shown in FIG.
[0004]
For this reason, the lower station is provided with a frequency stability determination circuit to monitor the frequency stability of the network clock, and the time stability of the frequency of the network clock transmitted from the upper station is detected to determine and monitor the frequency stability. When a predetermined threshold value is exceeded, an alarm signal indicating an abnormality in frequency stability is transmitted. When the frequency stability is abnormal, for example, the VCO (voltage controlled oscillation circuit) of the phase-locked oscillator is controlled to suppress the wander component. Note that the frequency stability is a frequency fluctuation per unit time.
[0005]
FIG. 7 shows an example of a conventional network clock frequency stability determination circuit.
[0006]
A phase difference detector 1 that detects the phase difference between the network clock CL1 and the reference clock CL2 for comparison transmitted from the host station, and the frequency stability based on the change over time of the phase difference detected by the phase difference detector 1 A stability calculation unit 5 that detects the error, and a stability determination unit 6 that compares the detected stability with a predetermined threshold and sends an alarm signal when the detected stability exceeds the threshold. Have.
[0007]
Here, the phase difference detection unit 1 includes a counter that counts the sampling clock CL3 during a period corresponding to the phase difference between the network clock CL1 and the reference clock CL2 for comparison, and a time corresponding to the phase difference (phase difference time). ). Since the variation in the phase difference time is proportional to the frequency variation, it is possible to monitor the frequency variation over time, that is, the frequency stability, by monitoring the phase variation time variation over time.
[0008]
Note that the reference clock CL2 and the sampling clock CL3 are generated by a highly accurate oscillator. The frequency of the reference clock CL2 is the same as that of the network clock, and the frequency of the sampling clock CL3 is set to a sufficiently high frequency according to the detected phase difference.
[0009]
FIG. 8 is a diagram showing the operation of the phase difference detection unit 1. For example, as shown in the figure, the counter is operated at the rising point (ta) of the reference clock CL2 to start the sampling clock CL3, and the network clock CL1 At the rising edge (tb), the count of the sampling clock CL3 is stopped. If the count value at this time is n and the frequency of the sampling clock CL3 is fs, the phase difference time Pt corresponding to the phase difference between the network clock CL1 and the reference clock CL2 can be detected as Pt = n / fs.
[0010]
The stability calculation unit 5 compares the previously detected phase difference time with the preset phase detection time and the currently detected phase difference time to obtain the amount of phase difference variation, and calculates the frequency stability. . Here, since the phase difference variation per unit time and the frequency variation per unit time (that is, frequency stability) are proportional, the frequency stability can be detected by dividing the phase difference variation amount by the detection period.
[0011]
FIG. 9 is a flowchart showing the operation of the conventional frequency stability determination circuit.
[0012]
First, the stability calculation unit 5 detects the frequency stability at a predetermined detection cycle set in advance (step 301). Next, the stability determination unit 5 compares the detected frequency stability with a predetermined threshold (step 302), and determines that the stability is abnormal when the detected frequency stability exceeds the threshold. An alarm signal is transmitted (step 303), and the process returns to step 301.
[0013]
If the detected frequency stability is within the threshold, it is determined that the stability is OK (step 304), and the process returns to step 301 to repeat the same processing.
[0014]
[Problems to be solved by the invention]
In the above-described conventional example, the fluctuation amount of the phase difference is obtained at a constant detection cycle, and the frequency stability is detected and determined. However, when a long-period wander component is superimposed, if the fixed detection cycle is set to a cycle shorter than the fluctuation cycle of the wander component, the frequency stability of the network clock is within the threshold. However, there is a problem that the detected frequency stability may exceed a threshold value and erroneously determined as stability abnormality. In addition, when the determination process is performed with a detection cycle longer than the wander component variation cycle, there is a problem that it takes time to determine the stability.
[0015]
FIG. 4 is a diagram illustrating the relationship between the frequency stability detection period and the detected frequency stability in an example of a state where the wander component is superimposed on the network clock.
[0016]
The horizontal axis is the time t, and the vertical axis is the detected phase difference time Pt. The change over time of the original phase difference time of the network clock is indicated by a straight line W0, and the phase difference when the wander component is superimposed on the network clock. A change with time is shown by a straight line W1. The slope of the straight line W0 with respect to the horizontal axis (time axis) indicates the original frequency stability of the network clock, and the slope of the broken line W2 indicates the threshold value of the frequency stability.
[0017]
Here, for the three cases of detection periods T1, T2 (T1 <T2) shorter than the wander component fluctuation period and detection period T3 longer than the wander component fluctuation period, the detection start time is t0. Compare the detected frequency stability.
[0018]
First, when the wander component is not superimposed, the phase difference times detected at the detection periods T1, T2, and T3 are Pt1, Pt2, and Pt3, respectively.
Pt1 / T1 = Pt2 / T2 = Pt3 / T3 <threshold, which is consistent with the original frequency stability of the network clock.
[0019]
When the wander components are superimposed, the phase differences detected at the detection periods T1, T2, and T3 are Pwt1, Pwt2, and Pwt3, respectively.
Pwt1 / T1>threshold> Pwt2 / T2> Pwt3 / T3 Even if the frequency stability of the original network clock is within the threshold, an erroneous determination is made that the stability is abnormal in the short detection cycle T1.
[0020]
In order to prevent such erroneous determination, the detected frequency stability may be averaged over a period longer than the wander component fluctuation period, or the detection period may be set longer than the wander component fluctuation period. However, in this case, since the determination process is performed with a detection period longer than the fluctuation period of the wander component, there is a problem that it takes time to determine the frequency stability.
[0021]
SUMMARY OF THE INVENTION An object of the present invention is to provide a frequency stability determination method and a circuit thereof that can prevent erroneous determination as compared with the prior art and determine frequency stability earlier.
[0022]
[Means for Solving the Problems]
The frequency stability determination method of the present invention is different from the network clock frequency stability determination method in which a long-period wander component is superimposed on the network clock of the digital synchronous network, based on the wander component fluctuation period. A plurality of detection periods are set, the plurality of detection periods are changed, a frequency stability is calculated, and a frequency stability determination process is performed by comparing with a threshold value.
[0023]
The plurality of detection cycles are set such that the longest value is longer than the wander component cycle, the other detection cycles are set shorter than the wander component cycle, and the shortest detection cycle of the plurality of detection cycles. To the next longer detection cycle, when the frequency stability exceeds the threshold, change to the next long detection cycle, and when the frequency stability is within the threshold, fix the detection operation to the detection cycle. Repeatedly, when the frequency stability in the longest detection cycle exceeds the threshold value, it is determined that the stability is abnormal, and then the determination operation is repeated after returning to the shortest detection cycle.
[0024]
Furthermore, the shortest detection cycle of the plurality of detection cycles is changed from the shortest detection cycle to a long detection cycle. When the frequency stability is within the threshold, the determination operation is repeated by returning to the shortest detection cycle, and the longest detection cycle. After determining that the stability is abnormal when the frequency stability exceeds the threshold, the determination operation may be repeated by returning to the shortest detection cycle.
[0025]
The frequency stability determination circuit according to the present invention is a network clock frequency stability determination circuit in which a long-period wander component is superimposed on a network clock of a digital synchronous network, and a phase difference between an input network clock and a reference clock. A phase difference detection unit that detects a phase difference time corresponding to the above, a stability calculation unit that calculates a variation in the phase difference time according to a detection timing pulse and calculates a frequency stability, and according to a designated detection cycle A detection timing generation unit configured to generate the detection timing pulse; and one of a plurality of different detection cycles set in advance based on a fluctuation cycle of the wander component is specified to the detection timing generation unit, and the stability calculation unit And a stability determination unit that determines the frequency stability by comparing the frequency stability calculated by the above and a threshold value.
[0026]
The plurality of detection periods are set such that the longest value is set longer than the period of the wander component, the other detection periods are set shorter than the period of the wander component, and the stability determination unit is configured to detect the plurality of detection periods. The detection cycle is changed from the shortest detection cycle to a longer detection cycle, and when the frequency stability exceeds the threshold, it is changed to the next long detection cycle, and when the frequency stability is within the threshold, the detection cycle is changed. The determination operation is fixed and repeated, and when the frequency stability in the longest detection cycle exceeds the threshold value, it is determined that the stability is abnormal, and then the determination operation is repeated after returning to the shortest detection cycle.
[0027]
Further, the plurality of detection cycles are set such that the longest value is set longer than the wander component cycle, the other detection cycles are set shorter than the wander component cycle, and the stability determination unit includes the plurality of detection cycles. When the frequency stability is within the threshold, the determination operation is repeated by repeating the determination operation, and the frequency stability in the longest detection cycle is the threshold. It may be configured to return to the shortest detection cycle and repeat the determination operation after determining that the stability is abnormal when exceeding.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
Next, the present invention will be described with reference to the drawings.
[0029]
FIG. 1 is a block diagram showing an embodiment of the frequency stability determination circuit according to the present invention. The time (phase difference) corresponds to the phase difference between the network clock CL1 transmitted from the host station and the reference clock CL2 for comparison. A phase difference detection unit 1 that detects a time), a stability calculation unit 2 that calculates a phase stability by calculating a variation in phase difference for each period of the detection timing pulse, and generates a detection timing pulse of a specified period. A detection timing generation unit 3 and a stability determination unit 4 that specifies the pulse period of the detection timing generation circuit 3 and determines whether the frequency stability exceeds a predetermined threshold value.
[0030]
Here, the phase difference detection unit 1 includes a counter that counts the sampling clock CL3 during a period corresponding to the phase difference between the network clock CL1 and the reference clock CL2 for comparison, and a time corresponding to the phase difference (phase difference time). This is a known circuit for detecting the same as that shown in FIG.
[0031]
The stability calculation unit 2 receives the phase difference time Pt detected by the phase difference detection circuit 1, obtains a fluctuation amount of the phase difference time Pt for each period T of the detection timing pulse, and calculates the fluctuation amount of the phase difference time Pt. The frequency stability is detected by dividing by the detection cycle T and output to the stability determination unit 4.
[0032]
The stability determination unit 4 determines whether the frequency stability exceeds a predetermined threshold based on the frequency stability detected by the stability calculation unit 2, and outputs an alarm signal when the threshold exceeds the threshold. To do.
[0033]
Next, the operation of the stability determination unit 4 will be described.
[0034]
Here, for example, as shown in FIG. 4, it is assumed that the wander component is superimposed on the network clock and the phase difference time changes.
[0035]
As the stability detection cycle, for example, as shown in FIG. 4, the frequency stability is determined by designating a plurality of detection cycles of T1, T2, T3 (T1 <T2 <T3). There is no limit to the number of detection cycles that can be set.
[0036]
As the detection cycle, the longest value of the detection cycle is set longer than the wander component cycle, and the other detection cycles are set shorter than the wander component cycle. For example, the long detection cycle T3 is slightly longer than the fluctuation cycle of the wander component, the detection cycle T2 is about ½ of the detection cycle T3, and the detection cycle T1 is about ½ of the detection cycle T2.
[0037]
FIG. 2 is a flowchart showing the operation of the stability determination unit 4.
[0038]
First, the shortest detection cycle T1 is set in the detection timing generation unit 3 (step 101), the frequency stability detected in the detection cycle T1 is received by the stability calculation unit 2 (step 102), and compared with a threshold value. (Step 103).
[0039]
In step 103, if the frequency stability of the detection cycle T1 is within the threshold value, it is determined that the stability is OK (step 104), and the processing returns to step 102 to repeat the stability determination processing based on the detection cycle T1.
[0040]
If the frequency stability of the detection cycle T1 exceeds the threshold, the detection cycle is changed from T1 to T2 and set in the detection timing generation unit 3 (step 105), and the frequency stability detected in the detection cycle T2 (Step 106) and compare with a threshold value (step 107).
[0041]
In step 107, if the frequency stability of the detection cycle T2 is within the threshold value, it is determined that the stability is OK (step 108), and the process returns to step 106 to repeat the stability determination processing based on the detection cycle T2.
[0042]
If the frequency stability of the detection cycle T2 exceeds the threshold, the detection cycle is changed from T2 to T3 and set in the detection timing generation unit 3 (step 109), and the frequency stability detected in the detection cycle T3. (Step 110) and compare with a threshold value (step 111).
[0043]
In step 111, if the frequency stability of the detection cycle T3 is within the threshold, it is determined that the stability is OK (step 112), and the processing returns to step 110 to repeat the stability determination processing based on the detection cycle T3.
[0044]
If the frequency stability of the detection cycle T3 exceeds the threshold value, it is determined that the stability is abnormal (step 113), and an alarm signal is transmitted (step 114). Then, it returns to step 101 and repeats a determination process again.
[0045]
By the way, normally, the frequency, amplitude, etc. of the wander component superimposed on the network clock are indefinite, but by setting a plurality of frequency stability detection cycles in advance and varying the detection cycle, the frequency stability is determined. If the stability of the original network clock is not abnormal, even if it is determined to be abnormal in a certain detection cycle, it is determined that the stability is OK in the next long detection cycle, so that erroneous determination can be prevented.
[0046]
FIG. 3 is a flowchart showing another operation of the stability determination unit 4.
[0047]
The difference from the operation shown in FIG. 2 is that the operation returns to T1 of the shortest detection cycle after the stability OK is determined.
[0048]
First, the shortest detection cycle T1 is set in the detection timing generation unit 3 (step 201), the frequency stability detected in the detection cycle T1 is received by the stability calculation unit 2 (step 202), and compared with a threshold value. (Step 203).
[0049]
In step 203, if the frequency stability of the detection period T1 is within the threshold value, it is determined that the stability is OK (step 204), and the process returns to step 201 to perform the stability determination process based on the detection period T1.
[0050]
If the frequency stability of the detection cycle T1 exceeds the threshold, the detection cycle is changed from T1 to T2 and set in the detection timing generation unit 3 (step 205), and the frequency stability detected in the detection cycle T2 is set. (Step 206) and compare with a threshold value (step 207).
[0051]
In step 207, if the frequency stability of the detection cycle T2 is within the threshold value, it is determined that the stability is OK (step 208), and the process returns to the first step 201 to perform stability determination processing based on the detection cycle T1.
[0052]
If the frequency stability of the detection cycle T2 exceeds the threshold, the detection cycle is changed from T2 to T3 and set in the detection timing generator 3 (step 209), and the frequency stability detected in the detection cycle T3. Is received (step 210) and compared with a threshold value (step 211).
[0053]
In step 211, if the frequency stability of the detection period T3 is within the threshold, it is determined that the stability is OK (step 212), and the process returns to step 201 to perform the stability determination process based on the detection period T1.
[0054]
If the frequency stability of the detection cycle T3 exceeds the threshold value, it is determined that the stability is abnormal (step 213), and an alarm signal is transmitted (step 214). Then, it returns to step 101 and repeats a determination process again.
[0055]
As described above, when the frequency stability is determined to be OK in any one of the detection cycles, for example, immediately after it is determined that the stability is OK in the long detection cycle T3, the transition to the short detection cycle T1 is performed. When the frequency stability becomes abnormal, it is possible to determine the stability abnormality by returning to the short detection cycle T1, so that the determination is made earlier than repeating the stability determination process of the long detection cycle T3 as shown in FIG. it can. Further, it is possible to prevent misjudgment and to determine the stability at an early stage as compared with the case where the detection cycle is made constant or the average process is performed for determination as in the prior art.
[0056]
【The invention's effect】
As described above, the present invention sets a plurality of frequency stability detection periods in advance even in a state where a wander component that is a long period (10 Hz or less) frequency fluctuation is superimposed on the network clock of the digital synchronous network, By determining the frequency stability by varying the detection cycle, if the stability of the original network clock is not abnormal, it is determined that the stability is OK in another detection cycle even if it is determined abnormal in a certain detection cycle. Therefore, compared to the conventional case where determination is made by making the detection cycle constant or performing average processing, it is possible to prevent erroneous determination and determine the frequency stability at an early stage.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of a frequency stability determination circuit of the present invention.
FIG. 2 is a flowchart showing an operation of a stability determination unit 4 shown in FIG.
FIG. 3 is a flowchart showing another operation of the stability determination unit 4 shown in FIG. 1;
FIG. 4 is a diagram illustrating a variation example of a phase difference time in a state where a wander component is superimposed on a network clock.
FIG. 5 is a diagram showing a digital synchronization network of a subordinate synchronization method.
FIG. 6 is a diagram illustrating an example of a frequency variation of a network clock in a state where a wander component is superimposed.
FIG. 7 is a block diagram showing an example of a conventional frequency stability determination circuit.
FIG. 8 is a diagram showing an operation of the phase difference detection unit 1 shown in FIG.
FIG. 9 is a flowchart showing the operation of a conventional frequency stability determination circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Phase difference detection part 2 Stability calculation part 3 Detection timing generation part 4 Stability determination part

Claims (7)

デジタル同期網の網クロックに長周期のワンダ成分が重畳している状態における網クロックの周波数安定度判定方法において、前記ワンダ成分の変動周期に基づき予め互いに異なる複数の検出周期を設定し、前記複数の検出周期を変更して周波数安定度を算出し閾値と比較することにより周波数安定度の判定処理を行うことを特徴とする周波数安定度判定方法。In the network clock frequency stability determination method in which a long-period wander component is superimposed on a network clock of a digital synchronous network, a plurality of different detection cycles are set in advance based on a fluctuation cycle of the wander component, A frequency stability determination method comprising: performing a frequency stability determination process by calculating a frequency stability by changing a detection cycle of the frequency and comparing the frequency stability with a threshold value. 前記複数の検出周期は、最長値が前記ワンダ成分の周期より長く設定され、他の検出周期は前記ワンダ成分の周期よりも短く設定されることを特徴とする請求項１記載の周波数安定度判定方法。2. The frequency stability determination according to claim 1, wherein the plurality of detection cycles have a longest value set longer than the wander component cycle, and the other detection cycles are set shorter than the wander component cycle. Method. 前記複数の検出周期の最短の検出周期から順次長い検出周期へ変更するものとし、周波数安定度が閾値を超えたときに次の長い検出周期に変更し、周波数安定度が閾値以内であるときはその検出周期に固定して判定動作を繰り返し、最長の検出周期における周波数安定度が閾値を超えたときに安定度異常と判定した後、前記最短の検出周期に戻って判定動作を繰り返すことを特徴とする請求項２記載の周波数安定度判定方法。When the frequency stability is changed to the next longer detection cycle when the frequency stability exceeds the threshold, and the frequency stability is within the threshold The determination operation is repeated with the detection period fixed, and after determining that the stability is abnormal when the frequency stability in the longest detection period exceeds a threshold value, the determination operation is repeated after returning to the shortest detection period. The frequency stability determination method according to claim 2. 前記複数の検出周期の最短の検出周期から順次長い検出周期へ変更するものとし、周波数安定度が閾値以内であるときは前記最短の検出周期に戻って判定動作を繰り返し、最長の検出周期における周波数安定度が閾値を超えたときに安定度異常と判定した後、前記最短の検出周期に戻って判定動作を繰り返すことを特徴とする請求項２記載の周波数安定度判定方法。The shortest detection cycle of the plurality of detection cycles is changed from the shortest detection cycle to a long detection cycle, and when the frequency stability is within a threshold, the determination operation is repeated by returning to the shortest detection cycle, and the frequency in the longest detection cycle 3. The frequency stability determination method according to claim 2, wherein after the stability exceeds a threshold value, it is determined that the stability is abnormal, and then the determination operation is repeated after returning to the shortest detection cycle. デジタル同期網の網クロックに長周期のワンダ成分が重畳している状態における網クロックの周波数安定度判定回路において、入力する網クロックとリファレンスクロックとの位相差に相当する位相差時間を検出する位相差検出部と、検出タイミングパルスに応じて前記位相差時間の変動を求めて周波数安定度を演算する安定度演算部と、指定される検出周期に応じて前記検出タイミングパルスを生成する検出タイミング生成部と、前記ワンダ成分の変動周期に基づき予め設定された互いに異なる複数の検出周期の内の一つを前記検出タイミング生成部へ指定し前記安定度演算部により算出された周波数安定度と閾値とを比較して周波数安定度を判定する安定度判定部とを有していることを特徴とする周波数安定度判定回路。In the network clock frequency stability determination circuit in which a long-period wander component is superimposed on the network clock of the digital synchronous network, the phase difference time corresponding to the phase difference between the input network clock and the reference clock is detected. A phase difference detection unit, a stability calculation unit for calculating a frequency stability by obtaining a variation in the phase difference time according to a detection timing pulse, and a detection timing generation for generating the detection timing pulse according to a specified detection cycle And a frequency stability and a threshold calculated by the stability calculation unit by designating one of a plurality of different detection cycles set in advance based on a fluctuation cycle of the wander component to the detection timing generation unit. And a stability determination unit that determines the frequency stability by comparing the frequency stability determination circuit. 前記複数の検出周期は、最長値が前記ワンダ成分の周期より長く設定され他の検出周期は前記ワンダ成分の周期よりも短く設定されており、前記安定度判定部は、前記複数の検出周期の最短の検出周期から順次長い検出周期へ変更するものとし、周波数安定度が閾値を超えたときに次の長い検出周期に変更し、周波数安定度が閾値以内であるときはその検出周期に固定して判定動作を繰り返し、最長の検出周期における周波数安定度が閾値を超えたときに安定度異常と判定した後、前記最短の検出周期に戻って判定動作を繰り返すことを特徴とする請求項５記載の周波数安定度判定回路。The plurality of detection cycles are set such that the longest value is longer than the wander component cycle, the other detection cycles are set shorter than the wander component cycle, and the stability determination unit includes the plurality of detection cycles. Change from the shortest detection cycle to the longer detection cycle in sequence, change to the next long detection cycle when the frequency stability exceeds the threshold, and fix to the detection cycle when the frequency stability is within the threshold. 6. The determination operation is repeated, and after determining that the stability is abnormal when the frequency stability in the longest detection cycle exceeds a threshold value, the determination operation is repeated after returning to the shortest detection cycle. Frequency stability determination circuit. 前記複数の検出周期は、最長値が前記ワンダ成分の周期より長く設定され他の検出周期は前記ワンダ成分の周期よりも短く設定されており、前記安定度判定部は、前記複数の検出周期の最短の検出周期から順次長い検出周期へ変更するものとし、周波数安定度が閾値以内であるときは前記最短の検出周期に戻って判定動作を繰り返し、最長の検出周期における周波数安定度が閾値を超えたときに安定度異常と判定した後、前記最短の検出周期に戻って判定動作を繰り返すことを特徴とする請求項５記載の周波数安定度判定回路。The plurality of detection cycles are set such that the longest value is longer than the wander component cycle, the other detection cycles are set shorter than the wander component cycle, and the stability determination unit includes the plurality of detection cycles. The shortest detection cycle shall be changed to a longer detection cycle sequentially. When the frequency stability is within the threshold, the determination operation is repeated after returning to the shortest detection cycle, and the frequency stability in the longest detection cycle exceeds the threshold. 6. The frequency stability determination circuit according to claim 5, wherein after determining that the stability is abnormal, the determination operation is repeated after returning to the shortest detection cycle.
JP2002146708A 2002-05-21 2002-05-21 Method and circuit for determining frequency stability of network clock Expired - Fee Related JP3664393B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002146708A JP3664393B2 (en) 2002-05-21 2002-05-21 Method and circuit for determining frequency stability of network clock

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002146708A JP3664393B2 (en) 2002-05-21 2002-05-21 Method and circuit for determining frequency stability of network clock

Publications (2)

Publication Number Publication Date
JP2003338810A JP2003338810A (en) 2003-11-28
JP3664393B2 true JP3664393B2 (en) 2005-06-22

Family

ID=29705608

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002146708A Expired - Fee Related JP3664393B2 (en) 2002-05-21 2002-05-21 Method and circuit for determining frequency stability of network clock

Country Status (1)

Country Link
JP (1) JP3664393B2 (en)

Also Published As

Publication number Publication date
JP2003338810A (en) 2003-11-28

Similar Documents

Publication Publication Date Title
KR0177731B1 (en) Method for controlling digital phase synchronization loop for network sync.
CN106788853B (en) A kind of clock synchronization apparatus and method
EP2528255B1 (en) A method and a device for controlling frequency synchronization
JP5359314B2 (en) Transmission equipment
JP4051840B2 (en) Synchronizer for distributed system equipment
EP2701309A1 (en) System for producing a system clock and temperature gradient detection system
JP2003121505A (en) Testing circuit and testing method
US7949922B2 (en) Test apparatus, shift amount measuring apparatus, shift amount measuring method and diagnostic method
JP4535288B2 (en) Distributed control system
JP3664393B2 (en) Method and circuit for determining frequency stability of network clock
JP2017108254A (en) Phase synchronization circuit and phase synchronization method
JP5035383B2 (en) Distributed control system
US10110371B2 (en) Phase difference estimation device and communication device having the phase difference estimation device
JP2008236356A (en) Clock correcting circuit, method and system
JP2005269456A (en) Jitter detector circuit for phase locking circuit
JP3886941B2 (en) Jitter tolerance measuring device
JP2856108B2 (en) Frequency deviation detection circuit
JP4036013B2 (en) Frequency monitoring circuit, clock supply device, and frequency monitoring method
JP2010124295A (en) Control apparatus and clock synchronizing method
CN110836832B (en) TDC control system, method and film thickness detection device
JP4840113B2 (en) PLL synchronization loss detection circuit
JP3708900B2 (en) Jitter measuring instrument
JPH05167440A (en) Out of synchronism detection circuit
KR100224578B1 (en) Method and apparatus for timing recovery using a digital phase locked loop
JP2003249921A (en) Circuit for transmitting digital signal

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050224

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050301

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20050328

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050324

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080408

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090408

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100408

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110408

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110408

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120408

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120408

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130408

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130408

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140408

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees