JP3663405B2 - デバイス・チップをテストするためのシステム及びデバイス・チップをテストするための方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、マイクロエレクトロニクスの分野に関し、より詳細には、一般に「チップ」と呼ばれる非常に小さな半導体デバイスを製造して相互接続する分野に関する。
【０００２】
【従来の技術】
最近２０年にわたるシリコン半導体集積技術のレベルの向上が、計算、通信、およびマイクロ制御装置適用例向けのシリコン・チップでの使用について、ＬＳＩ（large scale integrated）回路からＶＬＳＩ（very large scale integrated）回路へ、さらに現在のＵＬＳＩ（ultralarge scale integrated）回路への移行を容易にした。これらの高集積シリコン・チップの最適な利用には、メモリ・チップなどのサポート・デバイスを有するより空間効率の良いパッケージングが必要である。さらに、移動通信デバイス、ハンドヘルド・オーガナイザ、および計算デバイスの出現と共に、そのような様々な機能を単一のコンパクト・システムに集積するための取り組みも行われている。これは、システムオンチップ（ＳＯＣ）手法へのマイクロエレクトロニクス業界の取り組みをもたらしている。
【０００３】
簡単に述べると、ＳＯＣ手法は、単一の大きなチップがエンド・ユーザに様々な機能を提供することができるように、同じシリコン・チップ上にこれらの様々なデバイス機能の多くを集積することを試みている。概念的には非常に魅力的であるが、そのような手法は、いくつかの理由により、実際には困難である。まず、様々なマイクロエレクトロニクス・デバイス（メモリ・チップ、論理チップ、ワイヤレス通信チップなど）に関する材料、製造プロセス、およびフィーチャ・サイズの最適化は、それぞれ大きく異なる。同じチップ上にそれら全てを組み合わせることは、ＳＯＣ内の各デバイス・ブロックで達成可能な性能を制限する可能性がある製造面での妥協を示唆する。第２に、多数の機能ブロックの集積には、多くのレベルの配線がチップ上に構成される大きなチップ・サイズが必要である。これらの要因はどちらも、歩留まりを低減させ、チップ当たりのコストを増大させる傾向があり、これは望ましくない。第３に、機能のあらゆる独自の組合せ（例えば、メモリとマイクロプロセッサ、ワイヤレス通信とマイクロプロセッサなど）を設計して構築しなければならず、様々なチップ部品数およびプロダクト・ミックスをもたらし、これは低コスト縮小製造に寄与しない。最後に、単一ＳＯＣ上で種々の組の材料、プロセス、および集積スキームを組み合わせるのに必要な専門技術は、現在様々なマイクロエレクトロニクス・ビジネスの部門が存在するので、単一の専門技術では通用しないことが多い。
【０００４】
ＳＯＣに対する魅力的な代替物は、システムオンパッケージ、すなわちＳＯＰであり、ＳＯＰでは、それぞれ独自の機能に関して最適化され、おそらく専用チップを生成するように特別に設計された異なる工場で製造されるいくつかのチップが、第１のレベル・パッケージング・キャリア上で組み合わされ、このキャリアがそれらを相互接続し、結果として得られるパッケージが、単一システムとして機能できるようにする。そのようなパッケージで必要とされる相互接続および入出力（Ｉ／Ｏ）密度のレベルは、印刷回路板または多層セラミック技術で現在利用可能なものよりもはるかに大きくなることが予想される。上にチップが組み立てられるこのＳＯＰキャリアは、ＳＯＣの代替となることが予想されるので、相互接続およびＩ／Ｏ密度は、チップ上のＦＢＥＯＬ（the far back end of the line）相互接続レベルで使用されるもの（典型的には、５００ｎｍ〜１０００ｎｍピッチでの配線およびバイア）と、最もアグレッシブなパッケージング基板（典型的には、１００００〜２００００ｎｍピッチでのバイアおよび配線）で使用されるものとの間のどこかにあると予想するのが妥当である。キャリア自体がシリコンから作成されている場合、ＳＯＰキャリアに必要な配線サイズおよびピッチでのＦＢＥＯＬプロセスの拡張が実現可能である。しかし、さらに、キャリアは、上に取り付けられた様々なデバイス・チップを相互接続するために高いＩ／Ｏ密度をサポートする必要がある。システムの細分性が大きくなる、すなわちサブユニットまたはチップへのシステムの分割が細かくなるとそれだけ、必要なＩ／Ｏの数が多くなる。そのようなＩ／Ｏ密度は、５〜１０μｍサイズ程度の結合パッドと空間とを必要とし、これは、現在のところサイズおよびスペーシングが少なくとも１０〜２０倍粗い典型的なパッケージングＩ／Ｏパッドの可能性の範囲外にある。
【０００５】
したがって、現行技術と比較して大幅に高いチップ間での入出力密度を達成するために、マイクロジョイント構造が、システムオンパッケージ・キャリア上にいくつかのチップを相互接続できるようにすることが非常に望ましい。
【０００６】
同時に、まずシステム・レベル・テストを行うという特定の目的で、次いで「バーンイン」を行うために、前述したマイクロジョイントの高密度アレイを含めたチップなどのデバイスの集合体を（永久ではなく）一時的に相互接続する特定の必要性が生じる。これは、良好な品質のチップを選別し、キャリア上に良好な品質のチップを組み合わせて、パッケージ上に機能的かつ信頼可能なシステムを形成することができるようにする。
【０００７】
【発明が解決しようとする課題】
本発明の一般的な目的は、（５μｍ中心で約２．５μｍまで下げた）超高ピッチＩ／Ｏパッドを必要とするデバイス・チップをテストして「バーンイン」することができる能力を提供することである。
【０００８】
本発明の別の目的は、機能システムを形成するデバイスの集合体の一部としてテストしてバーンインすべきデバイスをテストすることができる能力を実現することである。
【０００９】
上述したこと全てを行う能力が、デバイスに永久冶金ジョイントを形成せずに達成される。これにより、テスト基板から不良チップを取り除くためにマイクロジョイントに力を加える必要がなくなり、これは、これらの非常に小さなサイズのジョイント構造に特に重要である。
【００１０】
【課題を解決するための手段】
本発明のテスト・キャリアは、その上でテストされる部品との非永久結合が形成されるので、多くのテスト・サイクルに関して再利用可能である。テストされたデバイスの選別は、テスト条件下での性能レベルに基づいて行われ、特に、適切な測定基準（例えばシステム・レベルでのデバイス速度）に基づいている。
【００１１】
上述した目的、および当技術分野で生じている上述した特定の必要性を達成するために、本発明は、簡潔に述べると、システム・レベル・テストおよびバーンイン・キャリアを備える構造であって、キャリアを備えるマイクロジョイント構造をアレイに一時的に取り付けることによってデバイス・チップのアレイをテストするためのシステムを備え、キャリアが、マイクロ樹枝状表面フィーチャを備える複数のレセプタクルを有する多層基板であり、前記レセプタクルが、デバイス・チップ上でのマイクロジョイント・パッドのパターンおよびサイズに合致し、さらに、テスト・パッドと、マイクロ樹枝状レセプタクル・アレイにテスト・パッドを接続する相互接続配線とを備え、相互接続配線がさらに、キャリア上に取り付けられた複数のデバイス間での接続を提供し、それによりキャリア上にある状態で適切にテストすることができる複合機能システムを形成する構造を提供する。
【００１２】
本発明のプロセスによれば、テストしてバーンインすべきデバイス・チップは、マイクロジョイント構造の接続冶金を備える。次いで、コンフォーマル圧力の印加により、デバイス・パッドは、キャリア上のマイクロ樹枝状コンタクトに対して押され、それにより、典型的なテストおよびバーンイン・プロセスの期間および条件に関して信頼可能な一時電気接続を確立する。このレジームの終わりに、任意の不良品質チップが取り除かれ、新たなチップと交換される。このレジームは、良好な信頼度を有するシステム・レベルで機能するように考えられた最終的なチップ集合体を反復してもたらす。
【００１３】
【発明の実施の形態】
前述の目的が達成されるので、本発明によれば、機能システム（例えば、電子／光学システム、ネットワーク・スイッチング・システム、マルチプロセッサ並列計算システム）を形成するデバイスの集合体の一部としてテストして「バーンイン」しなければならないデバイスをテストし、それによりシステム・レベル操作性および性能を保証する能力があることが本発明の説明が進むにつれて明らかになろう。したがって、これは、グループとして良好であることが知られているチップ・グループの選択を可能にする。別法として、本発明の方法は、完全なシステムを構成する他のチップの知られている良好な集合体と共にテスト・キャリア１０上に取り付けられたいくつかのチップをテストすることによって、歩留まりが低くなり、性能レベルが変動する傾向がある特定の部品またはチップの選別を可能にする。テストが完了すると、一時的に取り付けられていたデバイス・チップをテスト・キャリアから分離することができる。
【００１４】
本発明による製造方法を始めるとき、チップ間配線１６を有するシリコン、セラミック、または有機物キャリアなどの材料１２から構成されたキャリア構成要素１０から開始することを理解されたい。外部電子回路に接続するためのコンタクトの配線を行わなければならない。配線は複数のレベルを有し、キャリアはまた、図１には図示されておらず、しかしキャリアの後部への接続を可能にするようにキャリア１０を介して延在するバイアを有する。
【００１５】
図１に見られるように、代表的なレセプタクル２０が誘電体層１４内に延在し、デバイス・チップへのコンタクトが、代表的なデバイス・ウェハ３０に関して作成され、代表的なスタッド３２がウェハ３０から延在し、金属先端３４を有することがわかる（図３）。重要な留意点は、レセプタクル２０のサイズを約２．５ミクロンと小さくすることができることである。さらに、レセプタクルのサイズは、スタッド３２のサイズよりも約２０％大きい。
【００１６】
さらに、通常は０．０４ミクロンのＴａＮ−Ｔａ層から構成されるライナ／シード層２２が堆積され、さらに０．１ミクロンのＣｕ層２４も堆積されることが図１でわかる。
【００１７】
層２２および２４が堆積された後、銅層は、化学機械研磨（ＣＭＰ）の使用によって上面から研磨除去され、ＴａＮ−Ｔａ層２２の上で止まる。Ｃｕは、コンタクト・レセプタクルの底部、およびその側壁に残る。
【００１８】
この方法の次のステップは、Ｃｕ上のみにめっきするプロセスを使用して、コンタクト開口内に０．５ミクロンのニッケルなどの障壁層２６を電気めっきすることである。ＴａＮ−Ｔａは、電流を導く働きをし、しかしそこにはめっきが行われない。
【００１９】
次に、３ステップ技法を使用して、Ｐｄのベース・ストライク層と、Ｐｄの樹枝状結晶層と、Ｐｄの補強オーバーレイヤ層とを電気めっきする。これらのＰｄ層全てが参照番号２８で示されている。様々なめっき溶液濃度、電流密度、または超音波攪拌レベル、あるいはそれら全てを使用して、樹枝状Ｐｄ三重層を達成する。任意選択で、樹枝状結晶を、ＮｉやＣｕなど非貴金属から作成し、Ｐｄ、Ｐｔ、またはＲｈなど貴金属を用いてその上にめっきすることができる。
【００２０】
次に、レセプタクル間の領域からＴａＮ−Ｔａ層２２を除去するためにエッチングが行われ、その結果が図３に示されている。化学的エッチングまたはドライ・プラズマ・エッチングをこのステップに関して使用することができる。このとき、最終キャリア構造１０（図３）は、貴金属凹凸で占められた雌レセプタクル２０を有し、この凹凸は、図３に示されていないコンフォーマル背圧アセンブリの下でテスト・キャリアとチップ３０が位置合わせされ、一体に組み立てられるときに、デバイス・チップ・スタッド３２の比較的柔らかいマイクロジョイントはんだまたはＡｕ−Ｓｎ先端パッド３４内に係合して貫入する。このコンタクト挙動は、システム・レベル・テストを実行または実施するのに適しており、また、個々のチップから一体に構成されるシステム全体のバーンインを行うのに適している。一時相互接続レジームのもとで実施されるテストは、オープン／ショート・テストまたはシステム性能テストに限定されず、意図した使用法に関してチップが良好であることを保証するための網羅的なテスト・ルーチンを含むことができる。
【００２１】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００２２】
（１）マイクロジョイント構造をアレイに一時的に取り付けることによってデバイス・チップの集合体をテストするためのシステムであって、
上面に複数のレセプタクルを有する多層基板を有するマイクロジョイント機能キャリアと、
前記レセプタクルに配設された一組のマイクロ樹枝状フィーチャと、
キャリア上の前記複数のレセプタクルに合致するデバイス・チップ上の一組のコンタクト・パッドと、
キャリア上の一組のテスト・パッドと、
前記マイクロ樹枝状パッド・アレイに前記テスト・パッドを接続する相互接続配線と
を備えるシステム。
（２）前記デバイス・チップ上の前記コンタクト・パッドが、前記パッド表面から延在するスタッドを有するように形状を取られている上記（１）に記載のシステム。
（３）前記レセプタクルが、内壁および底部に、隣接するライナ、シード、および障壁の層と、これらの表面の最内部にある貴金属樹枝状結晶を有する上記（１）に記載のシステム。
（４）前記ライナ層が、Ｔａ、Ｔｉ、Ｗ、ＴａＮ、ＴｉＮ、ＷＮ、Ｃｒ：２００〜１６００Ａからなる群から選択される上記（３）に記載のシステム。
（５）前記シード層が、Ｃｕ、Ａｕ：３００〜２０００Ａからなる群から選択される上記（３）に記載のシステム。
（６）前記障壁層が、Ｎｉ、Ｎｉ−Ｐ、Ｃｏ、Ｃｏ−Ｐ、Ｎｉ−Ｐ、Ｐｔ、Ｐｄ：２０００〜１００００Ａからなる群から選択される上記（３）に記載のシステム。
（７）前記キャリアが、シリコン層と誘電体層を含み、前記レセプタクルが誘電体層内にあり、キャリア配線が前記誘電体層の下にある上記（１）に記載のシステム。
（８）前記ライナ層が、前記誘電体層の上面からエッチング除去される上記（４）に記載のシステム。
（９）前記シード層が、前記誘電体層の上面からエッチング除去される上記（５）に記載のシステム。
（１０）前記樹枝状結晶が、Ｐｔ、Ｐｄ、Ｒｈからなる群から選択される貴金属からなる上記（１）に記載のシステム。
（１１）樹枝状結晶の前記金属が、Ｎｉ、Ｃｕなどの非貴金属から選択され、その後Ｐｔ、Ｐｄ、Ｒｈなどの貴金属を用いて上にめっきされる上記（６）に記載のシステム。
（１２）マイクロジョイント構造をアレイに一時的に取り付けることによって、半導体ウェハ内のデバイス・チップの前記アレイをテストするための方法であって、
多層基板の形でキャリアを構築することによって前記マイクロジョイント構造を形成すること、
前記デバイス・チップ上に一組のコンタクト・パッドを形成すること、
前記デバイス・チップ上の前記コンタクト・パッドに合致する一組のマイクロ樹枝状パッド・アレイをキャリア上に形成すること、
前記マイクロ樹枝状パッド・アレイに前記コンタクト・パッドを接続する相互接続配線をキャリア上に形成すること、
一時コンタクトを作成するために、前記キャリア上の合致するマイクロ樹枝状パッドに対して前記チップ上のコンタクト・パッドを一時的に係合するように前記チップを組み立てること、および
チップの集合体全体に対して、システム・レベル機能テストおよびバーンインを実施すること
を含む方法。
（１３）前記半導体ウェハから延在するスタッドの端部にコンタクト・パッドを形成するステップを含む上記（１２）に記載の方法。
（１４）前記キャリアの上面で前記レセプタクルの周縁に、ライナ、シード、障壁金属の隣接層、および貴金属樹枝状層を形成するステップを含む上記（１２）に記載の方法。
（１５）前記ライナ層が、Ｔａ、Ｔｉ、Ｗ、ＴａＮ、ＴｉＮ、ＷＮ、Ｃｒ：２００〜１６００Ａからなる群から選択される上記（１４）に記載の方法。
（１６）前記シード層が、Ｃｕ、Ａｕ：３００〜２０００Ａからなる群から選択される上記（１４）に記載の方法。
（１７）前記障壁層が、Ｎｉ、Ｎｉ−Ｐ、Ｃｏ、Ｃｏ−Ｐ、Ｎｉ−Ｐ、Ｐｔ、Ｐｄ：２０００〜１０００Ａからなる群から選択される上記（１４）に記載の方法。
（１８）前記キャリアが、シリコン層と誘電体層を含み、前記レセプタクルが誘電体層内にあり、キャリア配線が前記誘電体層の下にある上記（１４）に記載の方法。
（１９）前記タンタル層の上面から前記ライナ層をエッチング除去するステップを含む上記（１８）に記載の方法。
（２０）前記誘電体層の上面から前記シードをエッチング除去するステップを含む上記（１８）に記載の方法。
（２１）前記樹枝状結晶を構成する前記貴金属が、Ｐｔ、Ｐｄ、Ｒｈからなる群から選択される上記（１４）に記載の方法。
（２２）前記樹枝状結晶を構成する前記金属が、Ｎｉ、Ｃｕからなる群から選択され、その後、Ｐｔ、Ｐｄ、Ｒｈなど貴金属の層によって上にめっきされる上記（１４）に記載の方法。
【図面の簡単な説明】
【図１】はじめに堆積された誘電体被膜に形成されたコンタクト・レセプタクルにわたって金属堆積を有するキャリアを示す図である。
【図２】銅の形での金属を化学機械研磨（ＣＭＰ）によって表面から取り除き、ニッケル層およびＰｄ樹枝状結晶を堆積した後のキャリアを示す図である。
【図３】誘電体の上でのＴａＮ−Ｔａ層のエッチング後のキャリアを示し、デバイス・チップから延在するスタッドの一時接合を示す図である。
【符号の説明】
１０ キャリア
１４ 誘電体層
１６ 配線
２０ レセプタクル
２２ ＴａＮ−Ｔａ層
２４ Ｃｕ層
２８ Ｐｄ層
３０ デバイス・ウェハ
３２ スタッド

Claims (21)

  1. 複数のデバイス・チップをキャリア構造に一時的に取り付けることによって前記複数のデバイス・チップをテストするためのシステムであって、
    前記キャリア構造は、複数の凹部が上面に設けられた多層基板であって、それぞれの該凹部内側の側壁および底部にライナ層と、シード層と、障壁層とがこの順番で形成されており、さらに
    前記障壁層の上に形成された樹枝状結晶と、
    前記キャリア構造上のテスト・パッドと、
    前記テスト・パッドを前記樹枝状結晶に電気的接続し、かつ前記複数のデバイス・チップ間の接続を提供する、１つ又は複数層のキャリア配線と
    を備え、
    前記デバイス・チップのそれぞれは、前記キャリア構造の前記凹部に合致するコンタクト・パッド及び前記コンタクト・パッドから伸び前記樹枝状結晶に接続するスタッドを備える、
    システム。
  2. 前記スタッドははんだまたはＡｕ−Ｓｎで形成される先端部を有する、請求項１に記載のシステム。
  3. 前記ライナ層の材料が、Ｔａ、Ｔｉ、Ｗ、ＴａＮ、ＴｉＮ、ＷＮ及びＣｒからなる群から選択される材料であり、前記ライナ層の厚さが２００〜１６００オングストロームである請求項１に記載のシステム。
  4. 前記シード層の材料が、Ｃｕ及びＡｕからなる群から選択される材料であり、前記シード層の厚さが３００〜２０００オングストロームである請求項１に記載のシステム。
  5. 前記障壁層の材料が、Ｎｉ、Ｎｉ−Ｐ、Ｃｏ、Ｃｏ−Ｐ、Ｎｉ−Ｐ、Ｐｔ及びＰｄからなる群から選択される材料であり、前記障壁層の厚さが２０００〜１００００オングストロームである請求項１に記載のシステム。
  6. 前記キャリア構造が、シリコン層と誘電体層を含み、前記凹部が誘電体層内にあり、前記キャリア配線が前記誘電体層の下にある請求項１に記載のシステム。
  7. 前記ライナ層が、前記誘電体層の上面からエッチングされ、前記複数の凹部の間の領域から除去される請求項３に記載のシステム。
  8. 前記シード層が、前記ライナ層の上面から化学機械研磨により除去され、前記凹部の底部、およびその側壁に残る請求項４に記載のシステム。
  9. 前記樹枝状結晶が、Ｐｔ、Ｐｄ、Ｒｈからなる群から選択される貴金属からなる請求項１に記載のシステム。
  10. 前記樹枝状結晶が、Ｎｉ、Ｃｕなどの非貴金属から選択され、その後Ｐｔ、Ｐｄ、Ｒｈなどの貴金属を用いて上にめっきされる請求項１に記載のシステム。
  11. 複数のデバイス・チップをキャリア構造に一時的に取り付けることによって前記複数のデバイス・チップをテストするための方法であって、
    複数の凹部を上面に設けられた多層基板である前記キャリア構造であって、前記凹部内側の側壁および底部に順番に形成されるライナ層と、シード層と、障壁層とを有し、さらに前記障壁層の上に樹枝状結晶が形成され、さらに
    テスト・パッドと、
    前記テスト・パッドを前記樹枝状結晶に電気的接続し、かつ前記複数のデバイス・チップ間の接続を提供する、１つ又は複数層のキャリア配線とを備える前記キャリア構造を準備するステップと、、
    前記キャリア構造の前記複数の凹部に合致するコンタクト・パッド及び前記コンタクト・パッドから伸び前記樹枝状結晶に接続するスタッドを上面に有する前記複数のデバイス・チップを準備するステップと、
    前記デバイス・チップのそれぞれを、前記キャリア構造の前記凹部に合致するように位置をあわせるステップと、
    前記キャリア構造上の合致する樹枝状結晶に対して前記デバイス・チップ上のコンタクト・パッドを一時的に係合させるステップと、
    前記キャリア構造の前記テスト・パッドを介して、前記複数のデバイス・チップに対して、システム・レベル機能テストおよびバーンインを実施するステップを含む、
    方法。
  12. 前記デバイス・チップ上のコンタクト・パッドから伸びる前記スタッドの先端部が樹枝状結晶にコンタクトするステップを含む請求項１１に記載の方法。
  13. 前記ライナ層の材料が、Ｔａ、Ｔｉ、Ｗ、ＴａＮ、ＴｉＮ、ＷＮ及びＣｒからなる群から選択される材料であり、前記ライナ層の厚さが２００〜１６００オングストロームである請求項１１に記載の方法。
  14. 前記シード層の材料が、Ｃｕ及びＡｕからなる群から選択される材料であり、前記シード層の厚さが３００〜２０００オングストロームである請求項１１に記載の方法。
  15. 前記障壁層の材料が、Ｎｉ、Ｎｉ−Ｐ、Ｃｏ、Ｃｏ−Ｐ、Ｎｉ−Ｐ、Ｐｔ及びＰｄからなる群から選択される材料であり、前記障壁層の厚さが２０００〜１００００オングストロームである請求項１１に記載の方法。
  16. 前記キャリア構造が、シリコン層と誘電体層を含み、前記凹部が誘電体層内にあり、キャリア配線が前記誘電体層の下にある請求項１１に記載の方法。
  17. 前記ライナ層を、前記誘電体層の上面からエッチングし、前記複数の凹部間の領域から除去するステップを含む請求項１３に記載の方法。
  18. 前記シード層を、前記ライナ層の上面から化学機械研磨により除去し、前記凹部の底部、およびその側壁に残すステップを含む請求項１４に記載の方法。
  19. 前記ライナ層を、前記誘電体層の上面からエッチングし、前記凹部間の領域から除去するステップを含む請求項１４に記載の方法。
  20. 前記樹枝状結晶が、Ｐｔ、Ｐｄ、Ｒｈからなる貴金属の群から選択される請求項１１に記載の方法。
  21. 前記樹枝状結晶が、Ｎｉ、Ｃｕからなる非貴金属の群から選択され、その後、Ｐｔ、Ｐｄ、Ｒｈなど貴金属の層によって上にめっきされる請求項１１に記載の方法。
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