JP2003218177A - マイクロジョイント相互接続のテストおよびバーンインを行うための一時デバイス取付構造、およびそれを製造するための方法 - Google Patents

マイクロジョイント相互接続のテストおよびバーンインを行うための一時デバイス取付構造、およびそれを製造するための方法

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Abstract

(57)【要約】 【課題】 超高ピッチＩ／Ｏパッドを必要とするデバイ
ス・チップをテストして「バーンイン」することができ
る能力を提供することである。 【解決手段】 マイクロ樹枝状フィーチャを有する複数
のレセプタクルを有するキャリアに一時的に取り付ける
ことによってデバイス・チップの集合体を試験するため
のシステムであって、レセプタクルが、デバイス・チッ
プ上のコンタクト・パッドの合致する組と合致し、接触
した状態で押され、前記キャリアがさらに、相互接続配
線を介してレセプタクルに接続されたテスト・パッドを
有するシステムを提供すること。システムは、キャリア
上のテスト・パッドをプローブすることによってチップ
を一体に接続し、集合体を全体として試験することがで
きるようにする。チップの集合体のバーンインも、再利
用可能である一時キャリア上で行うことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロエレクト
ロニクスの分野に関し、より詳細には、一般に「チッ
プ」と呼ばれる非常に小さな半導体デバイスを製造して
相互接続する分野に関する。
【０００２】
【従来の技術】最近２０年にわたるシリコン半導体集積
技術のレベルの向上が、計算、通信、およびマイクロ制
御装置適用例向けのシリコン・チップでの使用につい
て、ＬＳＩ（large scale integrated）回路からＶＬＳ
Ｉ（very large scale integrated）回路へ、さらに現
在のＵＬＳＩ（ultralarge scale integrated）回路へ
の移行を容易にした。これらの高集積シリコン・チップ
の最適な利用には、メモリ・チップなどのサポート・デ
バイスを有するより空間効率の良いパッケージングが必
要である。さらに、移動通信デバイス、ハンドヘルド・
オーガナイザ、および計算デバイスの出現と共に、その
ような様々な機能を単一のコンパクト・システムに集積
するための取り組みも行われている。これは、システム
オンチップ（ＳＯＣ）手法へのマイクロエレクトロニク
ス業界の取り組みをもたらしている。
【０００３】簡単に述べると、ＳＯＣ手法は、単一の大
きなチップがエンド・ユーザに様々な機能を提供するこ
とができるように、同じシリコン・チップ上にこれらの
様々なデバイス機能の多くを集積することを試みてい
る。概念的には非常に魅力的であるが、そのような手法
は、いくつかの理由により、実際には困難である。ま
ず、様々なマイクロエレクトロニクス・デバイス（メモ
リ・チップ、論理チップ、ワイヤレス通信チップなど）
に関する材料、製造プロセス、およびフィーチャ・サイ
ズの最適化は、それぞれ大きく異なる。同じチップ上に
それら全てを組み合わせることは、ＳＯＣ内の各デバイ
ス・ブロックで達成可能な性能を制限する可能性がある
製造面での妥協を示唆する。第２に、多数の機能ブロッ
クの集積には、多くのレベルの配線がチップ上に構成さ
れる大きなチップ・サイズが必要である。これらの要因
はどちらも、歩留まりを低減させ、チップ当たりのコス
トを増大させる傾向があり、これは望ましくない。第３
に、機能のあらゆる独自の組合せ（例えば、メモリとマ
イクロプロセッサ、ワイヤレス通信とマイクロプロセッ
サなど）を設計して構築しなければならず、様々なチッ
プ部品数およびプロダクト・ミックスをもたらし、これ
は低コスト縮小製造に寄与しない。最後に、単一ＳＯＣ
上で種々の組の材料、プロセス、および集積スキームを
組み合わせるのに必要な専門技術は、現在様々なマイク
ロエレクトロニクス・ビジネスの部門が存在するので、
単一の専門技術では通用しないことが多い。
【０００４】ＳＯＣに対する魅力的な代替物は、システ
ムオンパッケージ、すなわちＳＯＰであり、ＳＯＰで
は、それぞれ独自の機能に関して最適化され、おそらく
専用チップを生成するように特別に設計された異なる工
場で製造されるいくつかのチップが、第１のレベル・パ
ッケージング・キャリア上で組み合わされ、このキャリ
アがそれらを相互接続し、結果として得られるパッケー
ジが、単一システムとして機能できるようにする。その
ようなパッケージで必要とされる相互接続および入出力
（Ｉ／Ｏ）密度のレベルは、印刷回路板または多層セラ
ミック技術で現在利用可能なものよりもはるかに大きく
なることが予想される。上にチップが組み立てられるこ
のＳＯＰキャリアは、ＳＯＣの代替となることが予想さ
れるので、相互接続およびＩ／Ｏ密度は、チップ上のＦ
ＢＥＯＬ（the far back end of the line）相互接続レ
ベルで使用されるもの（典型的には、５００ｎｍ〜１０
００ｎｍピッチでの配線およびバイア）と、最もアグレ
ッシブなパッケージング基板（典型的には、１００００
〜２００００ｎｍピッチでのバイアおよび配線）で使用
されるものとの間のどこかにあると予想するのが妥当で
ある。キャリア自体がシリコンから作成されている場
合、ＳＯＰキャリアに必要な配線サイズおよびピッチで
のＦＢＥＯＬプロセスの拡張が実現可能である。しか
し、さらに、キャリアは、上に取り付けられた様々なデ
バイス・チップを相互接続するために高いＩ／Ｏ密度を
サポートする必要がある。システムの細分性が大きくな
る、すなわちサブユニットまたはチップへのシステムの
分割が細かくなるとそれだけ、必要なＩ／Ｏの数が多く
なる。そのようなＩ／Ｏ密度は、５〜１０μｍサイズ程
度の結合パッドと空間とを必要とし、これは、現在のと
ころサイズおよびスペーシングが少なくとも１０〜２０
倍粗い典型的なパッケージングＩ／Ｏパッドの可能性の
範囲外にある。
【０００５】したがって、現行技術と比較して大幅に高
いチップ間での入出力密度を達成するために、マイクロ
ジョイント構造が、システムオンパッケージ・キャリア
上にいくつかのチップを相互接続できるようにすること
が非常に望ましい。
【０００６】同時に、まずシステム・レベル・テストを
行うという特定の目的で、次いで「バーンイン」を行う
ために、前述したマイクロジョイントの高密度アレイを
含めたチップなどのデバイスの集合体を（永久ではな
く）一時的に相互接続する特定の必要性が生じる。これ
は、良好な品質のチップを選別し、キャリア上に良好な
品質のチップを組み合わせて、パッケージ上に機能的か
つ信頼可能なシステムを形成することができるようにす
る。
【０００７】
【発明が解決しようとする課題】本発明の一般的な目的
は、（５μｍ中心で約２．５μｍまで下げた）超高ピッ
チＩ／Ｏパッドを必要とするデバイス・チップをテスト
して「バーンイン」することができる能力を提供するこ
とである。
【０００８】本発明の別の目的は、機能システムを形成
するデバイスの集合体の一部としてテストしてバーンイ
ンすべきデバイスをテストすることができる能力を実現
することである。
【０００９】上述したこと全てを行う能力が、デバイス
に永久冶金ジョイントを形成せずに達成される。これに
より、テスト基板から不良チップを取り除くためにマイ
クロジョイントに力を加える必要がなくなり、これは、
これらの非常に小さなサイズのジョイント構造に特に重
要である。
【００１０】
【課題を解決するための手段】本発明のテスト・キャリ
アは、その上でテストされる部品との非永久結合が形成
されるので、多くのテスト・サイクルに関して再利用可
能である。テストされたデバイスの選別は、テスト条件
下での性能レベルに基づいて行われ、特に、適切な測定
基準（例えばシステム・レベルでのデバイス速度）に基
づいている。
【００１１】上述した目的、および当技術分野で生じて
いる上述した特定の必要性を達成するために、本発明
は、簡潔に述べると、システム・レベル・テストおよび
バーンイン・キャリアを備える構造であって、キャリア
を備えるマイクロジョイント構造をアレイに一時的に取
り付けることによってデバイス・チップのアレイをテス
トするためのシステムを備え、キャリアが、マイクロ樹
枝状表面フィーチャを備える複数のレセプタクルを有す
る多層基板であり、前記レセプタクルが、デバイス・チ
ップ上でのマイクロジョイント・パッドのパターンおよ
びサイズに合致し、さらに、テスト・パッドと、マイク
ロ樹枝状レセプタクル・アレイにテスト・パッドを接続
する相互接続配線とを備え、相互接続配線がさらに、キ
ャリア上に取り付けられた複数のデバイス間での接続を
提供し、それによりキャリア上にある状態で適切にテス
トすることができる複合機能システムを形成する構造を
提供する。
【００１２】本発明のプロセスによれば、テストしてバ
ーンインすべきデバイス・チップは、マイクロジョイン
ト構造の接続冶金を備える。次いで、コンフォーマル圧
力の印加により、デバイス・パッドは、キャリア上のマ
イクロ樹枝状コンタクトに対して押され、それにより、
典型的なテストおよびバーンイン・プロセスの期間およ
び条件に関して信頼可能な一時電気接続を確立する。こ
のレジームの終わりに、任意の不良品質チップが取り除
かれ、新たなチップと交換される。このレジームは、良
好な信頼度を有するシステム・レベルで機能するように
考えられた最終的なチップ集合体を反復してもたらす。
【００１３】
【発明の実施の形態】前述の目的が達成されるので、本
発明によれば、機能システム（例えば、電子／光学シス
テム、ネットワーク・スイッチング・システム、マルチ
プロセッサ並列計算システム）を形成するデバイスの集
合体の一部としてテストして「バーンイン」しなければ
ならないデバイスをテストし、それによりシステム・レ
ベル操作性および性能を保証する能力があることが本発
明の説明が進むにつれて明らかになろう。したがって、
これは、グループとして良好であることが知られている
チップ・グループの選択を可能にする。別法として、本
発明の方法は、完全なシステムを構成する他のチップの
知られている良好な集合体と共にテスト・キャリア１０
上に取り付けられたいくつかのチップをテストすること
によって、歩留まりが低くなり、性能レベルが変動する
傾向がある特定の部品またはチップの選別を可能にす
る。テストが完了すると、一時的に取り付けられていた
デバイス・チップをテスト・キャリアから分離すること
ができる。
【００１４】本発明による製造方法を始めるとき、チッ
プ間配線１６を有するシリコン、セラミック、または有
機物キャリアなどの材料１２から構成されたキャリア構
成要素１０から開始することを理解されたい。外部電子
回路に接続するためのコンタクトの配線を行わなければ
ならない。配線は複数のレベルを有し、キャリアはま
た、図１には図示されておらず、しかしキャリアの後部
への接続を可能にするようにキャリア１０を介して延在
するバイアを有する。
【００１５】図１に見られるように、代表的なレセプタ
クル２０が誘電体層１４内に延在し、デバイス・チップ
へのコンタクトが、代表的なデバイス・ウェハ３０に関
して作成され、代表的なスタッド３２がウェハ３０から
延在し、金属先端３４を有することがわかる（図３）。
重要な留意点は、レセプタクル２０のサイズを約２．５
ミクロンと小さくすることができることである。さら
に、レセプタクルのサイズは、スタッド３２のサイズよ
りも約２０％大きい。
【００１６】さらに、通常は０．０４ミクロンのＴａＮ
−Ｔａ層から構成されるライナ／シード層２２が堆積さ
れ、さらに０．１ミクロンのＣｕ層２４も堆積されるこ
とが図１でわかる。
【００１７】層２２および２４が堆積された後、銅層
は、化学機械研磨（ＣＭＰ）の使用によって上面から研
磨除去され、ＴａＮ−Ｔａ層２２の上で止まる。Ｃｕ
は、コンタクト・レセプタクルの底部、およびその側壁
に残る。
【００１８】この方法の次のステップは、Ｃｕ上のみに
めっきするプロセスを使用して、コンタクト開口内に
０．５ミクロンのニッケルなどの障壁層２６を電気めっ
きすることである。ＴａＮ−Ｔａは、電流を導く働きを
し、しかしそこにはめっきが行われない。
【００１９】次に、３ステップ技法を使用して、Ｐｄの
ベース・ストライク層と、Ｐｄの樹枝状結晶層と、Ｐｄ
の補強オーバーレイヤ層とを電気めっきする。これらの
Ｐｄ層全てが参照番号２８で示されている。様々なめっ
き溶液濃度、電流密度、または超音波攪拌レベル、ある
いはそれら全てを使用して、樹枝状Ｐｄ三重層を達成す
る。任意選択で、樹枝状結晶を、ＮｉやＣｕなど非貴金
属から作成し、Ｐｄ、Ｐｔ、またはＲｈなど貴金属を用
いてその上にめっきすることができる。
【００２０】次に、レセプタクル間の領域からＴａＮ−
Ｔａ層２２を除去するためにエッチングが行われ、その
結果が図３に示されている。化学的エッチングまたはド
ライ・プラズマ・エッチングをこのステップに関して使
用することができる。このとき、最終キャリア構造１０
（図３）は、貴金属凹凸で占められた雌レセプタクル２
０を有し、この凹凸は、図３に示されていないコンフォ
ーマル背圧アセンブリの下でテスト・キャリアとチップ
３０が位置合わせされ、一体に組み立てられるときに、
デバイス・チップ・スタッド３２の比較的柔らかいマイ
クロジョイントはんだまたはＡｕ−Ｓｎ先端パッド３４
内に係合して貫入する。このコンタクト挙動は、システ
ム・レベル・テストを実行または実施するのに適してお
り、また、個々のチップから一体に構成されるシステム
全体のバーンインを行うのに適している。一時相互接続
レジームのもとで実施されるテストは、オープン／ショ
ート・テストまたはシステム性能テストに限定されず、
意図した使用法に関してチップが良好であることを保証
するための網羅的なテスト・ルーチンを含むことができ
る。
【００２１】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２２】（１）マイクロジョイント構造をアレイに
一時的に取り付けることによってデバイス・チップの集
合体をテストするためのシステムであって、上面に複数
のレセプタクルを有する多層基板を有するマイクロジョ
イント機能キャリアと、前記レセプタクルに配設された
一組のマイクロ樹枝状フィーチャと、キャリア上の前記
複数のレセプタクルに合致するデバイス・チップ上の一
組のコンタクト・パッドと、キャリア上の一組のテスト
・パッドと、前記マイクロ樹枝状パッド・アレイに前記
テスト・パッドを接続する相互接続配線とを備えるシス
テム。 （２）前記デバイス・チップ上の前記コンタクト・パッ
ドが、前記パッド表面から延在するスタッドを有するよ
うに形状を取られている上記（１）に記載のシステム。 （３）前記レセプタクルが、内壁および底部に、隣接す
るライナ、シード、および障壁の層と、これらの表面の
最内部にある貴金属樹枝状結晶を有する上記（１）に記
載のシステム。 （４）前記ライナ層が、Ｔａ、Ｔｉ、Ｗ、ＴａＮ、Ｔｉ
Ｎ、ＷＮ、Ｃｒ：２００〜１６００Ａからなる群から選
択される上記（３）に記載のシステム。 （５）前記シード層が、Ｃｕ、Ａｕ：３００〜２０００
Ａからなる群から選択される上記（３）に記載のシステ
ム。 （６）前記障壁層が、Ｎｉ、Ｎｉ−Ｐ、Ｃｏ、Ｃｏ−
Ｐ、Ｎｉ−Ｐ、Ｐｔ、Ｐｄ：２０００〜１００００Ａか
らなる群から選択される上記（３）に記載のシステム。 （７）前記キャリアが、シリコン層と誘電体層を含み、
前記レセプタクルが誘電体層内にあり、キャリア配線が
前記誘電体層の下にある上記（１）に記載のシステム。 （８）前記ライナ層が、前記誘電体層の上面からエッチ
ング除去される上記（４）に記載のシステム。 （９）前記シード層が、前記誘電体層の上面からエッチ
ング除去される上記（５）に記載のシステム。 （１０）前記樹枝状結晶が、Ｐｔ、Ｐｄ、Ｒｈからなる
群から選択される貴金属からなる上記（１）に記載のシ
ステム。 （１１）樹枝状結晶の前記金属が、Ｎｉ、Ｃｕなどの非
貴金属から選択され、その後Ｐｔ、Ｐｄ、Ｒｈなどの貴
金属を用いて上にめっきされる上記（６）に記載のシス
テム。 （１２）マイクロジョイント構造をアレイに一時的に取
り付けることによって、半導体ウェハ内のデバイス・チ
ップの前記アレイをテストするための方法であって、多
層基板の形でキャリアを構築することによって前記マイ
クロジョイント構造を形成すること、前記デバイス・チ
ップ上に一組のコンタクト・パッドを形成すること、前
記デバイス・チップ上の前記コンタクト・パッドに合致
する一組のマイクロ樹枝状パッド・アレイをキャリア上
に形成すること、前記マイクロ樹枝状パッド・アレイに
前記コンタクト・パッドを接続する相互接続配線をキャ
リア上に形成すること、一時コンタクトを作成するため
に、前記キャリア上の合致するマイクロ樹枝状パッドに
対して前記チップ上のコンタクト・パッドを一時的に係
合するように前記チップを組み立てること、およびチッ
プの集合体全体に対して、システム・レベル機能テスト
およびバーンインを実施することを含む方法。 （１３）前記半導体ウェハから延在するスタッドの端部
にコンタクト・パッドを形成するステップを含む上記
（１２）に記載の方法。 （１４）前記キャリアの上面で前記レセプタクルの周縁
に、ライナ、シード、障壁金属の隣接層、および貴金属
樹枝状層を形成するステップを含む上記（１２）に記載
の方法。 （１５）前記ライナ層が、Ｔａ、Ｔｉ、Ｗ、ＴａＮ、Ｔ
ｉＮ、ＷＮ、Ｃｒ：２００〜１６００Ａからなる群から
選択される上記（１４）に記載の方法。 （１６）前記シード層が、Ｃｕ、Ａｕ：３００〜２００
０Ａからなる群から選択される上記（１４）に記載の方
法。 （１７）前記障壁層が、Ｎｉ、Ｎｉ−Ｐ、Ｃｏ、Ｃｏ−
Ｐ、Ｎｉ−Ｐ、Ｐｔ、Ｐｄ：２０００〜１０００Ａから
なる群から選択される上記（１４）に記載の方法。 （１８）前記キャリアが、シリコン層と誘電体層を含
み、前記レセプタクルが誘電体層内にあり、キャリア配
線が前記誘電体層の下にある上記（１４）に記載の方
法。 （１９）前記タンタル層の上面から前記ライナ層をエッ
チング除去するステップを含む上記（１８）に記載の方
法。 （２０）前記誘電体層の上面から前記シードをエッチン
グ除去するステップを含む上記（１８）に記載の方法。 （２１）前記樹枝状結晶を構成する前記貴金属が、Ｐ
ｔ、Ｐｄ、Ｒｈからなる群から選択される上記（１４）
に記載の方法。 （２２）前記樹枝状結晶を構成する前記金属が、Ｎｉ、
Ｃｕからなる群から選択され、その後、Ｐｔ、Ｐｄ、Ｒ
ｈなど貴金属の層によって上にめっきされる上記（１
４）に記載の方法。
【図面の簡単な説明】
【図１】はじめに堆積された誘電体被膜に形成されたコ
ンタクト・レセプタクルにわたって金属堆積を有するキ
ャリアを示す図である。
【図２】銅の形での金属を化学機械研磨（ＣＭＰ）によ
って表面から取り除き、ニッケル層およびＰｄ樹枝状結
晶を堆積した後のキャリアを示す図である。
【図３】誘電体の上でのＴａＮ−Ｔａ層のエッチング後
のキャリアを示し、デバイス・チップから延在するスタ
ッドの一時接合を示す図である。
【符号の説明】
１０ キャリア １４ 誘電体層 １６ 配線 ２０ レセプタクル ２２ ＴａＮ−Ｔａ層 ２４ Ｃｕ層 ２８ Ｐｄ層 ３０ デバイス・ウェハ ３２ スタッド
フロントページの続き (72)発明者 ジョン・ハロルド・マジャーライン アメリカ合衆国10598 ニューヨーク州ヨ ークタウン・ハイツ トラウト・ブルッ ク・ドライブ 1424 (72)発明者 サムエル・ロイ・マクナイト アメリカ合衆国12561 ニューヨーク州ニ ュー・パルツ ブランズウィック・ロード 112 (72)発明者 ケヴィン・ショーン・ペトラーカ アメリカ合衆国12550 ニューヨーク州ニ ューバーグ ローリエ・レーン 28 (72)発明者 サンパス・プルショタマン アメリカ合衆国10598 ニューヨーク州ヨ ークタウウン・ハイツ ラヴォイ・コート 2075 (72)発明者 カーロス・ジュアン・サムブセティ アメリカ合衆国10520 ニューヨーク州ク ロトンオンハドソン サシ・ドライブ ４ (72)発明者 ジョゼフ・ジェイ・ヴァン ホーン アメリカ合衆国05489 バーモント州アン ダーヒル バータウン・ロード 51 (72)発明者 リチャード・ポール・ヴォラント アメリカ合衆国06812 コネチカット州ニ ュー・フェアフィールド フルトン・ドラ イブ 16 (72)発明者 ジョージ・フレデリック・ウォーカー アメリカ合衆国10028 ニューヨーク州ニ ューヨーク ヨーク・アベニュー 1540 アパートメント 11 ケイ Ｆターム(参考） 2G003 AA07 AC01 AH00 4M106 AA01 BA01 BA04 CA27 DD03

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】マイクロジョイント構造をアレイに一時的
    に取り付けることによってデバイス・チップの集合体を
    テストするためのシステムであって、 上面に複数のレセプタクルを有する多層基板を有するマ
    イクロジョイント機能キャリアと、 前記レセプタクルに配設された一組のマイクロ樹枝状フ
    ィーチャと、 キャリア上の前記複数のレセプタクルに合致するデバイ
    ス・チップ上の一組のコンタクト・パッドと、 キャリア上の一組のテスト・パッドと、 前記マイクロ樹枝状パッド・アレイに前記テスト・パッ
    ドを接続する相互接続配線とを備えるシステム。
  2. 【請求項２】前記デバイス・チップ上の前記コンタクト
    ・パッドが、前記パッド表面から延在するスタッドを有
    するように形状を取られている請求項１に記載のシステ
    ム。
  3. 【請求項３】前記レセプタクルが、内壁および底部に、
    隣接するライナ、シード、および障壁の層と、これらの
    表面の最内部にある貴金属樹枝状結晶を有する請求項１
    に記載のシステム。
  4. 【請求項４】前記ライナ層が、Ｔａ、Ｔｉ、Ｗ、Ｔａ
    Ｎ、ＴｉＮ、ＷＮ、Ｃｒ：２００〜１６００Ａからなる
    群から選択される請求項３に記載のシステム。
  5. 【請求項５】前記シード層が、Ｃｕ、Ａｕ：３００〜２
    ０００Ａからなる群から選択される請求項３に記載のシ
    ステム。
  6. 【請求項６】前記障壁層が、Ｎｉ、Ｎｉ−Ｐ、Ｃｏ、Ｃ
    ｏ−Ｐ、Ｎｉ−Ｐ、Ｐｔ、Ｐｄ：２０００〜１００００
    Ａからなる群から選択される請求項３に記載のシステ
    ム。
  7. 【請求項７】前記キャリアが、シリコン層と誘電体層を
    含み、前記レセプタクルが誘電体層内にあり、キャリア
    配線が前記誘電体層の下にある請求項１に記載のシステ
    ム。
  8. 【請求項８】前記ライナ層が、前記誘電体層の上面から
    エッチング除去される請求項４に記載のシステム。
  9. 【請求項９】前記シード層が、前記誘電体層の上面から
    エッチング除去される請求項５に記載のシステム。
  10. 【請求項１０】前記樹枝状結晶が、Ｐｔ、Ｐｄ、Ｒｈか
    らなる群から選択される貴金属からなる請求項１に記載
    のシステム。
  11. 【請求項１１】樹枝状結晶の前記金属が、Ｎｉ、Ｃｕな
    どの非貴金属から選択され、その後Ｐｔ、Ｐｄ、Ｒｈな
    どの貴金属を用いて上にめっきされる請求項６に記載の
    システム。
  12. 【請求項１２】マイクロジョイント構造をアレイに一時
    的に取り付けることによって、半導体ウェハ内のデバイ
    ス・チップの前記アレイをテストするための方法であっ
    て、 多層基板の形でキャリアを構築することによって前記マ
    イクロジョイント構造を形成すること、 前記デバイス・チップ上に一組のコンタクト・パッドを
    形成すること、 前記デバイス・チップ上の前記コンタクト・パッドに合
    致する一組のマイクロ樹枝状パッド・アレイをキャリア
    上に形成すること、 前記マイクロ樹枝状パッド・アレイに前記コンタクト・
    パッドを接続する相互接続配線をキャリア上に形成する
    こと、 一時コンタクトを作成するために、前記キャリア上の合
    致するマイクロ樹枝状パッドに対して前記チップ上のコ
    ンタクト・パッドを一時的に係合するように前記チップ
    を組み立てること、およびチップの集合体全体に対し
    て、システム・レベル機能テストおよびバーンインを実
    施することを含む方法。
  13. 【請求項１３】前記半導体ウェハから延在するスタッド
    の端部にコンタクト・パッドを形成するステップを含む
    請求項１２に記載の方法。
  14. 【請求項１４】前記キャリアの上面で前記レセプタクル
    の周縁に、ライナ、シード、障壁金属の隣接層、および
    貴金属樹枝状層を形成するステップを含む請求項１２に
    記載の方法。
  15. 【請求項１５】前記ライナ層が、Ｔａ、Ｔｉ、Ｗ、Ｔａ
    Ｎ、ＴｉＮ、ＷＮ、Ｃｒ：２００〜１６００Ａからなる
    群から選択される請求項１４に記載の方法。
  16. 【請求項１６】前記シード層が、Ｃｕ、Ａｕ：３００〜
    ２０００Ａからなる群から選択される請求項１４に記載
    の方法。
  17. 【請求項１７】前記障壁層が、Ｎｉ、Ｎｉ−Ｐ、Ｃｏ、
    Ｃｏ−Ｐ、Ｎｉ−Ｐ、Ｐｔ、Ｐｄ：２０００〜１０００
    ０Ａからなる群から選択される請求項１４に記載の方
    法。
  18. 【請求項１８】前記キャリアが、シリコン層と誘電体層
    を含み、前記レセプタクルが誘電体層内にあり、キャリ
    ア配線が前記誘電体層の下にある請求項１４に記載の方
    法。
  19. 【請求項１９】前記タンタル層の上面から前記ライナ層
    をエッチング除去するステップを含む請求項１８に記載
    の方法。
  20. 【請求項２０】前記誘電体層の上面から前記シードをエ
    ッチング除去するステップを含む請求項１８に記載の方
    法。
  21. 【請求項２１】前記樹枝状結晶を構成する前記貴金属
    が、Ｐｔ、Ｐｄ、Ｒｈからなる群から選択される請求項
    １４に記載の方法。
  22. 【請求項２２】前記樹枝状結晶を構成する前記金属が、
    Ｎｉ、Ｃｕからなる群から選択され、その後、Ｐｔ、Ｐ
    ｄ、Ｒｈなど貴金属の層によって上にめっきされる請求
    項１４に記載の方法。
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