JP3660838B2 - 液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に、液晶表示装置の走査信号線駆動手段（ゲートドライバ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
画素毎に能動素子（例えば、薄膜トランジスタ）を有し、この能動素子をスイッチング駆動するアクティブマトリクス型液晶表示装置は、ノート型パソコン等の表示装置として広く使用されている。
このアクティブマトリクス型液晶表示装置は、能動素子を介して画素電極に映像信号電圧（表示データに対応する階調電圧；以下、階調電圧と称する。）を印加するため、各画素間のクロストークがなく、単純マトリックス形液晶表示装置のようにクロストークを防止するための特殊な駆動方法を用いる必要がなく、多階調表示が可能である。
このアクティブマトリクス型液晶表示装置の１つに、ＴＦＴ（Thin Film Transister）方式の液晶表示パネル（ＴＦＴ−ＬＣＤ）と、液晶表示パネルの上側に配置されるドレインドライバと、液晶表示パネルの側面に配置されるゲートドライバおよびインタフェース部とを備えるＴＦＴ方式の液晶表示モジュールが知られている。
なお、このような技術は、例えば、特願平８−８６６６８号に記載されている。
【０００３】
【発明が解決しようとする課題】
一般に、ＴＦＴ方式の液晶表示モジュールでは、１フレーム期間内にゲート信号線（または走査信号線）を順次選択し、その選択されたゲート信号線にゲート電極が接続される薄膜トランジスタをオンとし、画素電極に映像信号電圧を印加することにより、液晶表示パネルに画像が表示される。
このような液晶表示モジュールにおいて、異常信号が印加された場合、あるいは、ゲート選択パルスが異常に生成された場合等で、同一時刻中に複数のゲート信号線が選択されると、例えば、液晶表示パネルの表示画面の上下に同じ画像が表示されるばかりでなく、ゲート駆動電流および液晶駆動電流が正常動作時よりも多く流れることになる。
この過電流から内部回路を保護するために、従来は、電源のシャットダウンなどにより対処していた。
【０００４】
しかしながら、この従来の方法では、再表示させるためには電源の再投入が必要であり、その上、このような異常状態が再度発生したときには、その都度再び電源の再投入が必要となり操作が煩わしいという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、正常動作時の走査信号線以外の走査信号線が選択された場合に、電源をシャットダウンさせることなく、過電流により内部回路を保護することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の前記述及び添付図面によって明らかにする。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本願の第１発明は、複数の画素と、前記複数の画素に選択走査電圧、あるいは非選択走査電圧を印加する複数の走査信号線とを有する液晶表示素子と、前記各走査信号線に、選択走査電圧あるいは非選択走査電圧を供給する走査信号線駆動手段と、前記走査信号線駆動手段に前記選択走査電圧および非選択走査電圧を供給する電源回路と、正常動作時の走査信号線以外の走査信号線が選択された場合に、リセット信号を出力し、前記走査信号線駆動手段を初期化する異常動作検出手段とを備え、前記異常動作検出手段は、前記電源回路から前記走査信号線駆動手段に前記選択走査電圧を供給する電源ラインに流れる電流値を検出する電流検出手段と、前記電流検出手段により検出された電流値が所定の電流値以上の場合に、前記リセット信号を出力するリセット信号出力手段とを有することを特徴とする。
【０００６】
また、本願の第２発明は、複数の画素と、前記複数の画素に選択走査電圧、あるいは非選択走査電圧を印加する複数の走査信号線とを有する液晶表示素子と、前記各走査信号線に、選択走査電圧あるいは非選択走査電圧を供給する走査信号線駆動手段と、前記走査信号線駆動手段に前記選択走査電圧および非選択走査電圧を供給する電源回路と、正常動作時の走査信号線以外の走査信号線が選択された場合に、リセット信号を出力し、前記走査信号線駆動手段を初期化する異常動作検出手段とを備え、前記異常動作検出手段は、前記電源回路から前記走査信号線駆動手段に前記非選択走査電圧を供給する電源ラインに流れる電流を検出する電流検出手段と、前記電流検出手段により検出された電流値が所定の電流値以上の場合に、前記リセット信号を出力するリセット信号出力手段とを有することを特徴とする。
本願の第１発明及び第２発明のいずれかにおいて、前記走査信号線駆動手段に、前記異常動作検出手段からのリセット信号により初期化されるシフトレジスタ回路を設けるとよく、前記電流検出手段を前記電源ラインに直列に接続される抵抗素子とし、前記抵抗素子の両端に生じる電圧が所定の電圧値以上の場合に、前記リセット信号出力手段から前記リセット信号を出力するとよい。
【０００７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施の形態１］
〈本発明が適用される表示装置の基本構成〉
図１は、本発明が適用されるＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。
図１に示す液晶表示モジュール（ＬＣＭ）は、液晶表示パネル（ＴＦＴ−ＬＣＤ）１０の上側にドレインドライバ１３０が配置され、また、液晶表示パネル１０の側面に、ゲートドライバ１４０、インタフェース部１００が配置される。
インタフェース部１００はインタフェース基板に実装され、また、ドレインドライバ１３０、ゲートドライバ１４０も、それぞれ専用のＴＣＰ（Tape Careeier Package）または直接液晶表示パネルに実装される。
【０００８】
〈図１に示す液晶表示パネル１０の構成〉
図２は、図１に示す液晶表示パネル１０の一例の等価回路を示す図である。
この図２に示すように、液晶表示パネル１０は、マトリクス状に形成される複数の画素を有する。
各画素は、隣接する２本の信号線（ドレイン信号線（映像信号線または垂直信号線）（Ｄ）、またはゲート信号線（走査信号線または水平信号線）（Ｇ））と、隣接する２本の信号線（ゲート信号線（Ｇ）またはドレイン信号線（Ｄ））との交差領域内に配置される。
各画素は薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）を有し、各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極は、画素電極（ＩＴＯ１）に接続される。
また、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間に液晶層が設けられるので、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間には、液晶容量（ＣLC）が等価的に接続される。
さらに、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極と前段のゲート信号線（Ｇ）との間には、付加容量（ＣADD）が接続される。
【０００９】
図３は、図１に示す液晶表示パネル１０の他の例の等価回路を示す図である。
図２に示す例では、前段のゲート信号線（Ｇ）とソース電極との間に付加容量（ＣADD）が形成されているが、図３に示す例の等価回路では、共通信号線（ＣＯＭ）とソース電極との間に保持容量（ＣＳＴＧ）が形成されている点が異なっている。
本発明は、どちらにも適用可能であるが、前者の方式では、全段のゲート信号（Ｇ）のパルスが付加容量（ＣADD）を介して画素電極（ＩＴＯ１）に飛び込むのに対し、後者の方式では、飛び込みがないため、より良好な表示が可能となる。
なお、図２、図３において、ＡＲは表示領域であり、また、図２、図３は回路図であるが、実際の幾何学的配置に対応して描かれている。
図２、図３に示す液晶表示パネル１０において、列方向に配置された各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のドレイン電極は、それぞれドレイン信号線（Ｄ）に接続され、各ドレイン信号線（Ｄ）は、列方向の各画素の液晶に階調電圧を印加するドレインドライバ１３０に接続される。
また、行方向に配置された各画素における薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極は、それぞれゲート信号線（Ｇ）に接続され、各ゲート信号線（Ｇ）は、１水平走査時間、行方向の各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極に走査駆動電圧（正のバイアス電圧あるいは負のバイアス電圧）を供給するゲートドライバ１４０に接続される。
【００１０】
〈図１に示すインタフェース部１００の構成と動作概要〉
図１に示すインタフェース部１００は、表示制御装置１１０と電源回路１２０とから構成される。
表示制御装置１１０は、１個の半導体集積回路（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくるクロック信号（ＣＬＫ）、ディスプレイタイミング信号（ＤＴＭＧ）、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）の各表示制御信号および表示用データ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３０、および、ゲートドライバ１４０を制御・駆動する。
表示制御装置１１０は、ディスプレイタイミング信号（ＤＴＭＧ）が入力されると、これを表示開始位置と判断し、スタートパルス（表示データ取込開始信号）を信号線１３５を介して第１番目のドレインドライバ１３０に出力し、さらに、受け取った単純１列の表示データを、表示データのバスライン１３３を介してドレインドライバ１３０に出力する。
その際、表示制御装置１１０は、各ドレインドライバ１３０のデータラッチ回路に表示データをラッチするための表示制御信号である表示データラッチ用クロック（ＣＬ２）（以下、単に、クロック（ＣＬ２）と称する。）を信号線１３１を介して出力する。
本体コンピュータ側からの表示データは６ビットで、１画素単位、即ち、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各データを１つの組にして単位時間毎に転送される。
また、第１番目のドレインドライバ１３０に入力されたスタートパルスにより第１番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御される。
この第１番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が終了すると、第１番目のドレインドライバ１３０からスタートパルスが、第２番目のドレインドライバ１３０に入力され、第２番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御される。
以下、同様にして、各ドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御され、誤った表示データがデータラッチ回路に書き込まれるのを防止している。
表示制御装置１１０は、ディスプレイタイミング信号（ＤＴＭＧ）の入力が終了するか、または、ディスプレイタイミング信号（ＤＴＭＧ）が入力されてから所定の一定時間が過ぎると、１水平分の表示データが終了したものとして、各ドレインドライバ１３０におけるデータラッチ回路に蓄えていた表示データに基づく階調電圧を、液晶表示パネル１０のドレイン信号線（Ｄ）に出力するための表示制御信号である出力タイミング制御用クロック（ＣＬ１）（以下、単にクロック（ＣＬ１）と称する。）を信号線１３２を介して各ドレインドライバ１３０に出力する。
【００１１】
また、表示制御装置１１０は、垂直同期信号（Ｖｓｙｎｃ）入力後に、第１番目のディスプレイタイミング信号（ＤＴＭＧ）が入力されると、これを第１番目の表示ラインと判断して信号線１４２を介してゲートドライバ１４０にフレーム開始指示信号（ＦＬＭ）を出力する。
さらに、表示制御装置１１０は、水平同期信号（Ｈｓｙｎｃ）に基づいて、１水平走査時間毎に、順次液晶表示パネル１０の各ゲート信号線（Ｇ）に正のバイアス電圧を印加するように、信号線１４１を介してゲートドライバ１４０へ１水平走査時間周期のシフトクロックであるクロック（ＣＬ３）を出力する。
これにより、液晶表示パネル１０の各ゲート信号線（Ｇ）に接続された複数の薄膜トランジスタ（ＴＦＴ）が、１水平走査時間の間導通する。
以上の動作により、液晶表示パネル１０に画像が表示される。
【００１２】
〈図１に示す電源回路１２０の構成〉
図１に示す電源回路１２０は、正電圧生成回路１２１、負電圧生成回路１２２、コモン電極（対向電極）電圧生成回路１２３、ゲート電極電圧生成回路１２４から構成される。
正電圧生成回路１２１、負電圧生成回路１２２は、それぞれ直列抵抗分圧回路で構成され、正電圧生成回路１２１は正極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４）を、負電圧生成回路１２２は負極性の５値の階調基準電圧（Ｖ”５〜Ｖ”９）を出力する。
この正極性の階調基準電圧（Ｖ”０〜Ｖ”４）、および負極性の階調基準電圧（Ｖ”５〜Ｖ”９）は、各ドレインドライバ１３０に供給される。
また、各ドレインドライバ１３０には、表示制御装置１１０からの交流化信号（交流化タイミング信号；Ｍ）も、信号線１３４を介して供給される。
コモン電極電圧生成回路１２３はコモン電極（ＩＴＯ２）に印加する駆動電圧を、ゲート電極電圧生成回路１２４は薄膜トランジスタ（ＴＦＴ）のゲート電極に印加する駆動電圧（正のバイアス電圧および負のバイアス電圧）を生成する。
一般に、液晶層は、長時間同じ電圧（直流電圧）が印加されていると、液晶層の傾きが固定化され、結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。
これを防止するために、本実施の形態の液晶表示モジュールおいては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、コモン電極に印加する電圧を基準にして、画素電極に印加する電圧を、一定時間毎に正電圧側／負電圧側に変化させるようにしている。
【００１３】
〈図１に示すドレインドライバ１３０の構成〉
図４は、図１に示すドレインドライバ１３０の一例の概略構成示すブロック図である。
なお、ドレインドライバ１３０は、１個の半導体集積回路（ＬＳＩ）から構成される。
同図において、正極性階調電圧生成回路１５１ａは、正電圧生成回路１２１から入力される正極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４）に基づいて、正極性の６４階調の階調電圧を生成し、電圧バスライン１５８ａを介して出力回路１５７に出力する。
負極性階調電圧生成回路１５１ｂは、負電圧生成回路１２２から入力される負極性の５値の階調基準電圧（Ｖ”５〜Ｖ”９）に基づいて、負極性の６４階調の階調電圧を生成し、電圧バスライン１５８ｂを介して出力回路１５７に出力する。
また、ドレインドライバ１３０の制御回路１５２内のシフトレジスタ回路１５３は、表示制御装置１１０から入力されるクロック（ＣＬ２）に基づいて、入力レジスタ回路１５４のデータ取り込み用信号を生成し、入力レジスタ回路１５４に出力する。
入力レジスタ回路１５４は、シフトレジスタ回路１５３から出力されるデータ取り込み用信号に基づき、表示制御装置１１０から入力されるクロック（ＣＬ２）に同期して、各色毎６ビットの表示データを出力本数分だけラッチする。
ストレージレジスタ回路１５５は、表示制御装置１１０から入力されるクロック（ＣＬ１）に応じて、入力レジスタ回路１５４内の表示データをラッチする。
このストレージレジスタ回路１５５に取り込まれた表示データは、レベルシフト回路１５６を介して出力回路１５７に入力される。
出力回路１５７は、正極性の６４階調の階調電圧、あるいは負極性の６４階調の階調電圧に基づき、表示データに対応した１つの階調電圧（６４階調の中の１つの階調電圧）を選択し、アンプ回路で電流増幅して各ドレイン信号線（Ｄ）に出力する。
【００１４】
図５は、図４に示す出力回路１５７の回路構成を示す回路図である。
なお、この図５では、１系統の出力系統のみ、即ち、ドレイン信号線（Ｄ）一本当たりの回路構成を示す。
同図に示すように、出力回路１５７は、デコーダ部２６０と、アンプ回路部２７０とで構成される。
なお、図示は省略しているが、デコーダ部２６０は、階調電圧生成回路１５１ａから電圧バスライン１５８ａを介して出力される正極性の６４階調の階調電圧の中から、ストレージレジスタ回路１５５から出力される表示用データに対応する正極性の階調電圧を選択する高電圧用デコーダ回路と、階調電圧生成回路１５１ｂから電圧バスライン１５８ｂを介して出力される負極性の６４階調の階調電圧の中から、ストレージレジスタ回路１５５から出力される表示用データに対応する負極性の階調電圧を選択する低電圧用デコーダ回路とから構成される。
同じく図示は省略しているが、アンプ回路部２７０は、高電圧用デコーダ回路で生成された正極性の階調電圧が入力される高電圧用アンプ回路と、低電圧用デコーダ回路で生成された負極性の階調電圧が入力される低電圧用アンプ回路とで構成される。
【００１５】
〈本発明の実施の形態の液晶表示モジュールの構成〉
図６は、本発明の実施の形態の液晶表示モジュールの概略構成を示すブロック図である。
なお、同図は簡略化した図面であり、同図に示す水平駆動回路（ＨＳＣ）は、図１に示す各ドレインドライバ１３０で構成され、垂直駆動回路（ＶＳＣ）は、図１に示す各ゲートドライバ１４０で構成される。
また、電源回路１２０は、外部から電源電圧（ＶＤＤ）が供給され、この電源電圧（ＶＤＤ）に基づき、ＶＤＤ２の電圧、ＶＧＨの電圧、ＶＧＬの電圧、ＶＲＥＦの電圧およびＶＣＯＭの電圧を生成する。
ここで、ＶＲＥＦは、正電圧生成回路１２１により生成される正極性の階調基準電圧（Ｖ”０〜Ｖ”４）、および負電圧生成回路１２２により生成される負極性の階調基準電圧（Ｖ”５〜Ｖ”９）を表し、ＶＣＯＭは、コモン電極電圧生成回路１２３により生成されるコモン電極（ＩＴＯ２）に印加する駆動電圧を表す。また、ＤＲ，ＤＧ，ＤＢは表示データである。
ＶＤＤ２の電圧、ＶＧＨの電圧およびＶＧＬの電圧は、過電流処理回路２０に入力される。
この過電流処理回路２０は、後述する過電流検出部分、判定部分、リセット信号発生部分を持つ回路であり、ＶＤＤ２の電圧、ＶＧＨの電圧およびＶＧＬの電圧は、この過電流処理回路２０を経て水平駆動回路（ＨＳＣ）、垂直駆動回路（ＶＳＣ）に供給される。
過電流処理回路２０から出力されるＶＧＨＡの電圧は、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）をオンするために、薄膜トランジスタ（ＴＦＴ）のゲート電極に印加される正のバイアス電圧（ゲート駆動用正電源）として使用され、ＶＧＬＡは、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）をオフするために、薄膜トランジスタ（ＴＦＴ）のゲート電極に印加される負のバイアス電圧（ゲート駆動用負電源）として使用される。
ＶＤＤ２Ａの電圧は、ドレインドライバ１３０内の出力回路１５７のアンプ回路部（２７０）の電源電圧として使用される。
また、過電流処理回路２０から出力されるリセット信号（ＲＳＥＴ）は、垂直駆動回路（ＶＳＣ）の各ゲートドライバに入力される。
なお、この図６において、交流化タイミング信号（Ｍ）は省略している。
【００１６】
〈本発明の実施の形態の特徴とする過電流処理回路の構成〉
図７は、本実施の形態の過電流処理回路２０の回路構成を示す回路図である。
同図に示すように、ＶＤＤ２の電圧が供給される電源ラインには、過電流検出用の抵抗（ＲＤＤ２）が挿入され、同様に、ＶＧＨの電圧が供給される電源ラインには過電流検出用の抵抗（ＲＧＨ）が、ＶＧＬの電圧が供給される電源ラインには過電流検出用の抵抗（ＲＧＬ）が挿入される。
ここで、抵抗（ＲＧＨ）の高電圧側は、ＰＮＰトランジスタ（以下、単に、ＰＮＰと称する。）（ＴＧＨ）のエミツタ端子に、低電位側は、ＰＮＰ（ＴＧＨ）のベース端子に接続される。
なお、このＰＮＰ（ＴＧＨ）は、異常電流（過電流）が発生した時に、抵抗（ＲＧＨ）の両端に発生する電圧によってオンし、正常動作時の電流値の時は、オフする様に設定される。
ＰＮＰ（ＴＧＨ）のコレクタ端子は、２素子以上の抵抗（ＲＧＨＬ１，ＲＧＨＬ２）を介して接地電圧（ＧＮＤ）に接続される。
抵抗（ＲＧＨＬｌ，ＲＧＨＬ２）の接続部の電圧（ＶＧＨＬ）は、判定回路及びリセット信号発生回路を構成するノア回路（ＮＯＲ）に入力される。
ここで、抵抗（ＲＧＨＬｌ，ＲＧＨＬ２）の各抵抗値は、ＰＮＰ（ＴＧＨ）がオフの時に、ノア回路（ＮＯＲ）に入力される電圧（ＶＧＨＬ）がＬｏｗレベル（以下、単に、Ｌレベルと称する。）、ＰＮＰ（ＴＧＨ）がオンの時に、ノア回路（ＮＯＲ）に入力される電圧（ＶＧＨＬ）がＨｉｇｈレベル（以下、単に、Ｈレベルと称する。）となるように設定する。
ここでは、ノア回路（ＮＯＲ）は、ＶＤＤ２の電圧が供給される電源ラインに流れる過電流、ＶＧＨの電圧が供給される電源ラインに流れる過電流、およびＶＧＬの電圧が供給される電源ラインに流れる過電流を検出するために、３入力のノア回路が使用される。
【００１７】
また、ＶＤＤ２の電圧が供給される電源ラインの構成は、ＶＧＨの電圧が供給される電源ラインの構成と同じである。
ＶＧＬの電圧が供給される電源ラインの構成は、ＶＧＬの電圧が負電源であるため、ＮＰＮトランジスタ（以下、単に、ＮＰＮと称する。）（ＴＧＬ）を使用し、ＮＰＮ（ＴＧＬ）のコレクタ端子と正電源（ＶＤＤｌ）との間に、２素子以上の抵抗（ＲＧＬＬｌ，ＲＧＬＬ２）を接続する。
抵抗（ＲＧＬＬｌ，ＲＧＬＬ２）の接続点の電圧（ＶＧＬＬ）は、インバータ（ＩＮＶ）を介してノア回路（ＮＯＲ）に入力される。
ここで、抵抗（ＲＧＬＬｌ，ＲＧＬＬ２）の各抵抗値は、ＶＧＬの電圧が供給される電源ラインに流れる電流が正常動作時の電流値の時に、ＮＰＮ（ＴＧＬ）がオフし、インバータ（ＩＮＶ）に入力される電圧（ＶＧＨＬ）がＨレベル、負のバイアス電圧（ＶＧＬ）が供給される電源ラインに流れる電流が過電流時に、ＮＰＮ（ＴＧＬ）がオンし、インバータ（ＩＮＶ）に入力される電圧（ＶＧＨＬ）がＬレベルになるように設定する。
また、正電源（ＶＤＤｌ）は、ＮＰＮ（ＴＧＬ）がオン、オフすることで、インバータ（ＩＮＶ）の入力レベルを切替えられる電圧が発生できるものとする。
【００１８】
ノア回路（ＮＯＲ）から出力されるリセット信号（ＲＥＳＴ）は、ゲートドライバ１４０のリセット端子に入力される。
ゲートドライバ１４０は、リセット信号（ＲＳＥＴ）がＨレベルの場合に通常動作を行い、リセット信号（ＲＳＥＴ）がＬレベルの場合にシフトレジスタ回路のリセットを行う。
【００１９】
ＶＧＨの電圧が供給される電源ラインに流れる電流が正常動作時の電流値であれば、抵抗（ＲＧＨ）の両端の電圧は、ＰＮＰ（ＴＧＨ）をオンするまでにいたらず、ＰＮＰ（ＴＧＨ）はオフし、ノア回路（ＮＯＲ）に入力される電圧（ＶＧＨＬ）はＬレベルとなる。
同様に、ＶＤＤ２の電圧が供給される電源ラインに流れる電流が正常動作時の電流値であれば、抵抗（ＲＤＤ２）の両端の電圧は、ＰＮＰ（ＴＤＤ２）をオンするまでにいたらず、ＰＮＰ（ＴＤＤ２）はオフし、ノア回路（ＮＯＲ）に入力される電圧（ＶＤＤ２Ｌ）はＬレベルとなる。
同様に、ＶＧＬの電圧が供給される電源ラインに流れる電流が正常動作時の電流値であれば、抵抗（ＲＧＬ）の両端の電圧は、ＮＰＮ（ＴＧＬ）をオンするまでにいたらず、ＮＰＮ（ＴＧＬ）はオフし、電圧（ＶＧＬＬ）はＨレベルとなる。
この電圧（ＶＧＬＬ）はインバータ（ＩＮＶ）で反転されてノア回路（ＮＯＲ）に入力されるので、ノア回路（ＮＯＲ）に入力される電圧はＬレベルとなる。
したがって、ノア回路（ＮＯＲ）の各入力端子には全てＬレベルの信号が印加されるので、ノア回路（ＮＯＲ）から出力されるリセット信号（ＲＳＥＴ）はＨレベルとなり、ゲートドライバ１４０は通常動作を行う。
今、正のバイアス電圧（ＶＧＨ）が供給される電源ラインに過電流（Ｉ）が流れた場合、抵抗（ＲＧＨ）の両端には、（Ｉ×抵抗（ＲＧＨ））の電圧が発生する。
この電圧が、ＰＮＰ（ＴＧＨ）のスレシホールドレベル以上になると、ＰＮＰ（ＴＧＨ）がオンし、抵抗（ＲＧＨＬｌ，ＲＧＨＬ２）に電流が流れる。
これにより、電圧（ＶＧＨＬ）がＨレベルとなり、ノア回路（ＮＯＲ）から出力されるリセット信号（ＲＳＥＴ）はＬレベルとなり、ゲートドライバ１４０内のシフトレジスタ回路が初期化される。
なお、前記説明では、ＶＧＨの電圧が供給される電源ラインに過電流が流れる場合について説明したが、ＶＤＤ２の電圧あるいはＶＧＬの電圧が供給される電源ラインに過電流が流れる場合でも同様である。
【００２０】
〈本発明実施の形態のゲートドライバの構成〉
図８は、本実施の形態のゲートドライバ１４０の概略構成示すブロック図である。
本実施の形態ゲートドライバ１４０のシフトレジスタ回路１６１は、フレーム開始指示信号（ＦＬＭ）あるいは前段からのスタートパルス（キャリー信号）（ＬＩＮ）が入力されると、表示制御装置１１０から入力されるクロック（ＣＬ３）に基づいて、ゲート信号線（Ｇ）を順次選択する走査信号を出力する。
この走査信号は、レベルシフト回路１６２を介してゲート信号線駆動回路１６３に入力される。
ゲート信号線駆動回路１６３は、走査信号により選択されたゲート信号線（Ｇ）に（ＶＧＨＡ）の電圧を、また非選択のゲート信号線（Ｇ）に（ＶＧＬＡ）の電圧を供給する。
また、シフトレジスタ回路１６１は、前記したように、リセット信号（ＲＳＥＴ）がＨレベルの場合に通常動作を行い、リセット信号（ＲＳＥＴ）がＬレベルの場合にリセット（初期化）される。
通常、ＴＦＴ方式の液晶表示モジュールでは、ゲート信号線（Ｇ）は、線順次駆動方法により駆動されるため、同一時刻中に選択されるゲート信号線（Ｇ）は１ラインのみである。
今、例えば、外部入力信号、または、表示制御装置１１０の誤動作により、フレーム開始指示信号（ＦＬＭ）が通常以上出力されると、異常パルスを取込んだ垂直駆動回路（ＶＳＣ）は、同一時刻中に複数のゲート信号線（Ｇ）を選択する走査信号を出力する。
これにより、ＶＧＨ，ＶＧＬ，ＶＤＤ２が供給される電源ラインから見ると過負荷状態が発生し、過電流が流れる。
しかしながら、この場合に、前記したように、直ちに過電流処理回路２０内のリセット信号発生回路からリツセット信号が垂直駆動回路（ＶＳＣ）に印加され、これにより垂直走査回路（ＶＳＣ）内のシフトレジスタ回路１６１がリセットされるため、ゲート非選択状態になり複数選択状態が解除される。この時点で過電流は流れなくなる。
そして、この後、フレーム開始指示信号（ＦＬＭ）あるいは前段からのスタートパルス（キャリー信号）（ＬＩＮ）が入力されると、各ゲートドライバ１４０は通常動作を行う。
以上説明したように、本実施の形態によれば、電源をシャットダウンさせずに過電流を回避できる。
【００２１】
〈本発明の実施の形態の過電流処理回路の他の回路構成〉
図９、図１０は、本実施の形態の過電流処理回路の他の回路構成を示す回路図である。
図９（ａ）に示す過電流処理回路２０は、リセットＩＣ（ＲＥＳＩＣ１，ＲＥＳＩＣ２）を用いて過電流を検出するようにしたものである。
また、図９（ｂ）に示す過電流処理回路２０は、ツェナーダイオード（ＺＤ１，ＺＤ２）を用いて過電流を検出するようにしたものである。
図１０（ａ）に示す過電流処理回路２０は、より簡単な回路構成として、単に分割抵抗（Ｒ１ないしＲ４）を用いて過電流を検出するようにしたものである。
また、図１０（ｂ）に示す過電流処理回路２０は、分割抵抗（Ｒ１ないしＲ４）により分圧された電圧と、分割抵抗（Ｒｆ１ないしＲｆ４）により生成される参照電圧（Ｖｒｅｆ１，Ｖｒｅｆ２）とを、比較器（ＣＯＭ１，ＣＯＭ２）により比較して過電流を検出するようにしたものである。
また、図９、図１０において過電流発生時ＶＤＤ２，ＶＧＨの電圧が低下する仕様の電源であれば、検出抵抗ＲＤＤ２，ＲＧＨ，ＲＧＬは必ずしも必要でない。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００２２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、正常動作時の走査信号線以外の走査信号線が選択された場合に、電源をシャットダウンさせることなく、過電流により内部回路を保護することが可能となる。
【図面の簡単な説明】
【図１】本発明が適用されるＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。
【図２】図１に示す液晶表示パネルの一例の等価回路を示す図である。
【図３】図１に示す液晶表示パネルの他の例の等価回路を示す図である。
【図４】図１に示すドレインドライバの一例の概略構成示すブロック図である。
【図５】図４に示す出力回路の回路構成を示す回路図である。
【図６】本発明の実施の形態の液晶表示モジュールの概略構成を示すブロック図である。
【図７】本発明の実施の形態の過電流処理回路の回路構成を示す回路図である。
【図８】本発明の実施の形態のゲートドライバの概略構成示すブロック図である。
【図９】本発明の実施の形態の過電流処理回路の他の回路構成を示す回路図である。
【図１０】本発明の実施の形態の過電流処理回路の他の回路構成を示す回路図である。
【符号の説明】
１０…液晶表示パネル（ＴＦＴ−ＬＣＤ）、２０…過電流処理回路、１００…インタフェース部、１１０…表示制御装置、１２０…電源回路、１２１，１２２…電圧生成回路、１２３…コモン電極電圧生成回路、１２４…ゲート電極電圧生成回路、１３０…ドレインドライバ、１３１，１３２，１３４，１３５，１４１，１４２…信号線、１３３…表示データのバスライン、１４０…ゲートドライバ、１５１ａ，１５１ｂ…階調電圧生成回路、１５２…制御回路、１５３，１６１…シフトレジスタ回路、１５４…入力レジスタ回路、１５５…ストレージレジスタ回路、１５６，１６２…レベルシフト回路、１５７…出力回路、１５８ａ，１５８ｂ…電圧バスライン、１６３…ゲート信号線駆動回路、２６０…デコーダ部、２７０…アンプ回路部、Ｄ…ドレイン信号線（映像信号線または垂直信号線）、Ｇ…ゲート信号線（走査信号線または水平信号線）、ＩＴＯ１…画素電極、ＩＴＯ２…コモン電極、ＣＯＭ…共通信号線、ＴＦＴ…薄膜トランジスタ、ＣLC…液晶容量、ＣＳＴＧ…保持容量、ＣADD…付加容量、ＮＯＲ…ノア回路、ＩＮＶ…インバータ、Ｒ，Ｒｆ，ＲＧＨ，ＲＤＤ２，ＲＧＬ，ＲＤ…抵抗、ＴＧＨ，ＴＤＤ２…ＰＮＰトランジスタ、ＴＧＬ…ＮＰＮトランジスタ、ＲＥＳＩＣ…リセットＩＣ、ＺＤ…ツェナーダイオード、ＣＯＭ…比較器。
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に、液晶表示装置の走査信号線駆動手段（ゲートドライバ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
画素毎に能動素子（例えば、薄膜トランジスタ）を有し、この能動素子をスイッチング駆動するアクティブマトリクス型液晶表示装置は、ノート型パソコン等の表示装置として広く使用されている。
このアクティブマトリクス型液晶表示装置は、能動素子を介して画素電極に映像信号電圧（表示データに対応する階調電圧；以下、階調電圧と称する。）を印加するため、各画素間のクロストークがなく、単純マトリックス形液晶表示装置のようにクロストークを防止するための特殊な駆動方法を用いる必要がなく、多階調表示が可能である。
このアクティブマトリクス型液晶表示装置の１つに、ＴＦＴ（Thin Film Transister）方式の液晶表示パネル（ＴＦＴ−ＬＣＤ）と、液晶表示パネルの上側に配置されるドレインドライバと、液晶表示パネルの側面に配置されるゲートドライバおよびインタフェース部とを備えるＴＦＴ方式の液晶表示モジュールが知られている。
なお、このような技術は、例えば、特願平８−８６６６８号に記載されている。
【０００３】
【発明が解決しようとする課題】
一般に、ＴＦＴ方式の液晶表示モジュールでは、１フレーム期間内にゲート信号線（または走査信号線）を順次選択し、その選択されたゲート信号線にゲート電極が接続される薄膜トランジスタをオンとし、画素電極に映像信号電圧を印加することにより、液晶表示パネルに画像が表示される。
このような液晶表示モジュールにおいて、異常信号が印加された場合、あるいは、ゲート選択パルスが異常に生成された場合等で、同一時刻中に複数のゲート信号線が選択されると、例えば、液晶表示パネルの表示画面の上下に同じ画像が表示されるばかりでなく、ゲート駆動電流および液晶駆動電流が正常動作時よりも多く流れることになる。
この過電流から内部回路を保護するために、従来は、電源のシャットダウンなどにより対処していた。
【０００４】
しかしながら、この従来の方法では、再表示させるためには電源の再投入が必要であり、その上、このような異常状態が再度発生したときには、その都度再び電源の再投入が必要となり操作が煩わしいという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、正常動作時の走査信号線以外の走査信号線が選択された場合に、電源をシャットダウンさせることなく、過電流により内部回路を保護することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の前記述及び添付図面によって明らかにする。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本願の第１発明は、複数の画素と、前記複数の画素に選択走査電圧、あるいは非選択走査電圧を印加する複数の走査信号線とを有する液晶表示素子と、前記各走査信号線に、選択走査電圧あるいは非選択走査電圧を供給する走査信号線駆動手段と、前記走査信号線駆動手段に前記選択走査電圧および非選択走査電圧を供給する電源回路と、正常動作時の走査信号線以外の走査信号線が選択された場合に、リセット信号を出力し、前記走査信号線駆動手段を初期化する異常動作検出手段とを備え、前記異常動作検出手段は、前記電源回路から前記走査信号線駆動手段に前記選択走査電圧を供給する電源ラインに流れる電流値を検出する電流検出手段と、前記電流検出手段により検出された電流値が所定の電流値以上の場合に、前記リセット信号を出力するリセット信号出力手段とを有することを特徴とする。
【０００６】
また、本願の第２発明は、複数の画素と、前記複数の画素に選択走査電圧、あるいは非選択走査電圧を印加する複数の走査信号線とを有する液晶表示素子と、前記各走査信号線に、選択走査電圧あるいは非選択走査電圧を供給する走査信号線駆動手段と、前記走査信号線駆動手段に前記選択走査電圧および非選択走査電圧を供給する電源回路と、正常動作時の走査信号線以外の走査信号線が選択された場合に、リセット信号を出力し、前記走査信号線駆動手段を初期化する異常動作検出手段とを備え、前記異常動作検出手段は、前記電源回路から前記走査信号線駆動手段に前記非選択走査電圧を供給する電源ラインに流れる電流を検出する電流検出手段と、前記電流検出手段により検出された電流値が所定の電流値以上の場合に、前記リセット信号を出力するリセット信号出力手段とを有することを特徴とする。
本願の第１発明及び第２発明のいずれかにおいて、前記走査信号線駆動手段に、前記異常動作検出手段からのリセット信号により初期化されるシフトレジスタ回路を設けるとよく、前記電流検出手段を前記電源ラインに直列に接続される抵抗素子とし、前記抵抗素子の両端に生じる電圧が所定の電圧値以上の場合に、前記リセット信号出力手段から前記リセット信号を出力するとよい。
【０００７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施の形態１］
〈本発明が適用される表示装置の基本構成〉
図１は、本発明が適用されるＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。
図１に示す液晶表示モジュール（ＬＣＭ）は、液晶表示パネル（ＴＦＴ−ＬＣＤ）１０の上側にドレインドライバ１３０が配置され、また、液晶表示パネル１０の側面に、ゲートドライバ１４０、インタフェース部１００が配置される。
インタフェース部１００はインタフェース基板に実装され、また、ドレインドライバ１３０、ゲートドライバ１４０も、それぞれ専用のＴＣＰ（Tape Careeier Package）または直接液晶表示パネルに実装される。
【０００８】
〈図１に示す液晶表示パネル１０の構成〉
図２は、図１に示す液晶表示パネル１０の一例の等価回路を示す図である。
この図２に示すように、液晶表示パネル１０は、マトリクス状に形成される複数の画素を有する。
各画素は、隣接する２本の信号線（ドレイン信号線（映像信号線または垂直信号線）（Ｄ）、またはゲート信号線（走査信号線または水平信号線）（Ｇ））と、隣接する２本の信号線（ゲート信号線（Ｇ）またはドレイン信号線（Ｄ））との交差領域内に配置される。
各画素は薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）を有し、各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極は、画素電極（ＩＴＯ１）に接続される。
また、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間に液晶層が設けられるので、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間には、液晶容量（ＣLC）が等価的に接続される。
さらに、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極と前段のゲート信号線（Ｇ）との間には、付加容量（ＣADD）が接続される。
【０００９】
図３は、図１に示す液晶表示パネル１０の他の例の等価回路を示す図である。
図２に示す例では、前段のゲート信号線（Ｇ）とソース電極との間に付加容量（ＣADD）が形成されているが、図３に示す例の等価回路では、共通信号線（ＣＯＭ）とソース電極との間に保持容量（ＣＳＴＧ）が形成されている点が異なっている。
本発明は、どちらにも適用可能であるが、前者の方式では、全段のゲート信号（Ｇ）のパルスが付加容量（ＣADD）を介して画素電極（ＩＴＯ１）に飛び込むのに対し、後者の方式では、飛び込みがないため、より良好な表示が可能となる。
なお、図２、図３において、ＡＲは表示領域であり、また、図２、図３は回路図であるが、実際の幾何学的配置に対応して描かれている。
図２、図３に示す液晶表示パネル１０において、列方向に配置された各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のドレイン電極は、それぞれドレイン信号線（Ｄ）に接続され、各ドレイン信号線（Ｄ）は、列方向の各画素の液晶に階調電圧を印加するドレインドライバ１３０に接続される。
また、行方向に配置された各画素における薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極は、それぞれゲート信号線（Ｇ）に接続され、各ゲート信号線（Ｇ）は、１水平走査時間、行方向の各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極に走査駆動電圧（正のバイアス電圧あるいは負のバイアス電圧）を供給するゲートドライバ１４０に接続される。
【００１０】
〈図１に示すインタフェース部１００の構成と動作概要〉
図１に示すインタフェース部１００は、表示制御装置１１０と電源回路１２０とから構成される。
表示制御装置１１０は、１個の半導体集積回路（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくるクロック信号（ＣＬＫ）、ディスプレイタイミング信号（ＤＴＭＧ）、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）の各表示制御信号および表示用データ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３０、および、ゲートドライバ１４０を制御・駆動する。
表示制御装置１１０は、ディスプレイタイミング信号（ＤＴＭＧ）が入力されると、これを表示開始位置と判断し、スタートパルス（表示データ取込開始信号）を信号線１３５を介して第１番目のドレインドライバ１３０に出力し、さらに、受け取った単純１列の表示データを、表示データのバスライン１３３を介してドレインドライバ１３０に出力する。
その際、表示制御装置１１０は、各ドレインドライバ１３０のデータラッチ回路に表示データをラッチするための表示制御信号である表示データラッチ用クロック（ＣＬ２）（以下、単に、クロック（ＣＬ２）と称する。）を信号線１３１を介して出力する。
本体コンピュータ側からの表示データは６ビットで、１画素単位、即ち、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各データを１つの組にして単位時間毎に転送される。
また、第１番目のドレインドライバ１３０に入力されたスタートパルスにより第１番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御される。
この第１番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が終了すると、第１番目のドレインドライバ１３０からスタートパルスが、第２番目のドレインドライバ１３０に入力され、第２番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御される。
以下、同様にして、各ドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御され、誤った表示データがデータラッチ回路に書き込まれるのを防止している。
表示制御装置１１０は、ディスプレイタイミング信号（ＤＴＭＧ）の入力が終了するか、または、ディスプレイタイミング信号（ＤＴＭＧ）が入力されてから所定の一定時間が過ぎると、１水平分の表示データが終了したものとして、各ドレインドライバ１３０におけるデータラッチ回路に蓄えていた表示データに基づく階調電圧を、液晶表示パネル１０のドレイン信号線（Ｄ）に出力するための表示制御信号である出力タイミング制御用クロック（ＣＬ１）（以下、単にクロック（ＣＬ１）と称する。）を信号線１３２を介して各ドレインドライバ１３０に出力する。
【００１１】
また、表示制御装置１１０は、垂直同期信号（Ｖｓｙｎｃ）入力後に、第１番目のディスプレイタイミング信号（ＤＴＭＧ）が入力されると、これを第１番目の表示ラインと判断して信号線１４２を介してゲートドライバ１４０にフレーム開始指示信号（ＦＬＭ）を出力する。
さらに、表示制御装置１１０は、水平同期信号（Ｈｓｙｎｃ）に基づいて、１水平走査時間毎に、順次液晶表示パネル１０の各ゲート信号線（Ｇ）に正のバイアス電圧を印加するように、信号線１４１を介してゲートドライバ１４０へ１水平走査時間周期のシフトクロックであるクロック（ＣＬ３）を出力する。
これにより、液晶表示パネル１０の各ゲート信号線（Ｇ）に接続された複数の薄膜トランジスタ（ＴＦＴ）が、１水平走査時間の間導通する。
以上の動作により、液晶表示パネル１０に画像が表示される。
【００１２】
〈図１に示す電源回路１２０の構成〉
図１に示す電源回路１２０は、正電圧生成回路１２１、負電圧生成回路１２２、コモン電極（対向電極）電圧生成回路１２３、ゲート電極電圧生成回路１２４から構成される。
正電圧生成回路１２１、負電圧生成回路１２２は、それぞれ直列抵抗分圧回路で構成され、正電圧生成回路１２１は正極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４）を、負電圧生成回路１２２は負極性の５値の階調基準電圧（Ｖ”５〜Ｖ”９）を出力する。
この正極性の階調基準電圧（Ｖ”０〜Ｖ”４）、および負極性の階調基準電圧（Ｖ”５〜Ｖ”９）は、各ドレインドライバ１３０に供給される。
また、各ドレインドライバ１３０には、表示制御装置１１０からの交流化信号（交流化タイミング信号；Ｍ）も、信号線１３４を介して供給される。
コモン電極電圧生成回路１２３はコモン電極（ＩＴＯ２）に印加する駆動電圧を、ゲート電極電圧生成回路１２４は薄膜トランジスタ（ＴＦＴ）のゲート電極に印加する駆動電圧（正のバイアス電圧および負のバイアス電圧）を生成する。
一般に、液晶層は、長時間同じ電圧（直流電圧）が印加されていると、液晶層の傾きが固定化され、結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。
これを防止するために、本実施の形態の液晶表示モジュールおいては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、コモン電極に印加する電圧を基準にして、画素電極に印加する電圧を、一定時間毎に正電圧側／負電圧側に変化させるようにしている。
【００１３】
〈図１に示すドレインドライバ１３０の構成〉
図４は、図１に示すドレインドライバ１３０の一例の概略構成示すブロック図である。
なお、ドレインドライバ１３０は、１個の半導体集積回路（ＬＳＩ）から構成される。
同図において、正極性階調電圧生成回路１５１ａは、正電圧生成回路１２１から入力される正極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４）に基づいて、正極性の６４階調の階調電圧を生成し、電圧バスライン１５８ａを介して出力回路１５７に出力する。
負極性階調電圧生成回路１５１ｂは、負電圧生成回路１２２から入力される負極性の５値の階調基準電圧（Ｖ”５〜Ｖ”９）に基づいて、負極性の６４階調の階調電圧を生成し、電圧バスライン１５８ｂを介して出力回路１５７に出力する。
また、ドレインドライバ１３０の制御回路１５２内のシフトレジスタ回路１５３は、表示制御装置１１０から入力されるクロック（ＣＬ２）に基づいて、入力レジスタ回路１５４のデータ取り込み用信号を生成し、入力レジスタ回路１５４に出力する。
入力レジスタ回路１５４は、シフトレジスタ回路１５３から出力されるデータ取り込み用信号に基づき、表示制御装置１１０から入力されるクロック（ＣＬ２）に同期して、各色毎６ビットの表示データを出力本数分だけラッチする。
ストレージレジスタ回路１５５は、表示制御装置１１０から入力されるクロック（ＣＬ１）に応じて、入力レジスタ回路１５４内の表示データをラッチする。
このストレージレジスタ回路１５５に取り込まれた表示データは、レベルシフト回路１５６を介して出力回路１５７に入力される。
出力回路１５７は、正極性の６４階調の階調電圧、あるいは負極性の６４階調の階調電圧に基づき、表示データに対応した１つの階調電圧（６４階調の中の１つの階調電圧）を選択し、アンプ回路で電流増幅して各ドレイン信号線（Ｄ）に出力する。
【００１４】
図５は、図４に示す出力回路１５７の回路構成を示す回路図である。
なお、この図５では、１系統の出力系統のみ、即ち、ドレイン信号線（Ｄ）一本当たりの回路構成を示す。
同図に示すように、出力回路１５７は、デコーダ部２６０と、アンプ回路部２７０とで構成される。
なお、図示は省略しているが、デコーダ部２６０は、階調電圧生成回路１５１ａから電圧バスライン１５８ａを介して出力される正極性の６４階調の階調電圧の中から、ストレージレジスタ回路１５５から出力される表示用データに対応する正極性の階調電圧を選択する高電圧用デコーダ回路と、階調電圧生成回路１５１ｂから電圧バスライン１５８ｂを介して出力される負極性の６４階調の階調電圧の中から、ストレージレジスタ回路１５５から出力される表示用データに対応する負極性の階調電圧を選択する低電圧用デコーダ回路とから構成される。
同じく図示は省略しているが、アンプ回路部２７０は、高電圧用デコーダ回路で生成された正極性の階調電圧が入力される高電圧用アンプ回路と、低電圧用デコーダ回路で生成された負極性の階調電圧が入力される低電圧用アンプ回路とで構成される。
【００１５】
〈本発明の実施の形態の液晶表示モジュールの構成〉
図６は、本発明の実施の形態の液晶表示モジュールの概略構成を示すブロック図である。
なお、同図は簡略化した図面であり、同図に示す水平駆動回路（ＨＳＣ）は、図１に示す各ドレインドライバ１３０で構成され、垂直駆動回路（ＶＳＣ）は、図１に示す各ゲートドライバ１４０で構成される。
また、電源回路１２０は、外部から電源電圧（ＶＤＤ）が供給され、この電源電圧（ＶＤＤ）に基づき、ＶＤＤ２の電圧、ＶＧＨの電圧、ＶＧＬの電圧、ＶＲＥＦの電圧およびＶＣＯＭの電圧を生成する。
ここで、ＶＲＥＦは、正電圧生成回路１２１により生成される正極性の階調基準電圧（Ｖ”０〜Ｖ”４）、および負電圧生成回路１２２により生成される負極性の階調基準電圧（Ｖ”５〜Ｖ”９）を表し、ＶＣＯＭは、コモン電極電圧生成回路１２３により生成されるコモン電極（ＩＴＯ２）に印加する駆動電圧を表す。また、ＤＲ，ＤＧ，ＤＢは表示データである。
ＶＤＤ２の電圧、ＶＧＨの電圧およびＶＧＬの電圧は、過電流処理回路２０に入力される。
この過電流処理回路２０は、後述する過電流検出部分、判定部分、リセット信号発生部分を持つ回路であり、ＶＤＤ２の電圧、ＶＧＨの電圧およびＶＧＬの電圧は、この過電流処理回路２０を経て水平駆動回路（ＨＳＣ）、垂直駆動回路（ＶＳＣ）に供給される。
過電流処理回路２０から出力されるＶＧＨＡの電圧は、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）をオンするために、薄膜トランジスタ（ＴＦＴ）のゲート電極に印加される正のバイアス電圧（ゲート駆動用正電源）として使用され、ＶＧＬＡは、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）をオフするために、薄膜トランジスタ（ＴＦＴ）のゲート電極に印加される負のバイアス電圧（ゲート駆動用負電源）として使用される。
ＶＤＤ２Ａの電圧は、ドレインドライバ１３０内の出力回路１５７のアンプ回路部（２７０）の電源電圧として使用される。
また、過電流処理回路２０から出力されるリセット信号（ＲＳＥＴ）は、垂直駆動回路（ＶＳＣ）の各ゲートドライバに入力される。
なお、この図６において、交流化タイミング信号（Ｍ）は省略している。
【００１６】
〈本発明の実施の形態の特徴とする過電流処理回路の構成〉
図７は、本実施の形態の過電流処理回路２０の回路構成を示す回路図である。
同図に示すように、ＶＤＤ２の電圧が供給される電源ラインには、過電流検出用の抵抗（ＲＤＤ２）が挿入され、同様に、ＶＧＨの電圧が供給される電源ラインには過電流検出用の抵抗（ＲＧＨ）が、ＶＧＬの電圧が供給される電源ラインには過電流検出用の抵抗（ＲＧＬ）が挿入される。
ここで、抵抗（ＲＧＨ）の高電圧側は、ＰＮＰトランジスタ（以下、単に、ＰＮＰと称する。）（ＴＧＨ）のエミツタ端子に、低電位側は、ＰＮＰ（ＴＧＨ）のベース端子に接続される。
なお、このＰＮＰ（ＴＧＨ）は、異常電流（過電流）が発生した時に、抵抗（ＲＧＨ）の両端に発生する電圧によってオンし、正常動作時の電流値の時は、オフする様に設定される。
ＰＮＰ（ＴＧＨ）のコレクタ端子は、２素子以上の抵抗（ＲＧＨＬ１，ＲＧＨＬ２）を介して接地電圧（ＧＮＤ）に接続される。
抵抗（ＲＧＨＬｌ，ＲＧＨＬ２）の接続部の電圧（ＶＧＨＬ）は、判定回路及びリセット信号発生回路を構成するノア回路（ＮＯＲ）に入力される。
ここで、抵抗（ＲＧＨＬｌ，ＲＧＨＬ２）の各抵抗値は、ＰＮＰ（ＴＧＨ）がオフの時に、ノア回路（ＮＯＲ）に入力される電圧（ＶＧＨＬ）がＬｏｗレベル（以下、単に、Ｌレベルと称する。）、ＰＮＰ（ＴＧＨ）がオンの時に、ノア回路（ＮＯＲ）に入力される電圧（ＶＧＨＬ）がＨｉｇｈレベル（以下、単に、Ｈレベルと称する。）となるように設定する。
ここでは、ノア回路（ＮＯＲ）は、ＶＤＤ２の電圧が供給される電源ラインに流れる過電流、ＶＧＨの電圧が供給される電源ラインに流れる過電流、およびＶＧＬの電圧が供給される電源ラインに流れる過電流を検出するために、３入力のノア回路が使用される。
【００１７】
また、ＶＤＤ２の電圧が供給される電源ラインの構成は、ＶＧＨの電圧が供給される電源ラインの構成と同じである。
ＶＧＬの電圧が供給される電源ラインの構成は、ＶＧＬの電圧が負電源であるため、ＮＰＮトランジスタ（以下、単に、ＮＰＮと称する。）（ＴＧＬ）を使用し、ＮＰＮ（ＴＧＬ）のコレクタ端子と正電源（ＶＤＤｌ）との間に、２素子以上の抵抗（ＲＧＬＬｌ，ＲＧＬＬ２）を接続する。
抵抗（ＲＧＬＬｌ，ＲＧＬＬ２）の接続点の電圧（ＶＧＬＬ）は、インバータ（ＩＮＶ）を介してノア回路（ＮＯＲ）に入力される。
ここで、抵抗（ＲＧＬＬｌ，ＲＧＬＬ２）の各抵抗値は、ＶＧＬの電圧が供給される電源ラインに流れる電流が正常動作時の電流値の時に、ＮＰＮ（ＴＧＬ）がオフし、インバータ（ＩＮＶ）に入力される電圧（ＶＧＨＬ）がＨレベル、負のバイアス電圧（ＶＧＬ）が供給される電源ラインに流れる電流が過電流時に、ＮＰＮ（ＴＧＬ）がオンし、インバータ（ＩＮＶ）に入力される電圧（ＶＧＨＬ）がＬレベルになるように設定する。
また、正電源（ＶＤＤｌ）は、ＮＰＮ（ＴＧＬ）がオン、オフすることで、インバータ（ＩＮＶ）の入力レベルを切替えられる電圧が発生できるものとする。
【００１８】
ノア回路（ＮＯＲ）から出力されるリセット信号（ＲＥＳＴ）は、ゲートドライバ１４０のリセット端子に入力される。
ゲートドライバ１４０は、リセット信号（ＲＳＥＴ）がＨレベルの場合に通常動作を行い、リセット信号（ＲＳＥＴ）がＬレベルの場合にシフトレジスタ回路のリセットを行う。
【００１９】
ＶＧＨの電圧が供給される電源ラインに流れる電流が正常動作時の電流値であれば、抵抗（ＲＧＨ）の両端の電圧は、ＰＮＰ（ＴＧＨ）をオンするまでにいたらず、ＰＮＰ（ＴＧＨ）はオフし、ノア回路（ＮＯＲ）に入力される電圧（ＶＧＨＬ）はＬレベルとなる。
同様に、ＶＤＤ２の電圧が供給される電源ラインに流れる電流が正常動作時の電流値であれば、抵抗（ＲＤＤ２）の両端の電圧は、ＰＮＰ（ＴＤＤ２）をオンするまでにいたらず、ＰＮＰ（ＴＤＤ２）はオフし、ノア回路（ＮＯＲ）に入力される電圧（ＶＤＤ２Ｌ）はＬレベルとなる。
同様に、ＶＧＬの電圧が供給される電源ラインに流れる電流が正常動作時の電流値であれば、抵抗（ＲＧＬ）の両端の電圧は、ＮＰＮ（ＴＧＬ）をオンするまでにいたらず、ＮＰＮ（ＴＧＬ）はオフし、電圧（ＶＧＬＬ）はＨレベルとなる。
この電圧（ＶＧＬＬ）はインバータ（ＩＮＶ）で反転されてノア回路（ＮＯＲ）に入力されるので、ノア回路（ＮＯＲ）に入力される電圧はＬレベルとなる。
したがって、ノア回路（ＮＯＲ）の各入力端子には全てＬレベルの信号が印加されるので、ノア回路（ＮＯＲ）から出力されるリセット信号（ＲＳＥＴ）はＨレベルとなり、ゲートドライバ１４０は通常動作を行う。
今、正のバイアス電圧（ＶＧＨ）が供給される電源ラインに過電流（Ｉ）が流れた場合、抵抗（ＲＧＨ）の両端には、（Ｉ×抵抗（ＲＧＨ））の電圧が発生する。
この電圧が、ＰＮＰ（ＴＧＨ）のスレシホールドレベル以上になると、ＰＮＰ（ＴＧＨ）がオンし、抵抗（ＲＧＨＬｌ，ＲＧＨＬ２）に電流が流れる。
これにより、電圧（ＶＧＨＬ）がＨレベルとなり、ノア回路（ＮＯＲ）から出力されるリセット信号（ＲＳＥＴ）はＬレベルとなり、ゲートドライバ１４０内のシフトレジスタ回路が初期化される。
なお、前記説明では、ＶＧＨの電圧が供給される電源ラインに過電流が流れる場合について説明したが、ＶＤＤ２の電圧あるいはＶＧＬの電圧が供給される電源ラインに過電流が流れる場合でも同様である。
【００２０】
〈本発明実施の形態のゲートドライバの構成〉
図８は、本実施の形態のゲートドライバ１４０の概略構成示すブロック図である。
本実施の形態ゲートドライバ１４０のシフトレジスタ回路１６１は、フレーム開始指示信号（ＦＬＭ）あるいは前段からのスタートパルス（キャリー信号）（ＬＩＮ）が入力されると、表示制御装置１１０から入力されるクロック（ＣＬ３）に基づいて、ゲート信号線（Ｇ）を順次選択する走査信号を出力する。
この走査信号は、レベルシフト回路１６２を介してゲート信号線駆動回路１６３に入力される。
ゲート信号線駆動回路１６３は、走査信号により選択されたゲート信号線（Ｇ）に（ＶＧＨＡ）の電圧を、また非選択のゲート信号線（Ｇ）に（ＶＧＬＡ）の電圧を供給する。
また、シフトレジスタ回路１６１は、前記したように、リセット信号（ＲＳＥＴ）がＨレベルの場合に通常動作を行い、リセット信号（ＲＳＥＴ）がＬレベルの場合にリセット（初期化）される。
通常、ＴＦＴ方式の液晶表示モジュールでは、ゲート信号線（Ｇ）は、線順次駆動方法により駆動されるため、同一時刻中に選択されるゲート信号線（Ｇ）は１ラインのみである。
今、例えば、外部入力信号、または、表示制御装置１１０の誤動作により、フレーム開始指示信号（ＦＬＭ）が通常以上出力されると、異常パルスを取込んだ垂直駆動回路（ＶＳＣ）は、同一時刻中に複数のゲート信号線（Ｇ）を選択する走査信号を出力する。
これにより、ＶＧＨ，ＶＧＬ，ＶＤＤ２が供給される電源ラインから見ると過負荷状態が発生し、過電流が流れる。
しかしながら、この場合に、前記したように、直ちに過電流処理回路２０内のリセット信号発生回路からリツセット信号が垂直駆動回路（ＶＳＣ）に印加され、これにより垂直走査回路（ＶＳＣ）内のシフトレジスタ回路１６１がリセットされるため、ゲート非選択状態になり複数選択状態が解除される。この時点で過電流は流れなくなる。
そして、この後、フレーム開始指示信号（ＦＬＭ）あるいは前段からのスタートパルス（キャリー信号）（ＬＩＮ）が入力されると、各ゲートドライバ１４０は通常動作を行う。
以上説明したように、本実施の形態によれば、電源をシャットダウンさせずに過電流を回避できる。
【００２１】
〈本発明の実施の形態の過電流処理回路の他の回路構成〉
図９、図１０は、本実施の形態の過電流処理回路の他の回路構成を示す回路図である。
図９（ａ）に示す過電流処理回路２０は、リセットＩＣ（ＲＥＳＩＣ１，ＲＥＳＩＣ２）を用いて過電流を検出するようにしたものである。
また、図９（ｂ）に示す過電流処理回路２０は、ツェナーダイオード（ＺＤ１，ＺＤ２）を用いて過電流を検出するようにしたものである。
図１０（ａ）に示す過電流処理回路２０は、より簡単な回路構成として、単に分割抵抗（Ｒ１ないしＲ４）を用いて過電流を検出するようにしたものである。
また、図１０（ｂ）に示す過電流処理回路２０は、分割抵抗（Ｒ１ないしＲ４）により分圧された電圧と、分割抵抗（Ｒｆ１ないしＲｆ４）により生成される参照電圧（Ｖｒｅｆ１，Ｖｒｅｆ２）とを、比較器（ＣＯＭ１，ＣＯＭ２）により比較して過電流を検出するようにしたものである。
また、図９、図１０において過電流発生時ＶＤＤ２，ＶＧＨの電圧が低下する仕様の電源であれば、検出抵抗ＲＤＤ２，ＲＧＨ，ＲＧＬは必ずしも必要でない。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００２２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、正常動作時の走査信号線以外の走査信号線が選択された場合に、電源をシャットダウンさせることなく、過電流により内部回路を保護することが可能となる。
【図面の簡単な説明】
【図１】本発明が適用されるＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。
【図２】図１に示す液晶表示パネルの一例の等価回路を示す図である。
【図３】図１に示す液晶表示パネルの他の例の等価回路を示す図である。
【図４】図１に示すドレインドライバの一例の概略構成示すブロック図である。
【図５】図４に示す出力回路の回路構成を示す回路図である。
【図６】本発明の実施の形態の液晶表示モジュールの概略構成を示すブロック図である。
【図７】本発明の実施の形態の過電流処理回路の回路構成を示す回路図である。
【図８】本発明の実施の形態のゲートドライバの概略構成示すブロック図である。
【図９】本発明の実施の形態の過電流処理回路の他の回路構成を示す回路図である。
【図１０】本発明の実施の形態の過電流処理回路の他の回路構成を示す回路図である。
【符号の説明】
１０…液晶表示パネル（ＴＦＴ−ＬＣＤ）、２０…過電流処理回路、１００…インタフェース部、１１０…表示制御装置、１２０…電源回路、１２１，１２２…電圧生成回路、１２３…コモン電極電圧生成回路、１２４…ゲート電極電圧生成回路、１３０…ドレインドライバ、１３１，１３２，１３４，１３５，１４１，１４２…信号線、１３３…表示データのバスライン、１４０…ゲートドライバ、１５１ａ，１５１ｂ…階調電圧生成回路、１５２…制御回路、１５３，１６１…シフトレジスタ回路、１５４…入力レジスタ回路、１５５…ストレージレジスタ回路、１５６，１６２…レベルシフト回路、１５７…出力回路、１５８ａ，１５８ｂ…電圧バスライン、１６３…ゲート信号線駆動回路、２６０…デコーダ部、２７０…アンプ回路部、Ｄ…ドレイン信号線（映像信号線または垂直信号線）、Ｇ…ゲート信号線（走査信号線または水平信号線）、ＩＴＯ１…画素電極、ＩＴＯ２…コモン電極、ＣＯＭ…共通信号線、ＴＦＴ…薄膜トランジスタ、ＣLC…液晶容量、ＣＳＴＧ…保持容量、ＣADD…付加容量、ＮＯＲ…ノア回路、ＩＮＶ…インバータ、Ｒ，Ｒｆ，ＲＧＨ，ＲＤＤ２，ＲＧＬ，ＲＤ…抵抗、ＴＧＨ，ＴＤＤ２…ＰＮＰトランジスタ、ＴＧＬ…ＮＰＮトランジスタ、ＲＥＳＩＣ…リセットＩＣ、ＺＤ…ツェナーダイオード、ＣＯＭ…比較器。
Claims (4)
- 複数の画素と、前記複数の画素に選択走査電圧、あるいは非選択走査電圧を印加する複数の走査信号線とを有する液晶表示素子と、
前記各走査信号線に、選択走査電圧あるいは非選択走査電圧を供給する走査信号線駆動手段と、
前記走査信号線駆動手段に前記選択走査電圧および非選択走査電圧を供給する電源回路と、
正常動作時の走査信号線以外の走査信号線が選択された場合に、リセット信号を出力し、前記走査信号線駆動手段を初期化する異常動作検出手段とを備え、
前記異常動作検出手段は、前記電源回路から前記走査信号線駆動手段に前記選択走査電圧を供給する電源ラインに流れる電流値を検出する電流検出手段と、前記電流検出手段により検出された電流値が所定の電流値以上の場合に前記リセット信号を出力するリセット信号出力手段とを有することを特徴とする液晶表示装置。 - 複数の画素と、前記複数の画素に選択走査電圧、あるいは非選択走査電圧を印加する複数の走査信号線とを有する液晶表示素子と、
前記各走査信号線に、選択走査電圧あるいは非選択走査電圧を供給する走査信号線駆動手段と、
前記走査信号線駆動手段に前記選択走査電圧および非選択走査電圧を供給する電源回路と、
正常動作時の走査信号線以外の走査信号線が選択された場合に、リセット信号を出力し、前記走査信号線駆動手段を初期化する異常動作検出手段とを備え、
前記異常動作検出手段は、前記電源回路から前記走査信号線駆動手段に前記非選択走査電圧を供給する電源ラインに流れる電流を検出する電流検出手段と、前記電流検出手段により検出された電流値が所定の電流値以上の場合に前記リセット信号を出力するリセット信号出力手段とを有することを特徴とする液晶表示装置。 - 前記走査信号線駆動手段は、前記異常動作検出手段からのリセット信号により初期化されるシフトレジスタ回路を有することを特徴とする請求項１または請求項２に記載の液晶表示装置。
- 前記電流検出手段は、前記電源ラインに直列に接続される抵抗素子であり、
前記リセット信号出力手段は、前記抵抗素子の両端に生じる電圧が所定の電圧値以上の場合に、前記リセット信号を出力することを特徴とする請求項１または請求項２に記載の液晶表示装置。
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