【０００１】
【発明の属する技術分野】
本発明は、液晶ディスプレイや、ＭＯＳ型固体撮像装置を駆動するためのシフトレジスタに使用して、低電圧で駆動できる信号伝送回路に関するものである。
【０００２】
【従来の技術】
図９は、従来のＭＯＳ型イメージセンサの一構成例を示す図である。図９において、フォトダイオード１、転送トランジスタ２、リセットトランジスタ３、および増幅トランジスタ４からなる単位画素が二次元状に配列されて感光領域５が構成されている。６は列方向に画素を選択する通常駆動用垂直シフトレジスタ（Ｓ／Ｒ１）、７は電子シャッター用垂直シフトレジスタ（Ｓ／Ｒ２）、８は行方向に画素を選択する水平シフトレジスタ、９は、通常駆動用垂直シフトレジスタ６、電子シャッター用垂直シフトレジスタ７、および水平シフトレジスタ８に必要なパルスを供給するタイミングパルス発生回路である。
【０００３】
図１０は、図９の通常駆動用垂直シフトレジスタ６および電子シャッター用垂直シフトレジスタ７の入出力関係を示す概略構成図である。図１０に示すように、通常駆動用垂直シフトレジスタ６には、駆動パルスＶ１、Ｖ２およびスタートパルスＶＳＴ１が供給され、電子シャッター用垂直シフトレジスタ７には、駆動パルスＶ１、Ｖ２およびスタートパルスＶＳＴ２が供給される。
【０００４】
図１１は、ｎ型ＭＯＳトランジスタを用いてダイナミックロジック型で構成した通常駆動用垂直シフトレジスタ６および電子シャッター用垂直シフトレジスタ７の内部回路図である。図１１において、通常駆動用垂直シフトレジスタ６のトランジスタＭ１のドレインにスタートパルスＶＳＴ１が入力され、同時に駆動パルスＶ２がトランジスタＭ１のゲート電極に入った場合に、通常駆動用垂直シフトレジスタ６がシフト動作をスタートする。また、電子シャッター用垂直シフトレジスタ７は、通常駆動用垂直シフトレジスタ６と同一の構成をとり、トランジスタＭ２のドレインにスタートパルスＶＳＴ２が入力され、同時に駆動パルスＶ２がゲート電極に入った場合に、電子シャッター用垂直シフトレジスタ７がシフト動作をスタートする。
【０００５】
図１２は、駆動パルスＶ２、スタートパルスＶＳＴ１、ＶＳＴ２のタイミングチャートである。図１２に示すように、通常駆動用垂直シフトレジスタ６は、時間期間Ｔ１でスタートパルスＶＳＴ１および駆動パルスＶ２が共に「Ｈｉｇｈ」レベルとなり、スタートパルスＶＳＴ１の電圧レベルがトランジスタＭ１を通って初段のコンデンサＣ１に蓄えられ、通常駆動用垂直シフトレジスタ６がスタートする。この時間期間Ｔ１の後に、スタートパルスＶＳＴ１が「Ｌｏｗ」レベルになる前に、駆動パルスＶ２を「Ｌｏｗ」レベルにすることで、初段コンデンサＣ１に蓄えられた電荷が保持されることとなる。
【０００６】
同様に、電子シャッター用垂直シフトレジスタ７は、時間期間Ｔ２でスタートパルスＶＳＴ２および駆動パルスＶ２が共に「Ｈｉｇｈ」レベルとなり、スタートパルスＶＳＴ２の電圧レベルがトランジスタＭ２を通って初段のコンデンサＣ２に蓄えられ、電子シャッター用垂直シフトレジスタ７がスタートする。この時間期間Ｔ２の後に、スタートパルスＶＳＴ２が「Ｌｏｗ」レベルになる前に、駆動パルスＶ２を「Ｌｏｗ」レベルにすることで、初段コンデンサＣ２に蓄えられた電荷が保持されることとなる。
【０００７】
【発明が解決しようとする課題】
このように、従来のＭＯＳ型イメージセンサでは、通常駆動と電子シャッター駆動に対して、それぞれ通常駆動用垂直シフトレジスタ（Ｓ／Ｒ１）６および電子シャッター用垂直シフトレジスタ（Ｓ／Ｒ２）７の２種類が必要で、その２つのシフトレジスタに、駆動パルスＶ１、Ｖ２は共通に供給されているが、スタートパルスについては、各シフトレジスタのスタート時間が異なるため、別々のスタートパルスＶＳＴ１、ＶＳＴ２を供給する必要がある。
【０００８】
しかしながら、チップ面積の縮小化を行う場合、回路の削減やパルス数の削減が必須となってくる。特に、ＭＯＳ型イメージセンサ内にタイミングパルス発生回路９を持たない場合は、外部からパルスを供給するための端子数が増加するため、パルス数の削減は、チップ面積の縮小化にとって不可欠である。
【０００９】
本発明は、かかる点に鑑みてなされたものであり、その目的は、外部から供給するパルス数を削減して、チップ面積の縮小化を図った固体撮像装置を提供することにある。
【００１０】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の信号伝送回路は、複数のシフトレジスタのうち、少なくとも２つのシフトレジスタに対して、１つのスタートパルスが共通に供給され、タイミングの異なる複数の駆動パルスのそれぞれが供給されて、スタートパルスに対する複数の駆動パルスの各タイミングによって、少なくとも２つのシフトレジスタをそれぞれ異なるタイミングでスタートさせることを特徴とする。
【００１１】
前記の目的を達成するため、本発明に係る第２の信号伝送回路は、１つのシフトレジスタに対して、少なくとも２つの入力部が設けられ、それぞれの入力部に共通の１つのスタートパルスとタイミングの異なる複数の駆動パルスのそれぞれが供給され、スタートパルスに対する複数の駆動パルスの各タイミングによって、１つのシフトレジスタを異なるタイミングでスタートさせることを特徴とする。
【００１２】
第１の信号伝送回路において、少なくとも２つのシフトレジスタのそれぞれは、スタートパルスがソースまたはドレインに供給され、複数の駆動パルスのうち対応する駆動パルスがゲートに供給されるトランジスタを備えることが好ましい。
【００１３】
第２の信号伝送回路において、少なくとも２つの入力部の各々は、スタートパルスがソースまたはドレインに供給され、複数の駆動パルスのうち対応する駆動パルスがゲートに供給されるトランジスタを備えることが好ましい。
【００１４】
上記構成の場合、トランジスタはｎ型ＭＯＳトランジスタであり、スタートパルスの立ち下がりタイミングは駆動パルスの立ち下がりタイミングよりも遅いことが好ましく、または、トランジスタはｐ型ＭＯＳトランジスタであり、スタートパルスの立ち上がりタイミングは駆動パルスの立ち上がりタイミングよりも遅いことが好ましい。
【００１５】
また、第１の信号伝送回路において、少なくとも２つのシフトレジスタのそれぞれは、スタートパルスがゲートに供給され、複数の駆動パルスのうち対応する駆動パルスがソースまたはドレインに供給されるトランジスタを備えることが好ましい。
【００１６】
また、第２の信号伝送回路において、少なくとも２つの入力部の各々は、スタートパルスがゲートに供給され、複数の駆動パルスのうち対応する駆動パルスがソースまたはドレインに供給されるトランジスタを備えることが好ましい。
【００１７】
上記構成の場合、トランジスタはｎ型ＭＯＳトランジスタであり、スタートパルスの立ち下がりタイミングは駆動パルスの立ち下がりタイミングよりも早いことが好ましく、または、トランジスタはｐ型ＭＯＳトランジスタであり、スタートパルスの立ち上がりタイミングは駆動パルスの立ち上がりタイミングよりも早いことが好ましい。
【００１８】
第１の信号伝送回路の構成によれば、１つのスタートパルス中に、異なるタイミングで複数のシフトレジスタを個別にスタートできるパルスタイミングを設けている。これにより、多数のシフトレジスタを一括管理できるとともに、複数のスタートパルスを発生する回路を削減することができる。また、第１の信号伝送回路をタイミングパルス発生回路が内蔵されていないＭＯＳ型固体撮像装置およびそれを用いたカメラ、液晶表示装置に適用した場合は、外部から供給するスタートパルスの数を削減できるため、外部パッケージの端子数を削減することができる。
【００１９】
第２の信号伝送回路の構成によれば、１つのスタートパルス中に、異なるタイミングで複数の駆動をスタートできるパルスタイミングを設けている。これより、複数の入力部を一括管理できるとともに、複数のスタートパルスを発生する回路を削減することができる。また、第２の信号伝送回路をタイミングパルス発生回路が内蔵されていないＭＯＳ型固体撮像装置、それを用いたカメラ、液晶表示装置に適用した場合は、外部から供給するスタートパルスの数を削減できるため、外部パッケージの端子数を削減することができる。
【００２０】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照して説明する。なお、以下の実施形態では、本発明に係る信号伝送回路をＭＯＳ型固体撮像装置に適用した場合を例にあげて説明する。
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＭＯＳ型固体撮像装置における通常駆動用垂直シフトレジスタ（Ｓ／Ｒ１）１６および電子シャッター用垂直シフトレジスタ（Ｓ／Ｒ２）１７の全体構成図である。図１において、各シフトレジスタは、２つの駆動パルスＶ１、Ｖ２、および１つのスタートパルスＶＳＴ１の３つのパルスで駆動され、スタートパルスＶＳＴ１は２つのシフトレジスタで共通に用いられている。
【００２２】
図２は、ｎ型ＭＯＳトランジスタを用いてダイナミックロジック型で構成した通常駆動用垂直シフトレジスタ１６および電子シャッター用垂直シフトレジスタ１７の内部回路図である。図２において、通常駆動用垂直シフトレジスタ１６は、スタートパルスＶＳＴ１と駆動パルスＶ１が共に「Ｈｉｇｈ」レベルの期間に、トランジスタＭ１を通して、コンデンサＣ１に「Ｈｉｇｈ」レベルの電圧が加わり、シフト動作をスタートさせる。電子シャッター用垂直シフトレジスタ１７は、スタートパルスＶＳＴ１と駆動パルスＶ２が共に「Ｈｉｇｈ」レベルの期間に、トランジスタＭ２を通して、容量Ｃ２に「Ｈｉｇｈ」レベルの電圧が加わり、シフト動作をスタートさせる。
【００２３】
図３は、駆動パルスＶ１、Ｖ２およびスタートパルスＶＳＴ１のタイミングチャートである。図３に示すように、通常駆動用垂直シフトレジスタ６では、時間期間Ｔ１でスタートパルスＶＳＴ１および駆動パルスＶ１が共に「Ｈｉｇｈ」レベルとなり、スタートパルスＶＳＴ１の電圧レベルがトランジスタＭ１を通って初段のコンデンサＣ１に蓄えられ、シフト動作がスタートする。この時間期間Ｔ１のすぐ後において、スタートパルスＶＳＴ１が「Ｌｏｗ」レベルになる前に、駆動パルスＶ１を「Ｌｏｗ」レベルにすることで、コンデンサＣ１に蓄えられた「Ｈｉｇｈ」レベル電荷が保持され、ダイナミックロジックが動作することとなる。
【００２４】
同様に、電子シャッター用垂直シフトレジスタ１７では、時間期間Ｔ２でスタートパルスＶＳＴ１および駆動パルスＶ２が共に「Ｈｉｇｈ」レベルとなり、スタートパルスＶＳＴ１の電圧レベルがトランジスタＭ２を通って初段のコンデンサＣ２に蓄えられ、シフト動作がスタートする。この時間期間Ｔ２のすぐ後において、スタートパルスＶＳＴ１が「Ｌｏｗ」レベルになる前に、駆動パルスＶ２を「Ｌｏｗ」レベルにすることで、コンデンサＣ２に蓄えられた「Ｈｉｇｈ」レベル電荷が保持され、ダイナミックロジックが動作することとなる。
【００２５】
このように、各シフトレジスタにおいて、スタートパルスＶＳＴ１がドレインに印加される初段のトランジスタＭ１、Ｍ２のそれぞれのゲートに印加される駆動パルスＶ１とＶ２が異なるように構成することと、１つのスタートパルスＶＳＴ１中に、異なる時間に複数のシフトレジスタを個別にスタートできるパルスタイミングを設けることで、各シフトレジスタのスタート時間を異なるように設定できる。
【００２６】
したがって、通常駆動用垂直シフトレジスタ１６および電子シャッター用垂直シフトレジスタ１７の駆動においては、駆動パルスＶ１、Ｖ２が共通で利用されるだけでなく、スタートパルスＶＳＴ１も共通に利用することができる。これにより、１つのスタートパルスＶＳＴ１は、多数のシフトレジスタを一括管理するとともに、複数のスタートパルスを発生する回路が削減でき、チップ面積の縮小化を図ることができる。また、タイミングパルス発生回路が内蔵されていないＭＯＳ型固体撮像装置では、外部から供給するスタートパルスの数を削減できるため、外部パッケージの端子数を削減することができる。
【００２７】
（第２の実施形態）
図４は、本発明の第２の実施形態に係るＭＯＳ型固体撮像装置におけるｎ型ＭＯＳトランジスタを用いてダイナミックロジック型で構成した通常駆動用垂直シフトレジスタ１６および電子シャッター用垂直シフトレジスタ１７の内部回路図である。本実施形態が第１の実施形態と異なる点は、各シフトレジスタにおいて、初段のトランジスタＭ１、Ｍ２のゲートにスタートパルスが共通に供給され、初段のトランジスタＭ１、Ｍ２のドレインにそれぞれタイミングが異なる駆動パルスがＶ１、Ｖ２が供給される点にある。
【００２８】
このように構成された各シフトレジスタの動作について、図５のタイミングチャートを用いて説明する。
【００２９】
通常駆動用垂直シフトレジスタ１６は、時間期間Ｔ１でスタートパルスＶＳＴ１および駆動パルスＶ１が共に「Ｈｉｇｈ」となり、駆動パルスＶ１の「Ｈｉｇｈ」レベル電圧がトランジスタＭ１を通って初段のコンデンサＣ１に蓄えられ、シフト動作をスタートさせる。この時間期間Ｔ１のすぐ後において、駆動パルスＶ１が「Ｌｏｗ」レベルになる前に、スタートパルスＶＳＴ１を「Ｌｏｗ」レベルにすることで、コンデンサＣ１に蓄えられた「Ｈｉｇｈ」レベル電荷が保持され、ダイナミックロジックが動作することとなる。
【００３０】
同様に、電子シャッター用垂直シフトレジスタ１７は、時間期間Ｔ２でスタートパルスＶＳＴ１および駆動パルスＶ２が共に「Ｈｉｇｈ」レベルとなり、駆動パルスＶ２の「Ｈｉｇｈ」レベル電圧がトランジスタＭ２を通って初段のコンデンサＣ２に蓄えられ、シフト動作がスタートする。この時間期間Ｔ２のすぐ後において、駆動パルスＶ２が「Ｌｏｗ」レベルになる前に、スタートパルスＶＳＴ１を「Ｌｏｗ」レベルにすることで、コンデンサＣ２に蓄えられた「Ｈｉｇｈ」レベル電荷が保持され、ダイナミックロジックが動作することとなる。
【００３１】
このように、各シフトレジスタにおいて、スタートパルスＶＳＴ１がゲートに印加される初段のトランジスタＭ１、Ｍ２のそれぞれのドレインに印加される駆動パルスＶ１とＶ２が異なるように構成することと、１つのスタートパルスＶＳＴ１中に、異なる時間で複数のシフトレジスタを個別にスタートできるパルスタイミングを設けることで、各シフトレジスタのスタート時間を異なるように設定できる。
【００３２】
したがって、通常駆動用垂直シフトレジスタ１６および電子シャッター用垂直シフトレジスタ１７の駆動においては、駆動パルスＶ１、Ｖ２が共通で利用されるだけでなく、スタートパルスＶＳＴ１も共通に利用することができる。これより、１つのスタートパルスＶＳＴ１は、多数のシフトレジスタを一括管理するとともに、複数のスタートパルスを発生する回路が削減でき、チップ面積の縮小化を図ることができる。また、タイミングパルス発生回路が内蔵されていないＭＯＳ型固体撮像装置では、外部から供給するスタートパルスの数を削減できるため、外部パッケージの端子数を削減することができる。
【００３３】
（第３の実施形態）
図６は、本発明の第３の実施形態に係るＭＯＳ型固体撮像装置における通常駆動と電子シャッター駆動兼用の１つのシフトレジスタ６１の全体構成図である。シフトレジスタ６１は、２つの駆動パルスＶ１、Ｖ２および１つのスタートパルスＶＳＴ１の３つのパルスで駆動され、スタートパルスＶＳＴ１は２つの入力部（ＩＮ−１、ＩＮ−２）６２、６３で共通に用いられている。
【００３４】
図７は、ｎ型ＭＯＳトランジスタを用いてダイナミックロジック型で構成したシフトレジスタ６１の内部回路図である。図７において、入力部６２は、通常駆動用にシフトレジスタ６１のスタートパルスＶＳＴＮを発生させる役割を持ち、入力部６３は、電子シャッター駆動用にシフトレジスタ６１のスタートパルスＶＳＴＳを発生させる役割を持つ。
【００３５】
入力部６２では、スタートパルスＶＳＴ１と駆動パルスＶ１が共に「Ｈｉｇｈ」レベルの期間に、トランジスタＭ１を通してコンデンサＣ１に「Ｈｉｇｈ」レベルの電圧が加わり、通常駆動用としてシフトレジスタ６１がスタートする。また、入力部６３では、スタートパルスＶＳＴ１と駆動パルスＶ２が共に「Ｈｉｇｈ」レベルの期間に、トランジスタＭ２を通してコンデンサＣ２に「Ｈｉｇｈ」レベルの電圧が加わり、電子シャッター駆動用としてシフトレジスタ６１がスタートする。なお、駆動パルスＶ１、Ｖ２およびスタートパルスＶＳＴ１のタイミング関係は、図３のタイミングチャートに示す通りである。
【００３６】
このように、各入力部において、スタートパルスＶＳＴ１がドレインに印加されるトランジスタＭ１、Ｍ２のそれぞれのゲートに印加される駆動パルスＶ１とＶ２が異なるように構成することと、１つのスタートパルスＶＳＴ１中に、異なる時間で複数のシフトレジスタを個別にスタートできるパルスタイミングを設けることで、各入力部のスタート時間を異なるように設定できる。
【００３７】
したがって、通常駆動時と電子シャッター駆動時に共通のシフトレジスタで駆動できると共に、入力部６２、６３の駆動においては、スタートパルスＶＳＴ１も共通に利用することができる。これによって、シフトレジスタ数の低減とスタートパルスの共通化により、複数のスタートパルスを発生する回路が削減でき、チップ面積の縮小化を図ることができる。また、タイミングパルス発生回路が内蔵されていないＭＯＳ型固体撮像装置では、外部から供給するスタートパルスの数を削減できるため、外部パッケージの端子数を削減することができる。
【００３８】
（第４の実施形態）
図８は、本発明の第４の実施形態に係るＭＯＳ型固体撮像装置におけるｎ型ＭＯＳトランジスタを用いてダイナミックロジック型で構成した通常駆動と電子シャッター駆動兼用のシフトレジスタ６１の内部回路図である。本実施形態が第３の実施形態と異なる点は、各入力部において、トランジスタＭ１、Ｍ２のゲートにスタートパルスが共通に供給され、トランジスタＭ１、Ｍ２のドレインにそれぞれタイミングが異なる駆動パルスがＶ１、Ｖ２が供給される点にある。なお、駆動パルスＶ１、Ｖ２およびスタートパルスＶＳＴ１のタイミング関係は、図５のタイミングチャートに示す通りであるので、動作説明については省略する。
【００３９】
このように、各入力部６２、６３において、スタートパルスＶＳＴ１がゲート電極に印加されるトランジスタＭ１、Ｍ２のそれぞれのドレインに印加される駆動パルスＶ１とＶ２が異なるように構成することと、１つのスタートパルスＶＳＴ１中に、異なる時間で複数のシフトレジスタを個別にスタートできるパルスタイミングを設けることで、各入力部のスタート時間を異なるように設定できる。
【００４０】
したがって、標準駆動時と電子シャッター駆動時に共通のシフトレジスタで駆動できると共に、入力部６２、６３の駆動においては、スタートパルスＶＳＴ１も共通に利用することができる。これによって、シフトレジスタ数の低減とスタートパルスの共通化により、複数のスタートパルスを発生する回路が削減でき、チップ面積の縮小化を図ることができる。また、タイミングパルス発生回路が内蔵されていないＭＯＳ型固体撮像装置では、外部から供給するスタートパルスの数を削減できるため、外部パッケージの端子数を削減することができる。
【００４１】
なお、本発明の第１から第４の実施形態では、２つの駆動パルスＶ１、Ｖ２を用いた場合を例に上げて説明したが、駆動パルスが３つ以上の場合でも、シフトレジスタのスタートパルスを共通に使うことができ、駆動パルス数が多い場合は、複数のスタートパルスを発生する回路部の削減および端子数削減の効果が更に大きくなる。
【００４２】
また、本発明の第１から第４の実施形態では、垂直シフトレジスタ６および電子シャッター用垂直シフトレジスタ７を、ｎ型ＭＯＳトランジスタを用いて構成したが、ｐ型ＭＯＳトランジスタを用いて構成しても、同様の効果を奏する。
【００４３】
また、本発明の第１から第４の実施形態では、固体撮像装置の垂直の行を選択するシフトレジスタの構成例を示したが、固体撮像装置の水平アドレスを選択するシフトレジスタにおいても用いることができる。また、液晶表示装置などにおいて、水平方向および垂直方向のアドレスを決定するシフトレジスタとしても、同様の効果を実現することが出来る。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、複数のスタートパルスを発生する回路が削減でき、チップ面積の縮小化を図ることができる。また、本発明の信号伝送回路をタイミングパルス発生回路が内蔵されていないＭＯＳ型固体撮像装置およびそれを用いたカメラ、液晶表示装置に適用した場合は、外部から供給するスタートパルスの数を削減できるため、外部パッケージの入力端子数を削減することができる。これによって、ＭＯＳ型固体撮像装置の小型化を実現することができ、産業上極めて有用である。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るＭＯＳ型固体撮像装置における通常駆動用垂直シフトレジスタ（Ｓ／Ｒ１）１６および電子シャッター用垂直シフトレジスタ（Ｓ／Ｒ２）１７の全体構成図
【図２】 本発明の第１の実施形態に係るＭＯＳ型固体撮像装置における通常駆動用垂直シフトレジスタ（Ｓ／Ｒ１）１６および電子シャッター用垂直シフトレジスタ（Ｓ／Ｒ２）１７の内部回路図
【図３】 図２の各シフトレジスタに供給されるパルスのタイミングチャート
【図４】 本発明の第２の実施形態に係るＭＯＳ型固体撮像装置における通常駆動用垂直シフトレジスタ（Ｓ／Ｒ１）１６および電子シャッター用垂直シフトレジスタ（Ｓ／Ｒ２）１７の内部回路図
【図５】 図４の各シフトレジスタに供給されるパルスのタイミングチャート
【図６】 本発明の第３の実施形態に係るＭＯＳ型固体撮像装置における通常駆動と電子シャッター駆動兼用のシフトレジスタ６１の全体構成図
【図７】 本発明の第３の実施形態に係るＭＯＳ型固体撮像装置における通常駆動と電子シャッター駆動兼用のシフトレジスタ６１の内部回路図
【図８】 本発明の第４の実施形態に係るＭＯＳ型固体撮像装置における通常駆動と電子シャッター駆動兼用のシフトレジスタ６１の内部回路図
【図９】 従来のＭＯＳ型イメージセンサの一構成例を示す図
【図１０】 従来の通常駆動用垂直シフトレジスタ６および電子シャッター用垂直シフトレジスタ７の全体構成図
【図１１】 従来の通常駆動用垂直シフトレジスタ６および電子シャッター用垂直シフトレジスタ７の内部回路図
【図１２】 図１１の各シフトレジスタに供給されるパルスのタイミングチャート
【符号の説明】
１ フォトダイオード
２ 転送トランジスタ
３ リセットトランジスタ
４ 増幅トランジスタ
５ 感光領域
６、１６ 通常駆動用垂直シフトレジスタ
７、１７ 電子シャッター用垂直シフトレジスタ
８ 水平シフトレジスタ
９ タイミングパルス発生回路
６１ 通常駆動と電子シャッター駆動兼用のシフトレジスタ
６２、６３ 入力部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a signal transmission circuit that can be used for a liquid crystal display or a shift register for driving a MOS type solid-state imaging device and can be driven at a low voltage.
[0002]
[Prior art]
FIG. 9 is a diagram showing a configuration example of a conventional MOS image sensor. In FIG. 9, unit pixels each including a photodiode 1, a transfer transistor 2, a reset transistor 3, and an amplification transistor 4 are two-dimensionally arranged to form a photosensitive region 5. 6 is a normal drive vertical shift register (S / R1) for selecting pixels in the column direction, 7 is an electronic shutter vertical shift register (S / R2), 8 is a horizontal shift register for selecting pixels in the row direction, and 9 is These are timing pulse generation circuits for supplying necessary pulses to the normal drive vertical shift register 6, the electronic shutter vertical shift register 7, and the horizontal shift register 8.
[0003]
FIG. 10 is a schematic configuration diagram showing the input / output relationship of the normal drive vertical shift register 6 and the electronic shutter vertical shift register 7 of FIG. As shown in FIG. 10, the normal driving vertical shift register 6 is supplied with driving pulses V1, V2 and a start pulse VST1, and the electronic shutter vertical shift register 7 is supplied with driving pulses V1, V2 and a start pulse VST2. Supplied.
[0004]
FIG. 11 is an internal circuit diagram of a normal drive vertical shift register 6 and an electronic shutter vertical shift register 7 configured in a dynamic logic type using n-type MOS transistors. In FIG. 11, when the start pulse VST1 is input to the drain of the transistor M1 of the normal drive vertical shift register 6 and at the same time the drive pulse V2 enters the gate electrode of the transistor M1, the normal drive vertical shift register 6 performs the shift operation. Start. Further, the electronic shutter vertical shift register 7 has the same configuration as the normal drive vertical shift register 6, and when the start pulse VST2 is input to the drain of the transistor M2 and the drive pulse V2 enters the gate electrode at the same time, The electronic shutter vertical shift register 7 starts the shift operation.
[0005]
FIG. 12 is a timing chart of the drive pulse V2 and the start pulses VST1 and VST2. As shown in FIG. 12, in the normal drive vertical shift register 6, the start pulse VST1 and the drive pulse V2 are both at the “High” level in the time period T1, and the voltage level of the start pulse VST1 passes through the transistor M1 and is the first stage capacitor. The normal drive vertical shift register 6 is stored in C1. After this time period T1, before the start pulse VST1 becomes the “Low” level, the drive pulse V2 is set to the “Low” level, whereby the charge stored in the first stage capacitor C1 is held.
[0006]
Similarly, in the electronic shutter vertical shift register 7, both the start pulse VST2 and the drive pulse V2 become “High” level during the time period T2, and the voltage level of the start pulse VST2 is stored in the capacitor C2 in the first stage through the transistor M2. Then, the electronic shutter vertical shift register 7 starts. After this time period T2, before the start pulse VST2 becomes “Low” level, the drive pulse V2 is set to “Low” level, whereby the electric charge stored in the first stage capacitor C2 is held.
[0007]
[Problems to be solved by the invention]
As described above, in the conventional MOS type image sensor, the normal drive vertical shift register (S / R1) 6 and the electronic shutter vertical shift register (S / R2) 7 are respectively used for the normal drive and the electronic shutter drive. The drive pulses V1 and V2 are commonly supplied to the two shift registers, but the start pulses are supplied with different start pulses VST1 and VST2 because the start times of the shift registers are different. There is a need to.
[0008]
However, when reducing the chip area, it is essential to reduce the number of circuits and the number of pulses. In particular, when the timing pulse generation circuit 9 is not provided in the MOS type image sensor, the number of terminals for supplying pulses from the outside increases, so that the reduction in the number of pulses is indispensable for reducing the chip area.
[0009]
The present invention has been made in view of this point, and an object of the present invention is to provide a solid-state imaging device in which the number of pulses supplied from the outside is reduced to reduce the chip area.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, a first signal transmission circuit according to the present invention is configured such that one start pulse is commonly supplied to at least two shift registers among a plurality of shift registers, and a plurality of timings are different. Each of the driving pulses is supplied, and at least two shift registers are started at different timings according to the timings of the plurality of driving pulses with respect to the start pulse.
[0011]
In order to achieve the above object, in the second signal transmission circuit according to the present invention, at least two input units are provided for one shift register, and one start pulse and timing common to each input unit are provided. A plurality of drive pulses having different timings are supplied, and one shift register is started at different timings according to the timings of the plurality of drive pulses with respect to the start pulse.
[0012]
In the first signal transmission circuit, each of the at least two shift registers preferably includes a transistor in which a start pulse is supplied to a source or a drain and a corresponding drive pulse among a plurality of drive pulses is supplied to a gate.
[0013]
In the second signal transmission circuit, each of the at least two input units preferably includes a transistor in which a start pulse is supplied to a source or a drain and a corresponding drive pulse among a plurality of drive pulses is supplied to a gate.
[0014]
In the case of the above configuration, the transistor is an n-type MOS transistor, and the fall timing of the start pulse is preferably later than the fall timing of the drive pulse, or the transistor is a p-type MOS transistor and the rise timing of the start pulse Is preferably later than the rise timing of the drive pulse.
[0015]
In the first signal transmission circuit, each of the at least two shift registers includes a transistor in which a start pulse is supplied to a gate and a corresponding drive pulse among a plurality of drive pulses is supplied to a source or a drain. preferable.
[0016]
In the second signal transmission circuit, each of the at least two input units may include a transistor in which a start pulse is supplied to a gate and a corresponding drive pulse among a plurality of drive pulses is supplied to a source or a drain. preferable.
[0017]
In the case of the above configuration, the transistor is an n-type MOS transistor, and the start pulse fall timing is preferably earlier than the drive pulse fall timing, or the transistor is a p-type MOS transistor and the start pulse rise timing Is preferably earlier than the rising timing of the drive pulse.
[0018]
According to the configuration of the first signal transmission circuit, a pulse timing capable of individually starting a plurality of shift registers at different timings is provided in one start pulse. As a result, a large number of shift registers can be collectively managed, and circuits that generate a plurality of start pulses can be reduced. In addition, when the first signal transmission circuit is applied to a MOS type solid-state imaging device having no built-in timing pulse generation circuit, a camera using the same, and a liquid crystal display device, the number of start pulses supplied from the outside can be reduced. Therefore, the number of terminals of the external package can be reduced.
[0019]
According to the configuration of the second signal transmission circuit, a pulse timing capable of starting a plurality of drivings at different timings is provided in one start pulse. As a result, a plurality of input units can be collectively managed, and a circuit that generates a plurality of start pulses can be reduced. In addition, when the second signal transmission circuit is applied to a MOS solid-state imaging device having no built-in timing pulse generation circuit, a camera using the same, and a liquid crystal display device, the number of start pulses supplied from the outside can be reduced. Therefore, the number of terminals of the external package can be reduced.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described with reference to the drawings. In the following embodiments, a case where the signal transmission circuit according to the present invention is applied to a MOS type solid-state imaging device will be described as an example.
[0021]
(First embodiment)
FIG. 1 is an overall configuration diagram of a normal drive vertical shift register (S / R1) 16 and an electronic shutter vertical shift register (S / R2) 17 in the MOS type solid-state imaging device according to the first embodiment of the present invention. is there. In FIG. 1, each shift register is driven by three pulses of two drive pulses V1, V2 and one start pulse VST1, and the start pulse VST1 is commonly used by the two shift registers.
[0022]
FIG. 2 is an internal circuit diagram of the normal drive vertical shift register 16 and the electronic shutter vertical shift register 17 configured in a dynamic logic type using n-type MOS transistors. In FIG. 2, the normal drive vertical shift register 16 starts the shift operation by applying a “High” level voltage to the capacitor C1 through the transistor M1 during a period in which both the start pulse VST1 and the drive pulse V1 are “High” level. Let The electronic shutter vertical shift register 17 starts a shift operation by applying a “High” level voltage to the capacitor C2 through the transistor M2 during a period in which both the start pulse VST1 and the drive pulse V2 are at “High” level.
[0023]
FIG. 3 is a timing chart of the drive pulses V1, V2 and the start pulse VST1. As shown in FIG. 3, in the normal drive vertical shift register 6, both the start pulse VST 1 and the drive pulse V 1 become “High” level during the time period T 1, and the voltage level of the start pulse VST 1 passes through the transistor M 1. It is stored in C1, and the shift operation starts. Immediately after this time period T1, before the start pulse VST1 becomes the “Low” level, the “High” level charge stored in the capacitor C1 is held by setting the drive pulse V1 to the “Low” level, Dynamic logic will operate.
[0024]
Similarly, in the electronic shutter vertical shift register 17, both the start pulse VST1 and the drive pulse V2 become “High” level during the time period T2, and the voltage level of the start pulse VST1 is stored in the first stage capacitor C2 through the transistor M2. The shift operation starts. Immediately after the time period T2, before the start pulse VST1 becomes the “Low” level, the “High” level charge stored in the capacitor C2 is held by setting the drive pulse V2 to the “Low” level, Dynamic logic will operate.
[0025]
As described above, in each shift register, the drive pulses V1 and V2 applied to the respective gates of the first-stage transistors M1 and M2 to which the start pulse VST1 is applied to the drain are configured differently, and one start pulse is provided. By providing pulse timings that can individually start a plurality of shift registers at different times in VST1, the start times of the shift registers can be set differently.
[0026]
Therefore, in the drive of the normal drive vertical shift register 16 and the electronic shutter vertical shift register 17, not only the drive pulses V1 and V2 are commonly used but also the start pulse VST1 can be commonly used. As a result, one start pulse VST1 can manage a large number of shift registers at the same time, and a circuit for generating a plurality of start pulses can be reduced, and the chip area can be reduced. Further, in a MOS type solid-state imaging device that does not have a built-in timing pulse generation circuit, the number of start pulses supplied from the outside can be reduced, so that the number of terminals of the external package can be reduced.
[0027]
(Second Embodiment)
FIG. 4 shows the inside of a normal drive vertical shift register 16 and an electronic shutter vertical shift register 17 which are configured by a dynamic logic type using n-type MOS transistors in the MOS type solid-state imaging device according to the second embodiment of the present invention. It is a circuit diagram. This embodiment is different from the first embodiment in that each shift register is supplied with a start pulse commonly supplied to the gates of the first-stage transistors M1 and M2, and has different timings for the drains of the first-stage transistors M1 and M2. The pulse is at the point where V1 and V2 are supplied.
[0028]
The operation of each shift register configured as described above will be described with reference to the timing chart of FIG.
[0029]
In the normal drive vertical shift register 16, both the start pulse VST1 and the drive pulse V1 become “High” in the time period T1, and the “High” level voltage of the drive pulse V1 is stored in the capacitor C1 in the first stage through the transistor M1, Start the shift operation. Immediately after this time period T1, by setting the start pulse VST1 to the “Low” level before the drive pulse V1 becomes the “Low” level, the “High” level charge stored in the capacitor C1 is held, Dynamic logic will operate.
[0030]
Similarly, in the vertical shift register 17 for electronic shutter, both the start pulse VST1 and the drive pulse V2 become “High” level during the time period T2, and the “High” level voltage of the drive pulse V2 passes through the transistor M2 and the capacitor C2 in the first stage. The shift operation starts. Immediately after this time period T2, by setting the start pulse VST1 to the “Low” level before the drive pulse V2 becomes the “Low” level, the “High” level charge stored in the capacitor C2 is held, Dynamic logic will operate.
[0031]
As described above, in each shift register, the drive pulses V1 and V2 applied to the respective drains of the first stage transistors M1 and M2 to which the start pulse VST1 is applied to the gate are configured differently, and one start pulse is provided. By providing pulse timings that can individually start a plurality of shift registers at different times in VST1, the start times of the shift registers can be set differently.
[0032]
Therefore, in the drive of the normal drive vertical shift register 16 and the electronic shutter vertical shift register 17, not only the drive pulses V1 and V2 are commonly used but also the start pulse VST1 can be commonly used. Thus, one start pulse VST1 can manage a large number of shift registers at the same time, and can reduce a circuit that generates a plurality of start pulses, thereby reducing the chip area. Further, in a MOS type solid-state imaging device that does not have a built-in timing pulse generation circuit, the number of start pulses supplied from the outside can be reduced, so that the number of terminals of the external package can be reduced.
[0033]
(Third embodiment)
FIG. 6 is an overall configuration diagram of one shift register 61 for both normal driving and electronic shutter driving in a MOS type solid-state imaging device according to the third embodiment of the present invention. The shift register 61 is driven by three pulses of two drive pulses V1, V2 and one start pulse VST1, and the start pulse VST1 is commonly used by the two input units (IN-1, IN-2) 62, 63. It has been.
[0034]
FIG. 7 is an internal circuit diagram of a shift register 61 configured by a dynamic logic type using n-type MOS transistors. In FIG. 7, an input unit 62 has a role of generating a start pulse VSTN of the shift register 61 for normal driving, and an input unit 63 has a role of generating a start pulse VSTS of the shift register 61 for driving an electronic shutter. .
[0035]
In the input unit 62, during the period when both the start pulse VST1 and the drive pulse V1 are at “High” level, a voltage of “High” level is applied to the capacitor C1 through the transistor M1, and the shift register 61 is started for normal driving. In the input unit 63, during the period when both the start pulse VST1 and the drive pulse V2 are at “High” level, a voltage of “High” level is applied to the capacitor C2 through the transistor M2, and the shift register 61 is started for driving the electronic shutter. . The timing relationship between the drive pulses V1 and V2 and the start pulse VST1 is as shown in the timing chart of FIG.
[0036]
As described above, in each input section, the drive pulses V1 and V2 applied to the gates of the transistors M1 and M2 to which the start pulse VST1 is applied to the drain are configured differently, and one start pulse VST1 In addition, by providing a pulse timing capable of individually starting a plurality of shift registers at different times, the start times of the respective input units can be set differently.
[0037]
Therefore, it can be driven by a common shift register during normal driving and electronic shutter driving, and the start pulse VST1 can be used in common for driving the input units 62 and 63. Thus, by reducing the number of shift registers and sharing the start pulse, it is possible to reduce a circuit that generates a plurality of start pulses and to reduce the chip area. In addition, in a MOS type solid-state imaging device that does not include a timing pulse generation circuit, the number of start pulses supplied from the outside can be reduced, so that the number of terminals of the external package can be reduced.
[0038]
(Fourth embodiment)
FIG. 8 is an internal circuit diagram of a shift register 61 for both normal driving and electronic shutter driving configured by a dynamic logic type using an n-type MOS transistor in a MOS type solid-state imaging device according to a fourth embodiment of the present invention. . This embodiment is different from the third embodiment in that, in each input unit, a start pulse is commonly supplied to the gates of the transistors M1 and M2, and drive pulses having different timings are respectively supplied to the drains of the transistors M1 and M2. V2 is supplied. Note that the timing relationship between the drive pulses V1 and V2 and the start pulse VST1 is as shown in the timing chart of FIG.
[0039]
As described above, in each of the input units 62 and 63, the drive pulses V1 and V2 applied to the respective drains of the transistors M1 and M2 to which the start pulse VST1 is applied to the gate electrode are configured differently. By providing the start pulse VST1 with pulse timings capable of individually starting a plurality of shift registers at different times, the start times of the respective input units can be set differently.
[0040]
Therefore, it can be driven by a common shift register at the time of standard driving and electronic shutter driving, and the start pulse VST1 can also be commonly used for driving the input units 62 and 63. Thus, by reducing the number of shift registers and sharing the start pulse, it is possible to reduce a circuit that generates a plurality of start pulses and to reduce the chip area. Further, in a MOS type solid-state imaging device that does not have a built-in timing pulse generation circuit, the number of start pulses supplied from the outside can be reduced, so that the number of terminals of the external package can be reduced.
[0041]
In the first to fourth embodiments of the present invention, the case where two drive pulses V1 and V2 are used has been described as an example. However, even when there are three or more drive pulses, the start pulse of the shift register is used. Can be used in common, and when the number of drive pulses is large, the effect of reducing the number of circuit portions that generate a plurality of start pulses and the number of terminals is further increased.
[0042]
In the first to fourth embodiments of the present invention, the vertical shift register 6 and the electronic shutter vertical shift register 7 are configured using n-type MOS transistors, but are configured using p-type MOS transistors. Produces the same effect.
[0043]
In the first to fourth embodiments of the present invention, the configuration example of the shift register that selects the vertical row of the solid-state imaging device has been described. However, the shift register that selects the horizontal address of the solid-state imaging device can also be used. Can do. Further, in a liquid crystal display device or the like, the same effect can be realized as a shift register that determines horizontal and vertical addresses.
[0044]
【The invention's effect】
As described above, according to the present invention, the circuit for generating a plurality of start pulses can be reduced, and the chip area can be reduced. Further, when the signal transmission circuit of the present invention is applied to a MOS type solid-state imaging device having no built-in timing pulse generation circuit, a camera using the same, and a liquid crystal display device, the number of start pulses supplied from the outside can be reduced. Therefore, the number of input terminals of the external package can be reduced. This makes it possible to reduce the size of the MOS type solid-state imaging device, which is extremely useful industrially.
[Brief description of the drawings]
FIG. 1 is an overall configuration diagram of a normal drive vertical shift register (S / R1) 16 and an electronic shutter vertical shift register (S / R2) 17 in a MOS solid-state imaging device according to a first embodiment of the present invention; FIG. 2 is an internal circuit diagram of a normal drive vertical shift register (S / R1) 16 and an electronic shutter vertical shift register (S / R2) 17 in the MOS type solid-state imaging device according to the first embodiment of the present invention. 3 is a timing chart of pulses supplied to each shift register in FIG. 2. FIG. 4 is a vertical shift register (S / R1) 16 for normal driving and an electronic device in the MOS type solid-state imaging device according to the second embodiment of the present invention. Shutter vertical shift register (S / R2) 17 internal circuit diagram FIG. 5 is a timing chart of pulses supplied to each shift register of FIG. 6 is an overall configuration diagram of a shift register 61 for both normal driving and electronic shutter driving in a MOS type solid-state imaging device according to a third embodiment of the present invention. FIG. 7 is a diagram illustrating a MOS according to a third embodiment of the present invention. FIG. 8 is an internal circuit diagram of a shift register 61 for both normal driving and electronic shutter driving in a solid-state solid-state imaging device. FIG. 8 is a shift register for both normal driving and electronic shutter driving in a MOS-type solid-state imaging device according to a fourth embodiment of the present invention. FIG. 9 is a diagram showing an example of the configuration of a conventional MOS image sensor. FIG. 10 is an overall configuration diagram of a conventional normal drive vertical shift register 6 and an electronic shutter vertical shift register 7. FIG. 12 is an internal circuit diagram of a conventional vertical shift register 6 for normal driving and a vertical shift register 7 for electronic shutter. The timing chart of pulses supplied to the Torejisuta DESCRIPTION OF SYMBOLS
DESCRIPTION OF SYMBOLS 1 Photodiode 2 Transfer transistor 3 Reset transistor 4 Amplification transistor 5 Photosensitive area | region 6 and 16 Normal drive vertical shift register 7 and 17 Electronic shutter vertical shift register 8 Horizontal shift register 9 Timing pulse generation circuit 61 Both normal drive and electronic shutter drive Shift register 62, 63 input section
