JP3646667B2

JP3646667B2 - Manufacturing method of semiconductor device

Info

Publication number: JP3646667B2
Application number: JP2001143686A
Authority: JP
Inventors: 篤小邑; 学富坂
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-05-14
Filing date: 2001-05-14
Publication date: 2005-05-11
Anticipated expiration: 2021-05-14
Also published as: JP2002343740A

Description

【０００１】
【発明の属する技術分野】
本発明は、サリサイド構造になっている半導体装置の製造方法に関し、特にＬＳＩを構成している素子と配線とを接続する場合の製造方法に用いて好適である。
【０００２】
【従来の技術】
ＬＳＩでは高集積化及び高速化を達成するため微細化が進められている。しかし、微細化を進めると配線と素子との接続部のコンタクト抵抗が増大する。具体的には、１／（縮小比）²で面積が縮小されるため、縮小比の二乗でコンタクト抵抗が増大する。
【０００３】
そこで、一般に微細化された半導体装置ではサリサイド技術を導入し、コンタクト抵抗を低減している。このサリサイド技術では、例えばＭＯＳトランジスタのゲート電極やソース、ドレインの表面をシリサイド化（例えば、ＴｉＳｉ₂、ＣｏＳｉ₂等を形成）し、コンタクト抵抗を低減している。
【０００４】
具体的には、まず、Ｓｉからなる半導体基板の表面にゲート酸化膜及びゲート電極を形成する。次に、基板の表層部にソースやドレインを形成した後、基板の表面及びゲート電極上にＴｉ膜を形成して熱処理を施す。これにより、ゲート電極、ソース及びドレインの表面に金属膜としてのシリサイド膜が形成される。
【０００５】
その後、図６の従来のサリサイド構造の半導体装置の部分的な概略断面図に示すように、シリサイド膜１０１の上に層間絶縁膜１０２を形成し、層間絶縁膜１０２の上にレジスト（図示せず）を形成してパターニングし、層間絶縁膜１０２のうちゲート電極、ソース及びドレイン領域の上部に相当する領域にコンタクトホール１０３を形成する。この結果、このコンタクトホール１０３の底部ではシリサイド膜１０１が露出した状態となる。
【０００６】
続いて、コンタクトホール１０３の側壁及び基板の表面にＴｉ膜の上にＴｉＮ膜が形成され層状になっている膜（以下、Ｔｉ／ＴｉＮ膜という）１０４を形成した後、コンタクトホール１０３をＷ部材１０５で充填する。次に、Ｔｉ／ＴｉＮ膜１０６を形成した後、Ａｌ合金配線１０７を形成し、更にＡｌ合金配線１０７の上にＴｉＮ膜１０８を形成する。
【０００７】
【発明が解決しようとする課題】
しかしながら、この様なシリサイド膜１０１は非常に薄い（例えば４０ｎｍ程度）ため、コンタクトホール１０３を形成する際にシリサイド膜１０１までエッチングしてしまい、図７に示すように、コンタクトホール１０３の底部でシリサイド膜１０１が消失してしまう場合がある。そのため、コンタクトホール１０３の底部とシリサイド膜１０１とが電気的に接続されないことから、接続面積が減少してコンタクト抵抗が大きくなってしまう。
【０００８】
この様にコンタクトホール１０３の底部でシリサイド膜１０１が消失する場合、半導体基板におけるコンタクトホール１０３の底部にイオン注入を行い、不純物濃度を上げてコンタクト抵抗を低減する技術もある。
【０００９】
しかしながら、この技術では半導体基板におけるシリサイド膜１０１が消失する部位の導電型により、フォトリソグラフィやイオン注入等を分けて行う必要が有り、製造工程が増加してしまう。また、コンタクト抵抗もサリサイド構造を用いた場合よりも高く（ｎ⁺型へのコンタクトで約５倍、ｐ⁺型へのコンタクトで約１０倍）なってしまう。
【００１０】
本発明は、上記問題点に鑑み、コンタクト抵抗を低減することができるサリサイド構造の半導体装置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明者らはコンタクト抵抗を低減するにあたって、図７に示すコンタクトホール１０３の側壁において露出しているシリサイド膜１０１の状態に着目した。その結果、露出しているシリサイド膜１０１の表面に酸化膜１０９が形成されており、この酸化膜１０９を介してコンタクトホール１０３内に充填されている導体部材１０４、１０５とシリサイド膜１０１とが電気的に接続されていることから、コンタクト抵抗が高くなっていることが分かった。
【００１２】
そして、この酸化膜１０９の形成を抑制したり、形成された酸化膜１０９を除去したりすることにより、コンタクトホール１０３の底部でシリサイド膜１０１と電気的に接続することができている半導体装置と同程度にコンタクト抵抗を低減することができることが分かった。
【００１３】
そこで、請求項１に記載の発明では、半導体基板（１）の上にシリサイド膜（４ａ、６ａ、７ａ）を形成する工程と、シリサイド膜の上に層間絶縁膜（９）を形成する工程と、層間絶縁膜及びシリサイド膜をエッチングすることでコンタクトホール（１０）を形成する工程と、この工程の後、コンタクトホールの側壁においてシリサイド膜の表面に形成された酸化膜を除去しシリサイド膜を露出させる工程と、コンタクトホールに導体部材（１１、１３）を充填することで導体部材とシリサイド膜とをコンタクトホールの側壁に露出した位置で直接接触させる工程とを備えることを特徴としている。
【００１４】
本発明では、導体部材とシリサイド膜とを直接接触させているため、コンタクト抵抗を低減することができるサリサイド構造の半導体装置の製造方法を提供することができる。
【００１５】
請求項１の発明の半導体装置の製造方法では、必ずしもコンタクトホールの底部においてシリサイド膜を露出させる必要がないため、シリサイド膜の上にコンタクトホールがシリサイド膜を貫通しない様にするためのストッパ用の絶縁膜等を形成する必要が無い。
【００１６】
従って、請求項２に記載の発明のように、層間絶縁膜を形成する工程では、層間絶縁膜をＳｉＯ₂膜、ＢＰＳＧ膜、ＴＥＯＳ膜及びＰＳＧ膜のうちの少なくとも１つから構成し、層間絶縁膜をシリサイド膜の上に直接形成することができる。
【００１８】
また、請求項３の発明のように、シリサイド膜を露出させる工程では、ドライエッチング処理によって酸化膜を除去することができる。
【００１９】
具体的には、請求項４に記載の発明のように、ドライエッチング処理を、Ａｒイオンエッチング、反応性イオンエッチング及びプラズマエッチングのうちの少なくとも１つにより行うことができる。
【００２０】
また、請求項５に記載の発明では、請求項１〜４の発明において、シリサイド膜を露出させる工程と導体部材とシリサイド膜とを接触させる工程とを真空雰囲気で行うことを特徴としている。
【００２１】
これにより、コンタクトホール内において露出したシリサイド膜の表面が酸化されることを防止できる。従って、導体部材とシリサイド膜とを適切に直接接触させることができる。
【００２４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２５】
【発明の実施の形態】
（第１実施形態）
本実施形態では、本発明を適用した半導体装置として、ＬＳＩに形成されたサリサイド構造を有するＰＭＯＳトランジスタについて説明する。図１は本実施形態の半導体装置の概略断面図である。
【００２６】
図１に示すように、シリコンからなる半導体基板（以下、基板という）１の表層部にはｎ^-型ウェル領域２が形成され、このｎ^-型ウェル領域２上には、ゲート酸化膜３を介してゲート電極４が形成されている。このゲート電極４の側壁には側壁酸化膜５が備えられている。
【００２７】
また、ゲート電極４の両側にはｐ⁺型拡散層からなるソース６・ドレイン７が形成されており、これらソース６・ドレイン７間をチャネル領域としている。なお、ソース６・ドレイン７のチャネル領域側に形成されたｐ型層は電界緩和層８である。
【００２８】
さらに、ゲート電極４、ソース６・ドレイン７の上部には、コンタクト用の金属膜としてのシリサイド膜４ａ、６ａ、７ａが形成されている。このシリサイド膜４ａ、６ａ、７ａの膜厚は４０ｎｍ程度になっている。また、シリサイド膜４ａ、６ａ、７ａの上にはＳｉＯ₂膜等からなる層間絶縁膜９が直接形成されており、層間絶縁膜９に形成されたコンタクトホール１０に埋め込まれたＷ部材１１等を介して、ソース６・ドレイン７等がＡｌ合金配線１２と電気的に接続されている。
【００２９】
次に、シリサイド膜４ａ、６ａ、７ａとＡｌ合金配線１２とを電気的に接続している構成について詳しく説明する。図２は、ＰＭＯＳトランジスタにおけるソース６上のコンタクトホール１０の周辺の概略断面図である。
【００３０】
図２に示すように、コンタクトホール１０はシリサイド膜４ａ、６ａ、７ａまで達するように層間絶縁膜９から延設されており、コンタクトホール１０の側壁においてシリサイド膜４ａ、６ａ、７ａが露出している。そして、コンタクトホール１０の底部はシリサイド膜４ａ、６ａ、７ａを貫通してソース６まで達している。
【００３１】
また、コンタクトホール１０の側壁及び層間絶縁膜９の表面には、Ｔｉ膜の上にＴｉＮ膜が形成されて層状になっている膜（以下、Ｔｉ／ＴｉＮ膜という）１３が形成されている。また、コンタクトホール１０内のＴｉ／ＴｉＮ膜１３で囲まれた部位にはＷ部材１１が充填されている。また、コンタクトホール１０に充填されたＷ部材１１の表面及び層間絶縁膜９上のＴｉ／ＴｉＮ膜１３の上にＴｉ／ＴｉＮ膜１４が形成されている。
【００３２】
更に、Ｔｉ／ＴｉＮ膜１４の上にＡｌ−Ｃｕ膜であるＡｌ合金配線１２が形成されている。そして、Ａｌ合金配線１２の上にＴｉＮ膜１５が形成されている。これら、Ｔｉ／ＴｉＮ膜１３とＷ部材１１とが導体部材に相当する。従って、導体部材とシリサイド膜４ａ、６ａ、７ａとが酸化膜等を介さずに直接接触している。そして、シリサイド膜４ａ、６ａ、７ａとＡｌ合金配線１２とが、Ｔｉ／ＴｉＮ膜１３、１４及びＷ部材１１を介して電気的に接続されている。
【００３３】
次に、本実施形態のＰＭＯＳトランジスタの製造方法について説明する。まず、基板１にｎ^-型ウェル領域２を形成した後、熱酸化によってゲート酸化膜３を形成する。そして、ゲート酸化膜３上にポリシリコン膜を成膜したのち、フォトリソグラフィ工程を経て、ゲート電極４をパターニングする。
【００３４】
次に、ＣＶＤ法により基板表面全面にＴＥＯＳ膜等の絶縁膜を堆積した後、ＲＩＥ法による異方性エッチングにて絶縁膜をエッチバックし、ゲート電極４の側壁に側壁酸化膜５を形成する。
【００３５】
その後、ｐ型不純物（例えばボロン）を斜めイオン注入する。これにより、側壁酸化膜５で覆われたゲート電極４をマスクとしたイオン注入が行われ、ゲート電極４の両側に電界緩和層８が、ゲート電極４の内側よりに形成される。さらに、Ｐ型不純物（例えばボロン）を基板法線方向から高濃度にイオン注入する。これにより、側壁酸化膜５で覆われたゲート電極４をマスクとしたイオン注入が行われ、ゲート電極４の両側にソース６・ドレイン７が形成される。
【００３６】
次に、シリサイド膜４ａ、６ａ、７ａを形成する工程（金属膜を形成する工程）を行う。まず、Ｔｉ膜とＴｉＮ膜を順に基板の上全面に形成し、さらにＡｒ雰囲気下で熱処理を行い、シリサイド化反応を起こさせて、ゲート電極４及びソース６・ドレイン７の露出面にチタンシリサイド膜（ＴｉＳｉ₂膜）を形成する。
【００３７】
そして、アンモニアと過酸化水素水の混合液で選択エッチングを行い、Ｔｉ膜及びＴｉＮ膜のうちシリサイド化反応を起こさなかった部分を除去する。これにより、シリサイド膜４ａ、６ａ、７ａのみが残る。その後、熱処理を行いシリサイド膜４ａ、６ａ、７ａを低抵抗化する。
【００３８】
次に、基板の表面全体の直上に層間絶縁膜９を形成する（層間絶縁膜を形成する工程）。その後、層間絶縁膜９の上にレジストを形成し（レジストを形成する工程）、フォトリソグラフィ工程を経てレジストをパターニングする。
【００３９】
そして、パターニングされたレジストをマスクとして、ドライエッチングすることで層間絶縁膜９及びシリサイド膜４ａ、６ａ、７ａにコンタクトホール１０を形成する（コンタクトホールを形成する工程）。これにより、コンタクトホール１０の側壁からシリサイド膜４ａ、６ａ、７ａが露出する。そして、この露出したシリサイド膜４ａ、６ａ、７ａが大気に曝されるため、このシリサイド膜４ａ、６ａ、７ａの表面に酸化膜（ＴｉＯ₂膜）が形成される。
【００４０】
次に、製造中の半導体装置の周囲を真空雰囲気にする。そして、コンタクトホール１０において露出したシリサイド膜４ａ、６ａ、７ａの表面に形成された酸化膜を除去することで、シリサイド膜４ａ、６ａ、７ａを露出させる（金属膜を露出させる工程）。この酸化膜の除去はドライエッチング処理により行い、具体的には、ＩＣＰ（Inductivety Coupled Plasma）によるＡｒイオンエッチングにより行う。この際、酸化膜が適切に除去できるように、エッチング時間や圧力などを調節する。
【００４１】
その後、アッシングを行うことにより、ドライエッチングにより硬化したレジストの上層部を除去する。ここで、レジストのうち２０００ｎｍ以下の膜厚分を除去する。その後、ウェット洗浄を行うことで残っているレジストを完全に除去する（レジストを除去する工程）。
【００４２】
次に、コンタクトホール１０内に接着層及びバリアメタルとしてＴｉ／ＴｉＮ膜１３を形成し、さらにコンタクトホール１０をＷ部材１１で充填する。これにより、コンタクトホール１０がＴｉ／ＴｉＮ膜１３とＷ部材１１とで充填され、シリサイド膜４ａ、６ａ、７ａとＷ部材１１とがＴｉ／ＴｉＮ膜１３を介して接触し、電気的に接続される（導体部材と金属膜とを接触させる工程）。以上、金属膜を露出させる工程から導体部材と金属膜とを接触させる工程までを真空雰囲気で行う。
【００４３】
その後、Ｗ部材１１をエッチバックして、コンタクトホール１０内にのみＷ部材１１を残す。次に、Ｗ部材１１の表面及び層間絶縁膜９上のＴｉ／ＴｉＮ膜１３上にＴｉ／ＴｉＮ膜１４を形成する。続いて、Ｔｉ／ＴｉＮ膜１４上にＡｌ合金配線１２を形成し、さらにその上にＴｉＮ膜１５を形成する。この様にして、本実施形態のＰＭＯＳトランジスタが完成する。
【００４４】
この様に、本実施形態では、コンタクトホール１０において露出したシリサイド膜４ａ、６ａ、７ａの表面に酸化膜が形成されていない状態にして、コンタクトホール１０にＴｉ／ＴｉＮ膜１３及びＷ部材１１を充填しているため、シリサイド膜４ａ、６ａ、７ａの表面に酸化膜が存在する場合と比較してコンタクト抵抗を低減することができる。
【００４５】
実際、本発明者らがシリサイド膜４ａ、６ａ、７ａの表面の酸化膜を除去した場合と除去しない場合におけるコンタクト抵抗を測定したところ、図３に示すように、酸化膜を除去することによりコンタクト抵抗を大幅に低減できることを確認した。なお、図３ではｎ⁺型の拡散層にコンタクトホール１０を形成した場合の結果であるが、ｐ⁺型の拡散層にコンタクトホール１０を形成した場合も、同様に酸化膜を除去することによりコンタクト抵抗を大幅に小さくすることができた。
【００４６】
また、従来技術のように、コンタクトホールの側壁でシリサイド膜の表面に形成された酸化膜を介してＴｉ／ＴｉＮ膜が接触されていると、接触面積が小さいうえに酸化膜が形成されていることでコンタクト抵抗が大幅に大きくなってしまう。
【００４７】
そこで、本発明者らは従来のコンタクト構造にした場合のコンタクト抵抗と本実施形態のコンタクト構造にした場合のコンタクト抵抗とを測定した。その結果を図４のグラフに示す。
【００４８】
図４では、従来のサリサイド構造になっておらずＳｉ基板に形成されたソース等と配線とが電気的に接続されている場合（図中、Ｓｉコンタクト構造と示す）と、従来のコンタクトホールの底部においてシリサイド膜とＡｌ合金配線とが電気的に接続されている場合（図中、ボトムコンタクト構造と示す）と、本実施形態のようにコンタクトホール１０の側壁においてシリサイド膜４ａ、６ａ、７ａとＡｌ合金配線１２とが電気的に接続されている場合（図中、本実施形態の構造と示す）とを示している。
【００４９】
図４に示すように、ボトムコンタクト構造や本実施形態の構造のようにサリサイド構造になっている場合は、Ｓｉコンタクト構造の場合よりも遥かにコンタクト抵抗を低減することができている。また、コンタクトホール１０の側壁においてシリサイド膜４ａ、６ａ、７ａとＡｌ合金配線１２とを電気的に接続しても、本実施形態のように酸化膜を除去することにより、ボトムコンタクト構造の場合と同程度のコンタクト抵抗を実現することができている。
【００５０】
なお、図４ではｐ⁺型の拡散層にコンタクトホール１０を形成した場合の結果であるが、ｎ⁺型の拡散層にコンタクトホール１０を形成しても同様の結果を得ることができた。
【００５１】
この様に、コンタクトホール１０の底部でシリサイド膜４ａ、６ａ、７ａと電気的に接続しなくても、コンタクトホール１０の側壁でシリサイド膜４ａ、６ａ、７ａと電気的に接続することで十分にコンタクト抵抗を低くすることができる。そのため、従来の構成のようにコンタクトホールがシリサイド膜を貫通しない様にして、コンタクトホールの底部でシリサイド膜が露出するように正確に設計する必要が無い。従って、設計公差を大きくすることができる。
【００５２】
また、従来は、コンタクトホールがシリサイド膜を貫通することを防止するために、例えば、シリサイド膜の上に窒化膜を形成し、その上に層間絶縁膜を形成することで、コンタクトホールを形成する際のエッチングストッパとして窒化膜を用いていた。しかし、本実施形態ではコンタクトホール１０がシリサイド膜４ａ、６ａ、７ａを貫通しても良いため、シリサイド膜４ａ、６ａ、７ａと層間絶縁膜９との間に窒化膜などを形成する必要が無い。
【００５３】
この様に、コンタクトホール１０がシリサイド膜４ａ、６ａ、７ａを貫通することを防止する特別な工程が必要ないため、製造工程数の増加を防止することができる。
【００５４】
また、本実施形態では、シリサイド膜４ａ、６ａ、７ａの表面に形成されている酸化膜を除去する際に、ＩＣＰにより行っている。このようにＩＣＰによりドライエッチングを行うことにより、コンタクトホール１０に与えるダメージを抑えることができる。
【００５５】
因みに、従来技術で述べたような、コンタクトホールの底部でシリサイド膜と接触させる構成では、シリサイド膜の表面に形成された酸化膜をアンモニアと過酸化水素水によりウェット洗浄して除去する方法もある。但し、本実施形態のようにコンタクトホール１０の底部がゲート電極４やソース６・ドレイン７に達している場合は、上述の様なウェット洗浄を行うとＳｉの除去が大きくなってしまうため、本実施形態で示しているようなドライエッチングにより酸化膜を除去する方法が適切である。
【００５６】
また、金属膜を露出させる工程から導体部材と金属膜とを接触させる工程までを真空雰囲気で行っているため、シリサイド膜４ａ、６ａ、７ａの表面の酸化膜を除去した後、シリサイド膜４ａ、６ａ、７ａの表面に再度酸化膜が形成されることを防止して、シリサイド膜４ａ、６ａ、７ａとＴｉ／ＴｉＮ膜１３とを適切に接触させることができる。なお、真空雰囲気とは、完全に真空の状態を示すものではなく、シリサイド膜４ａ、６ａ、７ａの表面に酸化膜が形成されない程度の真空状態を示すものである。
【００５７】
また、レジストを除去する際に行われるアッシングは、活性な酸素原子や酸化力の強いオゾンを反応性ガスとして用い、レジストと反応させてレジストを除去する。そのため、この反応性ガスはコンタクトホール１０において露出したシリサイド膜４ａ、６ａ、７ａの表面を酸化し、この表面に酸化膜が形成されてしまう。
【００５８】
そこで、本発明者らは、アッシングにより除去するレジストの膜厚（以下、アッシング量という）とコンタクト抵抗との関係を調査した。その結果、図５に示すように、アッシング量が２０００ｎｍよりも大きくなると、急激にコンタクト抵抗が大きくなることが分かった。これは、アッシング量が多くなるとシリサイド膜４ａ、６ａ、７ａの表面に形成される酸化膜の膜厚が厚くなるためであると思われる。
【００５９】
従って、アッシング量を２０００ｎｍ以下、つまり、レジストのうち２０００ｎｍ以下の膜厚分を除去すれば、シリサイド膜４ａ、６ａ、７ａの表面に酸化膜が形成されることを適切に防止することができる。但し、レジストの上層部をアッシングにより除去するのは、コンタクトホール１０を形成する際のドライエッチングにより硬化したレジストの上層部を除去するためであるため、レジストのうちこの硬化した部分はアッシングにより除去すると望ましい。
【００６０】
なお、図５はｐ⁺型の拡散層にコンタクトホール１０を形成した場合の結果であるが、ｎ⁺型の拡散層やＰｏｌｙＳｉからなる部位にコンタクトホール１０を形成する場合も、同様にアッシング量の増加に伴いコンタクト抵抗は上昇する。
【００６１】
なお、シリサイド膜４ａ、６ａ、７ａとしてはソース６の上にＴｉを形成してＴｉＳｉ₂膜を形成する例について示したが、その他、ＣｏＳｉ₂をシリサイド膜４ａ、６ａ、７ａとして用いても良い。
【００６２】
また、金属膜を露出させる工程から導体部材と金属膜とを接触させる工程までを真空雰囲気において行う場合について示したが、コンタクトホール１０にＴｉ／ＴｉＮ膜１３を形成した後であれば大気開放しても良い。
【００６３】
また、層間絶縁膜９をＳｉＯ₂膜から構成する場合について説明したが、その他、ＢＰＳＧ膜、ＴＥＯＳ膜及びＰＳＧ膜のうちの少なくとも１つから構成しても良い。
【００６４】
また、コンタクトホール１０において露出したシリサイド膜４ａ、６ａ、７ａの表面に形成された酸化膜を除去する際のドライエッチング処理は、反応性イオンエッチングやプラズマエッチングにより行っても良い。
【００６５】
（他の実施形態）
上記第１実施形態では、金属膜を露出させる工程から導体部材と金属膜とを接触させる工程までを真空雰囲気において行うことで、再度、シリサイド膜４ａ、６ａ、７ａの表面に酸化膜が形成されない様にしているが、金属膜を露出させる工程を行った後、窒素雰囲気でアニールを行う等して、コンタクトホール１０において露出しているシリサイド膜４ａ、６ａ、７ａの表面をＴｉＮ化して、酸化膜が形成されることを防止しても良い。
【００６６】
これにより、金属膜を露出させる工程から導体部材と金属膜とを接触させる工程までを真空雰囲気において行わず大気開放した状態で行っても、シリサイド膜４ａ、６ａ、７ａの表面に酸化膜が形成されることを防止できる。
【００６７】
また、レジストをウェット洗浄のみにより除去することができれば、アッシングを行わなくても良い。
【図面の簡単な説明】
【図１】第１実施形態の半導体装置の概略断面図である。
【図２】第１実施形態の半導体装置のコンタクトホールの周辺の拡大図である。
【図３】シリサイド膜の表面に酸化膜が形成されている場合と形成されていない場合でコンタクト抵抗を比較した図である。
【図４】従来の半導体装置の構造と第１実施形態の半導体装置の構造とでコンタクト抵抗を比較した図である。
【図５】アッシング量とコンタクト抵抗との関係を示す図である。
【図６】従来のサリサイド構造の半導体装置の概略断面図である。
【図７】従来の問題点を示すサリサイド構造の半導体装置の概略断面図である。
【符号の説明】
１…半導体基板、４ａ、６ａ、７ａ…シリサイド膜（金属膜）、
９…層間絶縁膜、１０…コンタクトホール、１１…Ｗ部材（導体部材）、
１３…Ｔｉ／ＴｉＮ膜（導体部材）。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device having a salicide structure, and is particularly suitable for use in a manufacturing method in the case where elements constituting an LSI and wiring are connected.
[0002]
[Prior art]
LSIs are being miniaturized to achieve high integration and high speed. However, when the miniaturization is advanced, the contact resistance of the connection portion between the wiring and the element increases. Specifically, since the area is reduced by 1 / (reduction ratio) ² , the contact resistance is increased by the square of the reduction ratio.
[0003]
Therefore, salicide technology is generally introduced in miniaturized semiconductor devices to reduce contact resistance. In this salicide technique, for example, the gate electrode, source, and drain surfaces of a MOS transistor are silicided (eg, TiSi ₂ , CoSi _2, etc. are formed) to reduce contact resistance.
[0004]
Specifically, first, a gate oxide film and a gate electrode are formed on the surface of a semiconductor substrate made of Si. Next, after forming a source and a drain on the surface layer portion of the substrate, a Ti film is formed on the surface of the substrate and the gate electrode, and heat treatment is performed. Thereby, a silicide film as a metal film is formed on the surfaces of the gate electrode, the source and the drain.
[0005]
Thereafter, as shown in a partial schematic cross-sectional view of the conventional salicide structure semiconductor device of FIG. 6, an interlayer insulating film 102 is formed on the silicide film 101, and a resist (not shown) is formed on the interlayer insulating film 102. ) Is formed and patterned, and a contact hole 103 is formed in a region corresponding to the upper portion of the gate electrode, source and drain regions in the interlayer insulating film 102. As a result, the silicide film 101 is exposed at the bottom of the contact hole 103.
[0006]
Subsequently, after a TiN film is formed on the Ti film on the side wall of the contact hole 103 and the surface of the substrate to form a layered film (hereinafter referred to as Ti / TiN film) 104, the contact hole 103 is formed into a W member. Fill with 105. Next, after forming the Ti / TiN film 106, an Al alloy wiring 107 is formed, and a TiN film 108 is further formed on the Al alloy wiring 107.
[0007]
[Problems to be solved by the invention]
However, since such a silicide film 101 is very thin (for example, about 40 nm), when the contact hole 103 is formed, the silicide film 101 is etched, and a silicide is formed at the bottom of the contact hole 103 as shown in FIG. The film 101 may disappear. Therefore, the bottom of the contact hole 103 and the silicide film 101 are not electrically connected, so that the connection area is reduced and the contact resistance is increased.
[0008]
In this way, when the silicide film 101 disappears at the bottom of the contact hole 103, there is a technique in which ion implantation is performed on the bottom of the contact hole 103 in the semiconductor substrate to increase the impurity concentration and reduce the contact resistance.
[0009]
However, according to this technique, it is necessary to separately perform photolithography, ion implantation, and the like depending on the conductivity type of the portion where the silicide film 101 disappears in the semiconductor substrate, which increases the number of manufacturing steps. Further, (approximately 5 fold in contact to the n ⁺ type, about 10 times in the contact to the p ⁺ -type) higher than when the contact resistance with salicide structure is to become.
[0010]
In view of the above problems, an object of the present invention is to provide a method for manufacturing a semiconductor device having a salicide structure capable of reducing contact resistance.
[0011]
[Means for Solving the Problems]
In reducing the contact resistance, the inventors focused on the state of the silicide film 101 exposed on the side wall of the contact hole 103 shown in FIG. As a result, an oxide film 109 is formed on the exposed surface of the silicide film 101, and the conductor members 104 and 105 filling the contact hole 103 and the silicide film 101 are electrically connected via the oxide film 109. It was found that the contact resistance was high because of the connection.
[0012]
A semiconductor device that can be electrically connected to the silicide film 101 at the bottom of the contact hole 103 by suppressing the formation of the oxide film 109 or removing the formed oxide film 109. It was found that the contact resistance can be reduced to the same extent.
[0013]
Therefore, according to the first aspect of the present invention, the step of forming the silicide films (4a, 6a, 7a) on the semiconductor substrate (1), and the step of forming the interlayer insulating film (9) on the silicide film , Etching the interlayer insulating film and the silicide film to form a contact hole (10), and after this process, the oxide film formed on the surface of the silicide film on the sidewall of the contact hole is removed to expose the silicide film And a step of directly contacting the conductor member and the silicide film at a position exposed on the side wall of the contact hole by filling the contact hole with the conductor member (11, 13).
[0014]
In the present invention, since the conductor member and the silicide film are in direct contact with each other, it is possible to provide a method for manufacturing a salicide structure semiconductor device capable of reducing contact resistance.
[0015]
In the method of manufacturing a semiconductor device of the invention of claim 1, necessarily it is not necessary to expose the silicide film at the bottom of the contact hole, the contact hole on the silicide film for the stop to so as not to penetrate the silicide film There is no need to form an insulating film or the like.
[0016]
Therefore, as in the second aspect of the invention, in the step of forming the interlayer insulating film, the interlayer insulating film is composed of at least one of SiO ₂ film, BPSG film, TEOS film and PSG film, and the interlayer insulating film is formed. The film can be formed directly on the silicide film .
[0018]
Further , as in the invention of claim 3 , in the step of exposing the silicide film , the oxide film can be removed by dry etching treatment.
[0019]
Specifically, as in the invention described in claim 4 , the dry etching process can be performed by at least one of Ar ion etching, reactive ion etching, and plasma etching.
[0020]
According to a fifth aspect of the invention, in the first to fourth aspects of the invention, the step of exposing the silicide film and the step of bringing the conductor member and the silicide film into contact are performed in a vacuum atmosphere.
[0021]
Thereby, it is possible to prevent the surface of the silicide film exposed in the contact hole from being oxidized. Therefore, the conductor member and the silicide film can be appropriately brought into direct contact.
[0024]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
In this embodiment, a PMOS transistor having a salicide structure formed in an LSI will be described as a semiconductor device to which the present invention is applied. FIG. 1 is a schematic cross-sectional view of the semiconductor device of this embodiment.
[0026]
As shown in FIG. 1, an n ⁻ type well region 2 is formed in a surface layer portion of a semiconductor substrate (hereinafter referred to as substrate) 1 made of silicon, and a gate oxide film 3 is formed on the n ⁻ type well region 2. A gate electrode 4 is formed therethrough. A sidewall oxide film 5 is provided on the sidewall of the gate electrode 4.
[0027]
Further, a source 6 and a drain 7 made of a p ⁺ type diffusion layer are formed on both sides of the gate electrode 4, and a channel region is formed between the source 6 and the drain 7. Note that the p-type layer formed on the channel region side of the source 6 and the drain 7 is the electric field relaxation layer 8.
[0028]
Further, silicide films 4a, 6a, and 7a as contact metal films are formed on the gate electrode 4, the source 6 and the drain 7, respectively. The silicide films 4a, 6a, and 7a have a thickness of about 40 nm. Further, an interlayer insulating film 9 made of SiO ₂ film or the like is directly formed on the silicide films 4a, 6a, 7a, and the W member 11 embedded in the contact hole 10 formed in the interlayer insulating film 9 is used. The source 6, the drain 7, and the like are electrically connected to the Al alloy wiring 12.
[0029]
Next, the configuration in which the silicide films 4a, 6a, 7a and the Al alloy wiring 12 are electrically connected will be described in detail. FIG. 2 is a schematic cross-sectional view around the contact hole 10 on the source 6 in the PMOS transistor.
[0030]
As shown in FIG. 2, the contact hole 10 is extended from the interlayer insulating film 9 so as to reach the silicide films 4a, 6a, and 7a, and the silicide films 4a, 6a, and 7a are exposed on the side walls of the contact hole 10. Yes. The bottom of the contact hole 10 reaches the source 6 through the silicide films 4a, 6a and 7a.
[0031]
Further, on the side wall of the contact hole 10 and the surface of the interlayer insulating film 9, a film (hereinafter referred to as a Ti / TiN film) 13 in which a TiN film is formed on the Ti film is formed. Further, a W member 11 is filled in a portion surrounded by the Ti / TiN film 13 in the contact hole 10. A Ti / TiN film 14 is formed on the surface of the W member 11 filled in the contact hole 10 and on the Ti / TiN film 13 on the interlayer insulating film 9.
[0032]
Further, an Al alloy wiring 12 which is an Al—Cu film is formed on the Ti / TiN film 14. A TiN film 15 is formed on the Al alloy wiring 12. The Ti / TiN film 13 and the W member 11 correspond to conductor members. Therefore, the conductor member and the silicide films 4a, 6a, and 7a are in direct contact with each other without an oxide film or the like. The silicide films 4 a, 6 a, 7 a and the Al alloy wiring 12 are electrically connected via the Ti / TiN films 13, 14 and the W member 11.
[0033]
Next, a method for manufacturing the PMOS transistor of this embodiment will be described. First, after forming an n ⁻ type well region 2 on the substrate 1, a gate oxide film 3 is formed by thermal oxidation. Then, after forming a polysilicon film on the gate oxide film 3, the gate electrode 4 is patterned through a photolithography process.
[0034]
Next, after depositing an insulating film such as a TEOS film over the entire surface of the substrate by CVD, the insulating film is etched back by anisotropic etching by RIE to form a sidewall oxide film 5 on the sidewall of the gate electrode 4. .
[0035]
Thereafter, a p-type impurity (for example, boron) is obliquely ion implanted. Thereby, ion implantation is performed using the gate electrode 4 covered with the sidewall oxide film 5 as a mask, and the electric field relaxation layers 8 are formed on both sides of the gate electrode 4 from the inside of the gate electrode 4. Further, a P-type impurity (for example, boron) is ion-implanted at a high concentration from the substrate normal direction. Thereby, ion implantation is performed using the gate electrode 4 covered with the sidewall oxide film 5 as a mask, and the source 6 and the drain 7 are formed on both sides of the gate electrode 4.
[0036]
Next, a step of forming silicide films 4a, 6a, and 7a (a step of forming a metal film) is performed. First, a Ti film and a TiN film are sequentially formed on the entire surface of the substrate, and further a heat treatment is performed in an Ar atmosphere to cause a silicidation reaction, and a titanium silicide film is formed on the exposed surfaces of the gate electrode 4 and the source 6 and drain 7. (TiSi ₂ film) is formed.
[0037]
Then, selective etching is performed with a mixed solution of ammonia and hydrogen peroxide solution to remove portions of the Ti film and TiN film that have not undergone silicidation reaction. As a result, only the silicide films 4a, 6a and 7a remain. Thereafter, heat treatment is performed to reduce the resistance of the silicide films 4a, 6a, and 7a.
[0038]
Next, an interlayer insulating film 9 is formed immediately above the entire surface of the substrate (step of forming an interlayer insulating film). Thereafter, a resist is formed on the interlayer insulating film 9 (step of forming a resist), and the resist is patterned through a photolithography step.
[0039]
Then, the contact hole 10 is formed in the interlayer insulating film 9 and the silicide films 4a, 6a and 7a by dry etching using the patterned resist as a mask (step of forming a contact hole). As a result, the silicide films 4 a, 6 a, and 7 a are exposed from the side wall of the contact hole 10. Since the exposed silicide films 4a, 6a and 7a are exposed to the atmosphere, an oxide film (TiO ₂ film) is formed on the surfaces of the silicide films 4a, 6a and 7a.
[0040]
Next, a vacuum atmosphere is created around the semiconductor device being manufactured. Then, the oxide films formed on the surfaces of the silicide films 4a, 6a, and 7a exposed in the contact hole 10 are removed to expose the silicide films 4a, 6a, and 7a (a step of exposing the metal film). The removal of the oxide film is performed by dry etching, specifically, Ar ion etching by ICP (Inductive Coupled Plasma). At this time, the etching time and pressure are adjusted so that the oxide film can be appropriately removed.
[0041]
Thereafter, ashing is performed to remove the upper layer portion of the resist cured by dry etching. Here, the film thickness of 2000 nm or less is removed from the resist. Thereafter, the remaining resist is completely removed by wet cleaning (step of removing the resist).
[0042]
Next, a Ti / TiN film 13 is formed in the contact hole 10 as an adhesive layer and a barrier metal, and the contact hole 10 is filled with the W member 11. As a result, the contact hole 10 is filled with the Ti / TiN film 13 and the W member 11, and the silicide films 4a, 6a, 7a and the W member 11 are in contact with each other via the Ti / TiN film 13 and are electrically connected. (Step of bringing the conductor member and the metal film into contact with each other). As described above, the process from the step of exposing the metal film to the process of contacting the conductor member and the metal film is performed in a vacuum atmosphere.
[0043]
Thereafter, the W member 11 is etched back, leaving the W member 11 only in the contact hole 10. Next, a Ti / TiN film 14 is formed on the surface of the W member 11 and the Ti / TiN film 13 on the interlayer insulating film 9. Subsequently, an Al alloy wiring 12 is formed on the Ti / TiN film 14, and a TiN film 15 is further formed thereon. In this way, the PMOS transistor of this embodiment is completed.
[0044]
As described above, in the present embodiment, the oxide film is not formed on the surfaces of the silicide films 4 a, 6 a, and 7 a exposed in the contact hole 10, and the Ti / TiN film 13 and the W member 11 are formed in the contact hole 10. Since it is filled, the contact resistance can be reduced as compared with the case where an oxide film is present on the surfaces of the silicide films 4a, 6a and 7a.
[0045]
Actually, the inventors measured the contact resistance with and without removing the oxide film on the surface of the silicide films 4a, 6a and 7a. As shown in FIG. 3, the contact was obtained by removing the oxide film. It was confirmed that the resistance can be greatly reduced. FIG. 3 shows the result when the contact hole 10 is formed in the n ⁺ -type diffusion layer. However, when the contact hole 10 is formed in the p ⁺ -type diffusion layer, the oxide film is similarly removed. The contact resistance can be greatly reduced.
[0046]
Further, as in the prior art, when the Ti / TiN film is in contact with the sidewall of the contact hole via the oxide film formed on the surface of the silicide film, the contact area is small and the oxide film is formed. This greatly increases the contact resistance.
[0047]
Therefore, the present inventors measured the contact resistance when the conventional contact structure is used and the contact resistance when the contact structure of the present embodiment is used. The result is shown in the graph of FIG.
[0048]
In FIG. 4, when the source or the like formed on the Si substrate and the wiring are not electrically connected (shown as Si contact structure in the drawing) without the conventional salicide structure, When the silicide film and the Al alloy wiring are electrically connected at the bottom (shown as a bottom contact structure in the figure), the silicide films 4a, 6a, and 7a are formed on the side wall of the contact hole 10 as in the present embodiment. The case where the Al alloy wiring 12 is electrically connected (shown as the structure of the present embodiment in the figure) is shown.
[0049]
As shown in FIG. 4, in the case of a salicide structure such as the bottom contact structure or the structure of this embodiment, the contact resistance can be reduced far more than in the case of the Si contact structure. Further, even if the silicide films 4a, 6a, 7a and the Al alloy wiring 12 are electrically connected on the side wall of the contact hole 10, by removing the oxide film as in the present embodiment, the bottom contact structure can be obtained. The same contact resistance can be realized.
[0050]
Although FIG. 4 shows the result when the contact hole 10 is formed in the p ⁺ type diffusion layer, the same result can be obtained even when the contact hole 10 is formed in the n ⁺ type diffusion layer.
[0051]
In this way, even if it is not electrically connected to the silicide films 4a, 6a, 7a at the bottom of the contact hole 10, it is sufficient to be electrically connected to the silicide films 4a, 6a, 7a at the sidewall of the contact hole 10. Contact resistance can be lowered. Therefore, it is not necessary to design accurately so that the contact hole does not penetrate the silicide film as in the conventional configuration, and the silicide film is exposed at the bottom of the contact hole. Therefore, the design tolerance can be increased.
[0052]
Conventionally, in order to prevent the contact hole from penetrating the silicide film, for example, a nitride film is formed on the silicide film, and an interlayer insulating film is formed thereon to form the contact hole. A nitride film was used as an etching stopper. However, in this embodiment, since the contact hole 10 may penetrate the silicide films 4a, 6a, and 7a, it is not necessary to form a nitride film or the like between the silicide films 4a, 6a, and 7a and the interlayer insulating film 9. .
[0053]
Thus, since a special process for preventing the contact hole 10 from penetrating the silicide films 4a, 6a and 7a is not necessary, an increase in the number of manufacturing processes can be prevented.
[0054]
In this embodiment, the ICP is used to remove the oxide film formed on the surfaces of the silicide films 4a, 6a, and 7a. Thus, by performing dry etching by ICP, damage to the contact hole 10 can be suppressed.
[0055]
Incidentally, as described in the prior art, there is a method in which the oxide film formed on the surface of the silicide film is removed by wet cleaning with ammonia and hydrogen peroxide solution in the configuration in which the contact is made with the silicide film at the bottom of the contact hole. . However, when the bottom of the contact hole 10 reaches the gate electrode 4, the source 6 and the drain 7 as in the present embodiment, the removal of Si becomes large if wet cleaning as described above is performed. A method of removing the oxide film by dry etching as shown in the embodiment is appropriate.
[0056]
Further, since the process from the step of exposing the metal film to the step of bringing the conductor member into contact with the metal film is performed in a vacuum atmosphere, after removing the oxide film on the surface of the silicide films 4a, 6a, 7a, the silicide film 4a, By preventing the oxide film from being formed again on the surfaces of 6a and 7a, the silicide films 4a, 6a and 7a and the Ti / TiN film 13 can be appropriately brought into contact with each other. The vacuum atmosphere does not completely indicate a vacuum state but indicates a vacuum state in which an oxide film is not formed on the surfaces of the silicide films 4a, 6a, and 7a.
[0057]
Further, ashing performed when removing the resist uses active oxygen atoms or ozone having strong oxidizing power as a reactive gas, and reacts with the resist to remove the resist. Therefore, this reactive gas oxidizes the surfaces of the silicide films 4a, 6a and 7a exposed in the contact hole 10, and an oxide film is formed on this surface.
[0058]
Accordingly, the present inventors investigated the relationship between the resist film thickness (hereinafter referred to as ashing amount) to be removed by ashing and the contact resistance. As a result, as shown in FIG. 5, it was found that when the ashing amount is larger than 2000 nm, the contact resistance rapidly increases. This is presumably because the thickness of the oxide film formed on the surface of the silicide films 4a, 6a, 7a increases as the ashing amount increases.
[0059]
Therefore, if the ashing amount is 2000 nm or less, that is, if the resist film having a thickness of 2000 nm or less is removed, it is possible to appropriately prevent the oxide films from being formed on the surfaces of the silicide films 4a, 6a, and 7a. However, the upper layer portion of the resist is removed by ashing because the upper layer portion of the resist cured by dry etching when forming the contact hole 10 is removed, so that the hardened portion of the resist is removed by ashing. Then it is desirable.
[0060]
FIG. 5 shows the result when the contact hole 10 is formed in the p ⁺ -type diffusion layer, but the ashing amount is similarly applied when the contact hole 10 is formed in the n ⁺ -type diffusion layer or a portion made of PolySi. The contact resistance rises with the increase of.
[0061]
The silicide films 4a, 6a and 7a have been described with respect to an example in which Ti is formed on the source 6 to form a TiSi ₂ film, but CoSi ₂ may be used as the silicide films 4a, 6a and 7a. .
[0062]
Also, the case where the process from the step of exposing the metal film to the step of bringing the conductor member into contact with the metal film is performed in a vacuum atmosphere, but if the Ti / TiN film 13 is formed in the contact hole 10, it is released to the atmosphere. May be.
[0063]
Further, although the case where the interlayer insulating film 9 is composed of a SiO ₂ film has been described, it may be composed of at least one of a BPSG film, a TEOS film, and a PSG film.
[0064]
Further, the dry etching process for removing the oxide film formed on the surface of the silicide films 4a, 6a, 7a exposed in the contact hole 10 may be performed by reactive ion etching or plasma etching.
[0065]
(Other embodiments)
In the first embodiment, the oxide film is not formed again on the surfaces of the silicide films 4a, 6a, and 7a by performing the process from the step of exposing the metal film to the step of bringing the conductor member and the metal film into contact in a vacuum atmosphere. However, the surface of the silicide films 4a, 6a, and 7a exposed in the contact hole 10 is converted to TiN by performing annealing in a nitrogen atmosphere after performing the step of exposing the metal film, and oxidizing the surface. The formation of a film may be prevented.
[0066]
Thus, even if the process from the step of exposing the metal film to the step of bringing the conductor member into contact with the metal film is not performed in a vacuum atmosphere but is performed in an open state, an oxide film is formed on the surfaces of the silicide films 4a, 6a, and 7a. Can be prevented.
[0067]
If the resist can be removed only by wet cleaning, it is not necessary to perform ashing.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment.
FIG. 2 is an enlarged view around a contact hole of the semiconductor device of the first embodiment.
FIG. 3 is a diagram comparing contact resistance when an oxide film is formed on the surface of a silicide film and when it is not formed.
FIG. 4 is a diagram comparing contact resistance between the structure of a conventional semiconductor device and the structure of the semiconductor device according to the first embodiment.
FIG. 5 is a diagram showing a relationship between an ashing amount and contact resistance.
FIG. 6 is a schematic cross-sectional view of a conventional salicide structure semiconductor device.
FIG. 7 is a schematic cross-sectional view of a semiconductor device having a salicide structure, showing a conventional problem.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 4a, 6a, 7a ... Silicide film (metal film),
9 ... interlayer insulating film, 10 ... contact hole, 11 ... W member (conductor member),
13: Ti / TiN film (conductor member).

Claims

Forming a silicide film (4a, 6a, 7a) on the semiconductor substrate (1);
Forming an interlayer insulating film (9) on the silicide film ;
Forming a contact hole (10) by etching the interlayer insulating film and the silicide film ;
After this step, removing the oxide film formed on the surface of the silicide film on the side wall of the contact hole to expose the silicide film ;
A step of filling the contact hole with a conductor member (11, 13) to directly contact the conductor member and the silicide film at a position exposed at a side wall of the contact hole. Production method.

In the step of forming the interlayer insulating film, the interlayer insulating film is composed of at least one of a SiO ₂ film, a BPSG film, a TEOS film, and a PSG film, and the interlayer insulating film is formed directly on the silicide film. The method of manufacturing a semiconductor device according to claim 1.

3. The method of manufacturing a semiconductor device according to claim 1, wherein, in the step of exposing the silicide film , the oxide film is removed by dry etching.

4. The method of manufacturing a semiconductor device according to claim 3 , wherein the dry etching process is performed by at least one of Ar ion etching, reactive ion etching, and plasma etching.

The method of manufacturing a semiconductor device according to any one of claims 1 to 4, characterized in that the step of contacting the step of exposing the silicide film and the conductive member and the silicide film in a vacuum atmosphere.