JP4159737B2

JP4159737B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4159737B2
Application number: JP2000325099A
Authority: JP
Inventors: 高寿齊藤; 淳末永; 幸夫早川
Original assignee: Fujitsu Ltd; Sony Corp
Current assignee: Fujitsu Ltd; Sony Corp
Priority date: 2000-10-25
Filing date: 2000-10-25
Publication date: 2008-10-01
Anticipated expiration: 2020-10-25
Also published as: JP2002134434A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、詳しくは半導体と金属との化合物膜を半導体領域の表面に自己整合的に形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタ等の半導体装置を微細化、高速化するためには、半導体基板に形成されている不純物領域や半導体で形成されている配線の低抵抗化が必要となる。そこで、半導体と金属との化合物膜を半導体領域の表面に対して自己整合的に形成する方法が考えられている。
【０００３】
例えば、ソース・ドレイン領域を構成する高濃度の不純物領域をシリコン基板上に形成し、シリコン基板上の全面にコバルト層を堆積する。その後、比較的低温（例えば５００℃）の第１段階の熱処理でシリコン基板および多結晶シリコン膜とコバルト層との界面でシリサイド化反応を生じさせて、比較的高抵抗のコバルトシリサイド（ＣｏＳｉ）膜を形成してから、酸化シリコン膜上や窒化シリコン膜上の未反応のまま残っているコバルト層を除去する。そして、比較的高温（例えば８５０℃）の第２段階の熱処理で、コバルトシリサイド（ＣｏＳｉ₂）膜を形成する方法が特開２０００−１１４５１５号公報等に記載されている。
【０００４】
このように２段階の熱処理を行うのは、１回の熱処理によって、ＣｏＳｉ₂を形成するように高温の熱処理を当初から行うと、酸化シリコン膜上や窒化シリコン膜上にもＣｏＳｉ_x膜が形成され、例えばゲート電極のＣｏＳｉ₂膜とソース・ドレイン領域上のＣｏＳｉ₂膜とが短絡するおそれがあるからである。
【０００５】
また、第２の熱処理の温度はある程度の高温で形成するほうが好ましく、例えば、８５０℃で３０秒程度の熱処理で形成する方がＣｏＳｉ₂反応によるスパイクの発生を抑制することができ、かつコバルトの過剰反応も抑制できるという提案が特開平９−１１５８５８号公報に記載されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の技術は、ＣｏＳｉ₂層を形成した後に高温の熱処理（例えば、６００℃以上の温度で熱処理時間が１０秒を超える熱処理）が付加されない場合であり、ロジックＬＳＩにＤＲＡＭセルを混載する構成の場合には、ＤＲＡＭ形成の熱処理の影響によりコバルトの過剰反応の影響がより顕著となる。これは、ＤＲＡＭを形成する際の酸化工程、減圧ＣＶＤ工程、活性化熱処理工程等に高温（例えば６５０℃）熱処理が長時間（例えば１時間以上）かかるためである。また第２の熱処理の際には、スパイクの発生やコバルトの過剰反応が抑制されていても、ＤＲＡＭ形成の熱処理の影響により活性層とウエル間の接合リークや、リソグラフィー工程の合わせずれによるコンタクトリークが生じる原因となる。
【０００７】
これらの課題を解決する方法として、第２の熱処理とＤＲＡＭを形成する際に行われる熱処理とを兼ねて行うことが特開平１１−６７６９１号公報等に記載されている。しかしながら、ＤＲＡＭを形成する際の酸化工程、減圧ＣＶＤ工程、活性化熱処理等の条件は、ＣｏＳｉ_xを形成するために設定されるものではなく、必ずしもＣｏＳｉ₂形成の際にスパイクの発生やコバルトの過剰反応が抑制される製造方法ではない。
【０００８】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置の製造方法である。
【０００９】
本発明の半導体装置の製造方法は、シリコン基板に形成された拡散層表面に所定の厚さのコバルト層を堆積する工程と、第１の温度で行う第１の熱処理により、前記コバルト層のうち前記拡散層に接する領域の少なくとも下部側をシリサイド化してＣｏ₂Ｓｉ層およびＣｏＳｉ層の少なくとも一方のコバルトシリサイド層を形成する工程と、前記コバルト層のうち前記第１の熱処理でシリサイド化されなかったコバルト層を除去するコバルト層を除去する工程と、前記第１の温度よりも高い第２の温度で行う第２の熱処理により、前記第１の熱処理で形成されたコバルトシリサイド層をさらにシリサイド化してＣｏＳｉ₂層を形成する工程と、ＤＲＡＭの記憶素子もしくは層間絶縁膜をシリコン基板上に形成する際に行われる熱処理によって前記第２の熱処理でＣｏＳｉ₂層となっていない前記コバルトシリサイド層をシリサイド化してＣｏＳｉ₂層を形成する工程と、前記ＤＲＡＭの記憶素子を形成した後に第３の熱処理を行うことで、前記各熱処理でＣｏＳｉ₂層となっていないコバルトシリサイド層をシリサイド化してＣｏＳｉ₂層を形成する工程とを備えていて、前記第２の熱処理は７００℃以上７７０℃以下の温度で５秒以上６０秒以下の時間で行う。
【００１０】
上記半導体装置の製造方法では、前記第１の温度よりも高い第２の温度で行う第２の熱処理により、前記第１の熱処理で形成されたコバルトシリサイド層をさらにシリサイド化してＣｏＳｉ₂層を形成する。しかも、第２の熱処理は７００℃以上７７０℃以下の温度で５秒以上６０秒以下の時間で行うことから、ロジックＬＳＩにＤＲＡＭセルを混載するような半導体装置が形成されるシリコン基板にＣｏＳｉ₂層を形成した後に高温熱処理が付加されるプロセスであっても、ＣｏＳｉ₂層を形成した際に、スパイクの発生やコバルトの過剰反応が抑制され、活性層とウエルとの間での接合リークやリソグラフィーの合わせずれによるコンタクトリークが抑制される。そして微細でかつ高速な半導体装置が低コストで製造される。
【００１１】
【発明の実施の形態】
本発明の半導体装置の製造方法に係る実施の形態を、図１〜図３の製造工程断面図によって説明する。図１〜図３では、ＤＲＡＭ混載ロジックＬＳＩの製造方法を示す。
【００１２】
図１の（１）に示すように、単結晶シリコンからなる基板１の表面にトレンチ素子分離２を形成する。次いでこのトレンチ素子分離２で形成された基板１の表面領域に、Ｎ型不純物を導入してなるＮ型ウエル領域３と、Ｐ型不純物を導入してなるＰ型ウエル領域４とを形成する。
【００１３】
次に図１の（２）に示すように、上記基板１上にゲート絶縁膜１１を形成し、さらにポリサイド構造のゲート電極（ＤＲＡＭメモリセルにおいてはワード線になる）１２を形成する。これらのゲート電極１２を形成する場合には、まず基板１上にゲート絶縁膜１１を形成した後、このゲート絶縁膜１１上にポリシリコンもしくはアモルファスシリコンからなるシリコン膜１３を形成する。次に、ＮチャネルＭＯＳトランジスタ領域のシリコン膜部分にはＮ型不純物（例えばリン）を導入し、ＰチャネルＭＯＳトランジスタ領域のシリコン膜１３部分にはＰ型不純物であるホウ素を導入する。次いでシリコン膜１３上に高融点金属シリサイド膜１４（例えばタングステンシリサイド膜）を形成する。さらに酸化シリコン膜からなるオフセット膜１５を形成した後、レジストパターンをマスクに用いてオフセット膜１５、高融点金属シリサイド膜１４およびシリコン膜１３をエッチングする。これによって、上部に酸化シリコン膜からなるオフセット膜１５が設けられたゲート電極１２が形成される。
【００１４】
次に、ロジック回路が形成される周辺ＭＯＳトランジスタ形成領域におけるウエル拡散層の表面領域にそれぞれの導電型のＬＤＤ（Lightly Doped Drain ）不純物拡散層２１を形成する。一方、ＤＲＡＭメモリセル形成領域には選択的にソース・ドレイン拡散層２２を形成する。
【００１５】
次に、図１の（３）に示すように、ＤＲＡＭメモリセル形成領域を窒化シリコン膜１７で覆い、周辺ＭＯＳトランジスタ形成領域におけるゲート電極１２およびオフセット膜１５の側壁に窒化シリコンからなるサイドウォール１８を形成する。この際、まず、基板１の全面に例えば膜厚が６０ｎｍの窒化シリコン膜１７を形成する。ついで、ＤＲＡＭメモリセル形成領域をマスクパターン（図示せず）で覆った状態で、この窒化シリコン膜１７を異方性エッチングして、これによりＤＲＡＭメモリセル形成領域を窒化シリコンで覆い、周辺ＭＯＳトランジスタ形成領域におけるゲート電極１２およびオフセット膜１５の側壁に窒化シリコン膜からなるサイドウォール１８を残す。
【００１６】
その後、レジストマスクを用いて、周辺ＭＯＳトランジスタ形成領域（ＰＭＯＳＦＥＴ形成領域）にＰ型不純物の注入を選択的に行い、ソース・ドレイン拡散層２３を形成する。さらに別のレジストマスクを用いて、周辺ＭＯＳトランジスタ形成領域（ＮＭＯＳＦＥＴ形成領域）にＮ型不純物の注入を選択的に行い、ソース・ドレイン拡散層（図示せず）を形成する。次に、窒化シリコン膜１７の開口部、すなわち周辺ＭＯＳトランジスタ形成領域上の自然酸化膜を除去した後、スパッタリングによって、コバルトを例えば１０ｎｍの厚さに堆積してコバルト層を形成し、さらに窒化チタンを例えば３０ｎｍの厚さに堆積して窒化チタン膜を形成する。
【００１７】
次いで、コバルトシリサイド形成のための第１の熱処理を５００℃の窒素雰囲気中で３０秒間行う。このとき、コバルト層とシリコンとが接触している部分ではＣｏ₂Ｓｉ膜が形成される。次に、アンモニアと過酸化水素水もしくは塩酸と過酸化水素水を用いて薬液処理によって、窒化チタン膜と自己整合的にコバルトサリサイドの形成が行われない部分のコバルト層を選択的に除去する。
【００１８】
次にコバルトシリサイド形成の第２の熱処理を７００℃以上７７０℃以下の温度で行う。例えば７００℃の窒素雰囲気中で３０秒間行う。このとき、コバルトシリサイド層の一部が下地のシリコンと反応し、コバルトシリサイド（ＣｏＳｉ₂）層２５が形成される。
【００１９】
次いで、図１の（４）に示すように、減圧ＣＶＤ法により全面に窒化シリコン膜（図示せず）を３０ｎｍの厚さに形成する。このときの成膜温度は例えば７００℃に設定される。次いで、窒化シリコン膜上にホウ素リンシリケートガラス（ＢＰＳＧ）膜３１を例えば１．００μｍの厚さに形成する。その後、７００℃の水蒸気雰囲気中で２０分間のリフロー処理を行う。次いで、ＢＰＳＧ膜３１を例えば４００ｎｍ程度の厚さだけ研磨し、表面を平坦化する。
【００２０】
ここで、窒化シリコン膜の堆積、ＢＰＳＧ膜３１のリフロー処理はともに７００℃にて行われるため、ＣｏＳｉの一部が下地のシリコンと反応してＣｏＳｉ₂が形成される。
【００２１】
その後、図２の（５）に示すように、ＢＰＳＧ膜３１および窒化シリコン膜（図示せず）をエッチングし、ＤＲＡＭメモリセル領域のソース・ドレイン拡散層２２に達するコンタクトホール３２を形成する。次いでコンタクトホール３２に第１のシリコン電極層３３を埋め込む。なお、余剰な第１のシリコン電極層３３はＣＭＰ等によって除去しておく。
【００２２】
次に、図２の（６）に示すように、プラズマＣＶＤ法によって、ＢＰＳＧ膜３１上に酸化シリコンからなる下地絶縁膜３５を例えば１００ｎｍの厚さに形成する。
【００２３】
この後、ビットコンタクトに相当する第１のシリコン電極層３３上の上記下地絶縁膜３５に開口部を形成し、この開口部を介してビットコンタクトに接続されるＤＲＡＭビット線（すなわち配線パターン）３７を形成する。このＤＲＡＭビット線３７は、窒化チタンからなるバリア層とその上層のタングステンからなる積層構造で構成する。次いで、高密度プラズマＣＶＤ法によって、ＤＲＡＭビット線３７を覆う第２の層間絶縁膜３９を例えば１．００μｍの厚さに酸化シリコン膜を堆積して形成する。そして化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishingの略）によって表面を平坦化する。
【００２４】
次に、第２の層間絶縁膜３９上に窒化シリコンからなるエッチングストッパ層４０を形成する。そして、図示を省略したレジストパターンをマスクに用いたエッチングによって、第１のシリコン電極層３３のうち、後に形成されるキャパシタに接続される第１のシリコン電極層３３上における第２のエッチングストッパ層４０部分に開口部を形成する。次いで、この開口部の内壁にポリシリコンもしくはアモルファスシリコンからなるサイドウォールエッチングマスクを形成する。
【００２５】
その後、第２のエッチングストッパ層４０とサイドウォールエッチングマスクとをエッチングマスクに用いて、第２の層間絶縁膜３９および下地絶縁膜３５をエッチングし、第２の層間絶縁膜３９に第１のシリコン電極層３３に達するコンタクトホールを形成する。これによって、レジストパターンを形成するためのリソグラフィー技術を超える径のコンタクトホール４２が得られる。
【００２６】
次いで、図２の（７）に示すように、これらのコンタクトホール４２内に第２のシリコン電極４４を形成する。その後、第２エッチングストッパ層４６および第２のシリコン電極４４に対してエッチング選択比を高く保てるＢＰＳＧ膜４７を例えば１．００μｍの膜厚で形成する。そして、この絶縁膜における第２のシリコン電極層４４上部に開口部４８を形成する。
【００２７】
その後、開口部４８の内壁を覆う状態で、ポリシリコンもしくはアモルファスシリコンからなるシリコン層を形成し、ＣＭＰにて開口部４８の内壁にのみシリコン層を残し、これをシリンダ型キャパシタの下部電極となる第３のシリコン電極５０とする。しかる後、第２エッチングストッパ層４６および第３のシリコン電極層３０に対して選択的にＢＰＳＧ膜４７を除去する。
【００２８】
次に、図２の（８）に示すように、第３のシリコン電極５０を覆う状態に窒化シリコン膜−酸化シリコン膜（ＯＮ膜）を例えば５ｎｍの厚さに形成してキャパシタの誘電体膜５２を形成する。ここでは、減圧ＣＶＤ法によって、６５０℃の成膜温度で、窒化シリコン膜が形成され、続いて６８０℃のパイロジェニック酸化によってシリコン酸化膜が形成される。
【００２９】
このため、窒化シリコン膜の堆積は６５０℃、窒化シリサイド膜の酸化は６８０℃にて行われるためＣｏＳｉの一部が下地シリコンと反応し、ＣｏＳｉ₂が形成される。
【００３０】
次いで、誘電体膜５２上にキャパシタの上部電極５４として、シリコン層を形成する。しかる後、上部電極５４を所定形状にパターニングし、これによってシリンダ型のキャパシタ５６が形成される。
【００３１】
次に、図３の（９）に示すように、この状態でコバルトサリサイド形成の第３の熱処理を８００℃から９００℃の窒素雰囲気中で１０秒〜３０秒間行う。好ましくは９００℃で１０秒間行う。この第３の熱処理では、これまでの熱処理で反応されずに残されていたＣｏＳｉが下地シリコンと反応し、コバルトシリサイド（ＣｏＳｉ₂）が形成される。またこの熱処理を行うことで不純物の再活性化が行われ、良好な特性のトランジスタを得ることができる。
【００３２】
次に、高密度プラズマＣＶＤ法によって、キャパシタ５６を覆う状態で第２のエッチングストッパ層４６上に酸化シリコン膜を例えば２．５０μｍの厚さに堆積して第３の層間絶縁膜６１を形成する。そして第３の層間絶縁膜６１の表面をＣＭＰによって研磨して平坦化する。
【００３３】
その後、段階的なエッチングによって、周辺ＭＯＳトランジスタ形成領域のゲート電極に達するコンタクトホール６３を形成する。また、これらのコンタクトホール６３の形成とは別に、ＭＯＳトランジスタ形成領域における基板表面のシリサイド層に達するコンタクトホール６５を段階的なエッチングによって形成する。
【００３４】
その後、これらのコンタクトホール６３，６５の内壁を覆う状態で、チタン層と窒化チタンを形成し、コンタクトホール内部を埋め込む状態でタングステン層を形成する。次いで、コンタクトホール内のみにタングステン層およびチタン層（窒化チタン層）を残す状態で、余分なタングステン層、チタン層（窒化チタン層）等をＣＭＰによって除去する。これによって、コンタクトホール内に第１の金属電極６７，６９を形成する。その後、第１の金属電極６７，６９に接続される金属配線７１，７３を第３の層間絶縁膜６１上に形成する。
【００３５】
以降、ここでの図示は省略するが、さらに必要に応じて層間絶縁膜、プラグおよび金属配線の形成を順次繰り返し行い、最上部にオーバコート層を形成して、多層金属配線構造のＤＲＡＭ混載ロジックＬＳＩが得られる。この際、層間絶縁膜の形成は、４５０℃以下の形成条件にて形成することが望ましく、好ましくは埋め込み特性も良好である高密度プラズマＣＶＤ法によって形成することとする。
【００３６】
上記説明したように、第２の熱処理は、７００℃以上７５０℃以下の温度で行う。ここで、ＤＲＡＭ混載ロジックＬＳＩにおけるコバルトシリサイドの第２の熱処理温度と接合リークＮ⁺拡散層とＰｗｅｌｌ間）の関係を図４に示す。図４の（１）は接合面積が３９０００μｍ²、周囲長が７８０００μｍの拡散層に１．５Ｖの逆バイアスを印加した場合のリーク電流を示し、図４の（２）は接合面積が３９０００μｍ²、周囲長が７８０００μｍの拡散層とフィールド酸化膜界面にコンタクトホールを開口したパターンに１．５Ｖの逆バイアスを印加した場合のリーク電流を示す。図４に示すように、いずれの場合も、熱処理温度（アニール温度）が低くなりすぎる場合および高くなりすぎる場合ともに接合リークが上昇していることがわかる。よって、熱処理温度としては、７００℃以上７７０℃以下で、好ましくは７００℃程度である。
【００３７】
以上、説明した製造方法によれば、ＤＲＡＭ混載ロジックにおけるコバルトシリサイド形成の第２の熱処理を７００℃以上７７０℃以下で行うことにより、コバルトシリサイド（ＣｏＳｉ₂）形成の際に、スパイクの発生やコバルトの過剰反応が抑制され、活性層とウエル間の接合リークや、リソグラフィーの合わせずれによるコンタクトリークを抑制することができる。
【００３８】
【発明の効果】
以上、説明したように本発明の半導体装置の製造方法によれば、コバルトシリサイド形成の第２の熱処理を７００℃以上７７０℃以下で行うことにより、コバルトシリサイド（ＣｏＳｉ₂）形成を最適化できる。このため、コバルトシリサイド（ＣｏＳｉ₂）形成の際に、スパイクの発生やコバルトの過剰反応が抑制され、活性層とウエル間の接合リークや、リソグラフィーの合わせずれによるコンタクトリークを抑制することができる。したがって、接合リークを抑えた半導体装置を構成することが可能になり、動作が安定した半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。
【図２】本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。
【図３】本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。
【図４】ＤＲＡＭ混載ロジックＬＳＩにおけるコバルトシリサイドの第２の熱処理温度と接合リークとの関係図である。
【符号の説明】
１…シリコン基板、２３…ソース・ドレイン拡散層、２５…コバルトシリサイド（ＣｏＳｉ₂）層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device in which a compound film of a semiconductor and a metal is formed on the surface of a semiconductor region in a self-aligned manner.
[0002]
[Prior art]
In order to miniaturize and increase the speed of a semiconductor device such as a MOS transistor, it is necessary to reduce the resistance of an impurity region formed on a semiconductor substrate or a wiring formed of a semiconductor. Therefore, a method of forming a compound film of a semiconductor and a metal in a self-aligned manner with respect to the surface of the semiconductor region has been considered.
[0003]
For example, high-concentration impurity regions constituting source / drain regions are formed on a silicon substrate, and a cobalt layer is deposited on the entire surface of the silicon substrate. Thereafter, a silicidation reaction is caused at the interface between the silicon substrate and the polycrystalline silicon film and the cobalt layer by a first-stage heat treatment at a relatively low temperature (for example, 500 ° C.), so that a relatively high resistance cobalt silicide (CoSi) film is formed. Then, the unreacted cobalt layer on the silicon oxide film or the silicon nitride film is removed. Japanese Patent Application Laid-Open No. 2000-114515 discloses a method of forming a cobalt silicide (CoSi ₂ ) film by a second stage heat treatment at a relatively high temperature (for example, 850 ° C.).
[0004]
The reason why the heat treatment is performed in two stages, depending on a single heat treatment, when a high-temperature heat treatment to form a CoSi ₂ originally, CoSi _x film to a silicon oxide film or a silicon nitride film is formed is, for example, a CoSi ₂ film and CoSi ₂ film on the source and drain regions of the gate electrode there is a fear that a short circuit.
[0005]
The second heat treatment is preferably formed at a certain high temperature. For example, the formation of the heat treatment at 850 ° C. for about 30 seconds can suppress the occurrence of spikes due to the CoSi ₂ reaction and A proposal that an excessive reaction can be suppressed is described in Japanese Patent Application Laid-Open No. 9-115858.
[0006]
[Problems to be solved by the invention]
However, the conventional technique is a case where high-temperature heat treatment (for example, heat treatment with a temperature of 600 ° C. or higher and a heat treatment time exceeding 10 seconds) is not applied after the CoSi ₂ layer is formed, and the DRAM cell is embedded in the logic LSI. In the case of the configuration, the influence of the excessive reaction of cobalt becomes more remarkable due to the influence of the heat treatment for forming the DRAM. This is because high-temperature (for example, 650 ° C.) heat treatment takes a long time (for example, 1 hour or more) in an oxidation process, a low pressure CVD process, an activation heat treatment process, and the like when forming a DRAM. In addition, during the second heat treatment, even if the occurrence of spikes or excessive reaction of cobalt is suppressed, the junction leak between the active layer and the well due to the influence of the heat treatment of DRAM formation, or the contact leak due to misalignment of the lithography process. Cause.
[0007]
As a method for solving these problems, Japanese Patent Application Laid-Open No. 11-67691 discloses that the second heat treatment and the heat treatment performed when the DRAM is formed are performed. However, conditions such as an oxidation process, a low pressure CVD process, and an activation heat treatment when forming a DRAM are not set for forming CoSi _x, and it is not always necessary to generate spikes or cobalt during formation of CoSi ₂ . This is not a production method in which excessive reaction is suppressed.
[0008]
[Means for Solving the Problems]
The present invention is a method for manufacturing a semiconductor device to solve the above problems.
[0009]
The method for manufacturing a semiconductor device according to the present invention includes a step of depositing a cobalt layer having a predetermined thickness on the surface of a diffusion layer formed on a silicon substrate, and a first heat treatment performed at a first temperature. At least the lower side of the region in contact with the diffusion layer is silicided to form a cobalt silicide layer of at least one of a Co ₂ Si layer and a CoSi layer, and the silicide is not silicided by the first heat treatment of the cobalt layer The cobalt silicide layer formed by the first heat treatment is further silicided by a step of removing the cobalt layer to remove the cobalt layer and a second heat treatment performed at a second temperature higher than the first temperature. forming a CoSi ₂ layer, the heat treatment performed when forming a memory element or an interlayer insulating film of a DRAM on a silicon substrate Forming a CoSi ₂ layer the Cobalt silicide layer that is not a CoSi ₂ layer with serial second heat treatment silicided, by performing the third heat treatment after formation of the memory element of the DRAM, each comprise a step of forming a _two-layer CoSi silicided cobalt silicide layer not the CoSi ₂ layer with heat treatment, the second heat treatment is less than 60 seconds 5 seconds at a temperature of 770 ° C. 700 ° C. or higher In time.
[0010]
In the method of manufacturing the semiconductor device, the cobalt silicide layer formed by the first heat treatment is further silicided to form a CoSi ₂ layer by a second heat treatment performed at a second temperature higher than the first temperature. To do. Moreover, CoSi ₂ second heat treatment is from doing at 700 ° C. or higher 770 ° C. 60 seconds or less for more than 5 seconds at a temperature of less than or equal to a silicon substrate on which a semiconductor device such as embedded DRAM cells in the logic LSI is formed Even when a high-temperature heat treatment is applied after forming the layer, when the CoSi ₂ layer is formed, the occurrence of spikes and excessive cobalt reaction are suppressed, and junction leakage between the active layer and the well Contact leakage due to misalignment of lithography is suppressed. A fine and high-speed semiconductor device is manufactured at low cost.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment according to a method for manufacturing a semiconductor device of the present invention will be described with reference to the manufacturing process sectional views of FIGS. 1 to 3 show a method for manufacturing a DRAM-embedded logic LSI.
[0012]
As shown in FIG. 1A, trench element isolation 2 is formed on the surface of a substrate 1 made of single crystal silicon. Next, an N-type well region 3 into which N-type impurities are introduced and a P-type well region 4 into which P-type impurities are introduced are formed in the surface region of the substrate 1 formed by the trench element isolation 2.
[0013]
Next, as shown in FIG. 1B, a gate insulating film 11 is formed on the substrate 1, and a gate electrode 12 (which becomes a word line in a DRAM memory cell) 12 having a polycide structure is formed. When these gate electrodes 12 are formed, a gate insulating film 11 is first formed on the substrate 1, and then a silicon film 13 made of polysilicon or amorphous silicon is formed on the gate insulating film 11. Next, an N-type impurity (for example, phosphorus) is introduced into the silicon film portion of the N-channel MOS transistor region, and boron, which is a P-type impurity, is introduced into the silicon film 13 portion of the P-channel MOS transistor region. Next, a refractory metal silicide film 14 (for example, a tungsten silicide film) is formed on the silicon film 13. Further, after forming the offset film 15 made of a silicon oxide film, the offset film 15, the refractory metal silicide film 14 and the silicon film 13 are etched using the resist pattern as a mask. As a result, the gate electrode 12 having the offset film 15 made of a silicon oxide film provided thereon is formed.
[0014]
Next, an LDD (Lightly Doped Drain) impurity diffusion layer 21 of each conductivity type is formed in the surface region of the well diffusion layer in the peripheral MOS transistor formation region where the logic circuit is formed. On the other hand, a source / drain diffusion layer 22 is selectively formed in the DRAM memory cell formation region.
[0015]
Next, as shown in FIG. 1C, the DRAM memory cell formation region is covered with a silicon nitride film 17, and the side walls 18 made of silicon nitride are formed on the side walls of the gate electrode 12 and the offset film 15 in the peripheral MOS transistor formation region. Form. At this time, first, a silicon nitride film 17 of, eg, a 60 nm-thickness is formed on the entire surface of the substrate 1. Next, in a state where the DRAM memory cell formation region is covered with a mask pattern (not shown), the silicon nitride film 17 is anisotropically etched, thereby covering the DRAM memory cell formation region with silicon nitride, and the peripheral MOS transistor. Sidewalls 18 made of a silicon nitride film are left on the side walls of the gate electrode 12 and the offset film 15 in the formation region.
[0016]
Thereafter, using a resist mask, a P-type impurity is selectively implanted into the peripheral MOS transistor formation region (PMOSFET formation region) to form the source / drain diffusion layer 23. Further, using another resist mask, an N-type impurity is selectively implanted into the peripheral MOS transistor formation region (NMOSFET formation region) to form a source / drain diffusion layer (not shown). Next, after removing the natural oxide film on the opening of the silicon nitride film 17, that is, the peripheral MOS transistor formation region, cobalt is deposited to a thickness of, for example, 10 nm by sputtering to form a cobalt layer, and titanium nitride is further formed. Is deposited to a thickness of 30 nm, for example, to form a titanium nitride film.
[0017]
Next, a first heat treatment for forming cobalt silicide is performed in a nitrogen atmosphere at 500 ° C. for 30 seconds. At this time, a Co ₂ Si film is formed in the portion where the cobalt layer and silicon are in contact. Next, a portion of the cobalt layer where cobalt salicide is not formed in a self-aligned manner with the titanium nitride film is selectively removed by chemical treatment using ammonia and hydrogen peroxide solution or hydrochloric acid and hydrogen peroxide solution.
[0018]
Next, a second heat treatment for forming cobalt silicide is performed at a temperature of 700 ° C. to 770 ° C. For example, it is performed in a nitrogen atmosphere at 700 ° C. for 30 seconds. At this time, a part of the cobalt silicide layer reacts with the underlying silicon, and a cobalt silicide (CoSi ₂ ) layer 25 is formed.
[0019]
Next, as shown in FIG. 1 (4), a silicon nitride film (not shown) is formed to a thickness of 30 nm on the entire surface by low pressure CVD. The film forming temperature at this time is set to 700 ° C., for example. Next, a boron phosphorus silicate glass (BPSG) film 31 is formed on the silicon nitride film to a thickness of, for example, 1.00 μm. Thereafter, a reflow process is performed in a steam atmosphere at 700 ° C. for 20 minutes. Next, the BPSG film 31 is polished by a thickness of about 400 nm, for example, to flatten the surface.
[0020]
Here, since the deposition of the silicon nitride film and the reflow process of the BPSG film 31 are both performed at 700 ° C., a part of CoSi reacts with the underlying silicon to form CoSi ₂ .
[0021]
Thereafter, as shown in FIG. 2 (5), the BPSG film 31 and the silicon nitride film (not shown) are etched to form contact holes 32 reaching the source / drain diffusion layers 22 in the DRAM memory cell region. Next, the first silicon electrode layer 33 is embedded in the contact hole 32. The excessive first silicon electrode layer 33 is removed by CMP or the like.
[0022]
Next, as shown in FIG. 2 (6), a base insulating film 35 made of silicon oxide is formed to a thickness of, for example, 100 nm on the BPSG film 31 by plasma CVD.
[0023]
Thereafter, an opening is formed in the base insulating film 35 on the first silicon electrode layer 33 corresponding to the bit contact, and a DRAM bit line (that is, a wiring pattern) 37 connected to the bit contact through the opening. Form. The DRAM bit line 37 is formed of a laminated structure made of a barrier layer made of titanium nitride and an upper tungsten layer. Next, a second interlayer insulating film 39 covering the DRAM bit line 37 is formed by depositing a silicon oxide film to a thickness of, for example, 1.00 μm by a high density plasma CVD method. Then, the surface is flattened by chemical mechanical polishing (hereinafter referred to as CMP, CMP is short for Chemical Mechanical Polishing).
[0024]
Next, an etching stopper layer 40 made of silicon nitride is formed on the second interlayer insulating film 39. Then, the second etching stopper layer on the first silicon electrode layer 33 connected to the capacitor to be formed later in the first silicon electrode layer 33 by etching using a resist pattern (not shown) as a mask. An opening is formed at 40 portions. Next, a sidewall etching mask made of polysilicon or amorphous silicon is formed on the inner wall of the opening.
[0025]
Thereafter, the second interlayer insulating film 39 and the base insulating film 35 are etched using the second etching stopper layer 40 and the sidewall etching mask as an etching mask, and the first silicon is formed on the second interlayer insulating film 39. A contact hole reaching the electrode layer 33 is formed. As a result, the contact hole 42 having a diameter exceeding the lithography technique for forming the resist pattern is obtained.
[0026]
Next, as shown in FIG. 2 (7), a second silicon electrode 44 is formed in these contact holes 42. Thereafter, a BPSG film 47 capable of maintaining a high etching selectivity with respect to the second etching stopper layer 46 and the second silicon electrode 44 is formed with a film thickness of, for example, 1.00 μm. Then, an opening 48 is formed in the insulating film above the second silicon electrode layer 44.
[0027]
Thereafter, a silicon layer made of polysilicon or amorphous silicon is formed in a state of covering the inner wall of the opening 48, and the silicon layer is left only on the inner wall of the opening 48 by CMP, which becomes the lower electrode of the cylinder type capacitor. The third silicon electrode 50 is used. Thereafter, the BPSG film 47 is selectively removed with respect to the second etching stopper layer 46 and the third silicon electrode layer 30.
[0028]
Next, as shown in FIG. 2 (8), a silicon nitride film-silicon oxide film (ON film) is formed to a thickness of, for example, 5 nm so as to cover the third silicon electrode 50, and the dielectric film of the capacitor. 52 is formed. Here, a silicon nitride film is formed by a low pressure CVD method at a film forming temperature of 650 ° C., and then a silicon oxide film is formed by pyrogenic oxidation at 680 ° C.
[0029]
Therefore, the deposition of the silicon nitride film is performed at 650 ° C., and the oxidation of the silicide nitride film is performed at 680 ° C. Therefore, a part of CoSi reacts with the underlying silicon to form CoSi ₂ .
[0030]
Next, a silicon layer is formed on the dielectric film 52 as the upper electrode 54 of the capacitor. Thereafter, the upper electrode 54 is patterned into a predetermined shape, whereby a cylinder-type capacitor 56 is formed.
[0031]
Next, as shown in (9) of FIG. 3, in this state, a third heat treatment for forming cobalt salicide is performed in a nitrogen atmosphere at 800 ° C. to 900 ° C. for 10 seconds to 30 seconds. Preferably, it is performed at 900 ° C. for 10 seconds. In this third heat treatment, CoSi left unreacted in the heat treatment so far reacts with the underlying silicon to form cobalt silicide (CoSi ₂ ). Further, by performing this heat treatment, the impurities are reactivated and a transistor with favorable characteristics can be obtained.
[0032]
Next, a silicon oxide film is deposited on the second etching stopper layer 46 to a thickness of, for example, 2.50 μm so as to cover the capacitor 56 by high-density plasma CVD, thereby forming a third interlayer insulating film 61. . Then, the surface of the third interlayer insulating film 61 is polished and planarized by CMP.
[0033]
Thereafter, a contact hole 63 reaching the gate electrode in the peripheral MOS transistor formation region is formed by stepwise etching. In addition to the formation of these contact holes 63, a contact hole 65 reaching the silicide layer on the substrate surface in the MOS transistor formation region is formed by stepwise etching.
[0034]
Thereafter, a titanium layer and titanium nitride are formed in a state of covering the inner walls of the contact holes 63 and 65, and a tungsten layer is formed in a state of filling the contact holes. Next, an excess tungsten layer, titanium layer (titanium nitride layer), and the like are removed by CMP in a state where the tungsten layer and the titanium layer (titanium nitride layer) are left only in the contact holes. As a result, first metal electrodes 67 and 69 are formed in the contact holes. Thereafter, metal wirings 71 and 73 connected to the first metal electrodes 67 and 69 are formed on the third interlayer insulating film 61.
[0035]
Thereafter, although illustration is omitted here, the formation of an interlayer insulating film, a plug, and a metal wiring is sequentially repeated as necessary, and an overcoat layer is formed on the uppermost part, so that a DRAM mixed logic having a multilayer metal wiring structure is formed. An LSI is obtained. At this time, the interlayer insulating film is preferably formed under a formation condition of 450 ° C. or lower, and is preferably formed by a high-density plasma CVD method having good embedding characteristics.
[0036]
As described above, the second heat treatment is performed at a temperature of 700 ° C to 750 ° C. Here, the relationship between the second heat treatment temperature of cobalt silicide and the junction leakage N ⁺ diffusion layer and Pwell in the DRAM-embedded logic LSI is shown in FIG. Figure 4 (1) is bonded area 39000μm ^2, shows the leakage current when the perimeter is applying a reverse bias of 1.5V to the diffusion layer of 78000μm, (2) in FIG. 4 is bonded area 39000μm ^2, The leakage current when a reverse bias of 1.5 V is applied to a pattern in which a contact hole is opened at the interface between the diffusion layer having a peripheral length of 78000 μm and the field oxide film is shown. As shown in FIG. 4, it can be seen that in any case, the junction leakage increases both when the heat treatment temperature (annealing temperature) becomes too low and when it becomes too high. Therefore, the heat treatment temperature is 700 ° C. or higher and 770 ° C. or lower, preferably about 700 ° C.
[0037]
According to the manufacturing method described above, the second heat treatment for forming the cobalt silicide in the DRAM mixed logic is performed at 700 ° C. or higher and 770 ° C. or lower, so that spikes are generated and cobalt is generated when cobalt silicide (CoSi ₂ ) is formed. Excessive reaction is suppressed, and junction leakage between the active layer and the well and contact leakage due to lithography misalignment can be suppressed.
[0038]
【The invention's effect】
As described above, according to the method for manufacturing a semiconductor device of the present invention, the formation of cobalt silicide (CoSi ₂ ) can be optimized by performing the second heat treatment for forming the cobalt silicide at 700 ° C. or higher and 770 ° C. or lower. For this reason, when cobalt silicide (CoSi ₂ ) is formed, the occurrence of spikes and excessive reaction of cobalt can be suppressed, and junction leakage between the active layer and the well and contact leakage due to misalignment of lithography can be suppressed. Therefore, a semiconductor device in which junction leakage is suppressed can be configured, and a semiconductor device with stable operation can be obtained.
[Brief description of the drawings]
FIG. 1 is a manufacturing process cross-sectional view illustrating an embodiment of a method for manufacturing a semiconductor device of the present invention.
FIG. 2 is a manufacturing step sectional view showing the embodiment of the method for manufacturing a semiconductor device of the present invention.
FIG. 3 is a manufacturing step sectional view showing the embodiment of the method for manufacturing a semiconductor device of the present invention;
FIG. 4 is a diagram showing a relationship between a second heat treatment temperature of cobalt silicide and junction leakage in a DRAM-embedded logic LSI.
[Explanation of symbols]
1 ... silicon substrate, 23 ... source-drain diffusion layer, 25 ... cobalt silicide (CoSi ₂₎ layer

Claims

Depositing a cobalt layer of a predetermined thickness on the surface of the diffusion layer formed on the silicon substrate;
Forming a cobalt silicide layer of at least one of a Co ₂ Si layer and a CoSi layer by siliciding at least a lower side of a region in contact with the diffusion layer of the cobalt layer by a first heat treatment performed at a first temperature ; ,
Removing a cobalt layer that removes the cobalt layer that has not been silicided in the first heat treatment from the cobalt layer;
Forming a CoSi ₂ layer by further siliciding the cobalt silicide layer formed by the first heat treatment by a second heat treatment performed at a second temperature higher than the first temperature ;
Forming a CoSi ₂ layer by siliciding the cobalt silicide layer that has not been formed into a CoSi ₂ layer by the second heat treatment by a heat treatment performed when forming a memory element or an interlayer insulating film of a DRAM on a silicon substrate; ,
By performing the third heat treatment after formation of the memory element of the DRAM, forming a _two-layer CoSi cobalt silicide layer not the CoSi ₂ layer with each heat treatment silicided
With
The second heat treatment is performed at a temperature of 700 ° C. to 770 ° C. for a time of 5 seconds to 60 seconds.
The method of manufacturing a semiconductor device.