JP3641142B2

JP3641142B2 - Ferroelectric memory

Info

Publication number: JP3641142B2
Application number: JP24502598A
Authority: JP
Inventors: 久美奥和田; 晃司山川; 修有隈; 英行鎌田; 博望月; かおり堤; 元央矢吹
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-12-24
Filing date: 1998-08-31
Publication date: 2005-04-20
Anticipated expiration: 2018-08-31
Also published as: JPH11243179A

Description

【０００１】
【発明の属する技術分野】
本発明は強誘電体メモリおよびそのパッケージング方法に関する。
【０００２】
【従来の技術】
近年、キャパシタに強誘電体を用いた不揮発性強誘電体メモリ（ＦＲＡＭ）が注目を集めている。強誘電体は、電界の印加により生じた分極が電界の印加を停止した後にも維持され、最初の電界と反対方向にある程度の強度の電界を印加したときに分極の向きが反転する性質を有する。強誘電体に電界を印加し、電界を変化させながら分極の値を測定すると、図１に示すようなヒステリシスループが観測される。図１において、横軸は電界、縦軸は分極量であり、ヒステリシスループの横軸との交点を抗電界（Ｅｃ）、ヒステリシスループの縦軸との交点を残留分極量（Ｐｒ）という。
【０００３】
キャパシタに強誘電体を用いたＦＲＡＭは以下のような利点を有する。すなわち、ＦＲＡＭは、（１）大容量メモリの代表であるダイナミックランダムアクセスメモリ（ＤＲＡＭ）と比較すると、不揮発性であることからデータ保持にリフレッシュ動作が不要で待機時に電力を消費しない；（２）同じ不揮発性メモリであるＦＬＡＳＨメモリと比較すると、データ書き換え回数が多く、かつデータ書き換え速度が著しく速い；（３）メモリーカードなどに使用される電池バックアップのＳＲＡＭと比較すると、消費電力が小さく、かつセル面積を大幅に小さくできる。
【０００４】
ＦＲＡＭにおいては、一般的に下部電極／強誘電体層／上部電極という構成のキャパシタを適用することが検討されている。強誘電体としては、ペロブスカイト構造を有する複合酸化物、例えばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃ ）、ＳＢＴ（ＳｒＢｉ₂ Ｔａ₂ Ｏ₉ ）、ＢＩＴ（Ｂｉ₄ Ｔｉ₃ Ｏ₁₂）など、およびこれらの酸化物の構成元素の一部を他の元素で置換した複合酸化物が用いられる。強誘電体層の成膜方法としては、スパッタリング、レーザーアブレーション、ＣＶＤ（Chemical Vapor Deposition)、ＭＯＤ（Metallo-Organic Decomposition)、ゾル−ゲル（Sol-gel)法、ＬＳＭＣＤ（Liquid Source Misted Chemical Deposition）などが知られている。このうちスパッタリングは、マルチチャンバ方式のスパッタ装置を用いれば電極および強誘電体層を連続的に形成できることからスループットの点で有利である。また、ＭＯＤまたはゾル−ゲル法などの塗布および熱処理を含む成膜方法は、成分調整が容易で、大面積化にも適した方法である。
【０００５】
図２に１つのトランジスタと１つの強誘電体キャパシタにより構成される１Ｔ／１Ｃ型ＦＲＡＭメモリセルの等価回路を示す。メモリセルはワード線ＷＬとビット線ＢＬの交点に位置する。強誘電体キャパシタＣの一端は、ビット線ＢＬとの接続をオン・オフするトランジスタＱを介してビット線ＢＬに接続されている。強誘電体キャパシタＣの他端は、プレート線ＰＬと接続されている。１Ｔ／１Ｃ構造では、ＤＲＡＭと同等の高集積化が可能である。しかし、各メモリセルの強誘電体特性およびその劣化度合のばらつきを抑制しなければならず、歩留りおよび素子の信頼性を上げることが困難である。図３（Ａ）〜（Ｃ）に２つのトランジスタと２つの強誘電体キャパシタにより構成される２Ｔ／２Ｃ型ＦＲＡＭメモリセルの等価回路とプレート線駆動の様子を示す。２Ｔ／２Ｃ型ＦＲＡＭメモリセルは、１Ｔ／１Ｃ型に比べて２倍の面積を必要とする欠点がある。一方、２Ｔ／２Ｃ型では強誘電体層の特性マージンを大きく取れるため、歩留りおよび素子の信頼性を向上させることが容易である。また、この図に示されるように、プレート線の電位を昇降することによりＦＲＡＭを駆動する。
【０００６】
ＦＲＡＭをプレート線駆動する場合、プレート線の立ち上がり速度がＦＲＡＭの駆動速度を支配し、信頼性にも大きく影響する。そこで、下部電極（プレート線）にＡｌやＣｕなどの低抵抗金属を用いることができれば、駆動速度の点で有利である。しかし、ＡｌやＣｕなどの低抵抗金属は強誘電体と反応して酸化されやすい。この結果、強誘電体結晶の生成が阻害され、所望の強誘電特性が得られなくなる。また、強誘電体結晶が得られたとしても、下部電極と強誘電体層との界面に、低誘電率の常誘電体層が直列に接続された状態になる。こうした構造では、実用電圧より大きな電圧を印加しないと強誘電特性が得られない。
【０００７】
このため、下部電極（プレート線）としては、強誘電体結晶と反応しにくい貴金属または一部の酸化物が用いられる。具体的には、貴金属としてはＰｔ、Ｉｒ、Ｒｕなど、酸化物としてはＩｒＯ₂ 、ＬＳＣＯ（（Ｌａ，Ｓｒ）ＣｏＯ_x ）、ＳｒＲｕＯ₃ 、ＲｕＯ₂ などが検討されている。
【０００８】
強誘電体層は、成膜時に基板温度を高温にするかまたは膜の堆積後に熱処理を施すことにより、結晶質にして強誘電性を発現させる。熱処理温度は通常５００℃以上で行われる。５００℃より低温では、強誘電性を発現する結晶質が得られないか、または結晶質になったとしても低密度の膜となる。低密度の強誘電体膜は、分極量が低下して動作マージンが取れないだけでなく低電圧側では駆動できず、薄膜化した場合にはショートしやすくなり、さらに後工程での雰囲気によっては特性が大きく変化することがある。したがって、実用的な強誘電体膜を得るための熱処理温度は、結晶化に必要な温度より高い７００℃以上であることが望ましい。一方、熱処理温度が９００℃を超えると、ＣＭＯＳやプラグの性能劣化が著しくなり、強誘電体膜も材質によっては成分の分解が始まる。
【０００９】
この際、強誘電体の結晶性は、下部電極の結晶性や表面粗さによって大きな影響を受ける。これは、下部電極上で起こる不均一核生成が下地材料に依存しない均一核生成より優先的に起こり、強誘電体層全体の結晶方位の配向性が下部電極上での核生成の方位に従うためである。
【００１０】
例えば、Ｐｔ下地電極上にＰＺＴ強誘電体層を形成する場合、Ｐｔは面心立方格子（１１１）面に配向しやすく、ＰＺＴはその酸素八面体がＰｔの面心立方格子にならってヘテロエピタキシャル成長してＰＺＴ（１１１）面を構成する。このようにＰｔは配向しやすいため配向性の高い強誘電体層を得るのに有利であり、また酸化されにくい点でも好ましい。しかし、Ｐｔはバリヤ性が低いため、元素の拡散が起こりやすく、表面粗さも粗くなる。
【００１１】
ＩｒやＲｕなどの金属またはこれらの合金は、低温ではほとんど酸化されず、Ｐｔを用いた場合よりもＦＲＡＭの書き換え回数を向上でき、かつ低抵抗である点で有利である。しかし、ＩｒなどはＰｔよりも配向しにくく、シリコン酸化膜との密着性が悪いという欠点がある。このため、シリコン酸化膜とＩｒ下部電極との間に密着性を向上させる膜を形成することも提案されている。
【００１２】
ＩｒＯ₂ などの導電性酸化物からなる下部電極を用いた場合、ＦＲＡＭの書き換え回数が向上する点で優れている。特に強誘電体がＰＺＴである場合には、この効果が大きい。しかし、導電性酸化物は金属に比べて抵抗値が大きいため、これを下部電極として用いるとＦＲＡＭの動作速度が著しく低下する。また、ＩｒＯ₂ などの導電性酸化物は多結晶になりやすく、配向性の高い強誘電体層を得ることが困難になるという問題がある。しかも、導電性の複合酸化物は、成膜条件に依存して特性が大きく変動することが問題になる。
【００１３】
次に、半導体製造プロセスでは、使用原料の純度によりトランジスタ性能が大きな影響を受けることがよく知られている。アルカリ金属や鉄に代表される遷移金属は特に重大な影響を及ぼす不純物であり、これらの不純物がＣＭＯＳ中に混入した場合、ゲート酸化膜の電位不安定性や低電位でのリーク電流増大を招く。また、ＤＲＡＭに放射性元素が混入すると、アルファ線の影響によるソフトエラーが避けられない。一方、ＦＲＡＭは分極軸（双極子モーメントの向き）の反転により記録を行うため、原理的にはＤＲＡＭの場合のように蓄積電荷がアルファ線の影響によって減少するようなモードのソフトエラーは発生しない。このため、ＦＲＡＭにおいてはＤＲＡＭと同様な基準で不純物をコントロールする必要はない。
【００１４】
強誘電体膜を形成する原料、すなわち、スパッタではターゲット材料、ＭＯＤ法やゾル−ゲル法では原料塗布液、ＣＶＤでは気化すべき無機化合物や有機化合物などの高純度化が検討されている。しかし、高純度化を進めるにしたがって原料コストが増大する。例えば、４Ａ族元素であるＴｉおよびＺｒを含有するＰＺＴ系強誘電体から４Ａ族元素であるＨｆを取り除いて高純度化しようとすると原料コストの増大が著しい。しかも、高純度の原料から形成された強誘電体膜は、製造プロセスで混入する不純物に過剰に敏感になり、ウェハ内およびロット間での特性ばらつきが増大する。
【００１５】
また、ＦＲＡＭの特有の改善すべき問題としてインプリントがある。この現象は、強誘電体膜が長時間放置されるか、または高温にさらされると、分極ドメインの周辺に分極を安定させる方向に可動性電荷が集まり、結果的に内部電界が生じた状態となって発生する。このＦＲＡＭ特有のインプリントに基づいて、以下のようなソフトエラーの発生が懸念されている。このソフトエラーは、極端に長時間（例えば１０年間）にわたって、データが固定化されるかまたは一極性のデータだけしか書き込まなかった場合に生じる。この状態では、書き込まれたデータを読み出すことはできる。しかし、上記の状態から逆極性のデータを書き込もうとすると、１回だけ書き込み不良を起こす。この原因は、上述したように固定電荷が生じてデータが「刻印（インプリント）」された状態になり、逆極性のデータが書き込みにくくなるためである。固定電荷は一時的なものであり、一度反転させればほとんど解消されるため、２回目の書き込みからはエラーにはならない。
【００１６】
このようにインプリントが生じても素子の破壊や老朽化を招くハードエラーに至ることはないが、インプリントに基づくソフトエラーはＦＲＡＭの信頼性を大きく低下させる要因となっている。このため、ＦＲＡＭをＤＲＡＭと同様に汎用的に使用するためには、インプリントを改善する必要がある。本質的な解決方法として、固定電荷の原因となる強誘電体膜中の欠陥、例えば流動イオンなどを減少させることが重要になる。
【００１７】
また、強誘電体は飽和分極（Ｐｓ）と残留分極量（Ｐｒ）との比（Ｐｒ／Ｐｓ）が１に近い角形比の良好なヒステリシス曲線を示すほど、リテンション（記録保持）が良好になり、信頼性の高いＦＲＡＭを構成できるので望ましい。
【００１８】
次に、強誘電体の特性は温度および応力に対して敏感である。例えば、強誘電体は転移点近傍の温度にさらされると特性が劣化する。また、強誘電体は圧電体でもあるので、高応力下では特性が劣化する。図４に１５０℃での放置時間と非反転分極量と反転分極量との差（Ｐｒ＋）−（Ｐｒ−）との関係を示す。この図からわかるように、初期値は２５μＣ／ｃｍ² であるのに対し、１５０℃で１時間放置後には２２μＣ／ｃｍ² となり、高温にさらされる時間が長くなるほど特性が劣化する。また、図には示していないが、１７０℃で１時間放置後には２０μＣ／ｃｍ² となり、高温ほど劣化の程度が大きくなる。図５に応力と（Ｐｒ＋）−（Ｐｒ−）との関係を示す。この図に示されるように、応力が高いほど劣化の程度が大きくなる。
【００１９】
ところでＦＲＡＭは、一般にＣＭＯＳが形成された半導体基板上に下部電極／強誘電体層／上部電極のキャパシタを形成し、層間絶縁酸化膜に設けたコンタクトホールを介してＡｌまたはＣｕ配線を施し、パッシベーション膜で保護し、アセンブリに供する。
【００２０】
図６にＦＲＡＭのパッケージングに使用されている従来の金型を示す。この金型１０１は２００個程度のキャビティ１０２を有し、各キャビティ１０２はライナー１０３でつながっている。金型１０１の一端には樹脂注入口１０４が設けられ、その対角位置に樹脂流出口１０５が設けられている。この金型１０１の上に対応する上金型（図示せず）をのせる。キャビティ１０２内の雰囲気は空気である。そして、樹脂注入口１０４に設けられたプランジャーから１７５℃程度のモールド樹脂を射出する。ここで、射出圧力は１００ＭＰａ以上、注入時間は３分程度である。
【００２１】
然るに図４および図５から判断して、上記の温度および応力の条件では、強誘電体が劣化するおそれが高く、パッケージング工程で劣化した強誘電特性をその後回復することはできないことを考慮すると、パッケージングは低温・低圧で実施することが好ましい。また、図６の金型を用いた場合、例えば樹脂注入口１０４の近傍のキャビティと樹脂流出口１０５近傍のキャビティとでは、高温および応力にさらされる時間に差があり、強誘電体の劣化の程度にも差がある。
【００２２】
【発明が解決しようとする課題】
本発明の目的は、低抵抗の下部電極と結晶配向性の高い強誘電体層を有し、信頼性の高い強誘電体メモリを提供することにある。
本発明の他の目的は、特性のばらつきが少なく、かつインプリントが生じにくい強誘電体メモリを提供することにある。
【００２３】
本発明のさらに他の目的は、ＦＲＡＭチップを低温・低圧でパッケージングすることができ、強誘電体の劣化および特性のばらつきを抑えることができる方法を提供することにある。
【００２４】
【課題を解決するための手段】
本発明の強誘電体メモリは、下部電極、強誘電体層および上部電極を積層したキャパシタを有する強誘電体メモリにおいて、前記下部電極は、酸化物層とその上に積層されたＩｒもしくはＲｕからなる金属層との積層構造、またはＩｒもしくはＲｕからなる金属層とその上に積層された酸化物層との積層構造を有し、前記下部電極に含まれる各層は互いにヘテロエピタキシャルの関係にあり、前記下部電極上に前記強誘電体層が積層されていることを特徴とする。
【００２５】
本発明の強誘電体メモリは、下部電極、強誘電体層および上部電極を積層したキャパシタを有する強誘電体メモリにおいて、前記強誘電体層が、酸素を除く構成成分としてＴｉ，Ｚｒ，ＮｂおよびＴａからなる群より選択される元素を４０ａｔｏｍ％以上含有する複合酸化物からなり、かつＨｆを５０ｐｐｍ以上含有することを特徴とする。
【００２６】
本発明の強誘電体メモリは、下部電極、強誘電体層および上部電極を積層したキャパシタを有する強誘電体メモリにおいて、前記強誘電体層が、酸素を除く構成成分としてＴｉ，Ｚｒ，ＮｂおよびＴａからなる群より選択される元素を４０ａｔｏｍ％以上含有する複合酸化物からなり、かつアクチノイド元素を１０ｐｐｍ以上含有することを特徴とする。
【００２７】
本発明の強誘電体メモリのパッケージング方法は、下部電極、強誘電体層および上部電極を積層したキャパシタを有する強誘電体メモリチップをパッケージングするにあたり、金型の各キャビティに対応して配置された複数のプランジャーを有する射出成形機を用い、強誘電体メモリチップを収容した各キャビティにそれぞれのプランジャーから樹脂を射出して成形することを特徴とする。
【００２８】
【発明の実施の形態】
本発明の一態様における強誘電体メモリでは、下部電極が少なくともＩｒまたはＲｕからなる金属層を有し、かつ互いにヘテロエピタキシャルの関係にある金属層と酸化物層との積層構造上に、強誘電体層が形成される。
【００２９】
本発明において、酸化物層とＩｒまたはＲｕからなる金属層との積層順序は特に限定されない。ただし、下層がＩｒまたはＲｕからなる金属層である場合には、上層の酸化物層が導電性酸化物層に制限され、また下部電極の下地の酸化シリコン膜との密着性が悪くなるおそれがあるので、酸化物層の上に下部電極となる金属層を積層することが好ましい。本発明においては、酸化物層がルチル格子（２００）面配向し、金属層が面心立方格子（１１１）面配向してヘテロエピタキシャルの関係にあることが好ましい。
【００３０】
ルチル構造を有する酸化物（ＭＯ₂ ）としては、Ｉｒ、Ｒｕ、Ｏｓなどの貴金属の酸化物、Ｔｉ、Ｍｎ、Ｖ、Ｆｅなどの遷移金属の酸化物、Ｎｂ、Ｔａ、Ｓｎ、Ｐｂなどの酸化物がある。これらのうちでもＩｒＯ₂ またはＴｉＯ₂ は特に安定であるため好ましい。
【００３１】
ルチル（２００）面を有する配向性の高い酸化物層を形成する方法としては、金属ターゲットを用いた化成マグネトロンスパッタ、酸化物ターゲットを用いたマグネトロンスパッタ、イオンビームスパッタ、真空蒸着、有機金属化合物の塗布および焼成、ＭＯＣＶＤなどを用いることができる。また、ＴｉＯ₂ などは、上記の方法以外にも熱酸化によって配向性の高い酸化物層を得ることができ、例えば金属Ｔｉの成膜後に酸素雰囲気下での熱処理を施すことにより形成できる。このときＲＴＡ（Rapid Thermal Anneal）を利用すれば特に配向性の高い層が生成される。
【００３２】
一方、金属層を形成する方法としては、金属ターゲットを用いたマグネトロンスパッタ、イオンビームスパッタ、真空蒸着、ＭＯＣＶＤなどを用いることができる。特に、マグネトロンスパッタを用いれば、成膜速度を速めても良好な膜質を維持できることから、最も生産効率が向上するため好ましい。また、トレンチやスタック構造などの三次元的なキャパシタを形成する場合には、マグネトロンスパッタにおいて基板とターゲットとの間の距離をあけたロングスロースパッタ、ＭＯＣＶＤ、有機金属化合物の塗布手段の１つであるＬＳＭＣＤなどを用いることが好ましい。
【００３３】
また上述したルチル構造を有する酸化物のうち導電性酸化物としては、ＩｒＯ₂ またはＲｕＯ₂ を用いることが好ましい。すなわち、ＩｒＯ₂ ＼Ｉｒ、またはＲｕＯ₂ ＼Ｒｕの積層構造では、導電性酸化物層＼金属層の界面に異相が生じることがなく安定な下部電極を形成することができる。また、これらの積層構造は例えば同一チャンバー内で同一のターゲットを用いてスパッタリング雰囲気を変えるだけで連続的に形成できるため、量産性に優れている。なお、ＩｒＯ₂ ＼Ｉｒの方がＲｕＯ₂ ＼Ｒｕよりも酸化物層−金属層間の格子整合性が良好である（ミスフィットが小さい）ため、界面に応力が発生せず剥がれなどのおそれがない点で好ましい。具体的には、酸化物層−金属層間のミスフィットは５％以下であることが好ましい。
【００３４】
このように配向性の高いルチル格子（２００）面を有する酸化物層上に、ＩｒまたはＲｕをヘテロエピタキシャル成長させて配向性の高い面心立方格子（１１１）面の金属層を形成することができれば、その上に形成される強誘電体結晶の結晶性が向上し、非反転分極量（Ｐｒ＋）と反転分極量（Ｐｒ−）との差が大きくなり、デバイスの信頼性が向上する。なお、酸化物層、その上に積層されたＩｒまたはＲｕからなる金属層、およびその上に積層された導電性酸化物層の３層構造を有する下部電極上に、強誘電体層を形成してもよい。いずれにしても、下部電極のうち強誘電体層と接する層をＸ線回折測定したときのロッキングカーブで配向面ピークの半値幅が５°未満の配向度であれば、その上に結晶性が特に良好な強誘電体層を形成することができる。特に、強誘電体層と接する層が金属層である場合、その配向面のＸ線回折によるロッキングカーブのピーク半値幅は３°未満であることが好ましい。
【００３５】
なお、強誘電体層と接する層の配向性が非常に良好である場合、強誘電体層に応力がかかって剥離しやすくなる。この観点から、強誘電体層と接する層の配向面のＸ線回折によるロッキングカーブのピーク半値幅は１．５°以上であることが好ましい。
【００３６】
本発明においては、下部電極（プレート線）の抵抗値を下げるためには、金属層の膜厚が酸化物層の膜厚より厚いことが好ましい。具体的には、金属層が酸化物層の２倍以上、さらに５倍以上の厚さを有することが好ましい。
【００３７】
本発明において強誘電体は特に限定されず、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃ ）、ＰＬＺＴ、（Ｂａ，Ｓｒ）ＴｉＯ₃ などの単純ペロブスカイト化合物、ＳＢＴ（ＳｒＢｉ₂ Ｔａ₂ Ｏ₉ ）、ＢＩＴ（Ｂｉ₃ Ｔｉ₄ Ｏ₁₂）などの層状ペロブスカイト化合物などを用いることができる。
【００３８】
次に、本発明の他の強誘電体メモリは、強誘電体層が、酸素を除く構成成分としてＴｉ，Ｚｒ，ＮｂおよびＴａからなる群より選択される元素を４０ａｔｏｍ％以上含有する複合酸化物からなり、かつＨｆを５０ｐｐｍ以上含有するものである。なお、ここでのＴｉ，Ｚｒ，ＮｂおよびＴａからなる群より選択される元素を４０ａｔｏｍ％以上含有する複合酸化物としては、より具体的には上記の単純ペロブスカイト化合物や層状ペロブスカイト化合物などを用いればよい。
【００３９】
ペロブスカイト結晶からなる強誘電体膜は本質的に欠陥を生成しやすい性質を持っている。しかし、強誘電体膜にＨｆが含有されていると４Ａ族元素であるＴｉおよびＺｒの格子位置を占有するため、強誘電体膜中の欠陥を減少させることができ、インプリントおよびそれに基づくソフトエラーを低減できる。また、原料をそれほど高純度化する必要がなくなるので、原料コストの増大や製造プロセスで混入する不純物によるウェハ内およびロット間での特性ばらつきの増大を抑えることができる。
【００４０】
強誘電体膜中のＨｆの含有量は５０〜５０００ｐｐｍ、さらに１００〜２５００ｐｐｍであることが好ましい。Ｈｆの含有量が少なすぎると、上述した効果が得られなくなる。一方、Ｈｆの含有量が多すぎると、角形比が低下し、抗電界も増加する。
【００４１】
また、本発明の他の強誘電体メモリは、強誘電体層が、酸素を除く構成成分としてＴｉ，Ｚｒ，ＮｂおよびＴａからなる群より選択される元素を４０ａｔｏｍ％以上含有する複合酸化物からなり、かつアクチノイド元素を１０ｐｐｍ以上含有するものである。なお、ここでのＴｉ，Ｚｒ，ＮｂおよびＴａからなる群より選択される元素を４０ａｔｏｍ％以上含有する複合酸化物としては、より具体的には上記の単純ペロブスカイト化合物や層状ペロブスカイト化合物などを用いればよい。
【００４２】
こうして強誘電体膜にアクチノイド元素（例えばＡｃおよびＴｈ）が含有されていると、角形比の増大、ひいては動作電圧の低電圧化に寄与する。
強誘電体膜中のアクチノイド元素の含有量は１０〜５００ｐｐｍ、さらに５０〜１００ｐｐｍであることが好ましい。アクチノイド元素の含有量が少なすぎると、角形比を増大させる効果を得ることができない。一方、アクチノイド元素は有害な放射線元素であるため、含有量が多すぎることは好ましくない。
【００４３】
次に、本発明では、強誘電体メモリチップをパッケージングするにあたり、金型の各キャビティに対応して配置された複数のプランジャーを有するマルチプランジャー方式の射出成形機を用い、強誘電体メモリチップを収容した各キャビティにそれぞれのプランジャーからモールド樹脂を射出して成形する。
【００４４】
このパッケージング方法では、１個のキャビティに対応して１個のプランジャーを設け、強誘電体メモリチップを収容した各キャビティにプランジャーから直接（ライナーを介さずに）モールド樹脂を射出するので、低温溶融性、低温硬化性、速硬化性のモールド樹脂を用いることができる。このため、従来よりも樹脂温度および射出圧力を下げて成形時間を短縮できるうえに、各キャビティにおける温度および圧力の差を小さくできる。したがって、強誘電体の劣化および特性のばらつきを抑えることができる。
【００４５】
【実施例】
以下の実施例および比較例では図７に示すＦＲＡＭを作製して特性を評価した。なお、それぞれの実施例および比較例はキャパシタの形成方法のみが異なるので個別に説明する。
【００４６】
まず、シリコン基板１に、ＬＯＣＯＳ法によりフィールド酸化膜２を形成した後、ＭＯＳトランジスタ１０を形成する。具体的には、露出したシリコン基板１表面にゲート酸化膜１１を形成し、この上にポリシリコンを堆積した後、パターニングしてワード線となるゲート１２を形成する。さらに、ゲート１２をマスクとして不純物をイオン注入することにより、ソース領域（ビット線コンタクト部）１３およびドレイン領域１４を形成する。その後、全面にＣＶＤによりＳｉＯ₂ からなる層間絶縁膜１５を堆積する。
【００４７】
次に、メモリセルのキャパシタ２０を形成する。すなわち、層間絶縁膜１５上に、たとえば酸化物層２１１と金属層２１２とを積層して下部電極２１を形成する。その上に、強誘電体層２２を形成する。ラピッド・サーマル・アニール（ＲＴＡ）により１回目のアニールを行い、強誘電体層２２を結晶化させる。Ａｒ中でＤＣスパッタすることにより、下部電極２１に用いた金属と同一の金属からなる上部電極２３を形成する。拡散炉中で２回目のアニールを行い、強誘電体層２２と上部電極２３との界面状態を改善する。以上のようにして積層された下部電極２１、強誘電体層２２および上部電極２３をＲＩＥにより所定の形状にパターニングする。その後、拡散炉中で３回目のアニールを行い、エッチングダメージを除去する。
【００４８】
次いで、キャパシタ２０を被覆するように、ＣＶＤによりＳｉＯ₂ からなる層間絶縁膜２４を堆積する。ＲＩＥにより層間絶縁膜２４の一部をエッチングし、ＭＯＳトランジスタ１０のソース領域１３、ドレイン領域１４とキャパシタ２０の上部電極２３および下部電極２１とを露出させるようにコンタクトホールを形成する。拡散炉中で４回目のアニールを行い、エッチングダメージを除去する。金属膜を成膜した後、パターニングすることにより、ドレイン領域１４と上部電極２３とを接続するための局所配線２５と、下部電極２１からの引き出し電極となる配線３１およびビット線（図示せず）とを形成する。全面にパッシベーション膜２６を堆積した後、ＲＩＥによりパッシベーション膜２６の一部をエッチングし、配線３１を露出させるようにコンタクトホールを開口する。さらに、配線３１上にバリア層３２およびアルミニウム配線３３を形成し、プレート線３０を形成する。
【００４９】
実施例１
まず、以下のようにしてＴｉＯ₂ ＼Ｉｒの積層構造上に強誘電体層を形成した。ＴｉターゲットをＡｒ／Ｏ₂ 雰囲気中でスパッタして、厚さ４０ｎｍのＴｉＯ₂ 層を堆積した。Ｘ線回折パターンから、ＴｉＯ₂ 層はルチル構造を持ち、（２００）配向していることが確認された。なお、成膜速度を１０Ａ（オングストローム）／ｓｅｃから１００Ａ／ｓｅｃの間で変化させて成膜したところ、成膜速度が遅いほど配向性が高いことが判明した。ここでは、成膜速度１０Ａ／ｓｅｃの条件で成膜したＴｉＯ₂ 層を用いた。次に、ＩｒターゲットをＡｒ雰囲気中でスパッタし、厚さ１６０ｎｍのＩｒ層を下部電極として形成した。Ｉｒ層は（１１１）配向していることが確認された。ＴｉＯ₂ 層とＩｒ層との格子定数のミスフィットは４．２％であった。ロッキングカーブにおける（１１１）面ピークの半値幅（ＦＷＨＭ）は２．０°と小さく、Ｉｒ層の配向性が高いことが確認された。また、Ｉｒ層の表面は極めて平滑であった。
【００５０】
次に、ＳｒＢｉ_2.2 （Ｔａ_0.6 Ｎｂ_0.4 ）₂ Ｏ₉ 組成の強誘電体ターゲットを用い、Ａｒ／Ｏ2 雰囲気中でＲＦスパッタすることにより、厚さ１５０ｎｍのＳｒＢｉ_2.1 （Ｔａ_0.6 Ｎｂ_0.4 ）₂ Ｏ_x からなるＳＢＴＮ強誘電体層を形成した。さらに、ＩｒターゲットをＡｒ雰囲気中でＤＣスパッタすることにより、Ｉｒからなる上部電極を形成した。
【００５１】
得られたＦＲＡＭを３Ｖで動作させたところ、７５℃で１０年相当の記録保持特性を示した。また、１０¹³回の書き換え回数までエラーなしで動作した。動作スピードを１４０ｎｓｅｃまで短縮してもインプリントに基づくソフトエラー（書き込み不良）は生じなかった。
【００５２】
実施例２
以下のようにしてＩｒＯ₂ ＼Ｉｒの積層構造を有する下部電極上に強誘電体層を形成した。まず、ＩｒターゲットをＡｒ／Ｏ₂ 雰囲気中でスパッタして、厚さ３０ｎｍのＩｒＯ₂ 層を堆積した。Ｘ線回折パターンから、ＩｒＯ₂ 層はルチル構造を持ち、（２００）配向していることが確認された。なお、Ａｒ／Ｏ₂ 雰囲気のＯ₂ 量を２〜８０％の範囲で変化させて成膜したところ、５〜６０％で強い（２００）配向が観察されたが、それ以外の範囲では他の方位のＸ線回折線が混入した。ここでは、Ｏ₂ 量５０％のＡｒ／Ｏ₂ 雰囲気で成膜したＩｒＯ₂ 層を用いた。次に、ＩｒターゲットをＡｒ雰囲気中でスパッタし、厚さ１６０ｎｍのＩｒ層を形成した。Ｉｒ層は（１１１）配向していることが確認された。ＩｒＯ₂ 層とＩｒ層との格子定数のミスフィットは３．４％であった。ロッキングカーブ（１１１）面ピークのＦＷＨＭは１．８°と小さく、Ｉｒ層の配向性が高いことが確認された。また、Ｉｒ層の表面は極めて平滑であった。その後、実施例１と同様にして、ＳＢＴＮ強誘電体層およびＩｒ上部電極を形成した。
【００５３】
得られたＦＲＡＭを３Ｖで動作させたところ、７５℃で１０年相当の記録保持特性を示した。また、１０¹³回の書き換え回数までエラーなしで動作した。動作スピードを１４０ｎｓｅｃまで短縮してもソフトエラーは生じなかった。
【００５４】
実施例３
実施例２と同様にして、ＩｒＯ₂ 層およびＩｒ層を形成した後、さらにスパッタにより厚さ５ｎｍのＩｒＯ₂ 層を形成し、ＩｒＯ₂ ＼Ｉｒ＼ＩｒＯ₂ の積層構造を形成した。その後、実施例１と同様にして、ＳＢＴＮ強誘電体層およびＩｒ上部電極を形成した。この場合、強誘電体層と接するＩｒＯ₂ 層のＦＷＨＭは４．９°であり実施例２より配向性は劣っていたが、剥離試験に対して強い付着力を保っていることが判明した。実際に、インテグレーション中のダメージも少なかった。
【００５５】
得られたＦＲＡＭを３Ｖで動作させたところ、７５℃で１０年相当の記録保持特性を示した。また、１０¹³回の書き換え回数までエラーなしで動作した。動作スピードを１４０ｎｓｅｃまで短縮してもソフトエラーは生じなかった。
【００５６】
実施例４
Ｉｒ＼ＩｒＯ₂ の積層構造を有する下部電極を形成した以外は実施例２と同様にしてＦＲＡＭを製造した。強誘電体層と接するＩｒＯ₂ 層のＦＷＨＭは３．８°であった。この場合、インテグレーション途中で一部の強誘電体層が剥離したため、良品率は低下した。ただし、得られた良品チップの動作は正常であった。
【００５７】
実施例５
以下のようにしてＲｕＯ₂ ＼Ｒｕの積層構造を有する下部電極上に強誘電体層を形成した。まず、ＲｕターゲットをＡｒ／Ｏ₂ 雰囲気中でスパッタして、厚さ３０ｎｍのＲｕＯ₂ 層を堆積した。次に、ＲｕターゲットをＡｒ雰囲気中でスパッタし、厚さ１６０ｎｍのＲｕ層を形成した。Ｒｕ層は（１１１）配向していることが確認された。その後、実施例１と同様にして、ＳＢＴＮ強誘電体層およびＲｕ上部電極を形成した。
【００５８】
得られたＦＲＡＭを３Ｖで動作させたところ、７５℃で１０年相当の記録保持特性を示した。また、１０¹³回の書き換え回数までエラーなしで動作した。動作スピード１４０ｎｓｅｃでは０．９％のソフトエラーが生じたが、２００ｎｓではソフトエラーは生じなかった。
【００５９】
比較例１
ＴｉターゲットをＡｒ雰囲気中でスパッタして、厚さ４０ｎｍのＴｉ層を堆積した。次いで、ＰｔターゲットをＡｒ雰囲気中でスパッタして、厚さ１６０ｎｍのＰｔ層を堆積した。８００℃でアニールしてＴｉのみを酸化し、ＴｉＯ₂ ＼Ｐｔからなる積層構造を形成した。Ｘ線回折パターンから、ＴｉＯ₂ 層はルチル構造を持つが、多結晶であり配向性を持たないことが確認された。また、下部電極であるＰｔ層は（１１１）配向していたが、ＦＷＨＭは５．５°であった。その後、実施例１と同様にして、ＳＢＴＮ強誘電体層およびＰｔ上部電極を形成した。
【００６０】
得られたＦＲＡＭは３Ｖで動作したが、スタンドバイ電流が若干大きくなり、記録保持特性は７５℃で５年相当であった。
比較例２
ＲｕターゲットをＡｒ雰囲気中でスパッタして厚さ１６０ｎｍのＲｕ膜からなる下部電極を形成した。その後、実施例１と同様にして、ＳＢＴＮ強誘電体層およびＲｕ上部電極を形成した。
【００６１】
しかし、この場合にはプロセスダメージを回復するためのアニール時に電極の剥離が生じ、メモリセルを構成することができなかった。
実施例６
実施例１と同様にしてＴｉＯ₂ ＼Ｉｒの積層構造を形成した後、強誘電体ターゲットとして（Ｐｂ_1.07Ｌａ_0.03）（Ｚｒ_0.38Ｔｉ_0.62）Ｏ₃ を用い、Ａｒ／Ｏ₂ 雰囲気中でＲＦスパッタすることにより、厚さ２５０ｎｍのＰＺＴ系強誘電体層を形成し、さらにＩｒ上部電極を形成してキャパシタを形成した。
【００６２】
得られたＦＲＡＭは４Ｖ動作で、８５℃・１０年に相当する記録保持特性を示した。また、１０¹⁰回の書き換え回数までエラーなしで動作した。動作スピード１４０ｎｓｅｃでは１．５％のソフトエラーが生じたが、２００ｎｓではソフトエラーが生じなかった。
【００６３】
実施例７
実施例２と同様にしてＩｒＯ₂ ＼Ｉｒの積層構造を有する下部電極を形成した後、実施例６と同様にスパッタにより厚さ１８０ｎｍのＰＺＴ系強誘電体層を形成し、さらにＩｒ上部電極を形成してキャパシタを形成した。
【００６４】
得られたＦＲＡＭは３Ｖ動作で、８５℃・１０年に相当する記録保持特性を示した。また、１０¹⁰回の書き換え回数までエラーなしで動作した。動作スピード１４０ｎｓｅｃでは３．０％のソフトエラーが生じたが、２００ｎｓではソフトエラーが生じなかった。
【００６５】
実施例８
実施例３と同様にしてＩｒＯ₂ ＼Ｉｒ＼ＩｒＯ₂ の積層構造を形成した後、実施例６と同様にスパッタにより厚さ２５０ｎｍのＰＺＴ系強誘電体層を形成し、さらにＩｒ上部電極を形成してキャパシタを形成した。
【００６６】
得られたＦＲＡＭは４Ｖ動作で、８５℃・１０年に相当する記録保持特性を示した。また、１０¹¹回の書き換え回数までエラーなしで動作した。動作スピード１４０ｎｓｅｃでは１．５％のソフトエラーが生じたが、２００ｎｓではソフトエラーが生じなかった。
【００６７】
実施例９
実施例５と同様にしてＲｕＯ₂ ＼Ｒｕの積層構造を有する下部電極を形成した後、実施例６と同様にスパッタにより厚さ２５０ｎｍのＰＺＴ系強誘電体層を形成し、さらにＲｕ上部電極を形成してキャパシタを形成した。
【００６８】
得られたＦＲＡＭは５Ｖ動作で、８５℃・１０年に相当する記録保持特性を示した。また、１０¹⁰回の書き換え回数までエラーなしで動作した。動作スピード１４０ｎｓｅｃでは５％、２００ｎｓでは０．５％のソフトエラーが生じた。
【００６９】
実施例１０
実施例１と同様にしてＴｉＯ₂ ＼Ｉｒの積層構造を形成した後、（Ｐｂ_1.07Ｌａ_0.03）（Ｚｒ_0.38Ｔｉ_0.60Ｎｂ_0.02）Ｏ₃ 形成用の塗布液をスピンコートし、乾燥およびＲＴＡする工程を３回繰り返して、厚さ１５０ｎｍのＰＺＴ系強誘電体層を形成し、さらにＩｒ上部電極を形成してキャパシタを形成した。
【００７０】
得られたＦＲＡＭは３Ｖで動作し、７５℃・１０年に相当する記録保持特性を示した。また、１０¹¹回の書き換え回数までエラーなしで動作した。
比較例３
ＴｉターゲットをＡｒ雰囲気中でスパッタして、厚さ４０ｎｍのＴｉ層を堆積し、４５０℃でアニールしてＴｉＯ₂ 層を得た。Ｘ線回折パターンから、このＴｉＯ₂ 層は無配向のアナターゼ相であった。次に、ＩｒターゲットをＡｒ雰囲気中でスパッタし、厚さ１６０ｎｍのＩｒ層を下部電極として形成した。Ｉｒ層は（１１１）配向していたが、ＦＷＨＭは７．５°であり、配向性が劣っていた。その後、実施例１０と同様な塗布法により厚さ１５０ｎｍのＰＺＴ系強誘電体層を形成し、さらにＩｒ上部電極を形成してキャパシタを形成した。
【００７１】
得られたＦＲＡＭは５Ｖでは５０％のメモリセルしか動作せず、５．５Ｖですべてのメモリセルが動作するようになった。また、記録保持特性は７５℃で５年未満であった。
【００７２】
比較例４
ＴｉターゲットをＡｒ雰囲気中でスパッタして、比較例３の２倍の厚さ８０ｎｍのＴｉ層を堆積し、４５０℃でアニールしてＴｉＯ₂ 層を得た。次に、ＩｒターゲットをＡｒ雰囲気中でスパッタし、厚さ１５０ｎｍのＩｒ層を下部電極として形成した。その後、実施例１０と同様な塗布法により厚さ１５０ｎｍのＰＺＴ系強誘電体層を形成し、さらにＩｒ上部電極を形成してキャパシタを形成した。
【００７３】
得られたＦＲＡＭは動作速度１４０ｎｓでは６０％のメモリセルしか動作せず、２５０ｎｓですべてのメモリセルが動作するようになった。また、記録保持特性は７５℃で４年未満であった。
【００７４】
実施例１１（試料１１−１〜１１−８）
以下のようにして、図７と同様の構造を有するＦＲＡＭを製造した。シリコン基板１にフィールド酸化膜２を形成し、素子領域にＣＭＯＳ構造のトランジスタ１０を形成した後、ＣＶＤにより膜厚５００ＡのＳｉＮ膜および膜厚３０００ＡのＳｉＯ₂ 膜からなる層間絶縁膜１５を形成した。その上に、膜厚３００ＡのＴｉＯ₂ 膜２１１、および下部電極（プレート線）２１２となる膜厚１０００ＡのＰｔ−Ｉｒ合金膜をスパッタにより順次形成した。一方、ＰＺＴ系強誘電体膜を形成するために、金属アルコキシドと酢酸塩をメチルセロソルブに溶解し、各金属元素量を調整したゾル（８種類）を調製した。これらのゾルをスピンコーティングして４００℃で乾燥する操作を３回繰り返した後、酸素雰囲気下において８００℃の急速加熱処理を施し、膜厚２０００Ａの強誘電体膜２２を形成した。それぞれの強誘電体膜について、ＩＣＰ（Induced Coupled Plasma）で成分分析を行い、主成分の組成と不純物量を調査した。これらの結果を表１に示す。その上に、上部電極となる膜厚１０００ＡのＰｔ−Ｉｒ合金膜２３をスパッタにより形成した。上部電極、強誘電体およびプレート線の加工を順次行い、６００℃でアニールしてエッチング加工のダメージを回復させた。全面にＳｉＯ₂ からなる層間絶縁膜２４を堆積し、コンタクトホールの開口、金属膜の成膜およびパターニングを行い、局所配線２５と下部電極２１からの引き出し電極となる配線３１を形成した。その後、パッシベーション膜２６を堆積し、コンタクトホールを開口し、ＴｉＮ３２／Ａｌ３３／ＴｉＮ（図示せず）の積層構造を形成した後、プレート線３０に加工してＦＲＡＭを製造した。
【００７５】
Ａｌボンディングパッドの付いたテストパターン上にある２μｍ角の強誘電体キャパシタ５００個の並列アレイに対し、３Ｖでスイッチング電荷量を測定した。また、１ウェハ上の２Ｔ／２Ｃ型ＦＲＡＭチップ５００個に対して、１５０℃での加速試験により３Ｖ動作時の記録保持不良率を調べた。これらの結果を表１に示す。表１からわかるように、強誘電体膜中のＨｆの含有量が５０〜５０００ｐｐｍである試料（１１−１〜１１−６）は、スイッチング電荷量のばらつきが７％以下、記録保持不良率が５％以下であった。これらの試料のうち、強誘電体膜中のアクチノイド元素の含有量が１０ｐｐｍ以上であるものは、角形比も良好であった。また、５ロットについて１枚ずつ試料を抜き取り、ロット間のスイッチング電荷量のばらつきを調べたところ、３％以下に抑えられていた。
【００７６】
【表１】

【００７７】
実施例１２（試料１２−１〜１２−５）
以下のようにして、図７と同様の構造を有するＦＲＡＭを製造した。シリコン基板１にフィールド酸化膜２を形成し、素子領域にＣＭＯＳ構造のトランジスタ１０を形成した後、ＣＶＤにより膜厚５００ＡのＳｉＮ膜および膜厚５０００ＡのＳｉＯ₂ 膜１５からなる層間絶縁膜を形成した。その上に、膜厚２００ＡのＩｒＯ₂ 膜２１１、および下部電極（プレート線）２１２となる膜厚１０００ＡのＩｒ膜および膜厚１０００ＡのＰｔ膜をスパッタにより順次形成した。一方、ＳＢＴ系強誘電体膜を形成するために、酸化物ターゲット（５種類）を用い、Ａｒ／Ｏ₂ 雰囲気下で１ｋＷのパワーを投入し、ＲＦスパッタを行い、膜厚１５００Ａの強誘電体膜２２を堆積した。酸素雰囲気下において８００℃の急速加熱処理を施した。それぞれの強誘電体膜について、ＩＣＰ（Induced Coupled Plasma）で成分分析を行い、主成分の組成と不純物量を調査した。これらの結果を表２に示す。その上に、上部電極となる膜厚１０００ＡのＰｔ膜２３をスパッタにより形成した。以下、実施例１１と同様にしてＦＲＡＭを製造した。
【００７８】
実施例１１と同様にしてスイッチング電荷量および記録保持不良率を調べた結果を表２に示す。表２からわかるように、強誘電体膜中のＨｆの含有量が５０〜５０００ｐｐｍである試料（１２−１〜１２−３）は、スイッチング電荷量のばらつきが７％以下、記録保持不良率が３％以下であった。また、強誘電体膜中のアクチノイド元素の含有量が１０ｐｐｍ以上であるものは、角形比も極めて良好であった。また、５ロットについて１枚ずつ試料を抜き取り、ロット間のスイッチング電荷量のばらつきを調べたところ、５％以下に抑えられていた。
【００７９】
【表２】

【００８０】
なお、本発明に係るＦＲＡＭは図７に示す構造を有するものに限らず、図８に示す構造を有するものでもよい。図８のＦＲＡＭは以下のようにして製造することができる。まず、シリコン基板１の素子分離領域に溝を形成し、その溝に絶縁物を埋め込んで平坦化することによりフィールド酸化膜２を形成し、ＳＴＩ（Shallow Trench Isolation）構造を形成する。チャネル領域にしきい値制御のためのイオン注入を行った後、ゲート酸化膜１１を形成する。Ｎ型ポリシリコンを堆積し、金属を堆積してシリサイド化した後、パターニングしてワード線となるゲート１２を形成する。なお、素子の仕様によっては、Ｐ型ポリシリコンを堆積して、シリサイド化工程を省いてもよい。ゲート１２の表面を酸化して保護膜１２ａを形成した後、ゲート１２をマスクとして不純物をイオン注入することにより、ソース領域（ビット線コンタクト部）１３およびドレイン領域１４を形成する。これらの工程によりＭＯＳトランジスタ１０を形成する。
【００８１】
その後、全面に第１の層間絶縁膜１５を堆積する。次に、層間絶縁膜１５上に酸化物層２１１と金属層２１２とを積層して下部電極２１を形成し、その上に強誘電体層２２、および上部電極２３を堆積し、パターニングしてキャパシタ２０を形成する。つづいて、キャパシタ２０を被覆するように層間絶縁膜２４を堆積し、ＭＯＳトランジスタ１０のドレイン領域１４上およびキャパシタの上部電極２３上にコンタクトホールを開口する。Ｔｉ／ＴｉＮを堆積した後、パターニングして局所配線２５を形成する。次いで、全面にパッシベーション膜２６を堆積し、ＭＯＳトランジスタ１０のソース領域１３上およびキャパシタの下部電極２１上にコンタクトホールを開口する。ＡｌＳｉＣｕを堆積した後、パターニングしてビット線となる配線１３ａおよびプレート線となる配線３０を形成する。これと同時に、セル外でゲートへのコンタクトを形成する。
【００８２】
また、本発明に係るＦＲＡＭは図９に示すように、コンタクトプラグ上にキャパシタを形成した構造を有するものでもよい。図９のＦＲＡＭは以下のようにして製造することができる。まず、シリコン基板１上に素子分離領域２を形成し、さらに図７に示すＦＲＡＭと同様にして、ＭＯＳトランジスタ１０および層間絶縁膜１５を形成する。ドレイン領域１４上の層間絶縁膜１５に選択的にコンタクトホールを開口し、コンタクトプラグ１６を堆積して埋め込む。このコンタクトプラグ１６上に積層構造の下部電極２１（２１１、２１２）、強誘電体層２２およびプレート線を兼ねる上部電極２３からなるキャパシタ２０を形成する。つづいて、キャパシタ２０を被覆するように層間絶縁膜を堆積した後、ＭＯＳトランジスタ１０のソース領域１３上にコンタクトホールを開口し、ソース領域１３にコンタクトするビット線１３ａを形成する。このように、コンタクトプラグ上にキャパシタを形成すれば、素子の高集積化を図ることができる。また、強誘電体層の下地の酸化物層の配向性が高いため、強誘電体層からコンタクトプラグへの元素拡散を抑制でき、信頼性を向上することができる。さらに本発明に係るＦＲＡＭは、上記の各実施例のような下部電極２１、強誘電体層２２および上部電極２３からなるキャパシタ２０を有するものであれば、それ以外の構造につき特に限定されないことはいうまでもない。
【００８３】
次に、本発明に係るＦＲＡＭチップのパッケージング方法について説明する。この方法では、図１０に概略的に示す射出成形機を用いる。図１０に示すように、この射出成形機はマルチプランジャー方式であり、金型２０１に設けられた複数のキャビティ２０２の各々に対応して配置された複数のプランジャー２０３を有する。この金型２０１の各キャビティ２０２に、下部電極、強誘電体層および上部電極を積層したキャパシタを有する強誘電体メモリチップを収容し、それぞれのプランジャー２０３からモールド樹脂を射出してパッケージングする。
【００８４】
このように１個のキャビティ２０２に対応して１個のプランジャー２０３を設けて射出成形するので、低温溶融性、低温硬化性、速硬化性のモールド樹脂を用いることができ、樹脂温度を１６５℃以下、射出圧力を８５ＭＰａ以下に抑えるとともに、成形時間を１５秒程度に短縮できる。したがって、強誘電体特性の劣化を防止することができる。しかも、各キャビティにおける温度および圧力の差が小さいため、強誘電体特性のばらつきも小さい。
【００８５】
なお、従来使用されている金型は大型であるため恒温槽に入れることができないが、本発明で用いる金型は小型で恒温槽に入れることができるので、各キャビティにおけるモールド樹脂温度のばらつきを小さくするのに有利である。また、キャビティ内の雰囲気が空気であると空気中の水分により強誘電体が還元性雰囲気にさらされて劣化するおそれがある。この劣化を抑制するためには、キャビティ内雰囲気を酸素（Ｏ₂ ）または不活性ガス（Ａｒ、Ｎ₂ ）として、強誘電体が還元性雰囲気にさらされるのを防止することが好ましい。
【００８６】
【発明の効果】
以上詳述したように本発明によれば、互いにヘテロエピタキシャルの関係にある酸化物層と金属層との積層構造上にキャパシタを構成する強誘電体層が形成されるので、下部電極が低抵抗でかつ結晶配向性が高く、その上に形成される強誘電体層も結晶性に優れており、極めて信頼性の高い強誘電体メモリを提供することができる。また、本発明では、強誘電体層にＨｆやアクチノイド元素を含有させることにより、インプリントが生じにくく、また角形比の良好な強誘電体メモリを提供することができる。また、本発明のマルチプランジャー方式の射出成形機によるパッケージング方法を用いれば、ＦＲＡＭチップを低温・低圧でパッケージングすることができ、強誘電体の劣化および特性のばらつきを抑えることができる方法を提供することができる。したがって、特性のばらつきに対する要求が厳しい高集積の１Ｔ／１Ｃ型ＦＲＡＭを製造するのに有利である。
【図面の簡単な説明】
【図１】強誘電体のヒステリシスループを示す図。
【図２】１Ｔ／１Ｃ型ＦＲＡＭメモリセルの等価回路図。
【図３】２Ｔ／２Ｃ型ＦＲＡＭメモリセルの等価回路とプレート線駆動の様子を示す図。
【図４】１５０℃での放置時間と（Ｐｒ＋）−（Ｐｒ−）との関係を示す図。
【図５】応力と（Ｐｒ＋）−（Ｐｒ−）との関係を示す図。
【図６】ＦＲＡＭチップのパッケージングに用いられる従来の射出成形用金型の概略的な説明図。
【図７】本発明の実施例におけるＦＲＡＭの断面図。
【図８】本発明の他の実施例におけるＦＲＡＭの断面図。
【図９】本発明のさらに他の実施例におけるＦＲＡＭの断面図。
【図１０】本発明においてＦＲＡＭチップのパッケージングに用いられる射出成形機の概略的な説明図。
【符号の説明】
１…シリコン基板
２…フィールド酸化膜
１０…ＭＯＳトランジスタ
１１…ゲート酸化膜
１２…ゲート
１３…ソース領域
１３ａ…ビット線
１４…ドレイン領域
１５…層間絶縁膜
１６…コンタクトプラグ
２０…キャパシタ
２１…下部電極
２１１…酸化物層
２１２…金属層
２２…強誘電体層
２３…上部電極
２４…層間絶縁膜
２５…局所配線
２６…パッシベーション膜
３０…プレート線
３１…内部配線
３２…バリア層
３３…アルミニウム配線
２０１…金型
２０２…キャビティ
２０３…プランジャー[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a ferroelectric memory and a packaging method thereof.
[0002]
[Prior art]
In recent years, a nonvolatile ferroelectric memory (FRAM) using a ferroelectric as a capacitor has attracted attention. Ferroelectrics have the property that polarization caused by the application of an electric field is maintained even after the application of the electric field is stopped, and the direction of polarization is reversed when an electric field of a certain strength is applied in the opposite direction to the initial electric field. . When an electric field is applied to the ferroelectric and the polarization value is measured while changing the electric field, a hysteresis loop as shown in FIG. 1 is observed. In FIG. 1, the horizontal axis represents the electric field, and the vertical axis represents the polarization amount. The intersection with the horizontal axis of the hysteresis loop is referred to as coercive electric field (Ec), and the intersection with the vertical axis of the hysteresis loop is referred to as residual polarization amount (Pr).
[0003]
An FRAM using a ferroelectric as a capacitor has the following advantages. That is, the FRAM is (1) in comparison with a dynamic random access memory (DRAM), which is a representative of a large-capacity memory. Compared with FLASH memory, which is the same non-volatile memory, the number of data rewrites is large and the data rewrite speed is remarkably high; (3) Compared with battery-backed SRAM used for memory cards, etc. The cell area can be greatly reduced.
[0004]
In FRAM, it is generally considered to apply a capacitor having a configuration of a lower electrode / ferroelectric layer / upper electrode. As the ferroelectric, a complex oxide having a perovskite structure, for example, PZT (Pb (Zr, Ti) O _Three ), SBT (SrBi ₂ Ta ₂ O ₉ ), BIT (Bi _Four Ti _Three O ₁₂ ) And the like, and composite oxides in which some of the constituent elements of these oxides are substituted with other elements are used. As a method for forming a ferroelectric layer, sputtering, laser ablation, CVD (Chemical Vapor Deposition), MOD (Metallo-Organic Decomposition), sol-gel method, LSMCD (Liquid Source Misted Chemical Deposition), etc. It has been known. Among these, sputtering is advantageous in terms of throughput because a multi-chamber type sputtering apparatus can be used to continuously form electrodes and ferroelectric layers. In addition, a film forming method including coating and heat treatment such as MOD or sol-gel method is easy to adjust the components and suitable for increasing the area.
[0005]
FIG. 2 shows an equivalent circuit of a 1T / 1C type FRAM memory cell constituted by one transistor and one ferroelectric capacitor. The memory cell is located at the intersection of the word line WL and the bit line BL. One end of the ferroelectric capacitor C is connected to the bit line BL via a transistor Q that turns on / off the connection with the bit line BL. The other end of the ferroelectric capacitor C is connected to the plate line PL. In the 1T / 1C structure, high integration equivalent to DRAM is possible. However, it is difficult to increase the yield and the reliability of the element because the variation in the ferroelectric characteristics of each memory cell and the degree of deterioration thereof must be suppressed. 3A to 3C show an equivalent circuit of a 2T / 2C type FRAM memory cell constituted by two transistors and two ferroelectric capacitors and a state of plate line driving. The 2T / 2C type FRAM memory cell has a drawback that it requires twice as much area as the 1T / 1C type. On the other hand, in the 2T / 2C type, since the characteristic margin of the ferroelectric layer can be increased, it is easy to improve yield and device reliability. Further, as shown in this figure, the FRAM is driven by raising and lowering the potential of the plate line.
[0006]
When the FRAM is driven by a plate line, the rising speed of the plate line dominates the driving speed of the FRAM and greatly affects the reliability. Therefore, if a low resistance metal such as Al or Cu can be used for the lower electrode (plate line), it is advantageous in terms of driving speed. However, low resistance metals such as Al and Cu are likely to be oxidized by reacting with a ferroelectric. As a result, the generation of the ferroelectric crystal is hindered and desired ferroelectric characteristics cannot be obtained. Even when a ferroelectric crystal is obtained, a low dielectric constant paraelectric layer is connected in series to the interface between the lower electrode and the ferroelectric layer. In such a structure, the ferroelectric characteristics cannot be obtained unless a voltage larger than the practical voltage is applied.
[0007]
For this reason, as the lower electrode (plate line), a noble metal or a part of oxide that hardly reacts with the ferroelectric crystal is used. Specifically, Pt, Ir, Ru, etc. are used as noble metals, and IrO is used as oxides. ₂ , LSCO ((La, Sr) CoO _x ), SrRuO _Three , RuO ₂ Etc. are being considered.
[0008]
The ferroelectric layer is made crystalline and exhibits ferroelectricity by raising the substrate temperature at the time of film formation or applying a heat treatment after the film is deposited. The heat treatment temperature is usually 500 ° C. or higher. If the temperature is lower than 500 ° C., a crystalline material that exhibits ferroelectricity cannot be obtained, or even if it becomes crystalline, it becomes a low-density film. A low-density ferroelectric film not only has a margin of operation due to a decrease in the amount of polarization but also cannot be driven on the low voltage side, and when it is thinned, it tends to short-circuit, and depending on the atmosphere in the subsequent process Characteristics can change significantly. Therefore, the heat treatment temperature for obtaining a practical ferroelectric film is desirably 700 ° C. or higher, which is higher than the temperature required for crystallization. On the other hand, when the heat treatment temperature exceeds 900 ° C., the performance of the CMOS and the plug deteriorates remarkably, and the ferroelectric film starts to decompose components depending on the material.
[0009]
At this time, the crystallinity of the ferroelectric is greatly influenced by the crystallinity and surface roughness of the lower electrode. This is because the heterogeneous nucleation that occurs on the lower electrode occurs preferentially over the uniform nucleation that does not depend on the underlying material, and the orientation of the crystal orientation of the entire ferroelectric layer follows the orientation of the nucleation on the lower electrode. It is.
[0010]
For example, when a PZT ferroelectric layer is formed on a Pt base electrode, Pt is easily oriented in the face-centered cubic lattice (111) plane, and PZT is heteroepitaxially grown in the oxygen octahedron following the face-centered cubic lattice of Pt. Thus, the PZT (111) plane is formed. Thus, since Pt is easily oriented, it is advantageous for obtaining a highly oriented ferroelectric layer, and is also preferred in that it is not easily oxidized. However, since Pt has low barrier properties, element diffusion is likely to occur, and the surface roughness becomes rough.
[0011]
A metal such as Ir or Ru or an alloy thereof is hardly oxidized at a low temperature, and is advantageous in that the number of rewritings of the FRAM can be improved and the resistance is lower than when Pt is used. However, Ir and the like are less oriented than Pt and have the disadvantages of poor adhesion to the silicon oxide film. For this reason, it has also been proposed to form a film for improving adhesion between the silicon oxide film and the Ir lower electrode.
[0012]
IrO ₂ When the lower electrode made of a conductive oxide such as the above is used, it is excellent in that the number of times of rewriting of the FRAM is improved. This effect is particularly great when the ferroelectric is PZT. However, since the conductive oxide has a larger resistance value than that of the metal, the operation speed of the FRAM is remarkably lowered when it is used as the lower electrode. IrO ₂ There is a problem that conductive oxides such as these tend to be polycrystalline and it is difficult to obtain a highly oriented ferroelectric layer. In addition, the conductive composite oxide has a problem that its characteristics fluctuate greatly depending on the film forming conditions.
[0013]
Next, in the semiconductor manufacturing process, it is well known that transistor performance is greatly affected by the purity of raw materials used. Transition metals typified by alkali metals and iron are impurities that have a particularly significant effect. When these impurities are mixed in the CMOS, the potential instability of the gate oxide film and the leakage current increase at a low potential are caused. Further, when a radioactive element is mixed in the DRAM, a soft error due to the influence of alpha rays is unavoidable. On the other hand, since FRAM performs recording by reversing the polarization axis (direction of dipole moment), in principle, a soft error in a mode in which the accumulated charge decreases due to the influence of alpha rays does not occur as in the case of DRAM. . For this reason, in the FRAM, it is not necessary to control impurities based on the same standard as the DRAM.
[0014]
Higher purity of raw materials for forming a ferroelectric film, that is, target materials for sputtering, raw material coating solutions for MOD and sol-gel methods, and inorganic and organic compounds to be vaporized for CVD has been studied. However, the raw material cost increases as the purity increases. For example, if an attempt is made to obtain high purity by removing Hf, which is a group 4A element, from a PZT-based ferroelectric containing Ti and Zr, which are group 4A elements, the cost of the raw material is significantly increased. In addition, the ferroelectric film formed from the high-purity raw material becomes excessively sensitive to impurities mixed in the manufacturing process, and the characteristic variation within the wafer and between lots increases.
[0015]
Further, there is imprint as a problem to be improved unique to FRAM. This phenomenon is caused by the fact that when the ferroelectric film is left for a long time or exposed to a high temperature, mobile charges gather in the direction of stabilizing the polarization around the polarization domain, resulting in an internal electric field. It happens. Based on this imprint specific to FRAM, there are concerns about the occurrence of the following soft errors. This soft error occurs when data is fixed or only unipolar data is written for an extremely long time (eg, 10 years). In this state, the written data can be read. However, if data of reverse polarity is written from the above state, a write failure occurs only once. This is because, as described above, fixed charges are generated and the data is “imprinted”, making it difficult to write data of reverse polarity. Since the fixed charge is temporary and is almost eliminated once it is reversed, no error occurs from the second writing.
[0016]
Thus, even if imprinting occurs, a hard error that causes destruction or aging of the device will not occur, but a soft error based on imprinting is a factor that greatly reduces the reliability of the FRAM. For this reason, in order to use the FRAM for a general purpose like the DRAM, it is necessary to improve the imprint. As an essential solution, it is important to reduce defects in the ferroelectric film that cause fixed charges, such as flowing ions.
[0017]
In addition, as the ferroelectric shows a better hysteresis curve with a squareness ratio (Pr / Ps) of saturation polarization (Ps) and remanent polarization (Pr) close to 1, the retention (record retention) becomes better. This is desirable because a highly reliable FRAM can be configured.
[0018]
Second, the properties of ferroelectrics are sensitive to temperature and stress. For example, the characteristics of a ferroelectric deteriorate when exposed to a temperature near the transition point. In addition, since the ferroelectric material is also a piezoelectric material, the characteristics deteriorate under high stress. FIG. 4 shows the relationship between the standing time at 150 ° C. and the difference (Pr +) − (Pr−) between the non-inverted polarization amount and the inverted polarization amount. As can be seen from this figure, the initial value is 25 μC / cm. ² In contrast, after being left at 150 ° C. for 1 hour, 22 μC / cm ² Thus, the longer the time of exposure to high temperatures, the more the characteristics deteriorate. Although not shown in the figure, after being left at 170 ° C. for 1 hour, 20 μC / cm ² Thus, the higher the temperature, the greater the degree of deterioration. FIG. 5 shows the relationship between stress and (Pr +) − (Pr−). As shown in this figure, the higher the stress, the greater the degree of degradation.
[0019]
By the way, in FRAM, generally, a capacitor of lower electrode / ferroelectric layer / upper electrode is formed on a semiconductor substrate on which CMOS is formed, and Al or Cu wiring is applied through a contact hole provided in an interlayer insulating oxide film, and passivation is performed. Protect with membrane and use in assembly.
[0020]
FIG. 6 shows a conventional mold used for packaging FRAM. The mold 101 has about 200 cavities 102, and each cavity 102 is connected by a liner 103. A resin injection port 104 is provided at one end of the mold 101, and a resin outlet 105 is provided at a diagonal position. A corresponding upper mold (not shown) is placed on the mold 101. The atmosphere in the cavity 102 is air. Then, a mold resin at about 175 ° C. is injected from a plunger provided at the resin injection port 104. Here, the injection pressure is 100 MPa or more, and the injection time is about 3 minutes.
[0021]
However, judging from FIG. 4 and FIG. 5, it is considered that the ferroelectric material is likely to deteriorate under the above temperature and stress conditions, and the ferroelectric characteristics deteriorated in the packaging process cannot be recovered thereafter. The packaging is preferably performed at a low temperature and a low pressure. Further, when the mold shown in FIG. 6 is used, for example, there is a difference in the time exposed to high temperature and stress between the cavity near the resin inlet 104 and the cavity near the resin outlet 105, and the deterioration of the ferroelectric is caused. There are also differences in degree.
[0022]
[Problems to be solved by the invention]
An object of the present invention is to provide a highly reliable ferroelectric memory having a low resistance lower electrode and a ferroelectric layer having high crystal orientation.
Another object of the present invention is to provide a ferroelectric memory in which variations in characteristics are small and imprinting hardly occurs.
[0023]
Still another object of the present invention is to provide a method capable of packaging an FRAM chip at a low temperature and a low pressure, and suppressing deterioration of ferroelectric and variation in characteristics.
[0024]
[Means for Solving the Problems]
The ferroelectric memory of the present invention is a ferroelectric memory having a capacitor in which a lower electrode, a ferroelectric layer, and an upper electrode are stacked. The lower electrode has a laminated structure of an oxide layer and a metal layer made of Ir or Ru laminated thereon, or a laminated structure of a metal layer made of Ir or Ru and an oxide layer laminated thereon. Each of the layers included in the lower electrode is in a heteroepitaxial relationship, and the ferroelectric layer is laminated on the lower electrode. It is characterized by that.
[0025]
The ferroelectric memory according to the present invention is a ferroelectric memory having a capacitor in which a lower electrode, a ferroelectric layer, and an upper electrode are stacked, wherein the ferroelectric layer includes Ti, Zr, Nb and a constituent component excluding oxygen. It consists of a complex oxide containing 40 atom% or more of an element selected from the group consisting of Ta, and contains 50 ppm or more of Hf.
[0026]
The ferroelectric memory according to the present invention is a ferroelectric memory having a capacitor in which a lower electrode, a ferroelectric layer, and an upper electrode are stacked, wherein the ferroelectric layer includes Ti, Zr, Nb and a constituent component excluding oxygen. It is made of a complex oxide containing 40 atom% or more of an element selected from the group consisting of Ta, and contains 10 ppm or more of an actinoid element.
[0027]
The packaging method of a ferroelectric memory according to the present invention is arranged corresponding to each cavity of a mold when packaging a ferroelectric memory chip having a capacitor in which a lower electrode, a ferroelectric layer and an upper electrode are stacked. The injection molding machine having a plurality of plungers is used, and resin is injected from each plunger into each cavity containing a ferroelectric memory chip and molded.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
In the ferroelectric memory in one aspect of the present invention, the lower electrode has a metal layer made of at least Ir or Ru, and has a ferroelectric structure on the stacked structure of the metal layer and the oxide layer that are in a heteroepitaxial relationship with each other. A body layer is formed.
[0029]
In the present invention, the stacking order of the oxide layer and the metal layer made of Ir or Ru is not particularly limited. However, when the lower layer is a metal layer made of Ir or Ru, the upper oxide layer is limited to the conductive oxide layer, and the adhesion with the underlying silicon oxide film of the lower electrode may be deteriorated. Therefore, it is preferable to stack a metal layer serving as a lower electrode on the oxide layer. In the present invention, it is preferable that the oxide layer is oriented in a rutile lattice (200) plane and the metal layer is oriented in a face-centered cubic lattice (111) plane to have a heteroepitaxial relationship.
[0030]
Oxide having rutile structure (MO ₂ ) Include noble metal oxides such as Ir, Ru and Os, transition metal oxides such as Ti, Mn, V and Fe, and oxides such as Nb, Ta, Sn and Pb. Of these, IrO ₂ Or TiO ₂ Is preferable because it is particularly stable.
[0031]
As a method for forming a highly oriented oxide layer having a rutile (200) plane, chemical magnetron sputtering using a metal target, magnetron sputtering using an oxide target, ion beam sputtering, vacuum deposition, organometallic compound Application and baking, MOCVD, or the like can be used. TiO ₂ In addition to the above method, an oxide layer with high orientation can be obtained by thermal oxidation. For example, it can be formed by performing a heat treatment in an oxygen atmosphere after forming a metal Ti film. At this time, if RTA (Rapid Thermal Anneal) is used, a layer with particularly high orientation is generated.
[0032]
On the other hand, as a method for forming the metal layer, magnetron sputtering, ion beam sputtering, vacuum deposition, MOCVD, or the like using a metal target can be used. In particular, the use of magnetron sputtering is preferable because it can maintain the good film quality even if the film forming speed is increased, and thus the production efficiency is most improved. Also, when forming a three-dimensional capacitor such as a trench or a stack structure, one of the long throw sputtering, MOCVD, and organometallic compound coating means in which the distance between the substrate and the target is increased in magnetron sputtering. It is preferable to use a certain LSMCD.
[0033]
Of the oxides having the rutile structure, the conductive oxide is IrO. ₂ Or RuO ₂ Is preferably used. That is, IrO ₂ \ Ir or RuO ₂ In the laminated structure of \ Ru, a stable lower electrode can be formed without generating a different phase at the interface of the conductive oxide layer \ metal layer. Moreover, since these laminated structures can be continuously formed, for example, by changing the sputtering atmosphere using the same target in the same chamber, they are excellent in mass productivity. IrO ₂ \ Ir is RuO ₂ Since the lattice matching between the oxide layer and the metal layer is better than \ Ru (small misfit), it is preferable in that stress does not occur at the interface and there is no fear of peeling. Specifically, the misfit between the oxide layer and the metal layer is preferably 5% or less.
[0034]
If a highly oriented face-centered cubic lattice (111) plane metal layer can be formed by heteroepitaxial growth of Ir or Ru on an oxide layer having a highly oriented rutile lattice (200) plane. The crystallinity of the ferroelectric crystal formed thereon is improved, the difference between the non-inverted polarization amount (Pr +) and the inverted polarization amount (Pr−) is increased, and the reliability of the device is improved. In addition, A ferroelectric layer may be formed on a lower electrode having a three-layer structure of an oxide layer, a metal layer made of Ir or Ru stacked thereon, and a conductive oxide layer stacked thereon. Good. In any case, if the degree of orientation is less than 5 ° in the rocking curve when the layer in contact with the ferroelectric layer of the lower electrode is measured by X-ray diffraction, the crystallinity is further formed thereon. Particularly good ferroelectric layers can be formed. In particular, when the layer in contact with the ferroelectric layer is a metal layer, the peak half-value width of the rocking curve by X-ray diffraction of the orientation plane is preferably less than 3 °.
[0035]
When the orientation of the layer in contact with the ferroelectric layer is very good, the ferroelectric layer is stressed and easily peels off. From this viewpoint, the peak half-value width of the rocking curve by X-ray diffraction of the orientation plane of the layer in contact with the ferroelectric layer is preferably 1.5 ° or more.
[0036]
In the present invention, in order to reduce the resistance value of the lower electrode (plate line), it is preferable that the metal layer is thicker than the oxide layer. Specifically, it is preferable that the metal layer has a thickness of 2 times or more, and further 5 times or more that of the oxide layer.
[0037]
In the present invention, the ferroelectric is not particularly limited, and PZT (Pb (Zr, Ti) O _Three ), PLZT, (Ba, Sr) TiO _Three Simple perovskite compounds such as SBT (SrBi ₂ Ta ₂ O ₉ ), BIT (Bi _Three Ti _Four O ₁₂ A layered perovskite compound such as) can be used.
[0038]
Next, another ferroelectric memory of the present invention is a composite oxide in which the ferroelectric layer contains 40 atom% or more of an element selected from the group consisting of Ti, Zr, Nb and Ta as a constituent component excluding oxygen. And containing 50 ppm or more of Hf. As the composite oxide containing 40 atom% or more of an element selected from the group consisting of Ti, Zr, Nb and Ta, more specifically, the above simple perovskite compound or layered perovskite compound may be used. Good.
[0039]
Ferroelectric films made of perovskite crystals are inherently prone to defects. However, if the ferroelectric film contains Hf, it occupies the lattice positions of Ti and Zr, which are group 4A elements, so that defects in the ferroelectric film can be reduced. Errors can be reduced. Further, since it is not necessary to highly purify the raw material, it is possible to suppress an increase in raw material cost and an increase in variation in characteristics between wafers and lots due to impurities mixed in the manufacturing process.
[0040]
The content of Hf in the ferroelectric film is preferably 50 to 5000 ppm, more preferably 100 to 2500 ppm. If the Hf content is too small, the above-described effects cannot be obtained. On the other hand, when the content of Hf is too large, the squareness ratio decreases and the coercive electric field also increases.
[0041]
In another ferroelectric memory of the present invention, the ferroelectric layer includes a complex oxide containing 40 atom% or more of an element selected from the group consisting of Ti, Zr, Nb and Ta as a constituent component excluding oxygen. And containing 10 ppm or more of an actinoid element. As the composite oxide containing 40 atom% or more of an element selected from the group consisting of Ti, Zr, Nb and Ta, more specifically, the above simple perovskite compound or layered perovskite compound may be used. Good.
[0042]
When the actinide elements (for example, Ac and Th) are contained in the ferroelectric film in this way, it contributes to an increase in the squareness ratio and consequently to a reduction in operating voltage.
The content of the actinoid element in the ferroelectric film is preferably 10 to 500 ppm, more preferably 50 to 100 ppm. If the content of the actinide element is too small, the effect of increasing the squareness ratio cannot be obtained. On the other hand, since the actinide element is a harmful radiation element, it is not preferable that the content is too large.
[0043]
Next, in packaging the ferroelectric memory chip, the present invention uses a multi-plunger type injection molding machine having a plurality of plungers arranged corresponding to each cavity of the mold, Mold resin is injected from each plunger into each cavity containing the memory chip and molded.
[0044]
In this packaging method, one plunger is provided corresponding to one cavity, and the mold resin is injected directly from the plunger (without a liner) into each cavity containing the ferroelectric memory chip. In addition, a mold resin having a low temperature melting property, a low temperature curing property, and a fast curing property can be used. For this reason, the resin temperature and the injection pressure can be lowered and the molding time can be shortened as compared with the prior art, and the difference in temperature and pressure in each cavity can be reduced. Therefore, it is possible to suppress deterioration of the ferroelectric and variation in characteristics.
[0045]
【Example】
In the following examples and comparative examples, the FRAM shown in FIG. In addition, since each Example and a comparative example differ only in the formation method of a capacitor, it demonstrates separately.
[0046]
First, after the field oxide film 2 is formed on the silicon substrate 1 by the LOCOS method, the MOS transistor 10 is formed. Specifically, a gate oxide film 11 is formed on the exposed surface of the silicon substrate 1, polysilicon is deposited thereon, and then patterned to form a gate 12 that becomes a word line. Further, impurities are ion-implanted using the gate 12 as a mask to form a source region (bit line contact portion) 13 and a drain region 14. After that, the entire surface is made of SiO by CVD. ₂ An interlayer insulating film 15 made of is deposited.
[0047]
Next, the memory cell capacitor 20 is formed. That is, the lower electrode 21 is formed on the interlayer insulating film 15 by stacking, for example, an oxide layer 211 and a metal layer 212. A ferroelectric layer 22 is formed thereon. The first annealing is performed by rapid thermal annealing (RTA) to crystallize the ferroelectric layer 22. By performing DC sputtering in Ar, the upper electrode 23 made of the same metal as that used for the lower electrode 21 is formed. A second annealing is performed in the diffusion furnace to improve the interface state between the ferroelectric layer 22 and the upper electrode 23. The lower electrode 21, the ferroelectric layer 22, and the upper electrode 23 stacked as described above are patterned into a predetermined shape by RIE. Thereafter, a third annealing is performed in a diffusion furnace to remove etching damage.
[0048]
Next, SiO is deposited by CVD so as to cover the capacitor 20. ₂ An interlayer insulating film 24 made of is deposited. A part of the interlayer insulating film 24 is etched by RIE, and contact holes are formed so as to expose the source region 13 and the drain region 14 of the MOS transistor 10 and the upper electrode 23 and the lower electrode 21 of the capacitor 20. A fourth annealing is performed in a diffusion furnace to remove etching damage. After forming the metal film, patterning is performed, thereby local wiring 25 for connecting drain region 14 and upper electrode 23, wiring 31 serving as an extraction electrode from lower electrode 21, and bit line (not shown). And form. After the passivation film 26 is deposited on the entire surface, a part of the passivation film 26 is etched by RIE to open a contact hole so that the wiring 31 is exposed. Further, the barrier layer 32 and the aluminum wiring 33 are formed on the wiring 31, and the plate line 30 is formed.
[0049]
Example 1
First, TiO ₂ A ferroelectric layer was formed on the laminated structure of \ Ir. Ti target is Ar / O ₂ Sputtered in an atmosphere, 40 nm thick TiO ₂ A layer was deposited. From the X-ray diffraction pattern, TiO ₂ The layer was confirmed to have a rutile structure and (200) orientation. In addition, when the film formation speed was changed between 10 A (angstrom) / sec and 100 A / sec, it was found that the lower the film formation speed, the higher the orientation. Here, a TiO film formed at a film forming speed of 10 A / sec. ₂ Layers were used. Next, an Ir target was sputtered in an Ar atmosphere, and an Ir layer having a thickness of 160 nm was formed as a lower electrode. It was confirmed that the Ir layer is (111) oriented. TiO ₂ The lattice constant misfit between the layer and the Ir layer was 4.2%. The full width at half maximum (FWHM) of the (111) plane peak in the rocking curve was as small as 2.0 °, and it was confirmed that the orientation of the Ir layer was high. Further, the surface of the Ir layer was extremely smooth.
[0050]
Next, SrBi _2.2 (Ta _0.6 Nb _0.4 ) ₂ O ₉ By using a ferroelectric target having a composition and performing RF sputtering in an Ar / O2 atmosphere, SrBi having a thickness of 150 nm is obtained. _2.1 (Ta _0.6 Nb _0.4 ) ₂ O _x An SBTN ferroelectric layer comprising: Furthermore, an Ir upper electrode was formed by DC sputtering of an Ir target in an Ar atmosphere.
[0051]
When the obtained FRAM was operated at 3 V, the recording retention characteristic corresponding to 10 years at 75 ° C. was exhibited. 10 ¹³ It worked without error up to the number of rewrites. Even when the operation speed was reduced to 140 nsec, no soft error (writing failure) based on imprinting occurred.
[0052]
Example 2
IrO as follows ₂ A ferroelectric layer was formed on the lower electrode having a laminated structure of \ Ir. First, the Ir target is Ar / O ₂ Sputtering in an atmosphere to form IrO with a thickness of 30 nm ₂ A layer was deposited. From the X-ray diffraction pattern, IrO ₂ The layer was confirmed to have a rutile structure and (200) orientation. Ar / O ₂ O of atmosphere ₂ When the film was formed by changing the amount in the range of 2 to 80%, strong (200) orientation was observed in the range of 5 to 60%, but X-ray diffraction lines in other directions were mixed in other ranges. Here, O ₂ 50% Ar / O ₂ IrO film deposited in an atmosphere ₂ Layers were used. Next, an Ir target was sputtered in an Ar atmosphere to form an Ir layer having a thickness of 160 nm. It was confirmed that the Ir layer is (111) oriented. IrO ₂ The lattice constant misfit between the layer and the Ir layer was 3.4%. The FWHM of the rocking curve (111) plane peak was as small as 1.8 °, and it was confirmed that the orientation of the Ir layer was high. Further, the surface of the Ir layer was extremely smooth. Thereafter, in the same manner as in Example 1, an SBTN ferroelectric layer and an Ir upper electrode were formed.
[0053]
When the obtained FRAM was operated at 3 V, the recording retention characteristic corresponding to 10 years at 75 ° C. was exhibited. 10 ¹³ It worked without error up to the number of rewrites. Even if the operation speed was shortened to 140 nsec, no soft error occurred.
[0054]
Example 3
Similar to Example 2, IrO ₂ After forming the Ir layer and the Ir layer, IrO having a thickness of 5 nm is further sputtered. ₂ Forming a layer, IrO ₂ \ Ir \ IrO ₂ The laminated structure of was formed. Thereafter, in the same manner as in Example 1, an SBTN ferroelectric layer and an Ir upper electrode were formed. In this case, IrO in contact with the ferroelectric layer ₂ The FWHM of the layer was 4.9 ° and the orientation was inferior to that of Example 2, but it was found that strong adhesion was maintained for the peel test. In fact, there was little damage during integration.
[0055]
When the obtained FRAM was operated at 3 V, the recording retention characteristic corresponding to 10 years at 75 ° C. was exhibited. 10 ¹³ It worked without error up to the number of rewrites. Even if the operation speed was shortened to 140 nsec, no soft error occurred.
[0056]
Example 4
Ir \ IrO ₂ An FRAM was manufactured in the same manner as in Example 2 except that the lower electrode having the laminated structure was formed. IrO in contact with the ferroelectric layer ₂ The FWHM of the layer was 3.8 °. In this case, since a part of the ferroelectric layer was peeled off during the integration, the yield rate decreased. However, the operation of the obtained good chip was normal.
[0057]
Example 5
RuO as follows ₂ A ferroelectric layer was formed on the lower electrode having a laminated structure of \ Ru. First, Ru target is Ar / O ₂ Sputter in an atmosphere to form a 30 nm thick RuO ₂ A layer was deposited. Next, a Ru target was sputtered in an Ar atmosphere to form a 160 nm thick Ru layer. It was confirmed that the Ru layer was (111) oriented. Thereafter, the SBTN ferroelectric layer and the Ru upper electrode were formed in the same manner as in Example 1.
[0058]
When the obtained FRAM was operated at 3 V, the recording retention characteristic corresponding to 10 years at 75 ° C. was exhibited. 10 ¹³ It worked without error up to the number of rewrites. A soft error of 0.9% occurred at an operation speed of 140 nsec, but no soft error occurred at 200 ns.
[0059]
Comparative Example 1
A Ti target having a thickness of 40 nm was deposited by sputtering a Ti target in an Ar atmosphere. Next, a Pt target was sputtered in an Ar atmosphere to deposit a Pt layer having a thickness of 160 nm. Annealed at 800 ° C to oxidize only Ti, TiO ₂ A laminated structure composed of \ Pt was formed. From the X-ray diffraction pattern, TiO ₂ The layer has a rutile structure, but is confirmed to be polycrystalline and not oriented. The Pt layer as the lower electrode was (111) oriented, but the FWHM was 5.5 °. Thereafter, in the same manner as in Example 1, an SBTN ferroelectric layer and a Pt upper electrode were formed.
[0060]
The obtained FRAM operated at 3V, but the standby current was slightly increased, and the recording retention characteristic was equivalent to 5 years at 75 ° C.
Comparative Example 2
A Ru target was sputtered in an Ar atmosphere to form a lower electrode made of a 160 nm thick Ru film. Thereafter, the SBTN ferroelectric layer and the Ru upper electrode were formed in the same manner as in Example 1.
[0061]
However, in this case, the electrodes were peeled off during annealing for recovering the process damage, and the memory cell could not be constructed.
Example 6
TiO as in Example 1 ₂ After forming a laminated structure of \ Ir, a ferroelectric target (Pb _1.07 La _0.03 ) (Zr _0.38 Ti _0.62 ) O _Three And Ar / O ₂ By performing RF sputtering in an atmosphere, a PZT ferroelectric layer having a thickness of 250 nm was formed, and an Ir upper electrode was further formed to form a capacitor.
[0062]
The obtained FRAM exhibited a recording retention characteristic corresponding to 85 ° C. and 10 years at 4 V operation. 10 ^Ten It worked without error up to the number of rewrites. A soft error of 1.5% occurred at an operation speed of 140 nsec, but no soft error occurred at 200 ns.
[0063]
Example 7
Similar to Example 2, IrO ₂ After forming a lower electrode having a laminated structure of \ Ir, a PZT ferroelectric layer having a thickness of 180 nm was formed by sputtering in the same manner as in Example 6, and an Ir upper electrode was further formed to form a capacitor.
[0064]
The obtained FRAM showed a recording retention characteristic corresponding to 85 ° C. and 10 years at 3 V operation. 10 ^Ten It worked without error up to the number of rewrites. A soft error of 3.0% occurred at an operation speed of 140 nsec, but no soft error occurred at 200 ns.
[0065]
Example 8
Similar to Example 3, IrO ₂ \ Ir \ IrO ₂ After forming the stacked structure, a PZT ferroelectric layer having a thickness of 250 nm was formed by sputtering in the same manner as in Example 6, and an Ir upper electrode was further formed to form a capacitor.
[0066]
The obtained FRAM exhibited a recording retention characteristic corresponding to 85 ° C. and 10 years at 4 V operation. 10 ¹¹ It worked without error up to the number of rewrites. A soft error of 1.5% occurred at an operation speed of 140 nsec, but no soft error occurred at 200 ns.
[0067]
Example 9
RuO as in Example 5. ₂ After forming a lower electrode having a laminated structure of \ Ru, a PZT ferroelectric layer having a thickness of 250 nm was formed by sputtering in the same manner as in Example 6, and a Ru upper electrode was further formed to form a capacitor.
[0068]
The obtained FRAM exhibited a recording retention characteristic corresponding to 85 ° C. and 10 years at 5 V operation. 10 ^Ten It worked without error up to the number of rewrites. A soft error of 5% occurred at an operation speed of 140 nsec and 0.5% at 200 ns.
[0069]
Example 10
TiO as in Example 1 ₂ After forming the laminated structure of \ Ir, (Pb _1.07 La _0.03 ) (Zr _0.38 Ti _0.60 Nb _0.02 ) O _Three The process of spin-coating the forming coating solution, drying and RTA was repeated three times to form a 150 nm thick PZT ferroelectric layer, and an Ir upper electrode was formed to form a capacitor.
[0070]
The obtained FRAM operated at 3 V and exhibited a recording retention characteristic corresponding to 75 ° C. and 10 years. 10 ¹¹ It worked without error up to the number of rewrites.
Comparative Example 3
A Ti target is sputtered in an Ar atmosphere to deposit a Ti layer having a thickness of 40 nm, and annealed at 450 ° C. to obtain TiO 2. ₂ A layer was obtained. From the X-ray diffraction pattern, this TiO ₂ The layer was an unoriented anatase phase. Next, an Ir target was sputtered in an Ar atmosphere, and an Ir layer having a thickness of 160 nm was formed as a lower electrode. The Ir layer was (111) oriented, but the FWHM was 7.5 ° and the orientation was poor. Thereafter, a 150 nm-thick PZT ferroelectric layer was formed by the same coating method as in Example 10, and an Ir upper electrode was further formed to form a capacitor.
[0071]
The obtained FRAM operated only 50% of the memory cells at 5V, and all the memory cells operated at 5.5V. Also, the record retention characteristics were less than 5 years at 75 ° C.
[0072]
Comparative Example 4
A Ti target was sputtered in an Ar atmosphere to deposit a Ti layer having a thickness of 80 nm twice that of Comparative Example 3, and annealed at 450 ° C. to obtain TiO 2. ₂ A layer was obtained. Next, an Ir target was sputtered in an Ar atmosphere, and an Ir layer having a thickness of 150 nm was formed as a lower electrode. Thereafter, a 150 nm-thick PZT ferroelectric layer was formed by the same coating method as in Example 10, and an Ir upper electrode was further formed to form a capacitor.
[0073]
The obtained FRAM operated only 60% of the memory cells at an operation speed of 140 ns, and all the memory cells operated at 250 ns. Further, the record retention characteristic was less than 4 years at 75 ° C.
[0074]
Example 11 (Samples 11-1 to 11-8)
An FRAM having the same structure as that shown in FIG. 7 was manufactured as follows. After the field oxide film 2 is formed on the silicon substrate 1 and the transistor 10 having the CMOS structure is formed in the element region, the SiN film having a thickness of 500 A and the SiOA having a thickness of 3000 A are formed by CVD. ₂ An interlayer insulating film 15 made of a film was formed. On top of that, TiO with a film thickness of 300A ₂ A Pt—Ir alloy film having a thickness of 1000 A to be the film 211 and the lower electrode (plate line) 212 was sequentially formed by sputtering. On the other hand, in order to form a PZT-based ferroelectric film, metal alkoxide and acetate were dissolved in methyl cellosolve to prepare sols (8 types) in which the amount of each metal element was adjusted. The operation of spin coating these sols and drying at 400 ° C. was repeated three times, and then a rapid heating treatment at 800 ° C. was performed in an oxygen atmosphere to form a ferroelectric film 22 having a thickness of 2000A. Each ferroelectric film was subjected to component analysis by ICP (Induced Coupled Plasma), and the composition of main components and the amount of impurities were investigated. These results are shown in Table 1. A 1000-A thick Pt—Ir alloy film 23 to be the upper electrode was formed thereon by sputtering. The upper electrode, the ferroelectric, and the plate line were sequentially processed and annealed at 600 ° C. to recover the etching damage. SiO on the entire surface ₂ An interlayer insulating film 24 made of the above was deposited, contact holes were opened, a metal film was formed and patterned, and a local wiring 25 and a wiring 31 serving as an extraction electrode from the lower electrode 21 were formed. Thereafter, a passivation film 26 is deposited, a contact hole is opened, and a laminated structure of TiN32 / Al33 / TiN (not shown) is formed, and then processed into a plate line 30 to manufacture an FRAM.
[0075]
The switching charge amount was measured at 3 V for a parallel array of 500 2 μm square ferroelectric capacitors on a test pattern with an Al bonding pad. In addition, the record retention failure rate at the time of 3 V operation was examined for 500 2T / 2C type FRAM chips on one wafer by an acceleration test at 150 ° C. These results are shown in Table 1. As can be seen from Table 1, in the samples (11-1 to 11-6) in which the Hf content in the ferroelectric film is 50 to 5000 ppm, the variation in switching charge amount is 7% or less, and the record retention failure rate is low. It was 5% or less. Among these samples, those in which the content of the actinide element in the ferroelectric film was 10 ppm or more had a good squareness ratio. Further, one sample was extracted from each of the five lots, and the variation in switching charge amount between lots was examined.
[0076]
[Table 1]

[0077]
Example 12 (Samples 12-1 to 12-5)
An FRAM having the same structure as that shown in FIG. 7 was manufactured as follows. A field oxide film 2 is formed on a silicon substrate 1 and a CMOS structure transistor 10 is formed in an element region. ₂ An interlayer insulating film made of the film 15 was formed. On top of that, IrO with a film thickness of 200A ₂ A film 211, an Ir film having a film thickness of 1000 A, and a Pt film having a film thickness of 1000 A to be the lower electrode (plate line) 212 were sequentially formed by sputtering. On the other hand, in order to form an SBT ferroelectric film, oxide targets (five types) were used, and Ar / O ₂ A 1 kW power was applied in the atmosphere, and RF sputtering was performed to deposit a 1500 A thick ferroelectric film 22. A rapid heat treatment at 800 ° C. was performed in an oxygen atmosphere. Each ferroelectric film was subjected to component analysis by ICP (Induced Coupled Plasma), and the composition of main components and the amount of impurities were investigated. These results are shown in Table 2. A Pt film 23 having a thickness of 1000 A to be the upper electrode was formed thereon by sputtering. Thereafter, an FRAM was manufactured in the same manner as in Example 11.
[0078]
Table 2 shows the results of examining the switching charge amount and the record retention failure rate in the same manner as in Example 11. As can be seen from Table 2, the sample (12-1 to 12-3) in which the content of Hf in the ferroelectric film is 50 to 5000 ppm has a variation in switching charge amount of 7% or less and a record retention failure rate. 3% or less. In addition, when the content of the actinoid element in the ferroelectric film was 10 ppm or more, the squareness ratio was very good. Further, one sample was extracted from each of the five lots, and the variation in the switching charge amount among the lots was examined.
[0079]
[Table 2]

[0080]
The FRAM according to the present invention is not limited to having the structure shown in FIG. 7, but may have the structure shown in FIG. The FRAM of FIG. 8 can be manufactured as follows. First, a trench is formed in an element isolation region of the silicon substrate 1, and an insulating material is buried in the trench and planarized to form a field oxide film 2, thereby forming an STI (Shallow Trench Isolation) structure. After performing ion implantation for threshold control in the channel region, a gate oxide film 11 is formed. N-type polysilicon is deposited, metal is deposited and silicided, and then patterned to form a gate 12 serving as a word line. Depending on the device specifications, P-type polysilicon may be deposited to omit the silicidation process. After the surface of the gate 12 is oxidized to form the protective film 12a, impurities are ion-implanted using the gate 12 as a mask, thereby forming the source region (bit line contact portion) 13 and the drain region. Through these steps, the MOS transistor 10 is formed.
[0081]
Thereafter, a first interlayer insulating film 15 is deposited on the entire surface. Next, the oxide layer 211 and the metal layer 212 are stacked on the interlayer insulating film 15 to form the lower electrode 21, and the ferroelectric layer 22 and the upper electrode 23 are deposited thereon, and patterned to form a capacitor. 20 is formed. Subsequently, an interlayer insulating film 24 is deposited so as to cover the capacitor 20, and contact holes are opened on the drain region 14 of the MOS transistor 10 and the upper electrode 23 of the capacitor. After Ti / TiN is deposited, the local wiring 25 is formed by patterning. Next, a passivation film 26 is deposited on the entire surface, and contact holes are opened on the source region 13 of the MOS transistor 10 and the lower electrode 21 of the capacitor. After depositing AlSiCu, patterning is performed to form a wiring 13a serving as a bit line and a wiring 30 serving as a plate line. At the same time, a contact to the gate is formed outside the cell.
[0082]
Further, as shown in FIG. 9, the FRAM according to the present invention may have a structure in which a capacitor is formed on a contact plug. The FRAM of FIG. 9 can be manufactured as follows. First, the element isolation region 2 is formed on the silicon substrate 1, and the MOS transistor 10 and the interlayer insulating film 15 are formed in the same manner as the FRAM shown in FIG. A contact hole is selectively opened in the interlayer insulating film 15 on the drain region 14, and a contact plug 16 is deposited and buried. On this contact plug 16, a capacitor 20 is formed which includes a lower electrode 21 (211, 212) having a laminated structure, a ferroelectric layer 22, and an upper electrode 23 also serving as a plate line. Subsequently, after depositing an interlayer insulating film so as to cover the capacitor 20, a contact hole is opened on the source region 13 of the MOS transistor 10, and a bit line 13 a contacting the source region 13 is formed. Thus, if a capacitor is formed on a contact plug, high integration of elements can be achieved. In addition, since the orientation of the underlying oxide layer of the ferroelectric layer is high, element diffusion from the ferroelectric layer to the contact plug can be suppressed, and the reliability can be improved. Further, the FRAM according to the present invention is not particularly limited with respect to other structures as long as it has the capacitor 20 including the lower electrode 21, the ferroelectric layer 22 and the upper electrode 23 as in each of the above embodiments. Needless to say.
[0083]
Next, an FRAM chip packaging method according to the present invention will be described. In this method, an injection molding machine schematically shown in FIG. 10 is used. As shown in FIG. 10, this injection molding machine is of a multi-plunger type and has a plurality of plungers 203 arranged corresponding to each of a plurality of cavities 202 provided in the mold 201. In each cavity 202 of the mold 201, a ferroelectric memory chip having a capacitor in which a lower electrode, a ferroelectric layer, and an upper electrode are stacked is accommodated, and a mold resin is injected from each plunger 203 for packaging. .
[0084]
Thus, since one plunger 203 is provided corresponding to one cavity 202 and injection molding is performed, a low-melting, low-temperature curing, and fast-curing mold resin can be used, and the resin temperature is 165. The molding time can be shortened to about 15 seconds while the injection pressure is suppressed to 85 MPa or lower at a temperature of ℃ or lower. Therefore, it is possible to prevent deterioration of the ferroelectric characteristics. Moreover, since the difference in temperature and pressure in each cavity is small, the variation in ferroelectric characteristics is also small.
[0085]
In addition, although the mold used conventionally cannot be put in a thermostat because it is large, the mold used in the present invention is small and can be put in the thermostat, so the variation of mold resin temperature in each cavity It is advantageous to make it small. Further, if the atmosphere in the cavity is air, the ferroelectric substance may be exposed to a reducing atmosphere due to moisture in the air and deteriorate. In order to suppress this deterioration, the atmosphere in the cavity is oxygen (O ₂ ) Or inert gas (Ar, N ₂ ), It is preferable to prevent the ferroelectric from being exposed to a reducing atmosphere.
[0086]
【The invention's effect】
As described above in detail, according to the present invention, since the ferroelectric layer constituting the capacitor is formed on the laminated structure of the oxide layer and the metal layer which are in a heteroepitaxial relationship with each other, the lower electrode has a low resistance. In addition, since the crystal orientation is high and the ferroelectric layer formed thereon is also excellent in crystallinity, a very reliable ferroelectric memory can be provided. Further, in the present invention, by including Hf or an actinoid element in the ferroelectric layer, it is possible to provide a ferroelectric memory in which imprinting hardly occurs and the squareness ratio is good. Further, if the packaging method using the multi-plunger type injection molding machine of the present invention is used, the FRAM chip can be packaged at a low temperature and a low pressure, and the deterioration of the ferroelectric and the variation in characteristics can be suppressed. Can be provided. Therefore, it is advantageous for manufacturing a highly integrated 1T / 1C type FRAM which has severe requirements for variation in characteristics.
[Brief description of the drawings]
FIG. 1 is a diagram showing a hysteresis loop of a ferroelectric substance.
FIG. 2 is an equivalent circuit diagram of a 1T / 1C type FRAM memory cell.
FIG. 3 is a diagram showing an equivalent circuit of a 2T / 2C type FRAM memory cell and a state of plate line driving.
FIG. 4 is a diagram showing a relationship between a standing time at 150 ° C. and (Pr +) − (Pr−).
FIG. 5 is a diagram showing a relationship between stress and (Pr +) − (Pr−).
FIG. 6 is a schematic explanatory view of a conventional injection mold used for packaging of an FRAM chip.
FIG. 7 is a cross-sectional view of an FRAM in an embodiment of the present invention.
FIG. 8 is a cross-sectional view of an FRAM according to another embodiment of the present invention.
FIG. 9 is a cross-sectional view of an FRAM in still another embodiment of the present invention.
FIG. 10 is a schematic explanatory view of an injection molding machine used for packaging an FRAM chip in the present invention.
[Explanation of symbols]
1 ... Silicon substrate
2 ... Field oxide film
10 ... MOS transistor
11 ... Gate oxide film
12 ... Gate
13 ... Source region
13a: Bit line
14 ... Drain region
15 ... Interlayer insulating film
16 ... Contact plug
20 ... Capacitor
21 ... Lower electrode
211 ... Oxide layer
212 ... Metal layer
22 Ferroelectric layer
23 ... Upper electrode
24 ... Interlayer insulating film
25 ... Local wiring
26 ... Passivation film
30 ... Plate wire
31 ... Internal wiring
32 ... Barrier layer
33 ... Aluminum wiring
201 ... Mold
202 ... cavity
203 ... Plunger

Claims

In a ferroelectric memory having a capacitor in which a lower electrode, a ferroelectric layer, and an upper electrode are stacked, the lower electrode has a stacked structure of an oxide layer and a metal layer made of Ir or Ru stacked thereon, or A layered structure of a metal layer made of Ir or Ru and an oxide layer stacked thereon, and the layers included in the lower electrode are in a heteroepitaxial relationship with each other, and the ferroelectric material is formed on the lower electrode. A ferroelectric memory characterized in that layers are stacked .

2. The ferroelectric memory according to claim 1, wherein the oxide layer is oriented in a rutile lattice (200) plane, and the metal layer is oriented in a face-centered cubic lattice (111) plane.

_{2. The} ferroelectric memory according to claim 1, wherein the oxide layer is made of IrO ₂ or RuO ₂ .

_{2. The} ferroelectric memory according to claim 1, wherein the oxide layer is made of TiO2.

The lower electrode has a laminated structure of an oxide layer, a metal layer made of Ir or Ru laminated thereon, and a conductive oxide layer laminated thereon, and each layer included in the lower electrode includes 2. The ferroelectric memory according to claim 1 , wherein the ferroelectric layers are in a heteroepitaxial relationship with each other, and the ferroelectric layer is laminated on the lower electrode .

2. The ferroelectric memory according to claim 1, wherein the thickness of the metal layer is larger than the thickness of the oxide layer.

3. The ferroelectric memory according to claim 2, wherein a rocking curve by X-ray diffraction of an orientation plane of a layer in contact with the ferroelectric layer has a peak half width of less than 5 degrees.

2. The ferroelectric according to claim 1, wherein a lattice mismatch between a lattice constant of an orientation plane of the layer in contact with the ferroelectric layer and a lattice constant of the orientation plane of the ferroelectric layer is within 5%. Body memory.

2. The ferroelectric memory according to claim 1, wherein the metal layer is formed by magnetron sputtering.

The ferroelectric layer is made of a complex oxide containing 40 atom% or more of an element selected from the group consisting of Ti, Zr, Nb and Ta as a constituent component excluding oxygen, and contains 50 ppm or more of Hf. The ferroelectric memory according to claim 1 .

The ferroelectric layer is made of a complex oxide containing 40 atom% or more of an element selected from the group consisting of Ti, Zr, Nb and Ta as a constituent component excluding oxygen, and contains 10 ppm or more of an actinoid element. 2. The ferroelectric memory according to claim 1, wherein