JP3640273B2

JP3640273B2 - Multilayer varistor

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Publication number: JP3640273B2
Application number: JP08878296A
Authority: JP
Inventors: 友宏嵐; 幸恵中野; 篤志人見; 陽佐藤; 武史野村
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 1995-03-24
Filing date: 1996-03-18
Publication date: 2005-04-20
Anticipated expiration: 2016-03-18
Also published as: JPH08330107A

Description

【０００１】
【発明の属する技術分野】
本発明は、バリスタ特性を示すセラミック層が内部電極層を介して積層された構造の積層型バリスタに関する。
【０００２】
【従来の技術】
低電圧で動作する電子機器などでは、高電圧のパルス性ノイズを吸収するためにバリスタが利用されている。一方、低電圧や高周波の交流性ノイズの除去には、バイパスコンデンサが利用されている。そして、これら両者の機能を兼備するものとしてバリスタ機能付きセラミックコンデンサが提案され、さらに、容量や信頼性を低下させることなく小型化するために、積層型とすることが提案されている（特開平５−８２３８６号公報、同５−２７５２７０号公報、同６−１７６９５４号公報、同６−３４０４７２号公報等）。
【０００３】
しかし、特開平５−８２３８６号公報、同５−２７５２７０号公報、同６−１７６９５４号公報に開示されているようなＳｒＴｉＯ₃ を主成分とする粒界絶縁型半導体セラミックスは、容量が小さいため、交流性ノイズの除去が十分ではなく、また、パルス状ノイズの立ち上がりを抑制する作用が弱い。
【０００４】
特開平６−３４０４７２号公報では、１００モルのＢａＴｉＯ₃ 、０．０１〜２モルのＭｎＯおよび０．０１〜１０モルのＹ₂ Ｏ₃ からなる誘電体組成物と、０．０１〜１モルのＣｒ₂ Ｏ₃ および０．５〜１０モルのＢａＳｉＯ₃ 、ＣａＳｉＯ₃ 、（Ｂａ_x Ｃａ_1-x ）ＳｉＯ₃ （ただし、０．４３≦ｘ≦０．６２）のうちから選ばれた少なくとも１種のガラス成分とからなるセラミック組成物を用いて、バリスタ機能付き積層型セラミックコンデンサを作製している。このセラミック組成物では、Ｃｒ₂ Ｏ₃ はバリスタ特性を発現させるために添加される。この積層型セラミックコンデンサは、比誘電率が高いため高容量が得られるが、Ｃｒを含むため、用途によっては耐サージ性が不十分となる。例えば、自動車の電気回路では、モーター、スパークプラグ、静電気などによりサージが発生しやすいが、このようなサージによりショート破壊してしまうという問題がある。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、積層型バリスタの容量を高くし、しかも耐サージ性を改善することである。
【０００６】
【課題を解決するための手段】
このような目的は、下記（１）〜（１２）のいずれかの構成により達成される。
（１）セラミックス層と内部電極層とが交互に積層された構成のバリスタチップ体を有し、セラミックス層が、Ｔｉおよび／またはＺｒと、Ｂａとを含む複合酸化物を主成分とし、Ｓｉおよび／またはＡｌを副成分として含有し、Ｃｒを実質的に含有せず、ペロブスカイト相を含み、内部電極層に含まれる導電材が卑金属を主成分とし、回路中においてノイズを抑制する積層型バリスタ。
（２）セラミックス層の主成分である複合酸化物が、
式（Ｂａ_1-x-y Ｃａ_x Ｓｒ_y ）_m （Ｔｉ_1-z Ｚｒ_z ）Ｏ₃
（上記式において、ｘ、ｙ、ｚおよびｍはモル比を表わし、
０≦ｘ≦０．４、
０≦ｙ≦０．４、
０≦ｚ≦０．３、
０．９≦ｍ≦１．２
である）
で表わされる上記（１）の積層型バリスタ。
（３）０≦ｘ＋ｙ≦０．１である上記（２）の積層型バリスタ。
（４）ＳｉをＳｉＯ₂ に、ＡｌをＡｌ₂ Ｏ₃ にそれぞれ換算したとき、主成分の複合酸化物に対するＳｉＯ₂ ＋Ａｌ₂ Ｏ₃ の比率が０．０１〜５重量％である上記（２）または（３）の積層型バリスタ。
（５）主成分の複合酸化物に対するＳｉＯ₂ ＋Ａｌ₂ Ｏ₃ の比率が２重量％以下である上記（４）の積層型バリスタ。
（６）セラミックス層がＭｎを含み、ＭｎをＭｎＯに換算したとき、主成分の複合酸化物に対するＭｎＯの比率が５重量％以下である上記（２）〜（５）のいずれかの積層型バリスタ。
（７）セラミックス層が、Ｍｇ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｓｎ、Ｓｂ、ＰｂおよびＢｉの少なくとも１種を含み、これらをそれぞれ酸化物（ＭｇＯ、Ｆｅ₂ Ｏ₃ 、ＣｏＯ、ＮｉＯ、ＣｕＯ、ＺｎＯ、ＳｎＯ₂ 、Ｓｂ₂ Ｏ₃ 、ＰｂＯおよびＢｉ₂ Ｏ₃ ）に換算したとき、主成分の複合酸化物に対する前記各酸化物の比率の合計が５重量％以下である上記（２）〜（６）のいずれかの積層型バリスタ。
（８）セラミックス層が、Ｎｂ、Ｔａ、Ｙ、Ｗ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂおよびＬｕの少なくとも１種を含み、これらをそれぞれ酸化物（Ｎｂ₂ Ｏ₅ 、Ｔａ₂ Ｏ₅ 、Ｙ₂ Ｏ₃ 、ＷＯ₃ 、Ｌａ₂ Ｏ₃ 、ＣｅＯ₂ 、Ｐｒ₂ Ｏ₃ 、Ｎｄ₂ Ｏ₃ 、Ｓｍ₂ Ｏ₃ 、Ｅｕ₂ Ｏ₃ 、Ｇｄ₂ Ｏ₃ 、Ｔｂ₂ Ｏ₃ 、Ｄｙ₂ Ｏ₃ 、Ｈｏ₂ Ｏ₃ 、Ｅｒ₂ Ｏ₃ 、Ｔｍ₂ Ｏ₃ 、Ｙｂ₂ Ｏ₃ およびＬｕ₂ Ｏ₃ ）に換算したとき、主成分の複合酸化物に対する前記各酸化物の比率の合計が５重量％以下である上記（２）〜（７）のいずれかの積層型バリスタ。
（９）セラミックス層の厚さが２５μm 以下である上記（１）〜（８）のいずれかの積層型バリスタ。
（１０）内部電極層に含まれる導電材がＮｉまたはＮｉ合金である上記（１）〜（９）のいずれかの積層型バリスタ。
（１１）酸素分圧１×１０^-8〜１×１０^-15 気圧の雰囲気中において１１００〜１５００℃で焼成されたものである上記（１）〜（10）のいずれかの積層型バリスタ。
（１２）焼成後に、酸素分圧１×１０^-3気圧以下の雰囲気中において１２００℃以下でアニールされたものである上記（１）〜（11）のいずれかの積層型バリスタ。
【０００７】
【作用および効果】
本発明の積層型バリスタは、（Ｂａ，Ｃａ，Ｓｒ）（Ｔｉ，Ｚｒ）Ｏ₃ を主成分とするペロブスカイト構造のセラミック層を有するため、高容量が得られる。そして、セラミック層がＳｉおよび／またはＡｌを含有するので、電圧−電流特性が非直線性をもつバリスタ特性を示す。
【０００８】
そして、本発明ではセラミック層がＣｒを実質的に含まないため、耐サージ性が良好である。このため、本発明の積層型バリスタは、特に自動車の電気回路などのように強烈なサージが発生しやすい用途でのノイズ吸収素子に好適である。
【０００９】
なお、前記した特開平６−３４０４７２号公報には、Ｃｒ₂ Ｏ₃ を含まない比較例（試料No. １５）が記載されているが、本発明の積層型バリスタと異なり、この比較例の試料はバリスタ特性を示しておらず、バリスタ機能付きのコンデンサとして使用することはできない。また、この比較例の試料の誘電体層の組成を本発明と同様に上記式により表わすと、主成分の複合酸化物に対するＳｉＯ₂ の比率は２．１７重量％｛ただし、（Ｂａ_x Ｃａ_1-x ）ＳｉＯ₃ においてｘ＝０．５｝となり、ＳｉＯ₂ の比率が比較的高い。このため、静電容量が比較的小さくなってしまう。
【００１０】
【発明の実施の形態】
以下、本発明の具体的構成について詳細に説明する。
【００１１】
本発明の積層型バリスタの構成例の断面図を、図１に示す。
【００１２】
図１に示されるように、本発明の積層型バリスタ１は、セラミックス層２と内部電極層３とが交互に積層された構成のバリスタチップ体１０を有し、このバリスタチップ体１０表面に、内部電極層３と導通する外部電極４を有する。バリスタチップ体１０の形状に特に制限はないが、通常、直方体状とされる。また、その寸法にも特に制限はなく、用途に応じて適当な寸法とすればよいが、通常、（１．０〜５．６mm）×（０．５〜５．０mm）×（０．５〜１．９mm）程度である。内部電極層３は、その端面がバリスタチップ体１０の対向する２表面に交互に露出するように積層され、外部電極４は、バリスタチップ体１０の前記対向する２表面に形成され、所定のコンデンサ回路を構成する。
【００１３】
＜セラミックス層２＞
セラミックス層２は、Ｔｉおよび／またはＺｒと、Ｂａとを含む複合酸化物を主成分とする。このような主成分を用いるのは、比誘電率の大きなペロブスカイト型酸化物が形成できるからである。主成分の複合酸化物は、
式（Ｂａ_1-x-y Ｃａ_x Ｓｒ_y ）_m （Ｔｉ_1-z Ｚｒ_z ）Ｏ₃
で表わされるものが好ましい。上記式において、ｘ、ｙ、ｚおよびｍはモル比を表わし、
０≦ｘ≦０．４、
０≦ｙ≦０．４、
０≦ｚ≦０．３、
０．９≦ｍ≦１．２
であり、好ましくは、
０≦ｘ≦０．１、
０≦ｙ≦０．１、
０≦ｚ≦０．１、
０．９５≦ｍ≦１．１０
である。また、好ましくは
０≦ｘ＋ｙ≦０．１
である。ｘが大きすぎると、低温域、特に０℃以下において比誘電率が大幅に低下するので、好ましくない。ｙが大きすぎると、高温域、特に１００℃以上において比誘電率が大幅に低下するので、好ましくない。また、ｘ＋ｙが大きすぎると焼結性が低下して緻密化が不十分となるので、好ましくない。ｚが大きすぎると、高温域、特に１００℃以上において比誘電率が大幅に低下するので、好ましくない。ｍが小さすぎても大きすぎても焼結性が低下して緻密化が不十分となるので、好ましくない。
【００１４】
セラミックス層中には、Ｓｉおよび／またはＡｌが副成分として含有される。これらは、電圧−電流非直線性を示す粒界相を形成する。また、これらは、焼結助剤としてもはたらく。ＳｉをＳｉＯ₂ に、ＡｌをＡｌ₂ Ｏ₃ にそれぞれ換算したとき、主成分の複合酸化物に対するＳｉＯ₂ ＋Ａｌ₂ Ｏ₃ の比率は、好ましくは０．０１〜５重量％、より好ましくは０．１〜３重量％、さらに好ましくは０．１〜２重量％である。ＳｉＯ₂ ＋Ａｌ₂ Ｏ₃ の比率が低すぎると電圧−電流非直線性、いわゆるバリスタ特性が得られない。一方、ＳｉＯ₂ ＋Ａｌ₂ Ｏ₃ の比率が高すぎると比誘電率が大幅に低下するので、好ましくない。
【００１５】
セラミックス層中には、副成分としてＭｎが含まれることが好ましい。Ｍｎは電圧非直線係数を増大させる。また、Ｍｎはセラミックス層焼成時の耐還元性を向上させるため、絶縁抵抗の劣化防止および損失 tanδの低減に有効である。ＭｎをＭｎＯに換算したとき、主成分の複合酸化物に対するＭｎＯの比率は、好ましくは５重量％以下、より好ましくは１重量％以下である。ＭｎＯの比率が高すぎると、バリスタ電圧より低い印加電圧での絶縁抵抗が小さくなるので、好ましくない。なお、電圧非直線係数の増大および耐還元性の向上のためには、ＭｎＯの比率を０．００１重量％以上、特に０．００５重量％以上とすることが好ましい。
【００１６】
セラミックス層中には、副成分としてＭｇ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｓｎ、Ｓｂ、ＰｂおよびＢｉの少なくとも１種が含まれることが好ましい。これらは、誘電率の温度特性を改善する効果を示す。これらのうちでは、Ｍｇ、Ｃｏ、Ｚｎ、ＰｂおよびＢｉの少なくとも１種が好ましく、特に、Ｍｇを必須とすることが好ましい。Ｍｇは、直流電界下における容量の経時変化を抑える効果も示す。また、Ｍｇ、ＰｂおよびＢｉはセラミックス層の再酸化を容易にするため、誘電損失の低減、電圧非直線係数の増大、バリスタ電圧の増大に効果的である。これらをそれぞれ酸化物（ＭｇＯ、Ｆｅ₂ Ｏ₃ 、ＣｏＯ、ＮｉＯ、ＣｕＯ、ＺｎＯ、ＳｎＯ₂ 、Ｓｂ₂ Ｏ₃ 、ＰｂＯおよびＢｉ₂ Ｏ₃ ）に換算したとき、主成分の複合酸化物に対する前記各酸化物の比率の合計は、好ましくは５重量％以下、より好ましくは１重量％以下である。前記各酸化物の比率の合計が高すぎると、焼結性が急激に悪化し、緻密化が不十分となって絶縁抵抗の劣化が生じやすくなり、また、高い比誘電率が得られない。なお、前記各酸化物の添加による効果を十分に発揮させるためには、主成分の複合酸化物に対する前記各酸化物の比率の合計を、好ましくは０．００１重量％以上、より好ましくは０．０１重量％以上とする。
【００１７】
セラミックス層中には、副成分としてＮｂ、Ｔａ、Ｙ、Ｗ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂおよびＬｕの少なくとも１種が含まれることが好ましい。これらは、セラミックス層の半導体化を促進して電圧非直線係数を増大させるため、バリスタとしての特性が向上する。これらのうちでは、Ｎｂ、Ｙ、Ｗ、Ｌａ、Ｃｅ、ＮｄおよびＳｍの少なくとも１種が好ましく、特にＮｂおよびＹの少なくとも１種を必須とすることが好ましい。これらをそれぞれ酸化物（Ｎｂ₂ Ｏ₅ 、Ｔａ₂ Ｏ₅ 、Ｙ₂ Ｏ₃ 、ＷＯ₃ 、Ｌａ₂ Ｏ₃ 、ＣｅＯ₂ 、Ｐｒ₂ Ｏ₃ 、Ｎｄ₂ Ｏ₃ 、Ｓｍ₂ Ｏ₃ 、Ｅｕ₂ Ｏ₃ 、Ｇｄ₂ Ｏ₃ 、Ｔｂ₂ Ｏ₃ 、Ｄｙ₂ Ｏ₃ 、Ｈｏ₂ Ｏ₃ 、Ｅｒ₂ Ｏ₃ 、Ｔｍ₂ Ｏ₃ 、Ｙｂ₂ Ｏ₃ およびＬｕ₂ Ｏ₃ ）に換算したとき、主成分の複合酸化物に対する前記各酸化物の比率の合計は、好ましくは５重量％以下、より好ましくは１重量％以下である。前記各酸化物の比率の合計が高すぎると、比誘電率が大幅に低下してしまう。なお、前記各酸化物の添加による効果を十分に発揮させるためには、主成分の複合酸化物に対する前記各酸化物の比率の合計を、好ましくは０．００１重量％以上、より好ましくは０．００５重量％以上とする。
【００１８】
なお、セラミックス層中の酸化物の酸化状態は特に限定されず、各酸化物を構成する金属元素の比率が上記条件を満足していればよい。
【００１９】
本発明では、耐サージ性を向上させるために、セラミックス層にＣｒを実質的に含有させない。Ｃｒが実質的に含有されないとは、不純物としてＣｒが含まれる場合でもＣｒ含有率がＣｒ₂ Ｏ₃ に換算して０．０００５重量％以下であることを意味する。
【００２０】
セラミックス層は、ペロブスカイト相を含む。セラミックス層の結晶粒は、通常、ＢａＴｉＯ₃ 、ＭｎＯ、ＭｇＯなどからなるコア部の周囲を、ＳｉＯ₂ 、Ａｌ₂ Ｏ₃ 、半導体化剤（Ｙ₂ Ｏ₃ 等）などに富むシェル部が取り囲んだ、いわゆるコア−シェル構造となっている。
【００２１】
セラミックス層の平均結晶粒径は特に限定されないが、上記組成とすることにより微細な結晶粒が得られ、通常、平均結晶粒径は０．２〜０．７μm 程度となる。
【００２２】
セラミックス層の一層あたりの厚さは、好ましくは２５μm 以下、より好ましくは１５μm 以下とする。セラミックス層が厚すぎると、単位体積あたりの取得可能な静電容量が小さくなり、素子の小型化と高性能化との両立が難しくなるので、好ましくない。なお、セラミックス層の厚さは、通常、１μm 以上、特に３μm 以上とすることが好ましい。セラミックス層が薄すぎると、バリスタ電圧より低い印加電圧での絶縁抵抗が小さくなるので、好ましくない。セラミックス層の積層数は、通常、１以上、好ましくは２〜２００程度とする。この場合の積層数とは、内部電極層で挟まれたセラミックス層の数を意味する。図中の最上層および最下層のセラミックス層は、内部電極層の保護および絶縁ならびにバリスタチップ体の全厚Ｔの調整のために設けられるセラミックス保護層２１である。セラミックス保護層の厚さは特に限定されず、セラミックス層および内部電極層それぞれの厚さ、積層数ならびにバリスタチップ体全厚Ｔに応じて決定すればよいが、少なくともセラミックス層と同等以上の厚さとすることが好ましい。なお、セラミックス保護層を厚くすれば、後述するアニールの際にセラミックス層の再酸化が進みにくくなり、薄くすれば再酸化が進みやすくなる。すなわち、セラミックス保護層の厚さの変更により、セラミックス層の再酸化の程度を制御することが可能である。
【００２３】
＜内部電極層３＞
内部電極層３に含有される導電材には、卑金属を主成分とするものを用いる。セラミックス層２は、バリスタとして必要な半導体性を得るために、還元性雰囲気下で焼成されるので、内部電極層には卑金属を用いることができる。導電材として用いる卑金属としては、融点が比較的高いことからＮｉまたはＮｉ合金が好ましい。Ｎｉ合金としては、Ｍｎ、Ｃｒ、ＣｏおよびＡｌから選択される１種以上の元素とＮｉとの合金が好ましく、合金中のＮｉ含有量は９５重量％以上であることが好ましい。
【００２４】
なお、ＮｉまたはＮｉ合金中には、Ｐ等の各種微量成分が０．１重量％程度以下含まれていてもよい。
【００２５】
内部電極層の厚さは用途等に応じて適宜決定すればよいが、通常、１〜５μm 、特に２〜３μm 程度であることが好ましい。
【００２６】
＜外部電極４＞
外部電極４に含有される導電材は特に限定されないが、本発明では安価なＮｉ、Ｃｕや、これらの合金を用いることができる。
【００２７】
外部電極の厚さは用途等に応じて適宜決定すればよいが、通常、１０〜５０μm 程度であることが好ましい。
【００２８】
＜製造方法＞
本発明の積層型バリスタは、ペーストを用いた通常の印刷法やシート法によりグリーンチップを作製し、これを焼成した後、外部電極を印刷ないし転写して焼成することにより製造される。
【００２９】
＜セラミックス層用ペースト＞
セラミックス層用ペーストは、誘電体原料と有機ビヒクルとを混練して製造される。
【００３０】
誘電体原料には、上記した複合酸化物や酸化物の混合物を用いることができるが、その他、焼成により上記した複合酸化物や酸化物となる各種化合物、例えば、炭酸塩、シュウ酸塩、硝酸塩、水酸化物、有機金属化合物等から適宜選択し、混合して用いることができる。誘電体原料中の各化合物の含有量は、焼成後に上記したセラミックス層の組成となるように決定すればよい。
【００３１】
誘電体原料は、通常、平均粒子径０．１〜１μm 程度の粉末として用いられる。
【００３２】
有機ビヒクルとは、バインダを有機溶剤中に溶解したものである。有機ビヒクルに用いるバインダは特に限定されず、エチルセルロース等の通常の各種バインダから適宜選択すればよい。また、用いる有機溶剤も特に限定されず、印刷法やシート法など、利用する方法に応じて、テルピネオール、ブチルカルビトール、アセトン、トルエン等の各種有機溶剤から適宜選択すればよい。
【００３３】
＜内部電極層用ペースト＞
内部電極層用ペーストは、上記した各種導電性金属や合金からなる導電材、あるいは焼成後に上記した導電材となる各種酸化物、有機金属化合物、レジネート等と、上記した有機ビヒクルとを混練して調製する。
【００３４】
＜外部電極用ペースト＞
外部電極用ペーストは、上記した内部電極層用ペーストと同様にして調製すればよい。
【００３５】
＜有機ビヒクル含有量＞
上記した各ペースト中の有機ビヒクルの含有量に特に制限はなく、通常の含有量、例えば、バインダは１〜５重量％程度、溶剤は１０〜５０重量％程度とすればよい。また、各ペースト中には、必要に応じて各種分散剤、可塑剤、誘電体、絶縁体等から選択される添加物が含有されていてもよい。これらの総含有量は、１０重量％以下とすることが好ましい。
【００３６】
＜グリーンチップ作製＞
印刷法を用いる場合、セラミックス層用ペーストおよび内部電極層用ペーストを、ＰＥＴ等の基板上に積層印刷し、所定形状に切断した後、基板から剥離してグリーンチップとする。
【００３７】
また、シート法を用いる場合、セラミックス層用ペーストを用いてグリーンシートを形成し、この上に内部電極層用ペーストを印刷した後、これらを積層してグリーンチップとする。
【００３８】
なお、セラミックス保護層形成のためのグリーンシートは、通常、セラミックス層形成のためのグリーンシートよりも厚いものとし、かつこれを複数枚積層して所望の厚さのセラミックス保護層が得られるようにする。
【００３９】
＜脱バインダ処理＞
焼成前に行なわれる脱バインダ処理は、通常の条件で行えばよいが、内部電極層の導電材にＮｉやＮｉ合金等の卑金属を用いる場合、特に下記の条件で行うことが好ましい。
昇温速度：５〜３００℃／時間、特に１０〜１００℃／時間
保持温度：２００〜４００℃、特に２５０〜３００℃
温度保持時間：０．５〜２４時間、特に５〜２０時間
雰囲気：空気中
【００４０】
＜焼成＞
グリーンチップ焼成時の雰囲気は、内部電極層用ペースト中の導電材の種類に応じて適宜決定すればよいが、導電材としてＮｉやＮｉ合金等の卑金属を用いる場合、焼成雰囲気中の酸素分圧は、好ましくは１×１０^-8〜１×１０^-15 気圧、より好ましくは１×１０^-8〜１×１０^-12 気圧である。酸素分圧が前記範囲未満であると、内部電極層の導電材が異常焼結を起こし、途切れてしまうことがある。また、酸素分圧が前記範囲を超えると、内部電極層が酸化する傾向にある。
【００４１】
また、焼成時の保持温度は、好ましくは１１００〜１５００℃、より好ましくは１１５０〜１４５０℃、さらに好ましくは１２００〜１４００℃である。保持温度が前記範囲未満であると緻密化が不十分であり、前記範囲を超えると、不連続な粒成長が発生して特性にばらつきが生じ、また、直流電界印加時の容量の経時変化が大きくなるので、好ましくない。
【００４２】
上記条件以外の各種条件は、下記のようにすることが好ましい。
昇温速度：５０〜５００℃／時間、特に２００〜３００℃／時間
温度保持時間：０．１〜１０時間、特に０．５〜８時間、最も好ましくは１〜３時間
冷却速度：５０〜５００℃／時間、特に２００〜３００℃／時間
焼成雰囲気は還元性雰囲気とすることが好ましく、雰囲気ガスとしては、例えば、Ｎ₂ とＨ₂ との混合ガスを加湿して用いることが好ましい。
【００４３】
＜アニール＞
還元性雰囲気中で焼成した場合、バリスタチップ体にはアニールが施されることが好ましい。アニールは、セラミックス層を再酸化するための処理である。これにより結晶粒界の電位障壁が高くなったり厚くなったりして、電圧非直線係数が増大すると考えられる。
【００４４】
アニール雰囲気中の酸素分圧は、好ましくは１×１０^-3気圧以下、より好ましくは１×１０^-8〜１×１０^-3気圧、さらに好ましくは１×１０^-6〜１×１０^-3気圧である。酸素分圧が低すぎるとセラミックス層の再酸化が困難であり、酸素分圧が高すぎると内部電極層が酸化する傾向がある。
【００４５】
アニールの際の保持温度は、好ましくは１２００℃以下、より好ましくは５００〜１１００℃である。保持温度が低すぎるとセラミックス層の酸化が不十分となって寿命が短くなる傾向にあり、保持温度が高すぎると内部電極層が酸化し、容量が低下するだけでなく、内部電極層とセラミックス層とが反応してしまい、寿命も短くなる傾向にある。なお、アニールは昇温および降温だけから構成してもよい。この場合、温度保持時間は零であり、保持温度は最高温度と同義である。
【００４６】
上記条件以外の各種条件は下記のようにすることが好ましい。
温度保持時間：０〜２０時間、特に６〜１０時間
冷却速度：５０〜５００℃／時間、特に１００〜３００℃／時間
雰囲気用ガスには、加湿したＮ₂ ガス等を用いることが好ましい。
【００４７】
なお、上記した脱バインダ処理、焼成およびアニールにおいて、Ｎ₂ ガスや混合ガス等を加湿するには、例えばウェッター等を使用すればよい。この場合、水温は５〜７５℃程度が好ましい。
【００４８】
脱バインダ処理、焼成およびアニールは、連続して行なっても、独立に行なってもよい。
【００４９】
これらを連続して行なう場合、脱バインダ処理後、冷却せずに雰囲気を変更し、続いて焼成の保持温度まで昇温して焼成を行ない、次いで冷却し、アニール工程での保持温度に達したときに雰囲気を変更してアニールを行なうことが好ましい。
【００５０】
また、これらを独立して行なう場合の焼成工程では、脱バインダ処理工程での保持温度に相当する温度まで昇温する際には脱バインダ処理と同様な雰囲気とし、ここで上記焼成雰囲気に変えて保持温度まで昇温して焼成を行ない、次いでアニール工程での保持温度に相当する温度まで降温し、ここで上記アニール雰囲気に変えてさらに降温することが好ましい。また、独立して行なう場合のアニール工程では、Ｎ₂ ガス雰囲気下で保持温度まで昇温した後、加湿したＮ₂ ガス雰囲気に変更してもよく、アニールの全工程を加湿したＮ₂ ガス雰囲気としてもよい。
【００５１】
本発明では、焼成条件やアニール条件を変更することにより、他の特性をほとんど変化させずにバリスタ電圧だけを大きく変えることが可能である。
【００５２】
＜外部電極形成＞
上記のようにして得られたバリスタチップ体に、例えばバレル研磨やサンドブラストなどにより端面研磨を施し、外部電極用ペーストを印刷ないし転写して焼成し、外部電極４を形成する。外部電極用ペーストの焼成条件は、例えば、６００〜８００℃にて１０分間〜１時間程度とすることが好ましい。
【００５３】
そして、必要に応じ、外部電極４表面に、めっき等により被覆層を形成する。
【００５４】
このようにして製造された本発明の積層型バリスタは、ハンダ付等によりプリント基板上などに実装され、所定の回路中においてノイズを抑制する素子として利用される。
【００５５】
【実施例】
以下、本発明の具体的実施例を挙げ、本発明をさらに詳細に説明する。
【００５６】
＜実施例１＞
表１および表２に示される積層型バリスタサンプルを、以下の手順で作製した。
【００５７】
まず、下記の各ペーストを調製した。
セラミックス層用ペースト
原料粉末をボールミルにより１６時間湿式混合し、次いでスプレードライヤーで乾燥させて、誘電体原料とした。原料粉末は、表１に示される比率となるように混合した。主成分の原料には、平均粒径０．５μm のＢａＴｉＯ₃ 、ＢａＣＯ₃ 、ＣａＣＯ₃ 、ＳｒＣＯ₃ 、ＺｒＯ₂ を用いた。副成分の原料のうち、酸化物を用いなかったものは、ＭｎＣＯ₃ 、ＭｇＣＯ₃ である。
【００５８】
各誘電体原料１００重量部と、アクリル樹脂５重量部、塩化メチレン５０重量部、酢酸エチル２０重量部、ミネラルスピリット６重量部およびアセトン４重量部とを、ボールミルで混合してペースト化した。
【００５９】
内部電極層用ペースト
平均粒径０．８μm のＮｉ粒子１００重量部と、有機ビヒクル（エチルセルロース８重量部をブチルカルビトール９２重量部に溶解したもの）４０重量部およびブチルカルビトール１０重量部とを、３本ロールにより混練してペースト化した。
【００６０】
外部電極用ペースト
平均粒径０．５μm のＣｕ粒子１００重量部と、有機ビヒクル（エチルセルロース８重量部をブチルカルビトール９２重量部に溶解したもの）３５重量部およびブチルカルビトール７重量部とを、混練してペースト化した。
【００６１】
次に、セラミックス層用ペーストを用いてＰＥＴフィルム上にグリーンシートを作製し、この上に内部電極層用ペーストを印刷した。次いで、ＰＥＴフィルムからシートを剥離して積層し、この作業を繰り返した。なお、セラミックス保護層形成のために、この作業の最初および最後に、厚さ３０μm のグリーンシートを複数枚積層した。次いで、加圧接着してグリーンチップを得た。
【００６２】
次いでグリーンチップを所定サイズに切断し、脱バインダ処理、焼成およびアニールを下記の条件にて連続的に行ない、バリスタチップ体を作製した。
【００６３】
脱バインダ処理
昇温速度：１５℃／時間
保持温度：２８０℃
温度保持時間：８時間
雰囲気ガス：空気中
【００６４】
焼成
昇温速度：２００℃／時間
保持温度：１３００℃
温度保持時間：２時間
冷却速度：３００℃／時間
雰囲気ガス：加湿したＮ₂ とＨ₂ との混合ガス
酸素分圧：１０^-9気圧
【００６５】
アニール
保持温度：９００℃
温度保持時間：９時間
冷却速度：３００℃／時間
雰囲気ガス：加湿したＮ₂ ガス
酸素分圧：１０^-5気圧
【００６６】
なお、それぞれの雰囲気ガスの加湿にはウェッターを用い、水温は３５℃とした。
【００６７】
得られたバリスタチップ体の端面をサンドブラストにて研磨した後、上記外部電極用ペーストを前記端面に転写し、Ｎ₂ ＋Ｈ₂ 雰囲気中で８００℃にて１０分間焼成して外部電極を形成し、積層型バリスタサンプルを得た。
【００６８】
このようにして製造した各サンプルのセラミック層の平面寸法は、３．２mm×１．６mmであった。セラミックス層の厚さは７μm 、セラミックス層の積層数は１５、内部電極層の厚さは２．５μm 、バリスタチップ体の全厚は０．５mmであった。
【００６９】
各サンプルについて、下記の測定を行なった。結果を表２に示す。
【００７０】
バリスタ特性
バリスタ電圧Ｖ_0.1 ：電流を０．１ mA としたときのバリスタ電圧値である。
【００７１】
非直線係数α：１／ｌｏｇ（Ｖ_1.0 ／Ｖ_0.1 ）である。Ｖ_1.0 は、電流を１．０ mA としたときのバリスタ電圧値である。
【００７２】
エネルギー耐量：電子材料工業会標準規格ＥＭＡＳ−８３０２に定められた方法で試験を行なった。２ms方形波インパルス電流を印加したときに、バリスタ電圧の変化率が±１０％以内に収まる最大のエネルギー値である。
【００７３】
サージ耐量：電子材料工業会標準規格ＥＭＡＳ−８３０２に定められた方法で試験を行なった。８／２０μs インパルス電流を印加したときに、バリスタ電圧の変化率が±１０％以内に収まる最大の電流波高値である。
【００７４】
コンデンサ特性
静電容量Ｃ：ＬＣＲメータにより測定した。測定条件は、電圧１V 、周波数１kHz 、温度２５℃とした。
【００７５】
誘電損失 tanδ：ＬＣＲメータにより測定した。測定条件は、電圧１V 、周波数１kHz 、温度２５℃とした。
【００７６】
絶縁抵抗ｌｏｇ｛ＩＲ（Ω）｝：ＩＲは、室温でＤＣ１０V を印加したときの抵抗である。
【００７７】
静電気放電試験
国際電気標準会議ＩＥＣ規格８０１−２に基づく静電気放電試験を行なった。上記規格を満たす静電気放電発生器を使用し、外部電極に対して接触放電試験を直接試験｛厳しさレベル４（８ kV ）で１０回の単一放電｝にて行なった。
【００７８】
【表１】

【００７９】
【表２】

【００８０】
表１および表２から、本発明の効果が明らかである。すなわち、セラミックス層の組成が本発明の範囲内であるサンプルでは、容量が大きく、しかもサージ耐量が大きい。これに対し、Ｃｒを添加したサンプルNo. １、３（比較例）では、サージ耐量が不十分であり、また、ＳｉＯ₂ およびＡｌ₂ Ｏ₃ のいずれも含まないサンプルNo. １０（比較例）では、印加電圧１０００V までの範囲で０．１ mA 以上の電流が流れず、エネルギー耐量およびサージ耐量が測定できなかった。
【００８１】
また、静電気放電試験の結果、本発明サンプルでは、バリスタ電圧、静電容量および絶縁抵抗について変化は認められなかったが、比較例であるサンプルNo. １０ではショート破壊が発生し、静電容量は１／１０以下まで、また、絶縁抵抗は１ kΩ以下まで、それぞれ不可逆的に減少した。
【００８２】
また、ＳｉＯ₂ の比率が２重量％を超えるサンプルNo. １、２では、容量が小さくＶ_0.1 が大きくなっている。
【００８３】
なお、表１のサンプルのうちNo. ５、１１〜１５では、容量の温度特性がＢ特性［−２５〜８５℃で容量変化率±１０％以内（基準温度２０℃）］およびＸ７Ｒ特性［−５５〜１２５℃で容量変化率±１５％以内（基準温度２５℃）］を満足していた。
【００８４】
＜実施例２＞
実施例１のサンプルNo. ５のセラミックス層厚さおよび積層数を表３に示すように変更したサンプルを作製し、これらについて実施例１と同様な測定を行なった。ただし、サンプルNo. １９の全厚Ｔは１．５mmとした。結果を表３に示す。なお、比較のために、サンプルNo. ５の結果も併記する。
【００８５】
【表３】

【００８６】
表３に示されるように、セラミック層厚さが２５μm を超えるサンプルNo. １８は、サージ耐量は十分であるが、容量が小さくＶ_0.1 が極端に大きい。このため、ノイズ抑制効果は小さくなる。
【００８７】
＜実施例３＞
セラミックス層の厚さを３μm 、セラミックス層の積層数を２として、実施例１の各サンプルよりも静電容量が小さくなる設計とし、また、セラミックス層の組成を表４および表６に示すものとした以外は実施例１と同様にして、積層型バリスタサンプルを作製した。ただし、内部電極層用ペーストには平均粒径０．４μm のＮｉ粒子を用い、内部電極層の厚さを１．５μm に変更し、脱バインダ条件のうち保持温度を２４０℃に変更し、焼成条件のうち保持温度を１２６０℃、酸素分圧を１×１０^-11 気圧に変更し、アニール条件のうち酸素分圧を１×１０^-6気圧に変更した。また、サンプルNo. ６２〜６３は、セラミックス層の厚さを２５μm とした。
【００８８】
これらのサンプルについて、絶縁抵抗の測定を除き実施例１と同様な測定を行った。結果をそれぞれ表５および表７に示す。
【００８９】
【表４】

【００９０】
【表５】

【００９１】
【表６】

【００９２】
【表７】

【００９３】
表４〜７から、セラミックス層の厚さ、その積層数、その組成を変えた場合でも、本発明サンプルでは良好な特性が得られることがわかる。具体的には、Ｍｎ添加により非直線係数αが増大し、誘電損失 tanδが減少することがわかる（サンプルNo. ２０〜２３）。また、Ｍｇ、Ｐｂ、Ｂｉの添加により誘電損失 tanδが著しく減少し、バリスタ電圧が増大し、非直線係数αが増大することがわかる（サンプルNo. ３２〜３５、４３、４７〜４８）。
【００９４】
＜実施例４＞
実施例３のサンプルNo. ２０のセラミックス層厚さ、その積層数およびバリスタチップ体の全厚Ｔを表８に示すように変更したサンプルを作製し、これらについて実施例３と同様な測定を行なった。結果を表８に示す。なお、比較のために、サンプルNo. ２０の結果も併記する。
【００９５】
【表８】

【００９６】
表８に示されるように、セラミック層厚さが２５μm を超えるサンプルNo. ６７は、サージ耐量は十分であるが、容量が小さくＶ_0.1 が極端に大きい。このため、ノイズ抑制効果は小さくなる。
【００９７】
また、全厚Ｔだけが異なるサンプルNo. ２０、７２、７３の比較から、全厚Ｔが厚くなるほど、すなわちセラミックス保護層が厚くなるほど、セラミックス層が再酸化されにくくなってバリスタ電圧が小さくなることがわかる。
【００９８】
＜実施例５＞
実施例３のサンプルNo. ２０の焼成およびアニールの条件を表９に示すように変更してサンプルを作製し、これらについて実施例３と同様な測定を行なった。結果を表１０に示す。なお、比較のために、サンプルNo. ２０の結果も併記する。
【００９９】
【表９】

【０１００】
【表１０】

【０１０１】
表９〜１０から、焼成条件やアニール条件を変更することにより、他の特性をほとんど変化させずにバリスタ電圧を大きく変化させることが可能であることがわかる。
【０１０２】
以上の実施例の結果から、本発明の効果が明らかである。
【図面の簡単な説明】
【図１】本発明の積層型バリスタの構成例を示す断面図である。
【符号の説明】
１積層型バリスタ
１０バリスタチップ体
２セラミックス層
２１セラミックス保護層
３内部電極層
４外部電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a multilayer varistor having a structure in which ceramic layers exhibiting varistor characteristics are laminated via internal electrode layers.
[0002]
[Prior art]
In electronic devices operating at a low voltage, varistors are used to absorb high-voltage pulse noise. On the other hand, a bypass capacitor is used to remove low-voltage and high-frequency AC noise. A ceramic capacitor with a varistor function has been proposed as having both of these functions, and a multilayer type has also been proposed in order to reduce the size without reducing the capacity and reliability (Japanese Patent Laid-Open No. Hei. No. 5-82386, No. 5-275270, No. 6-176554, No. 6-340472, etc.).
[0003]
However, SrTiO as disclosed in JP-A-5-82386, JP-A-5-275270, and JP-A-6-176554_Three Since the grain boundary insulating semiconductor ceramics containing as the main component has a small capacity, AC noise is not sufficiently removed, and the action of suppressing the rise of pulse noise is weak.
[0004]
In JP-A-6-340472, 100 moles of BaTiO._Three 0.01-2 mol MnO and 0.01-10 mol Y₂ O_Three A dielectric composition comprising: 0.01 to 1 mol of Cr₂ O_Three And 0.5 to 10 moles of BaSiO_Three , CaSiO_Three , (Ba_x Ca_1-x ) SiO_Three A multilayer ceramic capacitor with a varistor function is manufactured using a ceramic composition comprising at least one glass component selected from 0.43 ≦ x ≦ 0.62. In this ceramic composition, Cr₂ O_Three Is added to develop varistor characteristics. Since this multilayer ceramic capacitor has a high relative dielectric constant, a high capacity can be obtained. However, since it contains Cr, the surge resistance is insufficient depending on the application. For example, in an electric circuit of an automobile, a surge is likely to occur due to a motor, a spark plug, static electricity, etc., but there is a problem that such a surge causes a short circuit breakdown.
[0005]
[Problems to be solved by the invention]
An object of the present invention is to increase the capacity of a multilayer varistor and improve surge resistance.
[0006]
[Means for Solving the Problems]
Such an object is achieved by any one of the following configurations (1) to (12).
(1) A varistor chip body having a structure in which ceramic layers and internal electrode layers are alternately stacked, the ceramic layer having a composite oxide containing Ti and / or Zr and Ba as a main component, Si and A multilayer varistor that contains Al as a subcomponent, substantially does not contain Cr, contains a perovskite phase, and a conductive material contained in an internal electrode layer contains a base metal as a main component and suppresses noise in a circuit.
(2) The composite oxide that is the main component of the ceramic layer is
Formula (Ba_1-xy Ca_x Sr_y )_m (Ti_1-z Zr_z ) O_Three
(In the above formula, x, y, z and m represent molar ratios,
0 ≦ x ≦ 0.4,
0 ≦ y ≦ 0.4,
0 ≦ z ≦ 0.3,
0.9 ≦ m ≦ 1.2
Is)
(1) The multilayer varistor represented by the above.
(3) The multilayer varistor according to (2), wherein 0 ≦ x + y ≦ 0.1.
(4) Si to SiO₂ And Al to Al₂ O_Three Respectively, the SiO for the composite oxide of the main component₂ + Al₂ O_Three The multilayer varistor according to (2) or (3) above, wherein the ratio of is from 0.01 to 5% by weight.
(5) SiO for main component composite oxide₂ + Al₂ O_Three The layered varistor of (4) above, wherein the ratio of is 4% by weight or less.
(6) The multilayer varistor according to any one of (2) to (5), wherein the ceramic layer contains Mn, and when Mn is converted to MnO, the ratio of MnO to the main component composite oxide is 5% by weight or less. .
(7) The ceramic layer contains at least one of Mg, Fe, Co, Ni, Cu, Zn, Sn, Sb, Pb, and Bi, and each of these includes an oxide (MgO, Fe₂ O_Three , CoO, NiO, CuO, ZnO, SnO₂ , Sb₂ O_Three , PbO and Bi₂ O_Three The multilayer varistor according to any one of the above (2) to (6), wherein the total ratio of the respective oxides to the main component composite oxide is 5% by weight or less.
(8) The ceramic layer includes at least one of Nb, Ta, Y, W, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, and Lu. Oxides (Nb₂ O_Five , Ta₂ O_Five , Y₂ O_Three , WO_Three , La₂ O_Three , CeO₂ , Pr₂ O_Three , Nd₂ O_Three , Sm₂ O_Three , Eu₂ O_Three , Gd₂ O_Three , Tb₂ O_Three , Dy₂ O_Three , Ho₂ O_Three , Er₂ O_Three , Tm₂ O_Three , Yb₂ O_Three And Lu₂ O_Three The multilayer varistor according to any one of the above (2) to (7), wherein the total ratio of the respective oxides to the main component composite oxide is 5% by weight or less.
(9) The multilayer varistor according to any one of (1) to (8), wherein the thickness of the ceramic layer is 25 μm or less.
(10) The multilayer varistor according to any one of (1) to (9), wherein the conductive material included in the internal electrode layer is Ni or a Ni alloy.
(11) Oxygen partial pressure 1 × 10^-8~ 1x10^-15 The multilayer varistor according to any one of (1) to (10) above, which is fired at 1100 to 1500 ° C. in an atmosphere of atmospheric pressure.
(12) After firing, oxygen partial pressure 1 × 10^-3The multilayer varistor according to any one of the above (1) to (11), which is annealed at 1200 ° C. or lower in an atmosphere at atmospheric pressure or lower.
[0007]
[Action and effect]
The laminated varistor of the present invention has (Ba, Ca, Sr) (Ti, Zr) O._Three Since a ceramic layer having a perovskite structure mainly composed of is obtained, a high capacity can be obtained. And since a ceramic layer contains Si and / or Al, a voltage-current characteristic shows the varistor characteristic with nonlinearity.
[0008]
And in this invention, since a ceramic layer does not contain Cr substantially, surge resistance is favorable. For this reason, the multilayer varistor of the present invention is particularly suitable for a noise absorbing element in an application where an intense surge is likely to occur, such as an automobile electric circuit.
[0009]
Incidentally, the above-mentioned JP-A-6-340472 discloses Cr.₂ O_Three A comparative example (sample No. 15) containing no varistor is described, but unlike the multilayer varistor of the present invention, the sample of this comparative example does not show varistor characteristics and should be used as a capacitor with a varistor function I can't. Further, the composition of the dielectric layer of the sample of this comparative example can be expressed by the above formula in the same manner as in the present invention.₂ Is 2.17% by weight {however, (Ba_x Ca_1-x ) SiO_Three Where x = 0.5} and SiO₂ The ratio is relatively high. For this reason, an electrostatic capacitance will become comparatively small.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a specific configuration of the present invention will be described in detail.
[0011]
A cross-sectional view of a configuration example of the multilayer varistor of the present invention is shown in FIG.
[0012]
As shown in FIG. 1, the multilayer varistor 1 of the present invention has a varistor chip body 10 having a structure in which ceramic layers 2 and internal electrode layers 3 are alternately stacked, and on the surface of the varistor chip body 10, The external electrode 4 is electrically connected to the internal electrode layer 3. The shape of the varistor chip body 10 is not particularly limited, but is usually a rectangular parallelepiped shape. Also, there is no particular limitation on the dimensions, and it may be an appropriate dimension depending on the application. Usually, (1.0 to 5.6 mm) × (0.5 to 5.0 mm) × (0.5 ˜1.9 mm). The internal electrode layer 3 is laminated so that the end surfaces thereof are alternately exposed on the two opposing surfaces of the varistor chip body 10, and the external electrode 4 is formed on the two opposing surfaces of the varistor chip body 10, and a predetermined capacitor Configure the circuit.
[0013]
<Ceramic layer 2>
The ceramic layer 2 contains a composite oxide containing Ti and / or Zr and Ba as a main component. The reason why such a main component is used is that a perovskite oxide having a large relative dielectric constant can be formed. The main component complex oxide is
Formula (Ba_1-xy Ca_x Sr_y )_m (Ti_1-z Zr_z ) O_Three
Is preferred. In the above formula, x, y, z and m represent molar ratios,
0 ≦ x ≦ 0.4,
0 ≦ y ≦ 0.4,
0 ≦ z ≦ 0.3,
0.9 ≦ m ≦ 1.2
And preferably
0 ≦ x ≦ 0.1,
0 ≦ y ≦ 0.1,
0 ≦ z ≦ 0.1,
0.95 ≦ m ≦ 1.10
It is. Also preferably
0 ≦ x + y ≦ 0.1
It is. If x is too large, the relative permittivity is greatly reduced in a low temperature range, particularly at 0 ° C. or less, and therefore, it is not preferable. If y is too large, the relative dielectric constant is greatly reduced in a high temperature range, particularly at 100 ° C. or higher, which is not preferable. On the other hand, if x + y is too large, the sinterability is lowered and the densification becomes insufficient. If z is too large, the relative dielectric constant is greatly lowered in a high temperature range, particularly at 100 ° C. or higher, and therefore is not preferable. If m is too small or too large, the sinterability deteriorates and the densification becomes insufficient, which is not preferable.
[0014]
In the ceramic layer, Si and / or Al are contained as subcomponents. These form a grain boundary phase exhibiting voltage-current nonlinearity. These also act as sintering aids. Si to SiO₂ And Al to Al₂ O_Three Respectively, the SiO for the composite oxide of the main component₂ + Al₂ O_Three The ratio is preferably 0.01 to 5% by weight, more preferably 0.1 to 3% by weight, and still more preferably 0.1 to 2% by weight. SiO₂ + Al₂ O_Three If the ratio is too low, voltage-current nonlinearity, so-called varistor characteristics cannot be obtained. On the other hand, SiO₂ + Al₂ O_Three If the ratio is too high, the relative dielectric constant is greatly lowered, which is not preferable.
[0015]
The ceramic layer preferably contains Mn as a subcomponent. Mn increases the voltage nonlinear coefficient. In addition, Mn is effective for preventing deterioration of insulation resistance and reducing loss tan δ because it improves reduction resistance during firing of the ceramic layer. When Mn is converted to MnO, the ratio of MnO to the main component composite oxide is preferably 5% by weight or less, more preferably 1% by weight or less. If the ratio of MnO is too high, the insulation resistance at an applied voltage lower than the varistor voltage becomes small, which is not preferable. In order to increase the voltage nonlinear coefficient and improve the reduction resistance, the MnO ratio is preferably 0.001% by weight or more, particularly preferably 0.005% by weight or more.
[0016]
The ceramic layer preferably contains at least one of Mg, Fe, Co, Ni, Cu, Zn, Sn, Sb, Pb and Bi as a subcomponent. These exhibit the effect of improving the temperature characteristics of the dielectric constant. Among these, at least one of Mg, Co, Zn, Pb, and Bi is preferable, and Mg is particularly essential. Mg also shows the effect of suppressing the change with time of the capacitance under a direct current electric field. Further, Mg, Pb and Bi facilitate reoxidation of the ceramic layer, and are effective in reducing dielectric loss, increasing voltage nonlinear coefficient, and increasing varistor voltage. These are oxides (MgO, Fe₂ O_Three , CoO, NiO, CuO, ZnO, SnO₂ , Sb₂ O_Three , PbO and Bi₂ O_Three ) Is preferably 5% by weight or less, and more preferably 1% by weight or less. If the total ratio of the respective oxides is too high, the sinterability is rapidly deteriorated, the densification is insufficient and the insulation resistance is easily deteriorated, and a high dielectric constant cannot be obtained. In order to fully exhibit the effect of the addition of the respective oxides, the total ratio of the respective oxides relative to the main component composite oxide is preferably 0.001% by weight or more, more preferably 0.00. 01 wt% or more.
[0017]
The ceramic layer contains at least one of Nb, Ta, Y, W, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb and Lu as subcomponents. It is preferable that Since these promote semiconductorization of the ceramic layer and increase the voltage nonlinear coefficient, the characteristics as a varistor are improved. Among these, at least one of Nb, Y, W, La, Ce, Nd and Sm is preferable, and at least one of Nb and Y is particularly essential. These are respectively oxides (Nb₂ O_Five , Ta₂ O_Five , Y₂ O_Three , WO_Three , La₂ O_Three , CeO₂ , Pr₂ O_Three , Nd₂ O_Three , Sm₂ O_Three , Eu₂ O_Three , Gd₂ O_Three , Tb₂ O_Three , Dy₂ O_Three , Ho₂ O_Three , Er₂ O_Three , Tm₂ O_Three , Yb₂ O_Three And Lu₂ O_Three ) Is preferably 5% by weight or less, and more preferably 1% by weight or less. If the sum of the ratios of the respective oxides is too high, the relative dielectric constant will be greatly reduced. In order to fully exhibit the effect of the addition of the respective oxides, the total ratio of the respective oxides relative to the main component composite oxide is preferably 0.001% by weight or more, more preferably 0.00. 005% by weight or more.
[0018]
The oxidation state of the oxide in the ceramic layer is not particularly limited as long as the ratio of the metal elements constituting each oxide satisfies the above conditions.
[0019]
In the present invention, in order to improve surge resistance, the ceramic layer does not substantially contain Cr. The fact that Cr is not substantially contained means that the Cr content is Cr even when Cr is contained as an impurity.₂ O_Three It means that it is 0.0005% by weight or less in terms of.
[0020]
The ceramic layer includes a perovskite phase. The crystal grains of the ceramic layer are usually BaTiO_Three Around the core part made of MnO, MgO, etc.₂ , Al₂ O_Three , Semiconducting agent (Y₂ O_Three The so-called core-shell structure is surrounded by a shell portion rich in the like.
[0021]
The average crystal grain size of the ceramic layer is not particularly limited, but fine crystal grains can be obtained by using the above composition, and the average crystal grain size is usually about 0.2 to 0.7 μm.
[0022]
The thickness per layer of the ceramic layer is preferably 25 μm or less, more preferably 15 μm or less. If the ceramic layer is too thick, the acquirable capacitance per unit volume becomes small, and it is difficult to achieve both miniaturization and high performance of the element. The thickness of the ceramic layer is usually preferably 1 μm or more, and particularly preferably 3 μm or more. If the ceramic layer is too thin, the insulation resistance at an applied voltage lower than the varistor voltage becomes small, which is not preferable. The number of laminated ceramic layers is usually 1 or more, preferably about 2 to 200. The number of laminated layers in this case means the number of ceramic layers sandwiched between internal electrode layers. The uppermost and lowermost ceramic layers in the figure are ceramic protective layers 21 provided for protecting and insulating the internal electrode layers and adjusting the total thickness T of the varistor chip body. The thickness of the ceramic protective layer is not particularly limited, and may be determined according to the thickness of each ceramic layer and internal electrode layer, the number of laminated layers, and the total thickness T of the varistor chip body. It is preferable to do. If the ceramic protective layer is made thicker, re-oxidation of the ceramic layer is less likely to proceed during annealing, which will be described later. That is, the degree of reoxidation of the ceramic layer can be controlled by changing the thickness of the ceramic protective layer.
[0023]
<Internal electrode layer 3>
As the conductive material contained in the internal electrode layer 3, a material mainly composed of a base metal is used. Since the ceramic layer 2 is fired in a reducing atmosphere in order to obtain semiconductor properties necessary as a varistor, a base metal can be used for the internal electrode layer. The base metal used as the conductive material is preferably Ni or a Ni alloy because of its relatively high melting point. The Ni alloy is preferably an alloy of Ni and one or more elements selected from Mn, Cr, Co and Al, and the Ni content in the alloy is preferably 95% by weight or more.
[0024]
In addition, in Ni or Ni alloy, various trace components, such as P, may be contained about 0.1 wt% or less.
[0025]
The thickness of the internal electrode layer may be appropriately determined according to the use, etc., but is usually preferably about 1 to 5 μm, particularly about 2 to 3 μm.
[0026]
<External electrode 4>
The conductive material contained in the external electrode 4 is not particularly limited, but in the present invention, inexpensive Ni, Cu, and alloys thereof can be used.
[0027]
The thickness of the external electrode may be appropriately determined according to the use, etc., but is usually preferably about 10 to 50 μm.
[0028]
<Manufacturing method>
The multilayer varistor of the present invention is manufactured by producing a green chip by a normal printing method or a sheet method using a paste, firing it, and printing or transferring and firing an external electrode.
[0029]
<Ceramic layer paste>
The ceramic layer paste is manufactured by kneading a dielectric material and an organic vehicle.
[0030]
As the dielectric material, the above-described composite oxide or a mixture of oxides can be used. In addition, various compounds that become the above-described composite oxide or oxide upon firing, such as carbonates, oxalates, and nitrates. , Hydroxides, organometallic compounds and the like can be selected as appropriate and used in combination. What is necessary is just to determine content of each compound in a dielectric raw material so that it may become a composition of an above-described ceramic layer after baking.
[0031]
The dielectric material is usually used as a powder having an average particle size of about 0.1 to 1 μm.
[0032]
An organic vehicle is obtained by dissolving a binder in an organic solvent. The binder used for the organic vehicle is not particularly limited, and may be appropriately selected from various ordinary binders such as ethyl cellulose. Further, the organic solvent to be used is not particularly limited, and may be appropriately selected from various organic solvents such as terpineol, butyl carbitol, acetone, toluene, and the like, depending on a method to be used such as a printing method or a sheet method.
[0033]
<Internal electrode layer paste>
The internal electrode layer paste is prepared by kneading the above-mentioned organic vehicle with various conductive metals and alloys as described above, or various oxides, organometallic compounds, resinates, etc. that become the above-mentioned conductive materials after firing. Prepare.
[0034]
<External electrode paste>
The external electrode paste may be prepared in the same manner as the internal electrode layer paste described above.
[0035]
<Organic vehicle content>
There is no restriction | limiting in particular in content of the organic vehicle in each above-mentioned paste, For example, what is necessary is just about 1-5 weight% of binders, for example, about 10-50 weight% of binders. Each paste may contain additives selected from various dispersants, plasticizers, dielectrics, insulators, and the like as necessary. The total content of these is preferably 10% by weight or less.
[0036]
<Green chip production>
When using the printing method, the ceramic layer paste and the internal electrode layer paste are laminated and printed on a substrate such as PET, cut into a predetermined shape, and then peeled from the substrate to obtain a green chip.
[0037]
When the sheet method is used, a green sheet is formed using a ceramic layer paste, and the internal electrode layer paste is printed on the green sheet.
[0038]
In addition, the green sheet for forming the ceramic protective layer is usually thicker than the green sheet for forming the ceramic layer, and a ceramic protective layer having a desired thickness can be obtained by stacking a plurality of the green sheets. To do.
[0039]
<Binder removal>
The binder removal treatment performed before firing may be performed under normal conditions. However, when a base metal such as Ni or Ni alloy is used for the conductive material of the internal electrode layer, it is particularly preferable to perform under the following conditions.
Temperature increase rate: 5 to 300 ° C./hour, especially 10 to 100 ° C./hour
Holding temperature: 200-400 ° C, especially 250-300 ° C
Temperature holding time: 0.5 to 24 hours, especially 5 to 20 hours
Atmosphere: in the air
[0040]
<Baking>
The atmosphere at the time of green chip firing may be appropriately determined according to the type of conductive material in the internal electrode layer paste, but when a base metal such as Ni or Ni alloy is used as the conductive material, the oxygen partial pressure in the firing atmosphere Is preferably 1 × 10^-8~ 1x10^-15 Atmospheric pressure, more preferably 1 × 10^-8~ 1x10^-12 Atmospheric pressure. When the oxygen partial pressure is less than the above range, the conductive material of the internal electrode layer may be abnormally sintered and may be interrupted. Further, when the oxygen partial pressure exceeds the above range, the internal electrode layer tends to be oxidized.
[0041]
Moreover, the holding temperature at the time of baking becomes like this. Preferably it is 1100-1500 degreeC, More preferably, it is 1150-1450 degreeC, More preferably, it is 1200-1400 degreeC. If the holding temperature is lower than the above range, the densification is insufficient. If the holding temperature is higher than the above range, discontinuous grain growth occurs, resulting in variations in characteristics, and there is a change in capacity over time when a DC electric field is applied. Since it becomes large, it is not preferable.
[0042]
Various conditions other than the above conditions are preferably as follows.
Temperature increase rate: 50 to 500 ° C./hour, particularly 200 to 300 ° C./hour
Temperature holding time: 0.1 to 10 hours, especially 0.5 to 8 hours, most preferably 1 to 3 hours
Cooling rate: 50 to 500 ° C./hour, especially 200 to 300 ° C./hour
The firing atmosphere is preferably a reducing atmosphere. As the atmosphere gas, for example, N₂ And H₂ It is preferable to use a mixed gas with
[0043]
<Annealing>
When firing in a reducing atmosphere, the varistor chip body is preferably annealed. Annealing is a process for reoxidizing the ceramic layer. As a result, the potential barrier at the grain boundary becomes higher or thicker, and the voltage nonlinear coefficient is considered to increase.
[0044]
The oxygen partial pressure in the annealing atmosphere is preferably 1 × 10^-3Below atmospheric pressure, more preferably 1 × 10^-8~ 1x10^-3Atmospheric pressure, more preferably 1 × 10^-6~ 1x10^-3Atmospheric pressure. If the oxygen partial pressure is too low, re-oxidation of the ceramic layer is difficult, and if the oxygen partial pressure is too high, the internal electrode layer tends to oxidize.
[0045]
The holding temperature at the time of annealing is preferably 1200 ° C. or lower, more preferably 500 to 1100 ° C. If the holding temperature is too low, oxidation of the ceramic layer tends to be inadequate and the lifetime tends to be shortened. If the holding temperature is too high, the internal electrode layer is oxidized and the capacity is reduced. The layer reacts and the lifetime tends to be shortened. Note that the annealing may be composed only of temperature rise and temperature drop. In this case, the temperature holding time is zero, and the holding temperature is synonymous with the maximum temperature.
[0046]
Various conditions other than the above conditions are preferably as follows.
Temperature holding time: 0 to 20 hours, especially 6 to 10 hours
Cooling rate: 50 to 500 ° C./hour, especially 100 to 300 ° C./hour
For atmosphere gas, humidified N₂ It is preferable to use gas or the like.
[0047]
In the above-described binder removal processing, firing and annealing, N₂ In order to humidify gas or mixed gas, for example, a wetter or the like may be used. In this case, the water temperature is preferably about 5 to 75 ° C.
[0048]
The binder removal treatment, firing and annealing may be performed continuously or independently.
[0049]
When these are performed continuously, after removing the binder, the atmosphere is changed without cooling, and then the temperature is raised to the holding temperature for firing, followed by firing, and then cooled to reach the holding temperature in the annealing step. Sometimes it is preferable to perform annealing by changing the atmosphere.
[0050]
Further, in the firing step in which these are performed independently, when the temperature is raised to a temperature corresponding to the holding temperature in the binder removal treatment step, the atmosphere is the same as that in the binder removal treatment. It is preferable that the temperature is raised to the holding temperature and firing is performed, and then the temperature is lowered to a temperature corresponding to the holding temperature in the annealing step. In addition, in the annealing process performed independently, N₂ Humidified N after heating to holding temperature in gas atmosphere₂ The atmosphere may be changed to a gas atmosphere, and the entire annealing process is humidified N₂ A gas atmosphere may be used.
[0051]
In the present invention, it is possible to greatly change only the varistor voltage without changing other characteristics by changing the firing conditions and annealing conditions.
[0052]
<External electrode formation>
The varistor chip body obtained as described above is subjected to end surface polishing by, for example, barrel polishing or sand blasting, and the external electrode paste is printed or transferred and baked to form the external electrode 4. The firing conditions of the external electrode paste are preferably, for example, about 600 to 800 ° C. and about 10 minutes to 1 hour.
[0053]
Then, if necessary, a coating layer is formed on the surface of the external electrode 4 by plating or the like.
[0054]
The multilayer varistor of the present invention thus manufactured is mounted on a printed circuit board by soldering or the like, and is used as an element for suppressing noise in a predetermined circuit.
[0055]
【Example】
Hereinafter, the present invention will be described in more detail with reference to specific examples of the present invention.
[0056]
<Example 1>
The laminated varistor samples shown in Table 1 and Table 2 were produced by the following procedure.
[0057]
First, the following pastes were prepared.
Ceramic layer paste
The raw material powder was wet mixed by a ball mill for 16 hours and then dried by a spray dryer to obtain a dielectric raw material. The raw material powders were mixed so as to have the ratio shown in Table 1. The main component material is BaTiO with an average particle size of 0.5 μm._Three , BaCO_Three , CaCO_Three , SrCO_Three , ZrO₂ Was used. Among the raw materials of the subcomponents, those not using oxide are MnCO_Three , MgCO_Three It is.
[0058]
100 parts by weight of each dielectric material, 5 parts by weight of acrylic resin, 50 parts by weight of methylene chloride, 20 parts by weight of ethyl acetate, 6 parts by weight of mineral spirit and 4 parts by weight of acetone were mixed by a ball mill to form a paste.
[0059]
Internal electrode layer paste
Three rolls of 100 parts by weight of Ni particles having an average particle diameter of 0.8 μm, 40 parts by weight of an organic vehicle (8 parts by weight of ethyl cellulose dissolved in 92 parts by weight of butyl carbitol) and 10 parts by weight of butyl carbitol. Kneaded into a paste.
[0060]
External electrode paste
Paste obtained by kneading 100 parts by weight of Cu particles having an average particle size of 0.5 μm, 35 parts by weight of an organic vehicle (8 parts by weight of ethyl cellulose dissolved in 92 parts by weight of butyl carbitol) and 7 parts by weight of butyl carbitol Turned into.
[0061]
Next, a green sheet was produced on the PET film using the ceramic layer paste, and the internal electrode layer paste was printed thereon. Subsequently, the sheet was peeled from the PET film and laminated, and this operation was repeated. In order to form a ceramic protective layer, a plurality of 30 μm thick green sheets were laminated at the beginning and end of this operation. Next, pressure bonding was performed to obtain a green chip.
[0062]
Next, the green chip was cut into a predetermined size, and the binder removal, firing and annealing were continuously performed under the following conditions to produce a varistor chip body.
[0063]
Debinding process
Temperature increase rate: 15 ° C / hour
Holding temperature: 280 ° C
Temperature holding time: 8 hours
Atmospheric gas: In the air
[0064]
Firing
Temperature increase rate: 200 ° C / hour
Holding temperature: 1300 ° C
Temperature holding time: 2 hours
Cooling rate: 300 ° C / hour
Atmospheric gas: humidified N₂ And H₂ Mixed gas with
Oxygen partial pressure: 10^-9Barometric pressure
[0065]
Annealing
Holding temperature: 900 ° C
Temperature holding time: 9 hours
Cooling rate: 300 ° C / hour
Atmospheric gas: humidified N₂ gas
Oxygen partial pressure: 10^-FiveBarometric pressure
[0066]
A wetter was used for humidifying each atmospheric gas, and the water temperature was set to 35 ° C.
[0067]
After polishing the end face of the obtained varistor chip body by sand blasting, the external electrode paste is transferred to the end face, and N₂ + H₂ An external electrode was formed by baking at 800 ° C. for 10 minutes in an atmosphere to obtain a laminated varistor sample.
[0068]
The planar dimension of the ceramic layer of each sample produced in this manner was 3.2 mm × 1.6 mm. The thickness of the ceramic layer was 7 μm, the number of laminated ceramic layers was 15, the thickness of the internal electrode layer was 2.5 μm, and the total thickness of the varistor chip body was 0.5 mm.
[0069]
The following measurements were performed for each sample. The results are shown in Table 2.
[0070]
Varistor characteristics
Varistor voltage V_0.1 : The varistor voltage value when the current is 0.1 mA.
[0071]
Nonlinear coefficient α: 1 / log (V_1.0 / V_0.1 ). V_1.0 Is the varistor voltage value when the current is 1.0 mA.
[0072]
Energy tolerance: The test was conducted by the method defined in the electronic material industry association standard EMAS-8302. This is the maximum energy value at which the rate of change of the varistor voltage is within ± 10% when a 2 ms square wave impulse current is applied.
[0073]
Surge resistance: The test was conducted by the method defined in the electronic material industry association standard EMAS-8302. This is the maximum current peak value at which the rate of change of the varistor voltage is within ± 10% when an 8/20 μs impulse current is applied.
[0074]
Capacitor characteristics
Capacitance C: Measured with an LCR meter. The measurement conditions were a voltage of 1 V, a frequency of 1 kHz, and a temperature of 25 ° C.
[0075]
Dielectric loss tan δ: measured with an LCR meter. The measurement conditions were a voltage of 1 V, a frequency of 1 kHz, and a temperature of 25 ° C.
[0076]
Insulation resistance log {IR (Ω)}: IR is a resistance when DC 10 V is applied at room temperature.
[0077]
Electrostatic discharge test
An electrostatic discharge test based on IEC standard 801-2 was conducted. Using an electrostatic discharge generator that satisfies the above standards, a contact discharge test was performed directly on the external electrode (single discharge of 10 times at severity level 4 (8 kV)).
[0078]
[Table 1]

[0079]
[Table 2]

[0080]
From Table 1 and Table 2, the effect of the present invention is clear. That is, a sample having a ceramic layer composition within the range of the present invention has a large capacity and a high surge resistance. In contrast, Sample Nos. 1 and 3 (Comparative Example) to which Cr was added had insufficient surge resistance, and SiO 2₂ And Al₂ O_Three In sample No. 10 (comparative example) that does not include any of the above, current of 0.1 mA or more did not flow in the range up to an applied voltage of 1000 V, and the energy resistance and surge resistance could not be measured.
[0081]
In addition, as a result of the electrostatic discharge test, no change was observed in the varistor voltage, capacitance and insulation resistance in the sample of the present invention. However, in sample No. 10 which is a comparative example, short breakdown occurred, and the capacitance was The insulation resistance decreased irreversibly to 1/10 or less and to 1 kΩ or less.
[0082]
In addition, SiO₂ In sample Nos. 1 and 2 with a ratio of 2% by weight, the capacity is small and V_0.1 Is getting bigger.
[0083]
In samples Nos. 5 and 11 to 15 in Table 1, the temperature characteristic of the capacity is B characteristic [capacitance change rate within −10% at −25 to 85 ° C. (reference temperature 20 ° C.)] and X7R characteristic [− The capacity change rate was within ± 15% at 55 to 125 ° C. (reference temperature 25 ° C.)].
[0084]
<Example 2>
Samples in which the thickness of the ceramic layer and the number of laminated layers of Sample No. 5 in Example 1 were changed as shown in Table 3 were prepared, and the same measurements as in Example 1 were performed. However, the total thickness T of Sample No. 19 was 1.5 mm. The results are shown in Table 3. For comparison, the result of sample No. 5 is also shown.
[0085]
[Table 3]

[0086]
As shown in Table 3, sample No. 18 having a ceramic layer thickness exceeding 25 μm has a sufficient surge resistance, but has a small capacity and V_0.1 Is extremely large. For this reason, the noise suppression effect becomes small.
[0087]
<Example 3>
The thickness of the ceramic layer is 3 μm, the number of laminated ceramic layers is 2, and the electrostatic capacity is designed to be smaller than each sample of Example 1, and the composition of the ceramic layer is shown in Tables 4 and 6. A laminated varistor sample was produced in the same manner as in Example 1 except that. However, Ni particles having an average particle diameter of 0.4 μm were used for the internal electrode layer paste, the thickness of the internal electrode layer was changed to 1.5 μm, the holding temperature was changed to 240 ° C. among the binder removal conditions, and firing was performed. Among the conditions, the holding temperature is 1260 ° C. and the oxygen partial pressure is 1 × 10^-11 Change to atmospheric pressure and set oxygen partial pressure of annealing conditions to 1 × 10^-6Changed to atmospheric pressure. In Sample Nos. 62 to 63, the thickness of the ceramic layer was 25 μm.
[0088]
About these samples, the measurement similar to Example 1 was performed except the measurement of the insulation resistance. The results are shown in Table 5 and Table 7, respectively.
[0089]
[Table 4]

[0090]
[Table 5]

[0091]
[Table 6]

[0092]
[Table 7]

[0093]
From Tables 4 to 7, it can be seen that good characteristics can be obtained with the sample of the present invention even when the thickness of the ceramic layer, the number of laminated layers, and the composition thereof are changed. Specifically, it can be seen that the addition of Mn increases the nonlinear coefficient α and decreases the dielectric loss tan δ (Sample Nos. 20 to 23). It can also be seen that the addition of Mg, Pb, Bi significantly reduces the dielectric loss tan δ, increases the varistor voltage, and increases the non-linear coefficient α (Sample Nos. 32-35, 43, 47-48).
[0094]
<Example 4>
Samples in which the thickness of the ceramic layer of Sample No. 20 in Example 3, the number of laminated layers, and the total thickness T of the varistor chip body were changed as shown in Table 8 were prepared, and the same measurements as in Example 3 were performed. It was. The results are shown in Table 8. For comparison, the result of sample No. 20 is also shown.
[0095]
[Table 8]

[0096]
As shown in Table 8, sample No. 67 with a ceramic layer thickness exceeding 25 μm has a sufficient surge resistance, but has a small capacity and V_0.1 Is extremely large. For this reason, the noise suppression effect becomes small.
[0097]
Further, from the comparison of sample Nos. 20, 72, and 73 that differ only in the total thickness T, as the total thickness T increases, that is, as the ceramic protective layer increases, the ceramic layer is less likely to be reoxidized and the varistor voltage decreases. I understand.
[0098]
<Example 5>
Samples No. 20 of Example 3 were prepared by changing the firing and annealing conditions as shown in Table 9, and the same measurements as in Example 3 were performed. The results are shown in Table 10. For comparison, the result of sample No. 20 is also shown.
[0099]
[Table 9]

[0100]
[Table 10]

[0101]
From Tables 9 to 10, it can be seen that the varistor voltage can be changed greatly without changing other characteristics by changing the firing conditions and annealing conditions.
[0102]
The effects of the present invention are apparent from the results of the above examples.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a configuration example of a multilayer varistor of the present invention.
[Explanation of symbols]
1 Multilayer varistor
10 Varistor chip body
2 Ceramic layer
21 Ceramic protective layer
3 Internal electrode layer
4 External electrode

Claims

The varistor chip body has a structure in which ceramic layers and internal electrode layers are alternately laminated. The ceramic layer is mainly composed of a composite oxide containing Ti and / or Zr and Ba, and Si and / or Al. As an auxiliary component, when Mg is converted to MgO, 0.001 to 5% by weight based on the main component composite oxide , substantially free of Cr, including a perovskite phase, and an internal electrode layer The conductive material contained in the base metal is a base metal,
The conductive material contained in the internal electrode layer is Ni or Ni alloy,
The composite oxide which is the main component of the ceramic layer is
Formula (Ba _1-xy Ca _x Sr _y ) _M (Ti _1-z Zr _z ) O ₃
(In the above formula, x, y, z and m represent molar ratios, 0 ≦ x ≦ 0.1, 0 ≦ y ≦ 0.1, 0 ≦ z ≦ 0.3, 0.9 ≦ m ≦ 1. 2, 0 ≦ x + y ≦ 0.1)
Represented by
Si is SiO ₂ And said Al to Al ₂ O ₃ Respectively, the SiO ₂ with respect to the main component composite oxide + Al ₂ O ₃ Is a multilayer varistor having a ratio of 0.01 to 2% by weight and suppressing noise in the circuit.

The multilayer varistor according to claim 1, wherein the ceramic layer contains Mn, and when Mn is converted to MnO, the ratio of MnO to the main component composite oxide is 5% by weight or less.

The ceramic layer includes at least one of Fe, Co, Ni, Cu, Zn, Sn, Sb, Pb, and Bi, and these are respectively oxides (Fe ₂ O ₃ , CoO, NiO, CuO, ZnO, SnO ₂ , when converted to sb ₂ O _3, PbO and _Bi 2 _{O 3),} according to claim 1 or 2 the sum of the ratio of the relative composite oxide of the main component and the oxide and the Mg oxide is not more than 5% by weight Laminated varistor.

The ceramic layer contains at least one of Nb, Ta, Y, W, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, and Lu, which are each oxidized. (Nb ₂ O ₅ , Ta ₂ O ₅ , Y ₂ O ₃ , WO ₃ , La ₂ O ₃ , CeO ₂ , Pr ₂ O ₃ , Nd ₂ O ₃ , Sm ₂ O ₃ , Eu ₂ O ₃ , Gd ₂ O ₃ , Tb ₂ O ₃ , Dy ₂ O ₃ , Ho ₂ O ₃ , Er ₂ O ₃ , Tm ₂ O ₃ , Yb ₂ O ₃ and Lu ₂ O ₃ ) The laminated varistor according to any one of claims 1 to 3 , wherein the total ratio of the oxides is 5% by weight or less.

The multilayer varistor according to claim 1 , wherein the ceramic layer has a thickness of 25 μm or less.

The multilayer varistor according to any one of claims 1 to 5 , which is fired at 1100 to 1500 ° C in an atmosphere having an oxygen partial pressure of 1 x 10 ^-8 to 1 x 10 ^-15 atm.

The multilayer varistor according to any one of claims 1 to 6 , which is annealed at 1200 ° C or lower in an atmosphere having an oxygen partial pressure of 1 x ^10-3 atmospheric pressure or lower after firing.