JP3640010B2 - 駆動波形の発生回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、特にプラズマディスプレイや液晶パネル等のフラットディスプレイを駆動するための駆動波形の発生回路に属する。
【０００２】
【従来の技術】
本発明に関する駆動波形の発生回路は、特にプラズマディスプレイや液晶パネル等のフラットディスプレイを駆動するために構成されている（用いられている）。
【０００３】
このような、駆動波形の発生回路は、一般的にメモリを使用した駆動回路ではあるが、近年、高速でしかも少ない容量のメモリで実現することが要求されている。
【０００４】
この要求に応えるために、例えば、特開平４−２８４４９１号公報に開示されているように、波形データをある周期でサンプリングし、繰り返しの無い期間と繰り返しのある期間で波形データを保持し、制御しながら波形データを出力することが提案されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来技術には以下に掲げる問題点があった。
【０００６】
この特開平４−２８４４９１号公報に開示された手法は、図７に示されているが、本発明の第一実施例である図１に示した駆動波形の発生回路との比較から明らかなように、出力信号１本ずつに対応した出力回路を持つという構成を有していない。
【０００７】
このため、どれか１つの信号のみが変化した場合、他の信号が変化していなくても、全ての出力信号について記憶して、今まで出力していたのと同じ値を出力するという動作が必要となる。
【０００８】
その結果、短い周期で変化する信号と長い周期で変化する信号が混在する場合、短い周期以下の単位で記憶した波形データが必要になるという欠点がある。従って、メモリ容量が多くなる。
【０００９】
また、特開平４−１６５８１０号公報には、マイクロコンピュータシステムに内蔵され、システムから出力信号としてパルスを発生する回路が開示されているが、プラズマディスプレイや液晶パネル等のフラットパネルに必要である高速な駆動には不向きである。
【００１０】
本発明は斯かる問題点を鑑みてなされたものであり、その目的とするところは、プラズマディスプレイや液晶パネル等のフラットディスプレイにおける駆動波形の発生回路を、高速で少ないメモリ容量で実現することにある。
【００１１】
【課題を解決するための手段】
本発明は上記課題を解決すべく、以下に掲げる構成とした。
請求項１記載の発明の要旨は、ディスプレイの駆動波形の発生回路であって、同期信号に応じてカウント動作を開始し、該カウント動作に対応したメモリアドレスを生成して出力するアドレス発生手段と、前記アドレス発生手段が出力した前記メモリアドレスに対応したメモリ内容を出力するメモリ手段と、前記メモリ手段から出力された前記メモリ内容に応じて駆動波形を発生する手段とを備えた駆動波形の発生回路において、前記駆動波形を発生する手段は単一のディスプレイに複数個の駆動波形を発生する手段と、前記メモリ手段から出力された前記メモリ内容に応じて前記アドレス発生手段及び前記複数個の駆動波形を発生する手段を制御する制御手段とを備えて、前記メモリ手段の前記メモリ内容が、駆動波形の出力幅及び出力値を表すデータと制御用データとを持つことを特徴とする駆動波形の発生回路に存する。
請求項２記載の発明の要旨は、前記メモリ内容のうち前記制御用データは、前記メモリ手段から出力された前記駆動波形の出力幅及び出力値を表すデータを前記駆動波形を発生する手段の第一のレジスタに記憶することを指示するデータと、前記駆動波形の出力を前記アドレス発生手段の制御に用いることを指示するデータと、前記駆動波形の出力許可を指示するデータと、前記駆動波形の任意の部分を繰り返し用いることを指示するデータとの、少なくとも一つを含むことを特徴とする請求項１に記載の駆動波形の発生回路に存する。
請求項３記載の発明の要旨は、前記駆動波形を発生する手段は少なくとも一つのパルス発生器を有し、前記パルス発生器は、前記メモリ手段から出力された前記メモリ内容の少なくとも一部を一時的に格納し出力指示に応じて出力する前記第一のレジスタと、前記第一のレジスタの出力の指示する駆動波形の出力幅及び出力値を保持する第二のレジスタと、パルス出力をカウントするカウンタと、前記第二のレジスタの出力する駆動波形出力幅と前記カウンタの出力とを比較し駆動波形出力を指示する信号を出力する比較器と、前記第二のレジスタの出力する駆動波形出力値と前記比較器の出力する駆動波形出力指示信号とにより駆動波形を生成して保持する手段とを有することを特徴とする請求項１又は２に記載の駆動波形の発生回路に存する。
請求項４記載の発明の要旨は、前記制御手段は、前記制御用データのうち前記メモリ手段から出力された前記メモリ内容の行き先を示すデータをデコードするデコーダと、デコードされた前記データを一時的に格納する制御用レジスタと、前記制御用データに応じて前記アドレス発生手段の前記カウント動作を制御するアドレス制御手段とを有することを特徴とする請求項１〜３のいずれかに記載の駆動波形の発生回路に存する。
請求項５記載の発明の要旨は、前記アドレス制御手段は、前記メモリ内容を一時的に格納するアドレス制御用レジスタと、前記アドレス制御用レジスタの出力と前記駆動波形を発生する手段の出力とを入力して前記アドレス発生手段を制御するゲート手段とを有することを特徴とする請求項４に記載の駆動波形の発生回路に存する。
請求項６記載の発明の要旨は、前記制御手段は、前記デコーダからの選択出力により前記メモリアドレスの繰り返しの回数を設定され、出力は前記ゲート手段の入力に加えられるダウンカウンタを備えることを特徴とする請求項１〜５のいずれかに記載の駆動波形の発生回路に存する。
請求項７記載の発明の要旨は、請求項１〜６に記載の駆動波形の発生回路を備えた集積回路に存する。
請求項８記載の発明の要旨は、請求項１〜６に記載の駆動波形の発生回路を備えた電子回路基盤存する。
請求項９記載の発明の要旨は、ディスプレイの駆動波形の発生方法であって、同期信号に応じてカウント動作を開始し、該カウント動作に対応したメモリアドレスを生成して出力し、前記出力されたメモリアドレスに対応したメモリ内容をメモリ手段から出力し、前記メモリ内容は駆動波形の出力幅及び出力値を表すデータと制御用データとを持つようにされ、単一のディスプレイに複数個の駆動波形を発生する手段を備えて前記メモリ手段から出力された前記メモリ内容のうち少なくとも駆動波形の出力幅及び出力値を表すデータに応じて駆動波形を発生するとともに、前記メモリ手段から出力された前記メモリ内容のうち少なくとも前記制御用データに応じて前記アドレス発生と前記複数個の駆動波形を発生する手段での駆動波形発生とを制御することを特徴とする駆動波形の発生方法に存する。
請求項１０記載の発明の要旨は、前記制御用データをデコードし、その選択出力により前記メモリアドレスの繰り返しの回数を設定し、該繰り返しの回数に応じて前記カウント動作を制御することを特徴とする請求項９に記載の駆動波形の発生方法に存する。
請求項１１記載の発明の要旨は、請求項９又は１０に記載の駆動波形の発生方法を用いることを特徴とする駆動波形の発生回路に存する。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
−第一の実施の形態−
図１に示すように、本実施の形態に係る駆動波形の発生回路は、複数個のパルス発生回路１０１ａ，１０１ｂ，１０１ｃ，１０１ｄに対し、以下の回路ブロックが備わる。
【００１３】
メモリ素子１０３は、各パルス発生回路１０１ａ〜１０１ｄの１つ１つに対しある時点において発生する値（データＤ）及びそれら全体を時間に沿って制御する手順（制御用データＡ）からなるメモリデータを記憶する。
【００１４】
アドレス発生回路１０４は、メモリ素子１０３に、どのメモリデータを出力するかを示すメモリアドレスを与える。
【００１５】
制御回路１０５は、メモリ素子１０３から全体を時間にそって制御する手順（制御用データＡ）を読み込み解釈し、各パルス発生回路１０１ａ〜１０１ｄに、ある時点に発生する値（データＤ）をロードするよう指示し、且つ出力等その他の制御を行う。
【００１６】
レジスタ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄは、各パルス発生回路１０１ａ〜１０１ｄに、次の時点に発生する値を与える為に設けられる。
【００１７】
ここで、図１に示した実施の形態においては、パルス発生回路１０１ａ〜１０１ｄとレジスタ１０２ａ〜１０２ｄをそれぞれ４つ備えているが、これらは、増設或いは少なくすることが可能である。
【００１８】
図１に示した各回路ブロック（１０１〜１０５）の動作について簡単に説明する。まず、アドレス発生回路１０４がメモリ素子１０３にメモリアドレスを与える。メモリ素子１０３は、そのメモリアドレスに格納されているメモリデータを制御回路１０５に渡す。制御回路１０５は、受け取った制御用データＡをデコードし、レジスタ１０２ａ〜１０２ｄの内、１ブロックあるいは複数ブロックにロード信号ＬＤを出力する。また、制御回路１０５は、受け取った制御用データＡをデコードし、任意のパルス発生回路１０１ａ〜１０１ｄ全てにイネーブル信号ＥＮＡ（ＥＮＡ；ＥＮＡＢＬＥ）を出力する。さらに、制御回路１０５は、アドレス発生回路１０４の値及びカウント動作を制御する。
【００１９】
複数個のパルス発生回路１０１ａ〜１０１ｄは、イネーブル信号ＥＮＡでレジスタ１０２ａ〜１０２ｄから、発生するパルス値と出力する幅を表すデータＤを受け取り動作する。
【００２０】
アドレス発生回路１０４は、制御回路１０５からの制御信号でメモリ素子１０３に渡すメモリアドレスのカウント動作を制御される。また、アドレス発生回路１０４は、制御回路１０５からの制御信号によって、メモリ素子１０３に渡すメモリアドレス値を受け取り出力する。さらに、アドレス発生回路１０４には、外部より水平同期信号Ｈ、垂直同期信号Ｖを入れるので、この同期信号により、アドレス出力にリセットがかかる。
【００２１】
従って、上記動作を繰り返す事により、複数個の任意のパルス発生回路から、任意の波形が出力されるので、出力波形全体として任意の駆動波形Ｗａ，Ｗｂ，Ｗｃを外部からの同期信号に同期して高速に出力できる、という効果が得られる。
【００２２】
図２は、図１に示した本発明第一の実施の形態の詳細な構成を表す回路ブロック図である。図２に示すように、この回路ブロックでは、説明を容易にするため出力信号数を４本としている。本回路ブロック図は、複数のパルス発生回路１０１ａ，１０１ｂ，１０１ｃ，１０１ｄを有する。パルス発生回路１０１ｂ，１０１ｃ，１０１ｄの内部構成（回路構成及びその接続）は、パルス発生回路１０１ａと同一である。パルス発生回路１０１ａは、レジスタ２０１ａ、カウンタ２０２ａ、比較器２０３ａ、レジスタ２０４ａを備える。図示はしないが、同様にパルス発生回路１０１ｂは、レジスタ２０１ｂ、カウンタ２０２ｂ、比較器２０３ｂ、レジスタ２０４ｂを備え、パルス発生回路１０１ｃは、レジスタ２０１ｃ、カウンタ２０２ｃ、比較器２０３ｃ、レジスタ２０４ｃを備え、パルス発生回路１０１ｄは、レジスタ２０１ｄ、カウンタ２０２ｄ、比較器２０３ｄ、レジスタ２０４ｄを備える。
【００２３】
例としてパルス発生回路１０１ａの動作について説明する。制御回路１０５からの指示に応じてカウンタ２０２ａ（ｎｂｉｔ）がカウントアップしていき、比較器２０３ａは、カウンタ２０２ａのカウントとレジスタ２０１ａの値（ｎｂｉｔ）とを比較し、前記２つの値が同じ値になった時、レジスタ２０４ａにレジスタ２０１ａの値（１ｂｉｔ）をロードする。その際、比較器２０３ａは、カウンタ２０２ａを０にクリアし、かつレジスタ１０２ａの値（ｎ＋１ｂｉｔ）を次の比較値及び設定値としてロードするようレジスタ２０１ａに指示する。パルス発生回路１０１ｂ，１０１ｃ，１０１ｄの動作も同様である。
【００２４】
ここで、レジスタ１０２ａ〜１０２ｄの値がレジスタ２０１ａ〜２０１ｄにロードされる前に更新できるならば、この動作を繰り返す事により、レジスタ２０４ａ〜２０４ｄの出力には、任意の波形を出力することが可能である。以降、説明を簡単にするため、ｎ＝４、すなわち４ｂｉｔ幅としている。
【００２５】
この４個のパルス発生回路１０１ａ〜１０１ｄに対し、本発明に従ってメモリ素子１０３、アドレス発生回路１０４及び制御回路１０５が設けられる。
【００２６】
アドレス発生回路１０４は、カウンタ２０６（ｍｂｉｔ）で構成されている。カウンタ２０６は、外部から入力される垂直同期信号Ｖによって０クリア（ＣＬＲ）される。また、制御回路１０５によって、カウンタ動作の制御（ｉｎｃｒｅｍｅｎｔ）も行われる。カウンタ２０６の出力は、メモリ素子１０３のメモリアドレスとして出力される。本実施の形態においては、カウンタの幅を、ｍ＝８、すなわち８ｂｉｔ幅とした。
【００２７】
メモリ素子１０３は、ＲＡＭやＲＯＭ等からなるメモリ２０５で構成される。このメモリ２０５の内部には、レジスタ１０２ａ〜１０２ｄを介して各パルス発生回路１０１ａ〜１０１ｄに渡す、駆動波形Ｗａ，Ｗｂ，Ｗｃの出力値及び出力幅を表すデータＤ及び、制御回路１０５に出力される制御用データＡが、メモリデータとして格納されている。メモリ２０５は、アドレス発生回路１０４から出力されるメモリアドレスによって、対応するメモリデータを、レジスタ１０２ａ〜１０２ｄ及び制御回路１０５に出力する。本実施の形態においてメモリデータは、制御回路１０５に渡す制御用データＡとして３ｂｉｔ、レジスタ１０２ａ〜１０２ｄ等に渡すデータＤとして５ｂｉｔ、出力として計８ｂｉｔ幅とした。尚、データＤの内１ｂｉｔは、制御回路１０５にレジスタ２０８のロード信号ＬＤとして出力する。
【００２８】
制御回路１０５は、３ｂｉｔで入力された制御用データＡを８ｂｉｔにデコードするデコーダ２０７及び、レジスタ２０８、ＯＲ２０９、レジスタ２１０によって構成されている。デコーダ２０７は、メモリ素子１０３から出力される３ｂｉｔの制御用データＡをデコードし、８ｂｉｔの制御用データＹとして出力する。図３にデコーダ２０７の入出力の真理値を示す。デコーダ２０７は、レジスタ１０２ａ〜１０２ｄにはそれぞれ、デコード信号（出力データ即ち、制御用データＹ）１番目、２番目、４番目、５番目をロード信号ＬＤ（１，２，４，５）として出力し、レジスタ２１０には、デコード信号６番目をロード信号ＬＤ（６）として出力し、レジスタ２０８には、デコード信号８番目を、ロード信号ＬＤ（８）として出力する。デコード信号３番目と７番目は、何もつながっていない。
【００２９】
レジスタ２０８は、デコーダ２０７からロード信号ＬＤ（８）を受け取るとともに、メモリ素子１０３からデータＤのうち下位１ｂｉｔを受け取る。
【００３０】
ＯＲ２０９は、レジスタ２０８の出力とパルス発生回路１０１ｄの出力を受け取り、その論理和をアドレス発生回路１０４のカウンタ２０６へ、カウンタの制御信号として出力する。
【００３１】
以下、本実施の形態の動作につき説明する。図４に示したパルス発生回路１０１ａのレジスタ２０４ａとパルス発生回路１０１ｂのレジスタ２０４ｂのような出力波形を得る場合、メモリ素子１０３の制御用データＡとデータＤとしては、メモリデータの例として図５に示すものが考えられる。図５に示したメモリデータ例は、制御用データＡとして３ｂｉｔ、データＤとして５ｂｉｔ用意している。この図５に示したメモリデータ例を用いて、パルス発生回路１０１ａ〜１０１ｃから出力される駆動波形Ｗａ〜Ｗｃを発生する、図２に示した回路ブロックの動作について説明する。図４中の数字は、全て１６進数で、図５中の数字は２進数、バイナリーデータで表記している。
【００３２】
アドレス発生回路１０４に外部から垂直同期信号Ｖが入力されると、カウンタ２０６が０クリアされる。アドレス発生回路１０４から出力されるメモリアドレスが変われば、それに応じてメモリ素子１０３の出力も変わる。図４において、アドレス発生回路１０４から出力されるメモリアドレスが００（００００ ００００；上位４ｂｉｔが０、下位４ｂｉｔが０）になると、図５に示したメモリデータ例より、メモリデータはＥ１（１１１０ ０００１；上位４ｂｉｔがＥ、下位４ｂｉｔが１、以下同様）となる。以下、メモリアドレスが変わる度に、メモリデータは、図５に示したメモリデータ例に沿って変わる。
【００３３】
メモリデータがＥ１となると、制御回路１０５のデコーダ２０７へは、メモリデータの上位３ｂｉｔ即ち制御用データＡが入力されるので、７（１１１）が入りデコーダ２０７の出力データ（制御用データＹ）は、図３に示すように８となる。デコーダ２０７の出力データ（制御用データＹ）８は、制御回路１０５のレジスタ２０８のロード信号ＬＤとなっている。さらに、メモリ素子１０３の出力（メモリデータ）の下位１ｂｉｔ（１）は、制御回路１０５のレジスタ２０８にもデータＤとして出力されているので、次のクロックでレジスタ２０８の出力は、１となる。その為、図４に示すように制御回路１０５のＯＲ２０９の出力信号が立ち上がる。この出力信号は、カウンタ２０６のイネーブル信号ＥＮＡになっており、次のクロックよりカウンタ２０６は、カウントアップを開始する。
【００３４】
メモリアドレス０１の時、図５に示すようにメモリデータは１３、図３に示すようにデコーダ２０７の出力データ（制御用データＹ）は１となる。デコーダ２０７の出力データ（制御用データＹ）の１は、レジスタ１０２ａのロード信号ＬＤとなっている。また、メモリ素子１０３のメモリデータの下位５ｂｉｔは、レジスタ１０２ａのデータＤとなっているので、次のクロックでレジスタ１０２ａには、１３（１ ００１１）がセットされる。以下同様にして、メモリアドレスが０２、０３の時、レジスタ１０２ｂ、ｄに各々、１７、１５がセットされる。
【００３５】
メモリアドレス０４の時、メモリデータはＡ１、デコーダ２０７の出力データ（制御用データＹ）は６となる。デコーダ２０７の出力データ（制御用データＹ）の６は、制御回路１０５のレジスタ２１０のロード信号ＬＤとなっている。また、メモリ素子１０３の出力の下位１ｂｉｔ（１）は、制御回路１０５のレジスタ２１０のデータＤともなっており、次のクロックでレジスタ２１０の出力は、１となる。
【００３６】
レジスタ２１０の出力が１となると、パルス発生回路１０１ａ〜１０１ｄにロード信号ＬＤとイネーブル信号ＥＮＡが入力される。パルス発生回路１０１ａ〜１０１ｄにロード信号ＬＤが入力されると、レジスタ２０１ａ〜２０１ｄは、レジスタ１０２ａ〜１０２ｄの値を次のクロックで各々ロードする。イネーブル信号ＥＮＡは、カウンタ２０２の動作と比較器２０３の出力をイネーブルする。よって、パルス発生回路１０１ａ、１０１ｂ、１０１ｄのレジスタ２０１ａ、２０１ｂ、２０１ｄには、各々、１３、１７、１５が入り、カウンタ２０２ａ、２０２ｂ、２０２ｄは、０からクロック入力によって、カウントアップしていく。
【００３７】
メモリアドレス０５、０６の時は、前述の動作と同様にしてレジスタ１０２ａと１０２ｂに、それぞれデータＤ（＝０８、０２）がセットされる。
【００３８】
メモリアドレス０７の時は、前述の動作と同様に、制御回路１０５のデコーダ２０７へは、メモリデータの制御用データＡ即ち上位３ｂｉｔが入力されるので、７（１１１）が入り、デコーダ２０７の出力データ（制御用データＹ）は、図３に示すように８となる。デコーダ２０７の出力データ（制御用データＹ）の８は、制御回路１０５のレジスタ２０８のロード信号ＬＤとなっている。さらに、メモリ素子１０３の出力（メモリデータ）の下位１ｂｉｔ（０）は、制御回路１０５のレジスタ２０８にもデータＤとして出力されているので、次のクロックでレジスタ２０８の出力は、０となる。これにより、制御回路１０５のＯＲ２０９の信号が立ち下がる。その為、次のクロック以降、カウンタ２０６は、カウントアップを行わない。
【００３９】
メモリアドレス０８の時は、前述の動作と同様に、レジスタ１０２ｄへ００がセットされ続ける。
【００４０】
パルス発生回路１０１ａ〜１０１ｄのカウンタ２０２ａ〜２０２ｄは、１クロックずつカウントアップしている。カウンタ２０２ａ〜２０２ｄの値がレジスタ２０１ａ〜２０１ｄにセットされたデータＤの下位４ｂｉｔと同じになったとき、比較器２０３ａ〜２０３ｄに１が出力される。比較器２０３ａ〜２０３ｄの出力は、レジスタ２０１ａ〜２０１ｄのロード信号ＬＤ、カウンタ２０２ａ〜２０２ｄのクリア（ＣＬＲ）信号、レジスタ２０４ａ〜２０４ｄのロード信号ＬＤとなっている。従って、レジスタ２０１ａ〜２０１ｄには、レジスタ１０２ａ〜１０２ｄの値が設定され、カウンタ２０２ａ〜２０２ｄは０クリアされ、レジスタ２０４ａ〜２０４ｄには、レジスタ２０１ａ〜２０１ｄの上位１ｂｉｔが出力される。このように駆動波形Ｗａ〜Ｗｃには、カウンタ２０２ａ〜２０２ｃに設定した値（Ｑ）＋１の幅の信号が出力される。ここで、カウンタ２０２ａ〜２０２ｄの値がレジスタ２０１ａ〜２０１ｄの下位４ｂｉｔと同じになる前に、レジスタ１０２ａ〜１０２ｄを更新できれば、任意の出力とパルス幅を得ることが出来る。
【００４１】
パルス発生回路１０１ｄのレジスタ２０１ｄにデータＤ（＝１５；１ ０１０１）がセットされており、カウンタ２０２ｄのカウント値が該データＤの下位４ｂｉｔ（０１０１）即ち５に一致した時、比較器２０３ｄの出力が１になり、次のクロックでレジスタ２０４ｄの出力が１になる。その時、レジスタ２０１ｄは００，カウンタ２０２ｄも０クリアされているので、引き続き、比較器２０３ｄの出力が１になり、次のクロックでレジスタ２０４ｄの出力が０になる。パルス発生回路１０１ｄの出力は、制御回路１０５のＯＲ２０９につないでいるので、アドレス発生回路１０４のカウンタ２０６のイネーブル信号ＥＮＡが１クロック分入るので、メモリアドレスは一つ増え０９となる。メモリアドレス０９には、メモリデータＥ１が入っているので、前記のように再び動作が始まる。
【００４２】
このようにして、メモリアドレスをコントロールすることにより、不必要な動作を省く事が出来る。
【００４３】
また、カウンタ２０２ａ〜２０２ｄの値がレジスタ２０１ａ〜２０１ｄの下位４ｂｉｔと同じになる前に、レジスタ１０２ａ〜１０２ｄを更新できない場合、同じ値で同じパルス幅を出力することを利用して、パルス発生回路１０１ｄのように、メモリ素子１０３のスケジューリングを行うことが出来る。
【００４４】
また、図４の出力波形では、使用していないが、デコーダ２０７の出力データ（制御用データＹ）の７、すなわち、制御なしを使用して、１クロックあるいは、数クロックのタイミングを取ることも可能である。
【００４５】
本実施の形態に係る駆動波形の発生回路は上記の如く構成されているので、以下に掲げる効果を奏する。
複数個の任意のパルス発生回路をひとまとめに見れば、任意の出力数で任意の波形を出力することが出来る。例えば、プラズマディスプレイでは約６０本位の駆動用信号が必要である。従って、制御用データと変化する点の出力用の値と幅のデータを持つ本実施の形態を用いればメモリ容量は少なくてすむ。
【００４６】
さらには、簡易な回路で構成されているので、プラズマディスプレイや液晶パネル等の平面マトリクスを用いた映像表示機器におけるパネル部分の駆動波形を高速に出力できる。
【００４７】
−第二の実施の形態−
本発明の第二の実施の形態は、その基本的構成は第一の実施の形態に準じるものであるが、同じ波形を繰り返し出力する場合についてさらに工夫している。その構成を図６に示す。図６に示すように、制御回路１０５にダウンカウンタ５０１とＯＲ５０２とＡＮＤ５０３を追加している。
【００４８】
従って、制御回路１０５を用いた本実施の形態における回路例の動作は、次のようになる。ダウンカウンタ５０１は、デコーダ２０７からのダウンカウンタ５０１への選択出力（ＬＤ）によって、繰り返しの回数を設定される。ダウンカウンタ５０１の出力全部は、ＯＲ５０２につながっているので、ダウンカウンタ５０１の出力が０以外の時は、ＯＲ５０２の出力は全て１となる。本実施の形態における駆動波形の発生回路は、ＯＲ５０２の出力が１の時、デコーダ２０７からのＡＮＤ５０３への選択出力（ＥＮＡ）によって、カウンタ２０６へメモリ素子１０３からメモリアドレスデータをロードするのと同時に、ダウンカウンタ５０１の値を減じる。このように、繰り返し回数を設定後、繰り返しループを組むことによって、設定した繰り返し回数＋１回分の繰り返し動作が可能となる。この為、ある波形発生部分のアドレスを任意の回数繰り返すことができる。
【００４９】
また、今まで述べてきた説明では、任意のパルス発生回路１つの出力は１ｂｉｔ、すなわち１本であったが、複数ｂｉｔ持つことによって複数本出力することも可能である。この場合、複数ｂｉｔのどれか１本が変わる場合、残り全てのｂｉｔ分のデータを持つ必要がある。
【００５０】
さらに、制御回路１０５のデコーダ２０７の出力は、パルス発生回路等の回路ブロックに１本ずつ結線しているが、デコード信号を拡張してある時だけ、複数のパルス発生回路等の回路ブロックに同じ値を入れるということも可能である。
【００５１】
なお、本実施の形態においては、本発明はそれに限定されず、本発明を適用する上で好適な形態に適用することができる。
【００５２】
また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。
【００５３】
なお、各図において、同一構成要素には同一符号を付している。
【００５４】
【発明の効果】
本発明は以上のように構成されているので、プラズマディスプレイや液晶パネル等のフラットディスプレイにおける駆動波形の発生回路を、高速でしかもメモリ容量を少なく実現し得るという効果を奏する。
【図面の簡単な説明】
【図１】本発明における駆動波形の発生回路の第一の実施の形態の基本構成を表す電気回路のブロック図である。
【図２】図１に示した駆動波形の発生回路の詳細な構成を表す電気回路のブロック図である。
【図３】図２に示したデコーダ２０７の入出力の真理値を表す図である。
【図４】図２に示した駆動波形の発生回路のタイミングチャートである。
【図５】図２に示したメモリ素子１０３の入出力の真理値を表す図である。
【図６】本発明における駆動波形の発生回路の第二の実施の形態の詳細な構成を表す電気回路のブロック図である。
【図７】従来技術を表す電子回路のブロック図である。
【符号の説明】
１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ パルス発生回路
１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ レジスタ
１０３ メモリ素子
１０４ アドレス発生回路
１０５ 制御回路
２０１ａ，２０１ｂ，２０１ｃ，２０１ｄ レジスタ
２０２ａ，２０２ｂ，２０２ｃ，２０２ｄ カウンタ
２０３ａ，２０３ｂ，２０３ｃ，２０３ｄ 比較器
２０４ａ，２０４ｂ，２０４ｃ，２０４ｄ レジスタ
２０５ メモリ
２０６ カウンタ
２０７ デコーダ
２０８ レジスタ
２０９ ＯＲ
２１０ レジスタ
５０１ ダウンカウンタ
５０２ ＯＲ
５０３ ＡＮＤ
６０１ 波形ＲＯＭ制御手段
６０２ 波形ＲＯＭ
６０３ フラットパネル
ＬＤ ロード信号
Ａ 制御用データ（３ｂｉｔ）
Ｄ データ
ＥＮＡ イネーブル信号
Ｙ 制御用データ（８ｂｉｔ）
Ｖ 垂直同期信号
Ｗａ〜Ｗｃ 駆動波形

Claims (11)

1. ディスプレイの駆動波形の発生回路であって、
   同期信号に応じてカウント動作を開始し、該カウント動作に対応したメモリアドレスを生成して出力するアドレス発生手段と、
   前記アドレス発生手段が出力した前記メモリアドレスに対応したメモリ内容を出力するメモリ手段と、
   前記メモリ手段から出力された前記メモリ内容に応じて駆動波形を発生する手段とを備えた駆動波形の発生回路において、
   前記駆動波形を発生する手段は単一のディスプレイに複数個の駆動波形を発生する手段と、
   前記メモリ手段から出力された前記メモリ内容に応じて前記アドレス発生手段及び前記複数個の駆動波形を発生する手段を制御する制御手段とを備えて、
   前記メモリ手段の前記メモリ内容が、駆動波形の出力幅及び出力値を表すデータと制御用データとを持つことを特徴とする駆動波形の発生回路。
2. 前記メモリ内容のうち前記制御用データは、
   前記メモリ手段から出力された前記駆動波形の出力幅及び出力値を表すデータを前記駆動波形を発生する手段の第一のレジスタに記憶することを指示するデータと、
   前記駆動波形の出力を前記アドレス発生手段の制御に用いることを指示するデータと、
   前記駆動波形の出力許可を指示するデータと、
   前記駆動波形の任意の部分を繰り返し用いることを指示するデータとの、
   少なくとも一つを含むことを特徴とする請求項１に記載の駆動波形の発生回路。
3. 前記駆動波形を発生する手段は少なくとも一つのパルス発生器を有し、
   前記パルス発生器は、
   前記メモリ手段から出力された前記メモリ内容の少なくとも一部を一時的に格納し出力指示に応じて出力する前記第一のレジスタと、
   前記第一のレジスタの出力の指示する駆動波形の出力幅及び出力値を保持する第二のレジスタと、
   パルス出力をカウントするカウンタと、
   前記第二のレジスタの出力する駆動波形出力幅と前記カウンタの出力とを比較し駆動波形出力を指示する信号を出力する比較器と、
   前記第二のレジスタの出力する駆動波形出力値と前記比較器の出力する駆動波形出力指示信号とにより駆動波形を生成して保持する手段とを有する
   ことを特徴とする請求項１又は２に記載の駆動波形の発生回路。
4. 前記制御手段は、
   前記制御用データのうち前記メモリ手段から出力された前記メモリ内容の行き先を示すデータをデコードするデコーダと、
   デコードされた前記データを一時的に格納する制御用レジスタと、
   前記制御用データに応じて前記アドレス発生手段の前記カウント動作を制御するアドレス制御手段とを有する
   ことを特徴とする請求項１〜３のいずれかに記載の駆動波形の発生回路。
5. 前記アドレス制御手段は、
   前記メモリ内容を一時的に格納するアドレス制御用レジスタと、
   前記アドレス制御用レジスタの出力と前記駆動波形を発生する手段の出力とを入力して前記アドレス発生手段を制御するゲート手段とを有する
   ことを特徴とする請求項４に記載の駆動波形の発生回路。
6. 前記制御手段は、前記デコーダからの選択出力により前記メモリアドレスの繰り返しの回数を設定され、出力は前記ゲート手段の入力に加えられるダウンカウンタを備えることを特徴とする請求項１〜５のいずれかに記載の駆動波形の発生回路。
7. 請求項１〜６に記載の駆動波形の発生回路を備えた集積回路。
8. 請求項１〜６に記載の駆動波形の発生回路を備えた電子回路基盤。
9. ディスプレイの駆動波形の発生方法であって、
   同期信号に応じてカウント動作を開始し、
   該カウント動作に対応したメモリアドレスを生成して出力し、
   前記出力されたメモリアドレスに対応したメモリ内容をメモリ手段から出力し、
   前記メモリ内容は駆動波形の出力幅及び出力値を表すデータと制御用データとを持つようにされ、
   単一のディスプレイに複数個の駆動波形を発生する手段を備えて前記メモリ手段から出力された前記メモリ内容のうち少なくとも駆動波形の出力幅及び出力値を表すデータに応じて駆動波形を発生するとともに、
   前記メモリ手段から出力された前記メモリ内容のうち少なくとも前記制御用データに応じて前記アドレス発生と前記複数個の駆動波形を発生する手段での駆動波形発生とを制御する
   ことを特徴とする駆動波形の発生方法。
10. 前記制御用データをデコードし、
    その選択出力により前記メモリアドレスの繰り返しの回数を設定し、
    該繰り返しの回数に応じて前記カウント動作を制御する
    ことを特徴とする請求項９に記載の駆動波形の発生方法。
11. 請求項９又は１０に記載の駆動波形の発生方法を用いることを特徴とする駆動波形の発生回路。

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