JP3630587B2

JP3630587B2 - Video editing method and apparatus

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Publication number: JP3630587B2
Application number: JP17744199A
Authority: JP
Inventors: 信二 ▲濱▼井
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1999-06-23
Filing date: 1999-06-23
Publication date: 2005-03-16
Anticipated expiration: 2019-06-23
Also published as: JP2001008162A

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタル映像データの編集を行う映像編集装置及びその方法に関し、特に複数の素材データをコンピュータ上で編集処理するノンリニア編集に好適な映像編集装置及びその方法に関する。
【０００２】
【従来の技術】
近年、映像データの拡大や縮小等の画像処理を行い、その編集を行う映像編集装置が開発されている。このような映像編集装置では、映像信号をデジタル映像データに変換し、このデジタル映像データに対してフィルタリング等の画像処理を実施して拡大や縮小等の編集を行っていた。
【０００３】
以下、従来の映像編集装置について図２６を参照しつつ説明する。図２６は従来の映像編集装置の構成を示すブロック図である。図２６において、映像編集装置に入力されたデジタル映像データは、ＹＣ抽出回路２０２において輝度信号サンプル（以下、Ｙサンプルと記す）と二つの色差信号サンプル（以下、ＣＲサンプル、ＣＢサンプルと記す）に分解される。分解されたＹサンプルは２つのラインバッファ２０３、２０３でそれぞれ順に１ラインずつ遅延される。元のＹサンプルと１ライン遅延されたＹサンプルと２ライン遅延されたＹサンプルは、垂直フィルタ２０４に入力され、垂直方向の圧縮や伸張等の処理が行われる。
【０００４】
同様に、ＣＲサンプルとＣＢサンプルについてもそれぞれ２つのラインバッファ２０３、２０３と垂直フィルタ２０４により垂直方向の圧縮や伸張等の処理が実施される。
垂直フィルタ２０４から出力されたＹサンプル、ＣＲサンプル及びＣＢサンプルは、各水平フィルタ２０５に入力され、それぞれにおいて水平方向の圧縮や伸張の処理が行われる。各水平フィルタ２０５からの出力は、ＹＣ組立回路２０６に入力され、デジタル映像信号に組み立てられて出力される。
【０００５】
従来の映像編集装置において、デジタル映像データはライン単位でデータ伝送が行われている。このため、従来の映像編集装置では、ライン単位の処理、例えば水平方向のシフト、圧縮あるいは伸張の処理は実現可能であった。しかし、従来の映像編集装置は、垂直方向の垂直フィルタ２０４のタップ数が少ないため、垂直方向の圧縮や伸張に対して十分な映像の品質を維持することができなかった。
また、ラインバッファの段数を多くすることにより実質的に垂直フィルタのタップ数を多くして、映像の品質を向上させることは可能であるが、その場合にはラインフィルタの規模が大きくなり製造コストが高くなるという問題があった。また、この従来の映像編集装置では、垂直方向に関しては圧縮や伸張の処理だけであり、画像のシフト等の処理を行うためには、さらにその処理を行うための装置を追加して接続する必要があった。
【０００６】
次に、上記と異なる構成の従来の映像編集装置について図２７を参照しつつ説明する。図２７は画像メモリを用いた従来の映像編集装置を示すブロック図である。図２７において、この映像編集装置に入力されたデジタル映像データは、ダイナミックラムで構成されたメモリ２２０に一旦蓄積される。編集回路２２１は、垂直フィルタ、水平フィルタ、垂直シフタ、水平シフタ等の画像処理回路を有しており、アドレス制御回路２２３に指示してメモリ２２０に蓄積されているデジタル映像データのサンプルを読み出し処理するよう構成されている。
例えば、編集回路２２１が水平方向の処理を行う場合には、編集回路２２１はメモリ２２０に蓄積された各サンプルを水平方向に読み出すようアドレス制御回路２２３に指示する。指示を受けたアドレス制御回路２２３は、蓄積されたサンプルを水平方向に読み出すようメモリ２２０のアドレスを制御する。編集回路２２１はメモリ２２０の出力したサンプルに対してフィルタリング等の処理を行い、再びメモリ２２０に書き込む。この時、メモリ２２０には、入力されたデジタル映像データの順番に各サンプルが蓄積されていく。
【０００７】
一般的なダイナミックラムは、メモリセルがロー、カラムからなる２次元構造となっており、同一ローアドレスに対するアクセスは高速であるが、異なるカラムアドレスに対するアクセスは低速である。
図２８は、デジタル映像データのメモリ２２０へマッピングした例である。図２８において、この例のデジタル映像データは、４８０ライン、７２０カラムの映像データを持っている。１つのローアドレスに１ラインのサンプルがマッピングされている。
この場合、１ラインの読み出しあるいは書き込みは、連続的に行うことが可能である。すなわち、７２０サンプルの読み出しは、オーバヘッドの読み出しを含め７２２クロックで行うことが可能である。ここでは、オーバヘッドの読み出しがプリチャージ及びローアドレスの指定が１クロックでできるものとする。
【０００８】
上記のメモリ２２０に対して垂直方向の処理を行うために、同一カラムのサンプルを連続的に読み出そうとすると、それぞれのラインのサンプルのローアドレスが全て異なるため連続的な読み出しを行うことができなかった。１サンプルを読み出すためには、オーバヘッドを含めて３クロックが必要である。従って、１フレーム分（４８０ライン、７２０カラム）のサンプルをメモリ２２０から全て読み出し、さらに書き込む為には下記式（１）に示すクロック数を必要とした。
【０００９】
７２０×４８０×３＝１０３６８００（クロック）（１）
【００１０】
動画のデジタル映像データとすると１秒間に３０フレームの読み出しが必要であるため、メモリのクロックとしては３０ＭＨｚ以上が必要であり、従来の画像編集装置においてデジタル映像データを処理することは、通常のデジタル映像信号の入出力クロックである２７ＭＨｚでは対応できなかった。その結果、このような映像の編集を行うためには、高速なメモリと、クロックレート変換回路が必要となり、装置の構成が大型となり、装置が高価になるという問題があった。
【００１１】
【発明が解決しようとする課題】
以上説明したように、図２６に示した従来の映像編集装置では、垂直方向の圧縮、伸張の際の画像の品質が低いという問題があり、この画像の品質を高めるためには多くのラインバッファが必要となり規模が大きくなり、製造コストが高くなるという問題があった。
また、画像メモリを用いて編集を行う図２７に示した従来の映像編集装置では、メモリへのアクセスが遅く、動画の編集を行うためには高速のメモリが必要であるという問題があった。
本発明の目的は、装置の規模を大きくすることなく通常の画像メモリを用いて、垂直方向の圧縮や伸張の際の画像の品質を高めることができる映像編集装置及び映像編集方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明に係る映像編集方法は、デジタル映像データを編集する映像編集方法であり、
デジタル映像デ−タの１フレームの画面を複数のサブ画面に分割する工程、
メモリのアドレスを上位アドレスであるローアドレスと下位アドレスであるカラムアドレスに分け、前記１フレームにおける同一のサブ画面のデジタル映像データを前記メモリの同一ローアドレスに蓄積する工程、
前記ローアドレスと前記カラムアドレスを用いて前記メモリのデジタル映像データにアクセスする工程を有する。
上記の映像編集方法によれば、通常のクロック数のメモリを用いて、高精細モードのデジタル映像データを書き込んだり、読み出したりすることができる。
【００１４】
さらに、他の観点による発明に係る映像編集方法は、デジタル映像データのサンプル毎で輝度信号サンプルと２つの色差信号サンプルに分割され、ライン毎に多重されて輝度信号ストリーム（以下、Ｙストリームと記す）と２つの色差信号ストリーム（ＣＲストリーム、ＣＢストリームと記す）のそれぞれを形成する分割工程、
前記Ｙストリームをライン毎に編集したＹ１サンプルにより構成されたＹ１ストリームを形成する第１の編集工程、
前記ＣＲストリームをライン毎に編集したＣＲ１サンプルにより構成されたＣＲ１ストリームを形成する第２の編集工程、
前記ＣＢストリームをライン毎に編集したＣＢ１サンプルにより構成されたＣＢ１ストリームを形成する第３の編集工程、
前記Ｙ１ストリームと前記ＣＲ１ストリームと前記ＣＢ１ストリームをメモリに蓄積する第１の蓄積工程、
前記第１の蓄積工程において出力された同一カラムアドレスのＹ１サンプルにより構成されたＹ１’ストリームをカラムアドレス毎に編集して、Ｙ２サンプルにより構成されたＹ２ストリームを形成する第４の編集工程、
前記第１の蓄積工程において出力された同一カラムアドレスのＣＲ１サンプルにより構成されたＣＲ１’ストリームをカラムアドレス毎に編集して、ＣＲ２サンプルにより構成されたＣＲ２ストリームを形成する第５の編集工程、
前記第１の蓄積工程において出力された同一カラムアドレスのＣＢ１サンプルにより構成されたＣＢ１’ストリームをカラムアドレス毎に編集して、ＣＢ２サンプルにより構成されたＣＢ２ストリームを形成する第６の編集工程、
前記Ｙ２ストリームと前記ＣＲ２ストリームと前記ＣＢ２ストリームをメモリに蓄積する第２の蓄積工程、及び
前記第２の蓄積工程において出力された同一ラインのＹ２サンプルにより構成されたＹ２’ストリームとＣＲ２サンプルにより構成されたＣＲ２’ストリームとＣＢ２サンプルにより構成されたＣＢ２’ストリームが入力され、サンプル毎に前記Ｙ２サンプルと前記ＣＲ２サンプルと前記ＣＢ２サンプルを多重して出力する組立工程を有する。
上記の映像編集方法によれば、通常のクロック数のメモリを用いて、高精細モードの画像データを書き込んだり、読み出したりすることができ、その結果、垂直方向の圧縮や伸張の際の画像の品質の高い画像メモリを用いた映像編集装置を通常のメモリを用いて実現することが可能となる。
【００１５】
本発明に係る映像編集装置は、デジタル映像データを編集する映像編集装置であり、
デジタル映像デ−タの１フレームの画面を複数のサブ画面に分割する分割回路と、
メモリのアドレスを上位アドレスであるローアドレスと下位アドレスであるカラムアドレスに分け、前記１フレームにおける同一のサブ画面のデジタル映像データを前記メモリの同一ローアドレスに蓄積する蓄積回路を具備し
前記蓄積回路において前記ローアドレスと前記カラムアドレスを用いて前記メモリのデジタル映像データにアクセスするよう構成されている。
上記構成の映像編集装置によれば、通常のクロック数のメモリを用いて、高精細モードの動画のデジタル映像データを書き込んだり、読み出したりすることができる。
【００１７】
さらに、他の観点による発明に係る映像編集装置は、デジタル映像データのサンプル毎で輝度信号サンプルと２つの色差信号サンプルに分割され、ライン毎に多重されて輝度信号ストリーム（以下、Ｙストリームと記す）と２つの色差信号ストリーム（ＣＲストリーム、ＣＢストリームと記す）のそれぞれを形成する分割回路、
前記Ｙストリームをライン毎に編集したＹ１サンプルにより構成されたＹ１ストリームを形成する第１の編集回路、
前記ＣＲストリームをライン毎に編集したＣＲ１サンプルにより構成されたＣＲ１ストリームを形成する第２の編集回路、
前記ＣＢストリームをライン毎に編集したＣＢ１サンプルにより構成されたＣＢ１ストリームを形成する第３の編集回路、
前記Ｙ１ストリームと前記ＣＲ１ストリームと前記ＣＢ１ストリームをメモリに蓄積する第１の蓄積回路、
前記第１の蓄積回路から出力された同一カラムアドレスのＹ１サンプルにより構成されたＹ１’ストリームをカラムアドレス毎に編集して、Ｙ２サンプルにより構成されたＹ２ストリームを形成する第４の編集回路、
前記第１の蓄積回路から出力された同一カラムアドレスのＣＲ１サンプルにより構成されたＣＲ１’ストリームをカラムアドレス毎に編集して、ＣＲ２サンプルにより構成されたＣＲ２ストリームを形成する第５の編集回路、
前記第１の蓄積回路から出力された同一カラムアドレスのＣＢ１サンプルにより構成されたＣＢ１’ストリームをカラムアドレス毎に編集して、ＣＢ２サンプルにより構成されたＣＢ２ストリームを形成する第６の編集回路、
前記Ｙ２ストリームと前記ＣＲ２ストリームと前記ＣＢ２ストリームをメモリに蓄積する第２の蓄積回路、及び
前記第２の蓄積回路から出力された同一ラインのＹ２サンプルにより構成されたＹ２’ストリームとＣＲ２サンプルにより構成されたＣＲ２’ストリームとＣＢ２サンプルにより構成されたＣＢ２’ストリームが入力され、サンプル毎に前記Ｙ２サンプルと前記ＣＲ２サンプルと前記ＣＢ２サンプルを多重して出力する組立回路を具備する。
上記の映像編集装置によれば、通常のクロック数のメモリを用いて、高精細モードの画像データを書き込んだり、読み出したりすることができる。その結果、垂直方向の圧縮や伸張の際の画像の品質の高い通常の画像メモリを用いた安価な映像編集装置が実現できる。
【００１８】
【発明の実施の形態】
以下、本発明に係る映像編集装置の好適な実施例について添付の図面を参照しつつ説明する。
【００１９】
《実施例１》
本発明に係る実施例１の映像編集装置について図１から図７を参照しつつ説明する。図１は、実施例１の映像編集装置の構成を示すブロック図である。
なお、実施例１において、外部より入力されるデジタル映像データのフォーマットは、ＳＭＰＴＥ１２５Ｍに規定されているものとする。ＳＭＰＴＥ１２５Ｍは、ＣＣＩＲＲｅｃｏｍｅｎｄａｔｉｏｎ６０１に従ったデジタル映像データを伝送するフォーマットである。
【００２０】
図２は、ＳＭＰＴＥ１２５Ｍのデジタル映像データの構成を示す図である。
図２に示すように、このフォーマットの１フレームの映像は、２つのフィールド２１とフィールド２２から構成されている。フィールド２１の輝度信号（以下、Ｙサンプルと記す）は、２３２本のラインで走査され、各ラインは８５８ピクセルの画素にサンプリングされる。また、フィールド２１の２つの色差信号（ＣＲサンプルとＣＢサンプルと記す）は、同様に２３２本のラインで走査され、各ラインは４２９ピクセルの画素にサンプリングされる。
【００２１】
フィールド２１と同様に、フィールド２２のＹサンプルは、２３３本のラインで走査され、各ラインは８５８ピクセルの画素にサンプリングされる。また、フィールド２２のＣＲサンプルとＣＢサンプルは、同様に２３３本のラインで走査され、各ラインは４２９ピクセルの画素にサンプリングされる。
１フレームのデジタル映像データは、フィールド順に、かつライン順に順次伝送される。１ラインの各サンプルは、ＣＢサンプル、Ｙサンプル、ＣＲサンプル、Ｙサンプルの順に伝送される。１ライン中の各サンプルは、有効画素と水平帰線中のサンプルとに分けられる。１ライン中の最初の有効画素の直前には、ＳＡＶ信号（ＳｔａｒｔｏｆＡｃｔｉｖｅＶｉｄｅｏＳｉｇｎａｌ）が配置され、最後の有効画素サンプルの直後にはＥＡＶ信号（ＥｎｄｏｆＡｃｔｉｖｅｖｉｄｅｏＳｉｇｎａｌ）が配置される。
【００２２】
図１において、ＹＣ抽出回路１は、入力されたデジタル映像データをＹサンプル、ＣＲサンプル、ＣＢサンプルに分割して、有効画素のＹサンプルをメモリ２に出力し、有効画素のＣＲサンプルをメモリ３に出力し、有効画素のＣＢサンプルをメモリ４に出力する。この時、ＹＣ抽出回路１は、各サンプルを入力されたデジタル映像データにおけるサンプルの順番を保ったまま各メモリ２、３、４に出力する。
【００２３】
図３は、実施例１の映像編集装置におけるメモリ２のメモリマップを示す図である。ここで、メモリ２は、アドレスを上位アドレスであるローアドレスと、下位アドレスであるカラムアドレスに分割して入力するいわゆるダイナミックラムで構成されている。カラムアドレス空間として１０ビット、ローアドレス空間として１０ビットを有している。
図３において、ローアドレス０のカラムアドレス０から８９９までの９００個のデータをブロック０（Ｂ０００）とする。以下、ローアドレス１からローアドレス３８３までのカラムアドレス０から８９９までの９００個の各データをブロック１（Ｂ００１）からブロック３８３（Ｂ３８３）とする。これらブロック０からブロック３８３までをバンク０とする。
同様に、次のローアドレス５１２のカラムアドレス０から８９９までの９００個のデータをブロック０（Ｂ０００）とする。以下、ローアドレス５１３からローアドレス８９５までのカラムアドレス０から８９９までの９００個の各データをブロック１（Ｂ００１）からブロック３８３（Ｂ３８３）とする。これらのローアドレス５１２からのブロック０からブロック３８３まではバンク１とする。
【００２４】
図４は、実施例１の映像編集装置のＹＣ抽出回路１における１フレームのデジタル映像データの有効画素の分割状態を示す図である。実施例１のＹＣ抽出回路１は、１ラインの有効画素７２０ピクセルである７２０サンプルを２４のブロックに分割し、有効ラインの４８０ラインである４８０サンプルを１６のブロックに分割する。
図４に示すように、分割された各ブロックには、図中の左から右へ、さらに上から下へ順に番号を付与する。図４において、左上のブロックがブロック０（Ｂ０００）、右上のブロックがブロック２３（Ｂ０２３）、左下のブロックがブロック３６０（Ｂ３６０）、右下のブロックがブロック３８３（Ｂ３８３）である。このように分割された画面上の各ブロックのＹサンプルは、メモリ２における対応するブロックに蓄積される。
【００２５】
図５は、分割された１つのブロックの構成を示す図である。図５の（１）は１つのブロックを示しており、図５の（２）は１つのブロックの構成を示している。図５に示すように、分割された１ブロックは９００個（３０サンプル×３０ライン）のサンプルで構成され、それぞれのサンプルＰに番号を付与する。
図５に示すように、１つのブロックはたて縦３０ライン、横３０サンプルから構成されており、例えばサンプルＰ（ｍ、ｙ、ｘ）は、ブロックｍのラインｘ、サンプルｙを示す。ここで、ラインｘはブロックにおける上から数えたライン番号であり、サンプルｙは、ブロックにおける左から数えたサンプル番号である。
【００２６】
図６は、図４に示した分割されたブロックｍ（Ｂｍ）の各サンプルの実施例１の映像編集装置におけるメモリ２でのメモリマップを示す図である。図６に示すように、分割されたブロックｍのサンプルは全てメモリ２のローアドレスｍにマッピングされる。
カラムアドレスは、０から８９９を使用し、０を画面の左上のサンプルに、さらに水平方向に順にサンプルを割り当て、１ラインの割り当ての後、１ライン下のラインに順次割り当てていく。
ＣＲサンプルを蓄積するメモリ３、ＣＢサンプルを蓄積するメモリ４においても、それぞれのメモリマッピングは同様に行われる。但し、ＣＲサンプル及びＣＢサンプルは、１ラインのサンプル数がＹサンプルの半分の３６０サンプルであるため、画面の横方向のブロック数はそれぞれ１２とする。
【００２７】
Ｙサンプルのデジタル映像データはメモリ２から読み出され、編集回路５に入力される。編集回路５では、入力されたＹサンプルのデータ列に対してフィルタリング、シフト等の画像処理を行い、メモリ８に出力する。
この時、編集回路５において行う編集がラインに対する処理、例えば画面の水平方向の圧縮や伸張であれば、アドレス制御回路１１は、各ラインのＹサンプルのアドレスを順次メモリ２に出力し、同時に出力イネーブル信号をアクティブにする。
その結果、メモリ２は各ラインのＹサンプルを出力する。編集回路５は、メモリ２の出力したライン毎のＹサンプルに対して圧縮、伸張あるいはシフト等の画像処理を行い、メモリ８に出力する。
アドレス制御回路１１は、編集回路５が出力した編集後のＹサンプルをメモリ８に記録するようメモリ８のアドレス及び書き込みイネーブル信号を制御する。
【００２８】
編集回路５において行う編集が画面のカラムに対する処理、例えば画面の垂直方向の圧縮や伸張であれば、アドレス制御回路１１は、画面上の各カラムのＹサンプルのアドレスを順次メモリ２に出力し、同時に出力イネーブル信号をアクティブにする。
その結果、メモリ２は、各カラムのＹサンプルを順次出力する。編集回路５は、メモリ２の出力したカラム毎のＹサンプルに対して圧縮、伸張あるいはシフト等の画像処理を行い、メモリ８に出力する。アドレス制御回路１１は、編集回路５が出力した編集後のＹサンプルをメモリ８に記録するようメモリ８のアドレス及び書き込みイネーブル信号を制御する。
【００２９】
編集回路５において行う編集が画面のシフト処理であれば、アドレス制御回路１１は、画面上の各Ｙサンプルのアドレスの読み出し開始位置をシフトすべき画面位置から行う。編集回路５は、Ｙサンプルが存在しない画面位置のデータを生成し、シフトされたＹサンプルとともにメモリ８に出力する。
編集回路５で行う編集が画面の回転であれば、アドレス制御回路１１は、メモリ２から与えられた回転角度に従ってＹサンプルを読み出すようメモリ２のアドレスを制御する。編集回路５は入力されたＹサンプルに対してフィルタリング等の処理を行いメモリ８に出力する。
なお、これらのＹサンプルの圧縮、伸張、シフト、回転等の処理は複合して処理することが可能である。
【００３０】
同様に、メモリ３に蓄積されたＣＲサンプルに対して、アドレス制御回路１１がメモリ３のアドレスと読み出しイネーブル信号の制御を行っている。編集回路６は、メモリ３からＣＲサンプルを読み出し、編集回路６において編集する。さらに、アドレス制御回路１１がメモリ９のアドレスと書き込みイネーブル信号を制御することにより、編集回路６において編集したＣＲサンプルは、メモリ９に書き込まれ、ＣＲサンプルの圧縮、伸張、シフト、回転等の編集処理が行われる。
同様に、メモリ４に蓄積されたＣＢサンプルに対して、アドレス制御回路１１がメモリ４のアドレスと読み出しイネーブル信号の制御を行っている。編集回路７は、メモリ４からＣＢサンプルを読み出し、編集回路７において編集する。さらに、アドレス制御回路１１がメモリ１０のアドレスと書き込みイネーブル信号を制御することにより、編集回路７において編集したＣＢサンプルをメモリ１０に書き込むことにより、ＣＢサンプルの圧縮、伸張、シフト、回転等の編集処理が行われる。
【００３１】
アドレス制御回路１１は、各メモリ８、９、１０のアドレスと読み出しイネーブル信号を制御することにより、各メモリ８、９、１０からサンプルを読み出し、ＹＣ組立回路１２へ出力する。ＹＣ組立回路１２は、入力された各サンプルをデジタル映像信号に組立てて出力する。
以上の説明のように、実施例１の映像編集装置によれば、入力されたデジタル映像データを編集して、デジタル映像信号として出力することが可能である。
【００３２】
ＳＭＰＴＥ１２５Ｍのフォーマットにおいて、１フレームのデータは５２５ラインのデータから構成され、１ラインのデータは８５８サンプルからなる。但し、ＣＲサンプル及びＣＢサンプルは、サンプリング周波数がＹサンプルの周波数の半分であるため、１フレームのデータ総量は、９００９００サンプルとなる。
従って、実施例１の映像編集装置におけるメモリ２、３、４、８、９、１０は、少なくとも９００９００サンプルのデータの書き込みと読み出しを１フレーム期間（３３．３７ｍｓ）に行う必要がある。また、各データは２７ＭＨｚのデータクロックで伝送されているため、全体のシステムを２７ＭＨｚで動作させることが同期化の点から求められる。
【００３３】
メモリ２へのデータの書き込みは、１ラインあたり２４のブロックに分割して行われる。１つのブロックには３０サンプルが含まれており、１つのブロックの書き込みには３２クロックかかる。
図７は、実施例１の映像編集装置におけるＹサンプルのメモリ２へのデータ書き込みのタイミングチャートである。図７において、ライン０のデータの書き込みは、２４個のブロックに分割されて行われ、１個のブロックには３０サンプルが含まれる。
以下、メモリ２に対するＹサンプルの書き込みについて説明する。図７に示すように、まず、メモリ２のローアドレスイネーブル信号（以下、ＲｏｗＡｄｄｒｅｓｓＥｎａｂｌｅＳｉｇｎａｌ：ＲＡＳと記す）を立ち下げＬにする。ＲＡＳをＬにしたタイミングで、アドレスにローアドレス２１を出力する。図７におけるアドレスの０はブロック０を記録するローアドレスである。
【００３４】
その後、カラムアドレスイネーブル信号（以下、ＣｏｌｕｍｎＡｄｄｒｅｓｓＥｎａｂｌｅＳｉｇｎａｌ：ＣＡＳと記す）をクロック毎に立ち下げてＬとする。ＣＡＳをＬにしたタイミングでアドレスにカラムアドレス２２の０〜２９までを順次出力する。アドレスにおける０〜２９は、最初の３０サンプルを記録するカラムアドレスである。アドレスにカラムアドレスを入力するタイミングで、Ｙサンプルをメモリ２に入力して記録する。最後のＣＡＳであるアドレス２９のＹサンプルを入力した後にＲＡＳを立ち上げてＨとするため、１つのブロックの３０サンプルの書き込みには３２クロックが必要である。また、１ラインは２４ブロックを有するため、１ラインのＹサンプルの書き込みには７６８クロックが必要となる。また、１フレームは４８０ラインからなるため、１フレームの書き込みには３６８６４０クロックが必要となる。
【００３５】
次に、上記のようにメモり２にＹサンプルの書き込みにおける、ラインｍの書き込みについて考察すると、ｎ番目に入力されるローアドレスＲＡｎは、下記式（２）で表される。
【００３６】
ＲＡｎ＝ｍ／３０＋ｎ（２）
【００３７】
以後「／」は、整数除算（小数点以下切り捨て）を示す。また、ラインｍの書き込みのｎ番目のブロックの書き込みのｐ番目に入力されるカラムアドレスＣＡｍｐは下記式（３）で表される。
【００３８】
ＣＡｍｐ＝ｍｍｏｄ３０ × ３０＋ｐ（３）
【００３９】
式（３）において、ｍｍｏｄ３０は、ｍを３０で割った剰余を示し、以下の式においても同様の意味を示す。
次に、メモリ２に蓄積されたＹサンプルをカラム毎に垂直方向に読み出す場合のタイミングについて説明する。
カラム０の読み出しは、１６個のブロックに分割されたライン毎に行われる。１個のブロックには３０サンプルが含まれている。
まず、メモリ２のＲＡＳを立ち下げてＬにする。ＲＡＳをＬにしたタイミングで、アドレスにローアドレス２１を出力する。図７におけるアドレスの０はブロック０を読み出すローアドレスを示す。その後、ＣＡＳをクロック毎に立ち下げてＬとする。そのタイミングでアドレスにカラムアドレス２２を出力する。ＣＡＳをＬとした後メモリ２から該当するアドレスのデータが出力される。最後にＲＡＳを立ち上げてＨとするため、３０サンプルの読み出しには３２クロックが必要である。１ラインは１６ブロックを有するため、１ラインの読み出しには５１２クロックが必要となる。また、１フレームは７２０カラムからなるため、１フレームの読み出しには３６８６４０クロックが必要となる。
【００４０】
次に、上記のようにメモり２からＹサンプルの読み出しにおいて、カラムｍの読み出しについて考察すると、ｎ番目に入力するローアドレスＲＡｎは、下記式（４）で表される。
【００４１】
ＲＡｎ＝ｍｍｏｄ３０＋ｎ × ３０（４）
【００４２】
カラムｍの読み出しのｎ番目のブロック読み出しのｐ番目に入力するカラムアドレスＣＡｍｐは、下記式（５）で表される。
【００４３】
ＣＡｍｐ＝ｍｍｏｄ３０＋ｐ × ３０（５）
【００４４】
上記のように、実施例１の映像編集装置において、１フレームの書き込みと読み出しには、７３７２８０クロックを要する。このクロック数は、２７ＭＨｚのデータクロックで動作させるシステムの１フレーム期間のクロック数９００９００より少ないため、実施例１の映像編集装置はシステムとして成り立つ。
次に、ライン毎の水平方向の読み出しについて説明する。ライン毎の水平方向の読み出しは、ライン毎の書き込みと同一タイミングで行われる。この読み出し動作は、前述の書き込み動作において行ったサンプルをメモリ２に書き込む動作のかわりにサンプルをメモリ２から読み出すよう動作する。この時にメモリ２に出力するアドレスは、書き込みの場合と同様に前述の式（２）及び式（３）に従う。
この時の所要クロック数は、書き込み時と同じく３６８６４０クロックであるため、ライン毎に水平方向に読み出しても十分１フレーム期間内に書き込み及び読み出しを行うことが可能である。
【００４５】
また、メモリ８に関しては、編集回路５がライン毎に書き込む場合とカラム毎に書き込む場合があるが、どちらも、メモリ２に関するライン毎に読み出しとカラム毎に書き込む場合と同じタイミングである。また、メモリ８からＹＣ組立回路１２に出力する際には、ライン毎に読み出すが、この場合もまたメモリ８のライン毎に読み出す場合と同じタイミングである。従って、メモリ８に関しても、２７ＭＨｚのクロック周波数で動作することができる。
ＣＲサンプルを処理するメモリ３、編集回路６、メモリ９、及びＣＢサンプルを処理するメモリ４、編集回路７、メモリ１０については、ライン方向のサンプル数がメモリ２に比較して半分の３６０サンプルである他は、前述のメモリ２、編集回路５、及びメモリ８と同様に処理される。
【００４６】
ＹＣ組立回路１２は、入力されたＹサンプル、ＣＲサンプル、ＣＢサンプルをデジタル映像データとして出力する。その際、必要となる水平ブランキング、垂直ブランキングの各信号を生成して、各信号の同期を取って、図２に示すタイミングで出力される。
以上のように、実施例１の映像編集装置によれば、デジタル映像データのメモリへの入出力のクロック周波数と同じ２７ＭＨｚで動作することが可能な画像編集装置を構築できる。
【００４７】
《実施例２》
以下、本発明に係る実施例２の映像編集装置について図８から図２５を参照しつつ説明する。図８は、実施例２の映像編集装置の構成を示すブロック図である。
図８において、実施例２の映像編集装置は、入力されるデジタル映像データからスタート信号を生成するスタート検出回路１０１と、スタート信号に従ってデジタル映像データをＹサンプル、ＣＲサンプル及びＣＢサンプルに分割し、かつ１フレームのデジタル映像データを、ライン方向に１１分割、カラム方向に２１分割するＹＣ抽出回路１０２を有している。このように、ＹＣ抽出回路１０２は輝度信号ストリーム（以下、Ｙストリームと記す）と２つの色差信号ストリーム（ＣＲストリーム、ＣＢストリームと記す）に分割する。Ｙストリームはライン方向の複数のＹサンプルからなる。同様に、各ＣＲストリームとＣＢストリームは、ライン上の複数のＣＲサンプル及び複数のＣＢサンプルからそれぞれ構成されている。
ＹＣ抽出回路１０２は、分割された各サンプルの水平方向の画像処理を行う水平圧縮回路１０３、１０４、１０５に接続されている。各水平圧縮回路１０３、１０４、１０５はラインバッファ１０６、１０７、１０８に接続されている。ラインバッファ１０６、１０７、１０８は各サンプルを多重化する多重回路１２１に接続されている。多重回路１２１は、データバス１０９を介してメモリ１１０に接続されている。
【００４８】
メモリ１１０は、メモリ制御回路１１１により入出力を制御される。メモリ１１０はデータバス１０９を介して垂直方向の画像処理を行う垂直圧縮回路１１２に接続されている。垂直圧縮回路１１２はカラムバッファ１１３に接続されている。カラムバッファ１１３はデータバス１１４を介してメモり１１５に接続されている。メモリ１１５は、メモリ制御回路１１６により入出力を制御される。メモリ１１５はデータバス１１４を介してラインバッファ１１７、１１８、１１９に接続されている。ラインバッファ１１７、１１８、１１９はＹＣ組立回路１２０に接続されている。
【００４９】
以下、実施例２の映像編集装置の動作について図９から図２５を参照しつつ説明する。実施例２において、スタート検出回路１０１及びＹＣ抽出回路１０２に入力されるデジタル映像データの１サンプルのビット幅は１０ビットとする。
スタート検出回路１０１は、デジタル映像データから、フレーム先頭信号及びライン先頭信号等のスタート信号を生成し、そのスタート信号をＹＣ抽出回路１０２、メモリ制御回路１１１、垂直圧縮回路１１２、メモリ制御回路１１６及びＹＣ組立回路１２０に出力する。
ＹＣ抽出回路１０２は、入力されたスタート信号に従って、入力されたデジタル映像データをＹサンプルとＣＲサンプルとＣＢサンプルに分割し、それぞれのサンプルを水平圧縮回路１０３、１０４、１０５に出力する。このとき、ＹＣ抽出回路１０２は各サンプルの書き込みイネーブル信号を同時に出力する。
【００５０】
水平圧縮回路１０３は、入力されたＹサンプルから水平方向の圧縮や伸張等の画像処理を行い、Ｙ１サンプルに変換し、このＹ１サンプルをラインバッファ１０６に出力する。水平圧縮回路１０３では、Ｙサンプル中の画素サンプルでないサンプル、すなわち垂直ブランキング及び水平ブランキング中のＹサンプルについては、そのままラインバッファ１０６に出力する。この時、水平圧縮回路１０３はＹ１サンプルの出力に合わせて書き込みイネーブル信号をラインバッファ１０６に出力する。ラインバッファ１０６に出力するＹ１サンプルは、隣り合う２つのサンプルを同時に出力する。そのため、ラインバッファ１０６は２０ビットのデータ幅を持ち、隣り合う２つのサンプルのうち、画面上で左側のＹ１サンプルが上位１０ビットに格納され、下位１０ビットには右側のＹ１サンプルが格納される。
【００５１】
ＣＲサンプルのための水平圧縮回路１０４は、上記のＹサンプルのための水平圧縮回路１０３と同様に、入力されたＣＲサンプルの水平方向の圧縮や伸張等の画像処理を行い、ＣＲ１サンプルに変換して、書き込みイネーブル信号とともにラインバッファ１０７に出力する。
ＣＢサンプルのための水平圧縮回路１０５は、入力されたＣＢサンプルの水平方向の圧縮や伸張等の画像処理を行い、ＣＢ１サンプルに変換して、書き込みイネーブル信号とともにラインバッファ１０８に出力する。
【００５２】
Ｙサンプルのためのラインバッファ１０６は、入力された書き込みＹイネーブル信号に従って入力されたＹ１サンプルを一時保持する。
同様にラインバッファ１０７、１０８は、入力された書き込みＣＲイネーブル信号、書き込みＣＢイネーブル信号に従ってそれぞれに入力されたＣＲ１サンプル、ＣＢ１サンプルを一時保持する。
ラインバッファ１０６、１０７、１０８は、メモリ制御回路１１１から出力される読み出しイネーブル信号に従って保持しているＹ１サンプル、ＣＲ１サンプル、ＣＢ１サンプルを多重回路１２１に出力する。多重回路１２１は入力された各サンプルを多重化し、データバス１０９に出力する。
【００５３】
図９は、実施例２の多重回路１２１を示すブロック図である。この多重回路１２１において、上位２０ビットにはＹ１サンプルが、次の１０ビットにはＣＲ１サンプルが、下位１０ビットにはＣＢ１サンプルが格納される。上記のように格納されたサンプルは、データバス１０９に出力される。
データバス１０９に出力された多重化されたサンプルは、メモリ１１０に蓄積される。さらに、メモリ制御回路１１１の出力した読み出しイネーブル信号によりメモリ１１０からカラム方向に順番に多重化されたサンプルが読み出され垂直圧縮回路１１２に出力される。
【００５４】
メモリ１１０は、少なくとも２フレーム分のサンプルを格納する容量を持ち、２フレーム分のメモリ領域における最初の１フレーム分のメモリ領域をバンク０、次の１フレーム分のメモリ領域をバンク１とする。メモリ１１０におけるビット幅は４０ビットである。メモリ制御回路１１１はラインバッファ１０６、１０７、１０８の読み出しイネーブル信号と、メモリ１１０のアドレス及び制御信号を制御する。このようにメモリ制御回路１１１が各信号を制御することにより、ある１フレーム期間に１フレーム分のサンプルをラインバッファ１０６、１０７、１０８から読み出してメモリ１１０に記録するとともに、同じ１フレーム期間に１フレームのデータをメモリ１１０から読み出して垂直圧縮回路１１２に出力する。メモリ制御回路１１１の信号生成のタイミングは、スタート検出回路１０１の出力するスタート信号に従う。
【００５５】
垂直圧縮回路１１２には、サンプルがカラム方向の順番に入力される。垂直圧縮回路１１２は、各カラムを圧縮あるいは伸張し、カラムバッファ１３３に圧縮あるいは伸張したサンプルを出力する。ただし、垂直圧縮回路１１２は垂直ブランキング及び水平ブランキングの中のサンプルについてはそのままカラムバッファ１１３に出力する。また垂直圧縮回路１１２は、サンプルを出力するとともに書き込みイネーブル信号をカラムバッファ１１３に出力する。
これら圧縮や伸張のタイミングはスタート検出回路１０１から入力されるスタート信号を基準に動作する。
【００５６】
カラムバッファ１１３は、書き込みイネーブル信号がアクティブである時に入力されたサンプルをバッファリングする。カラムバッファ１１３はメモリ制御回路１１６から読み出しイネーブル信号が入力された時にバッファリングしたサンプルをデータバス１１４に出力する。垂直圧縮回路１１２の圧縮あるいは伸張したＹ１サンプルをＹ２サンプル、ＣＲ１サンプルをＣＲ２サンプル、ＣＢ１サンプルをＣＢ２サンプルとする。
【００５７】
データバス１１４に出力されたサンプルは、メモリ１１５に記録される。次に、メモリ１１５からライン方向に順番にサンプルが読み出され、ラインバッファ１１７、１１８、１１９に出力される。
メモリ１１５は、少なくとも２フレーム分のサンプルの容量を持ち、２フレーム分のメモリ領域における最初の１フレーム分をバンク０、次の１フレーム分をバンク１とする。メモリ１１５におけるビット幅は４０ビットである。
メモリ制御回路１１６は、カラムバッファ１１３の読み出しイネーブル信号と、メモリ１１０のアドレス及び制御信号と、ラインバッファ１１７、１１８、１１９の書き込みイネーブル信号とを制御する。このように、メモリ制御回路１１６が各信号を制御することにより、ある１フレーム期間に１フレーム分のサンプルをカラムバッファ１１３から読み出してメモリ１１５に記録するとともに、同じ１フレーム期間に１フレームのデータをメモリ１１５から読み出してラインバッファ１１７、１１８、１１９に出力する。メモリ制御回路１１１の信号生成のタイミングは、スタート検出回路１０１の出力するスタート信号に従う。
【００５８】
ラインバッファ１１７はメモリ制御回路１１６の書き込みイネーブル信号に従って入力されたＹ２サンプルをバッファリングする。また、ラインバッファ１１７はＹＣ組立回路１２０の読み出しイネーブル信号に従ってバッファリングしたＹ２サンプルを出力する。
また、ラインバッファ１１８は、メモリ制御回路１１６の書き込みイネーブル信号に従って入力されたＣＲ２サンプルをバッファリングする。また、ラインバッファ１１８はＹＣ組立回路１２２の読み出しイネーブル信号に従って保持しているＣＲ２サンプルを出力する。
また、ラインバッファ１１９は、メモリ制御回路１１６の書き込みイネーブル信号に従って入力されたＣＢ２サンプルをバッファリングする。また、ラインバッファ１１９はＹＣ組立回路１２２の読み出しイネーブル信号に従って保持しているＣＢ２サンプルを出力する。
ＹＣ組立回路１２０は、それぞれラインバッファ１１７、１１８、１１９に蓄積されたＹ２サンプル、ＣＲ２サンプル、及びＣＢ２サンプルを読み出し、デジタル映像信号に変換して出力する。
【００５９】
図１０は、実施例２の映像編集装置におけるメモリ１１０のメモリマップを示す図である。図１０において、メモリ１１０のデータ幅は、４０ビットであり、上位２０ビットに２サンプルのＹ１サンプル、その下位１０ビットにＣＲ１サンプル、最下位１０ビットにＣＢ１サンプルが記録される。
メモリ１１０は、ローアドレスのビット幅が８ビット、カラムアドレスのビット幅が１０ビットである。メモリ１１０内の１フレーム分のメモリは、２３１個のブロックに分割される。１個のブロックは１つのローアドレスを占め、カラムアドレスが０から９７４のフィールドを持つ。図１０に示すように、メモリ１１０は、２つのフレームのメモリ領域を有し、それぞれのメモリ領域をバンク０、バンク１と呼ぶ。
【００６０】
前述したように、デジタル映像データは、Ｙサンプルの１フレームが５２５ラインあり、１ラインが８５８サンプルから構成されている。また、ＣＲサンプル及びＣＢサンプルの１フレームはそれぞれ５２５ラインあり、１ラインが３２９サンプルから構成されている。
Ｙサンプルを変換したＹ１サンプルとＹ２サンプル、ＣＲサンプルを変換したＣＲ１サンプルとＣＲ２サンプル、ＣＢサンプルを変換したＣＢ１とＣＢ２サンプルは、それぞれ同様に構成されている。
以下、カラムｘ、ラインｙにおける各サンプルをそれぞれＹ（ｘ、ｙ）、ＣＲ（ｘ、ｙ）、ＣＢ（ｘ、ｙ）にて表す。
【００６１】
１フレームのデジタル映像データは、ライン方向に１１分割、カラム方向に２１分割される。図１１は、メモリ１１０における分割されたブロックの配置を示す図である。図１１に示すように、分割されたブロックには、左から右へ、さらに上から下へ順次番号を付す。メモリ１１０には、対応するブロック番号のデジタル映像データが記録される。
図１１において、１ブロックは、ライン方向が７８個のＹ１サンプル、３９個のＣＲ１、ＣＢ１サンプルで構成され、カラム方向が各２１個のサンプルで構成される。
以下の説明において、ブロックｍ（Ｂｍ）における１サンプルをＰ（ｍ、ｘ、ｙ）と表示する。このＰ（ｍ、ｙ、ｘ）で表示されるサンプルには、二つのＹ１サンプルとＣＲ１サンプル、ＣＢ１サンプルが格納されている。
【００６２】
例えば、ｙが偶数であれば、Ｐ（ｍ、ｙ、ｘ）には、Ｙ１（ｍ、ｙ／２＋２３３、｛ｍ×３９＋ｘ｝×２）と、Ｙ１（ｍ、ｙ／２＋２３３、｛ｍ×３９＋ｘ｝×２＋１）と、ＣＲ１（ｍ、ｙ／２＋２３３、ｍ×３９＋ｘ）と、ＣＢ１（ｍ、ｙ／２＋２３３、ｍ×３９＋ｘ）の４つのサンプルが格納される。
また、ｙが奇数であれば、Ｐ（ｍ、ｙ、ｘ）には、Ｙ１（ｍ、ｙ／２、｛ｍ×３９＋ｘ｝×２）と、Ｙ１（ｍ、ｙ／２、｛ｍ×３９＋ｘ｝×２＋１）と、ＣＲ１（ｍ、ｙ／２、ｍ×３９＋ｘ）と、ＣＢ１（ｍ、ｙ／２、ｍ×３９＋ｘ）の４つのサンプルが格納される。
また、ｍ、ｘ、ｙは、０≦ｍ＜２３１、０≦ｘ＜３９、０≦ｙ＜２５である。
【００６３】
図１２は、メモリ１１０のブロックｍにおける各サンプルの配置を示す図である。ここで、ブロックｍはメモリ１１０のローアドレスｍに記録される。
Ｐ（ｍ、ｙ、ｘ）を記録するカラムアドレスＣは下記式（６）で表される。
【００６４】
Ｃ＝ｘ×３９＋ｙ（６）
【００６５】
なお、カラムアドレス９７５以降は使用しない。
図１３は、ＹＣ抽出回路１０２の構成を示すブロック図である。
図１３において、入力されたデジタル映像データはそのままＹサンプルとして水平圧縮回路１０３へ、ＣＲサンプルとして水平圧縮回路１０４へ、ＣＢサンプルとして水平圧縮回路１０５へ出力される。また、スタート検出回路１０１から入力したスタート信号は、ＹＣ抽出回路１０２のカウンタ１３０に入力される。カウンタ１３０は２ビットのカウンタであり、スタート信号をトリガ信号としてクロック毎に１ずつカウント数を増加する。
カウンタ１３０の数値は、ＹＣ抽出回路１０２におけるＹイネーブラ１３１とＣＲイネーブラ１３２とＣＢイネーブラ１３３とに出力される。
【００６６】
図１４は、ＹＣ抽出回路１０２へ入力されるデジタル映像データと、各水平圧縮回路１０３、１０４、１０５へ出力される各サンプルと、各イネーブラ１３１、１３２、１３３から出力されるイネーブル信号等の出力タイミングを示す図である。
図１４に示すように、Ｙイネーブラ１３１は、カウンタが１と３の時に水平圧縮回路１０３に対してＹイネーブル信号を出力する。ＣＲイネーブラ１３２は、カウンタが２の時に水平圧縮回路１０４にＣＲイネーブル信号を出力する。ＣＢイネーブラ１３３は、カウンタが０の時に水平圧縮回路１０５にＣＢイネーブル信号を出力する。
【００６７】
図１５の（ａ）、（ｂ）、（ｃ）は、それぞれ水平圧縮回路１０３、１０４、１０５の構成を示すブロック図である。図１５の（ａ）において、水平圧縮回路１０３は、入力されたＹサンプルを有するデジタル映像データとＹイネーブル信号から、Ｙサンプルを抽出して、あらかじめ与えられたパラメータに従ってフィルタ１４１によりライン方向の圧縮あるいは伸張を行う。フィルタ１４１において、圧縮あるいは伸張されたＹ１サンプルは、Ｙイネーブル信号とともにＹ組立回路１４２に出力される。Ｙ組立回路１４２では、隣り合う２つのＹ１サンプルを多重し、書き込みＹイネーブル信号とともにラインバッファ１０６に出力する。水平圧縮回路１０３は、水平ブランキング及び垂直ブランキングのサンプルに関しては入力されたＹ１サンプルをそのままラインバッファ１０６に出力する。
【００６８】
図１５の（ｂ）において、水平圧縮回路１０４は入力されたＣＲサンプルを有するデジタル映像データとＣＲイネーブル信号から、ＣＲサンプルを抽出し、あらかじめ与えられたパラメータに従ってフィルタ１４３によりライン方向の圧縮あるいは伸張を行う。圧縮あるいは伸張されたＣＲ１サンプルは、書き込みＣＲイネーブル信号とともにラインバッファ１０７に出力する。水平圧縮回路１０４は、水平ブランキング及び垂直ブランキングのサンプルに関しては入力されたＣＲ１サンプルをそのままラインバッファ１０７に出力する。
【００６９】
図１５の（ｃ）において、水平圧縮回路１０５は入力されたＣＲサンプルを有するデジタル映像データとイネーブル信号から、ＣＢサンプルを抽出し、あらかじめ与えられたパラメータに従ってライン方向の圧縮あるいは伸張を行う。圧縮あるいは伸張されたＣＢ１サンプルは、書き込みＣＢイネーブル信号とともにラインバッファ１０８に出力する。水平圧縮回路１０５は、水平ブランキング及び垂直ブランキングのサンプルに関しては入力されたＣＢサンプルをそのままラインバッファ１０８に出力する。
【００７０】
図１６は、メモリ制御回路１１１の構成を示すブロック図である。
図１６において、カウンタ５１は入力されたスタート信号を、各クロック毎にインクリメント（カウントアップ）してカウンタ値を形成するカウンタである。カウンタ５１のカウンタ値は、ローアドレスデコーダ５２、カラムアドレスデコーダ５３、イネーブル制御回路５５に出力される。ローアドレスデコーダ５２では、メモリ１１０のローアドレスが生成される。カラムアドレスデコーダ５３では、メモリ１１０のカラムアドレスが生成される。これら生成されたローアドレスとカラムアドレスはアドレス多重回路５４で多重化され、メモリ１１０（図８）のアドレス入力端へ出力される。
イネーブル制御回路５５は、入力したカウンタ値から、メモリ１１０の出力イネーブル信号ＯＥ、書き込みイネーブル信号ＷＥ、ローアドレスイネーブル信号ＲＡＳ、カラムアドレスイネーブル信号ＣＡＳ、及びラインバッファ１０６、１０７、１０８へ読み出しイネーブル信号をそれぞれ生成する。
【００７１】
図１７は、メモリ１１０の１ラインの書き込みを示すタイミングチャートである。１ラインのデータは１１ブロックにわたって記録される。ここでは、１ブロックの書き込みについて説明する。１ブロック中には同一ラインのサンプルが３９個記録されている。この３９個のサンプルは同一ローアドレスに配置されるため、バースト書き込みが可能である。
図１７において、最初にローアドレスイネーブル信号ＲＡＳを立ち下げてＬにするとともに、最初のローアドレスＲＡ０をメモリ１１０のアドレスに出力する。その後クロック毎にカラムアドレスイネーブル信号ＣＡＳをアクティブにするとともに、カラムアドレスＣＡ０、ＣＡ１、ＣＡ２、・・・、ＣＡ３８を出力する。その後ローアドレスイネーブル信号ＲＡＳをディスエーブルにする。カラムアドレスＣＡ３８がメモリ１１０のアドレスに出力された後、カラムアドレスイネーブル信号を立ち上げるとともに、その１クロック前にラインバッファ１０６、１０７、１０８の読み出しイネーブル信号をアクティブにすることにより、データバス１０９に１ブロック中の同一ラインのデータが出力される。
【００７２】
上記の処理を１１ブロック分行うことにより１ラインのサンプルのメモリ１１０への書き込みを行う。この書き込みに要する時間は、２７ＭＨｚクロックの場合、１ブロックの書き込みが４１クロックであり、１ラインの１１ブロックでは１６．７μｓｅｃとなる。
ラインｍの書き込みを行う時、ｎ番目のローアドレスＲＡｎは下記式（７）で表される。
【００７３】
ＲＡｎ＝ｍ／１１＋ｎ（７）
【００７４】
また、ｎ番目のブロックのｐ番目のカラムアドレスＣＡｍｐは下記式（８）で表される。
【００７５】
ＣＡｍｐ＝ｍｍｏｄ１１＋ｐ（８）
【００７６】
図１８は、メモリ１１０の２カラム分のサンプルの読み出しのタイミングチャートである。２カラム分のサンプルは２１ブロックにわたって分布している。図１８を参照しつつ１ブロックの読み出しについて説明する。１ブロック中には同一カラムのサンプルが２５個記録されている。この２５個のサンプルは同一ローアドレスに配置されるため、バースト読み出しが可能である。
図１８において、最初にローアドレスイネーブル信号ＲＡＳを立ち下げてＬにするとともに、最初のローアドレスＲＡ０をメモリ１１０のアドレスに出力する。その後クロック毎にカラムアドレスイネーブル信号ＣＡＳをアクティブにするとともに、カラムアドレスＣＡ０、ＣＡ１、ＣＡ２、・・・、ＣＡ２４を出力する。その後ローアドレスイネーブル信号ＲＡＳをディスエーブルにする。カラムアドレスイネーブル信号ＣＡＳをアクティブにする毎に、アドレスのデータがメモリ１１０からデータバス１０９に出力される。
【００７７】
上記の処理を２１ブロック分行うことにより、２カラムのサンプルのメモリ１１０からの読み出しを行う。この読み出しに要する時間は、２７ＭＨｚの場合、１ブロックの読み出しが２７クロックであり、２１ブロックでは２１μｓｅｃとなる。
カラムｍの読み出しを行う時、ｎ番目のローアドレスＲＡｎは、下記式（９）で表される。
【００７８】
ＲＡｎ＝ｍ／２１（９）
【００７９】
また、ｎ番目のブロックのｐ番目のカラムアドレスＣＡｍｐは下記式（１０）で表される。
【００８０】
ＣＡｍｐ＝ｍｍｏｄ２１＋ｐ（１０）
【００８１】
メモリ制御回路１１１は、１フレーム期間（３３．３ｍｓ）に５２５ラインの書き込みと８５８カラムの読み出しを行う。この時、１フレーム分のライン書き込みと１フレーム分のカラム読み出しは、異なるバンクに対して行われることによって、同一フレームの読み出し途中での書き換えは生じない。
また、カラムの読み出しの際にあらかじめ与えられた水平オフセットに従い、ローアドレスとカラムアドレスをシフトすることによって、画面全体の水平方向へのシフトを行う。具体的には、カラムｍの読み出しを行う際、ｍにオフセットｓを加算してローアドレスＲＡｎ及びカラムアドレスＣＡｍｐの演算を行うことにより、画面を２ｍカラムずつシフトすることが可能である。
【００８２】
図１９は１フレーム期間のメモリ制御信号のタイミングチャートである。まず、１フレームを５２５分割する。その分割された期間の前半に１ラインの書き込みを行い、後半で２カラムの読み出しを行う。このタイミングはメモリ制御回路１１１に入力されたスタート信号に従う。
【００８３】
図２０は、垂直圧縮回路１１２の詳細の構成を示すブロック図である。図２０において、データバス１０９から入力されたデジタル映像データは、Ｙ１サンプル、ＣＲ１サンプル及びＣＢ１サンプルに分割される。Ｙ１サンプルはさらにカラムが偶数番目のサンプルと奇数番目のサンプルに分割される。偶数番目（０を含む）のＹ１サンプルは圧縮回路１６１に、奇数番目のＹ１サンプルは圧縮回路１６２に、ＣＲ１サンプルは圧縮回路１６３に、ＣＢ１サンプルは圧縮回路１６４にそれぞれ出力される。
垂直圧縮回路１１２におけるサンプルの分割は、データバス１０９のビットフィールドの最上位１０ビットを圧縮回路１６１に、その次の１０ビットを圧縮回路１６２に、その次の１０ビットを圧縮回路１６３に、最下位１０ビットを圧縮回路１６４に入力することにより行われる。
【００８４】
圧縮回路１６１は入力されたデータとスタート信号から、あらかじめ与えられたパラメータに従ってカラム方向の圧縮あるいは伸張を行う。圧縮あるいは伸張されたカラムが偶数番目のＹ２サンプルは、書き込みイネーブル信号とともにカラムバッファ１１３（図８）に出力する。
圧縮回路１６２は入力されたデータとスタート信号から、あらかじめ与えられたパラメータに従ってカラム方向の圧縮あるいは伸張を行う。圧縮あるいは伸張されたカラムが奇数番目のＹ２サンプルは、書き込みイネーブル信号とともにカラムバッファ１１３に出力する。
圧縮回路１６３は入力されたデータとスタート信号から、あらかじめ与えられたパラメータに従ってカラム方向の圧縮あるいは伸張を行う。圧縮あるいは伸張されたＣＲ２サンプルは、書き込みイネーブル信号とともにカラムバッファ１１３に出力する。
圧縮回路１６４は入力されたデータとスタート信号から、あらかじめ与えられたパラメータに従ってカラム方向の圧縮あるいは伸張を行う。圧縮あるいは伸張されたＣＢ２サンプルは、書き込みイネーブル信号とともにカラムバッファ１１３に出力する。
【００８５】
圧縮回路１６１、１６２、１６３、１６４が出力した各サンプルは、カラムバッファへの４０ビット幅の信号の最上位に圧縮回路１６１の出力するＹ２サンプルが、その次の１０ビットに圧縮回路１６２の出力するＹ２サンプルが、その次の１０ビットにＣＲ２サンプルが、最下位１０ビットにＣＢ２サンプルが多重されてカラムバッファ１１３に出力される。
カラムバッファ１１３では入力された各サンプルを書き込みイネーブル信号に従って一時保持する。
メモリ１１５のメモリマップは、前述したメモリ１１０のメモリマップと同一である。
【００８６】
図２１は、メモリ制御回路１１６の詳細な構成を示すブロック図である。
図２１において、カウンタ１７１はスタート信号が入力され、各クロック毎にインクリメント（カウントアップ）してカウント値を形成するカウンタである。カウンタ１７１のカウンタ値は、ローアドレスデコーダ１７２、カラムアドレスデコーダ１７３及びイネーブル制御回路１７５にそれぞれ出力される。ローアドレスデコーダ１７２では、メモリ１１５のローアドレスが生成される。カラムアドレスデコーダ１７３では、メモリ１１５のカラムアドレスが生成される。これらローアドレスとカラムアドレスはアドレス多重回路１７４で多重化されメモリ１１５のアドレス入力端へ出力される。
【００８７】
イネーブル制御回路１７５は、入力したカウンタ値から、メモリ１１５の出力イネーブル信号ＯＥ、書き込みイネーブル信号ＷＥ、ローアドレスイネーブル信号ＲＡＳ、カラムアドレスイネーブル信号ＣＡＳを生成する。また、イネーブル制御回路１７５はラインバッファ１１７、１１８、１１９の書き込みイネーブル信号と、カラムバッファ１１３の読み出しイネーブル信号を生成する。
【００８８】
図２２は、メモリ１１５の２カラムの書き込みのタイミングチャートである。２カラムのデータは２１ブロックにわたって分布している。ここでは１ブロックの書き込みについて説明する。１ブロック中には同一カラムのサンプルが２５個記録される。この２５個のサンプルは同一ローアドレスに配置される。
図２２において、最初にローアドレスイネーブル信号ＲＡＳを立ち下げＬにするとともに、最初のローアドレスＲＡ０をメモリ１１５のアドレスに出力する。その後クロック毎にカラムアドレスイネーブル信号ＣＡＳをアクティブにするとともに、カラムアドレスＣＡ０、ＣＡ１、ＣＡ２、・・・、ＣＡ２４を出力する。その後ローアドレスイネーブル信号ＲＡＳをディスエーブルにする。
また、カラムアドレスイネーブル信号ＣＡＳをアクティブにする毎にアドレスのデータがデータバス１１４に出力されるよう、カラムアドレスイネーブル信号ＣＡＳをアクティブにする１クロック前にカラムバッファ１１３の読み出しイネーブル信号を出力して、カラムバッファ１１３からデータが読み出される。
【００８９】
以上の処理を２１ブロック分行うことにより、２カラムのサンプルをカラムバッファ１１３から読み出しメモリ１１５に書き込む。このメモリ１１５に書き込むために要する時間は、１ブロックの書き込みが２７クロックであり、２１ブロックでは２１μｓｅｃである。
カラムｍの書き込みを行う時、ｎ番目のローアドレスＲＡｎは下記式（１１）で表される。
【００９０】
ＲＡｎ＝ｍ／２１（１１）
【００９１】
また、ｎ番目のブロックのｐ番目のカラムアドレスＣＡｍｐは下記式（１２）で表される。
【００９２】
ＣＡｍｐ＝ｍｍｏｄ２１＋ｐ（１２）
【００９３】
図２３は、メモリ１１５の１ラインの読み出しのタイミングチャートである。１ラインのデータは１１ブロックにわたって記録されている。ここでは、１ブロック分の読み出しについて説明する。１ブロック中には同一ラインのサンプルが３９個記録されている。この３９個のサンプルは同一ローアドレスに配置される。図２３において、最初にローアドレスイネーブル信号ＲＡＳを立ち下げてＬにするとともに、最初のローアドレスＲＡ０をメモリ１１５のアドレスに出力する。その後クロック毎にカラムアドレスイネーブル信号ＣＡＳをアクティブにするとともに、カラムアドレスＣＡ０、ＣＡ１、ＣＡ２、・・・、ＣＡ３８を順に出力する。その後、ローアドレスイネーブル信号ＲＡＳをディスエーブルにする。次に、カラムアドレスイネーブル信号ＣＡＳをアクティブにしてデータがメモリ１１５へ出力されるタイミングにあわせてラインバッファ１１７、１１８、１１９の書き込みイネーブル信号をアクティブにする。このように、書き込みイネーブル信号がアクティブになることにより、データバス１１４に出力される１ブロックのデータはラインバッファ１１７、１１８、１１９へ書き込まれる。
【００９４】
上記の処理を１１ブロック分行うことにより、１ラインのサンプルをメモリ１１０から読み出し、ラインバッファ１１７、１１８、１１９への書き込みが行われる。このラインバッファ１１７、１１８、１１９への書き込みに要する時間は、２７ＭＨｚクロックの場合、１ブロックの書き込みが４１クロックであり、１１ブロックでは１６．７μｓｅｃである。
ラインｍの読み出しを行う時、ｎ番目のローアドレスＲＡｎは下記式（１３）で表される。
【００９５】
ＲＡｎ＝ｍ／１１＋ｎ（１３）
【００９６】
また、ｎ番目のブロックのｐ番目のカラムアドレスＣＡｍｐは下記式（１４）で表される。
【００９７】
ＣＡｍｐ＝ｍｍｏｄ１１＋ｐ（１４）
【００９８】
メモリ制御回路１１６は、１フレーム期間（３３．３ｍｓ）に５２５ラインの読み出しと８５８カラムの書き込みを行う。この時、１フレーム分のライン読み出しと１フレーム分のカラム書き込みは、異なるバンクに対して行われることによって、同一フレームの読み出し途中での書き換えを生じさせることがない。
また、ラインの読み出しの際にあらかじめ与えられた垂直オフセットに従い、ローアドレスとカラムアドレスをシフトすることによって、画面全体の縦方向へのシフトを行う。具体的には、ラインｍの読み出しを行う際、ｍにオフセットｓを加算してローアドレスＲＡｎ及びカラムアドレスＣＡｍｐの演算を行うことにより、画面をｍラインずつシフトすることが可能である。
【００９９】
図２４は１フレーム期間のメモリ制御信号のタイミングチャートである。図２４において、まず１フレームを５２５分割する。その分割された期間の前半に１ラインの読み出しを行い、後半で２カラムの書き込みを行う。このタイミングはメモリ制御回路１１６に入力されたスタート信号に従う。
【０１００】
図２５はＹＣ組立回路１２０の詳細を示すブロック図である。図２５において、カウンタ１８１は、入力されたスタート信号によってクロック毎に１インクリメントするカウンタである。イネーブラ１８２は、カウンタ１８１のカウント値に従ってラインバッファ１１７、１１８、１１９からＹ２サンプル、ＣＲ２サンプル、ＣＢ２サンプルを読み出すイネーブル信号を生成する。
【０１０１】
輝度変換回路１８３は、ラインバッファ１１７の出力するＹ２サンプルを輝度変換を行いＹ３サンプルとしてセレクタ１８６に出力する。色差変換回路１８４はラインバッファ１１８の出力するＣＲ２サンプルとラインバッファ１１９の出力するＣＢ２サンプルに対して色空間の変換を行い、ＣＲ３サンプル、ＣＢ３サンプルとしてセレクタ１８６に出力する。
また、ブランキング生成回路１８５は、デジタル映像データに必要な水平、垂直ブランキングの信号を生成する。
セレクタ１８６はＹ３サンプル、ＣＲ３サンプル、ＣＢ３サンプル及び水平、垂直ブランキング信号をカウンタ１８１の値によって選択することでデジタル映像信号を組み立てて出力する。
【０１０２】
以上のように、実施例２の映像編集装置によれば、デジタル映像データの入出力のクロック周波数と同じ２７ＭＨｚで動作することが可能な画像編集装置を映像品質を十分維持しつつ、特殊な装置を設けることなく構築することができる。
【０１０３】
【発明の効果】
以上、実施例で詳細に説明したように本発明は以下の効果を有する。
本発明の映像編集方法は、１フレームの画面を複数のサブ画面に分割し、メモリに映像データを蓄積する際に、同一サブ画面に属する映像データをメモリの同一ローアドレスに蓄積する。この映像編集方法によれば通常のクロック周波数の２７ＭＨｚのメモリを用いて垂直方向及び水平方向に圧縮や伸張などの画像処理を行い、高い品質で映像の編集が実施できる。
また、本発明の映像編集装置によれば、圧縮や伸張等の処理において所望の品質を得られるフィルタを構成でき、メモリのアクセスにおいて、ライン方向あるいはカラム方向のどちらの方向のバーストアクセスも可能であり、デジタル映像データの２７ＭＨｚに同期したメモリ動作が可能な低コストな映像編集装置を実現することができる。
【図面の簡単の説明】
【図１】本発明に係る実施例１の映像編集装置のブロック図である。
【図２】本発明に係る実施例１における入力信号のフォーマットを示す図である。
【図３】本発明に係る実施例１のメモリのメモリマップである。
【図４】本発明に係る実施例１の画面のブロック配置図である。
【図５】本発明に係る実施例１における分割されたブロックのサンプル配置を示す図である。
【図６】本発明に係る実施例１のサンプルのメモリマップである。
【図７】本発明に係る実施例１のメモリにおけるタイミングチャートである。
【図８】本発明に係る実施例２の映像編集装置のブロック図である。
【図９】本発明に係る実施例２の多重回路１２１の詳細を示すブロック図である。
【図１０】本発明に係る実施例２のメモリ１１０のメモリマップである。
【図１１】本発明に係る実施例２の画面のブロック配置図である。
【図１２】本発明に係る実施例２のサンプルのメモリマップである。
【図１３】本発明に係る実施例２のＹＣ抽出回路１０２の詳細を示すブロック図である。
【図１４】本発明に係る実施例２におけるＹＣ抽出回路のタイミングチャートである。
【図１５】本発明に係る実施例２の水平圧縮回路１０３の詳細を示すブロック図である。
【図１６】本発明に係る実施例２のメモリ制御回路１１１の詳細を示すブロック図である。
【図１７】本発明に係る実施例２のメモリ１１０におけるライン書き込みのタイミングチャートである。
【図１８】本発明に係る実施例２のメモリ１１０におけるカラム読み出しのタイミングチャートである。
【図１９】本発明に係る実施例２のデータバス１０９におけるタイミングチャートである。
【図２０】本発明に係る実施例２の垂直圧縮回路１１２の詳細を示すブロック図である。
【図２１】本発明に係る実施例２のメモリ制御回路１１６の詳細を示すブロック図である。
【図２２】本発明に係る実施例２のメモリ１１５におけるカラム書き込みのタイミングチャートである。
【図２３】本発明に係る実施例２のメモリ１１５におけるライン読み出しのタイミングチャートである。
【図２４】本発明に係る実施例２のデータバス１１４におけるタイミングチャートである。
【図２５】本発明に係る実施例２のＹＣ組立回路１２０の詳細を示すブロック図である。
【図２６】従来の映像編集装置の構成を示すブロック図である。
【図２７】メモリを用いた従来の映像編集装置の構成を示すブロック図である。
【図２８】メモリを用いた従来の映像編集装置のメモリのメモリマップである。
【符号の説明】
１、１０２ＹＣ抽出回路
２、３、４、８、９、１０メモリ
５、６、７編集回路
１１アドレス制御回路
１２、１２０ＹＣ組立回路
５１、１３０、１７１、１８１カウンタ
５２、１７２ローアドレスデコーダ
５３、１７３カラムアドレスデコーダ
５４、１７４アドレス多重回路
５５、１７５イネーブル制御回路
１０１スタート検出回路
１０３、１０４、１０５水平圧縮回路
１０６、１０７、１０８、１１７、１１８、１１９ラインバッファ
１０９、１１４データバス
１１０、１１５メモリ
１１１、１１６メモリ制御回路
１１２垂直圧縮回路
１１３カラムバッファ
１２１多重回路
１３０カウンタ
１３１Ｙイネーブラ
１３２ＣＲイネーブラ
１３３ＣＢイネーブラ
１４１、１４３、１４４フィルタ
１４２Ｙ組立回路
１６１、１６２、１６３、１６４圧縮回路
１８２イネーブラ
１８３輝度変換回路
１８４色差変換回路
１８５ブランキング生成回路
１８６セレクタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a video editing apparatus and method for editing digital video data, and more particularly to a video editing apparatus and method suitable for non-linear editing in which a plurality of material data is edited on a computer.
[0002]
[Prior art]
In recent years, video editing apparatuses have been developed that perform image processing such as enlargement or reduction of video data and edit the image data. In such a video editing apparatus, a video signal is converted into digital video data, and image processing such as filtering is performed on the digital video data to perform editing such as enlargement or reduction.
[0003]
A conventional video editing apparatus will be described below with reference to FIG. FIG. 26 is a block diagram showing a configuration of a conventional video editing apparatus. In FIG. 26, digital video data input to the video editing device is converted into a luminance signal sample (hereinafter referred to as Y sample) and two color difference signal samples (hereinafter referred to as CR sample and CB sample) in the YC extraction circuit 202. Disassembled. The decomposed Y samples are sequentially delayed by one line in the two line buffers 203 and 203, respectively. The original Y sample, the Y sample delayed by one line, and the Y sample delayed by two lines are input to the vertical filter 204 and subjected to processing such as compression and decompression in the vertical direction.
[0004]
Similarly, processing such as compression and expansion in the vertical direction is also performed on the CR sample and the CB sample by the two line buffers 203 and 203 and the vertical filter 204, respectively.
The Y samples, CR samples, and CB samples output from the vertical filter 204 are input to the horizontal filters 205, and are each subjected to horizontal compression and expansion processing. The output from each horizontal filter 205 is input to the YC assembly circuit 206, and is assembled into a digital video signal and output.
[0005]
In a conventional video editing apparatus, digital video data is transmitted in line units. For this reason, in a conventional video editing apparatus, processing in units of lines, for example, horizontal shift, compression, or expansion processing can be realized. However, since the conventional video editing apparatus has a small number of taps of the vertical filter 204 in the vertical direction, it has not been possible to maintain sufficient video quality with respect to compression or expansion in the vertical direction.
In addition, it is possible to increase the number of taps of the vertical filter by increasing the number of stages of the line buffer and improve the image quality. However, in this case, the scale of the line filter increases and the manufacturing cost increases. There was a problem that became high. In this conventional video editing apparatus, only the compression and expansion processes are performed in the vertical direction, and in order to perform processing such as image shift, it is necessary to additionally connect a device for performing the processing. was there.
[0006]
Next, a conventional video editing apparatus having a configuration different from the above will be described with reference to FIG. FIG. 27 is a block diagram showing a conventional video editing apparatus using an image memory. In FIG. 27, the digital video data input to this video editing apparatus is temporarily stored in a memory 220 composed of a dynamic ram. The editing circuit 221 includes image processing circuits such as a vertical filter, a horizontal filter, a vertical shifter, and a horizontal shifter, and instructs the address control circuit 223 to read a sample of digital video data stored in the memory 220. It is configured to
For example, when the editing circuit 221 performs horizontal processing, the editing circuit 221 instructs the address control circuit 223 to read each sample stored in the memory 220 in the horizontal direction. Upon receiving the instruction, the address control circuit 223 controls the address of the memory 220 so as to read the accumulated samples in the horizontal direction. The editing circuit 221 performs processing such as filtering on the sample output from the memory 220 and writes it again in the memory 220. At this time, each sample is stored in the memory 220 in the order of the input digital video data.
[0007]
A general dynamic ram has a two-dimensional structure in which memory cells are composed of rows and columns. Access to the same row address is fast, but access to different column addresses is slow.
FIG. 28 shows an example in which digital video data is mapped to the memory 220. In FIG. 28, the digital video data in this example has video data of 480 lines and 720 columns. One line sample is mapped to one row address.
In this case, reading or writing of one line can be performed continuously. That is, 720 samples can be read out in 722 clocks including overhead reading. Here, it is assumed that overhead reading can be performed by precharge and row address designation in one clock.
[0008]
In order to perform vertical processing on the memory 220 described above, if samples in the same column are continuously read, the row addresses of the samples in the respective lines are all different, so that continuous reading may be performed. could not. To read one sample, 3 clocks including overhead are required. Therefore, in order to read all the samples for one frame (480 lines, 720 columns) from the memory 220 and further write them, the number of clocks shown in the following formula (1) is required.
[0009]
720 × 480 × 3 = 1036800 (clock) (1)
[0010]
Since it is necessary to read out 30 frames per second for moving image digital video data, a memory clock of 30 MHz or higher is required. Processing of digital video data in a conventional image editing apparatus is a normal digital process. The video signal input / output clock of 27 MHz could not be supported. As a result, in order to edit such a video, a high-speed memory and a clock rate conversion circuit are required, and there is a problem that the configuration of the apparatus becomes large and the apparatus becomes expensive.
[0011]
[Problems to be solved by the invention]
As described above, in the conventional video editing apparatus shown in FIG. 26, there is a problem that the image quality at the time of compression and expansion in the vertical direction is low. In order to improve the quality of this image, many line buffers are used. Is necessary, and the scale becomes large and the manufacturing cost becomes high.
Further, the conventional video editing apparatus shown in FIG. 27 that performs editing using an image memory has a problem that access to the memory is slow and a high-speed memory is required to edit a moving image.
An object of the present invention is to provide a video editing apparatus and a video editing method capable of improving the quality of an image during vertical compression and expansion using a normal image memory without increasing the scale of the apparatus. It is in.
[0012]
[Means for Solving the Problems]
The video editing method according to the present invention is a video editing method for editing digital video data,
Dividing a frame of digital video data into a plurality of sub-screens;
Dividing a memory address into a row address that is an upper address and a column address that is a lower address, and storing digital video data of the same sub-screen in the one frame at the same row address of the memory;
Accessing the digital video data in the memory using the row address and the column address;
According to the above video editing method, it is possible to write or read high-definition mode digital video data using a memory having a normal number of clocks.
[0014]
Furthermore, the video editing method according to another aspect of the present invention is divided into a luminance signal sample and two color difference signal samples for each sample of digital video data, multiplexed for each line, and described as a luminance signal stream (hereinafter referred to as a Y stream). ) And two color difference signal streams (referred to as CR stream and CB stream), respectively,
A first editing step of forming a Y1 stream composed of Y1 samples obtained by editing the Y stream for each line;
A second editing step of forming a CR1 stream composed of CR1 samples obtained by editing the CR stream for each line;
A third editing step of forming a CB1 stream composed of CB1 samples obtained by editing the CB stream for each line;
A first accumulation step of accumulating the Y1 stream, the CR1 stream, and the CB1 stream in a memory;
A fourth editing step of editing the Y1 ′ stream composed of Y1 samples of the same column address output in the first accumulation step for each column address to form a Y2 stream composed of Y2 samples;
A fifth editing step of editing a CR1 ′ stream composed of CR1 samples of the same column address output in the first accumulation step for each column address to form a CR2 stream composed of CR2 samples;
A sixth editing step of editing the CB1 ′ stream composed of CB1 samples of the same column address output in the first accumulation step for each column address to form a CB2 stream composed of CB2 samples;
A second accumulation step of accumulating the Y2 stream, the CR2 stream, and the CB2 stream in a memory; and
The Y2 ′ stream composed of Y2 samples of the same line output in the second accumulation step, the CR2 ′ stream composed of CR2 samples, and the CB2 ′ stream composed of CB2 samples are inputted, An assembly step of multiplexing and outputting the Y2 sample, the CR2 sample, and the CB2 sample;
According to the video editing method described above, high-definition mode image data can be written and read using a memory with a normal number of clocks. As a result, the image data during vertical compression and expansion can be read and written. A video editing apparatus using a high-quality image memory can be realized using a normal memory.
[0015]
A video editing apparatus according to the present invention is a video editing apparatus for editing digital video data,
A dividing circuit for dividing one frame of digital video data into a plurality of sub-screens;
A memory circuit that divides the memory address into a row address that is an upper address and a column address that is a lower address, and stores digital video data of the same sub-screen in the one frame at the same row address of the memory;
The storage circuit is configured to access the digital video data in the memory using the row address and the column address.
According to the video editing apparatus having the above configuration, it is possible to write or read digital video data of a high-definition mode moving image using a memory having a normal number of clocks.
[0017]
Furthermore, a video editing apparatus according to another aspect of the invention is divided into a luminance signal sample and two color difference signal samples for each sample of digital video data, multiplexed for each line, and referred to as a luminance signal stream (hereinafter referred to as a Y stream). ) And two color difference signal streams (referred to as CR stream and CB stream), respectively,
A first editing circuit for forming a Y1 stream composed of Y1 samples obtained by editing the Y stream for each line;
A second editing circuit for forming a CR1 stream composed of CR1 samples obtained by editing the CR stream for each line;
A third editing circuit for forming a CB1 stream composed of CB1 samples obtained by editing the CB stream for each line;
A first storage circuit for storing the Y1 stream, the CR1 stream, and the CB1 stream in a memory;
A fourth editing circuit for editing a Y1 ′ stream composed of Y1 samples of the same column address output from the first storage circuit for each column address, and forming a Y2 stream composed of Y2 samples;
A fifth editing circuit that edits a CR1 ′ stream composed of CR1 samples of the same column address output from the first storage circuit for each column address to form a CR2 stream composed of CR2 samples;
A sixth editing circuit for editing a CB1 ′ stream composed of CB1 samples of the same column address output from the first storage circuit for each column address, and forming a CB2 stream composed of CB2 samples;
A second storage circuit for storing the Y2 stream, the CR2 stream, and the CB2 stream in a memory; and
The Y2 ′ stream composed of Y2 samples of the same line output from the second storage circuit, the CR2 ′ stream composed of CR2 samples, and the CB2 ′ stream composed of CB2 samples are input, and the sample is An assembly circuit for multiplexing and outputting the Y2 sample, the CR2 sample, and the CB2 sample is provided.
According to the video editing apparatus, high-definition mode image data can be written or read using a memory having a normal number of clocks. As a result, an inexpensive video editing apparatus using a normal image memory with high image quality at the time of compression or expansion in the vertical direction can be realized.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of a video editing apparatus according to the present invention will be described with reference to the accompanying drawings.
[0019]
Example 1
A video editing apparatus according to a first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a block diagram illustrating the configuration of the video editing apparatus according to the first embodiment.
In the first embodiment, it is assumed that the format of digital video data input from the outside is defined in SMPTE 125M. SMPTE 125M is a format for transmitting digital video data in accordance with CCIR Recommendation 601.
[0020]
FIG. 2 is a diagram showing the configuration of SMPTE 125M digital video data.
As shown in FIG. 2, one frame image in this format is composed of two fields 21 and 22. The luminance signal of the field 21 (hereinafter referred to as Y sample) is scanned with 232 lines, and each line is sampled into 858 pixel pixels. Similarly, the two color difference signals (referred to as CR sample and CB sample) in the field 21 are scanned with 232 lines, and each line is sampled into a pixel of 429 pixels.
[0021]
Similar to field 21, the Y sample in field 22 is scanned with 233 lines, and each line is sampled into 858 pixel pixels. Similarly, the CR sample and CB sample in the field 22 are scanned by 233 lines, and each line is sampled to 429 pixels.
One frame of digital video data is sequentially transmitted in field order and line order. Each sample of one line is transmitted in the order of CB sample, Y sample, CR sample, and Y sample. Each sample in one line is divided into an effective pixel and a sample in the horizontal blanking. A SAV signal (Start of Active Video Signal) is arranged immediately before the first effective pixel in one line, and an EAV signal (End of Active video Signal) is arranged immediately after the last effective pixel sample.
[0022]
In FIG. 1, a YC extraction circuit 1 divides input digital video data into Y samples, CR samples, and CB samples, outputs Y samples of effective pixels to the memory 2, and outputs CR samples of effective pixels to the memory 3. And the CB sample of the effective pixel is output to the memory 4. At this time, the YC extraction circuit 1 outputs each sample to each of the memories 2, 3 and 4 while maintaining the order of the samples in the input digital video data.
[0023]
FIG. 3 is a diagram illustrating a memory map of the memory 2 in the video editing apparatus according to the first embodiment. Here, the memory 2 is configured by a so-called dynamic ram which inputs an address divided into a row address which is an upper address and a column address which is a lower address. The column address space has 10 bits and the row address space has 10 bits.
In FIG. 3, it is assumed that 900 pieces of data from column addresses 0 to 899 of row address 0 are block 0 (B000). Hereinafter, 900 pieces of data from column addresses 0 to 899 from row address 1 to row address 383 are referred to as block 1 (B001) to block 383 (B383). These block 0 to block 383 are defined as bank 0.
Similarly, 900 pieces of data from column addresses 0 to 899 of the next row address 512 are defined as block 0 (B000). Hereinafter, 900 pieces of data from column addresses 0 to 899 from row address 513 to row address 895 are referred to as block 1 (B001) to block 383 (B383). The block 0 to the block 383 from the row address 512 are set as the bank 1.
[0024]
FIG. 4 is a diagram illustrating a division state of effective pixels of one frame of digital video data in the YC extraction circuit 1 of the video editing apparatus according to the first embodiment. The YC extraction circuit 1 of Example 1 divides 720 samples, which are 720 pixels of one line of effective pixels, into 24 blocks, and 480 samples, which are 480 lines of effective lines, into 16 blocks.
As shown in FIG. 4, numbers are assigned to the divided blocks in order from left to right and further from top to bottom in the figure. In FIG. 4, the upper left block is block 0 (B000), the upper right block is block 23 (B023), the lower left block is block 360 (B360), and the lower right block is block 383 (B383). The Y samples of each block on the screen divided in this way are stored in the corresponding block in the memory 2.
[0025]
FIG. 5 is a diagram illustrating a configuration of one divided block. (1) in FIG. 5 shows one block, and (2) in FIG. 5 shows the configuration of one block. As shown in FIG. 5, one divided block is composed of 900 samples (30 samples × 30 lines), and a number is assigned to each sample P.
As shown in FIG. 5, one block is composed of 30 vertical lines and 30 horizontal samples. For example, a sample P (m, y, x) indicates a line x and a sample y of the block m. Here, the line x is a line number counted from the top in the block, and the sample y is a sample number counted from the left in the block.
[0026]
FIG. 6 is a diagram showing a memory map in the memory 2 in the video editing apparatus according to the first embodiment of each sample of the divided block m (Bm) shown in FIG. As shown in FIG. 6, all the samples of the divided block m are mapped to the row address m of the memory 2.
Column addresses 0 to 899 are used, 0 is assigned to the upper left sample of the screen, samples are assigned sequentially in the horizontal direction, one line is assigned, and then one line is sequentially assigned to the lower line.
In the memory 3 for storing the CR samples and the memory 4 for storing the CB samples, the respective memory mapping is performed in the same manner. However, since the CR sample and the CB sample are 360 samples in which the number of samples in one line is half that of the Y sample, the number of blocks in the horizontal direction of the screen is 12 respectively.
[0027]
The digital video data of Y sample is read from the memory 2 and input to the editing circuit 5. The editing circuit 5 performs image processing such as filtering and shifting on the input data sequence of Y samples and outputs the result to the memory 8.
At this time, if the editing performed in the editing circuit 5 is processing for the line, for example, compression or expansion in the horizontal direction of the screen, the address control circuit 11 sequentially outputs the addresses of the Y samples of each line to the memory 2 and simultaneously outputs them. Activate the enable signal.
As a result, the memory 2 outputs Y samples for each line. The editing circuit 5 performs image processing such as compression, expansion or shift on the Y samples for each line output from the memory 2, and outputs them to the memory 8.
The address control circuit 11 controls the address of the memory 8 and the write enable signal so that the edited Y sample output from the editing circuit 5 is recorded in the memory 8.
[0028]
If the editing performed in the editing circuit 5 is a process for a column of the screen, for example, compression or expansion in the vertical direction of the screen, the address control circuit 11 sequentially outputs the address of the Y sample of each column on the screen to the memory 2, At the same time, the output enable signal is activated.
As a result, the memory 2 sequentially outputs Y samples for each column. The editing circuit 5 performs image processing such as compression, expansion, or shift on the Y samples for each column output from the memory 2 and outputs the result to the memory 8. The address control circuit 11 controls the address of the memory 8 and the write enable signal so that the edited Y sample output from the editing circuit 5 is recorded in the memory 8.
[0029]
If the editing performed in the editing circuit 5 is a screen shift process, the address control circuit 11 starts the address reading start position of each Y sample on the screen from the screen position to be shifted. The editing circuit 5 generates data at a screen position where no Y sample exists, and outputs it to the memory 8 together with the shifted Y sample.
If the editing performed by the editing circuit 5 is screen rotation, the address control circuit 11 controls the address of the memory 2 so as to read the Y sample according to the rotation angle given from the memory 2. The editing circuit 5 performs processing such as filtering on the input Y sample and outputs it to the memory 8.
Note that these Y sample compression, expansion, shift, and rotation processes can be combined.
[0030]
Similarly, the address control circuit 11 controls the address of the memory 3 and the read enable signal for the CR samples stored in the memory 3. The editing circuit 6 reads the CR sample from the memory 3 and edits it in the editing circuit 6. Further, the address control circuit 11 controls the address of the memory 9 and the write enable signal, so that the CR sample edited in the editing circuit 6 is written in the memory 9 and edited such as compression, expansion, shift, rotation and the like of the CR sample. Processing is performed.
Similarly, the address control circuit 11 controls the address of the memory 4 and the read enable signal with respect to the CB samples stored in the memory 4. The editing circuit 7 reads the CB sample from the memory 4 and edits it in the editing circuit 7. Further, the address control circuit 11 controls the address of the memory 10 and the write enable signal so that the CB sample edited in the editing circuit 7 is written in the memory 10, thereby editing the CB sample such as compression, expansion, shift, and rotation. Processing is performed.
[0031]
The address control circuit 11 reads out the sample from each of the memories 8, 9, 10 by controlling the address and read enable signal of each of the memories 8, 9, 10 and outputs the sample to the YC assembly circuit 12. The YC assembly circuit 12 assembles each input sample into a digital video signal and outputs it.
As described above, according to the video editing apparatus of the first embodiment, it is possible to edit input digital video data and output it as a digital video signal.
[0032]
In the SMPTE 125M format, one frame of data consists of 525 lines of data, and one line of data consists of 858 samples. However, since the sampling frequency of the CR sample and the CB sample is half that of the Y sample, the total amount of data in one frame is 900,900 samples.
Therefore, the memories 2, 3, 4, 8, 9, and 10 in the video editing apparatus according to the first embodiment need to write and read data of at least 900900 samples in one frame period (33.37 ms). Since each data is transmitted with a 27 MHz data clock, it is required from the point of synchronization that the entire system is operated at 27 MHz.
[0033]
Data writing to the memory 2 is performed by dividing into 24 blocks per line. One block includes 30 samples, and writing one block takes 32 clocks.
FIG. 7 is a timing chart of data writing to the memory 2 of Y samples in the video editing apparatus according to the first embodiment. In FIG. 7, writing of data on line 0 is performed by being divided into 24 blocks, and one block includes 30 samples.
Hereinafter, writing of the Y sample to the memory 2 will be described. As shown in FIG. 7, the row address enable signal (hereinafter referred to as “Row Address Enable Signal: RAS”) of the memory 2 is first lowered to L. At the timing when RAS is set to L, the row address 21 is output to the address. The address 0 in FIG. 7 is a row address in which the block 0 is recorded.
[0034]
After that, the column address enable signal (hereinafter referred to as “Column Address Enable Signal: CAS”) is lowered to L every clock. The addresses 0 to 29 of the column address 22 are sequentially output at the timing when CAS is set to L. 0 to 29 in the address are column addresses for recording the first 30 samples. At the timing when the column address is input to the address, the Y sample is input to the memory 2 and recorded. Since RAS is raised to H after inputting the Y sample at address 29, which is the last CAS, 32 clocks are required to write 30 samples in one block. Since one line has 24 blocks, 768 clocks are required to write one line of Y samples. Since one frame consists of 480 lines, 368640 clocks are required to write one frame.
[0035]
Next, considering the writing of the line m in the writing of the Y sample in the memory 2 as described above, the row address RAn inputted in the nth is expressed by the following formula (2).
[0036]
RAn = m / 30 + n (2)
[0037]
Hereinafter, “/” indicates integer division (rounded down after the decimal point). Further, the column address CAmp input to the p-th write of the n-th block of the write of the line m is expressed by the following formula (3).
[0038]
CAmp = m mod 30 × 30 + p (3)
[0039]
In the formula (3), m mod 30 indicates a remainder obtained by dividing m by 30 and also has the same meaning in the following formula.
Next, the timing when the Y samples stored in the memory 2 are read in the vertical direction for each column will be described.
Reading of column 0 is performed for each line divided into 16 blocks. One block contains 30 samples.
First, the RAS of the memory 2 is lowered to L. At the timing when RAS is set to L, the row address 21 is output to the address. The address 0 in FIG. 7 indicates a row address from which the block 0 is read. Thereafter, CAS is lowered every clock and set to L. At that timing, the column address 22 is output as the address. After setting CAS to L, the data at the corresponding address is output from the memory 2. Finally, 32 clocks are required to read 30 samples in order to raise RAS to H. Since one line has 16 blocks, 512 clocks are required to read one line. Since one frame is composed of 720 columns, 368640 clocks are required to read one frame.
[0040]
Next, considering the reading of the column m in the reading of the Y samples from the memory 2 as described above, the row address RAn input at the nth is expressed by the following equation (4).
[0041]
RAn = m mod 30 + n × 30 (4)
[0042]
The column address CAmp to be input to the pth of the nth block read of the column m read is expressed by the following equation (5).
[0043]
CAmp = m mod 30 + p × 30 (5)
[0044]
As described above, in the video editing apparatus according to the first embodiment, 737280 clocks are required to write and read one frame. Since the number of clocks is smaller than the number of clocks 900900 in one frame period of the system operated with the data clock of 27 MHz, the video editing apparatus according to the first embodiment is established as a system.
Next, horizontal reading for each line will be described. The horizontal reading for each line is performed at the same timing as the writing for each line. In this read operation, the sample is read from the memory 2 instead of the operation of writing the sample in the above-described write operation into the memory 2. At this time, the address output to the memory 2 follows the above-described equations (2) and (3) as in the case of writing.
Since the required number of clocks at this time is 368640 clocks as in the case of writing, writing and reading can be performed sufficiently within one frame period even if the horizontal reading is performed for each line.
[0045]
As for the memory 8, the editing circuit 5 may write for each line or write for each column, both of which have the same timing as when reading for each line and writing for each column related to the memory 2. Further, when the data is output from the memory 8 to the YC assembly circuit 12, the data is read for each line. Therefore, the memory 8 can also operate at a clock frequency of 27 MHz.
The memory 3, the editing circuit 6, the memory 9 for processing the CR samples, and the memory 4, the editing circuit 7, and the memory 10 for processing the CB samples are 360 samples in which the number of samples in the line direction is half that of the memory 2. Others are processed in the same manner as the memory 2, the editing circuit 5, and the memory 8 described above.
[0046]
The YC assembly circuit 12 outputs the input Y sample, CR sample, and CB sample as digital video data. At that time, necessary horizontal blanking and vertical blanking signals are generated, the signals are synchronized, and output at the timing shown in FIG.
As described above, according to the video editing apparatus of the first embodiment, it is possible to construct an image editing apparatus capable of operating at 27 MHz, which is the same as the clock frequency of input / output of digital video data to the memory.
[0047]
Example 2
A video editing apparatus according to a second embodiment of the present invention will be described below with reference to FIGS. FIG. 8 is a block diagram illustrating the configuration of the video editing apparatus according to the second embodiment.
In FIG. 8, the video editing apparatus according to the second embodiment includes a start detection circuit 101 that generates a start signal from input digital video data, and divides the digital video data into Y samples, CR samples, and CB samples according to the start signal. A YC extraction circuit 102 that divides one frame of digital video data into 11 parts in the line direction and 21 parts in the column direction is provided. In this way, the YC extraction circuit 102 divides into a luminance signal stream (hereinafter referred to as Y stream) and two color difference signal streams (referred to as CR stream and CB stream). The Y stream is composed of a plurality of Y samples in the line direction. Similarly, each CR stream and CB stream is composed of a plurality of CR samples and a plurality of CB samples on the line, respectively.
The YC extraction circuit 102 is connected to horizontal compression circuits 103, 104, and 105 that perform horizontal image processing of each divided sample. Each horizontal compression circuit 103, 104, 105 is connected to a line buffer 106, 107, 108. The line buffers 106, 107, and 108 are connected to a multiplexing circuit 121 that multiplexes each sample. The multiplexing circuit 121 is connected to the memory 110 via the data bus 109.
[0048]
Input / output of the memory 110 is controlled by the memory control circuit 111. The memory 110 is connected via a data bus 109 to a vertical compression circuit 112 that performs vertical image processing. The vertical compression circuit 112 is connected to the column buffer 113. The column buffer 113 is connected to the memory 115 via the data bus 114. Input / output of the memory 115 is controlled by the memory control circuit 116. The memory 115 is connected to the line buffers 117, 118, and 119 via the data bus 114. Line buffers 117, 118, and 119 are connected to the YC assembly circuit 120.
[0049]
The operation of the video editing apparatus according to the second embodiment will be described below with reference to FIGS. In the second embodiment, the bit width of one sample of the digital video data input to the start detection circuit 101 and the YC extraction circuit 102 is 10 bits.
The start detection circuit 101 generates a start signal such as a frame head signal and a line head signal from the digital video data, and generates the start signal as a YC extraction circuit 102, a memory control circuit 111, a vertical compression circuit 112, a memory control circuit 116, and the like. Output to the YC assembly circuit 120.
The YC extraction circuit 102 divides the input digital video data into Y samples, CR samples, and CB samples according to the input start signal, and outputs each sample to the horizontal compression circuits 103, 104, and 105. At this time, the YC extraction circuit 102 simultaneously outputs a write enable signal for each sample.
[0050]
The horizontal compression circuit 103 performs image processing such as horizontal compression and expansion from the input Y sample, converts it to Y1 sample, and outputs this Y1 sample to the line buffer 106. The horizontal compression circuit 103 outputs a sample that is not a pixel sample in Y samples, that is, a Y sample during vertical blanking and horizontal blanking, to the line buffer 106 as it is. At this time, the horizontal compression circuit 103 outputs a write enable signal to the line buffer 106 in accordance with the output of the Y1 sample. The Y1 sample output to the line buffer 106 outputs two adjacent samples simultaneously. Therefore, the line buffer 106 has a data width of 20 bits, and among the two adjacent samples, the left Y1 sample is stored in the upper 10 bits on the screen, and the right Y1 sample is stored in the lower 10 bits. .
[0051]
The horizontal compression circuit 104 for CR samples, like the horizontal compression circuit 103 for Y samples, performs image processing such as horizontal compression and expansion of the input CR samples and converts them into CR1 samples. And output to the line buffer 107 together with the write enable signal.
The horizontal compression circuit 105 for CB samples performs image processing such as horizontal compression and expansion of the input CB samples, converts them into CB1 samples, and outputs them to the line buffer 108 together with a write enable signal.
[0052]
The line buffer 106 for Y samples temporarily holds the input Y1 sample according to the input write Y enable signal.
Similarly, the line buffers 107 and 108 temporarily hold the CR1 sample and CB1 sample respectively input according to the input write CR enable signal and write CB enable signal.
The line buffers 106, 107, and 108 output the Y1 sample, CR1 sample, and CB1 sample held in accordance with the read enable signal output from the memory control circuit 111 to the multiplexing circuit 121. The multiplexing circuit 121 multiplexes each input sample and outputs it to the data bus 109.
[0053]
FIG. 9 is a block diagram illustrating the multiplexing circuit 121 according to the second embodiment. In this multiplexing circuit 121, the Y1 sample is stored in the upper 20 bits, the CR1 sample is stored in the next 10 bits, and the CB1 sample is stored in the lower 10 bits. The sample stored as described above is output to the data bus 109.
The multiplexed samples output to the data bus 109 are stored in the memory 110. Further, samples multiplexed in order in the column direction are read from the memory 110 by the read enable signal output from the memory control circuit 111 and output to the vertical compression circuit 112.
[0054]
The memory 110 has a capacity for storing samples for at least two frames, and the memory area for the first frame in the memory area for two frames is bank 0, and the memory area for the next one frame is bank 1. The bit width in the memory 110 is 40 bits. The memory control circuit 111 controls the read enable signal of the line buffers 106, 107, and 108, and the address and control signal of the memory 110. Thus, by controlling each signal by the memory control circuit 111, a sample for one frame is read from the line buffers 106, 107, and 108 in one frame period and recorded in the memory 110. The frame data is read from the memory 110 and output to the vertical compression circuit 112. The signal generation timing of the memory control circuit 111 follows the start signal output from the start detection circuit 101.
[0055]
Samples are input to the vertical compression circuit 112 in the order in the column direction. The vertical compression circuit 112 compresses or expands each column and outputs the compressed or expanded sample to the column buffer 133. However, the vertical compression circuit 112 outputs the samples in vertical blanking and horizontal blanking to the column buffer 113 as they are. The vertical compression circuit 112 outputs a sample and outputs a write enable signal to the column buffer 113.
These compression and decompression timings operate based on the start signal input from the start detection circuit 101.
[0056]
The column buffer 113 buffers the input sample when the write enable signal is active. The column buffer 113 outputs the buffered sample to the data bus 114 when the read enable signal is input from the memory control circuit 116. The Y1 sample compressed or expanded by the vertical compression circuit 112 is defined as Y2 sample, the CR1 sample as CR2 sample, and the CB1 sample as CB2 sample.
[0057]
Samples output to the data bus 114 are recorded in the memory 115. Next, samples are sequentially read from the memory 115 in the line direction, and output to the line buffers 117, 118, and 119.
The memory 115 has a sample capacity for at least two frames, and the first one frame in the memory area for two frames is bank 0, and the next one frame is bank 1. The bit width in the memory 115 is 40 bits.
The memory control circuit 116 controls the read enable signal of the column buffer 113, the address and control signal of the memory 110, and the write enable signal of the line buffers 117, 118, and 119. As described above, the memory control circuit 116 controls each signal, so that one frame sample is read from the column buffer 113 in one frame period and recorded in the memory 115, and one frame of data is recorded in the same one frame period. Are read from the memory 115 and output to the line buffers 117, 118, and 119. The signal generation timing of the memory control circuit 111 follows the start signal output from the start detection circuit 101.
[0058]
The line buffer 117 buffers the input Y2 sample according to the write enable signal of the memory control circuit 116. The line buffer 117 outputs Y2 samples buffered according to the read enable signal of the YC assembly circuit 120.
Further, the line buffer 118 buffers the CR2 sample input according to the write enable signal of the memory control circuit 116. The line buffer 118 outputs the CR2 sample held in accordance with the read enable signal from the YC assembly circuit 122.
The line buffer 119 buffers the CB2 sample input according to the write enable signal of the memory control circuit 116. The line buffer 119 outputs the CB2 sample held in accordance with the read enable signal of the YC assembly circuit 122.
The YC assembly circuit 120 reads out Y2 samples, CR2 samples, and CB2 samples stored in the line buffers 117, 118, and 119, respectively, converts them into digital video signals, and outputs them.
[0059]
FIG. 10 is a diagram illustrating a memory map of the memory 110 in the video editing apparatus according to the second embodiment. In FIG. 10, the data width of the memory 110 is 40 bits. Two Y1 samples are recorded in the upper 20 bits, the CR1 sample is recorded in the lower 10 bits, and the CB1 sample is recorded in the lowest 10 bits.
The memory 110 has a row address bit width of 8 bits and a column address bit width of 10 bits. The memory for one frame in the memory 110 is divided into 231 blocks. One block occupies one row address and has a column address from 0 to 974. As shown in FIG. 10, the memory 110 has memory areas of two frames, and the memory areas are called bank 0 and bank 1, respectively.
[0060]
As described above, in the digital video data, one frame of Y samples has 525 lines, and one line is composed of 858 samples. Each frame of the CR sample and the CB sample has 525 lines, and one line is composed of 329 samples.
The Y1 sample and Y2 sample converted from the Y sample, the CR1 sample and CR2 sample converted from the CR sample, and the CB1 and CB2 sample converted from the CB sample are configured in the same manner.
Hereinafter, each sample in the column x and the line y is represented by Y (x, y), CR (x, y), and CB (x, y), respectively.
[0061]
One frame of digital video data is divided into 11 parts in the line direction and 21 parts in the column direction. FIG. 11 is a diagram illustrating an arrangement of divided blocks in the memory 110. As shown in FIG. 11, the divided blocks are sequentially numbered from left to right and further from top to bottom. In the memory 110, digital video data having a corresponding block number is recorded.
In FIG. 11, one block is composed of 78 Y1 samples, 39 CR1 and CB1 samples in the line direction, and 21 samples in the column direction.
In the following description, one sample in the block m (Bm) is represented as P (m, x, y). In the sample indicated by P (m, y, x), two Y1 samples, CR1 sample, and CB1 sample are stored.
[0062]
For example, if y is an even number, P1 (m, y / 2 + 233, {m × 39 + x} × 2) and Y1 (m, y / 2 + 233, {m × 39 + x) are included in P (m, y, x). } × 2 + 1), CR1 (m, y / 2 + 233, m × 39 + x), and CB1 (m, y / 2 + 233, m × 39 + x) are stored.
If y is an odd number, P (m, y, x) includes Y1 (m, y / 2, {m × 39 + x} × 2) and Y1 (m, y / 2, {m × 39 + x). } × 2 + 1), CR1 (m, y / 2, m × 39 + x), and CB1 (m, y / 2, m × 39 + x) are stored.
M, x, and y are 0 ≦ m <231, 0 ≦ x <39, and 0 ≦ y <25.
[0063]
FIG. 12 is a diagram illustrating an arrangement of each sample in the block m of the memory 110. Here, the block m is recorded at the row address m of the memory 110.
The column address C for recording P (m, y, x) is expressed by the following formula (6).
[0064]
C = x × 39 + y (6)
[0065]
The column address 975 and later are not used.
FIG. 13 is a block diagram showing a configuration of the YC extraction circuit 102.
In FIG. 13, the input digital video data is output as it is to the horizontal compression circuit 103 as Y samples, to the horizontal compression circuit 104 as CR samples, and to the horizontal compression circuit 105 as CB samples. The start signal input from the start detection circuit 101 is input to the counter 130 of the YC extraction circuit 102. The counter 130 is a 2-bit counter and increases the count number by one for each clock using a start signal as a trigger signal.
The numerical value of the counter 130 is output to the Y enabler 131, the CR enabler 132, and the CB enabler 133 in the YC extraction circuit 102.
[0066]
14 shows digital video data input to the YC extraction circuit 102, samples output to the horizontal compression circuits 103, 104, and 105, and output of enable signals output from the enablers 131, 132, and 133. It is a figure which shows a timing.
As shown in FIG. 14, the Y enabler 131 outputs a Y enable signal to the horizontal compression circuit 103 when the counter is 1 and 3. The CR enabler 132 outputs a CR enable signal to the horizontal compression circuit 104 when the counter is 2. The CB enabler 133 outputs a CB enable signal to the horizontal compression circuit 105 when the counter is zero.
[0067]
(A), (b), and (c) of FIG. 15 are block diagrams showing the configurations of the horizontal compression circuits 103, 104, and 105, respectively. In FIG. 15A, the horizontal compression circuit 103 extracts Y samples from the input digital video data having Y samples and the Y enable signal, and compresses them in the line direction by the filter 141 in accordance with parameters given in advance. Alternatively, stretching is performed. The Y1 sample compressed or expanded in the filter 141 is output to the Y assembly circuit 142 together with the Y enable signal. In the Y assembly circuit 142, two adjacent Y1 samples are multiplexed and output to the line buffer 106 together with the write Y enable signal. For the horizontal blanking and vertical blanking samples, the horizontal compression circuit 103 outputs the input Y1 samples to the line buffer 106 as they are.
[0068]
In FIG. 15B, the horizontal compression circuit 104 extracts CR samples from the input digital video data having CR samples and the CR enable signal, and compresses or decompresses them in the line direction by the filter 143 according to a predetermined parameter. I do. The compressed or expanded CR1 sample is output to the line buffer 107 together with the write CR enable signal. For the horizontal blanking and vertical blanking samples, the horizontal compression circuit 104 outputs the input CR1 sample to the line buffer 107 as it is.
[0069]
In FIG. 15C, the horizontal compression circuit 105 extracts CB samples from the input digital video data having CR samples and the enable signal, and performs compression or expansion in the line direction in accordance with parameters given in advance. The compressed or expanded CB1 sample is output to the line buffer 108 together with the write CB enable signal. The horizontal compression circuit 105 outputs the input CB sample as it is to the line buffer 108 for the horizontal blanking and vertical blanking samples.
[0070]
FIG. 16 is a block diagram showing a configuration of the memory control circuit 111.
In FIG. 16, a counter 51 is a counter that forms a counter value by incrementing (counting up) an input start signal for each clock. The counter value of the counter 51 is output to the row address decoder 52, the column address decoder 53, and the enable control circuit 55. In the row address decoder 52, a row address of the memory 110 is generated. In the column address decoder 53, a column address of the memory 110 is generated. The generated row address and column address are multiplexed by the address multiplexing circuit 54 and output to the address input terminal of the memory 110 (FIG. 8).
The enable control circuit 55 outputs an output enable signal OE, a write enable signal WE, a row address enable signal RAS, a column address enable signal CAS, and a read enable signal to the line buffers 106, 107, and 108 from the input counter value. Generate each.
[0071]
FIG. 17 is a timing chart showing the writing of one line in the memory 110. One line of data is recorded over 11 blocks. Here, writing of one block will be described. 39 samples of the same line are recorded in one block. Since these 39 samples are arranged at the same row address, burst writing is possible.
In FIG. 17, the row address enable signal RAS is first lowered to L and the first row address RA0 is output to the address of the memory 110. Thereafter, the column address enable signal CAS is activated for each clock and the column addresses CA0, CA1, CA2,. Thereafter, the row address enable signal RAS is disabled. After the column address CA38 is output to the address of the memory 110, the column address enable signal is raised, and the read enable signal of the line buffers 106, 107, and 108 is activated one clock before the data address 109. Data on the same line in one block is output.
[0072]
By performing the above processing for 11 blocks, the sample of one line is written into the memory 110. The time required for this writing is 41 clocks in the case of a 27 MHz clock, and 16.7 μsec in 11 blocks of one line.
When writing the line m, the nth row address RAn is expressed by the following equation (7).
[0073]
RAn = m / 11 + n (7)
[0074]
The p-th column address CAmp of the n-th block is expressed by the following formula (8).
[0075]
CAmp = m mod 11 + p (8)
[0076]
FIG. 18 is a timing chart for reading samples of two columns in the memory 110. Samples for two columns are distributed over 21 blocks. Reading one block will be described with reference to FIG. In one block, 25 samples of the same column are recorded. Since these 25 samples are arranged at the same row address, burst reading is possible.
In FIG. 18, the row address enable signal RAS is first lowered to L and the first row address RA0 is output to the address of the memory 110. Thereafter, the column address enable signal CAS is activated for each clock and the column addresses CA0, CA1, CA2,..., CA24 are output. Thereafter, the row address enable signal RAS is disabled. Each time the column address enable signal CAS is activated, address data is output from the memory 110 to the data bus 109.
[0077]
By performing the above-described processing for 21 blocks, the two-column sample is read from the memory 110. The time required for this reading is 27 MHz in the case of 27 MHz, and 21 μsec in 21 blocks.
When reading the column m, the nth row address RAn is expressed by the following equation (9).
[0078]
RAn = m / 21 (9)
[0079]
The p-th column address CAmp of the n-th block is expressed by the following formula (10).
[0080]
CAmp = m mod 21 + p (10)
[0081]
The memory control circuit 111 performs writing of 525 lines and reading of 858 columns in one frame period (33.3 ms). At this time, line writing for one frame and column reading for one frame are performed on different banks, so that rewriting during reading of the same frame does not occur.
In addition, the entire screen is shifted in the horizontal direction by shifting the row address and the column address in accordance with the horizontal offset given in advance when reading the column. Specifically, when reading the column m, it is possible to shift the screen by 2 m columns by adding the offset s to m and calculating the row address RAn and the column address CAmp.
[0082]
FIG. 19 is a timing chart of memory control signals in one frame period. First, one frame is divided into 525. One line is written in the first half of the divided period, and two columns are read in the second half. This timing follows the start signal input to the memory control circuit 111.
[0083]
FIG. 20 is a block diagram showing a detailed configuration of the vertical compression circuit 112. In FIG. 20, the digital video data input from the data bus 109 is divided into a Y1 sample, a CR1 sample, and a CB1 sample. The Y1 sample is further divided into even-numbered samples and odd-numbered samples in the column. The even-numbered (including 0) Y1 sample is output to the compression circuit 161, the odd-numbered Y1 sample is output to the compression circuit 162, the CR1 sample is output to the compression circuit 163, and the CB1 sample is output to the compression circuit 164.
In the vertical compression circuit 112, the most significant 10 bits of the bit field of the data bus 109 are transferred to the compression circuit 161, the next 10 bits to the compression circuit 162, and the next 10 bits to the compression circuit 163. This is done by inputting the lower 10 bits to the compression circuit 164.
[0084]
The compression circuit 161 compresses or expands in the column direction from the input data and the start signal according to parameters given in advance. The even-numbered Y2 sample in the compressed or expanded column is output to the column buffer 113 (FIG. 8) together with the write enable signal.
The compression circuit 162 performs compression or expansion in the column direction from the input data and the start signal according to parameters given in advance. The Y2 sample whose odd-numbered compressed or expanded column is output to the column buffer 113 together with the write enable signal.
The compression circuit 163 performs compression or expansion in the column direction from the input data and the start signal according to parameters given in advance. The compressed or expanded CR2 sample is output to the column buffer 113 together with the write enable signal.
The compression circuit 164 performs compression or expansion in the column direction from the input data and the start signal according to parameters given in advance. The compressed or expanded CB2 sample is output to the column buffer 113 together with a write enable signal.
[0085]
The samples output from the compression circuits 161, 162, 163, and 164 are the Y2 sample output from the compression circuit 161 at the top of the 40-bit width signal to the column buffer, and the output from the compression circuit 162 as the next 10 bits. The Y2 sample is output to the column buffer 113 after the CR2 sample is multiplexed on the next 10 bits and the CB2 sample is multiplexed on the least significant 10 bits.
The column buffer 113 temporarily holds each input sample according to a write enable signal.
The memory map of the memory 115 is the same as the memory map of the memory 110 described above.
[0086]
FIG. 21 is a block diagram showing a detailed configuration of the memory control circuit 116.
In FIG. 21, a counter 171 is a counter that receives a start signal and increments (counts up) every clock to form a count value. The counter value of the counter 171 is output to the row address decoder 172, the column address decoder 173, and the enable control circuit 175, respectively. In the row address decoder 172, a row address of the memory 115 is generated. The column address decoder 173 generates a column address of the memory 115. These row address and column address are multiplexed by the address multiplexing circuit 174 and output to the address input terminal of the memory 115.
[0087]
The enable control circuit 175 generates an output enable signal OE, a write enable signal WE, a row address enable signal RAS, and a column address enable signal CAS of the memory 115 from the input counter value. The enable control circuit 175 generates a write enable signal for the line buffers 117, 118, and 119 and a read enable signal for the column buffer 113.
[0088]
FIG. 22 is a timing chart of writing in two columns of the memory 115. Two columns of data are distributed over 21 blocks. Here, writing of one block will be described. In one block, 25 samples in the same column are recorded. These 25 samples are arranged at the same row address.
In FIG. 22, the row address enable signal RAS is first lowered to L and the first row address RA 0 is output to the address of the memory 115. Thereafter, the column address enable signal CAS is activated for each clock and the column addresses CA0, CA1, CA2,..., CA24 are output. Thereafter, the row address enable signal RAS is disabled.
In addition, a read enable signal for the column buffer 113 is output one clock before the column address enable signal CAS is activated so that the address data is output to the data bus 114 every time the column address enable signal CAS is activated. Data is read from the column buffer 113.
[0089]
By performing the above processing for 21 blocks, a sample of two columns is read from the column buffer 113 and written to the memory 115. The time required for writing to the memory 115 is 27 clocks for writing one block and 21 μsec for 21 blocks.
When writing in column m, the nth row address RAn is expressed by the following equation (11).
[0090]
RAn = m / 21 (11)
[0091]
The p-th column address CAmp of the n-th block is expressed by the following formula (12).
[0092]
CAmp = m mod 21 + p (12)
[0093]
FIG. 23 is a timing chart for reading one line of the memory 115. One line of data is recorded over 11 blocks. Here, reading for one block will be described. 39 samples of the same line are recorded in one block. These 39 samples are arranged at the same row address. In FIG. 23, the row address enable signal RAS is first lowered to L and the first row address RA0 is output to the address of the memory 115. Thereafter, the column address enable signal CAS is activated for each clock, and the column addresses CA0, CA1, CA2,. Thereafter, the row address enable signal RAS is disabled. Next, the column address enable signal CAS is activated, and the write enable signals for the line buffers 117, 118, and 119 are activated in accordance with the timing at which data is output to the memory 115. Thus, when the write enable signal becomes active, one block of data output to the data bus 114 is written to the line buffers 117, 118, and 119.
[0094]
By performing the above process for 11 blocks, a sample of one line is read from the memory 110 and written to the line buffers 117, 118, and 119. The time required for writing to the line buffers 117, 118, and 119 is 41 clocks for 1 block in the case of a 27 MHz clock, and 16.7 μsec for 11 blocks.
When the line m is read, the nth row address RAn is expressed by the following equation (13).
[0095]
RAn = m / 11 + n (13)
[0096]
The p-th column address CAmp of the n-th block is expressed by the following formula (14).
[0097]
CAmp = m mod 11 + p (14)
[0098]
The memory control circuit 116 performs reading of 525 lines and writing of 858 columns in one frame period (33.3 ms). At this time, line reading for one frame and column writing for one frame are performed on different banks, so that rewriting during reading of the same frame does not occur.
In addition, the entire screen is shifted in the vertical direction by shifting the row address and the column address in accordance with the vertical offset given in advance when the line is read. Specifically, when reading the line m, it is possible to shift the screen by m lines by adding the offset s to m and calculating the row address RAn and the column address CAmp.
[0099]
FIG. 24 is a timing chart of memory control signals for one frame period. In FIG. 24, first, one frame is divided into 525. One line is read in the first half of the divided period, and two columns are written in the second half. This timing follows the start signal input to the memory control circuit 116.
[0100]
FIG. 25 is a block diagram showing details of the YC assembly circuit 120. In FIG. 25, a counter 181 is a counter that is incremented by 1 for each clock according to an input start signal. The enabler 182 generates an enable signal for reading the Y2 sample, the CR2 sample, and the CB2 sample from the line buffers 117, 118, and 119 according to the count value of the counter 181.
[0101]
The luminance conversion circuit 183 performs luminance conversion on the Y2 sample output from the line buffer 117 and outputs the Y2 sample to the selector 186 as a Y3 sample. The color difference conversion circuit 184 performs color space conversion on the CR2 samples output from the line buffer 118 and the CB2 samples output from the line buffer 119, and outputs them to the selector 186 as CR3 samples and CB3 samples.
The blanking generation circuit 185 generates horizontal and vertical blanking signals necessary for the digital video data.
The selector 186 assembles and outputs the digital video signal by selecting the Y3 sample, CR3 sample, CB3 sample and the horizontal and vertical blanking signals according to the value of the counter 181.
[0102]
As described above, according to the video editing apparatus of the second embodiment, the image editing apparatus capable of operating at 27 MHz, which is the same as the input / output clock frequency of the digital video data, maintains a sufficient video quality, and is a special apparatus. It can be constructed without providing.
[0103]
【The invention's effect】
As described above in detail in the embodiments, the present invention has the following effects.
According to the video editing method of the present invention, when a frame of one frame is divided into a plurality of sub-screens and the video data is stored in the memory, the video data belonging to the same sub-screen is stored in the same row address of the memory. According to this video editing method, video processing can be performed with high quality by performing image processing such as compression and expansion in the vertical and horizontal directions using a memory having a normal clock frequency of 27 MHz.
Further, according to the video editing apparatus of the present invention, it is possible to configure a filter that can obtain a desired quality in processing such as compression and expansion, and burst access in either the line direction or the column direction is possible in memory access. In addition, it is possible to realize a low-cost video editing apparatus capable of performing a memory operation in synchronization with 27 MHz of digital video data.
[Brief description of the drawings]
FIG. 1 is a block diagram of a video editing apparatus according to a first embodiment of the present invention.
FIG. 2 is a diagram showing a format of an input signal in Embodiment 1 according to the present invention.
FIG. 3 is a memory map of the memory according to the first embodiment of the present invention.
FIG. 4 is a block arrangement diagram of a screen according to the first embodiment of the present invention.
FIG. 5 is a diagram illustrating a sample arrangement of divided blocks according to the first embodiment of the present invention.
FIG. 6 is a memory map of a sample of Example 1 according to the present invention.
FIG. 7 is a timing chart in the memory according to the first embodiment of the present invention.
FIG. 8 is a block diagram of a video editing apparatus according to a second embodiment of the present invention.
FIG. 9 is a block diagram showing details of a multiplexing circuit 121 according to the second embodiment of the present invention.
FIG. 10 is a memory map of the memory 110 according to the second embodiment of the present invention.
FIG. 11 is a block arrangement diagram of a screen according to the second embodiment of the present invention.
FIG. 12 is a memory map of a sample of Example 2 according to the present invention.
13 is a block diagram showing details of a YC extraction circuit 102 according to the second embodiment of the present invention. FIG.
FIG. 14 is a timing chart of the YC extraction circuit according to the second embodiment of the present invention.
FIG. 15 is a block diagram showing details of a horizontal compression circuit 103 according to the second embodiment of the present invention.
FIG. 16 is a block diagram showing details of a memory control circuit 111 according to the second embodiment of the present invention.
FIG. 17 is a timing chart of line writing in the memory 110 according to the second embodiment of the present invention.
FIG. 18 is a timing chart of column reading in the memory 110 according to the second embodiment of the present invention.
FIG. 19 is a timing chart of the data bus 109 according to the second embodiment of the present invention.
FIG. 20 is a block diagram illustrating details of the vertical compression circuit 112 according to the second embodiment of the present invention.
FIG. 21 is a block diagram showing details of a memory control circuit 116 according to the second embodiment of the present invention.
FIG. 22 is a timing chart of column writing in the memory 115 according to the second embodiment of the present invention.
FIG. 23 is a timing chart of line reading in the memory 115 according to the second embodiment of the present invention.
FIG. 24 is a timing chart of the data bus 114 according to the second embodiment of the present invention.
FIG. 25 is a block diagram showing details of a YC assembly circuit 120 according to the second embodiment of the present invention.
FIG. 26 is a block diagram showing a configuration of a conventional video editing apparatus.
FIG. 27 is a block diagram showing a configuration of a conventional video editing apparatus using a memory.
FIG. 28 is a memory map of a memory of a conventional video editing apparatus using a memory.
[Explanation of symbols]
1,102 YC extraction circuit
2, 3, 4, 8, 9, 10 memory
5, 6, 7 Editing circuit
11 Address control circuit
12, 120 YC assembly circuit
51, 130, 171, 181 counter
52, 172 Row address decoder
53, 173 Column address decoder
54, 174 Address multiplexing circuit
55, 175 Enable control circuit
101 Start detection circuit
103, 104, 105 Horizontal compression circuit
106, 107, 108, 117, 118, 119 Line buffer
109, 114 Data bus
110, 115 memory
111, 116 Memory control circuit
112 Vertical compression circuit
113 Column buffer
121 Multiplex circuit
130 counter
131 Y Enabler
132 CR Enabler
133 CB Enabler
141, 143, 144 filters
142 Y assembly circuit
161, 162, 163, 164 Compression circuit
182 Enabler
183 Brightness conversion circuit
184 Color difference conversion circuit
185 Blanking generation circuit
186 selector

Claims

In a video editing method for editing digital video data,
Dividing a frame of digital video data into a plurality of sub-screens;
Dividing the memory address into a row address which is an upper address and a column address which is a lower address, and storing digital video data of the same sub-screen in the one frame at the same row address of the memory; and Accessing the digital video data in the memory using a column address;
A video editing method comprising:

Each digital video data sample is divided into a luminance signal sample and two chrominance signal samples, multiplexed for each line, and a luminance signal stream (hereinafter referred to as Y stream) and two chrominance signal streams (CR stream, CB stream, and so on). Dividing step to form each of
A first editing step of forming a Y1 stream composed of Y1 samples obtained by editing the Y stream for each line;
A second editing step of forming a CR1 stream composed of CR1 samples obtained by editing the CR stream for each line;
A third editing step of forming a CB1 stream composed of CB1 samples obtained by editing the CB stream for each line;
A first accumulation step of accumulating the Y1 stream, the CR1 stream, and the CB1 stream in a memory;
A fourth editing step of editing the Y1 ′ stream composed of Y1 samples of the same column address output in the first accumulation step for each column address to form a Y2 stream composed of Y2 samples;
A fifth editing step of editing a CR1 ′ stream composed of CR1 samples of the same column address output in the first accumulation step for each column address to form a CR2 stream composed of CR2 samples;
A sixth editing step of editing the CB1 ′ stream composed of CB1 samples of the same column address output in the first accumulation step for each column address to form a CB2 stream composed of CB2 samples;
A second storage step for storing the Y2 stream, the CR2 stream, and the CB2 stream in a memory, and a Y2 ′ stream and a CR2 sample that are configured by Y2 samples of the same line output in the second storage step. An CB2 ′ stream composed of the CR2 ′ stream and the CB2 sample, and an assembly process for multiplexing and outputting the Y2 sample, the CR2 sample, and the CB2 sample for each sample;
A video editing method comprising:

In a video editing device that edits digital video data,
A dividing circuit for dividing one frame of digital video data into a plurality of sub-screens;
A memory circuit that divides the memory address into a row address that is an upper address and a column address that is a lower address, and stores digital video data of the same sub-screen in the one frame at the same row address of the memory;
The video editing apparatus, wherein the storage circuit is configured to access the digital video data of the memory using the row address and the column address.

Each digital video data sample is divided into a luminance signal sample and two chrominance signal samples, multiplexed for each line, and a luminance signal stream (hereinafter referred to as Y stream) and two chrominance signal streams (CR stream, CB stream). Dividing circuit forming each of
A first editing circuit for forming a Y1 stream composed of Y1 samples obtained by editing the Y stream for each line;
A second editing circuit for forming a CR1 stream composed of CR1 samples obtained by editing the CR stream for each line;
A third editing circuit for forming a CB1 stream composed of CB1 samples obtained by editing the CB stream for each line;
A first storage circuit for storing the Y1 stream, the CR1 stream, and the CB1 stream in a memory;
A fourth editing circuit for editing a Y1 ′ stream composed of Y1 samples of the same column address output from the first storage circuit for each column address, and forming a Y2 stream composed of Y2 samples;
A fifth editing circuit that edits a CR1 ′ stream composed of CR1 samples of the same column address output from the first storage circuit for each column address to form a CR2 stream composed of CR2 samples;
A sixth editing circuit for editing a CB1 ′ stream composed of CB1 samples of the same column address output from the first storage circuit for each column address, and forming a CB2 stream composed of CB2 samples;
A second storage circuit that stores the Y2 stream, the CR2 stream, and the CB2 stream in a memory, and a Y2 ′ stream that includes the Y2 samples of the same line output from the second storage circuit, and a CR2 sample A CB2 ′ stream composed of the CR2 ′ stream and the CB2 sample, and an assembly circuit for multiplexing and outputting the Y2 sample, the CR2 sample, and the CB2 sample for each sample;
A video editing apparatus comprising:

The first storage circuit includes a first memory for storing Y1 samples, a second memory for storing CR1 samples, and a third memory for storing CB1 samples;
The first memory, the second memory, and the third memory are configured to be accessed by dividing each address into a row address that is an upper address and a column address that is a lower address,
Y1 samples constituting one frame are divided into grids to form sub-screens, and all Y1 samples constituting each sub-screen are stored in the same row address of the first memory,
The CR1 samples constituting one frame are divided into a grid by dividing the CR1 samples into a grid, and all the CR1 samples constituting each sub-screen are stored at the same row address of the second memory, and CB1 constituting one frame is stored. a sub-screen by dividing the sample in a grid pattern, wherein the third same row address of the memory, according to claim, characterized in that it is configured to be accumulated every CB1 samples constituting each sub-screen 4 The video editing apparatus described.

The second storage circuit includes a fourth memory for storing Y2 samples, a fifth memory for storing CR2 samples, and a sixth memory for storing CB2 samples;
The fourth memory, the fifth memory, and the sixth memory are configured to be accessed by dividing each address into a row address that is an upper address and a column address that is a lower address,
A Y2 sample constituting one frame is divided into a grid to form a sub-screen, and all Y2 samples constituting each sub-screen are stored in the same row address of the fourth memory,
CR2 samples constituting one frame are divided into grids to form sub-screens. All CR2 samples constituting each sub-screen are stored in the same row address of the fifth memory, and CB2 constituting one frame. samples and sub-screen is divided in a lattice shape, according to claim 4, wherein the sixth same row address of the memory, characterized in that it is configured so that all of the CB2 samples constituting each sub-screen is stored Video editing equipment.

The first storage circuit includes two Y1 samples adjacent to each other on the same line, one CR1 sample in the vicinity of the Y1 sample on the screen, and one CB1 sample in the vicinity of the Y1 sample on the screen. 5. The video editing apparatus according to claim 4, further comprising: a multiplexing circuit that multiplexes the four samples; and a seventh memory that accumulates the multiplexed four samples at the same address.

The second storage circuit includes two Y2 samples adjacent to each other on the same line, one CR2 sample in the vicinity of the Y2 sample on the screen, and one CB2 sample in the vicinity of the Y2 sample on the screen. 5. The video editing apparatus according to claim 4, further comprising: a multiplexing circuit that multiplexes the four samples; and an eighth memory that stores the multiplexed four samples at the same address.

The first storage circuit stores the Y1 stream, the CR1 stream, and the CB1 stream in the first half of one line of input digital video data, and the Y1 in the second half of one line of input digital video data. Output 'stream, CR1' stream and CB1 'stream;
The second storage circuit stores the Y2 stream, the CR2 stream, and the CB2 stream in the first half of one line of input digital video data, and the Y2 in the second half of one line of input digital video data. 5. The video editing apparatus according to claim 4 , wherein the video editing apparatus is configured to output a 'stream, the CR2' stream, and the CB2 'stream.

The seventh memory divides Y1 samples constituting one frame into a sub-screen by dividing it into a grid, and stores all Y1 samples, CR1 samples and CB1 samples constituting each sub-screen at the same row address. 8. The video editing apparatus according to claim 7 , wherein the video editing apparatus is configured.

The eighth memory divides Y2 samples constituting one frame into a sub-screen by dividing it into a grid, and stores all Y2 samples, CR2 samples and CB2 samples constituting each sub-screen at the same row address. 9. The video editing apparatus according to claim 8 , wherein the video editing apparatus is configured.