JP3619624B2

JP3619624B2 - Circuit board and surface mounting electronic component mounting method

Info

Publication number: JP3619624B2
Application number: JP28138996A
Authority: JP
Inventors: 明彦奥洞; 淳子荒木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-10-01
Filing date: 1996-10-01
Publication date: 2005-02-09
Anticipated expiration: 2016-10-01
Also published as: JPH10107085A

Description

【０００１】
【目次】
以下の順序で本発明を説明する。
発明の属する技術分野
従来の技術（図８及び図９）
発明が解決しようとする課題
課題を解決するための手段
発明の実施の形態（図１〜図７）
発明の効果
【０００２】
【発明の属する技術分野】
本発明は回路基板及び表面実装型電子部品の実装方法に関し、例えば、半導体チツプをフリツプチツプ法により配線基板上に実装する際に適用して好適なものである。
【０００３】
【従来の技術】
近年、パーソナルデイジタルセルラホン、ＶＣＲ（ＶｉｄｅｏＣａｍｅｒａＲｅｃｏｒｄｅｒ）及び地上波又は衛星放送用のチユーナ等の電子機器においては、信号伝送、信号処理及び信号記録のデジタル化が進行すると共に、取り扱われる情報量も増大し、またシステムクロツクも増加する傾向にある。
さらに電子機器においては、セルラ電話、ＩＳＤＮ（ＩｎｔｅｇｒａｔｅｄＳｅｒｖｉｃｅｓＤｉｇｉｔａｌＮｅｔｗｏｒｋ）及びパーソナルコンピユータ（ＰＣ）等の情報通信（ネツトワーク）技術の進展により、様々な機器に対して高周波ブロツクや高速シリアルインタフエイス等が搭載されるようになされている。
【０００４】
このようなデジタル化及び信号の高速化といつたシステムの変化に伴い、近年ではノイズの減少や機器の小型化の要請により、半導体チツプの実装方法としてマルチチツプモジユール（ＭＣＭ：Ｍｕｌｔｉ−ｃｈｉｐ−ｍｏｄｕｌｅ）化による実装方法や、フリツプチツプ実装等のベアチツプ実装方法が用いられている。
特にフリツプチツプ実装方法においては、通常、半導体チツプの入出力電極（パツド）上にそれぞれ突起状電極（バンプ）を形成し、当該半導体チツプをフエイスダウン法により配線基板上にはんだ等を介して実装するようになされている。
【０００５】
このためフリツプチツプ実装方法は、ワイヤボンデイング等を用いた実装方法と比較して、低インダクタンス及び低容量でなり、かつ配線パスが短く形成されるといつた高速及び高周波特性に優れた特徴を有する。さらに直接ガラスエポキシ基板等へ半導体チツプを搭載し得ることから、高密度実装を実現することができる。
【０００６】
ここで、フリツプチツプ接続の例としては、半導体チツプ接続パツド上に高融点はんだバンプを形成し、実装配線基板上にははんだプリコートを行つて接続するはんだフリツプチツプ法、また半導体チツプ接続パツド上に金（Ａｕ）ワイヤボンデイングを用いて金バンプを形成し、銀（Ａｇ）ペーストなどの導電性ペーストをバンプ上に適量転写した後、直接実装配線基板上にマウント接続する導電性樹脂フリツプチツプ法等がある。
【０００７】
ここで図８に示すように、フリツプチツプ接続によるプリント回路基板１において、配線基板２の基板面２Ａに所定の電極パターン３が形成され、当該電極パターン３に対応して半導体チツプ４の各金属バンプ５が位置合わせされて実装されている。このようなプリント回路基板１におけるフリツプチツプ接続の熱的信頼性は、半導体チツプ４と配線基板２との間の空間部（以下、これを接続部と呼ぶ）６にかかる熱ストレスの大きさによつて決定される。すなわち熱ストレスεＦは、実装される配線基板２の熱膨張係数α２と半導体チツプ４の熱膨張係数α１との差Δα（＝α２−α１）、半導体チツプ４のサイズ２×Ｌｃ、熱サイクルの温度差Ｔ、接続部６の半径ｒ、高さｈ及び体積Ｖ並びに配線基板２の材料に固有な定数β等の物理的構造によつて決定され、次式
【数１】

で表される。従つて、熱的信頼性を確保するには、一般に接続部６の高さｈを高く、配線基板２の断面積を大きくとるようにすれば良い。
【０００８】
また低価格なガラスエポキシプリント基板の熱膨張係数は１０〜２０〔ｐｐｍ〕であるのに対し、半導体チツプの熱膨張係数は３．５〔ｐｐｍ〕であり、その差が非常に大きいことから、熱的信頼性の向上を図るべく、通常は半導体チツプと配線基板との間隙を樹脂封止することにより、接続部にかかる熱ストレスを分散及び緩和するようになされている。
【０００９】
ところが、半導体チツプの集積度が上がるのに伴つて、当該半導体チツプから引き出される信号線の数が増加することから、これに反比例して周辺の接続パツドのピツチは減少することとなる。
実際上、上述した金属的な接合によるはんだフリツプチツプ法及び導電性樹脂フリツプチツプ法等のフリツプチツプ実装法において、安価なガラスエポキシ基板を配線基板として用いる場合、十分な信頼性を確保できる高さとしては７０〜１００〔μｍ〕が必要とされており、この結果、隣接接続点が短絡することなく形成できる接続ピツチは１５０〔μｍ〕程度が上限とされている。
【００１０】
このため金属的な接合を行わないフリツプチツプ実装法が考えられており、その一例として異方性導電フイルムを用いたフリツプチツプ実装によるプリント回路基板を図９に示す。
図９において、プリント回路基板１０では、半導体チツプ１１の実装面１１Ａに複数のアルミニウム（Ａｌ）パツド１２が所定パターンで形成され、当該各アルミニウムパツド１２に対応してそれぞれ金（Ａｕ）バンプ１３が金ワイヤボンデイング方法により形成されている。
またガラスエポキシ樹脂でなる多層配線基板１４の基板面１４には複数のランド１５が所定パターンで形成され、当該各ランド１５を覆うように異方性導電フイルム１６が張り付けられている。この異方性導電フイルム１６は所定の厚みを有し、内部に複数の導電性粒子１７が分散して混入された構成からなる。
【００１１】
この半導体チツプ１１を多層配線基板１４に実装するには、まず半導体チツプ１１の実装面１１Ａを多層配線基板１４の基板面１４Ａに対向させた後、各金バンプ１３を当該基板面１４Ａに形成された各ランド１５に対応させて位置合わせする。この状態において、１００〜２４０〔℃〕、５〜４０〔ｓｅｃ〕及び１バンプ当たりの圧力５〜１００〔ｇ〕で熱圧着することにより、半導体チツプ１１及び多層配線基板１４間の接続部１８に異方性導電フイルム１６が充填され、この結果、半導体チツプ１１は簡単に多層配線基板１４の基板面１４Ａにフリツプチツプ実装される。
【００１２】
このように、異方性導電フイルム１６を用いたフリツプチツプ実装方法においては、電気的接続が金属的接合によらずに樹脂の接着力に基づく接触であるため、金属疲労断裂モードで熱的信頼性が支配されることなく、この結果接続点の微細化を実現し得る。これと同時に加熱圧着時においても金属の溶融が起きないため、微細ピツチ接続においても十分対応することができる。
【００１３】
【発明が解決しようとする課題】
ところで、安価なガラスエポキシ基板等のプリント配線基板を用いて微細ピツチ接続を実現するためには、配線基板の基板面に所定パターンで形成される各ランドのピツチを微細化する必要がある。
通常、配線基板の基板面に所定パターンで各ランドを形成する場合、ウエツトエツチング法を用いて形成するが、当該各ランドのピツチを微細化するためには、極力薄い銅箔でなる基板を加工してランドパターンを形成する必要がある。
ところが、このように加工された各ランドの高さは、ピツチの微細化に比例して低くなり、一般にピツチが微細化されるとランド高さを高くすることは困難となる。この傾向は、半導体チツプの実装面に形成される金属バンプについても同様となる。
【００１４】
従つて、図９に示す異方性導電フイルム１６を用いたフリツプチツプ実装によるプリント回路基板１０では、半導体チツプ１１及び多層配線基板１４間の接続部１８の空隙が小さくなつても熱的信頼性についての問題はないが、熱圧着時に異方性導電フイルム１６内の導電粒子１７が接続部１８内に流出するおそれがある。この場合、接続部１８内に流出した複数の導電粒子１７が互いに接合し、隣え合うランド１５間で短絡が生じるという問題があつた。
【００１５】
本発明は以上の点を考慮してなされたもので、隣り合う電極間で短絡が生じるのを防止して高密度実装を実現し得る回路基板及び表面実装型電子部品の実装方法を提案しようとするものである。
【００１６】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、表面実装型電子部品の実装面に所定パターンで形成された複数の電極端子に対応して、基板面にそれぞれ第１の電極が形成されてなる配線基板と、各第１の電極を覆うように配線基板の基板面に張り付けられた表層形成基板と、表層形成基板における表面実装型電子部品の実装面との対向面に設けられ、各第１の電極にそれぞれ対応して形成された突起部と、各突起部の先端にそれぞれ形成された第２の電極とを設け、表層形成基板の対向面に、異方性導電フイルムを介して表面実装型電子部品を実装するようにした。
【００１７】
また本発明においては、表面実装型電子部品の実装面に所定パターンで形成された複数の電極端子に対応して、配線基板の基板面にそれぞれ第１の電極を形成する第１の工程と、各第１の電極を覆うように配線基板の基板面に表層形成基板を張り付けるようにして、当該表層形成基板における表面実装型電子部品の実装面との対向面に、各第１の電極にそれぞれ対応する突起部を設ける第２の工程と、各突起部の先端にそれぞれ第２の電極を形成する第３の工程と、表層形成基板の対向面に、表面実装型電子部品を位置決めした後、異方性導電フイルムを介して搭載して熱圧着する第４の工程とを設けるようにした。
【００１８】
このように配線基板の基板面に形成された各第１の電極を覆うように当該基板面に表層形成基板を張り付けておき、当該表層形成基板における表面実装型電子部品の実装面との対向面に、当該表面実装型電子部品の各電極端子にそれぞれ対応する突起部と、当該各突起部の先端にそれぞれ第２の電極とを形成するようにしたことにより、配線基板の基板面に表面実装型電子部品を位置決めした後、異方性導電フイルムを介して搭載して熱圧着する際に、異方性導電フイルム内の複数の導電粒子のうち、各電極端子及び対応する第２の電極間の接続に取り込まれない各導電粒子が、各突起部間に形成された溝部内に流れ込み、この結果、隣り合う電極間で短絡が生じるのを防止することができる。
【００１９】
【発明の実施の形態】
以下図面において、本発明の一実施例を詳述する。
【００２０】
図９との対応部分に同一符号を付して示す図１において、プリント回路基板３０の多層配線基板３１は、従来のプリント回路基板１０の構成に加えて、多層配線基板１４の基板面１４Ａにガラスエポキシ樹脂でなる基板（以下、これを表層形成基板と呼ぶ）３２が積層されると共に、当該表層形成基板３２の上面３２Ａには複数のランド１５に対応してそれぞれランド３３が形成されている。さらにこの表層形成基板３２の上面３２Ａには、異方性導電フイルム１６が張り付けられ、当該異方性導電フイルム１６を介して半導体チツプ１１が実装されている。
【００２１】
この場合、多層配線基板１４の基板面１４Ａに形成された各ランド（第１の電極）１５は、従来（図９）と異なり、それぞれダミー用のランドとして取り扱われ、当該各ランド１５を覆うように表層形成基板３２が基板面１４Ａに積層形成されている。この表層形成基板３２の上面３２Ａには、各ランド１５に対応する部位が突出すると共に（以下、この突出部位をそれぞれ突起部３２Ｂと呼ぶ）、当該各突起部３２Ｂ間にはそれぞれ溝３２Ｃが形成されている。さらに表層形成基板３２の上面３２Ａにおける各突起部３２Ｂ上にはそれぞれランド（第２の電極）３３が形成されている。
【００２２】
ここで、図２（Ａ）〜（Ｃ）において、多層配線基板１４の基板面１４Ａに表層形成基板３２を加工形成する工程を示す。
まず多層配線基板１４の基板面１４Ａに銅（Ｃｕ）箔を張り付けた後、レジスト塗布しておく。続いて当該レジストを露光処理した後、ウエツトエツチング法によりパターン形成されたレジスト以外を取り除くことにより、当該パターン以外の銅箔が溶解して各ランド１５が形成される（図２（Ａ））。
【００２３】
続いて、多層配線基板１４の基板面１４Ａに、感光性かつ平板状でなる表層形成基板３２をカーテンコート法又はドライフイルム貼り付け法等によつて張り付ける。これにより、表層形成基板３２の上面３２Ａには、ダミー用の各ランド１５に相当する部分にそれぞれ突起部３２Ｂが形成されると共に、当該各突起部３２Ｂ間にはそれぞれ溝３２Ｃが形成される（図２（Ｂ））。
【００２４】
この後、基板面１４Ａに各ランド１５を形成した場合と同様に、表層形成基板３２の上面３２Ａに、各突起部３２Ｂの配置パターンに対応して銅（Ｃｕ）箔をエツチングすることにより、当該各突起部３２Ｂ上にそれぞれランド３３を形成する（図２（Ｃ））。さらに当該各ランド３３の表面に金（Ａｕ）又はニツケル（Ｎｉ）等でメツキ処理することにより、各ランド３３の接続高さを確保することができる。
【００２５】
続いて図３（Ａ）〜（Ｃ）において、このように作製された６層導体を有する多層配線基板３１（図３（Ａ））を実装基体とするフリツプチツプ実装工程を示す。まず多層配線基板３１における表層形成基板３２の上面３２Ａを覆うように、異方性導電フイルム１６を張り付けた後、当該フイルム樹脂のガラス転移温度以下に加熱して仮接着する（図３（Ｂ））。なお、この異方性導電フイルム１６には、直径２〜１０〔μｍ〕程度の金（Ａｕ）又はニツケル（Ｎｉ）等でなる複数の導電粒子１７が分散されている。
【００２６】
この後、半導体チツプ１１の実装面１１Ａに形成された各金バンプ１３を、表層形成基板３２の上面３２Ａに形成された各ランド３３に対応させて位置合わせしてマウントした後、１００〜２４０〔℃〕、５〜４０〔ｓｅｃ〕及び１バンプ当たりの圧力５〜１００〔ｇ〕で熱圧着することにより、半導体チツプ１１及び表層形成基板３２間に異方性導電フイルム１６が充填され、この結果、半導体チツプ１１は表層形成基板３２の上面３２Ａにフリツプチツプ実装される（図３（Ｃ））。
【００２７】
因みに、図４（Ａ）〜（Ｄ）において、半導体チツプ１１の実装面１１Ａにワイヤボンデイング装置（図示せず）を用いて複数の金バンプ１３を形成する工程を示す。このワイヤボンデイング装置では、キヤピラリ４０から金（Ａｕ）ワイヤ４１が引き出されるようになされている。まずキヤピラリ４０から所定の長さで引き出された金（Ａｕ）ワイヤ４１の先端を放電させて溶融することにより、ボール状の塊（以下、これを金ボールと呼ぶ）４１Ａを形成する（図４（Ａ））。
【００２８】
続いてこの金ボール４１Ａを半導体チツプ１１の実装面１１Ａに形成された所定形状のアルミニウム（Ａｌ）パツド１２上に位置合わせした後、超音波加熱しながら矢印ｚで示す方向に押圧することにより、金ボール４１Ａを圧着させる（図４（Ｂ））。次いでキヤピラリ４０を矢印ｚで示す方向とは逆方向に上昇させて、金ボール４１Ａから金ワイヤ４１を引きちぎることにより鋲状のバンプ（以下、これをスタツドバンプと呼ぶ）４１Ｂを形成する（図４（Ｃ））。
このように図４（Ａ）〜（Ｃ）に示す金ボール４１Ａの形成工程を繰り返すことにより、半導体チツプ１１の実装面１１Ａに所定パターンで形成された複数のアルミニウムパツド１２の全てに対応してそれぞれスタツドバンプ４１Ｂが形成される。
【００２９】
ここで、ワイヤボンデイング装置には、矢印ｚで示す方向又はこれとは逆方向に上下移動自在なレベリングツール４２が設けられ、当該レベリングツール４２の下側先端部が複数のスタツドバンプ４１Ｂ全てに相当する平坦面４２Ａでなる略円柱状に形成されている。次いで、このレベリングツール４２の平坦面４２Ａを半導体チツプ１１の実装面１１Ａに位置合わせした後、当該レベリングツール４２を矢印ｚで示す方向に下降移動させることにより、これら複数のスタツドバンプ４１Ｂが平坦面４２Ａに当接押圧され、この結果一括して平坦化（レベリング）される（図４（Ｄ））。かくして図５に示すように、半導体チツプ１１の実装面１１Ａに所定パターンで形成されたアルミニウムパツド１２に対応してそれぞれ金バンプ１３（４２Ｂ）を対応して形成することができる。
【００３０】
以上の構成において、半導体チツプ１１の実装面１１Ａに形成された各金バンプ１３に対応して多層配線基板１４の基板面１４Ａにダミー用の各ランド１５を形成しておき、当該各ランド１５を覆うように板状でなる表層形成基板３２を張り付けることにより、表層形成基板３２の上面３２Ａにおける各ランド１５に相当する部分にそれぞれ突起部３２Ｂを形成させると共に当該各突起部３２Ｂ間にそれぞれ溝３２Ｃを形成させる。さらに当該各突起部３２Ｂ上にそれぞれランド３３を形成しておく。
【００３１】
この後、表層形成基板３２の上面３２Ａに半導体チツプ１１の実装面１１Ａを異方性導電フイルム１６を介して位置合わせした後マウントし、当該異方性導電フイルム１６を表層形成基板３２及び半導体チツプ１１に対して所定温度及び所定時間で熱圧着させる。このとき、異方性導電フイルム１６内の複数の導電粒子１７のうち、各金バンプ１３及び対応するランド３３間の接続に取り込まれない導電粒子１７が、表層形成基板３２の上面３２Ａに形成された各溝３２Ｃ内に流れ込むことから、隣り合うランド３３間の近傍で導電粒子１７同士が互いに接合するのを回避することができ、この結果隣り合うランド３３間で短絡が生じるのを防止することができる。
【００３２】
さらに半導体チツプ１１の実装面１１Ａに形成された各金バンプ１３間のピツチが微細化した場合でも、短絡によつて高歩留りが生じるのを回避し得、この結果、異方性導電フイルム１６内における接続部の寄生成分を低下させることができ、かくして信号の高速化及び低ノイズ化を実現することができる。
さらにはんだフリツプチツプ法等とは異なり、接続の際にフラツクスを用いる必要がなくて済み、このため洗浄工程及び接続後の樹脂封止工程が不要となることから、比較的実装工程の簡易化を図ると共に、実装工程にかかる時間を短縮化することができる。
【００３３】
以上の構成によれば、多層配線基板１４の基板面１４Ａに表層形成基板３２を張り付けて、当該表層形成基板３２の上面３２Ａに、半導体チツプ１１の実装面１１Ａに形成された各金バンプ１３に対応してそれぞれ突起部３２Ｂを形成させると共に、当該各突起部３２Ｂ間にそれぞれ溝３２Ｃを形成させるようにしたことにより、表層形成基板３２及び半導体チツプ１１間に異方性導電フイルム１６を熱圧着させる際に、当該異方性導電フイルム１６内の複数の導電粒子１７のうち、各金バンプ１３及び対応するランド３３間の接続に取り込まれない導電粒子１７が、各溝３２Ｃ内に流れ込み、この結果隣り合うランド３３間で短絡が生じるのを防止することができ、かくして高密度実装を実現することができる。
【００３４】
なお上述の実施例においては、表層形成基板３２の各突起部３２Ｂに対応してそれぞれ形成されるランド（第２の電極）３３と、多層配線基板１４の基板面１４Ａに形成される各ランド（第１の電極）１５とは、それぞれ電気的に接続することなく各ランド１５をダミー用として配設した場合について述べたが、本発明はこれに限らず、各ランド３３と当該各ランド３３にそれぞれ対応するランド１５とは互いに導通接続されるようにしても良い。
【００３５】
すなわち例えば図６に示すように、多層配線基板１４の基板面１４Ａに形成された各ランド１５が、それぞれ配線５０を介して基板面１４Ａの内側に形成された所定数のビアホール５１とそれぞれ導通接続されると共に、当該各ビアホール５１を介して表層形成基板３２（図示せず）の上面３２Ａに形成された各ランド３３とそれぞれ配線５２を介して導通接続するようにしても良い。
【００３６】
また上述の実施例においては、多層配線基板１４及び表層形成基板３２を共にガラスエポキシ樹脂（例えばＦＲ−４等）でなる場合について述べたが、本発明はこれに限らず、紙エポキシ基板、アラミド基板、ポリイミド基板及びＢＴ−レジン基板等の他の種々の有機配線基板や、アルミナ、ムライト及びガラスセラミツク等のセラミツク多層配線基板、銅（Ｃｕ）／ポリイミド配線等を施したシリコン（Ｓｉ）基板等その他種々の配線基板を用いるようにしても良い。
【００３７】
さらに上述の実施例においては、多層配線基板１４の基板面１４Ａに銅（Ｃｕ）等の金属でなる各ランド１５を形成しておき、当該各ランド１５を覆うように表層形成基板３２を張り付けてそれぞれ突起部３２Ｂを形成するようにした場合について述べたが、本発明はこれに限らず、表層形成基板３２に代えて、ガラスエポキシ樹脂等の有機基板又はセラミツクス基板等を各ランド１５を覆うように張り付けておき、その上面に各ランド１５に対応してそれぞれ突起を形成するようにしても良い。
【００３８】
ここで、図７に示すように、表層形成基板３２に代えてガラスエポキシ樹脂でなる有機基板５０を用いる場合には、有機基板５０をその上面５０Ａが平面状となるように多層配線基板１４の基板面１４Ａに張り付けた後、その上面５０Ａにそれぞれ半導体チツプ１１の実装面１１Ａに形成された各金バンプ１３に対応してそれぞれガラスエポキシ樹脂でなる突起部５１を形成すれば良い。なお、各突起部５１はガラスエポキシ樹脂以外の種々の材質のものを用いるようにしても良い。
【００３９】
また図示しないが、表層形成基板３２に代えてセラミツク基板を用いる場合には、アルミナ又はムライト等からなるダミー用のランドを多層配線基板１４の基板面１４Ａに印刷法等によつて形成した後、焼成することにより上述した表層形成基板３２の場合と同様に各突起部を形成すれば良い。
【００４０】
さらに上述の実施例においては、異方性導電フイルム１６内に分散して混入された複数の導電粒子１７として、直径２〜１０〔μｍ〕程度の金（Ａｕ）又はニツケル（Ｎｉ）等でなるものを用いた場合について述べたが、本発明はこれに限らず、プラスチツクボールに金（Ａｕ）又はニツケル（Ｎｉ）等がメツキされたものを用いるようにしても良い。
【００４１】
【発明の効果】
上述のように本発明によれば、配線基板の基板面に形成された各第１の電極を覆うように当該基板面に表層形成基板を張り付けておき、当該表層形成基板における表面実装型電子部品の実装面との対向面に、当該表面実装型電子部品の各電極端子にそれぞれ対応する突起部と、当該各突起部の先端にそれぞれ第２の電極とを形成するようにしたことにより、異方性導電フイルム内の複数の導電粒子のうち、各電極端子及び対応する第２の電極間の接続に取り込まれない各導電粒子が、各突起部間に形成された溝部内に流れ込み、この結果、隣り合う電極間で短絡が生じるのを防止することができ、かくして高密度実装を実現することができる。
【図面の簡単な説明】
【図１】本発明によるプリント回路基板の構成の一実施例を示す部分的断面図である。
【図２】実施例による表層形成基板の接続工程の説明に供する部分的断面図である。
【図３】実施例による異方性導電フイルムの接続工程の説明に供する部分的断面図である。
【図４】半導体チツプ上への金バンプ形成工程の説明に供する部分的断面図である。
【図５】半導体チツプ上への金バンプ形成例を示す部分的断面図である。
【図６】他の実施例によるプリント回路基板の構成を示す上面図である。
【図７】他の実施例によるプリント回路基板の構成を示す部分的断面図である。
【図８】従来のフリツプチツプ実装における熱的信頼性の概念を表わす側面図である。
【図９】従来のプリント回路基板の構成を示す部分的断面図である。
【符号の説明】
１０、３０……プリント回路基板、１１……半導体チツプ、１３……金バンプ、１４、３１……多層配線基板、１５……ランド、１６……異方性導電フイルム、１７……異方性導電粒子、３２……表層形成基板、３２Ｂ……突起部、３２Ｃ……溝、３３……ランド。[0001]
【table of contents】
The present invention will be described in the following order.
Prior art (FIGS. 8 and 9)
Means for Solving the Problems to be Solved by the Invention Embodiment of the Invention (FIGS. 1 to 7)
Effect of the Invention
BACKGROUND OF THE INVENTION
The present invention relates to a circuit board and a method for mounting a surface-mounted electronic component, and is suitable, for example, when the semiconductor chip is mounted on a wiring board by a flip chip method.
[0003]
[Prior art]
In recent years, in electronic devices such as personal digital cellular phones, VCRs (Video Camera Recorders) and tuners for terrestrial or satellite broadcasting, digitization of signal transmission, signal processing, and signal recording has progressed, and the amount of information handled has also increased. Increasing and system clocks tend to increase.
Furthermore, in electronic devices, high-frequency blocks, high-speed serial interfaces, etc. have been developed for various devices due to the development of information communication (network) technologies such as cellular phones, ISDN (Integrated Services Digital Network) and personal computers (PCs). It is designed to be installed.
[0004]
Along with such digitalization and signal speedup and system changes, in recent years, due to the demand for noise reduction and equipment miniaturization, a multi-chip module (MCM: Multi-chip-) is used as a semiconductor chip mounting method. A module mounting method and a bear chip mounting method such as flip chip mounting are used.
In particular, in the flip chip mounting method, usually, projecting electrodes (bumps) are formed on the input / output electrodes (pads) of the semiconductor chip, and the semiconductor chip is mounted on the wiring board by soldering or the like by the face down method. It is made like that.
[0005]
For this reason, the flip-chip mounting method has characteristics that are excellent in high-speed and high-frequency characteristics when it has a low inductance and a low capacity and a wiring path is formed shorter than a mounting method using wire bonding or the like. Furthermore, since a semiconductor chip can be directly mounted on a glass epoxy substrate or the like, high-density mounting can be realized.
[0006]
Here, as an example of the flip chip connection, a high melting point solder bump is formed on the semiconductor chip connection pad, and solder pre-coating is performed on the mounting wiring board by solder pre-coating, or gold (on the semiconductor chip connection pad) For example, there is a conductive resin flip-flop method in which gold bumps are formed using Au) wire bonding, an appropriate amount of conductive paste such as silver (Ag) paste is transferred onto the bumps, and then mounted and connected directly onto a mounting wiring board.
[0007]
Here, as shown in FIG. 8, in the printed circuit board 1 by flip-chip connection, a predetermined electrode pattern 3 is formed on the board surface 2 </ b> A of the wiring board 2, and each metal bump of the semiconductor chip 4 corresponding to the electrode pattern 3. 5 is aligned and mounted. The thermal reliability of the flip chip connection in such a printed circuit board 1 depends on the magnitude of the thermal stress applied to the space part (hereinafter referred to as the connection part) 6 between the semiconductor chip 4 and the wiring board 2. Determined. That is, the thermal stress εF is the difference Δα (= α2−α1) between the thermal expansion coefficient α2 of the wiring board 2 to be mounted and the thermal expansion coefficient α1 of the semiconductor chip 4, the size 2 × Lc of the semiconductor chip 4, and the temperature of the thermal cycle. It is determined by the physical structure such as the difference T, the radius r, the height h and the volume V of the connecting portion 6 and the constant β inherent to the material of the wiring board 2, and the following formula:

It is represented by Therefore, in order to ensure thermal reliability, it is generally sufficient to increase the height h of the connecting portion 6 and increase the cross-sectional area of the wiring board 2.
[0008]
The low-cost glass epoxy printed circuit board has a coefficient of thermal expansion of 10 to 20 [ppm], whereas the semiconductor chip has a coefficient of thermal expansion of 3.5 [ppm]. In order to improve the thermal reliability, the gap between the semiconductor chip and the wiring board is usually sealed with resin to disperse and alleviate the thermal stress applied to the connection portion.
[0009]
However, as the degree of integration of the semiconductor chip increases, the number of signal lines drawn from the semiconductor chip increases, so the pitch of the peripheral connection pads decreases in inverse proportion to this.
In practice, when an inexpensive glass epoxy substrate is used as the wiring substrate in the above-described flip-chip mounting method such as the solder-flip method by metal bonding and the conductive resin flip-flop method, the height that can ensure sufficient reliability is 70. ˜100 [μm] is required. As a result, the upper limit of the connection pitch that can be formed without short-circuiting adjacent connection points is about 150 [μm].
[0010]
For this reason, a flip-chip mounting method in which metal bonding is not performed is considered. As an example, a printed circuit board by flip-chip mounting using an anisotropic conductive film is shown in FIG.
In FIG. 9, in the printed circuit board 10, a plurality of aluminum (Al) pads 12 are formed in a predetermined pattern on the mounting surface 11 </ b> A of the semiconductor chip 11, and gold (Au) bumps 13 corresponding to the respective aluminum pads 12. Is formed by a gold wire bonding method.
A plurality of lands 15 are formed in a predetermined pattern on the substrate surface 14 of the multilayer wiring board 14 made of glass epoxy resin, and an anisotropic conductive film 16 is attached so as to cover the lands 15. The anisotropic conductive film 16 has a predetermined thickness and has a configuration in which a plurality of conductive particles 17 are dispersed and mixed therein.
[0011]
In order to mount the semiconductor chip 11 on the multilayer wiring substrate 14, first, the mounting surface 11A of the semiconductor chip 11 is opposed to the substrate surface 14A of the multilayer wiring substrate 14, and then each gold bump 13 is formed on the substrate surface 14A. Alignment is performed corresponding to each land 15. In this state, thermocompression bonding is performed at 100 to 240 [° C.], 5 to 40 [sec] and a pressure per bump of 5 to 100 [g], so that the connection portion 18 between the semiconductor chip 11 and the multilayer wiring board 14 is formed. The anisotropic conductive film 16 is filled, and as a result, the semiconductor chip 11 is simply mounted on the substrate surface 14A of the multilayer wiring board 14 in a flip chip manner.
[0012]
As described above, in the flip-chip mounting method using the anisotropic conductive film 16, the electrical connection is based on the adhesive force of the resin instead of the metal bonding, so that the thermal reliability is achieved in the metal fatigue fracture mode. As a result, miniaturization of the connection point can be realized. At the same time, metal melting does not occur even at the time of thermocompression bonding, so that it can sufficiently cope with fine pitch connection.
[0013]
[Problems to be solved by the invention]
By the way, in order to realize fine pitch connection using an inexpensive printed circuit board such as a glass epoxy board, it is necessary to miniaturize the pitch of each land formed in a predetermined pattern on the board surface of the wiring board.
Usually, when each land is formed in a predetermined pattern on the substrate surface of the wiring board, it is formed by using a wet etching method, but in order to make the pitch of each land fine, a substrate made of a thin copper foil as much as possible is used. It is necessary to form a land pattern by processing.
However, the height of each land processed in this way becomes lower in proportion to the finer pitch, and generally, when the pitch is made finer, it becomes difficult to increase the land height. This tendency is the same for the metal bumps formed on the mounting surface of the semiconductor chip.
[0014]
Therefore, in the printed circuit board 10 by the flip-chip mounting using the anisotropic conductive film 16 shown in FIG. 9, even if the gap of the connecting portion 18 between the semiconductor chip 11 and the multilayer wiring board 14 is reduced, the thermal reliability is improved. However, the conductive particles 17 in the anisotropic conductive film 16 may flow out into the connection portion 18 during thermocompression bonding. In this case, there is a problem that the plurality of conductive particles 17 that have flowed into the connection portion 18 are joined to each other, and a short circuit occurs between the adjacent lands 15.
[0015]
The present invention has been made in consideration of the above points, and an attempt is made to propose a circuit board and a surface mounting type electronic component mounting method capable of preventing a short circuit between adjacent electrodes and realizing high-density mounting. To do.
[0016]
[Means for Solving the Problems]
In order to solve this problem, in the present invention, a wiring board in which a first electrode is formed on a substrate surface corresponding to a plurality of electrode terminals formed in a predetermined pattern on a mounting surface of a surface-mounted electronic component. And a surface layer forming substrate attached to the substrate surface of the wiring substrate so as to cover each first electrode, and a surface facing the mounting surface of the surface mount electronic component on the surface layer forming substrate. And a second electrode formed at the tip of each protrusion, respectively, and a surface mount type electron via an anisotropic conductive film on the opposite surface of the surface layer forming substrate. The parts were mounted.
[0017]
Further, in the present invention, a first step of forming a first electrode on the substrate surface of the wiring board in correspondence with the plurality of electrode terminals formed in a predetermined pattern on the mounting surface of the surface-mounted electronic component, A surface layer forming substrate is attached to the substrate surface of the wiring substrate so as to cover each first electrode, and the surface layer forming substrate has a surface facing the mounting surface of the surface mount electronic component on each first electrode. After positioning the surface-mount type electronic component on the opposing surface of the surface layer forming substrate, the second step of providing the corresponding protrusions, the third step of forming the second electrode at the tip of each protrusion, respectively And a fourth step of mounting via an anisotropic conductive film and thermocompression bonding.
[0018]
In this way, a surface layer forming substrate is attached to the substrate surface so as to cover each first electrode formed on the substrate surface of the wiring substrate, and the surface facing the mounting surface of the surface mount electronic component on the surface layer forming substrate In addition, by forming a projection corresponding to each electrode terminal of the surface mount electronic component and a second electrode at the tip of each projection, surface mounting is performed on the substrate surface of the wiring board. After positioning the electronic component, when mounting and thermocompression bonding via the anisotropic conductive film, among the plurality of conductive particles in the anisotropic conductive film, between each electrode terminal and the corresponding second electrode Each conductive particle that is not taken into the connection flows into the groove formed between the protrusions, and as a result, it is possible to prevent a short circuit from occurring between adjacent electrodes.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
[0020]
In FIG. 1, in which the same reference numerals are assigned to corresponding parts to FIG. A substrate made of glass epoxy resin (hereinafter referred to as a surface layer forming substrate) 32 is laminated, and lands 33 are formed on the upper surface 32A of the surface layer forming substrate 32 corresponding to the plurality of lands 15, respectively. . Further, the anisotropic conductive film 16 is attached to the upper surface 32 A of the surface layer forming substrate 32, and the semiconductor chip 11 is mounted via the anisotropic conductive film 16.
[0021]
In this case, each land (first electrode) 15 formed on the substrate surface 14A of the multilayer wiring board 14 is handled as a dummy land, unlike the conventional case (FIG. 9), and covers each land 15. Further, a surface layer forming substrate 32 is laminated on the substrate surface 14A. On the upper surface 32A of the surface layer forming substrate 32, portions corresponding to the lands 15 protrude (hereinafter, each protruding portion is referred to as a protrusion 32B), and a groove 32C is formed between the protrusions 32B. Has been. Further, lands (second electrodes) 33 are formed on the respective protrusions 32B on the upper surface 32A of the surface layer forming substrate 32.
[0022]
Here, in FIGS. 2A to 2C, a process of forming the surface layer forming substrate 32 on the substrate surface 14A of the multilayer wiring substrate 14 is shown.
First, after a copper (Cu) foil is attached to the substrate surface 14A of the multilayer wiring board 14, a resist is applied. Subsequently, after the resist is exposed, the resist other than the resist patterned by the wet etching method is removed, so that the copper foil other than the pattern is dissolved to form the lands 15 (FIG. 2A). .
[0023]
Subsequently, a photosensitive and flat surface forming substrate 32 is pasted on the substrate surface 14A of the multilayer wiring substrate 14 by a curtain coat method, a dry film pasting method, or the like. Thereby, on the upper surface 32A of the surface layer forming substrate 32, projections 32B are formed at portions corresponding to the respective lands 15 for dummy, and grooves 32C are formed between the respective projections 32B (see FIG. FIG. 2 (B)).
[0024]
Thereafter, as in the case where each land 15 is formed on the substrate surface 14A, the copper (Cu) foil is etched on the upper surface 32A of the surface layer forming substrate 32 in accordance with the arrangement pattern of the protrusions 32B. A land 33 is formed on each protrusion 32B (FIG. 2C). Furthermore, the connection height of each land 33 can be ensured by performing a plating process on the surface of each land 33 with gold (Au), nickel (Ni), or the like.
[0025]
3A to 3C show a flip chip mounting process using the multilayer wiring board 31 (FIG. 3A) having the six-layer conductor manufactured as described above as a mounting base. First, the anisotropic conductive film 16 is pasted so as to cover the upper surface 32A of the surface layer forming substrate 32 in the multilayer wiring substrate 31, and then heated to the glass transition temperature or lower of the film resin to be temporarily bonded (FIG. 3B). ). In the anisotropic conductive film 16, a plurality of conductive particles 17 made of gold (Au) or nickel (Ni) having a diameter of about 2 to 10 [μm] are dispersed.
[0026]
Thereafter, each gold bump 13 formed on the mounting surface 11A of the semiconductor chip 11 is mounted in alignment with each land 33 formed on the upper surface 32A of the surface layer forming substrate 32, and then 100 to 240 [ The anisotropic conductive film 16 is filled between the semiconductor chip 11 and the surface layer forming substrate 32 by thermocompression bonding at 5 [deg.] C., 5 to 40 [sec] and a pressure per bump of 5 to 100 [g]. The semiconductor chip 11 is flip-chip mounted on the upper surface 32A of the surface layer forming substrate 32 (FIG. 3C).
[0027]
4A to 4D show a step of forming a plurality of gold bumps 13 on the mounting surface 11A of the semiconductor chip 11 using a wire bonding apparatus (not shown). In this wire bonding apparatus, a gold (Au) wire 41 is drawn from the capillary 40. First, a tip of a gold (Au) wire 41 drawn out from the capillary 40 with a predetermined length is discharged and melted to form a ball-like lump (hereinafter referred to as a gold ball) 41A (FIG. 4). (A)).
[0028]
Subsequently, the gold ball 41A is aligned on the aluminum (Al) pad 12 having a predetermined shape formed on the mounting surface 11A of the semiconductor chip 11, and then pressed in the direction indicated by the arrow z while being ultrasonically heated. The gold ball 41A is pressed (FIG. 4B). Next, the capillary 40 is raised in the direction opposite to the direction indicated by the arrow z, and the gold wire 41 is torn off from the gold ball 41A to form a bowl-shaped bump (hereinafter referred to as a stud bump) 41B (FIG. 4). (C)).
Thus, by repeating the formation process of the gold ball 41A shown in FIGS. 4A to 4C, all of the plurality of aluminum pads 12 formed in a predetermined pattern on the mounting surface 11A of the semiconductor chip 11 can be handled. Each of the stud bumps 41B is formed.
[0029]
Here, the wire bonding apparatus is provided with a leveling tool 42 that can move up and down in the direction indicated by the arrow z or in the opposite direction, and the lower end of the leveling tool 42 corresponds to all of the plurality of stud bumps 41B. It is formed in a substantially cylindrical shape composed of a flat surface 42A. Next, after aligning the flat surface 42A of the leveling tool 42 with the mounting surface 11A of the semiconductor chip 11, the leveling tool 42 is moved downward in the direction indicated by the arrow z, so that the plurality of stud bumps 41B become flat surfaces. 42A is brought into contact with and pressed, and as a result, it is flattened (leveled) collectively (FIG. 4D). Thus, as shown in FIG. 5, the gold bumps 13 (42B) can be formed corresponding to the aluminum pads 12 formed in a predetermined pattern on the mounting surface 11A of the semiconductor chip 11, respectively.
[0030]
In the above configuration, each dummy land 15 is formed on the substrate surface 14A of the multilayer wiring board 14 corresponding to each gold bump 13 formed on the mounting surface 11A of the semiconductor chip 11, and each land 15 is By sticking a plate-shaped surface layer forming substrate 32 so as to cover, protrusions 32B are formed on portions corresponding to the lands 15 on the upper surface 32A of the surface layer forming substrate 32, and grooves are formed between the protrusions 32B. 32C is formed. Further, lands 33 are formed on the respective protrusions 32B.
[0031]
After that, the mounting surface 11A of the semiconductor chip 11 is aligned with the upper surface 32A of the surface layer forming substrate 32 via the anisotropic conductive film 16, and then mounted. The anisotropic conductive film 16 is mounted on the surface layer forming substrate 32 and the semiconductor chip. 11 is subjected to thermocompression bonding at a predetermined temperature and a predetermined time. At this time, among the plurality of conductive particles 17 in the anisotropic conductive film 16, the conductive particles 17 that are not taken into the connection between each gold bump 13 and the corresponding land 33 are formed on the upper surface 32 </ b> A of the surface layer forming substrate 32. In addition, since it flows into each groove 32C, it can be avoided that the conductive particles 17 are joined to each other in the vicinity of the adjacent lands 33. As a result, it is possible to prevent a short circuit from occurring between the adjacent lands 33. Can do.
[0032]
Further, even when the pitch between the gold bumps 13 formed on the mounting surface 11A of the semiconductor chip 11 is miniaturized, it is possible to avoid a high yield due to a short circuit. As a result, the anisotropic conductive film 16 has a high yield. Thus, the parasitic component of the connection portion can be reduced, and thus the signal can be speeded up and the noise can be reduced.
Further, unlike the solder flip-chip method and the like, it is not necessary to use a flux at the time of connection, which eliminates the need for a cleaning process and a resin sealing process after the connection, thereby relatively simplifying the mounting process. In addition, the time required for the mounting process can be shortened.
[0033]
According to the above configuration, the surface layer forming substrate 32 is attached to the substrate surface 14A of the multilayer wiring substrate 14, and the gold bumps 13 formed on the mounting surface 11A of the semiconductor chip 11 are attached to the upper surface 32A of the surface layer forming substrate 32. Correspondingly, the protrusions 32B are respectively formed, and the grooves 32C are formed between the protrusions 32B, so that the anisotropic conductive film 16 is thermocompression bonded between the surface layer forming substrate 32 and the semiconductor chip 11. Of the plurality of conductive particles 17 in the anisotropic conductive film 16, the conductive particles 17 that are not taken into the connection between the gold bumps 13 and the corresponding lands 33 flow into the grooves 32C. As a result, it is possible to prevent a short circuit from occurring between adjacent lands 33, thus realizing high-density mounting.
[0034]
In the above-described embodiment, the lands (second electrodes) 33 formed corresponding to the protrusions 32B of the surface layer forming substrate 32 and the lands (second electrodes) formed on the substrate surface 14A of the multilayer wiring substrate 14 (see FIG. The first electrode) 15 is described as a case where each land 15 is disposed as a dummy without being electrically connected to each other. However, the present invention is not limited to this, and each land 33 and each land 33 are connected to each land 15. The respective lands 15 may be electrically connected to each other.
[0035]
That is, for example, as shown in FIG. 6, each land 15 formed on the substrate surface 14A of the multilayer wiring substrate 14 is electrically connected to a predetermined number of via holes 51 formed inside the substrate surface 14A via the wiring 50, respectively. In addition, each land 33 formed on the upper surface 32A of the surface layer forming substrate 32 (not shown) may be electrically connected via the respective via holes 51 via the respective wirings 52.
[0036]
In the above-described embodiments, the case where both the multilayer wiring board 14 and the surface layer forming board 32 are made of glass epoxy resin (for example, FR-4) is described. However, the present invention is not limited to this, and the paper epoxy board, aramid Various other organic wiring substrates such as substrates, polyimide substrates and BT-resin substrates, ceramic multilayer wiring substrates such as alumina, mullite and glass ceramic, silicon (Si) substrates provided with copper (Cu) / polyimide wiring, etc. Various other wiring boards may be used.
[0037]
Further, in the above-described embodiment, each land 15 made of a metal such as copper (Cu) is formed on the substrate surface 14A of the multilayer wiring board 14, and the surface layer forming substrate 32 is pasted so as to cover each land 15. Although the case where the protrusions 32B are respectively formed has been described, the present invention is not limited to this, and instead of the surface layer forming substrate 32, an organic substrate such as a glass epoxy resin or a ceramic substrate is covered with each land 15. A protrusion may be formed on the upper surface corresponding to each land 15.
[0038]
Here, as shown in FIG. 7, when an organic substrate 50 made of glass epoxy resin is used in place of the surface layer forming substrate 32, the organic substrate 50 is formed on the multilayer wiring board 14 so that the upper surface 50A thereof is planar. After pasting on the substrate surface 14A, projections 51 made of glass epoxy resin may be formed on the upper surface 50A corresponding to the gold bumps 13 formed on the mounting surface 11A of the semiconductor chip 11, respectively. Each protrusion 51 may be made of various materials other than glass epoxy resin.
[0039]
Although not shown, when a ceramic substrate is used instead of the surface layer forming substrate 32, a dummy land made of alumina or mullite is formed on the substrate surface 14A of the multilayer wiring substrate 14 by a printing method or the like. Each protrusion may be formed by firing as in the case of the surface layer forming substrate 32 described above.
[0040]
Further, in the above-described embodiment, the plurality of conductive particles 17 dispersed and mixed in the anisotropic conductive film 16 are made of gold (Au) or nickel (Ni) having a diameter of about 2 to 10 [μm]. Although the case where a thing is used was described, the present invention is not limited to this, and a plastic ball having gold (Au) or nickel (Ni) or the like may be used.
[0041]
【The invention's effect】
As described above, according to the present invention, a surface layer-formed substrate is attached to the substrate surface so as to cover each first electrode formed on the substrate surface of the wiring substrate, and the surface-mount type electronic component in the surface layer-formed substrate is attached. A protrusion corresponding to each electrode terminal of the surface mount electronic component and a second electrode at the tip of each protrusion are formed on the surface opposite to the mounting surface. Among the plurality of conductive particles in the isotropic conductive film, each conductive particle that is not taken into the connection between each electrode terminal and the corresponding second electrode flows into the groove formed between the projections, and as a result, It is possible to prevent a short circuit from occurring between adjacent electrodes, thus realizing high-density mounting.
[Brief description of the drawings]
FIG. 1 is a partial cross-sectional view showing an embodiment of the configuration of a printed circuit board according to the present invention.
FIG. 2 is a partial cross-sectional view for explaining a connection process of a surface layer forming substrate according to an embodiment.
FIG. 3 is a partial cross-sectional view for explaining an anisotropic conductive film connecting step according to an embodiment.
FIG. 4 is a partial cross-sectional view for explaining a gold bump forming process on a semiconductor chip.
FIG. 5 is a partial cross-sectional view showing an example of forming gold bumps on a semiconductor chip.
FIG. 6 is a top view showing a configuration of a printed circuit board according to another embodiment.
FIG. 7 is a partial cross-sectional view illustrating a configuration of a printed circuit board according to another embodiment.
FIG. 8 is a side view showing the concept of thermal reliability in conventional flip-chip mounting.
FIG. 9 is a partial cross-sectional view showing a configuration of a conventional printed circuit board.
[Explanation of symbols]
10, 30 ... printed circuit board, 11 ... semiconductor chip, 13 ... gold bump, 14, 31 ... multilayer wiring board, 15 ... land, 16 ... anisotropic conductive film, 17 ... anisotropic Conductive particles, 32... Surface layer forming substrate, 32 B... Projection, 32 C.

Claims

Corresponding to the plurality of electrode terminals formed in a predetermined pattern on the mounting surface of the surface-mounted electronic component, a wiring board in which a first electrode is formed on the substrate surface ,
A surface layer forming substrate affixed to the substrate surface of the wiring substrate so as to cover each of the first electrodes ;
Protrusions provided on the surface facing the mounting surface of the surface-mount type electronic component on the surface layer forming substrate and formed corresponding to the first electrodes,
Comprising a <br/> and second electrodes respectively formed on the tip of each said projecting portions, on the opposite surface of the surface layer forming substrate, mounting the surface mount electronic device through the anisotropic conductive film A circuit board characterized by that.

The circuit board according to claim 1, wherein each of the first electrodes is electrically connected to each of the corresponding second electrodes .

A first step of forming first electrodes on the substrate surface of the wiring board in correspondence with the plurality of electrode terminals formed in a predetermined pattern on the mounting surface of the surface-mount electronic component ;
To the substrate surface of the wiring substrate so as to cover the said first electrode so as to stick the surface layer forming substrate, the surface facing the said surface-mount the mounting surface of the electronic component in the surface layer forming substrate, each A second step of providing a protrusion corresponding to each of the first electrodes ;
A third step of forming a second electrode at the tip of each of the protrusions;
On the opposing surface of the surface layer forming substrate, after positioning the surface mount electronic device, surface mounting, characterized in that it comprises a fourth step of thermocompression bonding is carried through the anisotropic conductive film Type electronic component mounting method.

The method for mounting a surface-mounted electronic component according to claim 3, wherein each of the first electrodes is electrically connected to each of the corresponding second electrodes .