JPH10199934A - Mounting structure of semiconductor element and mounting method thereof - Google Patents

Mounting structure of semiconductor element and mounting method thereof

Info

Publication number
JPH10199934A
JPH10199934A JP364697A JP364697A JPH10199934A JP H10199934 A JPH10199934 A JP H10199934A JP 364697 A JP364697 A JP 364697A JP 364697 A JP364697 A JP 364697A JP H10199934 A JPH10199934 A JP H10199934A
Authority
JP
Japan
Prior art keywords
circuit board
conductive film
anisotropic conductive
electrode
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP364697A
Other languages
Japanese (ja)
Inventor
Masaaki Okunaka
Yoshio Ozeki
良雄 大関
正昭 奥中
Original Assignee
Hitachi Ltd
株式会社日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, 株式会社日立製作所 filed Critical Hitachi Ltd
Priority to JP364697A priority Critical patent/JPH10199934A/en
Publication of JPH10199934A publication Critical patent/JPH10199934A/en
Application status is Pending legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Abstract

PROBLEM TO BE SOLVED: To realize a flip-chip attach mounting system, using an anisotropically conductive film to reduce cost, without forming Au bumps on electrode pads of semiconductor elements.
SOLUTION: A flip-chip attach type semiconductor element mounting structure with semiconductor elements 1 mounted on a circuit board 2, using an anisotropically conductive film 3, comprises electrodes 15 arranged in parallel to constitute the semiconductor elements 1, without forming bumps for the electrodes and protrudent connection pads 11 arranged at positions mutually facing on the electrodes on mounting regions of the circuit board facing at the semiconductor elements 1. Each pad 11 is connected to each electrode 15 through conductive particles 10 existing in the anisotropically conductive film.
COPYRIGHT: (C)1998,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、異方性導電フィルムを用いたフリップチップアタッチ方式で半導体素子を回路基板に接続実装した半導体素子実装構造体および半導体素子実装方法に関する。 The present invention relates to relates to a semiconductor device mounting structure and a semiconductor device mounting method connects a semiconductor element mounted on a circuit board by flip chip attach method using an anisotropic conductive film.

【0002】 [0002]

【従来の技術】民生機器、特にノ−トパソコン、携帯電話、PHS、PDAなどの携帯情報端末機器においては高密度実装の必要性が益々高くなっている。 BACKGROUND ART Consumer, especially Bruno - notebook computer, mobile phone, PHS, has been increasingly high need for high density mounting in a portable information terminal devices such as PDA. これに対応すべくこれらの機器における半導体素子の実装は、従来のパッケ−ジ半導体実装から、半導体素子を直接基板に実装する、いわゆるベアチップ実装方式が主流になりつつある。 To respond to this mounting of the semiconductor element in these devices, conventional package - di semiconductor mounting, directly mounted on the substrate a semiconductor element, a so-called bare chip mounting method has become the mainstream. また、機器の小形化にともない、カメラ、ム− In addition, due to the downsizing of the equipment, camera, no -
ビの例からわかるように実装部材の種類、組合せ、組立て、が複雑になり基板としてフレキシブルプリント基板も多用されている。 Types of mounting member as can be seen from the example of bi, combined, assembled, is also frequently used the flexible printed circuit board as the substrate becomes complicated. 製品の高機能化、高密度実装化に対応するために、このフレキシブルプリント基板にも半導体素子を実装する必要のある場合も多くなっている。 High functionality of the product, in order to cope with high-density mounting has become many cases need to mount the semiconductor element to the flexible printed circuit board.

【0003】従来のベアチップ実装方法は、(1)半導体チップ21をフェースアップで回路基板22に接着し、半導体チップ21と回路基板22のパッド間を金線23で接続し、さらにポッティング樹脂24で封止する方法(図12に示す。)と、(2)はんだ、導電性接着剤、異方性導電フィルムなどを接続材料とし、チップをフェ−スダウンで回路基板に接続接着する方法(フリップチップアタッチ方式)とがある。 Conventional bare chip mounting method, (1) bonding the semiconductor chip 21 to the circuit board 22 in a face-up, between the pads of the semiconductor chip 21 and the circuit board 22 are connected by a gold wire 23, further potting resin 24 method of sealing (shown in FIG. 12.) and, (2) solder, conductive adhesive, etc. and the connecting material anisotropic conductive film, and tip Fe - how to connect adhered to the circuit board by Sudaun (flip chip attach system) and there is.

【0004】前者の方法はチップの面積以外にワイヤボンディング用のパッド面積が必要であるのに比べ、後者の方法は回路基板22の必要搭載面積はチップサイズのみであり、究極の高密度実装方式であると考えられ、下記のようなフリップチップアタッチ方式が提案されている。 [0004] The former method is compared with a required pad area for wire bonding in addition to the area of ​​the chip, the latter method required mounting area of ​​the circuit board 22 are only the chip size, the ultimate high-density mounting method believed to be flip-chip attach methods have been proposed as follows.

【0005】(2−1)はんだ方式:半導体チップ21 [0005] (2-1) solder method: semiconductor chip 21
のアルミ電極25上にバリアメタル26を形成し、回路基板22と半導体チップ21とをはんだ27で接続する。 Of a barrier metal 26 is formed on the aluminum electrode 25, to connect the circuit board 22 and the semiconductor chip 21 with solder 27. 次いで半導体チップ21と回路基板22との隙間に樹脂28を充填硬化する(図13に示す。)。 Then the gap between the semiconductor chip 21 and the circuit board 22 is filled cured resin 28 (. As shown in FIG. 13).

【0006】(2−2)導電性接着剤方式:半導体チップ21のアルミ電極25上にワイヤバンプ方式で金バンプ29を形成する。 [0006] (2-2) the conductive adhesive method: forming a gold bump 29 by wire bump method on the aluminum electrode 25 of the semiconductor chip 21. つぎに、金バンプ29の先端に導電性接着剤30を塗布し回路基板22に接着する。 Next, bonding the conductive adhesive 30 in the coating to the circuit board 22 to the tip of the gold bump 29. 最後に半導体チップ21と回路基板22との隙間に樹脂28を充填硬化する(図14に示す。)。 Finally, void filling cure the resin 28 in the semiconductor chip 21 and the circuit board 22 (. As shown in FIG. 14).

【0007】(2−3)異方性導電フィルム方式:アルミ電極25上にワイヤバンプ方式、メッキ法などで金バンプ29を形成した半導体チップ21と回路基板22とを異方性導電フィルム31を介して加熱圧着する(図1 [0007] (2-3) The anisotropic conductive film method: via wire bump method on the aluminum electrode 25, the anisotropic conductive film 31 and the semiconductor chip 21 and the circuit board 22 forming the gold bumps 29 with a plating method heating crimping Te (FIG. 1
5に示す。 5 to show. )。 ).

【0008】以上のフリップチップアタッチ方式のうち、異方性導電フィルム方式は、工程数が少なく工完時間が短い点で最も有利な方法である。 [0008] Among the above flip-chip attach methods, anisotropic conductive film method, Replace time fewer steps are the most advantageous way in a short point.

【0009】この異方性導電フィルム方式の接続組立図を図16に示す。 [0009] A connection assembly view of the anisotropic conductive film method in FIG. 異方性導電フィルムを回路基板22の接続端子部に貼り付ける。 Paste anisotropic conductive film to a connection terminal of the circuit board 22. 次に、ワイヤバンプ法、メッキ法などによりアルミ電極25上に金バンプ29を形成した半導体チップ21を位置合わせ後、加熱ヘッドで半導体チップ21を回路基板22に圧着する。 Then, wire bump method, after the positioning of the semiconductor chip 21 forming the gold bumps 29 on the aluminum electrode 25 by a plating method or the like, to crimp the semiconductor chip 21 to the circuit board 22 in the heating head. この加熱圧着により、チップの金バンプ電極29と回路基板の接続パッドとが導電粒子を介して電気的に接続される。 The thermocompression bonding, the connection pads of the gold bump electrode 29 and the circuit board of the chip are electrically connected via the conductive particles. 接続部以外の導電粒子は圧力を受けないため元の分散状態を保ったままであり隣接電極間の絶縁性が確保される。 Conductive particles other than the connection portion is insulation between left at and adjacent electrodes keeping the original dispersion state for not under pressure is ensured.

【0010】 [0010]

【発明が解決しようとする課題】上記したように、異方性導電フィルムによる半導体素子のフリップチップアタッチ実装方式は、工程数が少なくまた工完時間も短かく、工業的に有利で実用性の高い方式である。 As described above [0008], the flip-chip attach mounting method of a semiconductor device according to the anisotropic conductive film, fewer steps also Replace time is also short, the industrially advantageous and practical it is a high system. しかしながら、従来の方法では半導体素子の電極パッドに金バンプを形成する必要が生じ、コスト高になるという課題を有していた。 However, necessary to form a gold bump on the electrode pads of the semiconductor device occurs, there is a problem that high cost in the conventional manner.

【0011】本発明の目的は、上記課題を解決すべく、 [0011] It is an object of the present invention, in order to solve the above problems,
半導体素子の電極パッドに金バンプを形成することなく、異方性導電フィルムを用いたフリップチップアタッチ実装方式を実現してコスト低減をはかった半導体素子実装構造体および半導体素子実装方法を提供することにある。 Without forming a gold bump on the electrode pads of the semiconductor element, to provide a semiconductor device mounting structure and a semiconductor device mounting method aimed at cost reduction to achieve flip chip attach mounting method using the anisotropic conductive film It is in.

【0012】 [0012]

【課題を解決するための手段】上記目的を達成するために、本発明は、半導体素子を異方性導電フィルムにより回路基板に実装したフリップチップアタッチ方式の半導体素子実装構造体において、前記半導体素子をバンプが形成されていない電極を複数並設して構成し、前記半導体素子と対向する回路基板上の実装面領域において突起状の接続パッド部を前記各電極に対向する位置に複数並設し、該各突起状の接続パッド部と前記各電極の間を前記異方性導電フィルムに内在する導電粒子で接続して構成したことを特徴とする半導体素子実装構造体である。 To achieve the above object of the Invention The present invention provides a semiconductor device mounting structure of a flip-chip attach methods mounted on the circuit board by an anisotropic conductive film semiconductor device, the semiconductor element the electrodes do not bump is formed to constitute a plurality parallel, a plurality juxtaposed to the protruding connection pad portion to a position facing to each electrode in the mounting surface area on the circuit board facing the semiconductor element a semiconductor device mounting structure, characterized by being configured by connecting between said respective protruding connection pad portions each electrode in the conductive particles inherent in the anisotropic conductive film.

【0013】また本発明は、半導体素子を異方性導電フィルムにより回路基板に実装したフリップチップアタッチ方式の半導体素子実装構造体において、前記半導体素子をバンプが形成されていない電極を複数並設して構成し、前記半導体素子と対向する回路基板上の実装面領域において接続パッド部を前記各電極に対する間隙を狭めて対向する位置に複数並設し、該各接続パッド部と前記各電極の間を前記異方性導電フィルムに内在する導電粒子で接続して構成したことを特徴とする半導体素子実装構造体である。 [0013] The present invention provides a semiconductor device mounting structure of a flip-chip attach methods mounted on the circuit board by an anisotropic conductive film semiconductor device, an electrode without the semiconductor element is bump formed plural juxtaposed configure Te, during said plurality juxtaposed to the mounting surface area on the circuit board facing the semiconductor element connection pad portion to a position opposed to narrow a gap with respect to the respective electrodes, wherein the respective connection pad portions each electrode which is a semiconductor device mounting structure, characterized by being configured to connect with the conductive particles inherent in the anisotropic conductive film.

【0014】また本発明は、半導体素子を異方性導電フィルムにより回路基板に実装したフリップチップアタッチ方式の半導体素子実装構造体において、前記半導体素子をバンプが形成されていない電極を複数並設して構成し、前記半導体素子と対向する回路基板上の実装面領域において複数の配線パターンの各々に接続された突起状の接続パッド部を前記各電極に対向する位置に複数並設し、該各突起状の接続パッド部と前記各電極の間を前記異方性導電フィルムに内在する導電粒子で接続して構成したことを特徴とする半導体素子実装構造体である。 [0014] The present invention provides a semiconductor device mounting structure of a flip-chip attach methods mounted on the circuit board by an anisotropic conductive film semiconductor device, an electrode without the semiconductor element is bump formed plural juxtaposed configure Te, multiple juxtaposed the semiconductor element facing the plurality of connected protruding connection pad portion to each of the wiring pattern in the mounting surface area on the circuit board at a position opposed to the respective electrodes, each of said is a semiconductor device mounting structure, characterized in that between said the protruding connection pad portions each electrode constituted by connecting a conductive particles existing in the anisotropic conductive film.

【0015】また本発明は、半導体素子を異方性導電フィルムにより回路基板に実装したフリップチップアタッチ方式の半導体素子実装構造体において、前記半導体素子をバンプが形成されていない電極を複数並設して構成し、前記半導体素子と対向する回路基板上の実装領域において複数の配線パターンの各々に接続され、局部的に変形させることによって突起した接続パッド部を前記各電極に対向する位置に複数並設し、該各突起した接続パッド部と前記各電極の間を前記異方性導電フィルムに内在する導電粒子で接続して構成したことを特徴とする半導体素子実装構造体である。 [0015] The present invention provides a semiconductor device mounting structure of a flip-chip attach methods mounted on the circuit board by an anisotropic conductive film semiconductor device, an electrode without the semiconductor element is bump formed plural juxtaposed configure Te, the in the mounting area on the circuit board facing the semiconductor element is connected to each of the plurality of wiring patterns, a plurality parallel connection pad portion projecting at a position opposed to the respective electrodes by locally deforming and setting a semiconductor device mounting structure, characterized in that between the connection pads unit that respective projections each electrode constituted by connecting a conductive particles existing in the anisotropic conductive film.

【0016】また本発明は、半導体素子を異方性導電フィルムにより回路基板に実装したフリップチップアタッチ方式の半導体素子実装構造体において、前記半導体素子をバンプが形成されていない電極を複数並設して構成し、前記半導体素子と対向する回路基板上の実装領域において下層につながった接続パッド部のみを前記各電極に対向する位置に複数並設し、該各接続パッド部と前記各電極の間を前記異方性導電フィルムに内在する導電粒子で接続して構成したことを特徴とする半導体素子実装構造体である。 [0016] The present invention provides a semiconductor device mounting structure of a flip-chip attach methods mounted on the circuit board by an anisotropic conductive film semiconductor device, an electrode without the semiconductor element is bump formed plural juxtaposed configure Te, during said plurality juxtaposed to the mounting area on the circuit board facing the semiconductor element only connection pad portions connected to the lower layer at a position opposed to the respective electrodes, wherein the respective connection pad portions each electrode which is a semiconductor device mounting structure, characterized by being configured to connect with the conductive particles inherent in the anisotropic conductive film.

【0017】また本発明は、バンプを形成していない電極を複数並設した半導体素子と、半導体素子の側に突起状に変形した導体で形成された接続パッド部を前記各電極と対向するように複数並設した回路基板とを異方性導電フィルムを介して接続接着して構成したことを特徴とする半導体素子実装構造体である。 [0017] The present invention includes a semiconductor device in which a plurality juxtaposed electrodes does not form a bump, a connection pad portion formed in the conductor deformed protruding on the side of the semiconductor element so as to face the respective electrode is a semiconductor device mounting structure, characterized in that a plurality juxtaposed to the circuit board constructed by connecting bonding via an anisotropic conductive film.

【0018】また本発明は、フレキシブル回路基板に異方性導電フィルムを貼付ける異方性導電フィルム貼付工程と、該異方性導電フィルムを貼付けたフレキシブル回路基板を、バンプを形成していない電極を複数並設した半導体素子に対して位置合わせして搭載する搭載工程と、該搭載工程で半導体素子に対して搭載されたフレキシブル回路基板に対して前記各電極の配置に対応して形成された複数の突起を有する加熱ヘッドを押しつけることによってフレキシブル回路基板上に形成された導体を突起状に変形させて複数の接続パッド部を形成して該各接続パッド部と前記各電極との間を異方性導電フィルムに内在する導電粒子で接続する加熱ヘッド押付工程とを有することを特徴とする半導体素子実装方法である。 [0018] The present invention includes a patch Keru anisotropic conductive film bonding step an anisotropic conductive film on the flexible circuit board, a flexible circuit board adhered to the anisotropic conductive film, does not form a bump electrode a mounting step of mounting and aligning the semiconductor device in which a plurality juxtaposed, formed corresponding to the arrangement of the respective electrode relative to the flexible circuit board mounted to the semiconductor device in the mounting step different between the plurality of the respective electrode conductors formed on the flexible circuit board by pressing a heating head deformed into protruding to form a plurality of connection pad portions with a respective connection pad portion having a projection a semiconductor element mounting method characterized in that it comprises a heating head pressing step of connecting a conductive particles inherent in isotropic conductive film.

【0019】また本発明は、バンプを形成していない電極を複数並設した半導体素子に異方性導電フィルムを貼付ける異方性導電フィルム貼付工程と、フレキシブル回路基板を、前記異方性導電フィルムを貼付けた半導体素子に対して位置合わせして搭載する搭載工程と、該搭載工程で半導体素子に対して搭載されたフレキシブル回路基板に対して前記各電極の配置に対応して形成された複数の突起を有する加熱ヘッドを押しつけることによってフレキシブル回路基板上に形成された導体を突起状に変形させて複数の接続パッド部を形成して該各接続パッド部と前記各電極との間を異方性導電フィルムに内在する導電粒子で接続する加熱ヘッド押付工程とを有することを特徴とする半導体素子実装方法である。 [0019] The present invention includes an anisotropic conductive film bonding step Keru sticking an anisotropic conductive film in the semiconductor device in which a plurality juxtaposed electrodes does not form a bump, a flexible circuit board, the anisotropic conductive a mounting step of mounting and aligning the semiconductor device pasted film, plural formed corresponding to the arrangement of the respective electrode relative to the flexible circuit board mounted to the semiconductor device in the mounting step anisotropically between the formed flexible circuit board by pressing a heating head conductor is deformed into the protruding to form a plurality of connection pad portions with a respective connection pad portions the each electrode having a protrusion a semiconductor element mounting method characterized in that it comprises a heating head pressing step of connecting a conductive particles inherent in Seishirubeden film.

【0020】また本発明は、バンプを形成していない電極を複数並設した半導体素子と、導体からなる突起を有する接続パッド部を複数並設した回路基板とを、異方性導電フィルムで接続接着して構成したことを特徴とする半導体素子実装構造体である。 [0020] The present invention connects the electrode not forming a bump and a plurality juxtaposed a semiconductor device and a circuit board in which a plurality juxtaposed connection pad portion having a projection made of a conductor, an anisotropic conductive film by being configured adhered to a semiconductor device mounting structure characterized.

【0021】また本発明は、前記半導体素子実装構造体において、前記導体からなる突起を、導電性接着剤の硬化物で形成したことを特徴とする。 [0021] The present invention, in the semiconductor device mounting structure, the projection consisting of the conductor, characterized by being formed with a cured product of the conductive adhesive.

【0022】また本発明は、前記半導体素子実装構造体において、前記導体からなる突起を、金属材料で形成したことを特徴とする。 [0022] The present invention, in the semiconductor device mounting structure, the projection consisting of the conductor, characterized by being formed of a metal material.

【0023】また本発明は、バンプを形成していない電極を複数並設した半導体素子と、ビアホール上に形成した接続パッド部を複数並設した回路基板とを、異方性導電フィルムで接続接着して構成したことを特徴とする半導体素子実装構造体である。 [0023] The present invention is connected bonding the electrode not forming a bump and a plurality juxtaposed to semiconductor devices, and a plurality juxtaposed with the circuit board connection pad portions formed on the via hole, an anisotropic conductive film it is a semiconductor device mounting structure, characterized by being configured to.

【0024】以上説明したように前記構成によれば、半導体素子に並設された多数の電極上に金バンプを形成することなく、半導体素子に並設された多数の電極の各々と回路基板に前記電極に対応させて並設された接続パッド部との間において主に圧力を受けるようにして異方性導電フィルムに内在する導電粒子によって確実に圧着接続して低抵抗で接続することができ、極めて低コストで高信頼性を有する半導体ベアチップ実装を実現することができる。 According to the construction as described above, without forming a gold bump on a number of electrodes arranged in the semiconductor device, each circuit board of the plurality of electrodes are arranged in parallel in the semiconductor device can be connected with low resistance to securely crimp connections mainly by the conductive particles existing in the anisotropic conductive film so as to receive a pressure in between the electrodes in correspondence juxtaposed connection pad portions , it is possible to realize a semiconductor bare chip having high reliability at a very low cost. 即ち半導体素子が対向する実装面領域における電極と接続バッド部とが対向する接続部においてのみ導電粒子が加圧され、この接続部以外の箇所において導電粒子が加圧されないので、良好な低抵抗で接続することができる。 That is, the semiconductor element and the electrode and the connecting bad part in the mounting surface area facing pressurized conductive particles pressurized only at connection opposite, since the conductive particles are not pressurized at a portion other than the connection portion, a good low resistance it can be connected.

【0025】 [0025]

【発明の実施形態】本発明に係るバンプを形成していない半導体素子(以下では、バンプレス半導体チップと記す)を異方性導電フィルムを用いて回路基板にフリップチップアタッチ実装する方式(以下では、バンプレスのフリップチップアタッチ実装方式と記す)の実施の形態について図を用いて説明する。 The semiconductor device not forming a bump according to the present invention embodiments of the present invention (hereinafter, a bumpless semiconductor chip hereinafter) in a manner of flip-chip attach mounted on the circuit board using an anisotropic conductive film (hereinafter may , it will be described with reference to the drawings embodiments of described as a flip chip attach mounting method of bumpless).

【0026】まず本発明に係る第1の実施の形態について図1〜図7を用いて説明する。 [0026] First, the first embodiment according to the present invention will be described with reference to FIGS.

【0027】本第1の実施の形態は、フレキシブルプリント基板とパッドレス半導体チップを異方性導電フィルムを介して加熱圧着する際に、加熱圧着ヘッドの先端部に、パッドレス半導体チップの電極位置、サイズに対応する突起を形成しておき、電極位置のみを印加してパッドレス半導体チップをフレキシブルプリント基板に異方性導電フィルムでベアチップ実装することである。 [0027] This first embodiment is a flexible printed circuit board and the pad-less semiconductor chip when the heat and pressure via the anisotropic conductive film, the tip portion of the thermocompression bonding head, the electrode position of the pad-less semiconductor chip it is to bare-chip mounting using an anisotropic conductive film previously formed a protrusion corresponding to the size, by applying only the electrode position of the pad-less semiconductor chip on a flexible printed board.

【0028】図3には、本発明に係る第1の実施の形態で用いる加熱圧着ヘッドの一実施の形態を示す斜視図である。 [0028] FIG. 3 is a perspective view showing an embodiment of a heat pressing head used in the first embodiment according to the present invention. 図4は、加熱圧着ヘッドに形成された突起を角形に形成した場合を示す部分拡大図であり、図5は、加熱圧着ヘッドに形成された突起を円形に形成した場合を示す部分拡大図である。 Figure 4 is a formed thermocompression bonding head protruding a partially enlarged view showing a case of forming a rectangular, Figure 5 was formed in the heating compression bonding head projecting in partially enlarged view showing a case of forming a circular is there. 即ち、本発明に係る加熱圧着ヘッド5の全体の大きさは、使用するバンプレス半導体チップ(バンプレス半導体素子)1の大きさとほぼ同じか、 That is, the overall size of the heating compression bonding head 5 according to the present invention, a bumpless semiconductor chip (bumpless semiconductor element) that uses the first magnitude whether substantially the same,
もしくは少し大きい程度に作られる。 Or it is made to the extent a little big. このヘッド5の先端部には、バンプレス半導体チップ1に配置されたAl The distal end of the head 5, are arranged in a bumpless semiconductor chip 1 Al
等の電極15に対応して凸形状の突起4が必要数形成される。 Projection of convex shape 4 are formed the necessary number in correspondence with the electrodes 15 and the like. この突起4のサイズは、半バンプレス導体チップ1の電極15のサイズより多少大きくても差し支えないが、あまりにも大きい場合には接続に不具合が生じる。 The size of the projection 4 is not safe to slightly larger than the size of the electrodes 15 of the semi-bumpless conductor chip 1, defective connection occurs when too large.
従って、突起4のサイズは、バンプレス半導体チップ1 Therefore, the size of the projections 4, a bumpless semiconductor chip 1
の電極15のサイズ以下であることが好ましい。 It is preferably the size of the electrodes 15 or less. 突起4 Projection 4
の高さは、使用するフレキシブルプリント基板2aのトータルフィルム厚(ベース材、カバー材、銅箔配線パターン)により異なるが、一般的には0.003mm〜 The height of the total film thickness of the flexible printed circuit board 2a being used (base member, a cover member, a copper foil wiring pattern) by a different, but generally 0.003mm~
0.3mm程度が好ましい。 About 0.3mm is preferable. 一方、突起4の高さが、使用するフレキシブルプリント基板2aのトータルフィルム厚より厚くなると、加熱圧着ヘッド5とフレキシブルプリント基板2aとが接触しなくなるため、熱が異方性導電フィルム3に伝わらず、エポキシ樹脂が硬化しない。 On the other hand, the height of the projections 4 is, it becomes thicker than the total film thickness of the flexible printed circuit board 2a used, since the thermocompression bonding head 5 and the flexible printed circuit board 2a can not contact, heat is not transmitted to the anisotropic conductive film 3 , epoxy resin is not cured. 従って、加熱圧着ヘッド5に形成された突起4の高さは、使用するフレキシブルプリント基板2aのトータルフィルム厚以下とすることが好ましい。 Accordingly, the height of the thermocompression bonding head 5 projections 4 formed is preferable to be less than the thickness total film of the flexible printed circuit board 2a used. ヘッドの突起4の形状についてはとくに制限はなく、図4に示す角形4a、図5に示す円形4b、楕円形などから選択することができる。 No particular limitation is imposed on the shape of the projection 4 of the head can be selected square 4a shown in FIG. 4, a circular 4b shown in FIG. 5, etc. ellipse. また、この突起4には必要に応じてテーパをつけることもできる。 It can also be tapered if desired to the projection 4.

【0029】また加熱圧着ヘッド5における突起4はエッチング法などにより容易に製作することができる。 Further it is possible to projection 4 in the heat compression bonding head 5 is easily manufactured by etching or the like method.

【0030】次に、バンプレスのフリップチップアタッチ実装方式でバンプレス半導体チップ1を回路基板であるフレキシブルプリント基板2aに接続実装する方法について説明する。 [0030] Next, a method for connecting mounting a flip chip attach mounting method of bumpless bumpless semiconductor chip 1 to the flexible printed circuit board 2a is a circuit board.

【0031】フレキシブル基板2aは、フレキシブル基材7上に配線パターン8が形成されて構成される。 The flexible substrate 2a is constructed by the wiring pattern 8 is formed on the flexible substrate 7. そして各配線パターン8の端部に接続パッド部が形成される。 The connection pad portions are formed at the ends of each wiring pattern 8.

【0032】異方性導電フィルム3は、未硬化のエポキシ樹脂9の中に導電粒子10を分散させたフィルムで形成される。 The anisotropic conductive film 3 is formed by a film formed by dispersing conductive particles 10 in the uncured epoxy resin 9. この導電粒子として、ニッケルなどの金属粒子、または金メッキが施されたニッケルなどの金属粒子、またはプラスチック粒子にニッケル皮膜及び金メッキ皮膜を形成した粒子等が多く用いられる。 This as the conductive particles, metal particles such as nickel or metal particles such as nickel gold-plated or the like particles to form a nickel coating and gold coating is often used in plastic particles,.

【0033】上記加熱圧着ヘッド5による加熱圧着条件は、使用する異方性導電フィルム3により多少異なるが約170〜200℃、約5〜20秒、約5〜400MP The heat bonding conditions by the thermocompression bonding head 5 is slightly different but about 170 to 200 ° C. by an anisotropic conductive film 3 to be used, about 5-20 seconds, about 5~400MP
a(突起24のセンタ部単位面積あたりの圧力)が好ましい。 a (pressure per center portion unit area of ​​the projections 24) are preferred. 圧力が約5MPaより低い場合には、異方性導電フィルム3の導電粒子が変形せず、良好な接続状態にならない場合がある。 If the pressure is lower than about 5MPa is not conductive particles of the anisotropic conductive film 3 is deformed, it may not be good connection state. また、圧力が約400MPaより高い場合には、バンプレス半導体チップ1を破壊する場合がある。 Further, when the pressure is greater than about 400MPa may destroy bumpless semiconductor chip 1. また、必要に応じて加熱圧着ヘッド5とフレキシブルプリント基板2aとの間に、シリコン樹脂、テフロン樹脂、金属フィルム等のクッション材を挿入して圧着する方法をとることもできる。 Further, formed between the thermocompression bonding head 5 and the flexible printed circuit board 2a if necessary, silicone resin, Teflon resin, also take the method of crimping by inserting a cushioning material such as a metal film.

【0034】上記加熱圧着ヘッド5による加熱圧着方法としては、次の2通りがあり、いずれの方法も採用可能である。 [0034] As heat pressing method according to the thermocompression bonding head 5, there are the following two, any methods may be employed.

【0035】(a)図6に示すように、バンプレス半導体チップ1に異方性導電フィルム3を貼付けておき、これをフレキシブルプリント基板2aに搭載し、上記加熱圧着ヘッド5を用いて加熱圧着する方法。 [0035] (a) As shown in FIG. 6, a bumpless semiconductor chip 1 advance pasted an anisotropic conductive film 3, which was mounted on a flexible printed circuit board 2a, heat and pressure by using the thermocompression bonding head 5 how to.

【0036】(b)図7に示すように、フレキシブルプリント基板2aに異方性導電フィルム3を貼付けておき、これにバンプレス半導体チップ1を搭載し、上記加熱圧着ヘッド5を用いて加熱圧着する方法。 [0036] (b) As shown in FIG. 7, leave a flexible printed circuit board 2a anisotropic conductive film 3 pasted, to which is mounted a bumpless semiconductor chip 1, heat and pressure by using the thermocompression bonding head 5 how to.

【0037】図1には、上記加熱圧着ヘッド5による加熱圧着状態を示す。 [0037] Figure 1 shows a heat-pressed state by the thermocompression bonding head 5. 図1に示すように、異方性導電フィルム3をバンプレス半導体チップ1またはフレキシブルプリント基板2aに貼付けておき、次に上記バンプレス半導体チップ1を定盤6上に位置合わせ搭載し、次に、 As shown in FIG. 1, leave the anisotropic conductive film 3 pasted to bumpless semiconductor chip 1 or the flexible printed circuit board 2a, then the bumpless semiconductor chip 1 and aligned mounted on a surface plate 6, then ,
突起4をAl等のチップ電極15に相当する位置に設けた加熱圧着ヘッド5を用いて、フレキシブルプリント基板2aの側からバンプレス半導体チップ1の側に、約1 The projections 4 with a thermocompression bonding head 5 provided at a position corresponding to the tip electrode 15 such as Al, on the side of the bumpless semiconductor chip 1 from the side of the flexible printed circuit board 2a, about 1
70〜200℃、約5〜20秒、約5〜400MPaの加熱圧着条件で加熱圧着すると、フレキシブルプリント基板2a上のチップ電極15に対向する部分において突起4の形状に倣って基材7と共に配線パターン(導体) 70 to 200 ° C., about 5 to 20 seconds, about the thermocompression bonding at a thermocompression bonding conditions 5~400MPa, wiring along the shape of the protrusions 4 together with the substrate 7 in a portion facing the tip electrode 15 on the flexible printed circuit board 2a pattern (conductor)
8の接続パッド部が突起状に変形し、この変形した突起状の接続パッド部14とチップ電極15との間において導電粒子10によって低い抵抗値で電気的に接続されると共にエポキシ樹脂9が硬化されて実装されることになる。 Connecting pad portion 8 is deformed protruding, epoxy resin 9 is hardened is electrically connected with low resistance by the conductive particles 10 in between the connection pad portion 14 and the tip electrode 15 protruding deformed It is made to be implemented. そして、この接続部以外の導電粒子は圧力を受けないため元の分散状態を保ったままであり、隣接電極間の絶縁性について確保される。 Then, the conductive particles other than the connection portion remains maintaining the original dispersion state for not under pressure, is ensured for insulation between the adjacent electrodes. このようにして、図2に示す半導体素子実装構造体を得ることができる。 In this way, it is possible to obtain a semiconductor device mounting structure shown in FIG. 図2に示すようにフレキシブルプリント基板2aが凹に変形した構造となるが、実用上特に問題はない。 Although the flexible printed circuit board 2a shown in FIG. 2 is deformed structure concave, practical problem in particular not.

【0038】次に、以上説明した第1の実施の形態について、更に具体的に実施例として説明する。 Next, the first embodiment described above will be described as a more specific example.

【0039】 [0039]

【実施例1】パッドレス半導体チップとして次に示す試験チップを用いた。 EXAMPLE 1 using the following test chip as a pad-less semiconductor chip.

【0040】サイズ:8mm角 厚さ:0.45mm 接続パッドサイズ:0.105×105mm 接続パッドピッチ:0.13mm 接続配置:周辺4辺 フレキシブルプリント基板2aには、2層配線構造のフレキシブル基板(約0.075mm厚)を用いた。 [0040] Size: 8 mm square thickness: 0.45 mm connecting pad size: 0.105 × 105 mm connecting pad pitch: 0.13 mm connection arrangement: The peripheral four sides flexible printed circuit board 2a, a two-layer wiring structure flexible substrate ( using about 0.075mm thick). 銅配線は厚さ約0.035mmを使用した。 Copper wire was used having a thickness of about 0.035 mm. チップ接続の配線幅は約0.09mm、配線間の間隔は約0.04mm Line width of the chip connection about 0.09 mm, the spacing between the wires is approximately 0.04mm
とした。 And the. 接続抵抗を4端子法で測定できるよう上記試験チップ1及びフレキシブルプリント基板2aの配線を設計した。 It was designed wiring of the test chip 1 and the flexible printed circuit board 2a so that can measure connection resistance by the 4-terminal method.

【0041】フレキシブルプリント基板2aのチップ接続領域に、0.2〜0.3μm程度の厚さの金メッキが施された直径約0.008mmのニッケル導電粒子と未硬化エポキシ樹脂と(配合割合は体積比で10:90〜 The flexible to chip connection region of the printed circuit board 2a, the nickel conductive particles and the uncured epoxy resin and (mixing ratio of about diameter has been subjected to gold having a thickness of about 0.2 to 0.3 [mu] m 0.008 mm volume at a ratio of 10: 90
20:80程度)からなる異方性導電フィルム3を貼り付けた。 Pasting an anisotropic conductive film 3 consisting of about 20:80) to. 次に上記バッドレス半導体チップ1を位置合わせ搭載した。 It was then aligned mounting the Baddoresu semiconductor chip 1. 次に、約0.08mm角、高さ約0.07 Then, about 0.08mm angle, about height 0.07
5mmの突起4をチップ電極に相当する位置に設けた加熱圧着ヘッド5を用いて、フレキシブルプリント基板の側からチップの側に加熱加圧した。 The 5mm protrusion 4 with a thermocompression bonding head 5 provided at positions corresponding to the chip electrodes were heated and pressed from the side of the flexible printed circuit board on the side of the chip. その結果配線パターン(導体)8の接続パッド部が突起状に変形し、この変形した突起状の接続パッド部14とチップ電極15との間において導電粒子10によって接続されると共にエポキシ樹脂9が硬化されて実装されることになる。 As a result the connection pad portions of the wiring pattern (conductor) 8 is deformed protruding, epoxy resin 9 is cured and is connected by the conductive particles 10 in between the connection pad portion 14 and the tip electrode 15 protruding deformed It is made to be implemented. 圧着温度は約200℃、時間は約20秒、突起4の先端部単位面積あたりの圧力は約100MPaで行なった。 Compression temperature is about 200 ° C., the time is about 20 seconds, the pressure per tip unit area of ​​the projections 4 was carried out at about 100 MPa. 接続端子の接続抵抗は平均25mΩ程度であり十分に低い抵抗値が得られた。 Connection resistance of the connection terminals average is about 25mΩ sufficiently low resistance value is obtained.

【0042】 [0042]

【実施例2】パッドレス半導体チップ1およびフレキシブルプリント基板は、上記実施例1と同一の部材を用いた。 EXAMPLE 2-pad-less semiconductor chip 1 and the flexible printed circuit board, using the same members as the first embodiment. 半導体チップの電極側の全面に、0.2〜0.3μ The entire surface of the electrode side of the semiconductor chip, 0.2~0.3Myu
m程度の厚さの金メッキを施した直径約0.008mm Diameter of about 0.008mm plated with gold having a thickness of about m
のニッケル導電粒子と未硬化エポキシ樹脂と(導電粒子と未硬化エポキシ樹脂との配合割合は体積比で10:9 The mixing ratio of nickel conductive particles and the uncured epoxy resin and (conductive particles and the uncured epoxy resin volume ratio of 10: 9
0〜20:80程度)からなる異方性導電フィルム3を貼り付けた。 0-20: pasted anisotropic conductive film 3 consisting of about 80). 次に上記チップ1をフレキシブルプリント基板2aに位置合わせ搭載した。 It was then mounted aligned with the chip 1 to the flexible printed circuit board 2a. 次に、直径約0.08 Next, about the diameter 0.08
mm、高さ約0.050mmの突起4をチップ電極に相当する位置に設けた加熱圧着ヘッド5を用いて、フレキシブルプリント基板の側からチップの側に加熱加圧した。 mm, the projections 4 of the height of about 0.050mm using thermocompression bonding head 5 provided at positions corresponding to the chip electrodes were heated and pressed from the side of the flexible printed circuit board on the side of the chip. その結果配線パターン(導体)8の接続パッド部が突起状に変形し、この変形した突起状の接続パッド部1 As a result the connection pad portions of the wiring pattern (conductor) 8 is deformed protruding, projecting connection pad portion 1 and the modified
4とチップ電極15との間において導電粒子10によって接続されると共にエポキシ樹脂9が硬化されて実装されることになる。 4 and the epoxy resin 9 is to be mounted is cured and is connected by the conductive particles 10 between the tip electrode 15. 圧着温度は約200℃、時間は約20 Compression temperature is about 200 ° C., the time is from about 20
秒、突起4の先端部単位面積あたりの圧力は約200M Sec, pressure per tip unit area of ​​the projections 4 is about 200M
Paで行なった。 It was carried out in Pa. 接続端子の接続抵抗は平均30mΩ程度であり十分に低い抵抗値が得られた。 Connection resistance of the connection terminals average is about 30mΩ sufficiently low resistance value is obtained.

【0043】 [0043]

【実施例3】パッドレス半導体チップ1およびフレキシブルプリント基板2aは、上記実施例1と同一の部材を用いた。 Example 3-pad-less semiconductor chip 1 and the flexible printed circuit board 2a are using the same members as the first embodiment. フレキシブルプリント基板のチップ接続領域に、0.2〜0.3μm程度の厚さの金メッキを施した直径約0.008mmのニッケル導電粒子と未硬化エポキシ樹脂と(導電粒子と未硬化エポキシ樹脂との配合割合は体積比で10:90〜20:80程度)からなる異方性導電フィルム3を貼り付けた。 The chip connection region of the flexible printed circuit board, the nickel conductive particles having a diameter of about 0.008mm plated with gold having a thickness of about 0.2~0.3μm and uncured epoxy resin and (conductive particles and an uncured epoxy resin mixing ratio by volume 10: 90 to 20: pasting an anisotropic conductive film 3 consisting of about 80). 次に上記チップ1を位置合わせ搭載した。 Then equipped aligning the chip 1. 次に、直径約0.08mm、高さ約0.050mmの突起をチップ電極に相当する位置に設けた加熱圧着ヘッド5を用いて、フレキシブルプリント基板の側からチップの側に加熱圧着した。 Next, using a thermocompression bonding head 5 provided a diameter of about 0.08 mm, a protrusion height of about 0.050mm at a position corresponding to the tip electrode, and heated and pressed from the side of the flexible printed circuit board on the side of the chip. その結果配線パターン(導体)8の接続パッド部が突起状に変形し、この変形した突起状の接続パッド部14とチップ電極15との間において導電粒子10によって接続されると共にエポキシ樹脂9が硬化されて実装されることになる。 As a result the connection pad portions of the wiring pattern (conductor) 8 is deformed protruding, epoxy resin 9 is cured and is connected by the conductive particles 10 in between the connection pad portion 14 and the tip electrode 15 protruding deformed It is made to be implemented. 圧着温度は約200℃、時間は約20秒、突起4の先端部単位面積あたりの圧力は約200MPaで行なった。 Compression temperature is about 200 ° C., the time is about 20 seconds, the pressure per tip unit area of ​​the projections 4 was carried out at about 200 MPa. 接続端子の接続抵抗は平均30mΩ程度であり十分に低い抵抗値が得られた。 Connection resistance of the connection terminals average is about 30mΩ sufficiently low resistance value is obtained.

【0044】 [0044]

【実施例4】パッドレス半導体チップ1およびフレキシブルプリント基板2aは、上記実施例1と同一の部材を用いた。 Example 4-pad-less semiconductor chip 1 and the flexible printed circuit board 2a are using the same members as the first embodiment. フレキシブルプリント基板のチップ接続領域に、直径約0.005mmのプラスチック粒子の表面にニッケルメッキ皮膜(厚さ0.3〜0.6μm程度)および金メッキ皮膜(厚さ0.2〜0.1μm程度)を形成した導電粒子と未硬化エポキシ樹脂と(導電粒子と未硬化エポキシ樹脂との配合割合は体積比で10:90〜 The chip connection region of the flexible printed circuit board, a nickel plating film (thickness of about 0.3 to 0.6 .mu.m) on the surface of the plastic particles having a diameter of approximately 0.005mm and gold film (thickness of about 0.2~0.1Myuemu) proportion of the formed conductive particles and the uncured epoxy resin and (conductive particles and the uncured epoxy resin in a volume ratio of 10: 90
20:80程度)からなる異方性導電フィルム3を貼り付けた。 Pasting an anisotropic conductive film 3 consisting of about 20:80). 次に上記チップ1を位置合わせ搭載した。 Then equipped aligning the chip 1. 次に、約0.08mm角、高さ約0.08mmの突起4をチップ電極に相当する位置に設けた加熱圧着ヘッド5を用いて、フレキシブルプリント基板の側からチップの側に加熱圧着した。 Then, about 0.08mm square, the projections 4 of the height of about 0.08mm using a thermocompression bonding head 5 provided at positions corresponding to the chip electrodes, and heat pressing from the side of the flexible printed circuit board on the side of the chip. その結果配線パターン(導体)8の接続パッド部が突起状に変形し、この変形した突起状の接続パッド部14とチップ電極15との間において導電粒子10によって接続されると共にエポキシ樹脂9が硬化されて実装されることになる。 As a result the connection pad portions of the wiring pattern (conductor) 8 is deformed protruding, epoxy resin 9 is cured and is connected by the conductive particles 10 in between the connection pad portion 14 and the tip electrode 15 protruding deformed It is made to be implemented. 圧着温度は約200℃、 Compression temperature is about 200 ℃,
時間は約20秒、突起4の先端部単位面積あたりの圧力は約200MPaで行なった。 Time about 20 seconds, the pressure per tip unit area of ​​the projections 4 was carried out at about 200 MPa. 接続端子の接続抵抗は平均35mΩ程度であり十分に低い抵抗値が得られた。 Connection resistance of the connection terminals average is about 35mΩ sufficiently low resistance value is obtained.

【0045】次に本発明に係る第2の実施の形態について図8〜図11を用いて説明する。 [0045] Next, a second embodiment according to the present invention will be described with reference to FIGS. 8-11.

【0046】本第2の実施の形態は、回路基板2b上に形成される配線パターン8が異方性導電フィルム3が配置される領域まで入り込んで設置される場合には上記配線パターンの接続パッド部に導体からなる突起11を形成するか、回路基板2c上に形成される配線パターン8 [0046] This second embodiment, the connection pads of the wiring pattern when the wiring pattern 8 formed on the circuit board 2b is an anisotropic conductive film 3 is installed enters to the area to be arranged or forming protrusions 11 made of a conductor in part, the wiring pattern is formed on the circuit board 2c 8
が異方性導電フィルム3が配置される領域まで入り込まないように設置する場合には上記配線パターン8と下層を通して接続された独立した接続パッド部12を形成することである。 There When installing such does not enter into the region where the anisotropic conductive film 3 is disposed is to form a separate connection pad portions 12 connected through a lower layer and the wiring pattern 8. 図8には、回路基板2bに形成された銅等の配線パターン上の接続パッド部に導体からなる突起11を形成した実施の形態を示す。 Figure 8 shows an embodiment in which the formation of the protrusions 11 made of a conductor to the connection pad portions of the wiring pattern such as copper formed on the circuit board 2b. また、図9には、バンプレス半導体チップ1を異方性導電フィルム3を用いて回路基板2bに加熱圧着して接続実装したときの断面形状を示す。 Further, in FIG. 9 shows a cross-sectional shape when connected implemented thermocompression bonding to the circuit board 2b with bumpless semiconductor chip 1 an anisotropic conductive film 3. 図9に示すように、回路基板2b上において上記配線パターン8の接続パッド部に導体からなる突起11を設けることによりチップ電極15と突起11との間以外での導電粒子10が加圧されることがなくバンプレス半導体チップ1と基板2bとの間での直接接触を防止することができる。 As shown in FIG. 9, the conductive particles 10 is pressurized in the outside between the tip electrode 15 projection 11 by providing the protrusions 11 made of a conductor on the circuit board 2b to the connection pad portions of the wiring pattern 8 it can be to prevent direct contact between the bumpless semiconductor chip 1 and the substrate 2b no.

【0047】ところで、回路基板2b上への突起11の形成は、多数個に裁断する前に一括形成が可能であるため、半導体チップへのバンプ形成と比べて極めて低コストとなる。 By the way, the formation of projections 11 onto the circuit board 2b, since it is possible to collectively formed before cutting into a plurality, and very low cost as compared with the bump formation to the semiconductor chip. この突起11としては、銅、ニッケルなどの金属材料、あるいは銀、金、銅、ニッケルなどの導電性接着剤の硬化物を用いる。 As the protrusions 11, copper, a metal material such as nickel, or silver, gold, copper, a cured product of the conductive adhesive such as nickel is used.

【0048】また、図10に示すように多層プリント基板2cでは内層配線からビアホールを介して表面層に配線し、この独立した配線自体を接続パッド部(導体からなる突起)12とすることができる。 [0048] Further, it is possible to interconnect the surface layer through a via hole of a multilayer printed circuit board 2c in the inner wiring as shown in FIG. 10, and the independent wire itself connection pad portion (a conductor projections) 12 . この方法では、独立した接続パッド部(導体からなる突起)12を形成のために新たな工程を要しない。 In this method, it does not require new steps 12 (protruding a conductor) independent connection pad portions for the formation. この実施の形態では、多層プリント基板2cの表面に配線パターン8が形成され、上記接続パッド部(導体からなる突起)12の厚さを配線パターン8の厚さとほぼ同様にする場合には、異方性導電フィルム3が設置される領域に配線パターン8 In this embodiment, are formed surface wiring pattern 8 of the multi-layer printed circuit board 2c is, in the case of substantially similar thickness of 12 (projections made of a conductor) of the connection pad portion and the thickness of the wiring pattern 8 is different wiring region anisotropic conductive film 3 is disposed pattern 8
が入り込まないようにして、チップ電極15と接続パッド部12との間以外では、導電粒子10が加圧されることがないので、チップ電極15と接続パッド部12との間において導電粒子10が加圧されて低い抵抗値で接続することが可能となる。 As does not enter, except between the connecting pad portion 12 and the tip electrode 15, since never conductive particles 10 is pressurized, the conductive particles 10 between the connecting pad portion 12 and the tip electrode 15 it is possible to connect a low resistance value is pressurized.

【0049】以上述べたように、異方性導電フィルム3 [0049] As described above, the anisotropic conductive film 3
によるフリップチップアタッチ実装において、回路基板2b、2cの接続パッド部に導体からなる突起11、1 In flip chip attach mounting by, a conductor to the connection pad portions of the circuit board 2b, 2c projection 11,1
2を形成することにより、一層の低コスト化を実現することができる。 By forming a 2, it is possible to realize a further cost reduction.

【0050】回路基板2bの接続パッド部に金属材料からなる突起11は、プリント配線板製造工程において部分メッキ方により容易に形成することができる。 The projections 11 made of a metal material to the connection pad portions of the circuit board 2b can be easily formed by partial plating as viewed in the printed wiring board manufacturing process. 導電性接着剤の硬化物からなる突起11は、プリント配線板製造工程において導電性接着剤をスクリーン印刷あるいはマイクロディスペンス塗布により電極パッド部に供給し、これを加熱処理することにより容易に形成することができる。 Protrusions 11 made of a cured product of the conductive adhesive is supplied to the electrode pad portions by screen printing or micro-dispensing applying a conductive adhesive in the printed wiring board manufacturing process, easily be formed by heat treatment this can.

【0051】回路基板2cの接続パッド部に金属材料からなる突起12を形成する別の方法は、図10、および図11に示すように、多層プリント配線板2cの場合、 [0051] Another method of forming the protrusions 12 made of a metallic material to the connection pad portions of the circuit board 2c, as shown in FIG. 10, and 11, when the multilayer printed circuit board 2c,
スルーホール13を通して内層と電気的に導通のある独立した接続パッド部12を表面層に形成する方法である。 The independent connecting pad portion 12 with the inner layer and the electrically conductive via through-holes 13 is a method of forming the surface layer. この方法は、突起を形成するためのあらたなプロセスを必要としないというメリットがある。 This method has the advantage of not requiring a new process for forming a protrusion.

【0052】回路基板2b、2cの接続パッド部に設ける導体からなる突起11、12のサイズは、半導体チップの電極15のサイズより多少大きくても差し支えないが、あまりにも大きい場合には接続に不都合が生じる。 [0052] circuit board 2b, the size of the protrusions 11 and 12 made of a conductor provided on the connection pad portions of 2c, but no problem even slightly larger than the size of the semiconductor chip electrodes 15, inconvenience the connection if too large It occurs.
従って、突起11、12のサイズは半導体チップの電極15のサイズ以下であることが好ましい。 Therefore, it is preferable that the size of the projections 11 and 12 is less than or equal to the size of the electrodes 15 of the semiconductor chip. また、導体からなる突起11、12の高さは、約0.003mm〜 The height of the protrusions 11 and 12 made of a conductor is about 0.003mm~
0.3mmが好ましい。 0.3mm is preferable. 高さが約0.003mm以下の場合には、電極部以外の箇所でも半導体チップ1と回路基板2b、2cとが異方性導電フィルム3の導電粒子1 If the height is less than about 0.003mm, the semiconductor chip 1 in a portion other than the electrode portion and the circuit board 2b, the conductive particles 1 and 2c and the anisotropic conductive film 3
0を介して接触する問題が生じる。 Problem of contact occurs through a 0. 突起11、12の高さが0.3mm以上になると1回の工程で突起を形成することが困難になると共に、接続ピッチが狭い場合に隣接パッドでショートを起こす問題が生じる。 The height of the projections 11 and 12 together is difficult to form a protrusion in one step becomes more than 0.3 mm, a problem of causing a short circuit in the adjacent pad when connecting pitch is narrow occurs. 導体からなる突起11、12の形状は、円形、角形などとくに限定されない。 The shape of the protrusions 11 and 12 made of a conductor is not limited to circular, rectangular, etc. in particular. 本発明に用いる回路基板2b、2cは、リジットプリント基板、フレキシブルプリント基板、セラミック基板、薄膜基板などの使用が可能で、特に限定されない。 Circuit board 2b for use in the present invention, 2c is rigid printed board, a flexible printed circuit board, a ceramic substrate, can be used such as a thin film substrate is not particularly limited.

【0053】次に、以上説明した第2の実施の形態について、更に具体的に実施例として説明する。 Next, the second embodiment described above will be described as a more specific example.

【0054】 [0054]

【実施例5】バンプレス半導体チップ1として次に示す試験チップを用いた。 Example 5 was used following test chip as bumpless semiconductor chip 1.

【0055】サイズ:8mm角 厚さ:0.45mm 接続パッドサイズ:0.105×105mm 接続パッドピッチ:0.13mm 接続配置:周辺4辺 回路基板2bとして6層ガラスエポキシ基板(FR4) [0055] Size: 8 mm square thickness: 0.45 mm connecting pad size: 0.105 × 105 mm connecting pad pitch: 0.13 mm connection arrangement: 6-layer glass epoxy substrate as a peripheral four sides circuit board 2b (FR4)
を用い、チップ電極15に対応する接続用配線(銅厚さ:約0.012mm)8を形成した。 The use, connecting wiring corresponding to tip electrode 15: the formation of the (copper thickness of about 0.012 mm) 8. 配線の幅は約0.09mm、配線間の間隔は約0.04mmとした。 The width of the wiring is approximately 0.09 mm, the spacing between the wires was approximately 0.04 mm.
接続抵抗を4端子法で測定できるよう上記試験チップ及び回路基板の配線を設計した。 It was designed wiring of the test chip and the circuit board so that can measure connection resistance by the 4-terminal method.

【0056】上記回路基板2bの接続端子部にスクリーン印刷法で熱硬化性導電性接着剤(Agペースト)パターンを形成し、約150℃で1時間硬化させ、約0.0 [0056] The circuit thermosetting conductive adhesive (Ag paste) pattern is formed by screen printing on the connecting terminal portion of the substrate 2b, then cured for 1 hour at about 0.99 ° C., about 0.0
8mm角、高さ約0.04mmの突起11を形成した。 8mm square to form a projection 11 of a height of about 0.04 mm.
次に、この回路基板2bのチップ接続領域に、実施例1 Then, the chip connection region of the circuit board 2b, Example 1
〜3と同様な直径0.008mmの金メッキニッケル導電粒子と未硬化エポキシ樹脂とからなる異方性導電フィルム3を貼り付けた。 To 3 and it was adhered anisotropic conductive film 3 made of gold-plated nickel conductive particles and the uncured epoxy resin similar diameter 0.008 mm. 次に上記バンプレス半導体チップ1を位置合わせ搭載後該チップを加熱ヘッドで圧着した。 Was then pressed under heating head the bumpless semiconductor aligned mounting after the chip tip 1. 圧着温度は約200℃、圧力は約6kg、時間は約20秒で行った。 Compression temperature is about 200 ° C., a pressure of about 6 kg, time was about 20 seconds. 接続端子の接続抵抗は平均10mΩ程度であり、十分に低い抵抗値が得られた。 The connection resistance of the connection terminals is about average 10 m [Omega, sufficiently low resistance value is obtained.

【0057】 [0057]

【実施例6】バンプレス半導体チップ1は実施例5と同一チップを用いた。 Example 6 bumpless semiconductor chip 1 using the same chip as in Example 5. 回路基板2bとして4層ガラスエポキシ基板(FR4)を用い、チップ電極15に対応する接続用配線(銅厚さ:約0.012mm)8を形成した。 Using a four-layer glass epoxy substrate (FR4) as a circuit board 2b, connecting wire corresponding to the tip electrode 15: the formation of the (copper thickness of about 0.012 mm) 8. 配線の幅は約0.09mm、配線間の間隔は約0. The width of the wiring is approximately 0.09 mm, the spacing between wires of about 0.
04mmとした。 It was 04mm. この基板のチップ接続パッド部には、 The chip connection pads of the substrate,
さらに金/ニッケル/銅からなる約0.08mm角、高さ約0.015mmの突起11をメッキ法で形成した。 Further approximately 0.08mm square of gold / nickel / copper, to form the projections 11 of a height of about 0.015mm by plating.
次に、この回路基板2bのチップ接続領域に、実施例1 Then, the chip connection region of the circuit board 2b, Example 1
〜3と同様な直径0.008mmの金メッキニッケル導電粒子と未硬化エポキシ樹脂とからなる異方性導電フィルム3を貼り付けた。 To 3 and it was adhered anisotropic conductive film 3 made of gold-plated nickel conductive particles and the uncured epoxy resin similar diameter 0.008 mm. 次に上記バンプレス半導体チップ1を位置合わせ搭載後該チップを加熱ヘッドで圧着した。 Was then pressed under heating head the bumpless semiconductor aligned mounting after the chip tip 1. 圧着温度は約200℃、圧力は約6kg、時間は約20秒で行った。 Compression temperature is about 200 ° C., a pressure of about 6 kg, time was about 20 seconds. 接続端子の接続抵抗は平均10mΩ程度であり十分に低い抵抗値が得られた。 Connection resistance of the connection terminals average is about 10mΩ sufficiently low resistance value is obtained.

【0058】 [0058]

【実施例7】バンプレス半導体チップ1は実施例5と同一チップを用いた。 EXAMPLE 7 bumpless semiconductor chip 1 using the same chip as in Example 5. 回路基板2bとして転写法により作成した4層ガラスエポキシ基板を用いた。 Using a four-layer glass epoxy substrate prepared by a transfer method as the circuit board 2b. チップ接続領域における配線幅は約0.09mm、配線間隔は約0. Wiring width in the chip connection region about 0.09 mm, wire spacing is about 0.
04mmとした。 It was 04mm. 転写法による基板は、チップ接続パッド部に金/ニッケルからなる約0.08mm角、高さ約0.025mmの突起11が形成されている。 Substrate by transfer method, about 0.08mm square made of gold / nickel chip connection pad portion, the projections 11 of a height of about 0.025mm is formed. 次に、この回路基板2bのチップ接続領域に、実施例1〜3と同様な直径約0.008mmの金メッキニッケル導電粒子と未硬化エポキシ樹脂とからなる異方性導電フィルム3 Then, the chip connection region of the circuit board 2b, the anisotropic conductive film 3 made of a similar diameter of about 0.008mm gold-plated nickel conductive particles and the uncured epoxy resin and Examples 1-3
を貼り付けた。 The pasted. 次に上記バンプレス半導体チップ1を位置合わせ搭載後該チップを加熱ヘッドで圧着した。 Was then pressed under heating head the bumpless semiconductor aligned mounting after the chip tip 1. 圧着温度は約200℃、圧力は約6kg、時間は約20秒で行った。 Compression temperature is about 200 ° C., a pressure of about 6 kg, time was about 20 seconds. 接続端子の接続抵抗は平均10mΩ程度であり十分に低い抵抗値が得られた。 Connection resistance of the connection terminals average is about 10mΩ sufficiently low resistance value is obtained.

【0059】 [0059]

【実施例8】バンプレス半導体チップ1は実施例5と同一チップを用いた。 Example 8 bumpless semiconductor chip 1 using the same chip as in Example 5. 回路基板2bとして6層セラミック基板を用い、チップ電極に対応する接続用配線を形成した。 Using a six-layer ceramic substrate as a circuit board 2b, to form a connection wiring that corresponds to the tip electrode. 配線幅は約0.09mm、配線間隔は約0.04m Wiring width is about 0.09mm, wire spacing is about 0.04m
mとした。 It was m. この基板の表面配線層のチップ接続パッド部には、さらに金/ニッケル/銅からなる約0.08mm The chip connection pad portions of the surface wiring layer of the substrate, about 0.08mm consisting further gold / nickel / copper
角、高さ約0.015mmの突起11をメッキ法で形成した。 Corners, projections 11 of a height of about 0.015mm was formed by plating. 次に、この回路基板のチップ接続領域に、実施例1〜3と同様な直径約0.008mmの金メッキニッケル導電粒子と未硬化エポキシ樹脂とからなる異方性導電フィルム3を貼り付けた。 Then, the chip connection region of the circuit board, paste the anisotropic conductive film 3 made of a similar diameter of about 0.008mm gold-plated nickel conductive particles and the uncured epoxy resin as in Example 1-3. 次に上記バンプレス半導体チップ1を位置合わせ搭載後該チップを加熱ヘッドで圧着した。 Was then pressed under heating head the bumpless semiconductor aligned mounting after the chip tip 1. 圧着温度は約200℃、圧力は約6kg、時間は約20秒で行った。 Compression temperature is about 200 ° C., a pressure of about 6 kg, time was about 20 seconds. 接続端子の接続抵抗は平均10mΩ The average connection resistance of the connection terminals 10mΩ
程度であり十分に低い抵抗値が得られた。 A is sufficiently low resistance value is obtained degree.

【0060】 [0060]

【実施例9】バンプレス半導体チップ1、回路基板2b EXAMPLE 9 bumpless semiconductor chip 1, the circuit board 2b
は実施例5と同一部材を用いた。 It is using the same members as in Example 5.

【0061】この回路基板2bのチップ接続領域に、実施例4と同様な直径約0.005mmのプラスチック粒子の表面に金皮膜およびニッケル皮膜を形成した導電粒子と未硬化エポキシ樹脂とからなる異方性導電フィルムを貼り付けた。 [0061] the chip connection region of the circuit board 2b, anisotropic comprising a conductive particle and an uncured epoxy resin to form a gold coating and nickel film on the surface of the plastic particles of the same diameter of about 0.005mm to Example 4 pasted Seishirubeden film. 次に上記バンプレス半導体チップ1を位置合わせ搭載後該チップを加熱ヘッドで圧着した。 Was then pressed under heating head the bumpless semiconductor aligned mounting after the chip tip 1. 圧着温度は約200℃、圧力は約6kg、時間は約20秒で行った。 Compression temperature is about 200 ° C., a pressure of about 6 kg, time was about 20 seconds. 接続端子の接続抵抗は平均15mΩ程度であり十分に低い抵抗値が得られた。 Connection resistance of the connection terminals average is about 15mΩ sufficiently low resistance value is obtained.

【0062】 [0062]

【実施例10】バンプレス半導体チップ1は実施例5と同一チップを用いた。 Example 10 bumpless semiconductor chip 1 using the same chip as in Example 5. 回路基板2bとして2層配線フレキシブルプリント基板を用いた。 Using two-layer wiring flexible printed board as the circuit board 2b. 銅配線厚は約0.03 Copper wiring thickness is about 0.03
5mm、チップ接続領域における配線幅は約0.09m 5 mm, wiring width in the chip connection region of about 0.09m
m、配線間隔は約0.04mmとした。 m, the wiring spacing was about 0.04 mm. この基板のチップ接続パッド部には、さらに金/ニッケル/銅からなる約0.06mm角、高さ約0.012mmの突起11をメッキ法で形成した。 The chip connection pads of the substrate, about 0.06mm square consisting of more gold / nickel / copper, to form the projections 11 of a height of about 0.012mm by plating. 次に、この回路基板のチップ接続領域に、実施例1〜3と同様な直径約0.008mmの金メッキニッケル導電粒子と未硬化エポキシ樹脂とからなる異方性導電フィルム3を貼り付けた。 Then, the chip connection region of the circuit board, paste the anisotropic conductive film 3 made of a similar diameter of about 0.008mm gold-plated nickel conductive particles and the uncured epoxy resin as in Example 1-3. 次に上記バンプレス半導体チップ1を位置合わせ搭載後該チップを加熱ヘッドで圧着した。 Was then pressed under heating head the bumpless semiconductor aligned mounting after the chip tip 1. 圧着温度は約200℃、圧力は約6kg、時間は約20秒で行った。 Compression temperature is about 200 ° C., a pressure of about 6 kg, time was about 20 seconds. 接続端子の接続抵抗は平均10mΩ程度であり十分に低い抵抗値が得られた。 Connection resistance of the connection terminals average is about 10mΩ sufficiently low resistance value is obtained.

【0063】 [0063]

【実施例11】バンプレス半導体チップ1は実施例5と同一チップを用いた。 Example 11 bumpless semiconductor chip 1 using the same chip as in Example 5. 回路基板2cとして4層ガラスエポキシ基板(FR4)を用い、チップ電極15に対応する接続パッド部12はスルーホール13を介して内層から引き回した(図10、図11に示す。)。 Using a four-layer glass epoxy substrate (FR4) as a circuit board 2c, connection pad portions 12 corresponding to the tip electrode 15 is routed from the inner layer via the through hole 13 (FIG. 10, FIG. 11.). 接続パッド部12の表面には、ニッケル及び金メッキを施した。 On the surface of the connection pad portions 12, it was subjected to nickel and gold plating. 次に、この回路基板のチップ接続領域に、実施例1〜3と同様な直径約0.008mmの金メッキニッケル導電粒子と未硬化エポキシ樹脂とからなる異方性導電フィルム3を貼り付けた。 Then, the chip connection region of the circuit board, paste the anisotropic conductive film 3 made of a similar diameter of about 0.008mm gold-plated nickel conductive particles and the uncured epoxy resin as in Example 1-3. 次に上記バンプレス半導体チップ1を位置合わせ搭載後チップを加熱ヘッドで圧着した。 It was then pressed under heating head alignment mounting post tip the bumpless semiconductor chip 1. 圧着温度は約200℃、圧力は約6kg、時間は約20秒で行った。 Compression temperature is about 200 ° C., a pressure of about 6 kg, time was about 20 seconds. 接続端子の接続抵抗は平均10mΩ程度であり十分に低い抵抗値が得られた。 Connection resistance of the connection terminals average is about 10mΩ sufficiently low resistance value is obtained.

【0064】 [0064]

【発明の効果】本発明によれば、極めて低コストで、高信頼性を有する半導体ベアチップ実装を実現することが可能となり、工業的効果が大きい。 According to the present invention, at extremely low cost, it is possible to realize a semiconductor bare chip having high reliability, industrial-effective.

【0065】また本発明によれば、バンプレス半導体チップを回路基板に異方性導電フィルムを用いて短絡することなく低抵抗で接続して極めて低コストで、高信頼性を有する半導体ベアチップ実装を実現することができる効果を奏する。 [0065] According to the invention, at extremely low cost by connecting a low resistance without being short-circuited using an anisotropic conductive film bumpless semiconductor chip on a circuit board, a semiconductor bare chip having high reliability an effect that can be achieved.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明に係るバンプレスのフリップチップアタッチ実装方式の第1の実施の形態を示す断面図である。 1 is a cross-sectional view showing a first embodiment of the flip chip attach mounting method of bumpless according to the present invention.

【図2】図1に示す実装方式で実装された半導体素子実装構造体を示す断面図である。 2 is a sectional view showing a mounted semiconductor element mounting structure in mounting method shown in FIG.

【図3】図1に示す加熱圧着ヘッドを示す斜視図である。 3 is a perspective view showing a heat compression bonding head shown in Figure 1.

【図4】加熱圧着ヘッドに形成する突起の形状の一実施の形態を示す拡大図である。 4 is an enlarged view showing an embodiment of a shape of the projection forming the thermocompression bonding head.

【図5】加熱圧着ヘッドに形成する突起の形状の他の実施の形態を示す拡大図である。 5 is an enlarged view showing another embodiment of the shape of the projection forming the thermocompression bonding head.

【図6】図1に示す第1の実施の形態において異方性導電フィルムをバンプレス半導体チップに貼り付ける場合を示した図である。 6 is a diagram showing a case where the first embodiment shown in FIG. 1 paste anisotropic conductive film bumpless semiconductor chip.

【図7】図1に示す第1の実施の形態において異方性導電フィルムをフレキシ回路基板に貼り付ける場合を示した図である。 7 is a diagram showing a case where the first embodiment shown in FIG. 1 paste anisotropic conductive film flexi circuit board.

【図8】本発明に係るバンプレスのフリップチップアタッチ実装方式の第2の実施の形態を説明するための回路基板に形成した独立した接続パッド部の一実施の形態を示す斜視図である。 8 is a perspective view showing an embodiment of a separate connection pad portion formed on the circuit board for explaining a second embodiment of the flip chip attach mounting method of bumpless according to the present invention.

【図9】図8に示す回路基板上に形成された接続パッド部を用いて実装した半導体素子実装構造体を示す断面図である。 9 is a sectional view showing a semiconductor device mounting structure which is implemented using the connection pad portion formed on a circuit board shown in FIG.

【図10】本発明に係るバンプレスのフリップチップアタッチ実装方式の第2の実施の形態を説明するための回路基板に形成した独立した接続パッド部の他の実施の形態を示す斜視図である。 Is a perspective view showing an another independent embodiment of the connection pad portion formed on the circuit board for explaining a second embodiment of the bumpless flip chip attach mounting method according to the invention; FIG .

【図11】図10に示す回路基板上に形成された接続パッド部を用いて実装した半導体素子実装構造体を示す断面図である。 11 is a sectional view showing a semiconductor device mounting structure which is implemented using the connection pad portion formed on a circuit board shown in FIG. 10.

【図12】従来のワイヤボンド法によるベアチップ実装構造を示す図である。 12 is a diagram illustrating a bare chip mounting structure according to the conventional wire bonding method.

【図13】従来の金バンプと半田によるベアチップ実装構造を示す図である。 13 is a diagram illustrating a conventional gold bumps bare chip mounting structure by soldering.

【図14】従来の金バンプと導電性接着剤によるベアチップ実装構造を示す図である。 14 is a diagram illustrating a bare chip mounting structure according to the conventional gold bumps and conductive adhesive.

【図15】従来の金バンプと異方性導電フィルムによるベアチップ実装構造を示す図である。 15 is a diagram illustrating a bare chip mounting structure according to the conventional gold bumps and the anisotropic conductive film.

【図16】従来の金バンプと異方性導電フィルムによるベアチップ実装構造組立て法を示す図である。 16 is a diagram illustrating a bare chip mounting structure assembling method by conventional gold bump and an anisotropic conductive film.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…バンプレス半導体チップ、 2a…フレキシブルプリント基板、 2b…回路基板、 2c…回路基板、 1 ... bumpless semiconductor chip, 2a ... flexible printed circuit board, 2b ... circuit board, 2c ... circuit board,
3…異方性導電フィルム、 4…突起、 5…加熱圧着ヘッド、 8…配線パターン(導体)、 9…エポキシ樹脂、 10…導電粒子、 11…導体からなる突起(接続パッド部)、 12…突起(接続パッド部)、 3 ... anisotropic conductive film, 4 ... projection 5 ... thermocompression bonding head, 8 ... wiring pattern (conductor), 9 ... epoxy resin, 10 ... conductive particles, 11 ... made of a conductor projections (connecting pad portion), 12 ... projections (connection pad portion),
13…突起状の接続パッド部、 15…電極 13 ... protruding connection pad portion, 15 ... electrode

Claims (12)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】半導体素子を異方性導電フィルムにより回路基板に実装したフリップチップアタッチ方式の半導体素子実装構造体において、前記半導体素子をバンプが形成されていない電極を複数並設して構成し、前記半導体素子と対向する回路基板上の実装面領域において突起状の接続パッド部を前記各電極に対向する位置に複数並設し、該各突起状の接続パッド部と前記各電極の間を前記異方性導電フィルムに内在する導電粒子で接続して構成したことを特徴とする半導体素子実装構造体。 1. A semiconductor device mounting structure of a flip-chip attach methods mounted on the circuit board by an anisotropic conductive film semiconductor elements constitute an electrode without the semiconductor element is bump formed by a plurality juxtaposed the plurality juxtaposed projecting connection pad portion to a position facing to each electrode in the mounting surface area on the circuit board facing the semiconductor element, between the the respective protruding connection pad portions each electrode the semiconductor device mounting structure, characterized by being configured to connect with the conductive particles inherent in the anisotropic conductive film.
  2. 【請求項2】半導体素子を異方性導電フィルムにより回路基板に実装したフリップチップアタッチ方式の半導体素子実装構造体において、前記半導体素子をバンプが形成されていない電極を複数並設して構成し、前記半導体素子と対向する回路基板上の実装面領域において接続パッド部を前記各電極に対する間隙を狭めて対向する位置に複数並設し、該各接続パッド部と前記各電極の間を前記異方性導電フィルムに内在する導電粒子で接続して構成したことを特徴とする半導体素子実装構造体。 2. A semiconductor device mounting structure of a flip-chip attach methods mounted on the circuit board by an anisotropic conductive film semiconductor elements constitute an electrode without the semiconductor element is bump formed by a plurality juxtaposed the plurality of juxtaposed in the mounting surface area on the circuit board facing the semiconductor element connection pad portion to a position opposed to narrow a gap with respect to the respective electrodes, wherein the between said respective connection pad portions each electrode different the semiconductor device mounting structure, characterized in that a conductive particle inherent in isotropic conductive film constituted by connecting.
  3. 【請求項3】半導体素子を異方性導電フィルムにより回路基板に実装したフリップチップアタッチ方式の半導体素子実装構造体において、前記半導体素子をバンプが形成されていない電極を複数並設して構成し、前記半導体素子と対向する回路基板上の実装面領域において複数の配線パターンの各々に接続された突起状の接続パッド部を前記各電極に対向する位置に複数並設し、該各突起状の接続パッド部と前記各電極の間を前記異方性導電フィルムに内在する導電粒子で接続して構成したことを特徴とする半導体素子実装構造体。 3. A semiconductor device mounting structure of a flip-chip attach methods mounted on the circuit board by an anisotropic conductive film semiconductor elements constitute an electrode without the semiconductor element is bump formed by a plurality juxtaposed the plurality of juxtaposed in the mounting surface area on the circuit board facing the semiconductor element a plurality of each connected protruding connection pad portions of the wiring pattern at a position opposed to the respective electrodes, each of said protruding the semiconductor device mounting structure, characterized in that between the respective electrodes and the connection pad portions constituted by connecting a conductive particles existing in the anisotropic conductive film.
  4. 【請求項4】半導体素子を異方性導電フィルムにより回路基板に実装したフリップチップアタッチ方式の半導体素子実装構造体において、前記半導体素子をバンプが形成されていない電極を複数並設して構成し、前記半導体素子と対向する回路基板上の実装領域において複数の配線パターンの各々に接続され、局部的に変形させることによって突起した接続パッド部を前記各電極に対向する位置に複数並設し、該各突起した接続パッド部と前記各電極の間を前記異方性導電フィルムに内在する導電粒子で接続して構成したことを特徴とする半導体素子実装構造体。 4. The semiconductor device mounting structure of a flip-chip attach methods mounted on the circuit board by an anisotropic conductive film semiconductor elements constitute an electrode without the semiconductor element is bump formed by a plurality juxtaposed the in the mounting area on the circuit board facing the semiconductor element is connected to each of the plurality of wiring patterns, a plurality juxtaposed connection pad portion which protrudes in a position opposed to the respective electrodes by locally deformed, the semiconductor device mounting structure, characterized by being configured by connecting between each electrode and the connecting pad portion and respective projections with the conductive particles existing in the anisotropic conductive film.
  5. 【請求項5】半導体素子を異方性導電フィルムにより回路基板に実装したフリップチップアタッチ方式の半導体素子実装構造体において、前記半導体素子をバンプが形成されていない電極を複数並設して構成し、前記半導体素子と対向する回路基板上の実装領域において下層につながった接続パッド部のみを前記各電極に対向する位置に複数並設し、該各接続パッド部と前記各電極の間を前記異方性導電フィルムに内在する導電粒子で接続して構成したことを特徴とする半導体素子実装構造体。 5. The semiconductor device mounting structure of a flip-chip attach methods mounted on the circuit board by an anisotropic conductive film semiconductor elements constitute an electrode without the semiconductor element is bump formed by a plurality juxtaposed the in the mounting area on the circuit board facing the semiconductor element only connection pad portion connected to the lower layer and a plurality arranged in a position opposed to the respective electrodes, wherein the between said respective connection pad portions each electrode different the semiconductor device mounting structure, characterized in that a conductive particle inherent in isotropic conductive film constituted by connecting.
  6. 【請求項6】バンプを形成していない電極を複数並設した半導体素子と、半導体素子の側に突起状に変形した導体で形成された接続パッド部を前記各電極と対向するように複数並設した回路基板とを異方性導電フィルムを介して接続接着して構成したことを特徴とする半導体素子実装構造体。 6. A semiconductor device where the electrodes do not form a bump plurality juxtaposed, plural parallel to the connection pad portion formed in the conductor deformed protruding to face the respective electrode on the side of the semiconductor element the semiconductor device mounting structure, characterized in that the setting and the circuit board constructed by connecting bonding via an anisotropic conductive film.
  7. 【請求項7】フレキシブル回路基板に異方性導電フィルムを貼付ける異方性導電フィルム貼付工程と、該異方性導電フィルムを貼付けたフレキシブル回路基板を、バンプを形成していない電極を複数並設した半導体素子に対して位置合わせして搭載する搭載工程と、該搭載工程で半導体素子に対して搭載されたフレキシブル回路基板に対して前記各電極の配置に対応して形成された複数の突起を有する加熱ヘッドを押しつけることによってフレキシブル回路基板上に形成された導体を突起状に変形させて複数の接続パッド部を形成して該各接続パッド部と前記各電極との間を異方性導電フィルムに内在する導電粒子で接続する加熱ヘッド押付工程とを有することを特徴とする半導体素子実装方法。 7. A flexible circuit board affixed Keru anisotropic conductive film sticking an anisotropic conductive film in step, the anisotropic conductive flexible circuit board pasted film, a plurality of electrodes that do not form a bump parallel a mounting step of mounting in alignment with respect to setting the semiconductor element, a plurality of projections formed in correspondence to the arrangement of the respective electrode relative to the flexible circuit board mounted to the semiconductor device in the mounting step a conductor formed on the flexible circuit board by pressing a heating head with by deforming the protruding to form a plurality of connection pad portions anisotropic conductive between each electrode and the respective connection pad portions semiconductor element mounting method characterized in that it comprises a heating head pressing step of connecting a conductive particles inherent in the film.
  8. 【請求項8】バンプを形成していない電極を複数並設した半導体素子に異方性導電フィルムを貼付ける異方性導電フィルム貼付工程と、フレキシブル回路基板を、前記異方性導電フィルムを貼付けた半導体素子に対して位置合わせして搭載する搭載工程と、該搭載工程で半導体素子に対して搭載されたフレキシブル回路基板に対して前記各電極の配置に対応して形成された複数の突起を有する加熱ヘッドを押しつけることによってフレキシブル回路基板上に形成された導体を突起状に変形させて複数の接続パッド部を形成して該各接続パッド部と前記各電極との間を異方性導電フィルムに内在する導電粒子で接続する加熱ヘッド押付工程とを有することを特徴とする半導体素子実装方法。 8. A Keru sticking an anisotropic conductive film electrode not forming bumps in a plurality arranged the semiconductor element anisotropic conductive film bonding step, the flexible circuit board, affixing the anisotropic conductive film and a mounting step of mounting in alignment with respect to the semiconductor element, a plurality of projections formed in correspondence to the arrangement of the respective electrode relative to the flexible circuit board mounted to the semiconductor device in the mounting step anisotropic conductive film between the formed flexible circuit board by pressing a heating head conductor is deformed into the protruding to form a plurality of connection pad portions with a respective connection pad portions the each electrode having semiconductor element mounting method characterized in that it comprises a heating head pressing step of connecting a conductive particles inherent in.
  9. 【請求項9】バンプを形成していない電極を複数並設した半導体素子と、導体からなる突起を有する接続パッド部を複数並設した回路基板とを、異方性導電フィルムで接続接着して構成したことを特徴とする半導体素子実装構造体。 A semiconductor element 9. A electrodes do not form a bump was more juxtaposed, and a circuit board in which a plurality juxtaposed connection pad portion having a projection made of a conductor, connected adhered with the anisotropic conductive film the semiconductor device mounting structure, characterized in that the configuration was.
  10. 【請求項10】前記導体からなる突起を、導電性接着剤の硬化物で形成したことを特徴とする請求項9記載の半導体素子実装構造体。 10. A projection formed of the conductor, a conductive adhesive semiconductor device mounting structure according to claim 9, characterized in that formed in the cured product.
  11. 【請求項11】前記導体からなる突起を、金属材料で形成したことを特徴とする請求項9記載の半導体素子実装構造体。 11. The projection made of the conductive, semiconductor device mounting structure of claim 9, wherein the forming of a metal material.
  12. 【請求項12】バンプを形成していない電極を複数並設した半導体素子と、ビアホール上に形成された接続パッド部を複数並設した回路基板とを、異方性導電フィルムで接続接着して構成したことを特徴とする半導体素子実装構造体。 12. A semiconductor device where the electrodes do not form a bump plurality juxtaposed, and a plurality juxtaposed with the circuit board connection pad portions formed on the via hole, by connecting bonding an anisotropic conductive film the semiconductor device mounting structure, characterized in that the configuration was.
JP364697A 1997-01-13 1997-01-13 Mounting structure of semiconductor element and mounting method thereof Pending JPH10199934A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP364697A JPH10199934A (en) 1997-01-13 1997-01-13 Mounting structure of semiconductor element and mounting method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP364697A JPH10199934A (en) 1997-01-13 1997-01-13 Mounting structure of semiconductor element and mounting method thereof

Publications (1)

Publication Number Publication Date
JPH10199934A true JPH10199934A (en) 1998-07-31

Family

ID=11563255

Family Applications (1)

Application Number Title Priority Date Filing Date
JP364697A Pending JPH10199934A (en) 1997-01-13 1997-01-13 Mounting structure of semiconductor element and mounting method thereof

Country Status (1)

Country Link
JP (1) JPH10199934A (en)

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000057469A1 (en) * 1999-03-23 2000-09-28 Citizen Watch Co., Ltd. Structure for mounting semiconductor device and mounting method
SG91352A1 (en) * 2000-03-25 2002-09-17 Amkor Technology Inc Semiconductor package
US6833609B1 (en) 1999-11-05 2004-12-21 Amkor Technology, Inc. Integrated circuit device packages and substrates for making the packages
US6847099B1 (en) 2003-02-05 2005-01-25 Amkor Technology Inc. Offset etched corner leads for semiconductor package
JP2005521860A (en) * 2001-12-06 2005-07-21 モトローラ・インコーポレイテッドMotorola Incorporated Method and apparatus for sensing and storing the irregularity
US6976306B1 (en) * 2004-07-12 2005-12-20 Unitech Printed Circuit Board Corporation Modular method for manufacturing circuit board
US7872343B1 (en) 2007-08-07 2011-01-18 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7906855B1 (en) 2008-01-21 2011-03-15 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US8691632B1 (en) 2002-11-08 2014-04-08 Amkor Technology, Inc. Wafer level package and fabrication method
US8853836B1 (en) 1998-06-24 2014-10-07 Amkor Technology, Inc. Integrated circuit package and method of making the same
US8866278B1 (en) 2011-10-10 2014-10-21 Amkor Technology, Inc. Semiconductor device with increased I/O configuration
US8900995B1 (en) 2010-10-05 2014-12-02 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US8981572B1 (en) 2011-11-29 2015-03-17 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9082833B1 (en) 2011-01-06 2015-07-14 Amkor Technology, Inc. Through via recessed reveal structure and method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9159672B1 (en) 2010-08-02 2015-10-13 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US9184118B2 (en) 2013-05-02 2015-11-10 Amkor Technology Inc. Micro lead frame structure having reinforcing portions and method
US9184148B2 (en) 2013-10-24 2015-11-10 Amkor Technology, Inc. Semiconductor package and method therefor
US9275939B1 (en) 2011-01-27 2016-03-01 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands and method
US9324614B1 (en) 2010-04-06 2016-04-26 Amkor Technology, Inc. Through via nub reveal method and structure
US9362210B2 (en) 2000-04-27 2016-06-07 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
US9631481B1 (en) 2011-01-27 2017-04-25 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands and method
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation

Cited By (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8963301B1 (en) 1998-06-24 2015-02-24 Amkor Technology, Inc. Integrated circuit package and method of making the same
US8853836B1 (en) 1998-06-24 2014-10-07 Amkor Technology, Inc. Integrated circuit package and method of making the same
US9224676B1 (en) 1998-06-24 2015-12-29 Amkor Technology, Inc. Integrated circuit package and method of making the same
WO2000057469A1 (en) * 1999-03-23 2000-09-28 Citizen Watch Co., Ltd. Structure for mounting semiconductor device and mounting method
US6833609B1 (en) 1999-11-05 2004-12-21 Amkor Technology, Inc. Integrated circuit device packages and substrates for making the packages
US6858919B2 (en) 2000-03-25 2005-02-22 Amkor Technology, Inc. Semiconductor package
SG91352A1 (en) * 2000-03-25 2002-09-17 Amkor Technology Inc Semiconductor package
US9362210B2 (en) 2000-04-27 2016-06-07 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
JP2005521860A (en) * 2001-12-06 2005-07-21 モトローラ・インコーポレイテッドMotorola Incorporated Method and apparatus for sensing and storing the irregularity
US8952522B1 (en) 2002-11-08 2015-02-10 Amkor Technology, Inc. Wafer level package and fabrication method
US9871015B1 (en) 2002-11-08 2018-01-16 Amkor Technology, Inc. Wafer level package and fabrication method
US8691632B1 (en) 2002-11-08 2014-04-08 Amkor Technology, Inc. Wafer level package and fabrication method
US9406645B1 (en) 2002-11-08 2016-08-02 Amkor Technology, Inc. Wafer level package and fabrication method
US9054117B1 (en) 2002-11-08 2015-06-09 Amkor Technology, Inc. Wafer level package and fabrication method
US6847099B1 (en) 2003-02-05 2005-01-25 Amkor Technology Inc. Offset etched corner leads for semiconductor package
US6976306B1 (en) * 2004-07-12 2005-12-20 Unitech Printed Circuit Board Corporation Modular method for manufacturing circuit board
US7872343B1 (en) 2007-08-07 2011-01-18 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7906855B1 (en) 2008-01-21 2011-03-15 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US9324614B1 (en) 2010-04-06 2016-04-26 Amkor Technology, Inc. Through via nub reveal method and structure
US9159672B1 (en) 2010-08-02 2015-10-13 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8900995B1 (en) 2010-10-05 2014-12-02 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US9082833B1 (en) 2011-01-06 2015-07-14 Amkor Technology, Inc. Through via recessed reveal structure and method
US9631481B1 (en) 2011-01-27 2017-04-25 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands and method
US9978695B1 (en) 2011-01-27 2018-05-22 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands and method
US9508631B1 (en) 2011-01-27 2016-11-29 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands and method
US9275939B1 (en) 2011-01-27 2016-03-01 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands and method
US8866278B1 (en) 2011-10-10 2014-10-21 Amkor Technology, Inc. Semiconductor device with increased I/O configuration
US9431323B1 (en) 2011-11-29 2016-08-30 Amkor Technology, Inc. Conductive pad on protruding through electrode
US8981572B1 (en) 2011-11-29 2015-03-17 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9947623B1 (en) 2011-11-29 2018-04-17 Amkor Technology, Inc. Semiconductor device comprising a conductive pad on a protruding-through electrode
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US10090228B1 (en) 2012-03-06 2018-10-02 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US10014240B1 (en) 2012-03-29 2018-07-03 Amkor Technology, Inc. Embedded component package and fabrication method
US9184118B2 (en) 2013-05-02 2015-11-10 Amkor Technology Inc. Micro lead frame structure having reinforcing portions and method
US9184148B2 (en) 2013-10-24 2015-11-10 Amkor Technology, Inc. Semiconductor package and method therefor
US9543235B2 (en) 2013-10-24 2017-01-10 Amkor Technology, Inc. Semiconductor package and method therefor
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method

Similar Documents

Publication Publication Date Title
US5886415A (en) Anisotropic conductive sheet and printed circuit board
JP3874062B2 (en) Semiconductor device
US5627405A (en) Integrated circuit assembly incorporating an anisotropic elecctrically conductive layer
JP3481444B2 (en) Semiconductor device and manufacturing method thereof
US6232147B1 (en) Method for manufacturing semiconductor device with pad structure
KR970000214B1 (en) Semiconductor device and method of producing the same
US5717252A (en) Solder-ball connected semiconductor device with a recessed chip mounting area
US5901050A (en) Wired base plate and package for electronic parts
JP3967133B2 (en) The method of manufacturing a semiconductor device, and electronic equipment
JP3176307B2 (en) Mounting structure and a manufacturing method thereof of an integrated circuit device
US6489687B1 (en) Semiconductor device and method of manufacturing the same, manufacturing device, circuit board, and electronic equipment
JP2778539B2 (en) Case injection molded ball grid are arranged
US5810607A (en) Interconnector with contact pads having enhanced durability
JP3793628B2 (en) Resin-sealed semiconductor device
JP3310617B2 (en) Resin-sealed semiconductor device and a manufacturing method thereof
US4974057A (en) Semiconductor device package with circuit board and resin
EP1204136B1 (en) Method of fabricating a packaged semiconductor device
US6593648B2 (en) Semiconductor device and method of making the same, circuit board and electronic equipment
JP2860646B2 (en) Semiconductor package and a method of manufacturing
EP1096567A2 (en) BGA package and method for fabricating the same
KR100603799B1 (en) Metal foil having bumps, circuit substrate having the metal foil, and semiconductor device having the circuit substrate
JP3297254B2 (en) Semiconductor package and a method of manufacturing the same
JP2936320B2 (en) Semiconductor package
CN1154178C (en) Semiconductor device and method for manufacturing same, circuit substrate, and electronic device
KR100459970B1 (en) Semiconductor device and method of fabrication thereof, circuit board, and electronic equipment