JP3614522B2

JP3614522B2 - Semiconductor memory device

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Publication number: JP3614522B2
Application number: JP19874695A
Authority: JP
Inventors: 浩岩田; 誠三柿本; 浩哉佐藤; 久敏古林
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-08-03
Filing date: 1995-08-03
Publication date: 2005-01-26
Anticipated expiration: 2015-08-03
Also published as: JPH0945871A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、特に、受注から納品までの時間｛ＴｕｒｎＡｒｏｕｎｄＴｉｍｅ（ＴＡＴ）｝の短い高集積化が可能なマスクＲＯＭに関する。
【０００２】
【従来の技術】
図１０は特公昭６１−１９０４号公報に開示されている従来のマスクＲＯＭの構造を説明するための図であり、図１０（ａ）はマスクＲＯＭを示す平面図，図１０（ｂ）は図１０（ａ）のＸｂ−Ｘｂ線断面図である。
【０００３】
図において、７００はマスクＲＯＭで、基板上に互いに平行して設けられたＮ型を呈する多数本の帯状多結晶シリコン層７０１と、該シリコン層７０１上に絶縁膜７０２を介して互いに平行して設けられた複数本の帯状導電層７０３とを有している。このマスクＲＯＭ７００では、上記シリコン層７０１と導電層７０３の交点に記憶させるべき情報に応じて適宜コンタクト孔７０４を形成し、そのコンタクト孔７０４を形成した箇所のシリコン層７０１に対して逆導電型の不純物を導入してＰＮ接合を形成してある。
【０００４】
また特開昭６４−３００９６号公報には、上記マスクＲＯＭを改良したものが開示されている。図１１はこの公報記載のマスクＲＯＭの構造を説明するための図であり、図１１（ａ）はマスクＲＯＭを示す平面図，図１１（ｂ）は図１１（ａ）のＸＩｂ−ＸＩｂ線断面図である。図において、８００はマスクＲＯＭで、基板上に互いに平行して設けられた多数本の帯状多結晶シリコン層８０１と、該シリコン層８０１上に絶縁膜８０２を介して互いに平行して設けられた複数本の帯状多結晶シリコン層８０３を有している。このマスクＲＯＭ８００では、帯状多結晶シリコン層８０１をこれが第１導電型を呈するよう、また帯状多結晶シリコン層８０３をこれが第２導電型を呈するよう構成しており、そして該両シリコン層の交点に記憶させるべき情報に応じて、適宜ＰＮ接合を形成するためのコンタクト孔８０４を形成している。
【０００５】
このような構成のマスクＲＯＭ８００では、ＰＮ接合を形成する箇所にイオン注入を施す必要がなくなるので、マスクの枚数が減少し、工程数が減少する。
【０００６】
【発明が解決しようとする課題】
ところで、マスクＲＯＭの市場においては、ユーザーからの発注に応じてプログラミングし、ＴＡＴの短縮，つまりいかに早く納品できるかがもっとも重要になる。よってプログラミング以前の工程までをすでに製造しておき、発注に応じてプログラミング以降の工程をできるだけ早く完了させる技術が重要となる。
【０００７】
ところが、上記従来のマスクＲＯＭのように、プログラミングをメモリセル内のコンタクト孔の開口部分でのＰＮ接合の形成によって行っているものでは、コンタクト孔の開口後にＰＮ接合を形成する必要があり、ＴＡＴを短縮できないという問題点があった。
【０００８】
例えば、特公昭６１−１９０４号公報記載のマスクＲＯＭでは、ユーザーからの発注を受けた後、図１２に示すように、まず、情報記憶用コンタクト孔を形成するために、フォトリソグラフィー工程、エッチング工程、及びレジスト除去工程が必要である。また、ＰＮ接合を形成するための選択的な不純物のイオン注入を行うために、フォトリソグラフィー工程、不純物イオン注入工程、レジスト除去工程が必要である。さらに、不純物注入後の熱処理を行うために、外方拡散防止用ｃａｐ酸化膜の堆積工程、不純物活性化熱処理工程、ｃａｐ酸化膜除去工程が必要である。そして、これらの工程の後に、上部配線を形成するために、メタル堆積工程、フォトリソグラフィー工程、エッチング工程、及びレジスト除去工程が必要である。その後、水素シンター工程、素子のカバー膜の堆積工程、さらにはボンディング用コンタクトを形成するための、フォトリソグラフィー工程、エッチング工程、及びレジスト除去工程を経て半導体記憶装置が完成される。
【０００９】
また、特開昭６４−３００９４号公報記載のマスクＲＯＭでは、受注後、図１２に示すように、情報記憶用コンタクト孔を形成するための工程（フォトリソグラフィー工程、エッチング工程、及びレジスト除去工程）の後に、上部配線を形成するための工程として、多結晶シリコン堆積工程、不純物ドーピング工程、フォトリソグラフィー工程、エッチング工程、及びレジスト除去工程が必要である。さらに、回路接続用のコンタクト孔を形成するための、フォトリソグラフィー工程、エッチング工程、及びレジスト除去工程に加えて、上記特公昭６１−１９０４号公報記載のマスクＲＯＭの製造方法におけるメタル堆積工程以降の工程が必要である。
【００１０】
本発明は上記のような問題点を解決するためになされたもので、ＴＡＴを大幅に短縮することができ、しかも占有面積が非常に小さいメモリセルを実現できる半導体記憶装置及びその製造方法を得ることを目的とする。
【００１１】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、基板上に設けられた複数本の帯状の第１の導電層と、該第１の導電層に対して該第１の導電層と交差するよう配置された複数本の帯状の第２の導電層と、該第１の導電層と該第２の導電層との間に介在する絶縁膜とを備え、該絶縁膜の、該第１及び第２の導電層の交差部分には、記憶すべき情報に応じて情報記憶用コンタクト孔が形成してあり、該第１の導電層と第２の導電層とは、該情報記憶用コンタクト孔の形成部分にてショットキー接合により接続されており、前記第１の導電層は、金属または金属シリサイドよりなる低抵抗層と、金属とのショットキー接合が可能となるよう低濃度に不純物がドープされたシリコン層と、これらの層の間に配置された、該シリコン層と同一の導電型を有し、高濃度に不純物がドープされた低抵抗シリコン層とからなる。そのことにより上記目的が達成される。
【００１４】
前記ショットキー接合は、単結晶シリコン領域、もしくは多結晶シリコン膜の少なくともグレインバウンダリーが存在しない領域と、この領域の上にエピタキシャル成長された金属または金属シリサイド膜との接触により形成されている。
【００２０】
以下、本発明の作用について説明する。
【００２１】
本発明においては、複数本の帯状の第１の導電層と、その上に層間絶縁膜を介して該第１の導電層と交差するよう配置された複数の第２の導電層とを備え、記憶情報に応じて該両導電層の交差部にコンタクト孔を形成し、該両導電層間にショットキー接合を形成して、プログラミングを行うようにしたから、ユーザからの発注を受ける前に、予め半導体記憶装置における周辺回路及びメモリセル部について、回路構成用のコンタクト孔の形成段階まで作製しておき、受注後には、プログラム用（情報記憶用）のコンタクト孔の形成、メタライゼーション処理、及び素子表面のカバー膜の形成のみでウエハレベルでの製品を完成させるようにすることができる。このため、従来のＰＮ接合の形成によりプログラミングを行っていたマスクＲＯＭに比べると、受注後の、選択的なイオン注入のための処理や不純物をドープした多結晶シリコン膜の形成のための処理を不要として、ＴＡＴの大幅な短縮を図ることができる。
【００２２】
さらに、第１の導電層のピッチをｘ、第２の導電層のピッチをｙとすると、１つのメモリセルの面積は、ｘｙとなり、メモリセル自体の基板上での占有面積を非常に小さいものとできる。また、第１の導電層及び第２の導電層の両方とも最小加工寸法ｆで加工した場合、基板上で１つのメモリセルに割り当てられる面積は（２ｆ）^２となり、導体層の最小加工寸法で決まる最小面積のメモリセルを実現できる。ここで、下部配線（第１の導体層）と、コンタクト孔を形成するためのホトマスクとの間に位置合わせマージンΔｆを取る場合、１つのメモリセルに割り当てられる面積は、｛２（ｆ＋Δｆ）｝^２となる。
【００２３】
本発明においては、第１の導電層を、その上部が低濃度シリコン層、その下部が高濃度シリコン層からなる配線構造としたので、第１の導電層を低抵抗化できる。また、該第１の導電層は、低濃度シリコン層によりその上側の金属または金属シリサイド配線（第２の導電層）との間でショットキー接合を形成できる。
【００２４】
本発明においては、上記第１の導体層を、金属あるいは金属シリサイドからなる低抵抗層と、金属とのショットキー接合が可能な低濃度層と、これらの間に形成された抵抗が低い高濃度不純物層とから構成したので、該第１の導体層の低抵抗化により読出し速度を大きく向上させて、より高速な動作が可能なマスクＲＯＭを実現できる。
【００２５】
本発明においては、プログラミングのためのショットキー接合を、シリコン膜上に金属または金属シリサイド膜をエピタキシャル成長して形成しているため、非常に界面状態の良いショトキー接合を実現でき、これにより逆バイアスリークを低減でき、低消費電力動作を実現できる。
【００２６】
本発明においては、メモリセルを構成する第１の導電層として、単結晶シリコン膜、もしくは該結晶成長用コンタクト孔の形成部以外の領域にはグレインバウンダリーが存在しない多結晶シリコン膜を、半導体基板の表面領域ではなく、絶縁膜上に形成しているため、半導体基板へのリーク電流を低減させることが可能となる。また、半導体基板の表面領域に形成した周辺回路による制約を受けることなく、メモリセル領域のレイアウトを自由に設計でき、集積度も向上する。
【００２７】
さらに、第１の導電層を構成する結晶性シリコンは、少なくとも結晶成長用コンタクト孔の形成部以外には、グレインバウンダリーが存在しないものであるため、グレインバウンダリーがランダムに形成されている多結晶シリコン等と比べて、ショットキー接合の逆バイアスリークを低減することが可能となる。
【００２８】
本発明においては、半導体基板表面の周辺回路部上に層間絶縁膜を介してメモリセル部を配置したので、メモリ装置の周辺回路部をチップ面積全体を使って設計することが可能であり、しかも、メモリセル領域を、上記周辺回路部上にチップ全面に渡って形成することが可能となる。このため、チップ面積に対して非常に記憶容量を大きくすることができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態による半導体記憶装置及びその製造方法について説明する。
【００３０】
（実施の形態１）
図１は本発明の第１の実施の形態による半導体記憶装置としてマスクＲＯＭを説明するための図であり、図１（ａ）はこのマスクＲＯＭにおけるメモリセル領域の回路構成を示す図、図１（ｂ）はメモリセル領域を示す平面図、図１（ｃ）は図１（ｂ）のＩｃ−Ｉｃ線断面の構造を示す図である。
【００３１】
図において、１００は本実施の形態のマスクＲＯＭで、シリコン基板もしくは絶縁基板上に設けられた複数本の帯状の第１の導電層１０１と、これらの導電層１０１上に絶縁膜１０２を介して上記第１の導電層１０１と交差する方向に設けられた複数本の帯状の第２の導電層１０４とを有している。
【００３２】
また、本実施の形態では、第１の導電層１０１は半導体層により構成されており、また、第２の導電層１０４は金属膜により構成されている。そして、上記第１の導電層１０１及び第２の導電層の間に形成された層間絶縁膜１０２の、第１及び第２の導電層が交差する部分には、記憶情報に応じてコンタクト孔１０３が形成されている。該コンタクト孔１０３の形成部分では、上記第１及び第２の導電層の接触により金属−半導体ショットキー接合が形成されている。
【００３３】
ここでは、記憶情報は、導電層１０１と導電層１０４をこれらの交点でショットキー接合により接続するためのコンタクト孔の有無により記憶するようにしている。例えば、３×３のメモリセル部で考える。この場合、図１（ａ）に示すように、メモリセル部は３つの第１の導電層１０１ａ〜１０１ｃと、３つの第２の導電層１０４ａ〜１０４ｃとを有する。コンタクト孔が開口している状態を情報「１」、コンタクト孔が開口していない状態を情報「０」としたとき、交点（１、１）の情報は、情報「１」となる。実際にこの情報を読み出す方法としては、導電層１０１ａと導電層１０４ａを選択して、導電層１０４ａに電圧を与え、導電層１０１ａ側に対し、導通がとれているかどうかで情報「１」，「０」を判断する。
【００３４】
上記交点（１、１）ではコンタクト孔が開口しており、導電層１０４ａが、ＨＩＧＨの状態では、コンタクト孔部分のショットキー接合が順バイアスとなるので、導電層１０１ａに順方向電流が流れるため、情報「１」が読みとれる。また、交点（３、１）では、導電層１０１ｃと導電層１０４ａを選択したとき、導電層１０４ａがＨＩＧＨの状態であっても、該交点部分にはコンタクト孔が無いため、導電層１０１ｃに流れる電流は、導電層１０４ａ，交点（１、１）のコンタクト孔，導電層１０１ａ，交点（１、３）のコンタクト孔部，導電層１０４ｃ，交点（３、３）のコンタクト孔部，導電層１０１ｃの経路で流れてくる電流のみである。
【００３５】
しかし、交点（１、３）のコンタクト孔部は、ショットキー接合の逆方向リーク電流のみであり、ショットキー接合の順方向電流とは桁違いに小さい。よって情報”０”が読みとれる。
【００３６】
上記説明では、第１の導電層１０１が低濃度のｎ型半導体により構成した場合を前提としているが、第１の導電層１０１を低濃度のｐ型半導体により構成してもよく、この場合は、金属−半導体ショットキー接合では、第１の導電層１０１から第２の導電層１０４側に向けて順方向電流が流れる構成となる。
【００３７】
次に製造方法について説明する。
【００３８】
もっとも単純な製法としては以下のような方法がある。下部配線（第１の導体層）１０１として、半導体基板にｎ型（もしくはｐ型）の互いに平行な帯状の半導体層を形成し、その上に層間絶縁膜１０２を堆積する。その後、プログラミングに応じて上記下層配線１０１まで到達するコンタクト孔を上記層間絶縁膜１０２に形成し、その上に金属（例えば、アルミ系材料）を堆積し、これをパターニングして上記下部配線１０１と交差する方向に互いに平行な帯状の上部配線１０４を形成する。
【００３９】
本実施の形態のマスクＲＯＭでは、周辺回路部及びメモリセル領域におけるコンタクト孔の形成工程までを、ユーザーからの発注を受ける前に予め作製しておくことが可能であり、受注後は、図１２に示すように、ユーザーのニーズに合わせて、記憶情報をプログラミングするためのコンタクト孔の形成、メタル配線の形成、カバー膜の形成を行うだけでよく、従来のマスクＲＯＭに比べてＴＡＴを大きく短縮できる。
【００４０】
なお、この第１の実施の形態では、第１の導電層１０１を低濃度のｎ型もしくはｐ型の半導体層により構成しているため、上部メタル配線（第２の導電層）とショットキー接合を形成するには、該第１の導電層としての半導体層を１０^１８／ｃｍ^３以下の濃度にすることが望ましい。これは、該半導体層の濃度が濃いと、上部メタル配線との接合がオーミック接合となるからである。ところが、該半導体層が低濃度になると、第１の導電層が非常に配線抵抗が大きなものとなり、読み出し速度が遅くなる。
【００４１】
（実施の形態２）
図２は、本発明の第２の実施の形態によるマスクＲＯＭの構造を示す断面図である。
【００４２】
この実施の形態は、上記第１の実施の形態における読出し速度低下の問題を解決したものである。図において、２００は本実施の形態のマスクＲＯＭであり、このマスクＲＯＭ２００では、下部配線としての第１の導電層２００ａを、高濃度（１０^２０／ｃｍ^３以上の濃度）にドープされた低抵抗シリコン層２０１と、低濃度（１０^１８／ｃｍ^３以下の濃度）にドープされた、金属との間でショットキー接合が形成可能なシリコン層２０２とからなる２層構造としている。ただし、上記低抵抗シリコン層２０１と、ショットキー接合のためのシリコン層２０２とは、同一導電型にする必要がある。
【００４３】
その他の構成は、上記第１の実施の形態と同様であり、該第１の導電層２００ａ上には層間絶縁膜２０３を介して第２の導体層２０５が形成されている。この第２の導体層２０５は、上記導電層２００ａと交差する方向に延びる、互いに平行な複数の帯状の金属層からなる。また、上記層間絶縁膜２０３の、第１及び第２の導体層が交差する部分には、記憶情報に応じてコンタクト孔２０４が形成されている。このコンタクト孔２０４内では、上記第１及び第２の導体層の接触により金属−半導体ショットキー接合が形成されている。
【００４４】
このような構成の第２の実施の形態では、下部配線としての第１の導電層２００ａを、高濃度に不純物をドープした低抵抗シリコン層２０１と、金属との間でショットキー接合を形成可能な低濃度のシリコン層２０２からなる２層構造としたので、上記下部配線２００ａの、コンタクト孔２０４の形成部分外では、電流が低抵抗のシリコン層２０１を流れることとなり、読み出し速度を向上させることができる。
【００４５】
（実施の形態３）
図３は、本発明の第３の実施の形態によるマスクＲＯＭの構造を示す断面図である。
【００４６】
図において、３００は第３の実施の形態のマスクＲＯＭであり、このマスクＲＯＭ３００では、下部配線としての第１の導電層３００は、高濃度にドープされた半導体層よりなる低抵抗配線層３０２と、その上に形成された、金属との間でショットキー接合を形成可能な低濃度のシリコン層３０３と、該低抵抗配線層３０２の下側に形成された、該低抵抗配線層３０２より更に低抵抗な金属層もしくは金属シリサイド層３０１とから構成されている。
【００４７】
その他の構成は、上記第１の実施の形態と同様であり、該第１の導電層３００ａ上には層間絶縁膜３０４を介して第２の導体層３０６が形成されている。この第２の導体層３０６は、上記導電層３００ａと交差する方向に延びる、互いに平行な複数の帯状の金属層からなる。また、上記層間絶縁膜３０４の、第１及び第２の導体層が交差する部分には、記憶情報に応じてコンタクト孔３０５が形成されている。このコンタクト孔３０５内では、上記第１の導体層３００ａと第２の導体層３０６の接触により金属−半導体ショットキー接合が形成されている。
【００４８】
このような構成の第３の実施の形態では、下部配線としての第１の導電層３００ａを、不純物濃度が高い低抵抗シリコン層３０２と、該シリコン層３０２上に形成された、金属との間でショットキー接合を形成可能な不純物濃度が低いシリコン層３０３と、該シリコン層３０２に下側に形成された、低抵抗な金属層もしくは金属シリサイド層３０１とからなる３層構造としたので、上記下部配線３００ａの、コンタクト孔３０５の形成部分以外では、電流が低抵抗の金属層もしくは金属シリサイド層３０１を流れることとなり、第２の実施の形態に比べてさらに読み出し速度を向上させることができる。
【００４９】
（実施の形態４）
図４は、本発明の第４の実施の形態によるマスクＲＯＭを説明するための図であり、図４（ａ）は該第４の実施の形態のマスクＲＯＭの断面構造を示している。
【００５０】
図において、４００は本実施の形態のマスクＲＯＭで、これは、上記各実施の形態における金属−半導体ショットキー接合を、半導体基板上にエピタキシャル成長によって形成した金属と、半導体層との間で形成している。
【００５１】
すなわち、このマスクＲＯＭ４００では、シリコン基板４０１上にフィールド酸化膜４０２を形成して、活性領域と素子分離領域とを分離した後、半導体基板と逆導電型の不純物のイオン注入を行って、活性領域上に帯状の半導体導電層４０３を形成している。このとき、不純物の注入を、低ドーズ量（１０^１３／ｃｍ^２オーダー）かつ低エネルギーでもって行えば、上記半導体導電層４０３の不純物濃度は１０^１８／ｃｍ^３オーダーとなる。一方、不純物の注入を、高ドーズ量（１０^１５／ｃｍ^２オーダー）かつ高エネルギー（８０〜１５０ｋｅＶ）でもって行い、活性化熱処理を、注入プロファイルを崩さないような条件（例えば、１０００℃、１０秒程度の急速加熱処理）で行えば、第２の実施の形態のようにショットキー接合面での濃度（表面濃度）を１０^１８／ｃｍ^３オーダーに抑えつつ低抵抗の配線を実現できる。
【００５２】
このようにして半導体層よりなる互いに平行な帯状の下層導電層４０３を形成した後、その上に層間絶縁膜４０４を、例えば、シリコン酸化膜や、ボロン、燐を含むシリケートガラスを堆積して形成する。そして記憶情報に応じたプログラミングを、該層間絶縁膜４０４にコンタクト孔４０５を形成することにより行う。
【００５３】
その後、本実施の形態における半導体下層導電層４０３（シリコン単結晶）上にコバルトシリサイド膜４０８をエピタキシャル成長させる。
【００５４】
すなわち、コンタクト孔４０５を形成した後、チタン膜４０６を２〜１０ｎｍ程度の厚さにコンタクト孔底部に堆積し、引き続き、雰囲気の大気解放を行うことなく、コバルト膜４０７を１０〜５０ｎｍ程度の厚さに堆積し、４００°Ｃ〜７００°Ｃ程度の急速加熱処理を行う。このときチタン膜４０６によるシリコン表面の自然酸化膜の還元が行われると同時に、コバルトが該チタン膜４０６中を拡散してシリコン単結晶層４０３と反応し、これによりコバルトシリサイド膜４０８がエピタキシャル成長する。
【００５５】
その後、金属上部導電層４０９として、Ａｌ−Ｓｉ（１％）−Ｃｕ（０．５％）等のアルミ系金属層を形成する。
【００５６】
この実施の形態では、半導体下層導電層４０３と金属上部導電層４０９とは、コバルトシリサイド膜４０８を介して電気的に接続されており、金属上部導電層４０９とコバルトシリサイド膜４０８との接続はオーミック接続、半導体下層導電層４０３とコバルトシリサイド膜４０８との接続はショットキー接続となっている。
【００５７】
また、コバルトシリサイド膜４０８は半導体下層導電層４０３（シリコン単結晶）上にエピタキシャル成長により形成されたものであるため、これらの間のショットキー接合は、非常に逆接合リークの少ない状態となっており、かつ低抵抗，高速化を実現できる。
【００５８】
図４（ｂ）は、上記第４の実施の形態の第１の変形例によるマスクＲＯＭを示す断面図である。図において、４１０は第１の変形例のマスクＲＯＭであり、このマスクＲＯＭ４１０は、図４（ａ）における半導体下層導電層４０３を、低抵抗化したものである。つまり、この実施の形態では、シリコン基板の、素子分離された素子領域上には、シリコン基板と逆導電型の高濃度単結晶シリコン層４１３ａが形成されており、その上には、エピタキシャル成長されたコバルトシリサイド層４１３ｂ、高濃度単結晶シリコン層４１３ｃ、及び低濃度単結晶シリコン層４１３ｄが順次形成されている。ここで、コバルトシリサイド膜４０８は、上記第４の実施の形態と同様のエピタキシャル成長により形成したものである。
【００５９】
また、単結晶コバルトシリサイド層４１３ｂ上へのシリコン膜のエピタキシャル成長は、選択エピタキシャル成長法にて行っている。
【００６０】
本変形例では、下部配線を非常に低抵抗な構造としているため、上記第４の実施の形態に比べて、読み出し速度が速くなるという効果がある。
【００６１】
図４（ｃ）は、上記第４の実施の形態の第２の変形例によるマスクＲＯＭを示す断面図である。図において、４２０は第２の変形例のマスクＲＯＭであり、このマスクＲＯＭ４２０は、第４の実施の形態で半導体基板４０１の表面領域に形成している半導体下層導電層４０３に代えて、半導体基板４０１上に形成した半導体下層導電層４２３を備えたものである。
【００６２】
この半導体下層導電層４２３は、活性領域上に選択シリコンエピタキシャル法により半導体層を積み上げることにより形成している。
【００６３】
この第２の変形例では、微細化によるメモリセルの離間間隔の縮小により、下層半導体導電層より半導体基板を通じて隣のセルの下層半導体導電層に電流がリークする現象、例えば図４（ａ）における隣接するセル４００ａの一方から他方へ電流がリークする現象を抑制することができる効果がある。
【００６４】
図４（ｄ）は、上記第４の実施の形態の第３の変形例によるマスクＲＯＭを示す断面図である。図において、４３０は第３の変形例のマスクＲＯＭであり、このマスクＲＯＭ４３０は、図４（ｃ）に示す、メモリセル間のリークを抑えることができる構造と、図４（ｂ）に示す、下層配線の低抵抗化を実現できる構造とを組み合わせたものである。
【００６５】
つまり、本実施の形態では、図４（ｃ）の、基板より上に積み上げて形成したエピタキシャルシリコン膜４２３に代えて、多層構造の下層配線４３３を備えたものである。
【００６６】
この多層構造の下層配線４３３は、シリコン基板の、素子分離された素子領域上に積み上げた、シリコン基板と逆導電型の高濃度単結晶エピタキシャルシリコン層４３３ａを有し、このエピタキシャルシリコン層４３３ａ上に、エピタキシャル成長されたコバルトシリサイド層４３３ｂ、高濃度単結晶シリコン層４３３ｃ、及び低濃度単結晶シリコン層４３３ｄが順次形成された構造となっている。ここで、コバルトシリサイド膜４０８は、上記第４の実施の形態と同様のエピタキシャル成長により形成したものである。また、単結晶コバルトシリサイド層４３３ｂ上へのシリコン膜のエピタキシャル成長は、選択エピタキシャル成長法にて行っている。
【００６７】
（実施の形態５）
図５は本発明の第５の実施の形態による半導体記憶装置の製造方法における第１の導体層のパターニングまでの処理を説明するための図である。図５（ａ）〜図５（ｃ）は、上記パターニングまでの処理を工程順に示す平面図、図５（ｄ），図５（ｅ），図５（ｆ）は、図５（ａ）のＶｄ−Ｖｄ線断面図，図５（ｂ）のＶｅ−Ｖｅ線断面図，図５（ｃ）のＶｆ−Ｖｆ線断面図である。
【００６８】
図６は上記第５の実施の形態の半導体記憶装置の製造方法における第１の導体層のパターニング後、層間絶縁膜を形成するまでの処理を説明するための図であり、図６（ａ）〜図６（ｃ）は、上記層間絶縁膜の形成までの処理を工程順に示す、図５（ｃ）のＶＩ−ＶＩ線に相当する部分の平面図である。
【００６９】
図７は、上記第５の実施の形態の半導体記憶装置の製造方法における、層間絶縁膜の形成後、第２の導体層を形成するまでの処理を説明するための図であり、図７（ａ）〜７（ｃ）は、上記第２の導体層の形成までの処理を工程順に示す、プログラミング用（情報記憶用）のコンタクト孔部の拡大断面図である。
【００７０】
まず、図５（ａ），（ｄ）に示すように、半導体基板５０１上に堆積した層間絶縁膜５０２に、半導体基板５０１まで届くコンタクト孔５０３を所望の領域に開口し、その後、該層間絶縁膜５０２上にアモルファスシリコン膜５０４を堆積する。
【００７１】
次に、図５（ｂ），（ｅ）に示すように、アモルファスシリコン膜５０４上にシリコン酸化膜５０５、多結晶シリコン膜５０６、アモルファスシリコン膜と比較し熱エネルギー吸収率が低く、つまり光反射率が高くかつ融点の高い膜５０７を堆積し、該多結晶シリコン膜５０６及びタングステン金属膜５０７を上記コンタクト孔５０３を覆うように所望の配線パターンにパターンニングする。本実施の形態では、上記光反射率が高くかつ融点の高い膜５０７としてタングステン金属膜を形成している。
【００７２】
次に、図５（ｃ），（ｆ）に示すように、電子ビームもしくはレーザー（本実施の形態では、電子ビーム）により、上記アモルファスシリコン膜５０４を溶融再結晶化する。ここで、タングステン金属膜５０７が存在する領域のアモルファスシリコンは、タングステン金属膜５０７が電子ビームを反射するため、タングステン金属膜５０７が存在しない領域のアモルファスシリコンと比較し、温度が上昇しにくくかつ冷めやすくなっている。つまり再結晶化はタングステン膜５０７が存在する領域の下部から開始され、周辺のアモルファスあるいは多結晶の結晶状態を引き継がずに成長が起こるため、上記アモルファスシリコン膜５０４の溶融再結晶化後の結晶性シリコン膜は、グレインバウンダリーが、タングステン金属膜５０７のない領域には存在するが、タングステン金属膜５０７の下側の領域には、グレインバウンダリーが存在しないものとなる。但し、場合によっては、上記結晶性シリコン膜は、タングステン金属膜５０７の下側の領域でも、コンタクト孔５０３の形成部分ではグレインバウンダリーが形成されることがある。この時、タングステン金属膜５０７直下の多結晶シリコン膜５０６は高温のためタングステン金属膜５０７と反応し、一部タングステンシリサイド膜５０９に変化する。ここで、上記多結晶シリコン膜５０６は、タングステン金属膜５０７の加熱時の応力緩和層として働くこととなり、タングステン金属膜５０７の膜剥がれを防止する効果がある。
【００７３】
また、上記多結晶シリコン膜５０６の下のシリコン酸化膜５０５は、加熱時のタングステン金属がアモルファスシリコン層５０４（溶融した後は多結晶シリコン層５０８）へ拡散するのを防止するバリア膜としての効果がある。
【００７４】
次に、上記タングステン金属膜５０７、及びタングステンシリサイド膜５０９をマスクとしてシリコン酸化膜５０５をエッチングする。これにより、該シリコン酸化膜５０５は、配線パターンと同一パターンとなる。
【００７５】
本実施の形態における電子ビームアニール処理は、電子ビームの偏向板に高周波をかけることにより、再結晶化のための電子ビーム走査方向と垂直方向に電子ビームを高速で振動させて形成した疑似線状ビームを用い、ビーム加速電圧：１０ＫＶ（ビーム加速エネルギー：１０ＫｅＶ）、ビーム電流：６〜１０ｍＡ、ビーム走査速度：１００ｍｍ／秒、ビーム径：１００〜１５０μｍ、偏向周波数：１５ＭＨｚ、偏向振幅１．２ｍｍ、基板温度：５００℃の処理条件で行っている。
【００７６】
次に、図６（ａ）に示すように、上記タングステン金属膜５０７、タングステンシリサイド膜５０９、シリコン酸化膜５０５をマスクとして上記多結晶シリコン膜５０８をエッチングし、単結晶シリコン膜、あるいはコンタクト孔５０３の形成部分以外にグレインバウンダリーの存在しない多結晶シリコン膜よりなる配線５１０を形成する。
【００７７】
次に、図６（ｂ）に示すように、上記タングステン金属膜５０７、タングステンシリサイド膜５０９、シリコン酸化膜５０５を除去する。
【００７８】
次に、図６（ｃ）に示すように、上記単結晶シリコン膜よりなる配線５１０に、不純物をイオン注入法によりドーピングし、熱処理により活性化する。本実施の形態では、注入プロファイルを崩さないため、該活性化のための熱処理として、１０００℃、１０秒の急速加熱処理を行っている。この時、高エネルギーでイオン注入を行うことにより、第２の実施の形態で示すように、該単結晶シリコン膜の表面部分の濃度を低濃度（１０^１８／ｃｍ^３以下の濃度）に、その下部領域を高濃度（１０^２０／ｃｍ^３以上の濃度）にすることができる。
【００７９】
次に、図６（ｄ）に示すように、層間絶縁膜５１１を堆積し、該層間絶縁膜５１１に、記憶情報に応じてコンタクト孔５１２を開口して、マスクＲＯＭのプログラミングを行う。
【００８０】
次に、図７（ａ）に示すように、厚さ２〜１０ｎｍ程度のチタン膜５１３をコンタクト孔５１２の底部に堆積した後、引き続き、雰囲気の大気解放を行うことなく、厚さ１０〜５０ｎｍ程度のコバルト膜５１４を堆積する。
【００８１】
次に、図７（ｂ）に示すように、４００°Ｃ〜７００°Ｃ程度の急速加熱処理を行う。このとき、チタン膜により単結晶シリコン膜５１０の表面の自然酸化膜が還元されるとともに、該チタン膜中にコバルトが拡散して単結晶シリコン膜５１０と反応し、コバルトシリサイド膜５１５のエピタキシャル成長が生ずる。
【００８２】
次に、全面にアルミ系金属膜を形成し、該金属膜、コバルト膜及びチタン膜をパターニングする。これにより、図７（ｃ）に示すように、下部配線５１０に対して交差する、アルミ系金属からなる上部配線５１６を形成する。
【００８３】
また、本実施の形態におけるチタン膜５１３の形成から上部配線となるアルミ系金属堆積までの工程における処理は、堆積チャンバーと急速加熱処理チャンバーが真空搬送系でつながれたマルチチャンバー装置を用いて行っている。つまり、チタン膜５１３の堆積，コバルト膜５１４の堆積，急速加熱処理によるコバルトシリサイド膜５１５のエピタキシャル成長，アルミ系金属５１６の堆積までの一連の処理は、マルチチャンバー装置のベースプレッシャーを１〜２×１０^−８ｔｏｒｒに保持して、処理雰囲気を大気解放することなく行っている。
【００８４】
本実施の形態の方法によれば、第４の実施の形態のように半導体基板表面を下部配線に使用しなくても、単結晶シリコンよりなる下部配線を形成することが可能である。
【００８５】
また、上記下部配線５１０を、第４の実施の形態のようなコバルトシリサイド４１３ｂあるいは４３３ｂで裏打ちされた配線構造とすることも可能である。
【００８６】
なお、本発明の絶縁膜上へのシリコンエピタキシャル成長配線形成技術は、ショットキー接合型マスクＲＯＭにかぎらず、従来構造のような、ＰＮ接合型マスクＲＯＭにも適用できる。このようなＰＮ接合型マスクＲＯＭを形成する場合には、例えば、上記第５実施の形態の図６（ｄ）に示す工程、図７（ａ）に示す工程、あるいは図７（ｂ）に示す工程の後で、下部配線５１０にこれと逆導電型の不純物を注入すればよい。
【００８７】
また、上記第５の実施の形態では、絶縁膜上のアモルファスシリコン膜５０４の溶融再結晶化を行う際、アモルファスシリコン膜５０４の配線となるべき領域上に、電子ビームやレーザービーム等のエネルギービームの吸収率の低い膜、つまりタングステン膜を形成し、該エネルギービームの照射によりアモルファスシリコン膜５０４の配線となるべき領域を選択的に溶融再結晶化したが、このような絶縁膜上に単結晶シリコンからなる配線を形成する方法は、第５の実施の形態の方法に限るものではない。
【００８８】
（実施の形態６）
次に、本発明の第６の実施の形態として、上記第５の実施の形態とは異なる、絶縁膜上での単結晶シリコン配線の形成方法について説明する。
【００８９】
図８（ａ）はこの実施の形態による単結晶シリコン配線の形成方法における溶融再結晶化処理を説明するための図であり、図８（ｂ）は本実施の形態との比較のために、第５の実施の形態における溶融再結晶化処理（図５（ｂ）に示すもの）をあらためて示している。
【００９０】
この第６の実施の形態の半導体記憶装置の製造方法は、第５の実施の形態における多結晶シリコン膜５０６及びタングステン膜５０７に代えて、該膜５０６，５０７のパターンとはそのポジ，ネガを反転したパターンを有するシリコン窒化膜５６０をシリコン酸化膜５０５上に形成し、その後エネルギービームの照射によりアモルファスシリコン膜５０４の配線となるべき領域を選択的に溶融再結晶化するようにしている。
【００９１】
すなわち、図５（ａ）に示すアモルファスシリコン膜５０４上にシリコン酸化膜５０５，シリコン窒化膜５６０を順次堆積し、上記シリコン窒化膜５６０を、これが第５の実施の形態のタングステン膜５０７とはホジ、ネガを反転したようなパターンとなるようパターンニングする。つまり、このパターニングでは、シリコン窒化膜の、アモルファスシリコン膜５０４の配線となるべき領域上の部分を除去する。
【００９２】
ここで、シリコン窒化膜は熱エネルギー吸収率がアモルファスシリコンに比べて高いため、第５の実施の形態と同様に、電子ビームの照射を行った場合、アモルファスシリコン膜の、シリコン窒化膜が存在する領域では、他の領域に比べて、シリコン窒化膜が電子ビームをより多く吸収する。つまり、アモルファスシリコン膜の、シリコン窒化膜が存在する領域は、シリコン窒化膜が存在しない領域と比較して、温度が上昇しやすくかつ冷めにくい。つまり再結晶化は、シリコン窒化膜５６０が存在しない領域から開始され、周辺のアモルファスあるいは多結晶の結晶状態を引き継がずに成長が起こるため、上記アモルファスシリコン膜５０４の溶融再結晶化してなる結晶性シリコン膜では、グレインバウンダリーがシリコン窒化膜５６０が存在する領域に形成され、該シリコン窒化膜５６０が存在しない領域は、グレインバウンダリーが存在しない領域となる。但し、場合によっては、上記結晶性シリコン膜は、シリコン窒化膜の存在しない領域でも、結晶成長用コンタクト孔の形成部分では、グレインバウンダリーが形成されることがあるものである。
【００９３】
その後の工程は上記第５の実施の形態と同様である。
【００９４】
このような構成の本発明の第６の実施の形態においても上記第５の実施の形態と同様の効果がある。
【００９５】
（実施の形態７）
図９（ａ）は、本発明の第７の実施の形態による半導体記憶装置の構造を概念的に示す斜視図、図９（ｂ）はその平面図である。
【００９６】
図において、６００は本実施の形態の半導体記憶装置で、これは、シリコン半導体基板６０１上に形成された、トランジスタ６１１を含む周辺回路部６１０と、該周辺回路部６１０上に絶縁膜６１２を介して形成されたメモリセル部６２０とから構成されている。
【００９７】
該メモリセル部６２０は、互いに平行に配置された複数の下部配線６２１と、該下部配線６２１と交差するよう互いに平行に配置された複数の上部配線６２２と、該上部配線６２２と下部配線６２１とを接続して、これらの間にショットキー接合を形成するためのコンタクト孔部分６２３とを有している。なお、６００ａは、メモリセル部６２０の１つのメモリセルに相当する領域である。
【００９８】
ここで、上記メモリセル部としては、上記第１〜第３，第５，第６の実施の形態におけるメモリセル領域の構成を用いることができる。
【００９９】
例えば、上記メモリセル部６２０に第５の実施の形態のメモリセル領域の構成を用いた場合、下部配線６２１は、高濃度単結晶シリコン膜６２１ａとその上に形成された低濃度単結晶シリコン膜６２１ｂとから構成され、上部配線６２２は、アルミ系金属膜６２２ｂと、その下側に形成されたチタン膜とコバルト膜の２層構造の膜６２２ａとから構成されることとなる。但し、上記２層構造の膜６２２ａは、コンタクト孔部分６２３では、コンタクト孔底部の低濃度単結晶シリコン膜６２１ｂに対してエピタキシャル成長しているコバルトシリサイド膜を有する構造となっており、つまり、下側からコバルトシリサイド膜，チタン膜，コバルト膜の順に積層された３層構造となる。なお、コンタクト孔部分６２３では、場合によっては、コバルト膜が低濃度単結晶シリコン膜との反応により消失していることもある。
【０１００】
また、下部配線を多結晶シリコンからなる単層膜、上部配線をメタルからなる単層配線膜として工程を簡略化してもよいが、この場合は、ショットキー逆接合リークは増大し、素子の動作スピードも遅くなるという、製造プロセスと素子特性との間でのトレードオフの関係がある。
【０１０１】
このような構成の本発明の第７の実施の形態では、チップ面積の全体を使用して周辺回路部を構成することが可能であり、しかも、メモリセル部を該周辺回路部上の層間絶縁膜上に、チップ面積全体を使用して構成することが可能となる。
【０１０２】
さらに、図示していないが、メモリセル部を集積度に合わせて積層化することも可能である。このような構造では、ゆるい加工ルールで、非常に集積度を上げることが可能となる。
【０１０３】
【発明の効果】
以上のように本発明に係る半導体記憶装置によれば、複数本の帯状の第１の導電層と、その上に層間絶縁膜を介して該第１の導電層と交差するよう配置された複数の第２の導電層とを備え、記憶情報に応じて該両導電層の交差部にコンタクト孔を形成し、該両導電層間にショットキー接合を形成して、プログラミングを行うようにしたので、ユーザからの発注を受ける前に、予め半導体記憶装置における周辺回路及びメモリセル部について、回路構成用のコンタクト孔の形成段階まで作製しておき、受注後には、プログラム用のコンタクト孔の形成、メタライゼーション処理、及び素子のカバー膜の形成のみでウエハレベルでの製品を完成させるようにすることができる。このため、従来のＰＮ接合の形成によりプログラミングを行っていたマスクＲＯＭに比べると、受注後の、選択的なイオン注入のための処理を不要として、ＴＡＴの大幅な短縮を図ることができる。
【０１０４】
また、上下に配置された第１及び第２の導電層を、その交差部にてショットキー接触させてプログラミングを行うので、基板上でメモリセル自体が占める面積は、上記両導電層の重なっている部分のみとなり、非常に占有面積の小さいメモリセルを実現できる。
【０１０５】
本発明によれば、上記第１の導体層を、抵抗が低い高濃度不純物層と、金属とのショットキー接合が可能な低濃度層とから構成したので、該第１の導体層の低抵抗化により読出し速度を高めて、高速動作可能なマスクＲＯＭを実現できる。
【０１０６】
本発明によれば、上記第１の導体層を、金属あるいは金属シリサイドからなる低抵抗層と、金属とのショットキー接合が可能な低濃度層と、これらの間に形成された抵抗が低い高濃度不純物層とから構成したので、該第１の導体層の低抵抗化により読出し速度を大きく向上させて、より高速な動作が可能なマスクＲＯＭを実現できる。
【０１０７】
本発明によれば、プログラミングのためのショットキー接合を、シリコン膜上に金属または金属シリサイド膜をエピタキシャル成長して形成しているため、非常に界面状態の良いショットキー接合を実現でき、これにより逆バイアスリークを低減でき、低消費電力動作を実現できる。
【０１０８】
本発明によれば、メモリセルを構成する第１の導電層として、単結晶シリコン膜、もしくは結晶成長用コンタクト孔の形成部以外の領域にはグレインバウンダリーが存在しない多結晶シリコン膜を、半導体基板の表面領域ではなく、絶縁膜上に形成しているため、半導体基板へのリーク電流を低減させることが可能となる。また、半導体基板の表面領域に形成した周辺回路による制約を受けることなく、メモリセル領域のレイアウトを自由に設計でき、集積度の向上も図ることができる。
【０１０９】
さらに、第１の導電層を構成する結晶成シリコンは、少なくとも結晶成長用コンタクト孔の形成部以外の部分には、グレインバウンダリーが存在しないものであるため、グレインバウンダリーがランダムに形成されている多結晶シリコン等と比べて、ショットキー接合の逆バイアスリークを低減することが可能となる。
【０１１０】
本発明によれば、半導体基板表面の周辺回路部上に層間絶縁膜を介してメモリセル部を配置したので、メモリ装置の周辺回路部をチップ面積全体を使って設計することが可能であり、しかも、メモリセル領域を、上記周辺回路部上にチップ全面に渡って形成することが可能となる。このため、チップ面積に対して非常に記憶容量を大きくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体記憶装置としてマスクＲＯＭを説明するための図であり、図１（ａ）はこのマスクＲＯＭにおけるメモリセル領域の回路構成を示す図、図１（ｂ）はメモリセル領域を示す平面図、図１（ｃ）は図１（ｂ）のＩｃ−Ｉｃ線断面の構造を示す図である。
【図２】本発明の第２の実施の形態によるマスクＲＯＭの構造を示す断面図である。
【図３】本発明の第３の実施の形態によるマスクＲＯＭの構造を示す断面図である。
【図４】本発明の第４の実施の形態によるマスクＲＯＭを説明するための図であり、図４（ａ）は該第４の実施の形態のマスクＲＯＭの断面構造を示している。図４（ｂ）〜図４（ｄ）は、上記第４の実施の形態の第１〜第３の変形例によるマスクＲＯＭを示す断面図である。
【図５】本発明の第５の実施の形態による半導体記憶装置の製造方法における第１の導体層のパターニングまでの処理を説明するための図である。図５（ａ）〜図５（ｃ）は、上記パターニングまでの処理を工程順に示す平面図、図５（ｄ），図５（ｅ），図５（ｆ）は、図５（ａ）のＶｄ−Ｖｄ線断面図，図５（ｂ）のＶｅ−Ｖｅ線断面図，図５（ｃ）のＶｆ−Ｖｆ線断面図である。
【図６】上記第５の実施の形態の半導体記憶装置の製造方法における第１の導体層のパターニング後、層間絶縁膜を形成するまでの処理を説明するための図である。図６（ａ）〜図６（ｄ）は、上記層間絶縁膜の形成までの処理を工程順に示す、図５（ｃ）のＶＩ−ＶＩ線に相当する部分の平面図である。
【図７】上記第５の実施の形態の半導体記憶装置の製造方法における、層間絶縁膜の形成後、第２の導体層を形成するまでの処理を説明するための図である。図７（ａ）〜７（ｃ）は、上記第２の導体層の形成までの処理を工程順に示す、プログラミング用のコンタクト孔部の拡大断面図である。
【図８】本発明の第６の実施の形態による半導体記憶装置の製造方法を説明するための図であり、図８（ａ）は、シリコン窒化膜のパターニング処理を示し、図８（ｂ）は、該処理に対応する第５の実施の形態におけるパターニング処理を示している。
【図９】図９（ａ）及び図９（ｂ）は、それぞれ本発明の第７の実施の形態による半導体記憶装置の構造を概念的に示す斜視図及び平面図である。
【図１０】特公昭６１−１９０４号公報に開示されている従来例のマスクＲＯＭのメモリセル領域の構造を示す断面図である。
【図１１】特開昭６４−３００９６号公報に開示されている従来例のマスクＲＯＭのメモリセル領域の構造を示す断面図である。
【図１２】本発明の半導体記憶装置の製造方法と、従来の半導体記憶装置の製造方法とを比較して示す図である。
【符号の説明】
１００，２００，３００マスクＲＯＭ
１０１，２００ａ，３００ａ第１の導電層
１０２，２０３，３０４，４０４，５０２，５１１層間絶縁膜
１０３，２０４，３０５，４０５，５０３，５１２コンタクト孔
１０４，２０５，３０６第２の導電層
２０１低抵抗シリコン層
２０２低濃度シリコン層
３０１金属シリサイド層
３０２低抵抗配線層
３０３低濃度半導体層
４０１シリコン基板
４０２フィールド酸化膜
４０３帯状の半導体導電層
４０６，５１３チタン膜
４０７，５１４コバルト膜
４０８，４１３ｂ，４３３ｂ，５１５コバルトシリサイド層
４０９金属上部導電層
４１３ａ高濃度単結晶シリコン層
４１３ｃ，４３３ｃ高濃度単結晶シリコン層
４１３ｄ，４３３ｄ低濃度単結晶シリコン層
４２３シリコン膜
４３３ａ高濃度単結晶エピタキシャルシリコン層
５０１半導体基板
５０４アモルファスシリコン膜
５０５シリコン酸化膜
５０６多結晶シリコン膜
５０７タングステン金属膜
５０８多結晶シリコン層
５０９タングステンシリサイド膜
５１０下部配線
５１６アルミ系金属
５６０シリコン窒化膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly to a mask ROM capable of high integration with a short time from order receipt to delivery {Turn Around Time (TAT)}.
[0002]
[Prior art]
FIG. 10 is a diagram for explaining the structure of a conventional mask ROM disclosed in Japanese Patent Publication No. 61-1904. FIG. 10 (a) is a plan view showing the mask ROM, and FIG. 10 (b) is a diagram. FIG. 10B is a cross-sectional view taken along line Xb-Xb of FIG.
[0003]
In the figure, reference numeral 700 denotes a mask ROM, which is a plurality of strip-shaped polycrystalline silicon layers 701 exhibiting N-type provided in parallel with each other on a substrate, and in parallel with each other via an insulating film 702 on the silicon layer 701. And a plurality of strip-like conductive layers 703 provided. In this mask ROM 700, a contact hole 704 is appropriately formed according to information to be stored at the intersection of the silicon layer 701 and the conductive layer 703, and a reverse conductivity type is formed with respect to the silicon layer 701 where the contact hole 704 is formed. Impurities are introduced to form a PN junction.
[0004]
Japanese Unexamined Patent Publication No. 64-30096 discloses an improved version of the mask ROM. 11A and 11B are diagrams for explaining the structure of the mask ROM described in this publication. FIG. 11A is a plan view showing the mask ROM, and FIG. 11B is a cross-sectional view taken along the line XIb-XIb in FIG. FIG. In the figure, reference numeral 800 denotes a mask ROM, which is a plurality of strip-shaped polycrystalline silicon layers 801 provided in parallel to each other on a substrate, and a plurality of parallel layers provided in parallel to each other via an insulating film 802 on the silicon layer 801. A strip-like polycrystalline silicon layer 803 is provided. In this mask ROM 800, the strip-shaped polycrystalline silicon layer 801 is configured to exhibit the first conductivity type, and the strip-shaped polycrystalline silicon layer 803 is configured to exhibit the second conductivity type, and at the intersection of the two silicon layers. According to information to be stored, contact holes 804 for forming PN junctions are formed as appropriate.
[0005]
In the mask ROM 800 having such a configuration, it is not necessary to perform ion implantation at a location where a PN junction is to be formed, so that the number of masks is reduced and the number of processes is reduced.
[0006]
[Problems to be solved by the invention]
By the way, in the mask ROM market, it is most important to perform programming in response to an order from the user and to shorten TAT, that is, how quickly it can be delivered. Therefore, it is important to manufacture a process before programming and complete a process after programming as soon as possible according to an order.
[0007]
However, in the case where programming is performed by forming a PN junction at the opening portion of the contact hole in the memory cell as in the conventional mask ROM, it is necessary to form the PN junction after opening the contact hole. There was a problem that could not be shortened.
[0008]
For example, in the mask ROM described in Japanese Patent Publication No. 61-1904, after receiving an order from the user, as shown in FIG. 12, first, a photolithography process and an etching process are performed in order to form information storage contact holes. , And a resist removal step is necessary. In addition, a photolithography process, an impurity ion implantation process, and a resist removal process are required in order to perform selective impurity ion implantation for forming a PN junction. Furthermore, in order to perform the heat treatment after the impurity implantation, an outer diffusion prevention cap oxide film deposition step, an impurity activation heat treatment step, and a cap oxide film removal step are required. Then, after these steps, a metal deposition step, a photolithography step, an etching step, and a resist removal step are required to form the upper wiring. After that, a semiconductor memory device is completed through a hydrogen sintering process, an element cover film deposition process, and a photolithography process, an etching process, and a resist removal process for forming bonding contacts.
[0009]
Further, in the mask ROM described in Japanese Patent Application Laid-Open No. 64-30094, after receiving an order, as shown in FIG. 12, processes for forming information storage contact holes (photolithography process, etching process, and resist removal process) Thereafter, as a process for forming the upper wiring, a polycrystalline silicon deposition process, an impurity doping process, a photolithography process, an etching process, and a resist removal process are required. Furthermore, in addition to the photolithography process, the etching process, and the resist removal process for forming contact holes for circuit connection, the metal deposition process in the mask ROM manufacturing method described in the above Japanese Patent Publication No. 61-1904 is performed thereafter. A process is required.
[0010]
The present invention has been made to solve the above-described problems, and provides a semiconductor memory device and a method for manufacturing the same that can significantly reduce the TAT and can realize a memory cell having a very small occupied area. For the purpose.
[0011]
[Means for Solving the Problems]
A semiconductor memory device according to the present invention includes: A plurality of strip-shaped first conductive layers provided on a substrate, and a plurality of strip-shaped second conductive layers arranged to intersect the first conductive layer with respect to the first conductive layer And an insulating film interposed between the first conductive layer and the second conductive layer, and should be stored at the intersection of the first and second conductive layers of the insulating film An information storage contact hole is formed according to information, and the first conductive layer and the second conductive layer are connected by a Schottky junction at the information storage contact hole forming portion, The first conductive layer is disposed between a low resistance layer made of metal or metal silicide, a silicon layer doped with impurities at a low concentration so that a Schottky junction with the metal is possible, and these layers. In addition, a low resistance silicon having the same conductivity type as that of the silicon layer and highly doped with impurities. Consisting of the emission layer. This achieves the above object.
[0014]
Above The Schottky junction is formed by contact between a single crystal silicon region or a region where at least the grain boundary of the polycrystalline silicon film does not exist and a metal or metal silicide film epitaxially grown on this region.
[0020]
The operation of the present invention will be described below.
[0021]
The present invention Includes a plurality of strip-shaped first conductive layers, and a plurality of second conductive layers disposed on the first conductive layers so as to intersect the first conductive layers with an interlayer insulating film interposed therebetween. Accordingly, a contact hole is formed at the intersection of the two conductive layers, a Schottky junction is formed between the two conductive layers, and programming is performed. Peripheral circuits and memory cell parts in the device are prepared up to the formation stage of contact holes for circuit configuration. After receiving an order, formation of contact holes for program (information storage), metallization processing, and element surface The product at the wafer level can be completed only by forming the cover film. For this reason, compared with the conventional mask ROM which has been programmed by forming a PN junction, the process for selective ion implantation and the process for forming a polycrystalline silicon film doped with impurities after receiving an order are performed. As unnecessary, the TAT can be greatly shortened.
[0022]
Further, when the pitch of the first conductive layer is x and the pitch of the second conductive layer is y, the area of one memory cell is xy, and the area occupied on the substrate of the memory cell itself is very small. And can. Further, when both the first conductive layer and the second conductive layer are processed with the minimum processing dimension f, the area allocated to one memory cell on the substrate is (2f). ² Thus, a memory cell having a minimum area determined by the minimum processing dimension of the conductor layer can be realized. Here, when the alignment margin Δf is taken between the lower wiring (first conductor layer) and the photomask for forming the contact hole, the area allocated to one memory cell is {2 (f + Δf)} ² It becomes.
[0023]
The present invention Since the first conductive layer has a wiring structure in which the upper part is a low concentration silicon layer and the lower part is a high concentration silicon layer, the resistance of the first conductive layer can be reduced. Further, the first conductive layer can form a Schottky junction with the metal or metal silicide wiring (second conductive layer) on the upper side by the low concentration silicon layer.
[0024]
The present invention In the first conductive layer, the low-resistance layer made of metal or metal silicide, the low-concentration layer capable of Schottky junction with the metal, and the high-concentration impurity layer formed between them with low resistance Therefore, the mask ROM capable of higher speed operation can be realized by greatly improving the reading speed by reducing the resistance of the first conductor layer.
[0025]
The present invention In, Schottky junction for programming is formed by epitaxially growing a metal or metal silicide film on a silicon film, so that a Schottky junction with a very good interface state can be realized, thereby reducing reverse bias leakage. And low power consumption operation can be realized.
[0026]
The present invention In the semiconductor substrate, as the first conductive layer constituting the memory cell, a single crystal silicon film or a polycrystalline silicon film having no grain boundary in a region other than the formation portion of the crystal growth contact hole is formed on the semiconductor substrate. Since it is formed not on the surface region but on the insulating film, the leakage current to the semiconductor substrate can be reduced. Further, the layout of the memory cell region can be freely designed without being restricted by the peripheral circuit formed in the surface region of the semiconductor substrate, and the degree of integration is improved.
[0027]
Further, since the crystalline silicon constituting the first conductive layer has no grain boundary other than at least the portion for forming the crystal growth contact hole, the grain boundary is formed randomly. Compared to crystalline silicon or the like, it is possible to reduce the reverse bias leakage of the Schottky junction.
[0028]
In the present invention, Since the memory cell part is arranged on the peripheral circuit part on the surface of the semiconductor substrate via the interlayer insulating film, the peripheral circuit part of the memory device can be designed using the entire chip area, and the memory cell region It can be formed over the entire surface of the chip on the peripheral circuit portion. Therefore, the storage capacity can be greatly increased with respect to the chip area.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a semiconductor memory device and a manufacturing method thereof according to embodiments of the present invention will be described.
[0030]
(Embodiment 1)
FIG. 1 is a diagram for explaining a mask ROM as a semiconductor memory device according to the first embodiment of the present invention. FIG. 1A is a diagram showing a circuit configuration of a memory cell region in the mask ROM. FIG. 1B is a plan view showing a memory cell region, and FIG. 1C is a diagram showing a cross-sectional structure taken along the line Ic-Ic in FIG.
[0031]
In the figure, reference numeral 100 denotes a mask ROM according to the present embodiment, a plurality of strip-shaped first conductive layers 101 provided on a silicon substrate or an insulating substrate, and an insulating film 102 interposed between these conductive layers 101. A plurality of strip-shaped second conductive layers 104 provided in a direction intersecting with the first conductive layer 101.
[0032]
In this embodiment mode, the first conductive layer 101 is formed of a semiconductor layer, and the second conductive layer 104 is formed of a metal film. A contact hole 103 is formed in a portion of the interlayer insulating film 102 formed between the first conductive layer 101 and the second conductive layer where the first and second conductive layers intersect with each other according to stored information. Is formed. In the portion where the contact hole 103 is formed, a metal-semiconductor Schottky junction is formed by contact of the first and second conductive layers.
[0033]
Here, the stored information is stored based on the presence or absence of a contact hole for connecting the conductive layer 101 and the conductive layer 104 at their intersection by a Schottky junction. For example, consider a 3 × 3 memory cell portion. In this case, as shown in FIG. 1A, the memory cell unit includes three first conductive layers 101a to 101c and three second conductive layers 104a to 104c. When the state where the contact hole is opened is information “1” and the state where the contact hole is not opened is information “0”, the information of the intersection (1, 1) is information “1”. As a method of actually reading this information, the conductive layer 101a and the conductive layer 104a are selected, a voltage is applied to the conductive layer 104a, and information “1”, “ “0” is determined.
[0034]
Since the contact hole is opened at the intersection (1, 1) and the conductive layer 104a is in the HIGH state, the Schottky junction in the contact hole portion becomes a forward bias, so that a forward current flows through the conductive layer 101a. , Information “1” can be read. Further, at the intersection (3, 1), when the conductive layer 101c and the conductive layer 104a are selected, even if the conductive layer 104a is in a HIGH state, there is no contact hole at the intersection, so that the conductive layer 101c flows. The current flows through the conductive layer 104a, the contact hole at the intersection (1, 1), the conductive layer 101a, the contact hole at the intersection (1, 3), the conductive layer 104c, the contact hole at the intersection (3, 3), and the conductive layer 101c. It is only the current that flows through this path.
[0035]
However, the contact hole at the intersection (1, 3) is only the reverse leakage current of the Schottky junction and is orders of magnitude smaller than the forward current of the Schottky junction. Therefore, information “0” can be read.
[0036]
In the above description, it is assumed that the first conductive layer 101 is composed of a low concentration n-type semiconductor. However, the first conductive layer 101 may be composed of a low concentration p-type semiconductor. In the metal-semiconductor Schottky junction, a forward current flows from the first conductive layer 101 toward the second conductive layer 104 side.
[0037]
Next, a manufacturing method will be described.
[0038]
The simplest production method is as follows. As the lower wiring (first conductor layer) 101, n-type (or p-type) parallel semiconductor bands are formed on a semiconductor substrate, and an interlayer insulating film 102 is deposited thereon. Thereafter, a contact hole reaching the lower layer wiring 101 is formed in the interlayer insulating film 102 according to programming, a metal (for example, an aluminum-based material) is deposited thereon, and this is patterned to form the lower wiring 101 and the lower wiring 101. Strip-shaped upper wirings 104 are formed parallel to each other in the intersecting direction.
[0039]
In the mask ROM of the present embodiment, it is possible to prepare in advance the process for forming the contact hole in the peripheral circuit portion and the memory cell region before receiving an order from the user. As shown in Fig. 4, according to the user's needs, it is only necessary to form a contact hole for programming stored information, a metal wiring, and a cover film, and TAT is greatly reduced compared to conventional mask ROM. it can.
[0040]
In the first embodiment, since the first conductive layer 101 is composed of a low-concentration n-type or p-type semiconductor layer, the upper metal wiring (second conductive layer) and the Schottky junction are used. To form a semiconductor layer as the first conductive layer. ¹⁸ / Cm ³ The following concentration is desirable. This is because when the concentration of the semiconductor layer is high, the junction with the upper metal wiring becomes an ohmic junction. However, when the concentration of the semiconductor layer is low, the first conductive layer has a very large wiring resistance, and the reading speed becomes slow.
[0041]
(Embodiment 2)
FIG. 2 is a sectional view showing the structure of a mask ROM according to the second embodiment of the present invention.
[0042]
This embodiment solves the problem of a decrease in reading speed in the first embodiment. In the figure, reference numeral 200 denotes a mask ROM according to the present embodiment. In this mask ROM 200, the first conductive layer 200a as the lower wiring has a high concentration (10 ²⁰ / Cm ³ A low-resistance silicon layer 201 doped to the above concentration) and a low concentration (10 ¹⁸ / Cm ³ It has a two-layer structure composed of a silicon layer 202 doped with a metal and capable of forming a Schottky junction with the metal. However, the low resistance silicon layer 201 and the silicon layer 202 for the Schottky junction need to have the same conductivity type.
[0043]
Other configurations are the same as those in the first embodiment, and a second conductor layer 205 is formed on the first conductive layer 200a with an interlayer insulating film 203 interposed therebetween. The second conductor layer 205 is composed of a plurality of parallel strip-shaped metal layers extending in a direction intersecting the conductive layer 200a. A contact hole 204 is formed in the interlayer insulating film 203 at a portion where the first and second conductor layers intersect according to stored information. In the contact hole 204, a metal-semiconductor Schottky junction is formed by contact of the first and second conductor layers.
[0044]
In the second embodiment having such a configuration, the first conductive layer 200a as the lower wiring can form a Schottky junction between the metal and the low-resistance silicon layer 201 doped with impurities at a high concentration. Since the low-concentration silicon layer 202 has a two-layer structure, the current flows through the low-resistance silicon layer 201 outside the portion where the contact hole 204 is formed in the lower wiring 200a, thereby improving the reading speed. Can do.
[0045]
(Embodiment 3)
FIG. 3 is a sectional view showing the structure of a mask ROM according to the third embodiment of the present invention.
[0046]
In the figure, reference numeral 300 denotes a mask ROM according to the third embodiment. In this mask ROM 300, a first conductive layer 300 as a lower wiring includes a low-resistance wiring layer 302 made of a highly doped semiconductor layer. A low-concentration silicon layer 303 formed thereon and capable of forming a Schottky junction with the metal, and further lower than the low-resistance wiring layer 302 formed below the low-resistance wiring layer 302 It is composed of a low-resistance metal layer or metal silicide layer 301.
[0047]
Other configurations are the same as those of the first embodiment, and a second conductor layer 306 is formed on the first conductive layer 300a with an interlayer insulating film 304 interposed therebetween. The second conductor layer 306 is formed of a plurality of parallel strip-shaped metal layers extending in a direction intersecting the conductive layer 300a. A contact hole 305 is formed in the interlayer insulating film 304 at a portion where the first and second conductor layers intersect according to stored information. In the contact hole 305, a metal-semiconductor Schottky junction is formed by the contact between the first conductor layer 300 a and the second conductor layer 306.
[0048]
In the third embodiment having such a configuration, the first conductive layer 300a as the lower wiring is formed between the low-resistance silicon layer 302 having a high impurity concentration and the metal formed on the silicon layer 302. Since the silicon layer 303 having a low impurity concentration capable of forming a Schottky junction and the low-resistance metal layer or metal silicide layer 301 formed on the lower side of the silicon layer 302 has a three-layer structure, Except for the portion where the contact hole 305 is formed in the lower wiring 300a, the current flows through the low-resistance metal layer or the metal silicide layer 301, and the reading speed can be further improved as compared with the second embodiment.
[0049]
(Embodiment 4)
FIG. 4 is a diagram for explaining a mask ROM according to the fourth embodiment of the present invention. FIG. 4A shows a cross-sectional structure of the mask ROM according to the fourth embodiment.
[0050]
In the figure, reference numeral 400 denotes a mask ROM of the present embodiment, which is formed by forming the metal-semiconductor Schottky junction in each of the above embodiments between a metal formed by epitaxial growth on a semiconductor substrate and a semiconductor layer. ing.
[0051]
That is, in this mask ROM 400, a field oxide film 402 is formed on a silicon substrate 401 to separate an active region and an element isolation region, and then ion implantation of an impurity having a conductivity type opposite to that of a semiconductor substrate is performed. A band-shaped semiconductor conductive layer 403 is formed thereon. At this time, impurity implantation is performed at a low dose (10 ¹³ / Cm ² Order) and low energy, the semiconductor conductive layer 403 has an impurity concentration of 10 ¹⁸ / Cm ³ It becomes an order. On the other hand, impurity implantation is performed at a high dose (10 ¹⁵ / Cm ² Order) and high energy (80 to 150 keV), and the activation heat treatment is performed under conditions that do not destroy the implantation profile (for example, rapid heating treatment at about 1000 ° C. for about 10 seconds). The density (surface density) at the Schottky junction surface is 10 ¹⁸ / Cm ³ Low resistance wiring can be realized while keeping the order.
[0052]
After the strip-like lower conductive layers 403 made of semiconductor layers are formed in this way, an interlayer insulating film 404 is formed thereon by depositing, for example, a silicon oxide film, silicate glass containing boron or phosphorus. To do. Programming according to stored information is performed by forming a contact hole 405 in the interlayer insulating film 404.
[0053]
Thereafter, a cobalt silicide film 408 is epitaxially grown on the semiconductor lower conductive layer 403 (silicon single crystal) in the present embodiment.
[0054]
That is, after forming the contact hole 405, the titanium film 406 is deposited on the bottom of the contact hole to a thickness of about 2 to 10 nm, and the cobalt film 407 is subsequently formed to a thickness of about 10 to 50 nm without releasing the atmosphere to the atmosphere. Then, a rapid heat treatment of about 400 ° C. to 700 ° C. is performed. At this time, the natural oxide film on the silicon surface is reduced by the titanium film 406, and at the same time, cobalt diffuses in the titanium film 406 and reacts with the silicon single crystal layer 403, whereby the cobalt silicide film 408 is epitaxially grown.
[0055]
Thereafter, an aluminum-based metal layer such as Al—Si (1%) — Cu (0.5%) is formed as the metal upper conductive layer 409.
[0056]
In this embodiment, the semiconductor lower conductive layer 403 and the metal upper conductive layer 409 are electrically connected via the cobalt silicide film 408, and the connection between the metal upper conductive layer 409 and the cobalt silicide film 408 is ohmic. The connection between the semiconductor lower conductive layer 403 and the cobalt silicide film 408 is a Schottky connection.
[0057]
Further, since the cobalt silicide film 408 is formed by epitaxial growth on the semiconductor lower conductive layer 403 (silicon single crystal), the Schottky junction between them is in a state with very little reverse junction leakage. In addition, low resistance and high speed can be realized.
[0058]
FIG. 4B is a cross-sectional view showing a mask ROM according to a first modification of the fourth embodiment. In the figure, reference numeral 410 denotes a mask ROM of the first modified example, and this mask ROM 410 is obtained by lowering the resistance of the semiconductor lower layer conductive layer 403 in FIG. That is, in this embodiment, a high-concentration single crystal silicon layer 413a having a conductivity type opposite to that of the silicon substrate is formed on the element region of the silicon substrate where the elements are isolated, and epitaxial growth is performed on the high concentration single crystal silicon layer 413a. A cobalt silicide layer 413b, a high concentration single crystal silicon layer 413c, and a low concentration single crystal silicon layer 413d are sequentially formed. Here, the cobalt silicide film 408 is formed by epitaxial growth similar to that of the fourth embodiment.
[0059]
The epitaxial growth of the silicon film on the single crystal cobalt silicide layer 413b is performed by a selective epitaxial growth method.
[0060]
In this modification, since the lower wiring has a very low resistance structure, there is an effect that the reading speed is increased as compared with the fourth embodiment.
[0061]
FIG. 4C is a cross-sectional view showing a mask ROM according to a second modification of the fourth embodiment. In the figure, 420 is a mask ROM of the second modified example, and this mask ROM 420 replaces the semiconductor lower conductive layer 403 formed in the surface region of the semiconductor substrate 401 in the fourth embodiment, and is a semiconductor substrate. A semiconductor lower conductive layer 423 formed on 401 is provided.
[0062]
The semiconductor lower conductive layer 423 is formed by stacking semiconductor layers on the active region by a selective silicon epitaxial method.
[0063]
In the second modified example, a phenomenon in which current leaks from the lower semiconductor conductive layer to the lower semiconductor conductive layer of the adjacent cell through the semiconductor substrate due to the reduction in the spacing between the memory cells due to miniaturization, for example, in FIG. This has the effect of suppressing the phenomenon of current leakage from one of the adjacent cells 400a to the other.
[0064]
FIG. 4D is a cross-sectional view showing a mask ROM according to a third modification of the fourth embodiment. In the figure, reference numeral 430 denotes a mask ROM of the third modification example, and this mask ROM 430 has a structure shown in FIG. This is a combination with a structure that can realize lower resistance of the lower layer wiring.
[0065]
That is, in this embodiment, a lower layer wiring 433 having a multilayer structure is provided instead of the epitaxial silicon film 423 formed by stacking above the substrate in FIG.
[0066]
The lower layer wiring 433 having a multilayer structure has a high-concentration single crystal epitaxial silicon layer 433a of a conductivity type opposite to that of the silicon substrate, which is stacked on the element region of the silicon substrate, on the epitaxial silicon layer 433a. In this structure, an epitaxially grown cobalt silicide layer 433b, a high concentration single crystal silicon layer 433c, and a low concentration single crystal silicon layer 433d are sequentially formed. Here, the cobalt silicide film 408 is formed by epitaxial growth similar to that of the fourth embodiment. The epitaxial growth of the silicon film on the single crystal cobalt silicide layer 433b is performed by a selective epitaxial growth method.
[0067]
(Embodiment 5)
FIG. 5 is a diagram for explaining processing up to patterning of the first conductor layer in the method for manufacturing a semiconductor memory device according to the fifth embodiment of the present invention. 5 (a) to 5 (c) are plan views showing the process up to the patterning in the order of steps, and FIGS. 5 (d), 5 (e), and 5 (f) are diagrams of FIG. 5 (a). FIG. 6 is a cross-sectional view taken along the line Vd-Vd, a cross-sectional view taken along the line Ve-Ve in FIG. 5B, and a cross-sectional view taken along the line Vf-Vf in FIG.
[0068]
FIG. 6 is a diagram for explaining the process from the patterning of the first conductor layer to the formation of the interlayer insulating film in the method of manufacturing the semiconductor memory device according to the fifth embodiment. FIG. 6C is a plan view of a portion corresponding to the line VI-VI in FIG.
[0069]
FIG. 7 is a diagram for explaining the processing from the formation of the interlayer insulating film to the formation of the second conductor layer in the method for manufacturing the semiconductor memory device of the fifth embodiment. FIGS. 7A to 7C are enlarged cross-sectional views of programming (information storage) contact hole portions showing the processing up to the formation of the second conductor layer in the order of steps; FIGS.
[0070]
First, as shown in FIGS. 5A and 5D, a contact hole 503 reaching the semiconductor substrate 501 is opened in a desired region in the interlayer insulating film 502 deposited on the semiconductor substrate 501, and then the interlayer insulation is formed. An amorphous silicon film 504 is deposited on the film 502.
[0071]
Next, as shown in FIGS. 5B and 5E, the thermal energy absorption rate is lower on the amorphous silicon film 504 than the silicon oxide film 505, the polycrystalline silicon film 506, and the amorphous silicon film. A film 507 having a high rate and a high melting point is deposited, and the polycrystalline silicon film 506 and the tungsten metal film 507 are patterned into a desired wiring pattern so as to cover the contact hole 503. In this embodiment mode, a tungsten metal film is formed as the film 507 having a high light reflectance and a high melting point.
[0072]
Next, as shown in FIGS. 5C and 5F, the amorphous silicon film 504 is melted and recrystallized by an electron beam or a laser (in this embodiment, an electron beam). Here, since the tungsten metal film 507 reflects an electron beam, the amorphous silicon in the region where the tungsten metal film 507 exists is less likely to increase in temperature and cool than the amorphous silicon in the region where the tungsten metal film 507 does not exist. It has become easier. That is, the recrystallization starts from the lower part of the region where the tungsten film 507 exists, and the growth occurs without taking over the surrounding amorphous or polycrystalline crystal state. Therefore, the crystallinity of the amorphous silicon film 504 after the melt recrystallization is obtained. The silicon film has a grain boundary in a region where the tungsten metal film 507 is not present, but does not have a grain boundary in a region below the tungsten metal film 507. However, in some cases, in the crystalline silicon film, a grain boundary may be formed in the portion where the contact hole 503 is formed even in the region below the tungsten metal film 507. At this time, the polycrystalline silicon film 506 immediately below the tungsten metal film 507 reacts with the tungsten metal film 507 due to high temperature, and partially changes to a tungsten silicide film 509. Here, the polycrystalline silicon film 506 functions as a stress relaxation layer when the tungsten metal film 507 is heated, and has an effect of preventing the tungsten metal film 507 from peeling off.
[0073]
The silicon oxide film 505 under the polycrystalline silicon film 506 is effective as a barrier film for preventing tungsten metal during heating from diffusing into the amorphous silicon layer 504 (the polycrystalline silicon layer 508 after being melted). There is.
[0074]
Next, the silicon oxide film 505 is etched using the tungsten metal film 507 and the tungsten silicide film 509 as a mask. As a result, the silicon oxide film 505 has the same pattern as the wiring pattern.
[0075]
The electron beam annealing process in the present embodiment is a pseudo linear shape formed by oscillating the electron beam at a high speed in the direction perpendicular to the electron beam scanning direction for recrystallization by applying a high frequency to the deflection plate of the electron beam. Beam acceleration voltage: 10 KV (beam acceleration energy: 10 KeV), beam current: 6-10 mA, beam scanning speed: 100 mm / second, beam diameter: 100-150 μm, deflection frequency: 15 MHz, deflection amplitude 1.2 mm, The substrate temperature is 500 ° C.
[0076]
Next, as shown in FIG. 6A, the polycrystalline silicon film 508 is etched using the tungsten metal film 507, the tungsten silicide film 509, and the silicon oxide film 505 as a mask to form a single crystal silicon film or a contact hole 503. A wiring 510 made of a polycrystalline silicon film having no grain boundary is formed in a portion other than the formation portion.
[0077]
Next, as shown in FIG. 6B, the tungsten metal film 507, the tungsten silicide film 509, and the silicon oxide film 505 are removed.
[0078]
Next, as shown in FIG. 6C, the wiring 510 made of the single crystal silicon film is doped with impurities by an ion implantation method and activated by heat treatment. In this embodiment, in order not to destroy the implantation profile, a rapid heat treatment at 1000 ° C. for 10 seconds is performed as the heat treatment for the activation. At this time, by performing ion implantation with high energy, as shown in the second embodiment, the concentration of the surface portion of the single crystal silicon film is reduced to a low concentration (10 ¹⁸ / Cm ³ The lower region has a high concentration (10%). ²⁰ / Cm ³ Or higher concentration).
[0079]
Next, as shown in FIG. 6D, an interlayer insulating film 511 is deposited, a contact hole 512 is opened in the interlayer insulating film 511 in accordance with stored information, and mask ROM programming is performed.
[0080]
Next, as shown in FIG. 7A, after a titanium film 513 having a thickness of about 2 to 10 nm is deposited on the bottom of the contact hole 512, a thickness of 10 to 50 nm is continuously performed without releasing the atmosphere to the atmosphere. A cobalt film 514 of a degree is deposited.
[0081]
Next, as shown in FIG. 7B, a rapid heat treatment at about 400 ° C. to 700 ° C. is performed. At this time, a natural oxide film on the surface of the single crystal silicon film 510 is reduced by the titanium film, and cobalt diffuses into the titanium film and reacts with the single crystal silicon film 510 to cause epitaxial growth of the cobalt silicide film 515. .
[0082]
Next, an aluminum-based metal film is formed on the entire surface, and the metal film, cobalt film, and titanium film are patterned. As a result, as shown in FIG. 7C, the upper wiring 516 made of an aluminum-based metal intersecting with the lower wiring 510 is formed.
[0083]
In the present embodiment, the processing from the formation of the titanium film 513 to the deposition of the aluminum-based metal serving as the upper wiring is performed using a multi-chamber apparatus in which the deposition chamber and the rapid heating treatment chamber are connected by a vacuum transfer system. Yes. That is, a series of processes from the deposition of the titanium film 513, the deposition of the cobalt film 514, the epitaxial growth of the cobalt silicide film 515 by the rapid heating process, and the deposition of the aluminum-based metal 516, the base pressure of the multi-chamber apparatus is 1 to 2 × 10. ^-8 The process atmosphere is maintained without being released to the atmosphere.
[0084]
According to the method of the present embodiment, it is possible to form the lower wiring made of single crystal silicon without using the surface of the semiconductor substrate for the lower wiring as in the fourth embodiment.
[0085]
In addition, the lower wiring 510 may have a wiring structure lined with cobalt silicide 413b or 433b as in the fourth embodiment.
[0086]
The silicon epitaxial growth wiring formation technique on the insulating film of the present invention is applicable not only to the Schottky junction mask ROM but also to a PN junction mask ROM having a conventional structure. In the case of forming such a PN junction mask ROM, for example, the step shown in FIG. 6D of the fifth embodiment, the step shown in FIG. 7A, or the step shown in FIG. After the process, an impurity having a conductivity type opposite to that of the lower wiring 510 may be implanted.
[0087]
In the fifth embodiment, when the amorphous silicon film 504 on the insulating film is melted and recrystallized, an energy beam such as an electron beam or a laser beam is formed on a region to be a wiring of the amorphous silicon film 504. A film having a low absorption rate, that is, a tungsten film is formed, and a region to be a wiring of the amorphous silicon film 504 is selectively melted and recrystallized by irradiation with the energy beam. A single crystal is formed on such an insulating film. The method of forming the wiring made of silicon is not limited to the method of the fifth embodiment.
[0088]
(Embodiment 6)
Next, as a sixth embodiment of the present invention, a method for forming a single crystal silicon wiring on an insulating film, which is different from the fifth embodiment, will be described.
[0089]
FIG. 8A is a diagram for explaining a melt recrystallization process in the method for forming a single crystal silicon wiring according to this embodiment. FIG. 8B is a diagram for comparison with the present embodiment. The melt recrystallization process (shown in FIG. 5B) in the fifth embodiment is shown again.
[0090]
In the method of manufacturing the semiconductor memory device according to the sixth embodiment, instead of the polycrystalline silicon film 506 and the tungsten film 507 in the fifth embodiment, the patterns of the films 506 and 507 are positive and negative. A silicon nitride film 560 having an inverted pattern is formed on the silicon oxide film 505, and then a region to be a wiring of the amorphous silicon film 504 is selectively melted and recrystallized by irradiation with an energy beam.
[0091]
That is, a silicon oxide film 505 and a silicon nitride film 560 are sequentially deposited on the amorphous silicon film 504 shown in FIG. 5A. Then, patterning is performed so that the negative pattern is reversed. That is, in this patterning, the portion of the silicon nitride film on the region that is to become the wiring of the amorphous silicon film 504 is removed.
[0092]
Here, since the silicon nitride film has a higher thermal energy absorption rate than that of amorphous silicon, the silicon nitride film of the amorphous silicon film exists when the electron beam is irradiated as in the fifth embodiment. In the region, the silicon nitride film absorbs more electron beams than in other regions. That is, the region of the amorphous silicon film where the silicon nitride film exists is more likely to increase in temperature and hard to cool than the region where the silicon nitride film does not exist. That is, recrystallization starts from a region where the silicon nitride film 560 does not exist, and growth occurs without taking over the surrounding amorphous or polycrystalline crystal state. In the silicon film, a grain boundary is formed in a region where the silicon nitride film 560 is present, and a region where the silicon nitride film 560 is not present is a region where there is no grain boundary. However, in some cases, in the crystalline silicon film, a grain boundary may be formed in the portion where the crystal growth contact hole is formed even in a region where no silicon nitride film exists.
[0093]
Subsequent steps are the same as those in the fifth embodiment.
[0094]
The sixth embodiment of the present invention having such a configuration also has the same effect as that of the fifth embodiment.
[0095]
(Embodiment 7)
FIG. 9A is a perspective view conceptually showing the structure of the semiconductor memory device according to the seventh embodiment of the present invention, and FIG. 9B is a plan view thereof.
[0096]
In the figure, reference numeral 600 denotes a semiconductor memory device according to this embodiment, which includes a peripheral circuit portion 610 including a transistor 611 formed on a silicon semiconductor substrate 601 and an insulating film 612 on the peripheral circuit portion 610. The memory cell unit 620 is formed.
[0097]
The memory cell unit 620 includes a plurality of lower wirings 621 arranged in parallel to each other, a plurality of upper wirings 622 arranged in parallel with each other so as to intersect the lower wirings 621, the upper wirings 622, the lower wirings 621, and the like. And a contact hole portion 623 for forming a Schottky junction therebetween. Reference numeral 600a denotes an area corresponding to one memory cell of the memory cell portion 620.
[0098]
Here, as the memory cell portion, the configuration of the memory cell region in the first to third, fifth, and sixth embodiments can be used.
[0099]
For example, when the memory cell region configuration of the fifth embodiment is used for the memory cell unit 620, the lower wiring 621 includes a high-concentration single crystal silicon film 621a and a low-concentration single crystal silicon film formed thereon. The upper wiring 622 is composed of an aluminum-based metal film 622b and a film 622a having a two-layer structure of a titanium film and a cobalt film formed below the aluminum-based metal film 622b. However, the two-layered film 622a has a structure having a cobalt silicide film epitaxially grown on the low-concentration single crystal silicon film 621b at the bottom of the contact hole in the contact hole portion 623. To a three-layer structure in which a cobalt silicide film, a titanium film, and a cobalt film are stacked in this order. Note that in the contact hole portion 623, in some cases, the cobalt film may disappear due to a reaction with the low-concentration single crystal silicon film.
[0100]
The process may be simplified by using a single-layer film made of polycrystalline silicon for the lower wiring and a single-layer wiring film made of metal for the upper wiring. In this case, however, Schottky reverse junction leakage increases, and the device operation There is a trade-off relationship between the manufacturing process and device characteristics that the speed also decreases.
[0101]
In the seventh embodiment of the present invention having such a configuration, it is possible to configure the peripheral circuit portion by using the entire chip area, and the memory cell portion is provided with interlayer insulation on the peripheral circuit portion. The entire chip area can be used on the film.
[0102]
Further, although not shown, it is possible to stack the memory cell portions in accordance with the degree of integration. In such a structure, it is possible to increase the degree of integration with a loose processing rule.
[0103]
【The invention's effect】
As above The present invention According to the semiconductor memory device according to the present invention, a plurality of strip-shaped first conductive layers and a plurality of second conductive layers arranged on the first conductive layers so as to intersect the first conductive layers with an interlayer insulating film interposed therebetween. In accordance with stored information, contact holes are formed at the intersections of the two conductive layers, Schottky junctions are formed between the two conductive layers, and programming is performed. Before manufacturing the peripheral circuit and the memory cell part in the semiconductor memory device up to the formation stage of the contact hole for the circuit configuration, after the order is received, the formation of the contact hole for the program, the metallization process, and the element The product at the wafer level can be completed only by forming the cover film. For this reason, as compared with a mask ROM which has been programmed by forming a conventional PN junction, the process for selective ion implantation after receiving an order is not required, and TAT can be greatly shortened.
[0104]
In addition, since programming is performed by bringing the first and second conductive layers arranged above and below into Schottky contact at the intersection, the area occupied by the memory cell on the substrate overlaps with the two conductive layers. Therefore, a memory cell having a very small area can be realized.
[0105]
The present invention Since the first conductor layer is composed of the high-concentration impurity layer having low resistance and the low-concentration layer capable of Schottky junction with the metal, the resistance of the first conductor layer is reduced. A mask ROM capable of high-speed operation can be realized by increasing the reading speed.
[0106]
The present invention According to the first conductor layer, the low-resistance layer made of metal or metal silicide, the low-concentration layer capable of Schottky junction with the metal, and the high-concentration impurity having low resistance formed therebetween Therefore, a mask ROM capable of higher speed operation can be realized by greatly improving the reading speed by reducing the resistance of the first conductor layer.
[0107]
The present invention According to the present invention, since a Schottky junction for programming is formed by epitaxially growing a metal or metal silicide film on a silicon film, it is possible to realize a Schottky junction with a very good interface state, and thereby reverse bias leakage. And low power consumption operation can be realized.
[0108]
The present invention According to the present invention, as the first conductive layer constituting the memory cell, a single crystal silicon film or a polycrystalline silicon film having no grain boundary in a region other than the formation part of the crystal growth contact hole is formed on the semiconductor substrate. Since it is formed not on the surface region but on the insulating film, the leakage current to the semiconductor substrate can be reduced. In addition, the layout of the memory cell region can be freely designed without being restricted by the peripheral circuit formed in the surface region of the semiconductor substrate, and the degree of integration can be improved.
[0109]
Further, since the crystalline silicon constituting the first conductive layer does not have a grain boundary at least in a portion other than the formation portion of the crystal growth contact hole, the grain boundary is randomly formed. Compared with polycrystalline silicon or the like, it is possible to reduce the reverse bias leakage of the Schottky junction.
[0110]
According to the present invention, Since the memory cell part is arranged on the peripheral circuit part on the surface of the semiconductor substrate via the interlayer insulating film, the peripheral circuit part of the memory device can be designed using the entire chip area, and the memory cell region It can be formed over the entire surface of the chip on the peripheral circuit portion. For this reason, the storage capacity can be greatly increased with respect to the chip area.
[Brief description of the drawings]
FIG. 1 is a diagram for explaining a mask ROM as a semiconductor memory device according to a first embodiment of the present invention; FIG. 1A is a diagram showing a circuit configuration of a memory cell region in the mask ROM; 1 (b) is a plan view showing a memory cell region, and FIG. 1 (c) is a diagram showing a cross-sectional structure taken along line Ic-Ic of FIG. 1 (b).
FIG. 2 is a sectional view showing a structure of a mask ROM according to a second embodiment of the present invention.
FIG. 3 is a sectional view showing a structure of a mask ROM according to a third embodiment of the present invention.
FIG. 4 is a view for explaining a mask ROM according to a fourth embodiment of the present invention, and FIG. 4A shows a cross-sectional structure of the mask ROM of the fourth embodiment. FIGS. 4B to 4D are cross-sectional views showing mask ROMs according to first to third modifications of the fourth embodiment.
FIG. 5 is a diagram for explaining processing up to patterning of a first conductor layer in a method for manufacturing a semiconductor memory device according to a fifth embodiment of the present invention; 5 (a) to 5 (c) are plan views showing the process up to the patterning in the order of steps, and FIGS. 5 (d), 5 (e), and 5 (f) are diagrams of FIG. 5 (a). FIG. 6 is a cross-sectional view taken along the line Vd-Vd, a cross-sectional view taken along the line Ve-Ve in FIG. 5B, and a cross-sectional view taken along the line Vf-Vf in FIG.
FIG. 6 is a diagram for explaining a process from the patterning of the first conductor layer to the formation of the interlayer insulating film in the method for manufacturing the semiconductor memory device according to the fifth embodiment. FIG. 6A to FIG. 6D are plan views of a portion corresponding to the VI-VI line in FIG. 5C showing the processing up to the formation of the interlayer insulating film in the order of steps.
FIG. 7 is a diagram for explaining a process from the formation of an interlayer insulating film to the formation of a second conductor layer in the method for manufacturing a semiconductor memory device according to the fifth embodiment. FIGS. 7A to 7C are enlarged cross-sectional views of the programming contact hole portion showing the process up to the formation of the second conductor layer in the order of steps.
8A and 8B are views for explaining a method for manufacturing a semiconductor memory device according to a sixth embodiment of the present invention. FIG. 8A shows a silicon nitride film patterning process, and FIG. These show the patterning process in 5th Embodiment corresponding to this process.
FIG. 9A and FIG. 9B are a perspective view and a plan view, respectively, conceptually showing the structure of a semiconductor memory device according to a seventh embodiment of the present invention.
FIG. 10 is a cross-sectional view showing the structure of a memory cell region of a conventional mask ROM disclosed in Japanese Patent Publication No. 61-1904.
FIG. 11 is a cross-sectional view showing the structure of a memory cell region of a conventional mask ROM disclosed in Japanese Patent Application Laid-Open No. 64-30096.
FIG. 12 is a diagram showing a comparison between a method for manufacturing a semiconductor memory device of the present invention and a method for manufacturing a conventional semiconductor memory device.
[Explanation of symbols]
100, 200, 300 Mask ROM
101, 200a, 300a First conductive layer
102, 203, 304, 404, 502, 511 Interlayer insulating film
103, 204, 305, 405, 503, 512 Contact hole
104, 205, 306 Second conductive layer
201 Low resistance silicon layer
202 Low concentration silicon layer
301 Metal silicide layer
302 Low resistance wiring layer
303 Low concentration semiconductor layer
401 Silicon substrate
402 Field oxide film
403 Band-shaped semiconductor conductive layer
406,513 Titanium film
407,514 Cobalt film
408, 413b, 433b, 515 Cobalt silicide layer
409 Metal upper conductive layer
413a High concentration single crystal silicon layer
413c, 433c High concentration single crystal silicon layer
413d, 433d low concentration single crystal silicon layer
423 Silicon film
433a High concentration single crystal epitaxial silicon layer
501 Semiconductor substrate
504 Amorphous silicon film
505 Silicon oxide film
506 Polycrystalline silicon film
507 tungsten metal film
508 polycrystalline silicon layer
509 Tungsten silicide film
510 lower wiring
516 Aluminum metal
560 Silicon nitride film

Claims

A plurality of strip-shaped first conductive layers provided on a substrate;
A plurality of strip-shaped second conductive layers arranged to intersect the first conductive layer with respect to the first conductive layer;
An insulating film interposed between the first conductive layer and the second conductive layer;
An information storage contact hole is formed at the intersection of the first and second conductive layers of the insulating film in accordance with information to be stored.
The first conductive layer and the second conductive layer are connected by a Schottky junction at a portion where the information storage contact hole is formed,
The first conductive layer is disposed between a low resistance layer made of metal or metal silicide, a silicon layer doped with impurities at a low concentration so that a Schottky junction with the metal is possible, and these layers. A semiconductor memory device comprising a low-resistance silicon layer having the same conductivity type as that of the silicon layer and doped with impurities at a high concentration.

Said Schottky junction includes a region in which at least the grain boundary does not exist in the single-crystal silicon region, or polycrystalline silicon film, the claims are formed by contact with epitaxially grown metal or metal silicide film on the region 2. The semiconductor memory device according to 1.