JP2719751B2 - Method for manufacturing semiconductor integrated circuit device - Google Patents
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Landscapes
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
の製造方法に関し、特にヒューズとＭＯＳＦＥＴ（絶縁
ゲート型電界効果トランジスタ）を備えた半導体集積回
路装置の製造方法に利用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】一般にＰ−ＲＯＭ、Ｄ−ＲＡＭ等のメモ
リ回路素子のように、回路の一部に欠陥が生じたときに
これを救済する欠陥救済回路、所謂冗長回路を有する半
導体集積回路装置では、冗長回路に接続するヒューズを
一体に形成しておき、このヒューズを適宜溶断すること
により欠陥の救済を行うようにしている。このヒューズ
の溶断方法にはレーザビーム照射方法や過電流通流方法
等が使用されている。
【０００３】ところで、前述したＰ−ＲＯＭ（ＥＰＲＯ
Ｍ）やＤ−ＲＡＭ（ダイナミック型ＲＡＭ）のように、
半導体集積回路装置の製造プロセスに第１、第２のポリ
シリコン膜を形成する工程を有する装置においては、先
に形成する第１導体膜をヒューズとして形成する構造が
採用されている。例えば、Ｄ−ＲＡＭの場合には、第１
ポリシリコン膜でキャパシタ電極を形成し、第２ポリシ
リコン膜でゲート電極を形成しているが、このキャパシ
タ電極を形成すると同時にフィールド絶縁膜上等に第１
ポリシリコン膜をパターニングしてヒューズを形成して
いるのである。なお、溶断時にはヒューズ上部は、パッ
シベーション膜や酸化膜を除去した開口構造となってい
る（特願昭５８−１７２９９０号）。
【０００４】
【発明が解決しようとする課題】ところが、本願発明者
がこのヒューズを有する半導体集積回路装置について検
討したところ次のような問題点が生じることがあきらか
とされた。すなわち、第１ポリシリコン膜でヒューズを
形成すると、このヒューズは、第１ポリシリコン膜と第
２ポリシリコン膜の表面の各熱酸化処理を経験すること
になる。このため、ポリシリコン結晶（粒子）寸法が大
きくなるとともに、この結晶の粒界にそって酸化が進む
ことが考えられる。この酸化された結晶粒界は、ヒュー
ズ上部開口の酸化膜エッチング時に、エッチされる。つ
まり、結晶粒径が大きくなることで、膜表面から底面に
達するまでの結晶粒界の和は短くなり酸化、エッチング
が進み易く、このような結晶粒界がヒューズを横断する
とヒューズの断線（又は高抵抗状態）を発生する。
【０００５】このヒューズの断線（又は高抵抗）は、ヒ
ューズ溶断を困難にすると共に、パッケージ封入時の機
械的力やエージングによるヒューズ抵抗値の変化、不良
発生も、信頼性の低下を招く。
【０００６】また、製造プロセス上の問題として、前述
の第１ポリシリコン膜の酸化（第２ポリシリコン膜との
層間絶縁膜形成）工程で、ヒューズ表面が厚く酸化さ
れ、この酸化膜を除去した後のヒューズ完成寸法は、マ
スクからの寸法変動量が大きく、かつバラツキも大とな
り、制御性が悪くなる。
【０００７】更に、ヒューズ上部を開口構造とするため
に、熱酸化膜、第２ポリシリコン膜、ＰＳＧ、最終パッ
シベーション膜等の除去開口のパターニングマスクが多
数枚必要となる。かつ一方では、この開口のエッチング
により、ヒューズ下地の熱酸化膜が、エッチング侵触さ
れヒューズの機械的強度を低下させる。
【０００８】この発明の目的は、ヒューズの低抵抗化を
図ってヒューズ溶断を容易にする一方、前述のプロセス
及び構造上の問題になるヒューズの断線（または高抵
抗）をなくすことにより歩留及び信頼性を高め、更にヒ
ューズ寸法のコントロール性の向上、マスク工程の低
減、ヒューズの機械的強度の向上等を実現した半導体集
積回路装置の製造方法を提供することにある。この発明
の前記ならびにそのほかの目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、少なくともフィールド絶縁
膜と第１層目ポリシリコン膜及び第１層目ポリシリコン
膜上に絶縁膜が形成されてなる半導体基板上に第２層目
以降のポリシリコン膜を形成し、上記フィールド絶縁膜
を含む絶縁膜上に金属膜を被着させて、それをパターン
エッチングしてヒューズを形成する。また、Ｍｏ、Ｗな
どの金属配線層でヒューズを形成する。
【００１０】
【作用】上記した手段によれば、ピュアの金属膜を用い
てヒューズを形成しているから、抵抗値が小さく、信頼
性が高くかつヒューズ寸法のコントロール性の向上やマ
スク工程の低減ができる。
【００１１】
【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭ（本願では、単にＤ−ＲＡＭのように略して
いる）の一実施例の製造工程図が示されている。同図に
おいて、（Ａ）のように、Ｐ型単結晶シリコン基板１の
主面上に常法によりフィールド絶縁膜２及びゲート絶縁
膜３を形成する。そして、この全面に第１ポリシリコン
膜４をＣＶＤ法等により被着し、かつこれを所定のパタ
ーン形状にエッチングすることによりキャパシタ電極５
を形成する。このキャパシタ電極５は熱酸化処理されて
表面にＳｉＯ2 膜６が形成される。
【００１２】次いで、図１（Ｂ）のように全面に第２ポ
リシリコン膜７を形成し、更にその上にＭｏＳｉ2 等の
シリサイド膜８を被着し、かつこれを熱処理することに
よりポリサイド構造とする。その上で、これをパターニ
ングし、ゲート絶縁膜３上にゲート電極９を形成する。
そして、フィールド絶縁膜上に常法にてＭｏ等のピュア
の金属膜１６を被着し、これをパターニングしてヒュー
ズ１０を形成する。あるいは上記第２ポリシリコン膜７
の上に形成された絶縁膜等上に上記同様に常法にてＭｏ
等の金属膜１６を被着し、これをパターニングしてヒュ
ーズ１０を形成するようにしてもよい。
【００１３】しかる上で、図１（Ｃ）のように、Ｎ型不
純物のイオン打ち込み等による常法処理によってソース
・ドレイン領域１１，１１を形成してＤ−ＲＡＭ素子
（メモリセル）Ｍ−ＣＥＬを構成し、その上にＰＳＧ膜
１２を層間絶縁膜として全面に堆積する。
【００１４】そして、図１（Ｄ）のように、ＰＳＧ膜１
２にコンタクトホールを形成し、かつＡｌ配線１３を形
成し、その上に、パッシベーション膜として酸化シリコ
ン（ＰＳＧ膜とその上のＳｉＯ2 膜）１４を形成する。
【００１５】最後に、ヒューズ１０上のＰＳＧ膜１２と
パッシベーション膜１４を部分エッチングして開口１５
を形成すれば、図１（Ｅ）のようなヒューズ１０構造を
有するＤ−ＲＡＭが完成される。
【００１６】前記ヒューズ１０の平面構成を図２に模式
的に示し、この図のIII −III 線断面図を図３に示す。
なお、ヒューズ１０は図外の冗長回路に接続されるもの
であることはいうまでもない。
【００１７】以上のように構成された半導体集積回路装
置（Ｄ−ＲＡＭ）では、ヒューズ１０を金属膜で形成し
ているので、ポリシリコン膜の熱酸化処理の工程の影響
を受けることなく、ポリシリコン膜を用いた場合のよう
な粒径の増大による断線や高抵抗化がなく、ヒューズの
歩留、信頼性を向上する一方、電流の通電を容易にして
発熱によるヒューズの溶断を容易なものにできる。そし
て、機械的強度大の性質と低抵抗の性質により、前述し
た効果が更に助長される。また、ポリシリコン膜のよう
に表面酸化に伴うヒューズ寸法の変動もなく、そのコン
トロール性を向上させることができる。
【００１８】更に、ヒューズ１０溶断時の発生した熱の
拡散防止（開口した状態だと空気が保湿性が高い。皮膜
があると熱伝導で発生した熱が拡散する。）と形状変化
を容易にさせ、切断を完全にて行わせるための開口１５
の形成に際しては、ＰＳＧ膜１２とパッシベーション膜
１４の同時エッチングないし順序的なエッチングを行う
が、従来の第１ポリシリコン膜における開口形成工程
（第２ポリシリコン膜の開口、層間絶縁膜の開口、パッ
シベーション膜の開口）に比較して少なくとも１回以上
のエッチング工程を省略することができる。
【００１９】これにより、エッチング用ホトマスク及び
そのマスク工程の低減ができる一方、エッチング工程の
低減によりフィールド絶縁膜２への侵触および基板１へ
の電気的影響を防止することができる。なお、前記ヒュ
ーズ１０はレーザビームの照射による溶断を行うことも
勿論可能である。
【００２０】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、
（１） ヒューズを金属膜で形成しているので、ポリシ
リコン等の熱酸化処理工程の影響を受けることなく、し
かも低抵抗と機械的強度大の性質により信頼性の向上と
ともに、通電による発熱を促進して溶断を容易に行うこ
とができるという効果が得られる。
【００２１】（２） ヒューズ上には層間絶縁膜やパッ
シベーションを形成してこれに開口を形成しているの
で、エッチング工程を低減でき、マスク工程の低減とと
もに半導体集積回路装置の製造を容易なものにできると
いう効果が得られる。
【００２２】（３） エッチング工程を低減できるので
ヒューズを形成する下地としてのフィールド絶縁膜への
エッチングの影響を低減し、フィールド絶縁膜の侵触を
防止して電気的特性の安定化を図りつつ、ヒューズの信
頼性を向上させることができるという効果が得られる。
【００２３】（４） ヒューズ表面の酸化が零ないし微
小であるので、酸化によるヒューズ寸法の変動が極めて
小さく、パターン寸法がそのままヒューズ寸法となって
設計値に一致した寸法幅のヒューズを形成でき、溶断等
を容易に行うことができるという効果が得られる。
【００２４】（５） ヒューズの比抵抗が小さいので、
上記パターン寸法のコントロール性によりヒューズ面積
を小さく形成することができるという効果が得られる。
【００２５】（６） ヒューズの抵抗値が小さいので、
信号伝送路として用いるときの信号伝播遅延時間が短く
なり、その動作の高速化を図ることができるという効果
が得られる。
【００２６】（７） ヒューズの融点が低くなるので、
溶断時のパワーを低く設定することができ、基板に不所
望なダメージを与えることな溶断を行うことができると
いう効果が得られる。
【００２７】（８） ヒューズを金属膜で構成するとい
う製造方法では、金属配線層の製造工程をそのまま利用
して同時にヒューズも形成できるという効果が得られ
る。
【００２８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ヒュ
ーズを形成するのに用いられる金属はＭｏの他に、Ｗや
Ｔａ等の高融点金属を使用してもよい。ＭＯＳＦＥＴの
ゲート電極は、第２ポリシリコン膜上にシリサイド膜に
代えてヒューズと同じＭｏ等の金属を被着させてポリシ
リコン膜と金属膜からなる構造としてもよい。このよう
にすると、ＭＯＳＦＥＴのゲート電極を構成するための
金属膜とヒューズとを同時に形成することができる。
【００２９】半導体プロセスによっては３層以上のポリ
シリコン膜形成を行う場合には、最終のポリシリコン膜
上に形成された絶縁膜上に金属膜からなるヒューズを形
成してもよい。更に、層間絶縁膜ＳｉＯ2 を使用しても
よい。また、パッシベーション膜は、プラズマＳｉＮ膜
等を使用してもよい。また、ヒューズ切断後にパッシベ
ーション膜を被着し、ヒューズの信頼性（機械的強度を
向上させる）向上を図った構造としてもよい。
【００３０】以上の説明では主として本発明者によって
なされた発明をその背景となって利用分野であるＤ−Ｒ
ＡＭの冗長回路用ヒューズに適用した場合について説明
したが、それに限定されるものではなく、例えばＰ−Ｒ
ＯＭ、その他の冗長回路を有するデバイスの製造方法全
てに適用できる。
【００３１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ヒューズを金属膜で形成し
ているので、ポリシリコン等の熱酸化処理工程の影響を
受けることなく、しかも低抵抗と機械的強度大の性質に
より信頼性の向上とともに、通電による発熱を促進して
溶断を容易に行うことができる。
【００３２】ヒューズ上には層間絶縁膜やパッシベーシ
ョンを形成してこれに開口を形成しているので、エッチ
ング工程を低減でき、マスク工程の低減とともに半導体
集積回路装置の製造を容易なものにできる。
【００３３】エッチング工程を低減できるのでヒューズ
を形成する下地としてのフィールド絶縁膜へのエッチン
グの影響を低減し、フィールド絶縁膜の侵触を防止して
電気的特性の安定化を図りつつ、ヒューズの信頼性を向
上させることができる。
【００３４】ヒューズ表面の酸化が零ないし微小である
ので、酸化によるヒューズ寸法の変動が極めて小さく、
パターン寸法がそのままヒューズ寸法となって設計値に
一致した寸法幅のヒューズを形成でき、溶断等を容易に
行うことができる。
【００３５】ヒューズの比抵抗が小さいので、上記パタ
ーン寸法のコントロール性によりヒューズ面積を小さく
形成することができる。
【００３６】ヒューズの抵抗値が小さいので、信号伝送
路として用いるときの信号伝播遅延時間が短くなり、動
作の高速化を図ることができる。
【００３７】ヒューズの融点が低くなるので、溶断時の
パワーを低く設定することができ、基板に不所望なダメ
ージを与えることな溶断を行うことができる。
【００３８】ヒューズを金属膜で構成するという製造方
法では、金属配線層の製造工程をそのまま利用して同時
にヒューズも形成できる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor integrated circuit device, and more particularly to a method for manufacturing a semiconductor integrated circuit device having a fuse and a MOSFET (insulated gate type field effect transistor). The present invention relates to a technology that is effective for a manufacturing method. 2. Description of the Related Art In general, a semiconductor device having a so-called redundant circuit, such as a memory circuit element such as a P-ROM or a D-RAM, for relieving a defect in a part of the circuit when the defect occurs. In an integrated circuit device, a fuse connected to a redundant circuit is formed integrally, and the fuse is appropriately blown to relieve a defect. As a method of blowing the fuse, a laser beam irradiation method, an overcurrent flowing method, or the like is used. By the way, the above-mentioned P-ROM (EPRO)
M) and D-RAM (dynamic RAM)
2. Description of the Related Art In an apparatus having a process of forming first and second polysilicon films in a manufacturing process of a semiconductor integrated circuit device, a structure in which a first conductive film formed first is formed as a fuse is employed. For example, in the case of a D-RAM, the first
A capacitor electrode is formed of a polysilicon film, and a gate electrode is formed of a second polysilicon film. At the same time as forming this capacitor electrode, a first electrode is formed on a field insulating film or the like.
The fuse is formed by patterning the polysilicon film. At the time of blowing, the upper portion of the fuse has an opening structure from which a passivation film and an oxide film have been removed (Japanese Patent Application No. 58-172990). However, when the present inventor studied a semiconductor integrated circuit device having this fuse, it was found that the following problems would occur. That is, if a fuse is formed from the first polysilicon film, the fuse will experience each thermal oxidation process on the surfaces of the first polysilicon film and the second polysilicon film. For this reason, it is conceivable that the size of the polysilicon crystal (particles) increases and oxidation proceeds along the grain boundaries of the crystal. The oxidized crystal grain boundaries are etched when etching the oxide film at the upper opening of the fuse. In other words, as the crystal grain size increases, the sum of the crystal grain boundaries from the film surface to the bottom surface becomes short, and oxidation and etching easily proceed. When such crystal grain boundaries cross the fuse, the fuse is disconnected (or disconnected). High resistance state). The disconnection (or high resistance) of the fuse makes it difficult to blow the fuse, and changes in the fuse resistance value due to mechanical force or aging during package encapsulation, and the occurrence of defects also cause a decrease in reliability. As a problem in the manufacturing process, the surface of the fuse is thickly oxidized in the above-described oxidation of the first polysilicon film (formation of an interlayer insulating film with the second polysilicon film), and this oxide film is removed. The later completed dimensions of the fuse have a large dimensional variation from the mask and a large variation, resulting in poor controllability. Further, in order to form the opening structure above the fuse, a large number of patterning masks for removing openings such as a thermal oxide film, a second polysilicon film, a PSG, and a final passivation film are required. On the other hand, the etching of the opening causes the thermal oxide film under the fuse to be etched and eroded, thereby lowering the mechanical strength of the fuse. An object of the present invention is to reduce the resistance of the fuse to facilitate the blowing of the fuse, while eliminating the disconnection (or high resistance) of the fuse, which is a problem in the above-described process and structure, thereby improving the yield and the yield. It is an object of the present invention to provide a method of manufacturing a semiconductor integrated circuit device which has improved reliability, and further has improved controllability of fuse dimensions, reduced mask steps, improved mechanical strength of fuses, and the like. The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings. Means for Solving the Problems The following is a brief description of an outline of typical inventions disclosed in the present application. That is, a second and subsequent polysilicon films are formed on at least a field insulating film, a first polysilicon film, and a semiconductor substrate having an insulating film formed on the first polysilicon film. A metal film is deposited on the insulating film including the insulating film, and the metal film is patterned and etched to form a fuse. Further, a fuse is formed with a metal wiring layer of Mo, W, or the like. According to the above-described means, since the fuse is formed using a pure metal film, the resistance value is small, the reliability is high, the controllability of the fuse size is improved, and the mask process is reduced. Can be. FIG. 1 shows a manufacturing process diagram of an embodiment of a dynamic RAM (hereinafter simply abbreviated as D-RAM) to which the present invention is applied. In FIG. 1, a field insulating film 2 and a gate insulating film 3 are formed on a main surface of a P-type single-crystal silicon substrate 1 by a conventional method as shown in FIG. Then, a first polysilicon film 4 is deposited on the entire surface by a CVD method or the like, and is etched into a predetermined pattern to form a capacitor electrode 5.
To form This capacitor electrode 5 is subjected to a thermal oxidation treatment to form a SiO 2 film 6 on the surface. Next, as shown in FIG. 1B, a second polysilicon film 7 is formed on the entire surface, and a silicide film 8 of MoSi 2 or the like is further deposited thereon and heat-treated to form a polycide structure. And Then, this is patterned to form a gate electrode 9 on the gate insulating film 3.
Then, a pure metal film 16 of Mo or the like is deposited on the field insulating film by a conventional method, and this is patterned to form the fuse 10. Alternatively, the second polysilicon film 7
In the same manner as described above, Mo is formed on an insulating film or the like formed on
Alternatively, the fuse 10 may be formed by depositing a metal film 16 or the like and patterning the same. Then, as shown in FIG. 1C, the source / drain regions 11, 11 are formed by a normal process such as ion implantation of an N-type impurity to form a D-RAM device (memory cell) M-CEL. And a PSG film 12 is deposited on the entire surface as an interlayer insulating film. Then, as shown in FIG. 1D, the PSG film 1
2, a contact hole is formed, an Al wiring 13 is formed, and a silicon oxide (PSG film and a SiO 2 film thereon) 14 is formed thereon as a passivation film. Finally, the PSG film 12 and the passivation film 14 on the fuse 10 are partially etched to form openings 15.
Is formed, a D-RAM having a fuse 10 structure as shown in FIG. 1E is completed. FIG. 2 schematically shows a plan configuration of the fuse 10, and FIG. 3 is a sectional view taken along line III-III of FIG.
Needless to say, the fuse 10 is connected to a redundant circuit (not shown). In the semiconductor integrated circuit device (D-RAM) configured as described above, since the fuse 10 is formed of a metal film, the fuse 10 is not affected by the thermal oxidation process of the polysilicon film, and is not affected by the polysilicon film. This eliminates disconnection and increase in resistance due to an increase in grain size as in the case of using a silicon film, and improves the yield and reliability of fuses. Can be. The effect described above is further promoted by the property of high mechanical strength and the property of low resistance. Also, there is no variation in fuse size due to surface oxidation as in the case of a polysilicon film, and the controllability can be improved. Further, diffusion of heat generated when the fuse 10 is blown is prevented (the air is highly moisturized when the fuse 10 is open; heat generated by heat conduction is diffused when a film is present) and the shape is easily changed. And opening 15 for complete cutting
During the formation of the first polysilicon film, the PSG film 12 and the passivation film 14 are simultaneously etched or sequentially etched. However, a conventional opening forming process in the first polysilicon film (an opening in the second polysilicon film, an opening in the interlayer insulating film, At least one etching step can be omitted as compared with the case of opening the passivation film). As a result, the photomask for etching and the mask step can be reduced, while the reduction in the etching step can prevent the field insulating film 2 from being invaded and the substrate 1 from being electrically affected. The fuse 10 can of course be blown by laser beam irradiation. The functions and effects obtained from the above embodiment are as follows. (1) Since the fuse is formed of a metal film, it is not affected by the thermal oxidation process of polysilicon or the like, and has a low resistance and a large mechanical strength. The effect of promoting heat generation and facilitating fusing can be obtained. (2) Since an interlayer insulating film or passivation is formed on the fuse and an opening is formed in the interlayer insulating film or passivation, the etching process can be reduced, and the mask process can be reduced and the semiconductor integrated circuit device can be easily manufactured. Is obtained. (3) Since the number of etching steps can be reduced, the influence of etching on the field insulating film as a base for forming the fuse is reduced, and the electric characteristics are stabilized while preventing the field insulating film from invading. The effect is obtained that the reliability of the fuse can be improved. (4) Since the oxidization of the fuse surface is zero or very small, the variation in the fuse size due to the oxidation is extremely small, and the pattern size becomes the fuse size as it is, so that a fuse having a size width matching the design value can be formed. The effect that fusing and the like can be easily performed is obtained. (5) Since the specific resistance of the fuse is small,
The effect that the fuse area can be formed small by the controllability of the pattern size is obtained. (6) Since the resistance value of the fuse is small,
The effect that the signal propagation delay time when used as a signal transmission path is shortened and the operation speed can be increased is obtained. (7) Since the melting point of the fuse becomes low,
The power at the time of fusing can be set low, and the effect of performing fusing without causing undesired damage to the substrate can be obtained. (8) In the manufacturing method in which the fuse is formed of a metal film, the effect is obtained that the fuse can be formed at the same time using the manufacturing process of the metal wiring layer as it is. Although the invention made by the inventor has been specifically described based on the embodiments, the invention of the present application is not limited to the above embodiments, and various modifications can be made without departing from the gist of the invention. Needless to say. For example, the metal used to form the fuse may be a high melting point metal such as W or Ta, in addition to Mo. The gate electrode of the MOSFET may be formed of a polysilicon film and a metal film by depositing the same metal such as Mo as the fuse on the second polysilicon film instead of the silicide film. In this way, a metal film and a fuse for forming the gate electrode of the MOSFET can be formed simultaneously. In the case where three or more polysilicon films are formed depending on the semiconductor process, a fuse made of a metal film may be formed on the insulating film formed on the final polysilicon film. Further, an interlayer insulating film SiO 2 may be used. Further, as the passivation film, a plasma SiN film or the like may be used. Alternatively, a structure may be employed in which a passivation film is applied after the fuse is cut to improve the reliability (improve the mechanical strength) of the fuse. In the above description, the invention made mainly by the present inventor is used as a background, and the application field of DR is
The case where the present invention is applied to a fuse for an AM redundant circuit has been described. However, the present invention is not limited to this.
The present invention can be applied to all methods for manufacturing a device having an OM and other redundant circuits. The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows. In other words, since the fuse is formed of a metal film, it is not affected by the thermal oxidation process of polysilicon or the like, and its low resistance and high mechanical strength improve reliability and promote heat generation by energization. Fusing can be easily performed. Since the interlayer insulating film and the passivation are formed on the fuse and the openings are formed in the interlayer insulating film and the passivation, the number of etching steps can be reduced, and the number of mask steps can be reduced, and the manufacture of the semiconductor integrated circuit device can be simplified. Since the number of etching steps can be reduced, the influence of etching on the field insulating film as a base for forming the fuse is reduced, the electric characteristics are stabilized by preventing the field insulating film from invading, and the reliability of the fuse is reduced. Performance can be improved. Since the oxidation of the fuse surface is zero or very small, the variation of the fuse size due to the oxidation is extremely small.
A fuse having a dimension width corresponding to a design value can be formed as a pattern dimension as a fuse dimension as it is, and fusing or the like can be easily performed. Since the specific resistance of the fuse is small, the area of the fuse can be reduced due to the controllability of the pattern size. Since the resistance value of the fuse is small, the signal propagation delay time when used as a signal transmission path is shortened, and the operation can be speeded up. Since the melting point of the fuse is lowered, the power at the time of fusing can be set low, and fusing without causing undesired damage to the substrate can be performed. In a manufacturing method in which a fuse is formed of a metal film, a fuse can be formed at the same time using the manufacturing process of a metal wiring layer as it is.
【図面の簡単な説明】
【図１】本発明をＤ−ＲＡＭに適用した実施例の製造工
程図である。
【図２】この発明にかかるヒューズの一実施例を示す模
式的平面図である。
【図３】図３のIII −III 線断面図である。
【符号の説明】
１…Ｐ型単結晶シリコン基板、２…フィールド絶縁膜、
３…ゲート絶縁膜、４…第１ポリシリコン膜、５…キャ
パシタ電極、６…ＳｉＯ2 膜、７…第２ポリシリコン
膜、８…シリサイド膜、９…ゲート電極、１０…ヒュー
ズ、１１…ソース・ドレイン、１２…ＰＳＧ膜、１３…
Ａｌ配線、１４…酸化シリコン膜、１５…開口、１６…
金属膜。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a manufacturing process diagram of an embodiment in which the present invention is applied to a D-RAM. FIG. 2 is a schematic plan view showing one embodiment of a fuse according to the present invention. FIG. 3 is a sectional view taken along line III-III in FIG. 3; [Description of Signs] 1 ... P-type single crystal silicon substrate, 2 ... Field insulating film,
3 gate insulating film, 4 first polysilicon film, 5 capacitor electrode, 6 SiO 2 film, 7 second polysilicon film, 8 silicide film, 9 gate electrode, 10 fuse, 11 source・ Drain, 12 ... PSG film, 13 ...
Al wiring, 14 silicon oxide film, 15 opening, 16 ...
Metal film.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 哲郎 東京都小平市上水本町1450番地 株式会 社日立製作所デバイス開発センタ内 (72)発明者 尋木 正紀 東京都小平市上水本町1450番地 株式会 社日立製作所デバイス開発センタ内 (56)参考文献 特開 昭56−146268（ＪＰ，Ａ) 特開 昭57−72368（ＪＰ，Ａ) 特開 昭56−17060（ＪＰ，Ａ) ────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Tetsuro Matsumoto 1450 Josui Honcho, Kodaira City, Tokyo Stock Association Hitachi, Ltd. Device Development Center (72) Inventor Masaki Hiroki 1450 Josui Honcho, Kodaira City, Tokyo Stock Association Hitachi, Ltd. Device Development Center (56) References JP-A-56-146268 (JP, A) JP-A-57-72368 (JP, A) JP-A-56-17060 (JP, A)
Claims (1)
目ポリシリコン膜及び該第１層目ポリシリコン膜上に絶
縁膜を順次形成する工程、 （２）上記フィールド絶縁膜を含む絶縁膜上にポリシリ
コン膜とそのポリシリコン膜上に高融点シリサイドが積
層されたポリサイド構造膜あるいは金属膜を被着させる
工程、 （３）上記ポリサイド構造膜あるいは金属膜をパターン
エッチングしてヒューズを形成する工程、 （４）上記ヒューズ上に保護絶縁膜を形成する工程、 （５）上記ヒューズ上に位置した保護絶縁膜を部分的に
エッチする工程、 （６）しかる後に上記ヒューズを必要に応じて溶断する
工程を含むことを特徴とする半導体集積回路装置の製造
方法。 ２．上記（３）のパターンエッチングにおいて、ゲート
絶縁膜上に形成されたものを含む第２ポリシリコン膜及
び金属膜も残すようにすることにより、ＭＯＳＦＥＴの
ゲート電極又は一部の配線が上記ヒューズとともに同時
に形成されるものであることを特徴とする特許請求の範
囲第１項記載の半導体集積回路装置の製造方法。(57) [Claims] (1) a step of sequentially form forming an insulating film on a semiconductor substrate main surface field insulating film and the first layer polysilicon film and said first layer polysilicon film, an insulating film containing (2) the field insulating film Poly on top
High melting point silicide is deposited on the polysilicon film and the polysilicon film.
Step of depositing a layer has been polycide structure film or a metal film, (3) forming a fuse with the polycide structure film or a metal film pattern etched, forming a protective insulating film on (4) the fuse (5) a method of partially etching a protective insulating film located on the fuse, and (6) a step of fusing the fuse if necessary after that, a method of manufacturing a semiconductor integrated circuit device. . 2. In the pattern etching of (3), the second polysilicon film including the one formed on the gate insulating film and the metal film are also left so that the gate electrode of the MOSFET or a part of the wiring is simultaneously formed with the fuse. 2. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein said method is formed.
Priority Applications (1)
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|---|---|---|---|
| JP6027437A JP2719751B2 (en) | 1994-01-31 | 1994-01-31 | Method for manufacturing semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6027437A JP2719751B2 (en) | 1994-01-31 | 1994-01-31 | Method for manufacturing semiconductor integrated circuit device |
Related Parent Applications (1)
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|---|---|---|---|
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|---|---|
| JPH07130860A JPH07130860A (en) | 1995-05-19 |
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Family Cites Families (3)
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-
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- 1994-01-31 JP JP6027437A patent/JP2719751B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07130860A (en) | 1995-05-19 |
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