JPH0352254A - Mos type semiconductor device and manufacture thereof - Google Patents
Mos type semiconductor device and manufacture thereofInfo
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Abstract
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は不良救済用の冗長機能を有するMOS型半導
体装置に関し、製造後に切断することで冗長機能を使用
可能にするための制御信号が発生されるように構成され
たヒューズ素子を含むMOS型半導体装置およびその製
造方法に関する。[Detailed Description of the Invention] [Purpose of the Invention] (Field of Industrial Application) This invention relates to a MOS type semiconductor device having a redundant function for relieving defects, and a method for making the redundant function usable by disconnecting it after manufacturing. The present invention relates to a MOS semiconductor device including a fuse element configured to generate a control signal, and a method for manufacturing the same.
(従来の技術)
半導体装置には不良救済のために冗長機能が付加されて
いるものがあり、この冗長機能を構成する回路は一般に
リダンダンシー回路と称されている。例えば半導体メモ
リでは、不良メモリセルが発見された場合、良品のメモ
リセルと置換えができるリダンダンシー回路が内蔵され
ている。このようなりダンダンシー回路では、数行のり
ダンダンシー用のメモリセル配列がメモリマトリクス内
に設けられており、一般にヒューズと称される配線部分
をレーザービーム等を用いて切断することにより、不良
メモリセルを含むメモリセル配列をリダンダンシー用の
メモリセル配列と置き換えるための信号が生成され、不
良メモリセルの回路部分が救済されるようになっている
。(Prior Art) Some semiconductor devices are equipped with a redundant function for relieving defects, and a circuit that constitutes this redundant function is generally called a redundancy circuit. For example, a semiconductor memory has a built-in redundancy circuit that can replace a defective memory cell with a good memory cell if it is found. In such a dundancy circuit, a memory cell array for several rows of dundancy is provided in the memory matrix, and by cutting the wiring part generally called a fuse using a laser beam etc., it is possible to remove the defective memory. A signal is generated to replace the memory cell array including the cell with a redundancy memory cell array, and the circuit portion of the defective memory cell is repaired.
ここで、MOS型メモリにおける従来のりダンダンシ−
回路の製造方法を第4図の断面図により説明する。図に
おいて左側のAの領域がMOSFET形成領域、右側の
Bの領域がヒューズ形成領域を示す。Here, the conventional glue dundancy in MOS type memory
The method of manufacturing the circuit will be explained with reference to the cross-sectional view of FIG. In the figure, the region A on the left side is a MOSFET formation region, and the region B on the right side is a fuse formation region.
N型半導体基板3I上にP型の半導体層(P−ウエル)
32を形威し、素子分離絶縁膜33を形成する。P-type semiconductor layer (P-well) on N-type semiconductor substrate 3I
32 to form an element isolation insulating film 33.
次に、ゲート酸化膜34を形成後、MOSFETのゲー
ト電極を多結晶シリコン35により形或するが、それと
同時にリダンダンンシ−回路のヒューズとして用いる多
結晶シリコン35もヒューズ形成領域Bに堆積される。Next, after forming the gate oxide film 34, the gate electrode of the MOSFET is formed of polycrystalline silicon 35, and at the same time, the polycrystalline silicon 35 used as the fuse of the redundancy circuit is also deposited in the fuse forming region B.
次に、層間絶縁膜36及び37を堆積した後、コンタク
トホール38を異方性エッチングにより開口し、全面に
配線材料をスバツタ堆積し、これをバターニングして配
線39を形成する。Next, after interlayer insulating films 36 and 37 are deposited, a contact hole 38 is opened by anisotropic etching, a wiring material is sputter deposited on the entire surface, and this is patterned to form a wiring 39.
その後、レーザービーム照射用の窓40を異方性エッチ
ングにより開口し、前面に絶縁膜41を堆積する。Thereafter, a window 40 for laser beam irradiation is opened by anisotropic etching, and an insulating film 41 is deposited on the front surface.
このように、リダンダンシ−回路のヒューズは、一般に
MOSFET形成工程におけるゲート電極配線と同一工
程で形成される。そして、最近ではこのゲート電極配線
は低抵抗化対策により、高融点金属ケイ化層(高融点金
属シリサイド)と多結晶シリコンによる多層構造、いわ
ゆるポリサイド構造配線が用いられることが多くなって
いる。In this way, the fuse of the redundancy circuit is generally formed in the same process as the gate electrode wiring in the MOSFET formation process. Recently, as a measure to reduce resistance, a multilayer structure made of a high melting point metal silicide layer and polycrystalline silicon, ie, a so-called polycide structure wiring, has been increasingly used for this gate electrode wiring.
そこで、リダンダンシー回路のヒューズも当然ポリサイ
ド構造配線が用いられることになる。しかしながら、ヒ
ューズにポリサイド構造配線を用いると、多結晶シリコ
ンのみの場合より不良救済の成功率が低下するという問
題がある。その理由は高融点金属シリサイド層が多結晶
シリコンに比べてレーザービーム・エネルギーを反射し
易く、ヒューズが容易に溶解しなくなるからである。Therefore, polycide structure wiring is naturally used for fuses in redundancy circuits. However, when a polycide structure wiring is used for a fuse, there is a problem that the success rate of defect relief is lower than when using only polycrystalline silicon. The reason for this is that the high melting point metal silicide layer reflects laser beam energy more easily than polycrystalline silicon, making the fuse less likely to melt.
(発明が解決しようとする課題)
このように従来では、ヒューズにポリサイド構造配線を
用いると、レーザービームによりこのヒューズを切断す
る場合、高融点金属シリサイド層が多結晶シリコンに比
べてレーザービーム・エネルギーを反射し易く、容易に
溶解しなくなるので、多結晶シリコンのみの場合より不
良救済の成功率が低下するという問題がある。(Problem to be Solved by the Invention) Conventionally, when polycide structure wiring is used for a fuse, when the fuse is cut by a laser beam, the high melting point metal silicide layer requires less laser beam energy than polycrystalline silicon. Since it easily reflects and does not dissolve easily, there is a problem that the success rate of defect relief is lower than in the case of only polycrystalline silicon.
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、MOSFETのゲート電極にポリサ
イド構造配線を用いた場合でも、不良救済率の低下しな
いリダンダンシー回路用のヒューズを有するMOS型半
導体装置及びその製造方法を提供することにある。This invention was made in consideration of the above circumstances, and its purpose is to provide a MOS having a fuse for a redundancy circuit in which the failure recovery rate does not decrease even when a polycide structure wiring is used for the gate electrode of the MOSFET. An object of the present invention is to provide a type semiconductor device and a method for manufacturing the same.
[発明の構成コ
(課題を解決するための手段)
この発明のMOS型半導体装置は、MOS型トランジス
タのゲート電極を多結晶シリコン層及び高融点金属シリ
サイド層の積層構造で構成し、前記ヒューズ素子が多結
晶シリコン層のみで構成される。[Structure of the Invention (Means for Solving the Problem) A MOS semiconductor device of the present invention has a gate electrode of a MOS transistor formed of a laminated structure of a polycrystalline silicon layer and a high melting point metal silicide layer, and the fuse element is composed of only a polycrystalline silicon layer.
不良救済用の冗長機能を有し、この冗長磯能を使用する
際に切断されるヒューズ素子をM O S型トランジス
タと共に同一半導体基板上に構成するMOS型半導体装
置の製造方広において、半導体基板上に多結晶シリコン
層を堆積する工程と、前記多結晶シリコン層上に高融点
金属シリサイド層を堆積する工程と、前記多結晶シリコ
ン層及び高融点金属シリサイド層からなる積層構造をバ
ターニングしてMOS型トランジスタのゲート電極及び
ヒューズ素子を形或する工程と、前記ヒューズ素子を構
成する前記積層構造の高融点金属シリサイド層を除去す
る工程とから構成される。In a wide range of manufacturing methods for MOS type semiconductor devices, in which a fuse element that has a redundant function for relieving defects and is cut when this redundant function is used is configured on the same semiconductor substrate as a MOS type transistor, a semiconductor substrate is used. a step of depositing a polycrystalline silicon layer thereon, a step of depositing a refractory metal silicide layer on the polycrystalline silicon layer, and patterning the laminated structure consisting of the polycrystalline silicon layer and the refractory metal silicide layer. The method includes a step of forming a gate electrode and a fuse element of a MOS transistor, and a step of removing a high melting point metal silicide layer of the laminated structure constituting the fuse element.
(作 用)
この発明では半導体基板上にMOSFETを形成するた
めのゲート電極及びリダンダンシー回路ヒューズの部分
の配線材料として、多結晶シリコン層とこの多結晶シリ
コン層上に高融点金属シリサイドを堆積させる。その後
、層間絶縁膜を堆積して各配線のバターニングを行い、
次に、リダンダンシー回路ヒューズ部分のみを開口して
高融点金属シリサ・イド層のみを選択的にエッチングし
、多結晶シリコン層を最、L層に露出させる。これにり
、多結晶シリコン層のみからなるヒューズ用の配線層が
形成される。また、2層以上の高融点金属シリサイド層
が堆積される場合でも、ヒューズ用配線層上の高融点金
属シリサイド層は選択的にエッチング除去する。(Function) In the present invention, a polycrystalline silicon layer and a high melting point metal silicide are deposited on the polycrystalline silicon layer as a wiring material for the gate electrode and redundancy circuit fuse portions for forming a MOSFET on a semiconductor substrate. After that, an interlayer insulating film is deposited and each wiring is patterned.
Next, only the redundancy circuit fuse portion is opened and only the refractory metal silicide layer is selectively etched to expose the polycrystalline silicon layer to the L layer. As a result, a wiring layer for a fuse made of only a polycrystalline silicon layer is formed. Further, even when two or more high melting point metal silicide layers are deposited, the high melting point metal silicide layer on the fuse wiring layer is selectively etched away.
(実施例)
以下、図面を参照してこの発明を実施例により説明する
。(Examples) Hereinafter, the present invention will be explained by examples with reference to the drawings.
第1図(a)ないし(d)はこの発明をリダンダンシー
回路を含むMOS型メモリの製造方法に実施した場合の
製造工程を順次示す断面図である。FIGS. 1(a) to 1(d) are cross-sectional views sequentially showing the manufacturing steps when the present invention is applied to a method of manufacturing a MOS type memory including a redundancy circuit.
図において、左側の領域AがMOSFET形成領域、右
側の領域Bがヒューズ形成領域を示す。In the figure, region A on the left side is a MOSFET formation region, and region B on the right side is a fuse formation region.
まず、第1図(a)に示すようにN型(面方位100)
の半導体基板11上にP型の半導体層(P一ウエル)
12を形成した後、例えばLOCOS法により、素子分
離絶縁膜13を形成する。次に、MOSFETを形成す
るためにゲート酸化膜14を200人程度形成した後、
MOSFETのゲート電極及びリダンダンンシー回路の
ヒューズとして用いる多結晶シリコン層15を2 0
0 0人程度堆積し、続いて高融点金属シリサイド層1
8(例えばモリブデンシリサイド( MoS tX(
t: e L X>21) )を2000λ程度堆積し
た後、多結晶シリコン層l5、高融点金属シリサイド層
16を所定の形状にパターニングする。First, as shown in Figure 1(a), N type (plane orientation 100)
A P-type semiconductor layer (P-well) is formed on the semiconductor substrate 11 of
After forming 12, an element isolation insulating film 13 is formed by, for example, the LOCOS method. Next, after about 200 people formed a gate oxide film 14 to form a MOSFET,
A polycrystalline silicon layer 15 used as a gate electrode of a MOSFET and a fuse of a redundancy circuit is made of 20
00 layers are deposited, followed by high melting point metal silicide layer 1.
8 (e.g. molybdenum silicide (MoS tX)
After depositing approximately 2000λ of t: e L
次に、第1図(b)に示すようにMOSFETのソース
・ドレイン領域17をイオン注入により形成する。その
後、フォトレジスト18を塗布し、露光技術を用いてこ
のフォトレジスト18に対しヒューズ側の領域Bのみ選
択的に開口領域I9を形成する。Next, as shown in FIG. 1(b), source/drain regions 17 of the MOSFET are formed by ion implantation. Thereafter, a photoresist 18 is applied, and an opening region I9 is selectively formed in the photoresist 18 only in the region B on the fuse side using an exposure technique.
次に、第1図(C)に示すようにフッ化アンモニウム(
NH4F)溶液に1分間程度浸漬することにより、レジ
スト18の開口領域19が露出しているヒューズとして
の高融点金属シリサイド層16のみをエッチング除去す
る。Next, ammonium fluoride (
By immersing it in a (NH4F) solution for about 1 minute, only the high melting point metal silicide layer 16, which serves as a fuse, and where the opening region 19 of the resist 18 is exposed is etched away.
次に、第1図(d)に示すようにレジスト18をアルコ
ール等で取り除いた後、層間絶縁膜20及び21を全面
に堆積し、続いて、上記ソース・ドレイン領域l7に通
じるコンタクトホール22を異方性エッチングにより開
口し、全面にAI−Cu−St合金配線材料をスバッタ
堆積し、これをパターニングしてソース・ドレイン用の
配線23を形成する。Next, as shown in FIG. 1(d), after removing the resist 18 with alcohol or the like, interlayer insulating films 20 and 21 are deposited on the entire surface, and then a contact hole 22 leading to the source/drain region l7 is formed. Openings are made by anisotropic etching, and an AI-Cu-St alloy wiring material is deposited over the entire surface by spatter, and this is patterned to form source/drain wirings 23.
その後、層間絶縁膜20、2lに対し異方性エッチング
によりレーザービーム照射用の窓24を開口し、全面に
絶縁膜25を堆積する。Thereafter, a window 24 for laser beam irradiation is opened in the interlayer insulating films 20 and 2l by anisotropic etching, and an insulating film 25 is deposited on the entire surface.
上記実施例方法によれば、ヒューズ形成領域B側では高
融点金属シリサイド層のみが選択的に除去され、リダン
ダンンシー回路のヒューズは、多結晶シリコンのみで構
成され、レーザービーム・エネルギーを吸収しやすい構
造にできる。よって、MOSFETのゲート電極は低抵
抗化したままで容易に切断しやすいヒューズを形成する
ことができる。According to the above embodiment method, only the refractory metal silicide layer is selectively removed on the fuse forming region B side, and the fuse of the redundancy circuit is composed only of polycrystalline silicon and absorbs laser beam energy. It can be easily structured. Therefore, it is possible to form a fuse that is easy to cut while maintaining a low resistance of the gate electrode of the MOSFET.
また、ヒューズ形成領域B側で高融点金属シリサイド層
のみを選択的に除去する方法は、上記実施例方法に限ら
ず種々の方法が考えられる。例えば前記実施例ではフッ
化アンモニウム(NH4F)溶液を使用して高融点金属
シリサイド層l6のみをエッチング除去するようにして
いたが、異方性エッチング技術を用いて露出している高
融点金属シリサイド層l6をエッチング除去するように
してもよい。Further, the method of selectively removing only the refractory metal silicide layer on the fuse forming region B side is not limited to the method of the above embodiment, but various methods can be considered. For example, in the above embodiment, only the high melting point metal silicide layer l6 was etched away using an ammonium fluoride (NH4F) solution, but the exposed high melting point metal silicide layer l6 was removed using an anisotropic etching technique. 16 may be removed by etching.
また、第2図(a)及び(b)の変形例に示すように、
前記第1図の実施例によってMOSFETを形成した後
、全面に層間絶縁膜20をCVD (化学的気相成長)
法により2000A程度堆積後、ヒューズ形成領域Bの
高融点金属シリサイド層16のみを異方性エッチング技
術を用いて選択的に除去するようにしてもよい。その後
は第1図の実施例の方法と同様に層間絶縁膜2lを全面
に堆積し、コンタクトホール22を異方性エッチングに
より開口し、全面にAI−Cu−Si合金配線材料をス
バッタ堆積し、これをバターニングして配線23を形成
する。その後、層間絶縁膜20、2lに対し異方性エッ
チングによりレーザービーム照射用の窓24を開口し、
全面に絶縁膜25を堆積する。Moreover, as shown in the modified example of FIGS. 2(a) and (b),
After forming the MOSFET according to the embodiment shown in FIG. 1, an interlayer insulating film 20 is formed on the entire surface by CVD (chemical vapor deposition).
After about 2000 Å is deposited by the method, only the high melting point metal silicide layer 16 in the fuse forming region B may be selectively removed using an anisotropic etching technique. Thereafter, an interlayer insulating film 2l is deposited on the entire surface in the same manner as in the embodiment shown in FIG. This is patterned to form wiring 23. After that, a window 24 for laser beam irradiation is opened in the interlayer insulating films 20 and 2l by anisotropic etching,
An insulating film 25 is deposited over the entire surface.
第3図(a)及び(b)は他の実施例方法を示すもので
あり、この発明を二重ポリサイドゲート構造のMOS型
メモリの製造方法に実施した場合の製造工程を順次示す
断面図である。図において、左側の領域AがMOSFE
T形成領域、右側の領域Bがヒューズ形成領域を示す。FIGS. 3(a) and 3(b) show another example method, and are cross-sectional views sequentially showing the manufacturing steps when the present invention is applied to a method for manufacturing a MOS type memory with a double polycide gate structure. It is. In the figure, area A on the left is a MOSFE
Region B on the right side of the T formation region shows the fuse formation region.
まず、前記第1図の実施例方法と同様にMOSFETゲ
ート電極及びリダンダンンシ−回路のヒューズとして用
いる第1層目の多結晶シリコン15−1及びモリブデン
シリサイド1B−1を順次堆積し、その後、ヒューズ形
成領域Bにおいて露出している高融点金属シリサイド層
10−1のみを選択的にエッチング除去する。その後、
さらに第2層目の多結晶シリコンl5−2及びモリブデ
ンシリサイド1ト2を順次堆積する。この後、前記と同
様の方法により、ヒューズ形成領域B側の高融点金属シ
リサイド層1B−2のみを選択的にエッチング除去する
(第3図(a))。First, the first layer of polycrystalline silicon 15-1 and molybdenum silicide 1B-1 used as the MOSFET gate electrode and the fuse of the redundancy circuit are sequentially deposited in the same manner as in the embodiment method shown in FIG. 1, and then the fuse is formed. Only the high melting point metal silicide layer 10-1 exposed in region B is selectively etched away. after that,
Furthermore, a second layer of polycrystalline silicon 15-2 and molybdenum silicide 1-2 are sequentially deposited. Thereafter, only the high melting point metal silicide layer 1B-2 on the fuse forming region B side is selectively etched away by the same method as described above (FIG. 3(a)).
次に、層間絶縁膜20及び2lを全面に堆積し、コンタ
クトホール22を異方性エッチングにより開口し、全面
にAI−Cu−St合金配線材料をスパッタ堆積し、こ
れをパターニングして配線23を形成する。その後、層
間絶縁膜20、2lに対し異方性エッチングによりレー
ザービーム照射用の窓24を開口し、全面に絶縁膜25
を堆積する。(第3図(b))。Next, interlayer insulating films 20 and 2l are deposited on the entire surface, a contact hole 22 is opened by anisotropic etching, an AI-Cu-St alloy wiring material is sputter deposited on the entire surface, and this is patterned to form a wiring 23. Form. After that, a window 24 for laser beam irradiation is opened in the interlayer insulating films 20 and 2l by anisotropic etching, and the insulating film 25 is formed on the entire surface.
Deposit. (Figure 3(b)).
このようにしてヒューズ用形成領域B側で高融点金属シ
リサイド層のみを選択的に除去することができ、前記第
1図の実施例と同様にMOSFETのゲート電極は低抵
抗化したままで容易に切断しやすいヒューズを形戊する
ことができる。この結果、不良のセルの救済効率を高め
ることができる。In this way, only the high melting point metal silicide layer can be selectively removed on the side of the fuse formation region B, and as in the embodiment shown in FIG. A fuse that is easy to cut can be shaped. As a result, the efficiency of repairing defective cells can be increased.
[発明の効果]
以上説明したようにこの発明によれば、MOSFETの
ゲート電極にポリサイド構造配線を用いた場合でも、不
良救済率の低下しないリダンダンシー回路用のヒューズ
を有するMOS型半導体装置及びその製造方法が提供で
きる。[Effects of the Invention] As explained above, according to the present invention, there is provided a MOS semiconductor device having a fuse for a redundancy circuit in which the failure recovery rate does not decrease even when a polycide structure wiring is used for the gate electrode of a MOSFET, and its manufacture. method can be provided.
第1図(a)ないし(d)はこの発明の一実施例方法に
よるMOS型半導体装置の製造方法を工程順に示す断面
図、第2図(a)及び(b)は第1図の実施例方法の変
形例を工程順に示す断面図、第3図(a)及び(b)は
この発明の他の実施例方法による半導体装置の製造方法
を工程順に示す断面図、第4図は従来のりダンダンンシ
ー回路の製造方法を説明するための断面図である。
11・・・N型半導体基板、12・・・Pウエル領,域
、13・・・素子分離絶縁膜、l4・・・ゲート酸化膜
、15−1. 15−2・・・多結晶シリコン、1B−
1. 18−2・・・高融点金属シリサイド、17・・
・ソース●ドレイン領域、l8・・・フォトレジスト、
19・・・開口領域、20. 21・・・層間絶縁膜、
22・・・コンタクト、23・・・配線、24・・・切
断レーザー用の窓、25・・・絶縁膜。1(a) to 1(d) are cross-sectional views showing the manufacturing method of a MOS type semiconductor device in order of steps according to an embodiment of the present invention, and FIGS. 2(a) and 2(b) are sectional views showing the embodiment of FIG. 1. 3(a) and 3(b) are cross-sectional views showing a method for manufacturing a semiconductor device according to another embodiment of the present invention in the order of steps; FIG. FIG. 3 is a cross-sectional view for explaining a method of manufacturing a sequence circuit. DESCRIPTION OF SYMBOLS 11... N type semiconductor substrate, 12... P well region, area|region, 13... Element isolation insulating film, l4... Gate oxide film, 15-1. 15-2... Polycrystalline silicon, 1B-
1. 18-2...High melting point metal silicide, 17...
・Source●Drain region, l8...photoresist,
19...opening area, 20. 21... interlayer insulating film,
22...Contact, 23...Wiring, 24...Window for cutting laser, 25...Insulating film.
Claims (2)
用する際に切断されるヒューズ素子をMOS型トランジ
スタと共に同一半導体基板上に構成するMOS型半導体
装置において、 前記MOS型トランジスタのゲート電極を多結晶シリコ
ン層及び高融点金属シリサイド層の積層構造で構成し、 前記ヒューズ素子を多結晶シリコン層のみで構成するこ
と を特徴とする半導体装置。(1) In a MOS semiconductor device that has a redundant function for relieving defects, and in which a fuse element that is cut when the redundant function is used is configured on the same semiconductor substrate as a MOS transistor, the gate of the MOS transistor 1. A semiconductor device, wherein the electrode has a laminated structure of a polycrystalline silicon layer and a refractory metal silicide layer, and the fuse element has a polycrystalline silicon layer only.
用する際に切断されるヒューズ素子をMOS型トランジ
スタと共に同一半導体基板上に構成するMOS型半導体
装置の製造方法において、半導体基板上に多結晶シリコ
ン層を堆積する工程と、 前記多結晶シリコン層上に高融点金属シリサイド層を堆
積する工程と、 前記多結晶シリコン層及び高融点金属シリサイド層から
なる積層構造をパターニングしてMOS型トランジスタ
のゲート電極及びヒューズ素子を形成する工程と、 前記ヒューズ素子を構成する前記積層構造の高融点金属
シリサイド層を除去する工程と を具備したことを特徴とするMOS型半導体装置の製造
方法。(2) In a method for manufacturing a MOS semiconductor device, in which a fuse element that has a redundant function for relieving defects and is cut when the redundant function is used is configured on the same semiconductor substrate as a MOS transistor, a step of depositing a polycrystalline silicon layer on the polycrystalline silicon layer, a step of depositing a high melting point metal silicide layer on the polycrystalline silicon layer, and patterning the laminated structure consisting of the polycrystalline silicon layer and the high melting point metal silicide layer to form a MOS type. A method for manufacturing a MOS type semiconductor device, comprising: forming a gate electrode of a transistor and a fuse element; and removing a high melting point metal silicide layer of the laminated structure constituting the fuse element.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18830189A JPH0352254A (en) | 1989-07-20 | 1989-07-20 | Mos type semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP18830189A JPH0352254A (en) | 1989-07-20 | 1989-07-20 | Mos type semiconductor device and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0352254A true JPH0352254A (en) | 1991-03-06 |
Family
ID=16221219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP18830189A Pending JPH0352254A (en) | 1989-07-20 | 1989-07-20 | Mos type semiconductor device and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0352254A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000150655A (en) * | 1998-11-05 | 2000-05-30 | Siemens Ag | Fuse structure and production thereof |
KR100718614B1 (en) * | 2003-10-24 | 2007-05-16 | 야마하 가부시키가이샤 | Semiconductor device with capacitor and fuse and its manufacturing method |
KR100798803B1 (en) * | 2006-07-10 | 2008-01-29 | 주식회사 하이닉스반도체 | Fuse in semiconductor device and method for forming the same |
US7425472B2 (en) | 2002-08-23 | 2008-09-16 | Micron Technology, Inc. | Semiconductor fuses and semiconductor devices containing the same |
KR100876832B1 (en) * | 2007-06-29 | 2009-01-07 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
-
1989
- 1989-07-20 JP JP18830189A patent/JPH0352254A/en active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000150655A (en) * | 1998-11-05 | 2000-05-30 | Siemens Ag | Fuse structure and production thereof |
US7425472B2 (en) | 2002-08-23 | 2008-09-16 | Micron Technology, Inc. | Semiconductor fuses and semiconductor devices containing the same |
KR100718614B1 (en) * | 2003-10-24 | 2007-05-16 | 야마하 가부시키가이샤 | Semiconductor device with capacitor and fuse and its manufacturing method |
US7781280B2 (en) | 2003-10-24 | 2010-08-24 | Yamaha Corporation | Semiconductor device with capacitor and fuse and its manufacture method |
US7838358B2 (en) | 2003-10-24 | 2010-11-23 | Yamaha Corporation | Semiconductor device with capacitor and fuse and its manufacture method |
US8164120B2 (en) | 2003-10-24 | 2012-04-24 | Yamaha Corporation | Semiconductor device with capacitor and fuse and its manufacture |
KR100798803B1 (en) * | 2006-07-10 | 2008-01-29 | 주식회사 하이닉스반도체 | Fuse in semiconductor device and method for forming the same |
KR100876832B1 (en) * | 2007-06-29 | 2009-01-07 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
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