JP3612858B2 - 昇圧回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、たとえば、メモリ装置に昇圧電圧を供給する昇圧回路に関するものである。
【0002】
【従来の技術】
従来、キャパシタをメモリセルに用いた半導体記憶装置、たとえば、DRAMにおいては、メモリアクセス時に、メモリセルからビット線あるいはビット線からメモリセルに無駄なく電荷を転送するために、メモリセルとビット線とを接続するアクセストランジスタのゲート電極に電源電圧VCCより少くなくともアクセストランジスタのしきい値電圧Vth分高く設定された電圧、いわゆる電源電圧VCC+αの電圧がアクセストランジスタのゲート電極が接続されたワード線に印加される。
【0003】
これは、メモリセルとビット線とを接続するアクセストランジスタがレイアウト的、能力的にnチャネルMOSトランジスタ(以下nMOSトランジスタという)により構成されることが多く、メモリセルからビット線あるいはビット線からメモリセルへの電荷を転送する場合にnMOSトランジスタのソース拡散層とドレイン拡散層間の電圧降下を避けるためであり、昇圧電圧が電源電圧VCCに対して十分高く設定されていれば、この電圧降下による影響を回避できるからである。
【0004】
【発明が解決しようとする課題】
ところで、近年プロセスの微細化加工技術の進歩に伴い、アクセストランジスタのゲート絶縁膜の薄膜化が進み、これによりアクセストランジスタの耐圧レベルが低下し、ゲート絶縁膜に過度なストレスがかかり、トランジスタの信頼性上に好ましくない。特に電源電圧VCCを広範囲にわたって用いる場合には低電圧動作時の動作マージンを確保するため、昇圧レート(昇圧電圧と電源電圧との比)を高めに設定するが、高電圧動作時にアクセストランジスタのゲート絶縁膜に過度なストレスがかかるという相反する問題がある。
【0005】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、広範囲にわたって用いる電源電圧に対応でき、低電圧での動作マージンを確保でき、高電圧下においてトランジスタのゲート絶縁膜にかかるストレスを回避できる昇圧回路を提供することにある。
【0006】
【課題を解決するための手段】
上記目的を達成するため、本発明は、電源電圧を少なくとも二つ以上のレベルに昇圧可能で、昇圧制御信号の入力に応じて、複数の昇圧レベルの内一つのレベルの昇圧電圧を選択して昇圧対象に供給する電圧発生手段と、外部からの制御信号を受けて、上記電圧発生手段が選択すべき昇圧レベルを指示する上記昇圧制御信号を上記電圧発生手段に出力する制御手段とを有する。
【0008】
本発明によれば、制御手段により、外部からの制御信号に応じて昇圧レベルを指示する昇圧制御信号が発生され、電圧発生手段に出力される。電圧発生手段により、昇圧制御信号で指示されたレベルの昇圧電圧が発生され、昇圧回路の供給対象に出力される。
また、第2の制御信号に応じて、昇圧制御手段により昇圧回路の動作/停止状態が切り換えられる。動作状態に設定された場合、制御信号により設定されたレベルの昇圧電圧が発生され、停止状態に設定された場合に、電圧発生手段により電源電圧が出力される。
さらに、外部から第3の制御信号を受けて、タイミング制御手段により、電圧発生手段の昇圧動作のタイミングが制御される。
【0009】
この結果、外部からの制御信号に応じて昇圧回路の昇圧レートの切り換えができ、低電圧動作時に昇圧レートを高く設定することにより、動作マージンを確保でき、高電圧動作時に昇圧レートを低く設定し、または昇圧動作を停止させることにより、トランジスタのゲート絶縁膜にかかるストレスを軽減でき、広範囲にわたって用いられる電源電圧に対応できる。
【0010】
【発明の実施の形態】
第1実施形態
図1は本発明に係る昇圧回路の第1の実施形態を示す回路図である。
図1において、10はタイミング制御部、20は昇圧回路制御部、30は昇圧電圧発生部、40はメモリセルアレイ、TC は昇圧停止信号BTOF(第2の制御信号)の入力端子、TOUT は昇圧電圧VOUT の出力端子をそれぞれ示している。
【0011】
タイミング制御部10はチップ起動信号RASおよびアドレス信号ADRを受けて、所定の遅延時間を経過した後昇圧回路起動信号BTSTを発生し、昇圧回路制御部20に出力する。
【0012】
昇圧回路制御部20はタイミング制御部10からの昇圧回路起動信号BTSTおよび入力端子TC からの昇圧停止信号BTOFを受けて、これらの制御信号に応じて昇圧電圧発生部30に昇圧回路制御信号BCTLを出力する。
たとえば、入力端子TC からハイレベルの昇圧停止信号BTOFを受けたとき、昇圧回路制御部20はタイミング制御部10からの昇圧回路起動信号BTSTがハイレベルに保持されている間に、ハイレベル、たとえば、電源電圧VCCレベルの昇圧回路制御信号BCTLを発生し、昇圧電圧発生部30に出力する。一方、入力端子TC からローレベルの昇圧停止信号BTOFを受けたとき、昇圧回路制御部20は昇圧回路制御信号BCTLをローレベルに保持する。
【0013】
昇圧電圧発生部30は昇圧回路制御部20からの昇圧回路制御信号BCTLを受け、これに応じて昇圧動作を行い、昇圧電圧VOUT を発生し、メモリセルアレイ40に供給する。
昇圧回路制御部20からハイレベルの昇圧回路制御信号BCTLが入力されている間に、昇圧電圧発生部30は昇圧動作を行い、昇圧電圧VOUT を発生し、メモリセルアレイ40に供給する。一方、昇圧回路制御部20からローレベルに保持された昇圧回路制御信号BCTLを受けているとき、昇圧電圧発生部30は昇圧動作を停止させ、電源電圧VCCをメモリセルアレイ40に供給する。
【0014】
図2は図1に示す昇圧回路のタイミングチャートである。
以下、上述した回路構成における動作を図2のタイミングチャートを参照しながら説明する。
なお、図2(a)はタイミング制御部10のタイミングチャート、図2(b)は昇圧回路制御部20のタイミングチャートをそれぞれ示している。
【0015】
図2(a)に示すように、時間t0 においてチップ起動信号RASがアクティブ状態、たとえば、ローレベルに切り換わる。なお、チップ起動信号RASがアクティブ状態に切り換わる前にアドレス信号ADRが確定されたものとする。
【0016】
タイミング制御部10において、チップ起動信号RASが入力されてから、アドレス信号ADRによって選択されたメモリセルが確定されるために十分な時間を確保するため、チップ起動信号RASの立ち下がりエッジから所定の遅延時間TD を経過した後、所定の時間内にハイレベルに保持される昇圧回路起動信号BTSTが発生される。たとえば、図2(a)に示すように、チップ起動信号RASの立ち下がりエッジが現れる時間t0 から遅延時間TD を経過した後の時間t1 から時間TP 内にハイレベルに保持された昇圧回路起動信号BTSTが発生される。
【0017】
図2(b)に示すように、昇圧回路制御部20において、タイミング制御部10からの昇圧回路起動信号BTSTおよび入力端子TC から入力された昇圧停止信号BTOFを受けて、昇圧回路起動信号BTSTがハイレベルに保持されている間に、昇圧停止信号BTOFのレベルに応じて昇圧回路制御信号BCTLが発生される。
入力端子TC からハイレベルの昇圧停止信号BTOFを受けたとき、昇圧回路起動信号BTSTがハイレベルに保持されている間に、ハイレベル、たとえば、電源電圧VCCレベルの昇圧回路制御信号BCTLが発生される。入力端子TC からローレベルの昇圧停止信号BTOFを受けたとき、昇圧回路制御信号BCTLがローレベル、たとえば、接地電位GNDレベルに保持される。
【0018】
また、チップ起動信号RASがアクティブ状態になる前に、すなわち、チップ起動信号RASが立ち下がりエッジが現れる時間t0 の前に入力端子TC から昇圧停止信号BTOFが昇圧回路制御部20に入力される。
【0019】
昇圧電圧発生部30において、昇圧回路制御部20からの昇圧回路制御信号BCTLに応じて動作され、昇圧電圧VOUT が発生され、メモリセルアレイ40に供給される。
昇圧回路制御部20からハイレベルの昇圧回路制御信号BCTLが入力されている間に、昇圧電圧発生部30において、昇圧動作が行われ、昇圧電圧VOUT が発生され、出力端子TOUT に出力され、昇圧回路制御部20からローレベルの昇圧回路制御信号BCTLが入力されている間に、昇圧電圧発生部30においては、昇圧動作が停止し、電源電圧VCCが出力端子TOUT に出力される。
【0020】
たとえば、低電圧動作時に、入力端子TC にハイレベルの昇圧停止信号BTOFを入力することで、昇圧回路制御部20によりハイレベルの昇圧回路制御信号BCTLが発生され、これに応じて昇圧電圧発生部30により、電源電圧VCC+αの昇圧電圧VOUT が発生される。なお、ここでαはアクセストランジスタを構成するnMOSトランジスタのしきい値電圧Vth以上の電圧とする。これにより低電圧動作時の動作マージンが確保され、メモリセルとビット線との間の電荷転送効率を改善できる。
【0021】
また、高電圧動作時に、入力端子TC にローレベルの昇圧停止信号BTOFを入力することにより、昇圧電圧発生部30の昇圧動作を停止させ、電源電圧VCCを出力させる。これにより、高電圧動作時にアクセストランジスタのゲート絶縁膜にかかるストレスを軽減でき、メモリ装置の信頼性の向上と消費電力の低減を図れる。
【0022】
以上説明したように、本実施形態によれば、昇圧停止信号BTOFの入力端子TC に入力した信号のレベルを制御することにより、昇圧回路制御部20により発生される昇圧回路制御信号BCTLのレベルを調整し、これに応じて昇圧電圧発生部30の昇圧電圧VOUT のレベルを制御する。たとえば、低電圧動作時に、ハイレベルの昇圧停止信号BTOFを入力し、昇圧電圧発生部30を動作させて昇圧電圧VOUT を出力させ、低電圧動作時の動作マージンを確保でき、高電圧動作時にローレベルの昇圧停止信号BTOFを入力し、昇圧電圧発生部30の昇圧動作を停止させて電源電圧VCCを出力させ、高電圧動作時におけるアクセストランジスタのゲート絶縁膜にかかるストレスを低減でき、回路の消費電力の低減を図れる。
【0023】
第2実施形態
図3は本発明に係る昇圧回路の第2の実施形態を示す回路図であり、昇圧回路の具体的な構成例を示す図である。
図3において、TRAS はチップ起動信号RAS(第3の制御信号)の入力端子、TA0,TA1,…,TANはアドレス信号ADS0 ,ADS1 ,…,ADSN の入力端子、TS は電圧制御信号VOLT(制御信号)の入力端子、TC は昇圧停止信号BTOF(第2の制御信号)の入力端子、ADRBUF0 ,ADRBUF1 ,…,ADRBUFN はアドレスバッファ、10はタイミング制御部、20は昇圧回路制御部、30は昇圧電圧発生部、40はメモリセルアレイ、50,60はアドレスデコーダをそれぞれ示している。
【0024】
図示のように、チップ起動信号RASの入力端子TRAS はアドレスバッファADRBUF0 ,ADRBUF1 ,…,ADRBUFN およびタイミング制御部10に接続され、チップ起動信号RASがアクティブ状態、たとえば、ローレベルに保持されたとき、アドレスバッファADRBUF0 ,ADRBUF1 ,…,ADRBUFN が導通状態に設定され、アドレス信号の入力端子TA0,TA1,…,TANに入力されたアドレス信号ADS0 ,ADS1 ,…,ADSN がアドレスバッファADRBUF0 ,ADRBUF1 ,…,ADRBUFN を介してアドレスデコーダ50に入力され、アドレス信号ADRが発生される。
【0025】
タイミング制御部10はアドレス信号ADRおよびチップ起動信号RASに応じて動作し、チップ起動信号RASの立ち下がりエッジから所定の遅延時間を経過した後、昇圧回路起動信号BTSTを発生し、昇圧回路制御部20に出力する。
【0026】
昇圧回路制御部20はタイミング制御部10からの昇圧回路起動信号BTSTおよび入力端子TS から入力された電圧制御信号VOLTを受けて、昇圧電圧発生部30に昇圧回路制御信号BCTLを出力する。
図3に示すように、タイミング制御部10はノアゲートNRGT、遅延回路DLY1 ,DLY2 、ナンドゲートNGTおよびインバータINV01,INV02により構成されている。
ノアゲートNRGTの入力側にアドレスデコーダ50からのアドレス信号ADRが入力され、ノアゲートNRGTの出力信号が遅延回路DLY1 を介してナンドゲートNGTに入力される。インバータINV01の入力端子にチップ起動信号RASが入力され、インバータINV01の出力信号が遅延回路DLY2 を介してナンドゲートNGTに入力される。ナンドゲートNGTの出力信号がインバータINV02に入力され、インバータINV02の出力信号が昇圧回路起動信号BTSTとして、昇圧回路制御部20に出力される。
【0027】
また、図示していないが、タイミング制御部10には入力端子TC から入力された昇圧停止信号BTOFを受けたとき、昇圧回路起動信号BTSTの出力レベルをローレベル、たとえば、接地電位GNDに保持する制御回路を備えている。
【0028】
昇圧電圧発生部30は昇圧回路制御部20からの昇圧回路制御信号BCTLを受け、昇圧動作を行い、昇圧電圧VOUT を発生してアドレスデコーダ60に供給する。
【0029】
アドレスデコーダ60はアドレスデコーダ50からのアドレス信号ADRに応じて、アドレス信号ADRによって指定されたメモリセルが接続されたワード線WLn に昇圧電圧発生部30からの昇圧電圧VOUT を印加し、メモリセルアレイ40からアドレス信号ADRに応じてメモリセルを選択する。
【0030】
上述したように、本第2の実施形態においては、電圧制御信号VOLTの入力端子TS に入力された電圧制御信号VOLTのレベルに応じて、昇圧回路制御部20によりタイミング制御部10で発生された昇圧回路起動信号BTSTがハイレベルに保持されている間に昇圧回路制御信号BCTLが発生され、昇圧電圧発生部30に入力される。昇圧電圧発生部30は昇圧回路制御部20からの昇圧回路制御信号BCTLに応じたレベルの昇圧電圧VOUT を発生し、アドレスデコーダ60に供給する。
【0031】
図4は昇圧回路制御部20および昇圧電圧発生部30の具体的な構成例を示す回路図である。
図示のように、昇圧回路制御部20はインバータINV1 ,INV2 ,INV3 およびナンドゲートNGT1 ,NGT2 によって構成され、昇圧電圧発生部30はインバータINV10,INV11、pMOSトランジスタPT1 、PT2 および昇圧用キャパシタC1 ,C2 によって構成されている。
なお、インバータINV1 ,INV2 ,INV3 およびナンドゲートNGT1 ,NGT2 は電源電圧VCCを動作電圧とし、インバータINV10,INV11は昇圧電圧発生部30からの昇圧電圧VOUT を動作電圧として受ける。
【0032】
昇圧回路制御部20において、入力端子TINはインバータINV1 の入力端子、ナンドゲートNGT1 ,NGT2 の入力端子にそれぞれ接続されている。
入力端子TINにはタイミング制御部10からの昇圧回路起動信号BTSTが入力され、入力端子TS には電圧制御信号VOLTが入力される。
ナンドゲートNGT1 の一方の入力端子が入力端子TINに接続され、他方の入力端子がインバータINV2 の出力端子に接続されている。インバータINV2 の入力端子が電圧制御信号VOLTの入力端子TS に接続されている。
【0033】
ナンドゲートNGT2 の一方の入力端子が昇圧回路起動信号BTSTの入力端子TINに接続され、他方の入力端子が電圧制御信号VOLTの入力端子TS に接続されている。ナンドゲートNGT2 の出力端子がインバータINV3 を介して昇圧電圧発生部30のキャパシタC2 の電極に接続されている。
【0034】
昇圧電圧発生部30において、pMOSトランジスタPT1 のドレイン拡散層が電源電圧VCCの供給線に接続され、ソース拡散層が昇圧電圧VOUT の出力端子TOUT に接続されている。
pMOSトランジスタPT2 のソース拡散層が昇圧電圧VOUT の出力端子TOUT に接続され、ドレイン拡散層がキャパシタC2 の電極に接続されている。
また、pMOSトランジスタPT1 ,PT2 のゲート電極がそれぞれインバータINV10,INV11の出力端子に接続されている。
インバータINV10の入力端子が昇圧回路制御部20のインバータINV1 の出力端子に接続され、インバータINV11の入力端子が昇圧回路制御部20のナンドゲートNGT1 の出力端子に接続されている。
【0035】
キャパシタC1 の一方の電極が昇圧回路起動信号BTSTの入力端子TINに接続され、他方の電極が昇圧電圧VOUT の出力端子TOUT に接続されている。
キャパシタC2 の一方の電極がインバータINV3 の出力端子に接続され、他方の電極がpMOSトランジスタPT2 のドレイン拡散層に接続されている。
【0036】
キャパシタC1 がブーストキャパシタ、キャパシタC2 はサブブーストキャパシタとして用いられている。電圧制御信号VOLTの入力端子TS にローレベルの信号が入力されたとき、ブーストキャパシタC1 のみが用いられ、サブブーストキャパシタC2 が使用されず、昇圧回路の昇圧レートが低く設定され、電圧制御信号VOLTの入力端子TS にハイレベルの信号が入力されたとき、ブーストキャパシタC1 およびサブブーストキャパシタC2 がともに昇圧動作に寄与し、昇圧回路の昇圧レートが高く設定される。
【0037】
以下、上述した昇圧回路制御部20および昇圧電圧発生部30の構成において、図5に示す昇圧回路制御部20および昇圧電圧発生部30のタイミングチャートを参照しながら、昇圧回路の動作を説明する。
なお、図5(a)は電圧制御信号VOLTの入力端子TS にローレベルの信号が入力されている場合のタイミングチャートであり、図5(b)は電圧制御信号VOLTの入力端子TS にハイレベルの信号が入力されている場合のタイミングチャートである。
【0038】
図5(a)に示すように、昇圧回路起動信号BTSTが入力端子TINに入力される前に、入力端子TINがローレベルに保持されるので、インバータINV1 およびナンドゲートNGT1 の出力端子がハイレベルに保持され、インバータINV10の出力端子(ノードND4 )およびインバータINV11の出力端子(ノードND6 )がともにローレベル、たとえば、接地電位GNDに保持される。このため、pMOSトランジスタPT1 ,PT2 がともに導通状態にある。
【0039】
また、昇圧回路起動信号BTSTの入力端子TINに接続されたノードND5 がローレベルに保持され、さらに、インバータINV3 の出力端子、すなわち、ノードND7 がローレベルに保持されている。このため、キャパシタC1 ,C2 が電源電圧VCCによりチャージされ、昇圧電圧発生部30の出力端子TOUT に接続されたノードND3 およびキャパシタC2 とpMOSトランジスタPT2 のドレイン拡散層との接続点により構成されたノードND8 がともに電源電圧VCCレベルに保持されてる。
【0040】
入力端子TINに時間t1 から、時間幅TP の間にハイレベルに保持された昇圧回路起動信号BTSTが印加される。
昇圧回路起動信号BTSTの立ち上がりエッジから、インバータINV1 およびインバータINV10の遅延時間を経過した後、ノードND4 がハイレベルに切り換わり、またナンドゲートNGT1 およびインバータINV11の遅延時間を経過した後、ノードND6 もハイレベルに切り換わるので、pMOSトランジスタPT1 ,PT2 が非導通状態に切り換わる。
【0041】
電圧制御信号VOLTの入力端子TS がローレベルに保持されたままなので、ノードND7 がローレベルに保持される。一方、ノードND5 に昇圧回路制御信号BCTLが印加されているので、ハイレベル、たとえば、電源電圧VCCレベルに保持される。
キャパシタC1 の容量結合によって、ノードND3 、すなわち、出力端子TOUT が昇圧され、たとえば、2VCCレベルまで昇圧される。これにより、昇圧回路起動信号BTSTがハイレベルに保持されている間に、昇圧電圧発生部30の出力端子TOUT に約2VCCの昇圧電圧VOUT が出力される。実際に、負荷電流などにより昇圧電圧VOUT のレベルが2VCCまで昇圧できず、電源電圧VCCより高く、2VCC以下の電圧が昇圧電圧VOUT として、昇圧電圧発生部30の出力端子TOUT に出力される。
【0042】
なお、インバータINV10,INV11が昇圧電圧VOUT を動作電圧として動作しているので、これらのインバータの出力端子がハイレベルに保持されたとき、ノードND4 およびノードND6 のレベルは昇圧電圧VOUT のレベルとなる。
このため、pMOSトランジスタPT1 ,PT2 が非導通時に、ゲート電極に昇圧電圧VOUT レベルの高電圧が印加され、pMOSトランジスタPT1 ,PT2 におけるリーク電流の発生が防止される。
【0043】
以下、図5(b)のタイミングチャートを参照しながら、電圧制御信号VOLTの入力端子TS にハイレベルの信号が入力されたときの昇圧動作について説明する。
なお、図5(b)には電圧制御信号VOLTの入力端子TS 、ノードND6 ,ND7 ,ND8 および出力端子TOUT のタイミングチャートのみを示し、他のノードのタイミングチャートは図5(a)と同様である。
【0044】
図示のように、電圧制御信号VOLTがハイレベルに保持されているとき、昇圧回路起動信号BTSTの立ち上がりエッジ、すなわち、時間t1 からナンドゲートNGT2 、インバータINV3 の遅延時間を経過した後、ノードND7 がハイレベルに切り換わる。
【0045】
また、ナンドゲートNGT1 の出力端子がハイレベルに保持されるので、インバータINV11の出力端子がローレベルに保持され、pMOSトランジスタPT2 が導通状態に保持される。このため、ノードND8 とノードND3 、すなわち、昇圧電圧発生部30の出力端子TOUT が導通状態にあるpMOSトランジスタPT2 を介して接続され、キャパシタC2 が昇圧電圧発生部30の昇圧動作に使用される。
【0046】
キャパシタC1 ,C2 の容量結合により、ノードND3 ,ND8 が昇圧され、キャパシタC1 のみが使用された場合より高いレベルの昇圧電圧VOUT が出力端子TOUT に出力される。
【0047】
さらに、図3における昇圧停止信号BTOFの入力端子TC にハイレベル、たとえば、電源電圧VCCレベルの信号が入力されているとき、前述したように、タイミング制御部10により昇圧回路起動信号BTSTがローレベル、たとえば、接地電位GNDに保持される。これに応じて昇圧電圧発生部30において、ノードND4 およびノードND5 がともにローレベルに保持されるので、pMOSトランジスタPT1 が導通状態に保持され、昇圧電圧発生部30の出力端子TOUT が導通状態にあるpMOSトランジスタPT1 を介して電源電圧VCCの供給線に接続され、出力端子TOUT に電源電圧VCCレベルの電圧が出力される。
すなわち、ハイレベルの昇圧停止信号BTOFを受けたとき、昇圧電圧発生部30の昇圧動作が停止し、電源電圧VCCレベルの電圧が出力端子TOUT に出力される。
【0048】
図6は本実施形態における昇圧電圧VOUT と電源電圧VCCとの関係を示すグラフである。
図6に示すように、電源電圧VCCがローレベル、たとえば、電圧VCC1 のレベル以下のとき、電圧制御信号VOLTをハイレベルに設定することにより、昇圧電圧VOUT の昇圧レート、すなわち、昇圧電圧VOUT と電源電圧VCCとの比が高く設定される。電源電圧VCCが電圧VCC1 のレベル以上、たとえば、図示の電圧VCC1 から電圧VCC2 の間にある場合には、電圧制御信号VOLTをローレベルに設定することにより、昇圧電圧VOUT の昇圧レートが低く設定される。
【0049】
これにより、低電圧動作時に、昇圧レートが高く設定され、動作マージンを確保し、高電圧動作時に、昇圧レートが低く設定され、あるいは、昇圧停止信号BTOFにより昇圧動作が停止し、電源電圧VCCレベルが電圧が供給され、メモリアクセス時に、アクセストランジスタのゲート絶縁膜に過度なストレスを加えることを回避できる。
【0050】
以上説明したように、本実施形態によれば、昇圧電圧発生部30に昇圧用キャパシタC1 ,C2 を設け、昇圧回路起動信号BTSTがローレベルに保持されたとき、昇圧電圧発生部30のpMOSトランジスタPT1 ,PT2 をともに導通状態に設定し、キャパシタC1 ,C2 を電源電圧VCCレベルにチャージし、昇圧回路起動信号BTSTがハイレベル保持されたとき、電圧制御信号VOLTがハイレベルに設定された場合、キャパシタC1 ,C2 ともに昇圧動作に寄与し、ハイレベルの昇圧電圧VOUT を発生し、電圧制御信号VOLTがローレベルに設定された場合、キャパシタC2 が使用されず、キャパシタC1 のみが昇圧動作に寄与し、ローレベルの昇圧電圧VOUT を発生するので、電源電圧VCCに応じて電圧制御信号VOLTを設定することにより、低電圧動作時にハイレベルの昇圧電圧を発生し、高電圧動作時に昇圧電圧レベルを抑えるまたは昇圧動作を停止させることにより、広範囲にわたって用いられる電源電圧VCCに対応できる。
【0051】
また、信頼性試験のとき、たとえば、メモリセルアレイ40のアクセストランジスタのゲート絶縁膜などの耐圧試験を行うとき、電圧制御信号VOLTをハイレベルに設定することにより、高い昇圧電圧VOUT が発生され、加速試験が行われる。
さらに、チップ全体の信頼性試験を行うとき、電圧制御信号VOLTをローレベルに設定し、昇圧レートを低く設定し、または昇圧動作を停止させ、電源電圧VCCを高いレベルに設定することにより、昇圧回路に過度なストレスを加えることなく、チップ全体に高い電源電圧でストレスを加えて測定時間を短縮することができる。
【0052】
第3実施形態
図7は、本発明に係る昇圧回路の第3の実施形態を示す回路図である。
図7において、20aは昇圧回路制御部、30aは昇圧電圧発生部をそれぞれ示している。
図示のように、二つの電圧制御信号VOLT1 ,VOLT2 が設けられ、これら二つの電圧制御信号が入力端子TS1,TS2にそれぞれ入力される。
昇圧回路制御部20aにおいては、ナンドゲートNGT1 、インバータINV2 、ナンドゲートNGT2 およびインバータINV3 と略同じ接続関係を有するナンドゲートNGT3 、インバータINV4 、ナンドゲートNGT4 およびインバータINV5 が設けられている。
【0053】
また、昇圧電圧発生部30においては、サブブーストキャパシタC2 の他にサブブーストキャパシタC3 が設けられ、キャパシタC3 をノードND8 に接続または切り離しのためにpMOSトランジスタPT3 およびインバータINV12が設けられている。
なお、インバータINV12は、ノードND8 の電圧を動作電圧として受ける。
【0054】
キャパシタC1 ,C2 により構成された部分の昇圧動作が前述した第2の実施形態と同様であり、ここで、キャパシタC3 に関する昇圧動作についてのみ説明する。
入力端子TINに入力された昇圧回路起動信号BTSTがローレベルに保持されているとき、ノードND9 がローレベルに保持され、また、ナンドゲートNGT3 の出力端子がハイレベルに保持され、インバータINV12の出力端子がローレベルに保持されているので、pMOSトランジスタPT3 が導通状態にある。
同様に、昇圧回路起動信号BTSTがローレベルに保持されているとき、pMOSトランジスタPT1 ,PT2 も導通状態にある。
ノードND9 がローレベルに保持されるため、キャパシタC3 が電源電圧VCCレベルにチャージされる。
【0055】
昇圧回路起動信号BTSTがハイレベルに切り換わったとき、pMOSトランジスタPT3 の導通状態が入力端子TS2に入力された電圧制御信号VOLT2 のレベルによって決まる。
たとえば、入力端子TS2にハイレベルの電圧制御信号VOLT2 が入力されているとき、インバータINV12の入力端子がハイレベルに保持され、インバータINV12出力端子がローレベルに保持されるので、pMOSトランジスタPT3 が導通状態にあり、また、ノードND9 が昇圧回路起動信号BTSTの立ち上がりエッジから、ナンドゲートNGT2 およびインバータINV5 の遅延時間を経過した後ハイレベルに切り換わり、ノードND10、すなわち、キャパシタC3 とpMOSトランジスタPT3 のドレイン拡散層との接続点がキャパシタC3 の容量結合により昇圧され、昇圧電圧が導通状態にあるpMOSトランジスタPT2 とPT3 を介して、昇圧電圧発生部30の出力端子TOUT に出力される。
【0056】
一方、入力端子TS2にローレベルの電圧制御信号VOLT2 が入力されているとき、インバータINV12の入力端子がローレベルに保持され、インバータINV12の出力端子がハイレベルに保持されるので、pMOSトランジスタPT3 が非導通状態にある。
このため、キャパシタC3 が昇圧ノードND8 から切り離され、キャパシタC3 は昇圧電圧発生部30の昇圧動作に寄与しない。
【0057】
このように、入力端子TS1,TS2に入力された電圧制御信号VOLT1 ,VOLT2 のレベルを制御することにより、昇圧動作に寄与するキャパシタを調整でき、昇圧電圧発生部30の出力端子TOUT に出力された昇圧電圧VOUT のレベルを多段階に調整できる。
たとえば、電圧制御信号VOLT1 ,VOLT2 をともにローレベルに設定することにより、キャパシタC2 ,C3 をともに昇圧電圧発生部30の出力端子TOUT から切り離され、キャパシタC1 のみ昇圧動作に寄与し、昇圧レートが低く設定される。
一方、電圧制御信号VOLT1 をハイレベル、電圧制御信号VOLT2 をローレベルに設定することにより、昇圧回路起動信号BTSTがハイレベルに保持されているとき、pMOSトランジスタPT2 が導通状態に設定され、pMOSトランジスタPT3 が非導通状態に設定されるので、キャパシタC2 が昇圧動作に寄与し、キャパシタC3 が切り離される。このため、キャパシタC1 のみのときより高い昇圧電圧VOUT が発生され、高い昇圧レートが得られる。
【0058】
そして、電圧制御信号VOLT1 ,VOLT2 がともにハイレベルに設定することにより、昇圧回路起動信号BTSTがハイレベルに保持されているとき、pMOSトランジスタPT2 ,PT3 がともに導通状態に設定され、キャパシタC2 ,C3 がともに昇圧動作に寄与するので、キャパシタC1 とC2 のみのときよりさらに高い昇圧電圧VOUT が発生され、より高い昇圧レートが得られる。
【0059】
このように、電圧制御信号VOLT1 ,VOLT2 の論理組み合わせを調整することにより、昇圧動作に寄与するキャパシタの数を制御でき、これにより、昇圧レートを多段階に設定することができ、広範囲にわたって用いられる電源電圧VCCに対して、昇圧電圧VOUT を安定させる効果が得られる。
【0060】
さらに、本第3の実施形態においても、昇圧停止信号BTOFが入力されたとき、タイミング制御部10により昇圧回路起動信号BTSTがローレベルに保持され、昇圧電圧発生部30aの昇圧動作が停止し、出力端子TOUT に電源電圧VCCレベルの電圧が出力される。このため、高電源電圧で動作する場合、昇圧回路の昇圧動作を停止させ、電源電圧を出力することにより、高電源電圧動作時のストレスを軽減でき、消費電力の低減を図れる。
【0061】
以上説明したように、本実施形態によれば、昇圧電圧発生部30aに昇圧用キャパシタC1 ,C2 とC3 を設け、昇圧回路起動信号BTSTがローレベルに保持されたとき、昇圧電圧発生部30aのpMOSトランジスタPT1 ,PT2 とPT3 をともに導通状態に設定し、キャパシタC1 ,C2 とC3 を電源電圧VCCレベルにチャージし、昇圧回路起動信号BTSTがハイレベル切り換わったとき、電圧制御信号VOLT1 ,VOLT2 の論理を組み合わせることにより、昇圧動作に寄与するキャパシタの数を調整し、昇圧電圧VOUT のレベルを多段階に調整し、また昇圧停止信号BTOFにより昇圧動作を停止させるので、広範囲にわたって用いられた電源電圧VCCに対応でき、昇圧レートを多段階に設定でき、低電圧時の動作マージンを確保でき、高電圧時のストレスの軽減および消費電力の低減をを図れる。
【0062】
【発明の効果】
以上説明したように、本発明の昇圧回路によれば、低電圧動作時に昇圧レートを上げて動作マージンを確保し、高電圧動作時に昇圧レートを下げてアクセストランジスタのゲート絶縁膜にかかるストレスを軽減でき、メモリ装置の信頼性の向上と消費電力の低減を図れる。
また、信頼性試験のとき、高電圧で昇圧レートを上げることでストレスを加えた加速試験を行い、測定時間の短縮を図れる利点がある。
【図面の簡単な説明】
【図1】本発明に係る昇圧回路の第1の実施形態を示す回路図である。
【図2】第1の実施形態におけるタイミングチャートである。
【図3】本発明に係る昇圧回路の第2の実施形態を示す回路図である。
【図4】第2の実施形態における昇圧回路制御部および昇圧電圧発生部の構成図である。
【図5】第2の実施形態におけるタイミングチャートである。
【図6】第2の実施形態における昇圧電圧VOUT と電源電圧VCCとの関係を示すグラフである。
【図7】本発明に係る昇圧回路の第3の実施形態を示す回路図である。
【符号の説明】
10…タイミング制御部、20,20a…昇圧回路制御部、30,30a…昇圧電圧発生部、40…メモリセルアレイ、50,60…アドレスデコーダ、TIN…昇圧回路起動信号BTSTの入力端子、TS ,TS1,TS2…電圧制御信号VOLT,VOLT1 ,VOLT2 入力端子、TOUT …昇圧電圧VOUT の出力端子、INV1 ,INV2 ,,INV5 ,INV10,INV11,INV12…インバータ、NGT1 ,NGT2 ,NGT3 ,NGT4 ナンドゲート、PT1 ,PT2 ,PT3 …pMOSトランジスタ、VCC…電源電圧、GND…接地電位。
Claims (1)
- 電源電圧を少なくとも二つ以上のレベルに昇圧可能で、昇圧制御信号の入力に応じて、複数の昇圧レベルの内一つのレベルの昇圧電圧を選択して昇圧対象に供給する電圧発生手段と、
外部から入力される制御信号を受けて、上記電圧発生手段が選択すべき昇圧レベルを指示する上記昇圧制御信号を上記電圧発生手段に出力する制御手段とを有し、
上記電圧発生手段は、上記電源電圧が供給される電源端子と上記昇圧電圧の出力端子との間に接続され、昇圧電圧の出力期間中に上記電源電圧に応じたレベルに保持され、それ以外に基準電位に保持されている第1の昇圧制御信号に応じて、上記昇圧電圧の出力期間中に非導通となる第1のスイッチング素子と、
上記第1の昇圧制御信号が入力される入力端子に一方の電極が接続され、他方の端子が上記出力端子に接続されている第1のキャパシタとを含む第1の昇圧部と、
上記昇圧電圧の出力端子と昇圧ノードとの間に接続され、要求される昇圧電圧のレベルを指示する第2の昇圧制御信号及び上記第1の昇圧制御信号に応じて、上記昇圧電圧の出力期間中に導通または遮断する第2のスイッチング素子と、
上記第1の昇圧制御信号に応じた信号が入力される入力端子に一方の電極が接続され、他方の電極が上記昇圧ノードに接続されている第2のキャパシタとを含む第2の昇圧部を少なくとも一つ有する
昇圧回路。
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