JP3608263B2

JP3608263B2 - Comb filter

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Publication number: JP3608263B2
Application number: JP23952395A
Authority: JP
Inventors: 慎一郎宮崎; 秀文内藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-09-19
Filing date: 1995-09-19
Publication date: 2005-01-05
Anticipated expiration: 2015-09-19
Also published as: JPH0984047A

Description

【０００１】
【発明の属する技術分野】
本発明は、くし型フィルタに関する。特に、例えば、複合映像信号の水平同期信号などの、周期的な入力信号に含まれるジッタを除去することができるようにしたくし型フィルタに関する。
【０００２】
【従来の技術】
図７は、カラーの複合映像信号から輝度信号（Ｙ）および色信号（Ｃ）を分離（Ｙ／Ｃ分離）する、従来の３次元くし型フィルタの一例の構成を示している。例えば、ＮＴＳＣ（ＮａｔｉｏｎａｌＴｅｌｅｖｉｓｉｏｎＳｙｓｔｅｍＣｏｍｍｉｔｔｅｅ）方式に準拠したカラーの複合映像信号は、所定のサンプリングクロックのタイミングでサンプリングされ、フレームバッファ１０６に供給される。フレームバッファ１０６は、供給された複合映像信号を１フレーム分記憶し、これによりその複合映像信号を１フレームに対応する時間だけ遅延し（この１フレーム分だけ遅延された複合映像信号を、以下、適宜、遅延映像信号という）、演算器６７に出力する。演算器６７には、遅延映像信号の他、複合映像信号も供給されるようになされており、そこでは、遅延信号と複合映像信号との差分が演算されることで、色信号が算出される。
【０００３】
この色信号は、ＢＰＦ（ＢａｎｄＰａｓｓＦｉｌｔｅｒ）６８を介することで、周辺の雑音成分が取り除かれて出力される。
【０００４】
複合映像信号は、フレームバッファ１０６および演算器６７の他、ＤＬ（ＤｅｌａｙＬｉｎｅ）６９にも供給されている。ＤＬ６９では、演算器６７およびＢＰＦ６８における処理時間だけ、複合映像信号が遅延され、演算器７０に供給される。演算器７０には、ＤＬ６７から複合映像信号が供給される他、ＢＰＦ６８から色信号が供給されるようになされている。演算器７０では、ＤＬ６９からの複合映像信号と、ＢＰＦ６８からの色信号との差分が演算されることで、輝度信号が算出されて出力される。
【０００５】
以上のようなくし型フィルタでは、次のような原理に基づいて、Ｙ／Ｃ分離が行われる。即ち、図８に示すように、複合映像信号を、その色副搬送波に同期したクロックでサンプリングしたデータ（以下、適宜、サンプリングデータという）は、色信号に注目した場合、１フレーム前のサンプリングデータと逆相になるという性質を有する。従って、サンプリングデータを１フレーム分遅延し、その結果得られる遅延サンプリングデータと、（遅延していない）サンプリングデータとの差分を求めれば、その差分が色信号となる。そして、サンプリングデータから、色信号を減算すれば、その減算値は、輝度信号となる。
【０００６】
【発明が解決しようとする課題】
ところで、上述した性質は、サンプリングデータを、正確に１フレーム遅延した遅延サンプリングデータについて成立するものであり、その遅延量が１クロックでもずれると成立しない。従って、遅延サンプリングデータは、サンプリングデータを正確に１フレーム分遅延して得る必要がある。
【０００７】
ＮＴＳＣ方式においては、サンプリングデータを得るためのサンプリングクロックとしては、Ｙ／Ｃ分離、合成の容易さや、ライン（水平走査線）間、フレーム間の処理の容易さなどを考慮して、通常、色副搬送波の周波数ｆ_ＳＣの４倍の周波数４ｆ_ＳＣのクロック（色副搬送波に同期したクロック）が用いられる。この場合、水平同期信号の周波数をｆ_Ｈと表すと、ＮＴＳＣ方式では、ｆ_ＳＣは、ｆ_Ｈの４５５／２倍とされているので、サンプリングクロックと、水平同期信号（以下、適宜、Ｈ（Ｈｏｒｉｚｏｎｔａｌ）パルスという）との間には、式
４ｆ_ＳＣ＝９１０ｆ_Ｈ
で示される関係が成立する。
【０００８】
そして、１フレームのライン数は５２５本であるから、４ｆ_ＳＣのクロックを用いる場合、１フレームの遅延時間は、９１０×５２５クロックに相当する。従って、従来のくし型フィルタでは、４ｆ_ＳＣのクロックを、９１０×５２５だけカウントし、そのタイミングで、フレームバッファ１０６に対するサンプリングデータの読み書きを行うことで、サンプリングデータを、正確に１フレーム分だけ遅延するようになされていた。
【０００９】
このため、サンプリングデータの量子化精度を、例えば８ビットとした場合、フレームバッファ１０６として、８×５２５×９１０ビット、即ち、約３．６Ｍ（メガ）ビットもの大容量を有するメモリを必要としていた。
【００１０】
さらに、この場合、実際には、２Ｍビットのメモリを２個使用して装置が構成されるため、メモリの使い方に無駄があった。
【００１１】
そこで、サンプリングデータのうち、複合映像信号の映像区間だけを、フレームバッファ１０６に記憶させることで、サンプリングデータを遅延する方法がある。即ち、Ｙ／Ｃ分離を行うためには、図９（Ａ）に示すように、Ｈパルスやカラーバーストなどの同期区間を含む複合映像信号全体が必要なわけではなく、同期区間を除く映像区間（有効映像像区間）だけで足りる。従って、図９（Ｂ）に示すように、サンプリングデータのうち、複合映像信号の映像区間だけを、フレームバッファ１０６に記憶させるようにすれば、フレームバッファ１０６としては、約３Ｍビット程度の容量のメモリを使用することができる。
【００１２】
しかしながら、複合映像信号全体を、フレームバッファ１０６に記憶させる場合には、その書き込みを開始する位置（タイミング）は任意で、９１０×５２５クロック分だけ遅延を行えば良かったのに対し、上述のように、複合映像信号の映像区間だけを、フレームバッファ１０６に記憶させる場合には、サンプリングされた複合映像信号の映像区間の開始位置および終了位置を認識する必要がある。
【００１３】
この映像区間の開始位置および終了位置は、例えば、複合映像信号のＨパルスに基づいて認識することができ、さらに、Ｈパルスは、従来の同期分離回路（アナログ回路）を用いることで、複合映像信号から得ることができる。しかしながら、同期分離回路から出力されるＨパルスは、複合映像信号をサンプリングする４ｆ_ＳＣのクロックとは非同期であるから、これを、ディジタル回路であるくし型フィルタにおいて映像区間の開始位置および終了位置を認識するのに用いるためには、Ｈパルスを、４ｆ_ＳＣのクロックに同期させる必要がある。即ち、例えば、図１０に示すように、Ｄ−フリップフロップによって、Ｈパルスを、４ｆ_ＳＣのクロックにしたがってラッチすることにより得られるＨＤ（ＨｏｒｉｚｏｎｔａｌＤｒｉｖｅ）パルスとする必要がある。
【００１４】
この場合、図１１に示すように、Ｈパルス（図１１（Ａ））にジッタがなく、その周期が常に一定であれば、４ｆ_ＳＣのクロック（図１１（Ｂ））を９１０回カウントするごとに、ＨＤパルス（図１１（Ｃ））を得ることができる。しかしながら、実際には、いかなる高性能の同期分離回路の出力にも、必ずある程度のジッタが存在するため、Ｈパルスの立ち上がりのタイミングと、４ｆ_ＳＣのクロック（以下、適宜、単に、クロックという）の立ち上がりのタイミングとが非常に近接している場合には、Ｈパルスのジッタの量が少なくても（例えば、数ｎｓ（ナノ秒）など）、ＨＤパルスには、±１クロック分のジッタが生じることになる（ＮＴＳＣ方式においては、ｆ_ＳＣは、３．５７９５４５ＭＨｚであるから、±１クロックは、±１／（４×３．５７９５４５×１０^６）、即ち、約±７０ｎｓに相当する）。
【００１５】
即ち、図１２に示すように、Ｈパルス（図１２（Ａ））にジッタがある場合、その周期は、常に一定ではないから、４ｆ_ＳＣのクロック（図１２（Ｂ））を９１０回カウントしたときだけでなく、例えば９１１回や９０９回カウントしたときに、ＨＤパルス（図１２（Ｃ））が得られることがある。
【００１６】
従って、１Ｈの周期が９１０クロックであるのにも拘らず、ＨＤパルスの周期が、９０９クロックや９１１クロックになる場合がある。そして、このようなＨＤパルスに基づいて、映像区間の開始位置および終了位置を検出し、その区間のサンプリングデータを、フレームバッファ１０６に記憶させ、９１０×５２５クロックだけ経過した後に、サンプリングデータを読み出しても、その遅延時間は、１フレーム分の時間にはならない。即ち、この場合、サンプリングデータを、正確に１フレーム遅延することが困難であった。
【００１７】
サンプリングデータの遅延時間が、１フレーム分から、１クロックでもずれている場合、３次元くし型フィルタにおいては、正確なＹ／Ｃ分離を行うことができず、その結果、画像の解像度が低下したり、色のにじみなどが生じる。
【００１８】
そこで、このような画質の劣化を回避するため、従来では、上述したように、映像区間だけでなく同期区間をも含む、少なくとも１フレーム分のサンプリングデータを記憶することのできるフレームバッファ１０６を、ディレイラインとして用いる必要があった。
【００１９】
本発明は、このような状況に鑑みてなされたものであり、例えばＨパルスなどの周期的な信号に含まれるジッタを除去することができるようにするものである。
【００２１】
【課題を解決するための手段】
請求項１に記載のくし型フィルタは、複合映像信号を、所定の周波数のクロックによりサンプリングするサンプリング手段と、複合映像信号の水平同期信号を分離する水平同期信号分離手段と、水平同期信号分離手段により分離された水平同期信号に含まれるジッタを除去し、ジッタを除去した水平同期信号である水平同期パルスを出力する除去手段と、除去手段により出力された水平同期パルスに基づいて、複合映像信号に含まれる所定区間の映像信号を抽出する映像信号区間抽出手段と、映像信号区間抽出手段により抽出された所定区間の映像信号を、１フレーム分遅延する遅延手段と、映像信号区間抽出手段により抽出された所定区間の映像信号と、遅延手段により 1 フレーム分遅延された所定区間の映像信号とに基づいて、輝度信号および色信号を算出する算出手段とを備え、除去手段は、所定の周波数のクロックに同期してカウントを行い、所定のクリア信号の入力があったときに、そのカウント値をリセットして、水平同期パルスを出力するカウント手段と、カウント手段のカウント値が、ジッタのない水平同期信号の周期に対応する値となるタイミングを含む所定の期間を検出する期間検出手段と、期間検出手段による検出結果、および水平同期信号に同期する信号を比較し、水平同期信号に同期する信号が H レベルになるタイミングが所定の期間に含まれるかどうかを判定する判定手段と、判定手段による判定結果に基づいて、水平同期信号に同期する信号が H レベルになるタイミングが所定の期間に含まれる場合、ジッタのない水平同期信号に同期する信号を選択し、水平同期信号に同期する信号が H レベルになるタイミングが所定の期間に含まれない場合、水平同期信号に同期する信号を選択し、選択した信号を、所定のクリア信号として、カウント手段に供給する選択手段とを備えることを特徴とする。
【００２４】
請求項１に記載のくし型フィルタにおいては、複合映像信号が、所定の周波数のクロックによりサンプリングされ、複合映像信号の水平同期信号が分離され、その分離された水平同期信号に含まれるジッタが除去され、ジッタが除去された水平同期信号である水平同期パルスが出力され、その出力された水平同期パルスに基づいて、複合映像信号に含まれる所定区間の映像信号が抽出され、その抽出された所定区間の映像信号が、１フレーム分遅延され、抽出された所定区間の映像信号と、 1 フレーム分遅延された所定区間の映像信号とに基づいて、輝度信号および色信号が算出され、除去手段においては、所定の周波数のクロックに同期してカウントが行われ、所定のクリア信号の入力があったときに、そのカウント値がリセットされて、水平同期パルスが出力され、カウント値がジッタのない水平同期信号の周期に対応する値となるタイミングを含む所定の期間が検出され、その検出結果、および水平同期信号に同期する信号が比較されて、水平同期信号に同期する信号が H レベルになるタイミングが所定の期間に含まれるかどうかが判定され、その判定結果に基づいて、水平同期信号に同期する信号が H レベルになるタイミングが所定の期間に含まれる場合、ジッタのない水平同期信号に同期する信号が選択されて、水平同期信号に同期する信号が H レベルになるタイミングが所定の期間に含まれない場合、水平同期信号に同期する信号が選択されて、その選択された信号が、所定のクリア信号として供給される。
【００２６】
【発明の実施の形態】
以下に、本発明の実施例を説明するが、その前に、特許請求の範囲に記載の発明の各手段と以下の実施例との対応関係を明らかにするために、各手段の後の括弧内に、対応する実施例（但し、一例）を付加して、本発明の特徴を記述すると、次のようになる。
【００２９】
すなわち、請求項１に記載のくし型フィルタは、複合映像信号から、輝度信号と色信号とを分離するくし型フィルタであって、複合映像信号を、所定の周波数のクロックによりサンプリングするサンプリング手段（例えば、図５に示すサンプリング回路６３など）と、複合映像信号の水平同期信号を分離する水平同期信号分離手段（例えば、図５に示す同期分離回路６１など）と、水平同期信号分離手段により分離された水平同期信号に含まれるジッタを除去し、ジッタを除去した水平同期信号である水平同期パルスを出力する除去手段（例えば、図５に示すジッタ除去回路６４など）と、除去手段により出力された水平同期パルスに基づいて、複合映像信号に含まれる所定区間の映像信号を抽出する映像信号区間抽出手段（例えば、図５に示す映像区間検出回路６５など）と、映像信号区間抽出手段により抽出された所定区間の映像信号を、１フレーム分遅延する遅延手段（例えば、図５に示すフレームバッファ６６など）と、映像信号区間抽出手段により抽出された所定区間の映像信号と、遅延手段により 1 フレーム分遅延された所定区間の映像信号とに基づいて、輝度信号および色信号を算出する算出手段（例えば、図５に示す演算器６７、ＢＰＦ６８、ＤＬ６９、および演算器７０など）とを備え、除去手段は、所定の周波数のクロックに同期してカウントを行い、所定のクリア信号の入力があったときに、そのカウント値をリセットして、水平同期パルスを出力するカウント手段（例えば、図１に示す１０ｂｉｔカウンタ２１など）と、カウント手段のカウント値が、ジッタのない水平同期信号の周期に対応する値となるタイミングを含む所定の期間を検出する期間検出手段（例えば、図１に示す９０６〜９１０検出回路２３など）と、期間検出手段による検出結果、および水平同期信号に同期する信号を比較し、水平同期信号に同期する信号が H レベルになるタイミングが所定の期間に含まれるかどうかを判定する判定手段（例えば、図１に示すＤ−フリップフロップ３１および４ｂｉｔＵ／Ｄカウンタ４１など）と、判定手段による判定結果に基づいて、水平同期信号に同期する信号が H レベルになるタイミングが所定の期間に含まれる場合、ジッタのない水平同期信号に同期する信号を選択し、水平同期信号に同期する信号が H レベルになるタイミングが所定の期間に含まれない場合、水平同期信号に同期する信号を選択し、選択した信号を、所定のクリア信号として、カウント手段に供給する選択手段（例えば、図１に示すスイッチ５１など）とを備えることを特徴とする。
【００３１】
なお、勿論この記載は、各手段を上記したものに限定することを意味するものではない。
【００３２】
図１は、本発明を適用したジッタ除去回路の構成例を示している。このジッタ除去回路は、入力部１、タイミング発生回路２、位相比較回路３、判別回路４、および選択回路５から構成され、周期的な入力信号としての、例えば複合映像信号のＨパルス（Ｈ_ｉｎ）からジッタを除去したパルスｆｈであって、複合映像信号の色副搬送波（周波数がｆ_ＳＣの搬送波）に同期したものを出力するようになされている。
【００３３】
即ち、入力部１は、Ｄ−フリップフロップ（以下、適宜、Ｄ−ＦＦという）１１乃至１４、ＡＮＤゲート１５、および１６から構成されている。Ｄ−ＦＦ１１乃至１４それぞれは、出力端子Ｑが、後段の入力端子Ｄに接続されることで、シリーズに接続されており、その出力端子Ｑからは、その入力端子Ｄに入力されたＨ（Ｈｉｇｈ）またはＬ（Ｌｏｗ）レベルが、クロック端子ＣＫに入力されるクロックの、例えば立ち上がりエッジのタイミングでラッチされて出力されるようになされている。なお、Ｄ−ＦＦ１１乃至１４それぞれの反転出力端子ＸＱ（図１においては、Ｑの上部にバー（−）を付して示してある）からは、その出力端子Ｑのレベルを反転したレベルが出力されるようになされている。また、最初の段のＤ−ＦＦ１１の入力端子Ｄには、Ｈパルス（本実施例では、例えばＨレベルのパルスとする）が入力されるようになされており、Ｄ−ＦＦ１１乃至１４それぞれのクロック端子ＣＫには、色副搬送波の４倍の周波数４ｆ_ＳＣのクロックが入力されるようになされている。
【００３４】
ＡＮＤゲート１５および１６は、いずれも２入力１出力のＡＮＤゲートで、ＡＮＤゲート１５の一方の入力端子は、Ｄ−ＦＦ１２の反転出力端子ＸＱと、その他方の入力端子は、Ｄ−ＦＦ１１の出力端子Ｑと、それぞれ接続されている。従って、ＡＮＤゲート１５の出力端子からは、Ｈパルスが、入力部１に入力されたとき、そのＨパルスの立ち上がりエッジのタイミング（正確には、ＨパルスがＨレベルになった後、４ｆ_ＳＣのクロックが最初にＨレベルになるタイミング）から、１クロック（４ｆ_ＳＣのクロックを１回カウントする時間）の期間だけＨレベルとなるパルスが出力される。また、ＡＮＤゲート１５の出力端子は、後述する位相比較回路３を構成するＤ−ＦＦ３１のクロック端子ＣＫに接続されている。
【００３５】
ＡＮＤゲート１６の一方の入力端子は、Ｄ−ＦＦ１３の出力端子Ｑと、その他方の入力端子は、Ｄ−ＦＦ１４の反転出力端子ＸＱと、それぞれ接続されている。従って、ＡＮＤゲート１６の出力端子からは、ＡＮＤゲート１５から出力されるパルスを２クロックだけ遅延したパルスが出力される。また、ＡＮＤゲート１６の出力端子は、後述する選択回路５を構成するスイッチ５１の端子ａと接続されている。
【００３６】
タイミング発生回路２は、１０ｂｉｔカウンタ（以下、適宜、単に、カウンタという）２１、９１０検出回路（以下、適宜、単に、検出回路という）２２、９０６〜９１０検出回路（以下、適宜、単に、検出回路という）２３から構成され、所定の一定周期のパルスとしての、例えば４ｆ_ＳＣのクロックを９１０回カウントする時間に相当する周期、即ち、ジッタのないＨパルスの周期を有するパルス（正確に、１Ｈの周期を有するパルス）を発生するようになされている。
【００３７】
即ち、カウンタ２１は、入力端子ＩＮ、出力端子ＯＵＴ、パルス出力端子ＰＯＵＴ、およびクリア端子ＣＬＲを有する１０ビットのカウンタで、その入力端子ＩＮには、上述した入力部１を構成するＤ−ＦＦ１１乃至１４のクロック端子ＣＫに入力されている４ｆ_ＳＣのクロックと同一のクロックが入力されるようになされている。そして、カウンタ２１は、その入力端子ＩＮに入力される４ｆ_ＳＣのクロックの、例えば立ち上がりエッジのタイミングで（従って、色副搬送波に同期して）、そのカウント値を、１だけインクリメントするようになされており、そのカウント値は、出力端子ＯＵＴから、検出回路２２および２３に出力されるようになされている。さらに、カウンタ２１は、そのクリア端子ＣＬＲに、例えばＨレベル（所定のクリア信号）が入力されると、そのカウント値を０にリセットするとともに、パルス出力端子ＰＯＵＴから、所定のパルス幅（例えば、１クロック（４ｆ_ＳＣのクロックの周期）に相当するパルス幅など）のパルスｆｈを出力するようになされている。
【００３８】
なお、カウンタ２１のクリア端子ＣＬＲには、スイッチ５１によって選択された端子ａまたはｂに供給されている信号（ＡＮＤゲート１６または検出回路２２の出力）が入力されるようになされている。
【００３９】
検出回路２２は、カウンタ２１のカウント値が９１０になるタイミングを検出するようになされており、この場合、例えば、通常は、Ｌレベルになっている出力を、所定の期間（例えば、１クロック（４ｆ_ＳＣのクロックの周期）に相当する時間）だけＨレベルにするようになされている。検出回路２２の出力は、スイッチ５１の端子ｂに供給されるようになされており、これにより、スイッチ５１が端子ｂを選択している場合、カウンタ２１のクリア端子ＣＬＲには、カウント値が９１０になるごとに、Ｈレベルが入力されるので、そのパルス出力端子ＰＯＵＴからは、４ｆ_ＳＣのクロックを９１０回カウントするごとにパルスｆｈが出力される。即ち、正確に、１Ｈの周期を有するパルスｆｈが出力される。
【００４０】
検出回路２３は、カウンタ２１のカウント値が、ジッタのないＨパルスの周期に対応する値である９１０となるタイミングを含む所定の期間を検出するようになされている。即ち、本実施例では、検出回路２３は、例えば、カウンタ２１のカウント値が、例えば９０６乃至９１０となる期間を検出するようになされており、この間、例えば、通常は、Ｌレベルになっている出力をＨレベルにするようになされている。検出回路２３の出力は、Ｄ−ＦＦ３１の入力端子Ｄに供給されるようになされている。
【００４１】
位相比較回路３は、Ｄ−ＦＦ３１で構成され、タイミング発生回路２が発生するパルスｆｈの位相と、Ｈパルスの位相とを比較し、両者の位相がほぼ合っている場合（後述するように、本実施例では、両者の位相のずれが、±２クロック以内の場合）には、例えばＨレベルを、また、両者の位相のずれが大きい場合（本実施例では、両者の位相のずれが、例えば±２クロックより大きい場合）には、例えばＬレベルを出力するようになされている。
【００４２】
即ち、Ｄ−ＦＦ３１の入力端子Ｄまたはクロック端子ＣＫには、上述したように、検出回路２３またはＡＮＤゲート１５の出力がそれぞれ供給されるようになされており、これにより、Ｄ−ＦＦ３１の出力端子Ｑからは、ＡＮＤゲート１５の出力がＨレベルになるタイミングになったときの、検出回路２３の出力レベルがラッチされて出力されるようになされている。従って、Ｄ−ＦＦ３１の出力端子Ｑの出力レベルは、Ｈパルスの立ち上がりエッジのタイミング（正確には、ＨパルスがＨレベルになった後、４ｆ_ＳＣのクロックが最初にＨレベルになるタイミング）が、検出回路２３により検出された期間に含まれる場合にはＨレベルとなり、含まれない場合にはＬレベルとなる。
【００４３】
なお、Ｄ−ＦＦ３１の出力端子Ｑの出力は、次に説明する判別回路４を構成する４ｂｉｔＵ／Ｄ（Ｕｐ／Ｄｏｗｎ）カウンタ（以下、適宜、単に、カウンタという）４１に供給されるようになされている。
【００４４】
判別回路４は、カウンタ４１により構成され、位相比較回路３の出力に基づいて、Ｈパルスの周期が安定しているかどうかを判定するようになされている。即ち、カウンタ４１のクロック端子ＣＫには、Ｄ−ＦＦ１１の出力端子Ｑが接続されており、カウンタ４１は、その入力端子の入力レベルがＨまたはＬレベルのとき、そのクロック端子ＣＫの入力レベルがＨレベルになるタイミングで、そのカウント値を１だけインクリメントまたはデクリメントするようになされている。
【００４５】
従って、カウンタ４１では、Ｈパルスの立ち上がりエッジのタイミングが、検出回路２３により検出された期間に含まれる場合には、カウント値が、Ｈパルスのタイミングで、１だけインクリメントされ、また、Ｈパルスの立ち上がりエッジのタイミングが、検出回路２３により検出された期間に含まれない場合には、カウント値が、Ｈパルスのタイミングで、１だけデインクリメントされる。
【００４６】
なお、カウンタ４１は、例えば、４ビットのカウンタで、その入力端子に対する入力レベルがＬレベルからＨレベルになったとき、そのカウント値を０にリセットし、また、その入力レベルがＨレベルからＬレベルになったとき、そのカウント値を１５にリセットするようになされている。そして、カウンタ４１は、キャリーまたはボローが生じたとき、その出力レベルを、ＨまたはＬレベルにするようになされている。
【００４７】
従って、カウンタ４１の出力レベルは、Ｈパルスの立ち上がりエッジのタイミングが検出回路２３により検出された期間に含まれる状態、または含まれない状態が、１６個のＨパルスに相当する時間だけ続いた場合、ＨレベルまたはＬレベルとなる。
【００４８】
ここで、Ｈパルスの立ち上がりエッジのタイミングが、検出回路２３により検出された期間に含まれる状態というのは、カウンタ２１のカウント値が９０６乃至９１０の範囲にあるときに、Ｈパルスが存在している状態であり、従って、このような状態が、１６個のＨパルスに相当する時間だけ続いた場合、Ｈパルスの周期は安定しているということができる。
【００４９】
カウンタ４１の出力は、スイッチ５１に供給されるようになされている。
【００５０】
選択回路５は、上述したようにスイッチ５１で構成され、スイッチ５１は、カウンタ４１の出力がＬまたはＨレベルのとき、端子ａまたはｂを選択するようになされている。従って、Ｈパルスの立ち上がりエッジのタイミングが、検出回路２３により検出された期間に含まれる状態が、１６個のＨパルスに相当する時間だけ続いた場合、スイッチ５１によって端子ｂが選択され、これにより、カウンタ２１が出力するパルスｆｈと、基本的に同じタイミングで、検出回路２２から出力されるパルス（スイッチ５１が端子ｂを選択している場合、上述したように、検出回路２２からパルスが出力されることで、パルスｆｈが出力されるので、厳密には、パルスｆｈは、検出回路２２から出力されるパルスより僅かに遅れて出力される）が、カウンタ２１のクリア端子ＣＬＲに供給される。
【００５１】
また、Ｈパルスの立ち上がりエッジのタイミングが、検出回路２３により検出された期間に含まれない状態が、１６個のＨパルスに相当する時間だけ続いた場合、スイッチ５１によって端子ａが選択され、これにより、Ｈパルスのタイミングよりほぼ４クロックだけ遅れたタイミングで、ＡＮＤゲート１６から出力されるパルスが、カウンタ２１のクリア端子ＣＬＲに供給される。
【００５２】
次に、図２乃至図４のタイミングチャートを参照して、その動作について説明する。いま、図２（Ｂ）に示すような４ｆ_ＳＣのクロックが入力されており、カウンタ２１のカウント値が、図２（Ｂ）の下部に示すように、９０８なる直前のタイミングで、ＨレベルになるＨパルス（図２（Ａ））が入力されたとする。この場合、Ｄ−ＦＦ１１の出力端子Ｑのレベルは、カウンタ２１のカウント値が９０８になるタイミングで、ＬレベルからＨレベルになり、また、Ｄ−ＦＦ１２の反転出力端子ＸＱのレベルは、カウンタ２１のカウント値が９０９になるタイミングで、ＨレベルからＬレベルになるから、ＡＮＤゲート１５からは、図２（Ｃ）に示すように、カウンタ２１のカウント値が９０８から９０９の間だけＨレベルとなるパルスが出力される。
【００５３】
上述したように、ＡＮＤゲート１６からは、ＡＮＤゲート１５の出力パルスより、２クロックだけ遅れたパルスが出力されるので、その出力は、図２（Ｄ）に示すように、カウンタ２１のカウント値が９１０になってから１クロックだけＨレベルとなる。
【００５４】
カウンタ２１のカウント値が９１０になった場合、検出回路２２からは、１クロックのパルス幅を有するパルスが出力される。従って、この場合、検出回路２２からは、ＡＮＤゲート１６が出力するパルスと同位相のパルスが出力されることとなる（図２（Ｅ））。
【００５５】
一方、検出回路２３の出力は、カウンタ２１のカウント値（図２（Ｂ））が、９０６乃至９１０となっている間、図２（Ｆ）に示すように、Ｈレベルとなる。従って、この場合、ＡＮＤゲート１５の出力パルス（図２（Ｃ））は、検出回路２３の出力パルス（図２（Ｆ））の中心に位置する。
【００５６】
検出回路２３の出力、即ち、Ｄ−ＦＦ３１の入力端子Ｄのレベルが、Ｈレベルになっている間に、ＡＮＤゲート１５の出力、即ち、Ｄ−ＦＦ３１のクロック端子ＣＫのレベルが、Ｈレベルになると、Ｄ−ＦＦ３１の出力端子Ｑのレベルは、図２（Ｇ）に示すように、Ｈレベルとなるから、この状態が、１６個のＨパルスに相当する時間だけ続いた場合、カウンタ４１においてキャリーが生じ、その結果、カウンタ４１から、スイッチ５１に対して、Ｈレベルが供給される。
【００５７】
スイッチ５１は、カウンタ４１の出力がＨレベルになっている場合、端子ｂを選択するから、カウンタ２１のクリア端子Ｃには、検出回路２２の出力が供給される。その結果、カウンタ２１のパルス出力端子ＰＯＵＴからは、図２（Ｈ）に示すように、そのカウント値が９１０になるごとに、パルスｆｈが出力される。
【００５８】
この場合、上述したように、ＡＮＤゲート１６の出力と、検出回路２２の出力との位相は一致しているから、いずれの出力を、カウンタ２１のクリア端子Ｃに供給しても、パルスｆｈは、Ｈパルスに同期したものとなる。従って、検出回路２２の出力（この場合、上述したように、検出回路２２の出力は、パルスｆｈと等価である）でカウンタ２１のカウント値をクリア（リセット）することで、パルスｆｈは、正確に１Ｈの周期を有する、Ｈパルスに同期したものとなる。
【００５９】
次に、Ｈパルスにジッタが生じ、これにより、図３（Ａ）に示すように、図２（Ａ）における場合より、立ち上がりエッジのタイミングが、例えば１クロックだけ遅れたＨパルスが入力されたとする。この場合、Ｄ−ＦＦ１１の出力端子Ｑのレベルは、カウンタ２１のカウント値（図３（Ｂ））が９０９になるタイミングで、ＬレベルからＨレベルになり、また、Ｄ−ＦＦ１２の反転出力端子ＸＱのレベルは、カウンタ２１のカウント値が９１０になるタイミングで、ＨレベルからＬレベルになるから、ＡＮＤゲート１５からは、図３（Ｃ）に示すように、カウンタ２１のカウント値が９０９から９１０の間だけＨレベルとなるパルスが出力される。即ち、ＡＮＤゲート１５からは、図２（Ｃ）における場合より、１クロックだけ遅れたタイミングでパルスが出力される。
【００６０】
従って、ＡＮＤゲート１６からも、図２（Ｄ）における場合より、１クロックだけ遅れたタイミングでパルスが出力される（図３（Ｄ））。
【００６１】
そして、カウンタ２１のカウント値が９１０になった場合、検出回路２２からは、１クロックのパルス幅を有するパルスが出力される。従って、この場合、検出回路２２からは、ＡＮＤゲート１６が出力するパルスより１クロックだけ位相が進んだパルスが出力されることとなる（図３（Ｅ））。
【００６２】
一方、検出回路２３の出力は、カウンタ２１のカウント値（図３（Ｂ））が、９０６乃至９１０となっている間、図２（Ｆ）における場合と同様の図３（Ｆ）に示すように、Ｈレベルとなる。従って、この場合、ＡＮＤゲート１５の出力パルス（図３（Ｃ））は、検出回路２３の出力パルス（図３（Ｆ））の中心より、１クロック分だけ右に位置することとなるが、ＡＮＤゲート１５の出力パルスの立ち上がりエッジのタイミングは、検出回路２３の出力パルスの範囲（検出回路２３がＨレベルになっている期間）に含まれる（これは、Ｈパルスの立ち上がりエッジのタイミングが、検出回路２３により検出された期間に含まれることに相当する）ので、Ｄ−ＦＦ３１の出力端子Ｑのレベル（図３（Ｇ））は、図２における場合と同様に、Ｈレベルとなる。
【００６３】
Ｄ−ＦＦ３１の出力レベルがＨレベルのままであるから、判別回路４の出力レベルもＨレベルのまま変化せず、従って、スイッチ５１も端子ｂを選択した状態のままとなる。その結果、カウンタ２１のクリア端子Ｃには、検出回路２２の出力が供給され続けるので、カウンタ２１のパルス出力端子ＰＯＵＴからも、図２で説明したパルスｆｈが出力され続けることになる（図３（Ｈ））。
【００６４】
この場合、上述したように、ＡＮＤゲート１６の出力と、検出回路２２の出力とは、位相がほぼ一致しているから（Ｈパルスに含まれるジッタによって、僅かに１クロック（本実施例では、前述したように、約７０ｎｓ）だけずれているだけであるから）、いずれの出力を、カウンタ２１のクリア端子Ｃに供給しても、パルスｆｈは、Ｈパルスに同期したものとなる。従って、検出回路２２の出力でカウンタ２１のカウント値をクリア（リセット）することで、パルスｆｈは、正確に１Ｈの周期を有する、Ｈパルスに同期したものとなる。即ち、Ｈパルスにジッタが生じても、パルスｆｈとして、そのジッタを除去したものを得ることができる。
【００６５】
以上のように、ＡＮＤゲート１６の出力パルスが、ＡＮＤゲート１５の出力パルスより、２クロックだけ位相が遅れており、さらに、ＡＮＤゲート１６の出力と、検出回路２２の出力との位相が一致しているときに、ＡＮＤゲート１５の出力パルスが、カウンタ２１のカウント値が９０６乃至９１０のときにＨレベルとなる検出回路２３の出力パルスの中心に位置するようになされているので、ＡＮＤゲート１５の出力パルスのタイミングが、検出回路２３の出力パルスの中心から±２クロックの範囲でずれても（Ｈパルスに±２クロックの範囲でジッタが生じても）、パルスｆｈとして、ジッタのない（正確に、１Ｈの周期を有する）、Ｈパルスに同期したものを得ることができる。即ち、Ｈパルスに僅かなジッタが含まれることにより、そのＨパルスをＤ−ＦＦ１１でラッチ（サンプリング）した場合に生じる±１クロックのジッタを除去することができる。
【００６６】
なお、さらに広範囲のジッタを除去するには、検出回路２３が検出するカウンタ２１のカウント値の範囲を広くするとともに、入力部１を構成するＤ−ＦＦ１２と１３との間に、Ｄ−ＦＦを増設すれば良い。
【００６７】
次に、例えば、Ｈパルスの入力が開始されたときや、いままで入力されていたＨパルスに代えて、異なるチャンネルの複合映像信号のＨパルスの入力が開始されたとき、そのＨパルスが、図２（Ａ）に示したタイミングを中心として±２クロックの範囲に存在することは稀で、むしろ、通常は、そのような範囲外に存在する。そこで、図２（Ａ）に示したタイミングを中心として±２クロックの範囲からはずれたタイミングで、Ｈパルスが入力された場合のジッタ除去回路の動作について、図４のタイミングチャートを参照して説明する。
【００６８】
いま、スイッチ５１で端子ｂが選択されている場合に、立ち上がりエッジのタイミングが、図４（Ａ）に示すように、図２（Ａ）における場合より、例えば４クロックだけ遅れたＨパルスが入力されたとする。この場合、Ｄ−ＦＦ１１の出力端子Ｑのレベルは、カウンタ２１のリセットが行われないとすると、そのカウント値（図４（Ｂ））が９１２になるタイミングで、ＬレベルからＨレベルになり、また、Ｄ−ＦＦ１２の反転出力端子ＸＱのレベルは、カウンタ２１のカウント値が９１３になるタイミングで、ＨレベルからＬレベルになるから、ＡＮＤゲート１５からは、図４（Ｃ）に示すように、カウンタ２１のカウント値が９１２から９１３の間だけＨレベルとなるパルスが出力される。即ち、ＡＮＤゲート１５からは、図２（Ｃ）における場合より、４クロックだけ遅れたタイミングでパルスが出力される。
【００６９】
従って、ＡＮＤゲート１６からも、図２（Ｄ）における場合より、４クロックだけ遅れたタイミングでパルスが出力される（図４（Ｄ））。
【００７０】
カウンタ２１のカウント値が９１０になった場合、検出回路２２からは、１クロックのパルス幅を有するパルスが出力される。従って、この場合、検出回路２２からは、ＡＮＤゲート１６が出力するパルスより４クロックだけ位相が進んだパルスが出力されることとなる（図４（Ｅ））。
【００７１】
一方、検出回路２３の出力は、カウンタ２１のカウント値（図４（Ｂ））が、９０６乃至９１０となっている間、図２（Ｆ）における場合と同様の図４（Ｆ）に示すように、Ｈレベルとなる。従って、この場合、ＡＮＤゲート１５の出力パルス（図４（Ｃ））は、検出回路２３の出力パルス（図２（Ｆ））の中心より、４クロック分だけ右に位置することとなり、ＡＮＤゲート１５の出力パルスの立ち上がりエッジのタイミングは、検出回路２３の出力パルスの範囲に含まれない（これは、Ｈパルスの立ち上がりエッジのタイミングが、検出回路２３により検出された期間に含まれないことに相当する）ので、Ｄ−ＦＦ３１の出力端子Ｑのレベル（図４（Ｇ））は、ＨレベルからＬレベルとなる。
【００７２】
この状態が、１６個のＨパルスに相当する時間だけ続くと、カウンタ４１においてボローが生じ、その結果、カウンタ４１から、スイッチ５１に対して、Ｌレベルが供給される。
【００７３】
スイッチ５１は、カウンタ４１の出力がＬレベルになった場合、端子ａを選択するから、カウンタ２１のクリア端子Ｃには、ＡＮＤゲート１６の出力が供給される。その結果、カウンタ２１は、９１０クロックのタイミングではなく、それより４クロックだけ遅れたタイミングでリセットされるようになり、これにより、カウンタ２１のパルス出力端子ＰＯＵＴからは、図２（Ｈ）に点線で示すように、そのカウント値が９１４になったときに、パルスｆｈが出力される。
【００７４】
即ち、ＡＮＤゲート１６の出力と、検出回路２２の出力との位相が大きくずれている場合（図１の実施例では、±３クロック以上ずれている場合）、検出回路２２の出力を、カウンタ２１のクリア端子Ｃに供給して、そのタイミングで、パルスｆｈを出力させたのでは、パルスｆｈは、Ｈパルスと非同期のもの（位相が大きくずれたもの）となる。
【００７５】
そこで、この場合、ＡＮＤゲート１６の出力を、カウンタ２１のクリア端子Ｃに供給し、そのタイミングで、パルスｆｈを出力させるようにすることで、パルスｆｈの位相を制御し、これにより、パルスｆｈを、Ｈパルスと同期させる（位相を（ほぼ）一致させる）ようになされている。
【００７６】
ＡＮＤゲート１６の出力パルスのタイミングで、カウンタ２１をリセットした場合、次のＨパルスのタイミングと、カウンタ２１のカウント値との関係は、ほぼ図２に示したようになり、その結果、ＡＮＤゲート１６の出力および検出回路２２の出力の位相も、例えば図２あるい図３に示したように、ほぼ一致するようになる。
【００７７】
従って、この場合、Ｄ−ＦＦ３１の出力端子Ｑのレベル（図４（Ｇ））は、ＬレベルからＨレベルとなる。この状態が、１６個のＨパルスに相当する時間だけ続くと、カウンタ４１においてキャリーが生じ、その結果、カウンタ４１から、スイッチ５１に対して、Ｈレベルが供給されるようになる。
【００７８】
よって、その後は、例えば図２あるいは図３で説明したように、パルスｆｈとして、ジッタのない（正確に、１Ｈの周期を有する）、Ｈパルスに同期したものを得ることができるようになる。
【００７９】
次に、図５は、本発明を適用したテレビジョン受像機の一実施例の構成を示している。なお、同図においては、テレビジョン受像機を構成するブロックのうち、複合映像信号のＹ／Ｃ分離を行う３次元くし型フィルタに関する部分を図示してあり、その他のブロックについては、公知のものと同様に構成されているので、その図示を省略してある。また、図中、図７における場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【００８０】
同期分離回路６１には、図示せぬ検波回路で検波、復調された所定のチャンネルの複合映像信号が入力されるようになされている。そして、同期分離回路６１は、入力された複合映像信号から、同期信号としてのＨパルスを分離（検出）し、ジッタ除去回路６４に出力するようになされている。クロック発生回路６２は、ＮＴＳＣ方式に準拠したテレビジョン放送信号の色副搬送波の４倍の周波数４ｆ_ＳＣのクロックを発生し、サンプリング回路６３およびジッタ除去回路６４に供給するようになされている。
【００８１】
サンプリング回路６３には、クロック発生回路６２から４ｆ_ＳＣのクロックが入力される他、同期分離回路６１に入力される複合映像信号と同一の信号が入力されるようになされている。そして、サンプリング回路６３は、入力された複合映像信号を、色副搬送波に同期したクロックとしての、例えばクロック発生回路６２から供給される４ｆ_ＳＣのクロックのタイミングでサンプリングし、その結果得られるサンプリングデータを、映像区間検出回路６５に出力するようになされている。
【００８２】
ジッタ除去回路６４は、図１に示したように構成され、同期分離回路６１からのＨパルスに含まれるジッタを除去し、映像区間検出回路６５に出力するようになされている。即ち、ジッタ除去回路６４は、正確に、１Ｈの周期を有し、Ｈパルスに同期したパルスｆｈを、映像区間検出回路６５に出力するようになされている。映像区間検出回路６５は、ジッタ除去回路６４から供給されるパルスｆｈに対応して、サンプリング回路６３より供給されるサンプリングデータから、複合映像信号の映像区間に対応する部分だけを検出し、フレームバッファ６６、演算器６７、およびＤＬ６９に供給するようになされている。フレームバッファ６６は、映像区間検出回路６５からのサンプリングデータを記憶し、これにより１フレームに対応する時間だけ遅延して遅延サンプリングデータとし、演算器６７に出力するようになされている。
【００８３】
以上のように構成されるくし型フィルタにおいては、同期分離回路６１およびサンプリング回路６３に対し、検波回路から所定のチャンネルの複合映像信号が供給される。同期分離回路６１では、入力された複合映像信号からＨパルスが検出され、ジッタ除去回路６４に出力される。ジッタ除去回路６４では、同期分離回路６１からのＨパルスを、クロック発生回路６２が発生している４ｆ_ＳＣのクロックでサンプリング（ラッチ）することにより原理的に生じる±１クロックのジッタが、図１乃至図４を参照して説明したようにして除去され、これにより、正確に、１Ｈの周期を有する、Ｈパルスに同期したパルスｆｈが、映像区間検出回路６５に出力される。
【００８４】
一方、サンプリング回路６３では、入力された複合映像信号が、クロック発生回路６２から供給されている４ｆ_ＳＣのクロックのタイミングでサンプリングされ、その結果得られるサンプリングデータが、映像区間検出回路６５に出力される。映像区間検出回路６５では、ジッタ除去回路６４から供給されたパルスｆｈに対応して、サンプリング回路６３より供給されるサンプリングデータから、複合映像信号の映像区間に対応する部分だけが検出され、フレームバッファ６６、演算器６７、およびＤＬ６９に供給される。フレームバッファ６６では、映像区間検出回路６５からのサンプリングデータが一旦記憶され、所定の時間（ＮＴＳＣ方式では、前述したように、９１０×５２５クロック分）の経過後に読み出されることで、１フレームに対応する時間だけ遅延された遅延サンプリングデータとされ、演算器６７に出力される。以下、図７で説明したようにして、輝度信号または色信号が、演算器７０またはＢＰＦ６８からそれぞれ出力される。
【００８５】
上述したように、パルスｆｈは、Ｈパルスに同期し、正確に、１Ｈの周期、即ち、９１０クロックの周期を有するから、フレームバッファ６６に記憶させた映像区間のサンプリングデータを、９１０×５２５クロックだけ経過した後に読み出すことで、その遅延時間を、正確に１フレーム分の時間とすることができ、従って、フレームバッファ６６に、映像区間のサンプリングデータだけを記憶させた場合であっても、正確なＹ／Ｃ分離を行うことができる。さらに、その結果、フレームバッファ６６として、従来より容量の小さいもの（前述したように、３Ｍビット程度のもの）を用いることが可能となる。
【００８６】
なお、ジッタ除去回路６４では、同期分離回路６１自体が有するジッタをも除去することができるので、例えば中電界や弱電界のときに発生するジッタも除去することができる。
【００８７】
次に、図６は、本発明を適用したジッタ除去回路の他の構成例を示している。なお、図１のジッタ除去回路では、Ｈパルスを、４ｆ_ＳＣのクロックでサンプリングすることにより発生するジッタを除去するようになされていたが、図６のジッタ除去回路では、周期的な入力信号に含まれるジッタ自体を除去するようになされている。また、このジッタ除去回路においても、図１のジッタ除去回路における場合と同様の原理で入力信号からジッタが除去されるようになされている。
【００８８】
タイミング発生回路８１は、一定周期のパルス、即ち、このジッタ除去回路に入力される周期的な入力信号（ジッタを除去するパルス）の周期と同一周期のパルスを発生し、位相比較回路８２およびスイッチ８４の端子８４ａに出力するようになされている。なお、タイミング発生回路８１には、後述するスイッチ８４の出力が供給されるようになされており、タイミング発生回路８１は、このスイッチ８４からの信号に対応して、出力するパルスの位相を制御するようになされている。
【００８９】
位相比較回路８２は、タイミング発生回路８１からのパルスと、入力信号との位相を比較し、その位相差を判別回路８３に出力するようになされている。判別回路８３は、位相比較回路８２からの位相差に基づいて、入力信号の周期が安定しているかどうかを判定するようになされている。即ち、判別回路８３は、位相比較回路８２からの位相差の絶対値が所定の閾値ＳＨ以下である場合、入力信号の周期が安定していると判定し、位相比較回路８２からの位相差の絶対値が所定の閾値ＳＨより大きい場合、入力信号の周期が安定していないと判定するようになされている。この判別回路８３の判定結果は、スイッチ８４に供給されるようになされている。
【００９０】
スイッチ８４は、判別回路８３から、入力信号の周期が安定している、または安定していないとの判定結果を受信した場合、端子８４ａまたは８４ｂをそれぞれ選択するようになされている。端子８４ｂには、入力信号が供給されるようになされており、従って、入力信号の周期が安定している場合、または安定していない場合、スイッチ８４からは、タイミング発生回路８１からのパルスまたは入力信号が出力されるようになされている。
【００９１】
以上のように構成されるジッタ除去回路においては、周期的な入力信号（パルス）が、位相比較回路８２および端子８４ｂに供給され、タイミング発生回路８１が発生している、入力信号と同一周期のパルスが、位相比較回路８２および端子８４ａに供給される。位相比較回路８２は、タイミング発生回路８１からのパルスと、入力信号との位相差を求め、判別回路８３に出力する。判別回路８３では、位相比較回路８２からの位相差に基づいて、入力信号の周期が安定しているかどうかが判定され、その判定結果が、スイッチ８４に供給される。
【００９２】
スイッチ８４は、判別回路８３から、入力信号の周期が安定している、または安定していないとの判定結果を受信した場合、端子８４ａまたは８４ｂをそれぞれ選択する。
【００９３】
従って、入力信号の周期が安定していない場合、スイッチ８４からは、端子８４ｂに供給されている入力信号がそのまま出力される。この入力信号は、タイミング発生回路８１に供給され、タイミング発生回路８１では、出力しているパルスの位相が、入力信号の位相に一致するように制御される。
【００９４】
これにより、タイミング発生回路８１が出力するパルスは、入力信号の位相に一致するようになり、その結果、判別回路８３においては、入力信号の周期が安定していると判定されるようになる。従って、スイッチ８４は、端子８４ｂから端子８４ａに切り換わり、スイッチ８４からは、端子８４ａに供給されている、タイミング発生回路８１が出力しているパルスが出力されるようになる。
【００９５】
この場合、タイミング発生回路８１が出力しているパルスは、その位相が入力信号の位相に一致するように制御されたものであるとともに、その周期が入力信号の周期と一致しているものであるから、結果として、入力信号に含まれるジッタを除去したものに等しい。従って、このジッタ除去回路によれば、周期的な入力信号に含まれるジッタを除去することができる。
【００９６】
以上、本発明を、テレビジョン受像機に適用した場合について説明したが、本発明は、テレビジョン受像機の他、例えばＶＴＲ（ビデオテープレコーダ）やビデオカメラなどの複合映像信号を処理する、あらゆる映像信号処理装置に適用可能である。
【００９８】
【発明の効果】
本発明のくし型フィルタによれば、カウント手段において、所定の周波数のクロックに同期してカウントが行われ、所定のクリア信号の入力があったときに、そのカウント値がリセットされて、水平同期パルスが出力される。一方、期間検出手段において、カウント手段のカウント値が、ジッタのない水平同期信号の周期に対応する値となるタイミングを含む所定の期間が検出される。そして、水平同期信号に同期する信号が H レベルになるタイミングが、検出手段により検出された所定の期間に含まれる場合、ジッタのない水平同期信号に同期する信号が選択され、水平同期信号に同期する信号が H レベルになるタイミングが、検出手段により検出された所定の期間に含まれない場合、水平同期信号に同期する信号が選択されて、選択された信号が、所定のクリア信号として、カウント手段に供給される。従って、位相または周期が、水平同期信号の位相または周期とそれぞれ一致している水平同期パルスを得ることができる。即ち、水平同期信号からジッタを除去することができる。
【図面の簡単な説明】
【図１】本発明のジッタ除去回路の一実施例の構成を示すブロック図である。
【図２】図１のジッタ除去回路の動作を説明するためのタイミングチャートである。
【図３】図１のジッタ除去回路の動作を説明するためのタイミングチャートである。
【図４】図１のジッタ除去回路の動作を説明するためのタイミングチャートである。
【図５】本発明を適用したテレビジョン受像機（３次元くし型フィルタ）の一実施例の構成を示すブロック図である。
【図６】本発明を適用したジッタ除去回路の他の実施例の構成を示すブロック図である。
【図７】従来のくし型フィルタの一例の構成を示すブロック図である。
【図８】くし型フィルタによってＹ／Ｃ分離が行われる原理を説明するための図である。
【図９】複合映像信号を示す波形図である。
【図１０】Ｈパルスを、４ｆ_ＳＣのクロックに同期させる方法を説明するための図である。
【図１１】Ｈパルスにジッタがない場合を説明するための図である。
【図１２】Ｈパルスにジッタがある場合を説明するための図である。
【符号の説明】
２タイミング発生回路
３位相比較回路
４判別回路
５選択回路
２１１０ｂｉｔカウンタ
２２９１０検出回路
２３９０６〜９１０検出回路
３１Ｄ−フリップフロップ
４１４ｂｉｔＵ／Ｄ（アップ／ダウン）カウンタ
５１スイッチ
６１同期分離回路
６２クロック発生回路
６３サンプリング回路
６４ジッタ除去回路
６５映像区間検出回路
６６フレームバッファ
６７演算器
６８ＢＰＦ（バンドパスフィルタ）
６９ＤＬ（ディレイライン）
７０演算器
８１タイミング発生回路
８２位相比較回路
８３判別回路
８４スイッチ[0001]
BACKGROUND OF THE INVENTION
The present inventionComb filterAbout. In particular, for example, jitter included in a periodic input signal such as a horizontal synchronizing signal of a composite video signal can be removed.Comb filterAbout.
[0002]
[Prior art]
FIG. 7 shows a configuration of an example of a conventional three-dimensional comb filter that separates the luminance signal (Y) and the color signal (C) (Y / C separation) from the color composite video signal. For example, a color composite video signal conforming to the NTSC (National Television System Committee) system is sampled at a predetermined sampling clock timing and supplied to the frame buffer 106. The frame buffer 106 stores the supplied composite video signal for one frame, thereby delaying the composite video signal by a time corresponding to one frame (hereinafter, the composite video signal delayed by this one frame is If appropriate, this is referred to as a delayed video signal) and output to the computing unit 67. In addition to the delayed video signal, a composite video signal is also supplied to the computing unit 67, where a color signal is calculated by calculating the difference between the delayed signal and the composite video signal. .
[0003]
This color signal passes through a BPF (Band Pass Filter) 68 and is output with the surrounding noise components removed.
[0004]
The composite video signal is supplied to a DL (Delay Line) 69 in addition to the frame buffer 106 and the computing unit 67. In the DL 69, the composite video signal is delayed by the processing time in the computing unit 67 and the BPF 68 and supplied to the computing unit 70. The arithmetic unit 70 is supplied with a composite video signal from the DL 67 and a color signal from the BPF 68. The calculator 70 calculates and outputs a luminance signal by calculating the difference between the composite video signal from the DL 69 and the color signal from the BPF 68.
[0005]
In the comb filter as described above, Y / C separation is performed based on the following principle. That is, as shown in FIG. 8, data obtained by sampling a composite video signal with a clock synchronized with the color subcarrier (hereinafter referred to as sampling data as appropriate) is sampled data one frame before when attention is paid to the color signal. And have the property of being in reverse phase. Accordingly, if the sampling data is delayed by one frame and the difference between the delayed sampling data obtained as a result and the sampling data (not delayed) is obtained, the difference becomes a color signal. If the color signal is subtracted from the sampling data, the subtraction value becomes a luminance signal.
[0006]
[Problems to be solved by the invention]
By the way, the above-described property is established for the delayed sampling data obtained by accurately delaying the sampling data by one frame, and does not hold if the delay amount is shifted even by one clock. Accordingly, the delayed sampling data needs to be obtained by delaying the sampling data by exactly one frame.
[0007]
In the NTSC system, a sampling clock for obtaining sampling data is usually a color in consideration of the ease of Y / C separation and synthesis, the processing between lines (horizontal scanning lines) and between frames, and the like. Subcarrier frequency f_SC4 times the frequency 4f_SCClocks (clocks synchronized with the color subcarriers) are used. In this case, the frequency of the horizontal synchronizing signal is f_HIn the NTSC system, f_SCIs f_HTherefore, there is an equation between the sampling clock and the horizontal synchronization signal (hereinafter, referred to as H (Horizontal) pulse as appropriate).
4f_SC= 910f_H
The relationship indicated by is established.
[0008]
And since the number of lines in one frame is 525, 4f_SCWhen one clock is used, the delay time of one frame corresponds to 910 × 525 clocks. Therefore, in the conventional comb filter, 4f_SCThe sampling data is counted by 910 × 525, and the sampling data is read from and written to the frame buffer 106 at that timing, so that the sampling data is accurately delayed by one frame.
[0009]
For this reason, when the quantization accuracy of the sampling data is, for example, 8 bits, a memory having a large capacity of 8 × 525 × 910 bits, that is, about 3.6 M (mega) bits is required as the frame buffer 106. .
[0010]
Furthermore, in this case, since the apparatus is actually configured by using two 2M bit memories, the use of the memory is wasted.
[0011]
Therefore, there is a method of delaying the sampling data by storing only the video section of the composite video signal in the frame buffer 106 among the sampling data. That is, in order to perform Y / C separation, as shown in FIG. 9A, the entire composite video signal including the synchronization period such as the H pulse and the color burst is not necessary. (Effective video image section) is sufficient. Therefore, as shown in FIG. 9B, if only the video section of the composite video signal in the sampling data is stored in the frame buffer 106, the frame buffer 106 has a capacity of about 3M bits. Memory can be used.
[0012]
However, in the case where the entire composite video signal is stored in the frame buffer 106, the position (timing) at which writing is to be started is arbitrary, and it has only to be delayed by 910 × 525 clocks, as described above. In addition, when only the video section of the composite video signal is stored in the frame buffer 106, it is necessary to recognize the start position and end position of the video section of the sampled composite video signal.
[0013]
The start position and end position of this video section can be recognized based on, for example, the H pulse of the composite video signal, and the H pulse can be recognized by using a conventional sync separation circuit (analog circuit). Can be derived from the signal. However, the H pulse output from the sync separator circuit 4f samples the composite video signal._SCIn order to use this for recognizing the start position and end position of the video section in a digital filter, which is a comb filter, the H pulse is used as 4f._SCMust be synchronized to the other clock. That is, for example, as shown in FIG._SCIt is necessary to obtain an HD (Horizontal Drive) pulse obtained by latching according to the clock.
[0014]
In this case, as shown in FIG. 11, if there is no jitter in the H pulse (FIG. 11A) and its period is always constant, 4f_SCThe HD pulse (FIG. 11C) can be obtained every time the clock (FIG. 11B) is counted 910 times. However, in practice, there is always a certain amount of jitter in the output of any high-performance sync separation circuit._SCIf the amount of jitter of the H pulse is very small (for example, several ns (nanoseconds), etc.) A jitter of ± 1 clock is generated in the HD pulse (in the NTSC system, f_SCIs 3.579545 MHz, so ± 1 clock is ± 1 / (4 × 3.579545 × 10⁶), Ie corresponding to about ± 70 ns).
[0015]
That is, as shown in FIG. 12, when the H pulse (FIG. 12A) has jitter, its period is not always constant._SCThe HD pulse (FIG. 12C) may be obtained not only when the clock (FIG. 12B) is counted 910 times but also when it is counted 911 times or 909 times, for example.
[0016]
Therefore, the HD pulse period may be 909 clocks or 911 clocks even though the period of 1H is 910 clocks. Then, based on such HD pulses, the start position and end position of the video section are detected, the sampling data of the section is stored in the frame buffer 106, and the sampling data is read after 910 × 525 clocks have elapsed. However, the delay time is not a time for one frame. That is, in this case, it is difficult to delay sampling data accurately by one frame.
[0017]
If the delay time of the sampling data is shifted from one frame by even one clock, the three-dimensional comb filter cannot perform accurate Y / C separation, resulting in a decrease in image resolution. , Color bleeding, etc. occur.
[0018]
Therefore, in order to avoid such image quality degradation, conventionally, as described above, a frame buffer 106 that can store sampling data for at least one frame including not only a video section but also a synchronization section, It was necessary to use it as a delay line.
[0019]
The present invention has been made in view of such a situation, and is intended to remove jitter included in a periodic signal such as an H pulse.
[0021]
[Means for Solving the Problems]
Claim 1The comb filter described inSampling means for sampling the composite video signal with a clock having a predetermined frequency, horizontal synchronization signal separation means for separating the horizontal synchronization signal of the composite video signal, and jitter included in the horizontal synchronization signal separated by the horizontal synchronization signal separation means And a horizontal sync pulse that is a horizontal sync signal from which jitter has been removed, and a video signal in a predetermined section included in the composite video signal is extracted based on the horizontal sync pulse output by the remover Video signal section extraction means, delay means for delaying the video signal of the predetermined section extracted by the video signal section extraction means by one frame, video signal of the predetermined section extracted by the video signal section extraction means, and delay means By 1 Calculating means for calculating a luminance signal and a chrominance signal based on the video signal of a predetermined section delayed by a frame, and the removing means counts in synchronization with a clock of a predetermined frequency and outputs a predetermined clear signal The count means resets the count value when the signal is input, and outputs a horizontal sync pulse, and includes a timing at which the count value of the count means becomes a value corresponding to the period of the horizontal sync signal without jitter. The period detection means for detecting a predetermined period, the detection result by the period detection means, and a signal synchronized with the horizontal synchronization signal are compared, and a signal synchronized with the horizontal synchronization signal is obtained. H A determination unit that determines whether or not the timing of level is included in a predetermined period, and a signal synchronized with the horizontal synchronization signal based on a determination result by the determination unit H When the timing to reach the level is included in the predetermined period, select a signal that is synchronized with the horizontal synchronization signal without jitter, and the signal that is synchronized with the horizontal synchronization signal H A selection unit that selects a signal synchronized with the horizontal synchronization signal and supplies the selected signal to the counting unit as a predetermined clear signal when the timing of the level is not included in the predetermined period;It is characterized by providing.
[0024]
Claim 1In the comb filter described inThe composite video signal is sampled by a clock having a predetermined frequency, the horizontal sync signal of the composite video signal is separated, the jitter included in the separated horizontal sync signal is removed, and the jitter is removed. A horizontal synchronization pulse is output, and based on the output horizontal synchronization pulse, a video signal of a predetermined section included in the composite video signal is extracted, and the extracted video signal of the predetermined section is delayed by one frame, The extracted video signal of the predetermined section; 1 A luminance signal and a chrominance signal are calculated based on the video signal of a predetermined section delayed by the frame, and the removing means counts in synchronization with a clock having a predetermined frequency, and a predetermined clear signal is input. The count value is reset, a horizontal sync pulse is output, and a predetermined period including a timing at which the count value becomes a value corresponding to the cycle of the horizontal sync signal without jitter is detected, and the detection result And the signal synchronized with the horizontal synchronization signal are compared, and the signal synchronized with the horizontal synchronization signal is H It is determined whether or not the timing to become a level is included in a predetermined period, and based on the determination result, a signal synchronized with the horizontal synchronization signal is determined. H When the timing to reach the level is included in the predetermined period, a signal synchronized with the horizontal synchronization signal without jitter is selected, and the signal synchronized with the horizontal synchronization signal is selected. H When the timing to reach the level is not included in the predetermined period, a signal synchronized with the horizontal synchronization signal is selected, and the selected signal is supplied as a predetermined clear signal.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described. Before that, in order to clarify the correspondence between each means of the invention described in the claims and the following embodiments, parentheses after each means are described. The features of the present invention are described as follows by adding the corresponding embodiment (however, an example).
[0029]
That is, claim 1The comb filter described in 1 is a comb filter that separates a luminance signal and a color signal from a composite video signal, and the composite video signal isBy a clock with a predetermined frequencySampling means for sampling (for example, the sampling circuit 63 shown in FIG. 5) and the horizontal synchronizing signal of the composite video signalHorizontal sync signal separating means for separating(For example, the synchronous separation circuit 61 shown in FIG. 5);Separated by horizontal sync signal separating meansJitter included in the horizontal sync signalA horizontal sync pulse, which is a horizontal sync signal with the jitter removed, is output.Removal means (for example, the jitter removal circuit 64 shown in FIG. 5) and the removal meansBased on the output horizontal sync pulse,Composite video signalVideo signal section extracting means for extracting a video signal of a predetermined section included in(For example, the video section detection circuit 65 shown in FIG. 5);The video signal of the predetermined section extracted by the video signal section extracting means is delayed by one frame.Delay means (for example, the frame buffer 66 shown in FIG. 5);The video signal of the predetermined section extracted by the video signal section extracting means and the delay means 1 Based on the video signal of a predetermined section delayed by the frame,A calculating means for calculating a luminance signal and a color signal (for example, an arithmetic unit 67, a BPF 68, a DL 69, and an arithmetic unit 70 shown in FIG. 5), and a removing unit.Is synchronized with a clock of a predetermined frequency.Count, when the specified clear signal is input, reset the count value,Output horizontal sync pulseCount means (for example, 10-bit counter 21 shown in FIG. 1) and the count value of the count means areHorizontal sync signal without jitterA predetermined period including a timing corresponding to a period ofPeriod detection means(For example, the 906 to 910 detection circuit 23 shown in FIG. 1);The detection result by the period detection means and the signal synchronized with the horizontal synchronization signal are compared, and the signal synchronized with the horizontal synchronization signal is H Determining means for determining whether or not the timing to reach the level is included in a predetermined period (for example, the D-flip-flop 31 and the 4-bit U / D counter 41 shown in FIG. 1)When,Based on the determination result by the determination means, a signal synchronized with the horizontal synchronization signal is H When the timing to reach the level is included in the predetermined period, select a signal that is synchronized with the horizontal synchronization signal without jitter, and the signal that is synchronized with the horizontal synchronization signal H If the timing to reach the level is not included in the predetermined period, the signal synchronized with the horizontal sync signalAnd selecting means (for example, a switch 51 shown in FIG. 1) for supplying the selected signal to the counting means as a predetermined clear signal.
[0031]
Of course, this description does not mean that the respective means are limited to those described above.
[0032]
FIG. 1 shows a configuration example of a jitter removal circuit to which the present invention is applied. This jitter elimination circuit is composed of an input unit 1, a timing generation circuit 2, a phase comparison circuit 3, a discrimination circuit 4, and a selection circuit 5. For example, an H pulse (H of a composite video signal (H_in) From which jitter is removed, and the color subcarrier (frequency is f) of the composite video signal._SCOutput in synchronization with the carrier wave).
[0033]
That is, the input unit 1 includes D-flip flops (hereinafter referred to as D-FFs as appropriate) 11 to 14 and AND gates 15 and 16. Each of the D-FFs 11 to 14 is connected in series by connecting the output terminal Q to the input terminal D in the subsequent stage, and from the output terminal Q, H (High) input to the input terminal D is connected. ) Or L (Low) level is latched and output, for example, at the rising edge timing of the clock input to the clock terminal CK. Note that the inverted output terminal XQ of each of the D-FFs 11 to 14 (in FIG. 1, the bar (-) is attached to the upper part of Q) outputs a level obtained by inverting the level of the output terminal Q. It is made to be done. In addition, an H pulse (in this embodiment, for example, an H level pulse) is input to the input terminal D of the first stage D-FF 11, and each of the D-FFs 11 to 14 has a clock. The terminal CK has a frequency 4f that is four times the color subcarrier._SCThe clock is input.
[0034]
Each of the AND gates 15 and 16 is a two-input one-output AND gate, one input terminal of the AND gate 15 is an inverted output terminal XQ of the D-FF 12, and the other input terminal is an output of the D-FF 11. Terminal Q is connected to each. Therefore, when the H pulse is input from the output terminal of the AND gate 15 to the input unit 1, the timing of the rising edge of the H pulse (more precisely, after the H pulse becomes H level, 4f_SC1 clock (4f)_SCA pulse that is at the H level is output only during the period of (time for counting the clock of 1). The output terminal of the AND gate 15 is connected to a clock terminal CK of a D-FF 31 constituting a phase comparison circuit 3 described later.
[0035]
One input terminal of the AND gate 16 is connected to the output terminal Q of the D-FF 13, and the other input terminal is connected to the inverted output terminal XQ of the D-FF 14. Therefore, a pulse obtained by delaying the pulse output from the AND gate 15 by two clocks is output from the output terminal of the AND gate 16. The output terminal of the AND gate 16 is connected to a terminal a of a switch 51 that constitutes a selection circuit 5 described later.
[0036]
The timing generation circuit 2 includes a 10-bit counter (hereinafter referred to simply as a counter) 21, 910 detection circuit (hereinafter simply referred to as a detection circuit) 22, 906 to 910 detection circuit (hereinafter simply referred to as a detection circuit as appropriate). For example, 4f as a pulse having a predetermined constant period._SCA pulse having a period corresponding to the time for counting the clock of 910 times, that is, a pulse having an H pulse period without jitter (exactly having a period of 1H) is generated.
[0037]
That is, the counter 21 is a 10-bit counter having an input terminal IN, an output terminal OUT, a pulse output terminal POUT, and a clear terminal CLR, and the input terminal IN includes the D-FFs 11 to 11 constituting the input unit 1 described above. 4f input to 14 clock terminals CK_SCThe same clock as this clock is input. The counter 21 receives 4f input to its input terminal IN._SCThe count value is incremented by 1, for example, at the timing of the rising edge of the clock (ie, in synchronization with the color subcarrier), and the count value is detected from the output terminal OUT by the detection circuit 22. And 23 are output. Further, the counter 21 resets its count value to 0 when, for example, an H level (predetermined clear signal) is input to the clear terminal CLR, and a predetermined pulse width (for example, from the pulse output terminal POUT) 1 clock (4f_SCA pulse fh having a pulse width corresponding to the clock cycle) is output.
[0038]
The clear terminal CLR of the counter 21 is supplied with a signal (output of the AND gate 16 or the detection circuit 22) supplied to the terminal a or b selected by the switch 51.
[0039]
The detection circuit 22 is adapted to detect the timing when the count value of the counter 21 becomes 910. In this case, for example, normally, the output that is at the L level is output for a predetermined period (for example, 1 clock ( 4f_SCIs set to the H level only for a time equivalent to (clock period). The output of the detection circuit 22 is supplied to the terminal b of the switch 51. Thus, when the switch 51 selects the terminal b, the count value is 910 in the clear terminal CLR of the counter 21. Since the H level is input every time, the pulse output terminal POUT receives 4f._SCThe pulse fh is output every time 910 clocks are counted. That is, the pulse fh having a period of 1H is output accurately.
[0040]
The detection circuit 23 is configured to detect a predetermined period including a timing at which the count value of the counter 21 becomes 910 which is a value corresponding to the cycle of the H pulse without jitter. That is, in the present embodiment, the detection circuit 23 is configured to detect, for example, a period in which the count value of the counter 21 is, for example, 906 to 910. The output is set to H level. The output of the detection circuit 23 is supplied to the input terminal D of the D-FF 31.
[0041]
The phase comparison circuit 3 is composed of a D-FF 31 and compares the phase of the pulse fh generated by the timing generation circuit 2 with the phase of the H pulse, and when both phases are substantially matched (as described later, In this embodiment, when the phase shift between the two is within ± 2 clocks), for example, H level, and when the phase shift between both is large (in this embodiment, the phase shift between both is For example, when it is larger than ± 2 clocks), for example, L level is output.
[0042]
That is, as described above, the output of the detection circuit 23 or the AND gate 15 is supplied to the input terminal D or the clock terminal CK of the D-FF 31, respectively. From Q, the output level of the detection circuit 23 when the output of the AND gate 15 becomes H level is latched and output. Therefore, the output level of the output terminal Q of the D-FF 31 is the timing of the rising edge of the H pulse (more precisely, after the H pulse becomes H level, 4f_SCThe timing at which the first clock becomes the H level first) is included in the period detected by the detection circuit 23, and becomes the H level when it is not included.
[0043]
The output of the output terminal Q of the D-FF 31 is supplied to a 4-bit U / D (Up / Down) counter (hereinafter simply referred to as a counter as appropriate) 41 constituting a determination circuit 4 described below. ing.
[0044]
The discriminating circuit 4 is composed of a counter 41, and is configured to determine whether the cycle of the H pulse is stable based on the output of the phase comparison circuit 3. That is, the output terminal Q of the D-FF 11 is connected to the clock terminal CK of the counter 41. When the input level of the input terminal of the counter 41 is H or L level, the input level of the clock terminal CK is The count value is incremented or decremented by 1 at the timing when the level becomes H level.
[0045]
Therefore, in the counter 41, when the timing of the rising edge of the H pulse is included in the period detected by the detection circuit 23, the count value is incremented by 1 at the timing of the H pulse. If the timing of the rising edge is not included in the period detected by the detection circuit 23, the count value is deincremented by 1 at the timing of the H pulse.
[0046]
The counter 41 is, for example, a 4-bit counter, and resets the count value to 0 when the input level for the input terminal changes from L level to H level, and the input level changes from H level to L level. When the level is reached, the count value is reset to 15. The counter 41 is configured to change its output level to H or L level when carry or borrow occurs.
[0047]
Therefore, the output level of the counter 41 is the case where the state where the timing of the rising edge of the H pulse is included in the period detected by the detection circuit 23 or the state where it is not included continues for a time corresponding to 16 H pulses. , H level or L level.
[0048]
Here, the state in which the timing of the rising edge of the H pulse is included in the period detected by the detection circuit 23 is that the H pulse exists when the count value of the counter 21 is in the range of 906 to 910. Therefore, if such a state lasts for a time corresponding to 16 H pulses, it can be said that the period of the H pulses is stable.
[0049]
The output of the counter 41 is supplied to the switch 51.
[0050]
The selection circuit 5 includes the switch 51 as described above, and the switch 51 selects the terminal a or b when the output of the counter 41 is L or H level. Accordingly, when the state of the rising edge timing of the H pulse included in the period detected by the detection circuit 23 continues for a time corresponding to 16 H pulses, the terminal b is selected by the switch 51, and thereby The pulse output from the detection circuit 22 at basically the same timing as the pulse fh output from the counter 21 (when the switch 51 selects the terminal b, the pulse is output from the detection circuit 22 as described above. Thus, since the pulse fh is output, strictly speaking, the pulse fh is output with a slight delay from the pulse output from the detection circuit 22), which is supplied to the clear terminal CLR of the counter 21. .
[0051]
Further, when the state in which the timing of the rising edge of the H pulse is not included in the period detected by the detection circuit 23 continues for a time corresponding to 16 H pulses, the terminal a is selected by the switch 51. Thus, the pulse output from the AND gate 16 is supplied to the clear terminal CLR of the counter 21 at a timing delayed by about 4 clocks from the timing of the H pulse.
[0052]
Next, the operation will be described with reference to the timing charts of FIGS. Now, 4f as shown in FIG._SCAs shown in the lower part of FIG. 2 (B), the H pulse (FIG. 2 (A)) that becomes the H level at the timing immediately before 908 is input. Suppose. In this case, the level of the output terminal Q of the D-FF 11 changes from the L level to the H level at the timing when the count value of the counter 21 becomes 908, and the level of the inverted output terminal XQ of the D-FF 12 changes to the counter 21. When the count value of the counter 21 changes from the H level to the L level, the AND gate 15 sets the count value of the counter 21 to the H level only between 908 and 909 as shown in FIG. Is output.
[0053]
As described above, since the AND gate 16 outputs a pulse delayed by 2 clocks from the output pulse of the AND gate 15, the output is the count value of the counter 21, as shown in FIG. Becomes HI level for one clock after 910 becomes 910.
[0054]
When the count value of the counter 21 reaches 910, the detection circuit 22 outputs a pulse having a pulse width of 1 clock. Therefore, in this case, the detection circuit 22 outputs a pulse having the same phase as the pulse output from the AND gate 16 (FIG. 2E).
[0055]
On the other hand, the output of the detection circuit 23 is at the H level as shown in FIG. 2 (F) while the count value of the counter 21 (FIG. 2 (B)) is 906 to 910. Therefore, in this case, the output pulse of the AND gate 15 (FIG. 2C) is located at the center of the output pulse of the detection circuit 23 (FIG. 2F).
[0056]
While the output of the detection circuit 23, ie, the level of the input terminal D of the D-FF 31, is at the H level, the output of the AND gate 15, ie, the level of the clock terminal CK of the D-FF 31, is set to the H level. Then, since the level of the output terminal Q of the D-FF 31 becomes H level as shown in FIG. 2 (G), when this state continues for a time corresponding to 16 H pulses, the counter 41 Carry occurs, and as a result, the H level is supplied from the counter 41 to the switch 51.
[0057]
Since the switch 51 selects the terminal b when the output of the counter 41 is at the H level, the output of the detection circuit 22 is supplied to the clear terminal C of the counter 21. As a result, a pulse fh is output from the pulse output terminal POUT of the counter 21 every time the count value reaches 910, as shown in FIG.
[0058]
In this case, as described above, since the output of the AND gate 16 and the output of the detection circuit 22 are in phase, the pulse fh is generated regardless of which output is supplied to the clear terminal C of the counter 21. , Synchronized with the H pulse. Accordingly, by clearing (resetting) the count value of the counter 21 with the output of the detection circuit 22 (in this case, as described above, the output of the detection circuit 22 is equivalent to the pulse fh), the pulse fh is accurately detected. And 1H in synchronization with the H pulse.
[0059]
Next, jitter occurs in the H pulse, and as a result, as shown in FIG. 3A, an H pulse having a rising edge timing delayed by, for example, one clock from the case in FIG. 2A is input. To do. In this case, the level of the output terminal Q of the D-FF 11 changes from L level to H level at the timing when the count value of the counter 21 (FIG. 3B) becomes 909, and the inverted output terminal of the D-FF 12 Since the XQ level changes from the H level to the L level at the timing when the count value of the counter 21 becomes 910, the count value of the counter 21 starts from 909 as shown in FIG. A pulse that is at H level only during 910 is output. That is, the AND gate 15 outputs a pulse at a timing delayed by one clock from the case of FIG.
[0060]
Accordingly, the AND gate 16 also outputs a pulse at a timing delayed by one clock from the case in FIG. 2D (FIG. 3D).
[0061]
When the count value of the counter 21 reaches 910, the detection circuit 22 outputs a pulse having a pulse width of 1 clock. Therefore, in this case, a pulse whose phase is advanced by one clock from the pulse output from the AND gate 16 is output from the detection circuit 22 (FIG. 3E).
[0062]
On the other hand, the output of the detection circuit 23 is as shown in FIG. 3 (F), which is the same as in FIG. 2 (F), while the count value of the counter 21 (FIG. 3 (B)) is 906 to 910. Then, it becomes H level. Therefore, in this case, the output pulse of the AND gate 15 (FIG. 3C) is positioned to the right by one clock from the center of the output pulse of the detection circuit 23 (FIG. 3F). The timing of the rising edge of the output pulse of the AND gate 15 is included in the range of the output pulse of the detection circuit 23 (period in which the detection circuit 23 is at the H level) (this is the timing of the rising edge of the H pulse, Therefore, the level of the output terminal Q of the D-FF 31 (FIG. 3G) becomes the H level as in FIG.
[0063]
Since the output level of the D-FF 31 remains at the H level, the output level of the determination circuit 4 does not change at the H level, and therefore the switch 51 also remains in the state where the terminal b is selected. As a result, since the output of the detection circuit 22 continues to be supplied to the clear terminal C of the counter 21, the pulse fh described with reference to FIG. 2 is continuously output from the pulse output terminal POUT of the counter 21 (FIG. 3). (H)).
[0064]
In this case, as described above, the output of the AND gate 16 and the output of the detection circuit 22 are almost in phase (only one clock (in this embodiment, due to the jitter included in the H pulse). As described above, since it is only shifted by about 70 ns), the pulse fh is synchronized with the H pulse regardless of which output is supplied to the clear terminal C of the counter 21. Therefore, by clearing (resetting) the count value of the counter 21 with the output of the detection circuit 22, the pulse fh is accurately synchronized with the H pulse having a period of 1H. That is, even when jitter occurs in the H pulse, a pulse fh from which the jitter has been removed can be obtained.
[0065]
As described above, the phase of the output pulse of the AND gate 16 is delayed by two clocks from the output pulse of the AND gate 15, and the phase of the output of the AND gate 16 and the output of the detection circuit 22 match. Since the output pulse of the AND gate 15 is positioned at the center of the output pulse of the detection circuit 23 which becomes H level when the count value of the counter 21 is 906 to 910, the AND gate 15 Even if the timing of the output pulse is deviated in the range of ± 2 clocks from the center of the output pulse of the detection circuit 23 (even if jitter occurs in the range of ± 2 clocks in the H pulse), there is no jitter as the pulse fh ( (Having exactly 1H period) and synchronized with the H pulse can be obtained. That is, since a slight jitter is included in the H pulse, the jitter of ± 1 clock generated when the H pulse is latched (sampled) by the D-FF 11 can be removed.
[0066]
In order to remove a wider range of jitter, the range of the count value of the counter 21 detected by the detection circuit 23 is widened, and a D-FF is connected between the D-FFs 12 and 13 constituting the input unit 1. Just add.
[0067]
Next, for example, when the input of the H pulse is started, or when the input of the H pulse of the composite video signal of a different channel is started instead of the H pulse that has been input, the H pulse is It rarely exists in the range of ± 2 clocks with the timing shown in FIG. 2A as the center. Rather, it usually exists outside such a range. Therefore, the operation of the jitter removal circuit when an H pulse is input at a timing deviating from the range of ± 2 clocks with the timing shown in FIG. 2A as the center will be described with reference to the timing chart of FIG. To do.
[0068]
Now, when the terminal b is selected by the switch 51, as shown in FIG. 4A, the rising edge timing is input, for example, 4 pulses later than the case in FIG. 2A. Suppose that In this case, if the counter 21 is not reset, the level of the output terminal Q of the D-FF 11 changes from the L level to the H level when the count value (FIG. 4B) becomes 912. Further, the level of the inverting output terminal XQ of the D-FF 12 is changed from the H level to the L level at the timing when the count value of the counter 21 becomes 913. Therefore, from the AND gate 15, as shown in FIG. , A pulse that is at the H level only during the period from 912 to 913 is output. That is, the AND gate 15 outputs a pulse at a timing delayed by 4 clocks from the case of FIG.
[0069]
Accordingly, the AND gate 16 also outputs a pulse at a timing delayed by 4 clocks from the case of FIG. 2D (FIG. 4D).
[0070]
When the count value of the counter 21 reaches 910, the detection circuit 22 outputs a pulse having a pulse width of 1 clock. Therefore, in this case, the detection circuit 22 outputs a pulse whose phase is advanced by 4 clocks from the pulse output from the AND gate 16 (FIG. 4E).
[0071]
On the other hand, the output of the detection circuit 23 is as shown in FIG. 4F, which is the same as in FIG. 2F, while the count value of the counter 21 (FIG. 4B) is 906 to 910. Then, it becomes H level. Therefore, in this case, the output pulse of the AND gate 15 (FIG. 4C) is positioned to the right by 4 clocks from the center of the output pulse of the detection circuit 23 (FIG. 2F). The timing of the rising edge of the 15 output pulses is not included in the range of the output pulse of the detection circuit 23 (this is because the timing of the rising edge of the H pulse is not included in the period detected by the detection circuit 23. Therefore, the level of the output terminal Q of the D-FF 31 (FIG. 4G) changes from H level to L level.
[0072]
When this state continues for a time corresponding to 16 H pulses, a borrow occurs in the counter 41, and as a result, the L level is supplied from the counter 41 to the switch 51.
[0073]
Since the switch 51 selects the terminal a when the output of the counter 41 becomes L level, the output of the AND gate 16 is supplied to the clear terminal C of the counter 21. As a result, the counter 21 is reset not at the timing of 910 clocks but at a timing delayed by 4 clocks from the timing, and as a result, the pulse output terminal POUT of the counter 21 is shown in FIG. When the count value reaches 914, a pulse fh is output.
[0074]
That is, when the phase of the output of the AND gate 16 and the output of the detection circuit 22 are greatly shifted (in the embodiment of FIG. 1, when they are shifted by ± 3 clocks or more), the output of the detection circuit 22 is converted to the counter 21. If the pulse fh is output to the clear terminal C at that timing and the pulse fh is output at that timing, the pulse fh is asynchronous with the H pulse (having a large phase shift).
[0075]
In this case, the phase of the pulse fh is controlled by supplying the output of the AND gate 16 to the clear terminal C of the counter 21 and outputting the pulse fh at that timing. Are synchronized with the H pulse (the phase is (substantially) matched).
[0076]
When the counter 21 is reset at the timing of the output pulse of the AND gate 16, the relationship between the timing of the next H pulse and the count value of the counter 21 is substantially as shown in FIG. The phases of the 16 outputs and the output of the detection circuit 22 also substantially coincide as shown in FIG. 2 or FIG. 3, for example.
[0077]
Accordingly, in this case, the level of the output terminal Q of the D-FF 31 (FIG. 4G) changes from the L level to the H level. When this state continues for a time corresponding to 16 H pulses, a carry occurs in the counter 41, and as a result, the H level is supplied from the counter 41 to the switch 51.
[0078]
Therefore, thereafter, as described in FIG. 2 or FIG. 3, for example, a pulse fh having no jitter (exactly having a period of 1H) and synchronized with the H pulse can be obtained.
[0079]
Next, FIG. 5 shows a configuration of an embodiment of a television receiver to which the present invention is applied. In the figure, a part related to a three-dimensional comb filter that performs Y / C separation of the composite video signal is shown in the blocks constituting the television receiver, and other blocks are publicly known. Since the configuration is the same as that shown in FIG. In the figure, the same reference numerals are given to portions corresponding to those in FIG. 7, and the description thereof will be omitted as appropriate.
[0080]
The synchronous separation circuit 61 is input with a composite video signal of a predetermined channel detected and demodulated by a detection circuit (not shown). The synchronization separation circuit 61 separates (detects) the H pulse as the synchronization signal from the input composite video signal, and outputs it to the jitter removal circuit 64. The clock generation circuit 62 has a frequency 4f that is four times the color subcarrier of a television broadcast signal compliant with the NTSC system._SCAre generated and supplied to the sampling circuit 63 and the jitter removal circuit 64.
[0081]
The sampling circuit 63 includes clock generation circuits 62 to 4f._SCIn addition, the same signal as the composite video signal input to the sync separation circuit 61 is input. Then, the sampling circuit 63 supplies the input composite video signal as a clock synchronized with the color subcarrier, for example, 4f supplied from the clock generation circuit 62._SCThe sampling data obtained as a result is output to the video section detection circuit 65.
[0082]
The jitter removal circuit 64 is configured as shown in FIG. 1 and removes jitter included in the H pulse from the synchronization separation circuit 61 and outputs it to the video section detection circuit 65. That is, the jitter removal circuit 64 accurately outputs a pulse fh having a period of 1H and synchronized with the H pulse to the video section detection circuit 65. The video section detection circuit 65 detects only a portion corresponding to the video section of the composite video signal from the sampling data supplied from the sampling circuit 63 in response to the pulse fh supplied from the jitter removal circuit 64, and the frame buffer 66, an arithmetic unit 67, and a DL 69. The frame buffer 66 stores the sampling data from the video section detection circuit 65, thereby delaying it by a time corresponding to one frame to obtain delayed sampling data, which is output to the computing unit 67.
[0083]
In the comb filter configured as described above, a composite video signal of a predetermined channel is supplied from the detection circuit to the synchronization separation circuit 61 and the sampling circuit 63. In the synchronization separation circuit 61, an H pulse is detected from the input composite video signal and is output to the jitter removal circuit 64. In the jitter removal circuit 64, the H pulse from the synchronization separation circuit 61 is generated by the clock generation circuit 62._SCThe jitter of ± 1 clock that is generated in principle by sampling (latching) with a clock of 1 is removed as described with reference to FIGS. 1 to 4, thereby accurately having a period of 1H. A pulse fh synchronized with the H pulse is output to the video section detection circuit 65.
[0084]
On the other hand, in the sampling circuit 63, the input composite video signal is supplied from the clock generation circuit 62 4f._SCThe sampling data obtained as a result is output to the video section detection circuit 65. In the video section detection circuit 65, only the portion corresponding to the video section of the composite video signal is detected from the sampling data supplied from the sampling circuit 63 in response to the pulse fh supplied from the jitter removal circuit 64, and the frame buffer 66, calculator 67, and DL69. In the frame buffer 66, sampling data from the video section detection circuit 65 is temporarily stored, and is read out after a predetermined time (in the NTSC system, as described above, 910 × 525 clocks), thereby corresponding to one frame. The delayed sampling data delayed by the time to be output to the computing unit 67. Hereinafter, as described with reference to FIG. 7, the luminance signal or the color signal is output from the computing unit 70 or the BPF 68, respectively.
[0085]
As described above, since the pulse fh is synchronized with the H pulse and has a period of 1H, that is, a period of 910 clocks, the sampling data of the video section stored in the frame buffer 66 is converted to 910 × 525 clocks. Thus, the delay time can be set to exactly one frame time by reading after only elapse of time. Therefore, even when only the sampling data of the video section is stored in the frame buffer 66, the delay time is accurate. Y / C separation can be performed. As a result, it is possible to use a frame buffer 66 having a smaller capacity than that of the conventional frame buffer (as described above, having about 3M bits).
[0086]
Note that the jitter removal circuit 64 can also remove the jitter that the synchronization separation circuit 61 itself has, and therefore, for example, jitter that occurs when the electric field is medium or weak can be removed.
[0087]
Next, FIG. 6 shows another configuration example of the jitter removal circuit to which the present invention is applied. In the jitter removal circuit of FIG._SCHowever, the jitter removal circuit shown in FIG. 6 removes the jitter itself contained in the periodic input signal. Also in this jitter removal circuit, jitter is removed from the input signal on the same principle as in the jitter removal circuit of FIG.
[0088]
The timing generation circuit 81 generates a pulse having a constant period, that is, a pulse having the same period as that of a periodic input signal (pulse for removing jitter) input to the jitter removal circuit. 84 is output to a terminal 84a. The timing generation circuit 81 is supplied with an output of a switch 84 described later, and the timing generation circuit 81 controls the phase of a pulse to be output in response to a signal from the switch 84. It is made like that.
[0089]
The phase comparison circuit 82 compares the phase of the pulse from the timing generation circuit 81 and the input signal, and outputs the phase difference to the determination circuit 83. The determination circuit 83 is configured to determine whether the cycle of the input signal is stable based on the phase difference from the phase comparison circuit 82. That is, the determination circuit 83 determines that the period of the input signal is stable when the absolute value of the phase difference from the phase comparison circuit 82 is equal to or smaller than the predetermined threshold SH, and determines the phase difference from the phase comparison circuit 82. When the absolute value is larger than a predetermined threshold SH, it is determined that the cycle of the input signal is not stable. The determination result of the determination circuit 83 is supplied to the switch 84.
[0090]
When the switch 84 receives a determination result from the determination circuit 83 that the period of the input signal is stable or not stable, the switch 84 selects the terminal 84a or 84b, respectively. An input signal is supplied to the terminal 84b. Therefore, when the period of the input signal is stable or unstable, the switch 84 supplies a pulse from the timing generation circuit 81 or An input signal is output.
[0091]
In the jitter elimination circuit configured as described above, a periodic input signal (pulse) is supplied to the phase comparison circuit 82 and the terminal 84b, and the timing generation circuit 81 generates the same period as the input signal. The pulse is supplied to the phase comparison circuit 82 and the terminal 84a. The phase comparison circuit 82 obtains the phase difference between the pulse from the timing generation circuit 81 and the input signal and outputs it to the determination circuit 83. The determination circuit 83 determines whether the cycle of the input signal is stable based on the phase difference from the phase comparison circuit 82, and supplies the determination result to the switch 84.
[0092]
When the switch 84 receives a determination result from the determination circuit 83 that the period of the input signal is stable or not stable, the switch 84 selects the terminal 84a or 84b, respectively.
[0093]
Accordingly, when the cycle of the input signal is not stable, the input signal supplied to the terminal 84b is output as it is from the switch 84. This input signal is supplied to the timing generation circuit 81, and the timing generation circuit 81 is controlled so that the phase of the output pulse matches the phase of the input signal.
[0094]
As a result, the pulse output from the timing generation circuit 81 matches the phase of the input signal. As a result, the determination circuit 83 determines that the cycle of the input signal is stable. Therefore, the switch 84 is switched from the terminal 84b to the terminal 84a, and the pulse output from the timing generation circuit 81 supplied to the terminal 84a is output from the switch 84.
[0095]
In this case, the pulse output from the timing generation circuit 81 is controlled so that its phase matches the phase of the input signal, and its cycle matches that of the input signal. As a result, it is equal to the result obtained by removing the jitter contained in the input signal. Therefore, according to this jitter removal circuit, it is possible to remove jitter contained in a periodic input signal.
[0096]
The present invention has been described with reference to the case where the present invention is applied to a television receiver. However, the present invention is not limited to a television receiver, but can process any composite video signal such as a VTR (video tape recorder) or a video camera. It can be applied to a video signal processing apparatus.
[0098]
【The invention's effect】
Of the present inventionAccording to the comb filter, in the counting means,Of a given frequencyCounting is performed in synchronization with the clock, and when the specified clear signal is input, the count value is reset,Horizontal sync pulseIs output. on the other hand,In the period detection means,A predetermined period including a timing at which the count value of the counting means becomes a value corresponding to the period of the horizontal synchronization signal without jitter is detected. AndThe signal synchronized with the horizontal sync signal is H When to reach the levelIs included in the predetermined period detected by the detecting means,A signal that synchronizes with a horizontal sync signal without jitterIs selected,The signal synchronized with the horizontal sync signal is H When to reach the levelIs not included in the predetermined period detected by the detection means,Signal synchronized with horizontal sync signalIs selected, and the selected signal is supplied to the counting means as a predetermined clear signal. Therefore, the phase or period matches the phase or period of the horizontal sync signal, respectively.Horizontal sync pulseCan be obtained. That is, jitter can be removed from the horizontal synchronization signal.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an embodiment of a jitter removal circuit of the present invention.
FIG. 2 is a timing chart for explaining the operation of the jitter removal circuit of FIG. 1;
3 is a timing chart for explaining the operation of the jitter removal circuit of FIG. 1; FIG.
4 is a timing chart for explaining the operation of the jitter removal circuit of FIG. 1; FIG.
FIG. 5 is a block diagram showing a configuration of an embodiment of a television receiver (three-dimensional comb filter) to which the present invention is applied.
FIG. 6 is a block diagram showing a configuration of another embodiment of a jitter removal circuit to which the present invention is applied.
FIG. 7 is a block diagram showing a configuration of an example of a conventional comb filter.
FIG. 8 is a diagram for explaining the principle that Y / C separation is performed by a comb filter;
FIG. 9 is a waveform diagram showing a composite video signal.
FIG. 10 shows an H pulse as 4f_SCIt is a figure for demonstrating the method to synchronize with this clock.
FIG. 11 is a diagram for explaining a case where there is no jitter in an H pulse.
FIG. 12 is a diagram for explaining a case where an H pulse has jitter.
[Explanation of symbols]
2 Timing generator
3 Phase comparison circuit
4 Discrimination circuit
5 Selection circuit
21 10-bit counter
22 910 detection circuit
23 906-910 detection circuit
31 D-flip flop
41 4bit U / D (up / down) counter
51 switch
61 Sync separation circuit
62 Clock generation circuit
63 Sampling circuit
64 Jitter Removal Circuit
65 Video section detection circuit
66 frame buffer
67 Calculator
68 BPF (band pass filter)
69 DL (delay line)
70 Calculator
81 Timing generation circuit
82 Phase comparison circuit
83 Discrimination circuit
84 switches

Claims

A comb filter that separates a luminance signal and a color signal from a composite video signal,
Sampling means for sampling the composite video signal with a clock having a predetermined frequency ;
Horizontal synchronizing signal separating means for separating a horizontal synchronizing signal of the composite video signal;
Removing the jitter included in the horizontal synchronizing signal separated by said horizontal synchronizing signal separating means, a removal means for outputting a horizontal synchronizing pulse is a horizontal sync signal obtained by removing the jitter,
Video signal section extraction means for extracting a video signal of a predetermined section included in the composite video signal based on the horizontal synchronization pulse output by the removing means;
Delay means for delaying the video signal of the predetermined section extracted by the video signal section extraction means by one frame ;
The luminance signal and the color signal are calculated based on the video signal of the predetermined section extracted by the video signal section extraction unit and the video signal of the predetermined section delayed by one frame by the delay unit. A calculating means,
The removing means includes
Counting is performed in synchronization with the clock having the predetermined frequency, and when a predetermined clear signal is input, the count value is reset, and the horizontal synchronization pulse is output .
Period detecting means for detecting a predetermined period including a timing at which the count value of the counting means becomes a value corresponding to a period of a horizontal synchronization signal without jitter ;
A determination unit that compares a detection result of the period detection unit and a signal synchronized with the horizontal synchronization signal, and determines whether the timing at which the signal synchronized with the horizontal synchronization signal becomes H level is included in the predetermined period. When,
On the basis of the determination result by the determination means, the signal synchronized with the horizontal synchronizing signal when the timing becomes H level is included in the predetermined period, selects a signal synchronized with no horizontal synchronizing signal of the jitter, the When the predetermined period does not include the timing at which the signal synchronized with the horizontal synchronization signal becomes H level, the signal synchronized with the horizontal synchronization signal is selected, and the selected signal is set as the predetermined clear signal to the count Selection means to supply means;
Comb filter, characterized in <br/> comprise a.