JP3596507B2 - Display memory, driver circuit, and display - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、ディスプレイの画素へ供給すべき画素データを記憶する表示メモリ、表示メモリを有するドライバ回路、及びそのドライバ回路を用いたディスプレイに関する。
【０００２】
【従来の技術】
液晶ディスプレイは、軽量、薄型、低消費電力などの特長を活かし、携帯電話や、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）等の携帯情報機器の表示システムとして幅広く使用されている。また、携帯電話やインターネットの普及により、携帯情報機器の表示は、より大型化、カラー化対応などの高画質要求と、長時間使用を実現するための超低消費電力への対応が強く望まれており、液晶ドライバでは、大画面化とカラー化に対応しつつ、低消費電力化を実現することが重要となってきた。
【０００３】
しかし、従来の液晶ドライバ構成では、ＬＳＩ内部の論理回路部の低消費電力化は様々な方法により低減化が進められてきたが、画面の大型化やカラー化などの高画質に対応すると、駆動素子数が増加するため、消費電力の上昇を伴った。
【０００４】
低消費電力化を実現するためには、表示メモリ（フレーム・メモリとも言う）を液晶ドライバに内蔵する方法が採用された。これによって、表示データ転送を行なうためのコントローラ・メモリが不要で、部品点数を削減し、消費電力の低減を実現した。
また、新しい駆動方式を採用することによって、消費電力を低減した。
【０００５】
この課題に関して、例えば、特開平７−６４５１４号公報において、高速度と低電力化を実現した汎用メモリを内蔵した液晶ドライバ、及びそのドライバを用いた液晶ディスプレイが開示されている。
また、特開２０００−２９３１４４号公報において、低消費電力、高速で描画動作をし、ＣＰＵ２の負荷を低減できるメモリ内蔵液晶ドライバを用いた液晶表示装置が開示されている。
また、特開平７−２８１６３４号公報において、低消費電力を図ると共に、高速描画アクセスを実現したメモリ内蔵液晶ドライバを用いた液晶ディスプレイが開示されている。
また、特開平７−２３０２６５号公報において、電源の供給手法を改善し、低消費電力且つ大容量のメモリを内蔵した液晶駆動装置を実現した。
また、特開平７−１７５４４５号公報において、液晶ドライバに汎用メモリインターフェイスによりアクセス可能な表示メモリを内蔵することで、システムの動作効率を低下させることなく、低消費電力化、描画の高速度化を図った。
【０００６】
【発明が解決しようとする課題】
しかし、従来の表示メモリを内蔵した液晶ドライバのＬＳＩのレイアウトにおいて、インターフェイスは汎用のメモリセルの一辺に端子があり、汎用のインターフェイス信号配線を引き回す必要があって、その配線分の電力がかかる。
【０００７】
また、従来の表示メモリでは、表示、描画でデータバス、アドレスバス、制御信号バスを使いバスアービトレションを行なう事を要求している。この事により、表示の為のアクセス回数が多いと描画の為の時間が減少する。
【０００８】
また、従来方式においては、複数単位ピクセル毎にＣＰＵ２からメモリへのアクセスを行なうため、例えば、１画面分のデータをＣＰＵ２からメモリに格納しようとした場合、（１画面分のピクセル数）／（複数単位ピクセル内のピクセル数）回のメモリへの書き込み動作が必要とされるので、メモリの動作回数が多かった。メモリの動作消費電力はライト／リードの回数に比例していることから、消費電力が多かった。
【０００９】
また、表示データをメモリから液晶パネルに転送する時には、表示画面上の水平１ライン分の表示データを同時に出力するとしていたが、その為のメモリからの読みたしが１度に水平１ライン分のデータで行われていなくて、液晶ドライバの出力データ線分で行っていた。
例えば、メモリに格納している１画面分のデータをＬＣＤ表示画面に表示しようとした場合、（１画面分のピクセル数）／（複数単位ピクセル）回のメモリのリード動作が必要になり、そのアクセス回数分の電力を消費するといった問題があった。
【００１０】
また、従来方式では、メモリの高周波数で動作させる必要があり、ＣＰＵ２のアクセス時間に余裕を持たせることができず、画面を早く切り替える必要がある動画表示などに適さないという問題があった。
【００１１】
また、従来のメモリを使用する場合、メモリ配列と液晶の画素配列のイメージは同一ではなく、描画する際ピクセルがメモリの何処にあるか計算する必要があった。
【００１２】
また、従来の表示メモリでは、データを書き込む場合一度に書き込むデータ全てを書き換えている。従って、一度に書き込むデータの中に変更したく無いデータがある場合は、データを書き換える前に予めデータを読み出し、書き換えたくないデータをマスクしながら書き換えるビットを変更し、メモリへ書き込む必要がある、いわゆる、リード・モディァイト・ライト（Ｒｅａｄ ｍｏｄｉｆｙ Ｗｒｉｔｅ） 方式を採用していた。そのため、動作の回数が多く、電力を消費する問題があった。
【００１３】
また、従来は、表示メモリに記憶された画像データをディジタル−アナログ変換器（Ｄｉｇｉｔａｌ Ａｎａｌｏｇｕｅ Ｃｏｎｖｅｒｔｅｒ、または、ＤＡＣ）へ出力する際、ＲＧＢを時分割して出力することができないため、表示メモリの出力を１対１でＤＡＣと直結していた。ＲＧＢデータ毎にＤＡＣが必要なため、ＤＡＣの数が多く、消費電力が多かった。
ＤＡＣの消費電力をしぼるには、セットリングタイムを調整する必要があり、ＤＡＣと表示メモリの動作スピードと異なるため、別々に制御する必要があり、ＤＡＣの特性によっては、入力信号の位相を調整する必要があるが、従来は、表示メモリのデータをＤＡＣへ出力する際、ＲＧＢのデータを出力するタイミングが固定されており、データの位相を、ＤＡＣの特性に合わせ自由に変更することができず、このような必要性に対応できなかった。
【００１４】
また、液晶液晶ディスプレイの消費電力を下げるには、電源電圧を低電圧化する方法もある。しかし、動作電源電圧が３．０Ｖより小さくなると、動作不良が発生する。さらに、電力の節約を考慮した電源の供給方法について、携帯電話の待機画面に使用されるパーシャル表示モードがあるが、このパーシャル表示モードにおいて、画面になにも表示しないが、メモリセルのリーク電流も流れたままの状態であり、電力を消費してしまう問題もあった。
【００１５】
本発明は従来の問題に鑑みてなされたものであり、その目的は消費電力を低減でき、高速度で描画でき、メモリマッピングをする必要が無い表示メモリ、ドライバ回路、及びそのドライバ回路を用いた液晶ディスプレイを提供することにある。
【００１６】
【課題を解決するための手段】
本発明の目的を達成するために、本発明に係る表示メモリは、ディスプレイの画素へ供給すべき画素データを記憶する表示メモリであって、少なくとも１対のビット線と、相補的な第１のレベルおよび第２のレベルの状態を保持可能な第１の記憶ノード及び第２の記憶ノードを有する少なくとも１列のメモリセルと、前記ビット線対の一方のビット線に出力された前記第１の記憶ノードの記憶データを読み出す第１の読み出し回路と、前記ビット線対の他方のビット線に出力された前記第２の記憶ノードの記憶データを読み出す第２の読み出し回路とを有する。
また、前記第２の読み出し回路は、前記他方のビット線に出力された前記第２の記憶ノードの記憶データのレベルを反転させて出力する。前記メモリセルの前記第１及び第２の記憶ノードに前記第１のレベルおよび第２のレベルのデータを前記ビット線対の各々に出力し、前記表示メモリに書き込む書き込み回路をさらに有する。
【００１７】
また、前記表示メモリは、前記表示メモリの動作を制御する制御手段と、少なくとも一つの前記書き込み回路を含む書き込みポートと、少なくとも一つの前記第１の読み出し回路を含む第１の読み出しポートと、 少なくとも一つの前記第２の読み出し回路を含む第２の読み出しポートとを有し、前記第１の読み出しポートは、前記表示メモリに記憶されたデータを前記ディスプレイへ供給し、前記第２の読み出しポートは、前記表示メモリからデータを読出し、前記制御手段へ出力し、前記書き込みポートは、前記制御手段からのデータを、前記表示メモリへ書き込む。
また、前記表示メモリのクロック信号の第１のレベル期間に、前記第１の読み出しポートは、前記第１の読み出し回路を介して読み出されたデータを前記ディスプレイへ出力する第１のアクセスを行ない、前記表示メモリのクロック信号の第２のレベル期間に、前記第２の読み出しポートおよび前記書き込みポートは、前記第２の読み出し回路を介して読み出されたデータを前記制御手段へ出力する、並びに、前記表示メモリに書き込むべき書き込みデータを前記制御手段から入力する第２のアクセスを行なう。
【００１８】
また、前記表示メモリは、書き込むべきメモリセルを選択するビット選択手段と、前記ビット選択手段に入力され、前記書き込むべきメモリセルへの書き込みを制御する書き込み制御信号とを有し、前記書き込み回路は、該ビット選択手段と該書き込み制御信号に制御されて、該ビット選択手段によって選択されたメモリセルの前記第１及び第２の記憶ノードに前記第１のレベルおよび第２のレベルのデータを該書き込むべきメモリセルのビット線対の各々に出力する。
【００１９】
また、前記表示メモリは、前記表示メモリの駆動用電源電圧源と、少なくとも一つのメモリセルの電源電圧供給端と前記駆動用電源電圧源とを選択的に接続するスイッチング素子とを有する。
【００２０】
また、前記表示メモリの一側部に前記第１のアクセス用信号端子が配列され、当該一側部と異なる他側部に前記第２のアクセス用信号端子が配列され、前記第１のアクセス用の第１のインターフェイスと、前記第２のアクセス用の第２のインターフェイスとが、前記表示メモリを挟んで、それぞれ前記表示メモリの前記第１のアクセス用信号端子と前記第２のアクセス用信号端子に接続されている。好適に、前記第１のインターフェイスは前記マトリックス状に配列された画素の水平方向に１ライン分の画像データを格納する第１のラインラッチを有し、該第１のラインラッチを介して、前記書き込みポートは、選択されたビット線へ前記１ライン分のデータを出力し、前記第２の読み出しポートは、前記表示メモリから、前記１ライン分のデータを前記制御手段に出力する。
好適に、前記第２のインターフェイスは前記マトリックス状に配列された画素の水平方向に１ライン分の画像データを格納する第２のラインラッチを有し、該第２のラインラッチを介して、前記第１の読み出しポートは、前記表示メモリから、前記１ライン分のデータを前記ディスプレイへ出力する。
【００２１】
また、前記ディスプレイは、複数の画素がマトリックス状に配列され、前記表示メモリは、複数のメモリセルが、前記複数の画素のマトリックス配列に対応するマトリックス状に配列され、前記表示メモリの各メモリセルには、前記書き込みポートにより、前記ディスプレイの対応するマトリックスの画素を駆動する画素データが記憶され、前記第１の読み出しポートは、ライン単位で第２のラインラッチに画像データをラッチして、前記ディスプレイの対応するラインの画素に供給する。
【００２２】
本発明の目的を達成するために、本発明に係るドライバ回路は、表示メモリに記憶された画像データに対応した信号をマトリックス状に配列された画素へ出力するドライバ回路であって、該ドライバ回路は、上記の表示メモリを有し、上記の表示メモリの機能を果たす。
【００２３】
さらに、該ドライバ回路においては、前記第１のインターフェイスは前記マトリックス状に配列された画素の水平方向に１ライン分の画像データを格納する第１のラインラッチを有し、該第１のラインラッチを介して、前記書き込みポートは、選択されたビット線へ前記１ライン分のデータを出力し、前記第２の読み出しポートは、前記表示メモリから、前記１ライン分のデータを前記制御手段に出力する。
また、前記第１のラインラッチには、前記第１のラインラッチにラッチされた画素データの中に、前記表示メモリへ書き込むべき画素データを指定する書き込み制御データが画素毎に記憶され、前記書き込みポートは、該書き込み制御データに指定された前記第１のラインラッチにラッチされた画素データを前記表示メモリへ書き込む。
【００２４】
また、前記ディスプレイは、複数の画素がマトリックス状に配列され、前記表示メモリは、複数のメモリセルが、前記複数の画素のマトリックス配列に対応するマトリックス状に配列され、前記表示メモリの各メモリセルには、前記書き込みポートにより、前記ディスプレイの対応するマトリックスの画素を駆動する画素データが記憶され、前記第１の読み出しポートは、ライン単位で第２のラインラッチに画像データをラッチして、前記ディスプレイの対応するラインの画素に供給する。
さらに、前記第１のラインラッチにラッチされた前記ディスプレイの１ライン分の画素データにおける各画素データは、前記書き込みポートにより、前記ディスプレイの対応する１ラインの画素における対応する各画素を駆動する画素データとして、前記表示メモリに記憶される。
【００２５】
また、該ドライバ回路においては、前記第２のインターフェイスは前記マトリックス状に配列された画素の水平方向に１ライン分の画像データを格納する第２のラインラッチを有し、該第２のラインラッチを介して、前記第１の読み出しポートは、前記表示メモリから、前記１ライン分のデータを前記ディスプレイへ出力する。
好適に、前記第２のラインラッチのビット幅は前記マトリックス状に配列された画素の水平方向に１ライン分の画像データのビット幅と同じである。
好適に、前記第２のインターフェイスは、前記第２のラインラッチに保持された画像データが含んだＲ、Ｇ、Ｂデータを順次に選択し、前記画像データを時間分割信号に変換する選択回路と、ディジタル信号をアナログ信号に変換するディジタル−アナログ変換手段とをさらに有し、前記選択回路は、前記画像データが含んだＲ、Ｇ、Ｂデータを時間分割した時間分割信号を前記ディジタル−アナログ変換手段へ出力し、前記ディジタル−アナログ変換手段は該時間分割信号をアナログ信号に変換して、前記ディスプレイへ供給する。
また、前記選択回路は、前記表示メモリのクロック信号に非同期して、前記第２のラインラッチに保持された画素データが含んだＲ、Ｇ、Ｂデータを選択して、時間分割信号に変換する。
【００２６】
また、本発明の目的を達成するために、本発明に係るディスプレイは、ディスプレイ画面と、走査回路と、前述の表示メモリと、上記ドライバ回路とを含み、前述のドライバ回路と表示メモリの効果を奏する。
【００２７】
【発明の実施の形態】
以下に、本発明に係る表示メモリ、ドライバ回路、及びそのドライバ回路を用いたディスプレイの実施の形態について、添付の図面を参照して述べる。
第１の実施形態
図１は本発明に係るディスプレイ１の第１の実施形態の全体構成図である。ここでは、液晶ドライバ、及びその液晶ドライバ回路を用いた液晶ディスプレイを例として説明する。
図１に示す液晶ディスプレイ１において、装置全体の動作を制御するプロセッサ（ＣＰＵ）２、液晶ドライバ３、画像を表示する表示画面４（液晶ディスプレイの場合は、液晶パネル４となる）、液晶パネル４の水平方向にアドレスが与えられた画素の行を選択して各画素に電圧を印加してオンにする走査回路５が含まれる。
【００２８】
液晶ドライバ３は、表示メモリ７、ＣＰＵ２からの画素毎のデータを受けて、表示メモリ７に書き込み、または、表示メモリ７に記憶された画素データを読み出すＣＰＵ側インターフェイス（ＣＰＵ Ｉ／Ｆ）６、及び表示メモリ７が出力した赤（Ｒｅｄ）、緑（Ｇｒｅｅｎ）、と青（Ｂｌｕｅ）色を含む画素データを受けて、液晶パネル４に出力して表示するパネル側インターフェイス（ＬＣＤ Ｉ／Ｆ）８を有する。
【００２９】
ＣＰＵ側インターフェイス（ＣＰＵ Ｉ／Ｆ）６は、ＣＰＵ２からの画素のデータを溜めるデータラッチ９と、セレクタ回路１０とを有する。
パネル側インターフェイス（ＬＣＤ Ｉ／Ｆ）８は、メモリの出力をバッファーするデータラッチ１１、セレクタ回路１２、および表示する画像データをディジタル信号からアナログ信号に変換して、液晶パネル４の画素に出力するディジタル−アナログ変換器（ＤＡＣ）１３を含む。
【００３０】
画像を液晶パネル４に表示するために、ＣＰＵ２から画素ごとのデータが転送され、ＣＰＵ Ｉ／Ｆ ６のデータラッチ９で液晶パネル４の水平方向に１ライン分まで溜められてから、その１ライン分のデータは同時に表示メモリ７に転送される。表示メモリ７から、液晶パネル４の水平方向に１ライン分の画素データは同時に出力されてＬＣＤ Ｉ／Ｆ ８のデータラッチ１１にラッチされ、そして同時に液晶パネルに画素データに応じた電圧を印加する。これによって、画素データは画面に表示される。
【００３１】
本実施形態で、表示メモリ７は、たとえば、シングルポートＳＲＡＭにより構成されている。
図２に示すように、表示メモリ７は、メモリセル２１、第１の読み出し回路としてのセンス・アンプ２２、第２の読み出し回路としてのセンス・アンプ２３、書き込み回路２４、ビット線対２５ａと２５ｂ、およびワード線２６を有する。
図２において、表示メモリ７のメモリセル２１は、入出力同士が接続された２つのインバータ２９ａとインバータ２９ｂ、アクセストランジスタとしてのＮＭＯＳトランジスタ２７ａ、２７ｂを有し、インバータ２９ａの出力とインバータ２９ｂの入力との接続点により第１の記憶ノード２８ａが構成され、インバータ２９ａの入力とインバータ２９ｂの出力との接続点により第２の記憶ノード２８ｂが構成されている。
ビット線２５ａは、ＮＭＯＳトランジスタ２７ａを介して、第１の記憶ノード２８ａに接続され、ビット線２５ｂは、ＮＭＯＳトランジスタ２７ｂを介して、第２の記憶ノード２８ｂに接続されている。そして、メモリセル２１のＮＭＯＳトランジスタ２７ａ、２７ｂのゲートは共通のワード線２６に接続されている。
液晶パネル４へデータを出力する時に、センス・アンプ２２を用いてメモリ７から画像データを読みだす。センス・アンプ２３は、ＣＰＵ２がメモリ７からデータを読み出す際に使用する。ＣＰＵ２が書き込み回路２４を用いて、メモリ７へデータを書き込む。
ＲＣ１、ＲＣ２はセンス・アンプ２２、２３の制御信号（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ ｃｏｎｔｒｏｌ）を示し、ＲＤ１、ＲＤ２はセンス・アンプ２２、２３の出力データ（ｒｅａｄ ｄａｔａ）を示している。ＷＣ、ＷＤは書き込み回路２４の制御信号（ｗｒｉｔｅ ｃｏｎｔｒｏｌ）、およびメモリセル２１へ書き込みデータ（ｗｒｉｔｅ ｄａｔａ）を示す。書き込み回路２４は、直列に接続されたローレベルでアクティブの制御信号ＷＣに動作する第１のドライバ２４ａ、２４ｂを有する。
【００３２】
本実施形態の表示メモリ７は、たとえば、液晶ドライバ３に内蔵する専用のＳＲＡＭである。図２に示されているように、メモリセル２１の構成素子として、表示時の読みだしセンス・アンプ２２とＣＰＵ２がメモリセルからデータを読み出すためのセンス・アンプ２３は、両ビット線２５ａ、２５ｂにそれぞれ接続しており、センス・アンプ２２と２３は各々独立に読みだしの制御ができる。センス・アンプ２３と書き込み回路２４は同時に動作できる、つまり、書きながら、読み出すことが可能である。
【００３３】
次は、上記表示メモリ７の動作を説明する。
１対のＣＭＯＳインバータ２９ａ、２９ｂに、例えば、ＶＤＤ＝３．３Ｖの駆動用電源電圧を印加する。該ＣＭＯＳインバータ対２９ａ、２９ｂは双安定のフリップフロップ回路であり、その双安定状態のうち、例えば、ノード２８ａが高レベルで、ノード２８ｂが低レベルの時、データ“１”を記憶していると定義し、逆に、ノード２８ａが低レベルで、ノード２８ｂが高レベルの時、データ“０”を記憶していると定義する。
【００３４】
メモリセル２１に記憶されたデータを読み出す時は、まず、走査回路５がメモリセルマトリックスを走査し、図示しないロー（Ｒｏｗ、 行）アドレスデコーダに指定されたワード線、例えば、ワード線２６が選択され、電圧が印加されて、ＮＭＯＳトランジスタ２７ａ、２７ｂを導通状態になる。
ビットごとに読み出す場合は、図示しないカラム（ｃｏｌｕｍｎ、 列）アドレスデコーダにより、さらに読み出すべきメモリセル、例えば、メモリセル２１、を指定し、この時は、読出し制御信号ＲＣ１、或は、ＲＣ２が高レベルとなり、センス・アンプ２２、或は、センス・アンプ２３をオンにする。
ラインごと、或いは、複数メモリセルごとに読み出す場合は、図示しない手段で、例えば、メモリセル２１を含み、読み出すべきメモリセルライン、又は、複数メモリセルを指定する。
ＮＭＯＳトランジスタ２７ａ、２７ｂが導通状態になっているので、ノード２８ａと２８ｂの状態はそれぞれビット線対２５ａと２５ｂに接続されたセンス・アンプ２２と２３に伝わる。
【００３５】
メモリに記憶されているデータを液晶パネルへ出力する場合、読出し制御信号ＲＣ１が高レベルとなり、センス・アンプ２２がオンとなり、そして、メモリセル２１の現在の状態、即ち、ノード２８ａに記憶された“１”または“０”は、センス・アンプ２２から取り出される。
ＣＰＵ２からメモリに記憶されているデータを読み出す場合は、読出し制御信号ＲＣ２が高レベルになり、センス・アンプ２３がオンとなり、そして、ノード２８ｂに記憶されたノード２８ａと相補的な値“０”または“１”が、センス・アンプ２３に反転されて、ノード２８ａと同じ値のデータが取り出される。
【００３６】
ＣＰＵ２からメモリセル２１にデータを書き込むときは、以上のようにメモリセル、または、複数のメモリセルを選択し、ワード電圧を印加し、ＮＭＯＳトランジスタ２７ａ、２７ｂを導通状態にする。選択されたメモリセルの書きこみ制御信号ＷＣが低レベルとなり、書き込み回路２４がオンとなる。
図２に示すように、書き込み回路２４は第１の書き込みドライバ２４ａと第２の書き込みドライバ２４ｂを有し、書き込み回路２４に入力された書きこみデータＷＤは、まず第２の書き込みドライバ２４ｂに反転されて、オンとなっているＮＭＯＳトランジスタ２７ｂを介して、記憶ノード２８ｂに記憶される。
第２の書き込みドライバ２４ｂの反転された出力は第１の書き込みドライバ２４ａに入力されてさらに反転されて、オンとなっているＮＭＯＳトランジスタ２７ａを介して、記憶ノード２８ａに記憶される。
例えば、書きこみデータＷＤの値は１の場合は、第２の書き込みドライバ２４ｂの出力で０になって、記憶ノード２８ｂに記憶される。第２の書き込みドライバ２４ｂの出力０は第１の書き込みドライバ２４ａに入力されて、１が出力され、記憶ノード２８ａに記憶される。
書きこみデータＷＤの値は０の場合も同じように、記憶ノード２８ａに０が記憶され、記憶ノード２８ｂに１が記憶される。
【００３７】
図３は上記の表示メモリ７を内蔵した液晶ドライバ３の要部を示す。
図３において、図１と同じ構成要素には同じ番号を用いる。
図３には、CPU側のインターフェイス回路(CPU I/F)は６で示され、データラッチ９、セレクタ１０等を含む。７は本実施形態の表示メモリ、８は液晶パネル表示用のインターフェイス回路をそれぞれ示す。表示用のインターフェイス８は、データラッチ１１、セレクタ１２、DAC １３等の回路を含む。３４、３５はそれぞれメモリ７が出力した画像データを液晶パネルへ転送するためのデータバス、CPU２がメモリ７へデータを転送するためのデータバスである。
【００３８】
図３は示す液晶ドライバ３は次のように動作する。
ＣＰＵ２は表示メモリ７へ画素データを書き込む場合は、ＣＰＵ２は表示する画像データをピクセルごとに表示メモリ７へ送る。その画素ごとに送られた画素データはまずデータラッチ９に溜められる。データラッチ９に所定ビット数まで溜められたデータがセレクタ１０に出力され、選択されて、データバス３５を経由して、表示メモリ７に書き込まれる。
或いは、ＣＰＵ２は表示メモリ７に記憶された画素データを読みだす場合は、表示メモリ７に記憶された画素データは所定ビット数単位でデータバス３５を経由して、セレクタ１０を介して、データラッチ９に保持され、そして、そのデータラッチ９に保持されたデータが画素ごとにＣＰＵ２に読み出される。
【００３９】
表示メモリ７に記憶された画素データを読み出して液晶パネルに表示する場合は、表示メモリ７に記憶された画素データは所定ビット数単位で、データバス３４を経由して、データラッチ１１に保持される。そして、データラッチ１１に保持されたデータがセレクタ１２に出力され、セレクタ１２により、各画素データのＲ、Ｇ、Ｂ部分が所定の方式で順次に選択され、ディジタル−アナログ変換器（ＤＡＣ）１３へ出力され、さらに液晶パネルの画素に出力される。
【００４０】
本実施形態において、データバス３４は液晶パネルの水平方向の１ライン分に必要なデータ数を有する。１ライン分のデータ数は１ライン分の画素数×色（ビット数）で計算できる。具体的に、１ライン分の画素数が１７６ピクセル（ｐｉｘｅｌ）、色が１８ビット（Ｒ、Ｇ、Ｂ各６ビット）の場合に、３１６８ビットの出力データバスになる。データバス３５のビット数は、データバス３４と同様に、１ライン分のデータビット数を有し、画素数が１７６ピクセル（ｐｉｘｅｌ）、色が１８ビットの場合の場合には、３１６８ビットになる。
【００４１】
図３及び上記のように、表示メモリ７は、２つの読みだしポートと１つの書き込みポートを有し、１つの読みだしポートとその１つの書き込みポートを、ＣＰＵ２からのアクセスに割り当て、他方の読みだしポートを液晶パネル４に画素データを表示用に割り当てている。ＣＰＵ２から表示メモリへの読みだしと書き込みアクセスは、表示メモリから液晶パネルへの読みだしアクセスが独立に制御され、同時に行うことができる。
【００４２】
さらに、ＣＰＵ２の表示メモリ７への読みだしおよび書き込みアクセスと表示メモリ７から液晶パネル４への読みだしアクセスは、表示メモリ７の動作を制御するクロック信号の高レベル期間と低レベル期間にそれぞれ割り当てており、ＣＰＵ２からのアクセスおよび液晶パネル４への読みだし動作は互いに干渉せず、並行に行われる。
【００４３】
図４は以上の動作を示すタイミングチャートである。
図４においては、（Ａ）は表示を行なう時の読みだしアクセスのアドレス信号ＤＲＡを示す、ＤＲＡは１行表示毎に１回発生する。（Ｂ）はＣＰＵ２が表示メモリ７へアクセスする為のアドレス信号ＣＡＡを示す。
（Ｃ）は表示メモリ７のクロック信号ＭＣＬＫを示す。ＭＣＬＫの高レベル期間は、ＣＰＵ２が表示メモリ７へアクセスする期間であり、この期間において、ＣＰＵ２が表示メモリ７から画像データを読みだし、または、ＣＰＵ２が表示メモリ７へ画像データを書き込む。
ＭＣＬＫの低レベル期間は、表示の為の読み出し期間に使用する。この期間において、表示メモリ７に記憶された画像データを読みだし、液晶パネルの画素へ出力する。
（Ｄ）は表示の為の読みだし期間を示す信号ＤＲを示す。表示メモリ７のクロック信号ＭＣＬＫが低レベルの期間に表示メモリからの読み出しを行う。
（Ｅ）はＣＰＵ２が表示メモリ７から読み出す期間を示す信号ＣＲを示す、表示メモリ７のクロック信号ＭＣＬＫが高レベルの期間にＣＰＵ２が表示メモリから読み出しを行なう。
（Ｆ）はＣＰＵ２が表示メモリ７へ書き込む期間を示す信号ＣＷを示し、表示メモリ７のクロック信号ＭＣＬＫが高レベルの期間にＣＰＵ２が表示メモリへ書き込む。
【００４４】
本実施形態によれば、液晶ドライバ内蔵の専用表示メモリでは、各メモリセルはＣＰＵ用と表示用の２つの読みだしセンス・アンプをビットラインの両端に装備し、また、ＣＰＵ用の書き込みドライバを設けることによって、表示ためのアクセスとＣＰＵからの読みだしアクセス各々独立に制御出来るようになる。それにより、読みだしポートを２系統、書き込みポートを１系統装備できるので、それぞれＣＰＵと液晶パネル表示用に割り当てて、さらに、ＣＰＵのアクセスと表示ためのアクセスをシステムクロックの高レベル期間と低レベル期間にそれぞれ割り当てれば、同時にＣＰＵと表示ための読みだしの動作が並行に行うことができ、重なることはない。即ち、表示用の動作と描画、及びデータの読みだしを独立に行なうことができる。これにより、表示為のアクセス回数が増えた場合でも、描画、読みだしの為の時間が削減される事はなく、表示の為にＣＰＵが待たされることが無い。
【００４５】
また、本実施形態の表示メモリでは、表示メモリの反対同士の辺に端子が装備され、両インターフェイスは表示メモリを挟んで配置される。その一方はＣＰＵ側のインターフェイス用、他方は液晶パネル側のインターフェイス用にして、それぞれ表示メモリに直結できる。これにより、信号線の引き回しはなく、従来の汎用のインターフェイスにくらべ配線量を削減でき、配線分の消費電力を削減できる。
また、通常のＤｕａｌ Ｐｏｒｔ ＳＲＡＭを使用する場合と比較し、本実施形態のＳｉｎｇｌｅ Ｐｏｒｔ ＳＲＡＭは大幅にセルサイズを削減できる。
【００４６】
第２の実施形態
本実施形態では、消費電力をさらに削減するために、メモリの電源を分割して、メモリの異なる画像データ領域に独立に電力を提供する例を述べる。
本実施形態における表示メモリは、第１の実施形態の表示メモリの構成を有し、さらに、本実施形態において、該表示メモリが複数の領域に分離され、各分離された領域または動作モードごとに電源が切り換え制御される。
【００４７】
図５は電源を分割した表示メモリの構成を示す。
図５において、図２と同じ構成成分の一部には同じ番号を用いている。
図５において、５１ａ、５１ｂ、５１ｃは図２に示した第１の実施形態に係る表示メモリ７のメモリセル、５２ａと５２ｂはビット線対、５３ａ、５３ｂ、５３ｃはワード線、５４ａ、５４ｂ、５４ｃはＮ ｗｅｌｌ、５５ａ、５５ｂ、５５ｃはＰ ｗｅｌｌを示す。
メモリセル５１ａにおいて、Ｎ ｗｅｌｌ ５４ａ で、ＰＭＯＳトランジスタＰ１とＰ２が形成され、Ｐ ｗｅｌｌ ５５ａでは、ＮＭＯＳトランジスタＮ１、Ｎ２、２７ａ、２７ｂが形成される。
ＮＭＯＳ Ｎ１とＰＭＯＳ Ｐ１はＣＭＯＳインバータ回路２９ａを構成し、ＮＭＯＳ Ｎ２とＰＭＯＳ Ｐ２はＣＭＯＳインバータ回路２９ｂを構成する。この１対のＣＭＯＳインバータ２９ａと２９ｂがフリップフロップ構成に接続され、双安定のフリップフロップ回路となる。
この１対のＣＭＯＳインバータ２９ａと２９ｂに、駆動電源ライン５６ａにより、駆動電圧ＶＤＤを印加すると、上記双安定のフリップフロップ回路はノード２８ａと２８ｂでは２つの相補的な安定な状態が保持され、ノード２８ａと２８ｂはデータを記憶できる記憶ノードとなる。
例えば、ノード２８ａが高レベルで、ノード２８ｂが低レベルの時、データ“１”を記憶していると定義し、逆に、ノード２８ａが低レベルで、ノード２８ｂが高レベルの時、情報“０”を記憶していると定義する。
【００４８】
このデータを読み出す時は、まず、図示しない行アドレスデコーダに指定されたワード線、例えば、ワード線５３ａにワード線電圧を印加し、ＮＭＯＳトランジスタ２７ａ、２７ｂを導通状態にする。
ビットごとに読み出す場合は、図示しない列アドレスデコーダにより、読み出すべきメモリセル、例えば、メモリセル５１ａ、５１ｂ、５１ｃを指定し、ワード線の指定とあわせて、メモリセル５１ａを選択する事となる。ラインごと、或いは、複数メモリセルごとに読み出す場合は、例えば、メモリセル５１ａを含んだメモリセルライン、又は、複数メモリセルを指定する。
ＮＭＯＳトランジスタ２７ａ、２７ｂが導通状態になっているので、ノード２８ａと２８ｂの状態はビット線対５２ａと５２ｂに接続された図示しない読み出しセンス・アンプに伝わる。
【００４９】
メモリに記憶されたデータを液晶パネルへ出力する場合は、図示しない表示用センス・アンプにより、メモリセル５１ａの現在の状態を取り出す。また、ＣＰＵ２からメモリに記憶されているデータを読み出す場合は、不図示のＣＰＵ２センス・アンプにより、メモリセル２１の現在の状態を取り出す。
【００５０】
また、ＣＰＵ２からメモリセル５１ａにデータを書き込むときは、以上のようにメモリセルのライン、または、複数のメモリセル、または、一つのメモリセルを選択して、ＮＭＯＳトランジスタ２７ａ、２７ｂを導通状態にし、そして、不図示の書き込みドライバに入力された書き込みデータは、該ＮＭＯＳトランジスタ２７ａ、２７ｂを介して、両記憶ノード２８ａと２８ｂに記憶される。即ち、書き込みデータの値は１に場合は、記憶ノード２８ａを高レベル、記憶ノード２８ｂを低レベルにし、データの値は０に場合は、記憶ノード２８ａを低レベル、記憶ノード２８ｂを高レベルにする。
メモリセル５１ｂ、５１ｃは、メモリセル５１ａと全く同じ構成を有し、５１ａと同じように動作するので、メモリセル５１ｂ、５１ｃにおいて、電源以外の各構成成分に、メモリセル５１ａと同じ番号を用いている。
【００５１】
さらに、本実施形態では、図５に示すように、メモリセル５１a、５１ｂ、５１ｃの駆動電源ライン５６a、５６ｂ、５６ｃにそれぞれ電源スイッチングとして機能するPMOSトランジスタTr１、Tr２、およびTr３が接続されており、メモリセル５１a、５１ｂ、と５１ｃへの電源が切り換え制御される。
【００５２】
メモリセル５１a、５１ｂ、および５１ｃの駆動電源ライン５６a、５６b、および５６ｃが接続されているN we11 ５４a、５４ｂ、５４ｃは互いに分離している。さらに、駆動電源ライン５６a、５６ｂ、５６ｃは、電源の入り切り用のトランジスタTr１、Tr２、Tr３を介しメモリセル５１a、５１ｂ、５１ｃのPMOSトランジスタの駆動電源ライン５６a、５６b、５６ｃへ接続しているので、メモリセル５１a、５１ｂ、５１ｃへの電源の供給もお互いに分離されている。
図５において、VDD コントローラ VCTR1、VCTR2、およびVCTR3はトランジスタTr１、Tr２、Tr３のオン/オフを制御し、これによって、メモリセル５１a、５１ｂ、と５１ｃの電源の切り換え制御を行う。この制御はVDD コントローラVCTR1、VCTR2、およびVCTR3の動作モードで設定される。
【００５３】
ここで、３つのセルの例を示しているが、３セル以上の分割の場合でも同様である。
また、ここで各メモリセルに一つの電源スイッチトランジスタを設けているが、実際の条件に応じて、メモリの所定領域のメモリセルの電源をまとめて制御することは、なんの支障もない。
【００５４】
本実施形態の表示メモリによれば、メモリの所定領域ごとに、電源を分離し、電源の入り切りを独立に制御することによって、使用しない領域のメモリセルのリーク電流を削減することができる。
また、メモリセルのＮｗｅ１１を分離することで、使用しないメモリセルの領域への電源供給をカットする事で消費電力を削減できる。
【００５５】
第３の実施形態
本実施形態に係る表示メモリは第１実施形態の表示メモリと同様な基本構成を有する。ただし、本実施形態において、表示メモリに記憶された画像データのイメージが液晶パネルの画面と同じようになるように、表示メモリのアドレス配列は液晶パネルの画素配列と対応している。また、表示メモリへの読み出しまたは書き込みアクセスは画面上の１行分の画素データを単位として行なう。
図６は、本実施形態に係る表示メモリのアドレス配列および液晶パネルの画素の配列の概略図である。
図６において、ラインｌｉｎｅ ０ 〜 ｌｉｎｅ Ｎとピクセルｐｉｘｅｌ ０ 〜 ｐｉｘｅｌ Ｎを添字とする配列でメモリのアドレスアレーと液晶パネルの画素マトリックスを表現している。メモリのアドレスと液晶パネルの画素の配列が同じイメージとなっている。即ち、メモリのアドレスは液晶パネルの画素の配列にしたがって分配される。たとえば、メモリの１ワードラインに接続されたメモリセルの数、および１対のビットラインに接続されたメモリセルの数は、液晶画面の１行の画素数、１列の画素数、及び画素の色のビット数によって決められる。
【００５６】
メモリのアドレスの配列と液晶パネルの画素の配列が同じになることによって、ラインｌｉｎｅ ０ 〜 ｌｉｎｅ Ｎとピクセルｐｉｘｅｌ ０ 〜 ｐｉｘｅｌ Ｎの添字でメモリに記憶されたデータのうち、アクセスしたい画素のデータを指定できる。ＣＰＵ２からはラインアドレスとピクセルアドレスを指定し、読み出し、書き込みをする。液晶パネルへ表示する場合は、ラインアドレスを指定して１ライン分まとめて読みだす動作を行なう。
【００５７】
つぎは、１行の画素データを単位として読み出しまたは書き込み動作について具体的に述べる。
図７はライン毎に表示メモリへアクセスする構成を示す。
図７において、７１は複数の表示用センス・アンプ、７２は液晶パネル１ライン分のメモリセル、７３は複数のＣＰＵ用の書き込みドライバ、７４は複数のＣＰＵ用のセンス・アンプをそれぞれ示す。
液晶パネルの１ライン分のメモリセル７２は、読み出しおよび書き込みの時は転送データの単位となり、この量のデータで読み出しおよび書き込みを行なう。表示用センス・アンプ７１は液晶パネルの１行の画素分の数を装備している。表示メモリに記憶されたデータを読み出して液晶パネルに出力する時に、これらのセンスアンプは一度に全部動作する。
ＣＰＵ用書き込みドライバ７３は、表示用センス・アンプ７１と同数で装備されている。ＣＰＵ２が表示メモリに記憶されたデータを読み出す時は、これらの書き込みドライバ７３も同時に全部動作する。
ＣＰＵ用センス・アンプ７４は、表示用センス・アンプ７１、また、ＣＰＵ用書き込みドライバ７３と同数で装備されている。ＣＰＵ２が表示メモリにデータを書き込む時は、これらのセンス・アンプは同時に全部動作する。
なお、書き込み時の書き込みドライバは、後述のビット毎の書き込み制御信号に従い、必要な箇所（ビット、或いは、所定の複数のビット）に同時に書き込むことができる。
【００５８】
本実施形態では、液晶パネルとメモリアドレス配列を同一の添字で取り扱うことが出来る単純なマッピングにした事により、アドレスと液晶パネルの画素との対応をとる為の計算が必要なくなり、かつ、いろいろな画素数の液晶パネルへの対応が簡単にとれる。
また、１ライン分表示させる為のメモリの読みだし回数は１回ですませる事ができる。また、ＣＰＵ２からのアクセスも１行単位で行い、その中からピクセル情報にアクセスできる回路を有している。即ち、メモリの動作は１ライン分のアクセスを基本とする。これによりメモリ動作回数を削減し、低消費電力を実現できる。
【００５９】
第４の実施形態
従来の表示メモリでは、所定のビットを書き込みたい場合には、リード・モディファイト・ライトが必要だった、即ち、データを書き換える前に予めデータを読み出し、書き換えたくないデータをマスクしながら書き換えるビットを変更し、メモリへ書き込む。
本実施形態では、前述の表示メモリの上に、ビット方向でメモリセルを指定する列デコーダと書き込み動作を制御する書き込み信号を設け、任意の１メモリセルの選択、および任意のビットのみ書き込みを可能とする表示メモリを説明する。
本実施形態における表示メモリは、第１実施形態の表示メモリの基本構成を有する。
【００６０】
図８は、本実施形態に係る表示メモリの要部を示す。
図８において、図２と同じ構成成分の一部は同じ番号を用いている。
図８において、８１ａ、８１ｂはメモリセル、８２はメモリの行デコーダ、８３ａ、８３ｂはメモリセル８１ａ、８１ｂのライトドライバをそれぞれ示す。
また、８４ａ、８４ｂは列デコーダ、８５は読み出し行アドレスラッチ、８６は画素アドレス・ラッチ、８７は書き込みデータラッチを示す。８８ａと８８ｂ、８８ｃと８８ｄはそれぞれメモリセル８１ａと８１ｂのビット線対を示し、８９はメモリセル８１ａと８１ｂ共通のワード線を示している。
図８において、メモリセル８１ａは、入出力同士が接続された２つのインバータ２９ａとインバータ２９ｂ、アクセストランジスタとしてのＮＭＯＳトランジスタ２７ａ、２７ｂを有し、インバータ２９ａの出力とインバータ２９ｂの入力との接続点により第１の記憶ノード２８ａが構成され、インバータ２９ａの入力とインバータ２９ｂの出力との接続点により第２の記憶ノード２８ｂが構成されている。
ビット線８８ａは、ＮＭＯＳトランジスタ２７ａを介して、第１の記憶ノード２８ａに接続され、ビット線８８ｂは、ＮＭＯＳトランジスタ２７ｂを介して、第２の記憶ノード２８ｂに接続されている。そして、メモリセル８１ａのＮＭＯＳトランジスタ２７ａ、２７ｂのゲートは共通のワード線８９に接続されている。
書き込み回路８３ａは、直列に接続されたローレベルでアクティブの列デコーダ８４ａの出力からなる制御信号で動作する第１のドライバ２４ａ、２４ｂを有する。
行アドレスデコーダ８２は、読み出し行アドレスラッチ８５の行アドレスデータに基づいて、所定のメモリセル行の共通のワード線にワード線電圧を出力し、ＮＭＯＳトランジスタ２７ａ、２７ｂを導通状態とする。画素アドレス・ラッチ８６の列アドレスデータに基づき、列アドレスデコーダ８４ａの出力が反転され、ビット方向で書き込むべきメモリセル列の書き込みドライバ２４ａ、２４ｂに入力し、作動させる。
書き込み信号ＷＲＴが列デコーダ回路８４ａ、８４ｂに入力され、ＷＲＴ信号が高レベルの場合のみ、列デコーダ８４ａ、８４ｂが作動する。
【００６１】
次は、以上の構成を有するメモリの動作について述べる。
ＣＭＯＳインバータ対２９ａと２９ｂに駆動電圧ＶＤＤを印加すると、双安定フリップフロップ回路である２９ａと２９ｂはノード２８ａと２８ｂでは２つの相補的な安定な状態が保持され、ノード２８ａと２８ｂはデータを記憶できる。
例えば、ノード２８ａが高レベルで、ノード２８ｂが低レベルの時、データ“１”を記憶していると定義し、逆に、ノード２８ａが低レベルで、ノード２８ｂが高レベルの時、データ“０”を記憶していると定義する。
【００６２】
ＮＭＯＳトランジスタ２７ａ、２７ｂが導通状態になっているので、ビット線対８８ａと８８ｂを介して、ノード２８ａと２８ｂはライトドライバ８３ａに接続され、データの書き込みができる。
たとえば、ＣＰＵ２からメモリセル８１ａにデータを書き込むときは、読み出し行アドレスラッチ８５の行アドレスデータに基づいて、行アドレスデコーダ８２が、たとえば、ワード線８９を選択し、ワード線８９に電圧を印加し、ＮＭＯＳトランジスタ２７ａ、２７ｂが導通状態となる。
次は、画素アドレス・ラッチ８６の列アドレスデータに基づき、列アドレスデコーダ８４ａがビット方向で書き込むべきメモリセルを指定する、例えば、メモリセル８１ａを指定したとする。ワード線の指定とあわせて、メモリセル８１ａを選択する事となる。
【００６３】
本実施形態では、メモリセルへの書き込み動作を制御する書き込み信号ＷＲＴを列デコーダ回路８４ａ、８４ｂに入力され、ＷＲＴ信号が高レベルの場合のみ、列でコーダ８４ａ、８４ｂにより指定されたメモリセルへの書き込みは可能である。例えば、上記のように、メモリセル８１ａが選択され、ＷＲＴ信号が高レベルの場合は、列デコーダ素子８４ａの出力は低レベルとなり、ライトドライバ８３ａを動作可能にする。したがって、書き込みデータラッチ８７に保持されたデータを、行デコーダ８２と列デコーダ８４で指定したメモリセル８１ａに書き込むことができる。
図８に示すように、書き込みドライバ８４ａは第１の書き込みドライバ２４ａと第２の書き込みドライバ２４ｂを有する。書き込みデータラッチ８７に保持されたデータは次々に書き込みドライバ８４ａに入力され、その各ビットのデータはまず第２の書き込みドライバ２４ｂに反転されて、オンとなっているＮＭＯＳトランジスタ２７ｂを介して、記憶ノード２８ｂに記憶される。
第２の書き込みドライバ２４ｂの反転された出力は第１の書き込みドライバ２４ａに入力されてさらに反転されて、オンとなっているＮＭＯＳトランジスタ２７ａを介して、記憶ノード２８ａに記憶される。
例えば、書きこみデータの値は１の場合は、第２の書き込みドライバ２４ｂの出力で０になって、記憶ノード２８ｂに記憶される。第２の書き込みドライバ２４ｂの出力０は第１の書き込みドライバ２４ａに入力されて、１が出力され、記憶ノード２８ａに記憶される。
書きこみデータの値は０の場合も同じように、記憶ノード２８ａに０が記憶され、記憶ノード２８ｂに１が記憶される。
【００６４】
一方、ＷＲＴ信号が低レベルの場合には、メモリセル８１ａを指定しているデコーダ素子８４ａの出力は高レベルとなり、メモリセル８１ａのライトドライバ８３ａは動作不可となり、したがって、書き込みデータラッチ８７に保持されたデータを、行デコーダ８２と列デコーダ８４で指定したメモリセル８１ａに書き込むことができない。
【００６５】
メモリセル８１ｂも同じように動作する。
本実施形態の表示メモリはビット毎の書き込み制御信号（書き込み信号）を有し、この制御信号に基づいて、ＣＰＵ２は表示メモリへ任意の１ビットのみを書き込むことができる。従来の表示メモリと比較すれば、予め読む動作をする事なく同様の効果を書き込む動作のみで実現している。
リード・モディファイト・ライトを必要としない書込み方式により、メモリの動作回数を削減できる。これにより、メモリの消費電力を削減できる。
【００６６】
第５の実施形態
すでに述べたように、本発明の表示メモリでは、メモリを挟んで、メモリの反対同士の辺に端子が配置されているので、一方の端子をＣＰＵ用に、もう一方の端子を液晶パネル用に配置出来る。
本発明の液晶ドライバにおいて、ＣＰＵ用インターフェイスと液晶パネル用インターフェイスは表示メモリを挟み、表示メモリの両端に配置される構成を有する。表示メモリとＣＰＵ２の間に、ＣＰＵ用のインターフェイス、表示メモリと液晶パネルとの間に、液晶パネル用のインターフェイスを有する。
【００６７】
本実施形態は、ＣＰＵ用インターフェイスと表示メモリとのデータ転送に関する。
図９は本実施形態に係る液晶ドライバのＣＰＵ側の一部の概略回路構成を示す。図９において、９１はラインラッチ回路、９２はセレクタ回路、９３はデータバス、９４は表示メモリである。
ＣＰＵ２またはロジック回路から画素ごとに画像デー夕が送られてくる。その画素ごとに送られた画素データはまずデータラッチ９１に溜められる。データラッチ９１に液晶パネルの１ライン分のデータを溜めたら、そのデータがセレクタ９２に出力され、選択されて、データバス９３を経由して、表示メモリ９４に書き込まれる。
或いは、ＣＰＵ２は表示メモリ９４に記憶された画素データを読みだす場合は、表示メモリ９４に記憶された画素データは１ライン分のデータを単位として、データバス９４を経由して、セレクタ９２を介して、データラッチ９１に保持され、そして、そのデータラッチ９１に保持されたデータが画素ごとにＣＰＵ２に読み出される。
表示メモリ９４のデータは液晶パネル側へ読み出され表示される。
【００６８】
ラインラッチ９１のビット幅は表示画面の水平方向に１ライン分の画像データのビット幅と同じである。
例えば液晶パネルのサイズが１７６ピクセル×２４０行であり、Ｒ、Ｇ、Ｂ三色はそれぞれ６ビットで表し、２６万色表示可能な場合、必要なメモリの容量は、１７６×３×６×２４０で７６０３２０ビットとなり、ラインラッチ９１のデータ容量及びビット幅は、１７６×３×６×１で３１６８ビットとなる。
データバス９３も同じビット幅を有する。
【００６９】
図１０は、図９の回路構成によるライン単位の書き込み動作のタイミングチャートを示す。
図１０において、（Ａ）はＣＰＵ側から送られた１ピクセル分の画像データＤＡＴＡ、（Ｂ）と（Ｃ）は、表示メモリ９４におけるＸ方向（列方向）のアドレスおよびＹ方向（行方向）のアドレスＡＤＤ−ＸとＡＤＤ−Ｙを示す。（Ｄ）はＣＰＵ２からラインラッチ９１への書き込み命令ＸＬＡＴＷ、（Ｅ）はラインラッチ９１から表示メモリ９４への書き込み命令ＸＲＡＭＷ、（Ｆ）はラッチデータをそれぞれ示す。
なお、ラインラッチ９１の格納データをＣＰＵ側へ読み出すことも可能である。 ＣＰＵ側からは１ライン分の画像データはピクセルずつＸアドレスを指定しながら入力される。このとき、ＸＬＡＴＷは“Ｌ”を入力し、各ピクセルの画像デー夕はラインラッチ９１内のＸアドレスに対応した位置に順次格納される。１ライン分の画像データがラインラッチ９１に格納された後、Ｙアドレスを指定してＸＲＡＭＷを“Ｌ”にすると、ラインラッチ９１に格納された１ライン分の画像データが表示メモリ９４のＹアドレスで指定した位置に書き込まれる。
【００７０】
ラインラッチ９１から表示メモリ９４への読み出し命令をＸＲＡＭＲとする。
図１１は、図９の回路構成によるライン単位の読み出し動作のタイミングチャートを示す。
図１１において、 （Ａ）と（Ｂ）は、表示メモリ９４におけるＸ方向（列方向）のアドレスおよびＹ方向（行方向）のアドレスＡＤＤ−ＸとＡＤＤ−Ｙを示す。（Ｃ）はラインラッチ９１からの読み出し命令ＸＬＡＴＲ、（Ｄ）ラインラッチ９１から表示メモリ９４への読み出し命令ＸＲＡＭＲ、（Ｅ）はラッチデータ、（Ｆ）は読み出した１ピクセル分の画像データＤＡＴＡをそれぞれ示す。
ＣＰＵ側から、表示メモリ９４の読み出したい位置のＹアドレスを指定してＸＲＡＭＲを“Ｌ”にすると、表示メモリ９４内のＹアドレスで指定した位置のデータが読み出され、１ライン分のデー夕がラインラッチ９１に格納される。ラインラッチ９１に１ライン分のデータが格納された後は、ＸＬＡＴＲを“Ｌ”にして１ピクセルずつＸアドレスを指定してラインラッチ９１に格納されたデー夕を読み出す。
このようにして、１ライン単位でメモリへ読み出しと書き込みアクセスすることができる。
【００７１】
表示メモリとＣＰＵ２との間に１ライン分のラインラッチを備えることによって、表示メモリへの読み出しと書き込みの操作を１ライン分同時に行なう、これによって、表示メモリへのアクセス回数を削減する。表示メモリの動作消費電力はアクセス回数に比例しているため、低消費電力化を実現することができる。
【００７２】
第６の実施形態
本実施形態に係る液晶ドライバにおいて、前記第５の実施形態の構成に基づいて、液晶パネル上の画素の配列と表示メモリのアドレスの配列とラインラッチ内データのアドレスとが１対１に対応させ、さらに、ラインラッチから表示メモリへピクセルごとに書きこみができる。
本実施形態の液晶ドライバにおいて、液晶パネル上の画素の配列と表示メモリのアドレスの配列とが１対１に対応している点は、第３実施形態に述べた表示メモリと同様である。
即ち、液晶パネル上のＸ（列）、Ｙ（行）座標に対応した、Ｘ方向、Ｙ方向アドレスを持つ表示メモリを設け、表示パネル上のＸ、Ｙ座標と表示メモリのＸ方向、Ｙ方向アドレス位置を１対１で対応づける。
【００７３】
次は、図１２、図１３を用いて、図１０のタイミングチャートを参照しながら、本実施形態の液晶ドライバにおいて、ラインラッチから表示メモリへピクセルごとに書きこみ動作を説明する。
図１２は、ピクセル毎に書き込む動作を示す。
図１２において、１２１はＣＰＵ２またはロジック回路から送られてくる画像デー夕のデータバス（１ピクセル分のデータピット数）、１２２はラインラッチ、１２３はラインラッチ１２２から表示メモリにデータを読み出し或は書き込みするためのデータバス（１ライン分のデータピット数）、１２４は表示メモリ、１２５は表示メモリのデータを表示するために液晶パネル側へ送るデータバスをそれぞれ示す。
表示メモリ１２４は図示しない液晶パネル上のＸ、Ｙ座標に対応したＸ方向、Ｙ方向アドレスを持ち、Ｘ方向、Ｙ方向のサイズは、１画面分のＸ方向、Ｙ方向データサイズを持っている。
ラインラッチ１２２は不図示ＣＰＵ２からの１ライン分のデー夕を格納し、このラインラッチ１２２のＸ方向位置とメモリ１２５内のＸ方向アドレス、画面上のＸ座標がそれぞれ１対１で対応している。
【００７４】
次は、表示メモリ１２４のアドレス（０５Ｈ、０３Ｈ）に画像デー夕を書き込む動作を例として述べる。
まず、ＣＰＵ側から画像デー夕とＸアドレス（０５Ｈ）を指定して書き込みを行なうと（即ち、図１０ではＸＬＡＴＷ＝”Ｌ”）、ラインラッチ１２２上のアドレス０５Ｈが示す位置に画像デー夕が格納される。同時にラインラッチ１２２に画像デー夕が書き込まれた後、ＸＲＡＭＷ ＝ ”Ｌ”としてＹアドレス（０３Ｈ）を指定すれば、メモリ内の（０５Ｈ、０３Ｈ）のアドレス位置に１画素のカラーデー夕が書き込まれる。
【００７５】
次は、図１３により、上記のピクセルごとに表示メモリ１２４へ書き込む動作を実現する手法を述べる。
図１３では、１３１は表示メモリの一部であり、１３２はラインラッチである。
ラインラッチ１３２において、１３３は１ピクセルが占める記憶領域であり、１３４はピクセルごとに設けた書き込みフラグ（ＷＲＩＴＥ ＦＬＡＧ）である。
図１３に示すように、ラインラッチ１３２で、各ピクセルのアドレスに対して、ラインラッチ１３２から表示メモリ１３１へデータを書き込むための書き込みフラグが設けられており、ＣＰＵ側からラインラッチ１３２に書き込みがあったピクセルだけＷＲＩＴＥ ＦＬＡＧが立つ（つまり、ＷＲＩＴＥ ＦＬＡＧ ＝ １）ようになっている。表示メモリ１３１へ書き込む時には、ＷＲＩＴＥ ＦＬＡＧが１になったピクセルだけが書き込まれ、そのため、所望のピクセルのみを書き込むことができ、まわりのピクセルデー夕には影響を及ぼさない。
さらに、このＷＲＩＴＥ ＦＬＡＧを用いて、同一ライン上の任意の複数ピクセルだけを書き換えることもできる。
ラインラッチ１３２から表示メモリ１３１へデータを書き込んだ後は、このＷＲＩＴＥ ＦＬＡＧが全てＯにリセットされる。
【００７６】
図１４は以上の動作を示すタイミングチャートである。
図１４において、（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、および（Ｆ）はラッチ書き込み信号Ｌａｔｃｈ ＷｒｉｔｅＲＱ、ライン書き込み信号Ｌｉｎｅ ＷｒｉｔｅＲＱ、書き込みアドレス信号ＷｒｉｔｅＡＤＲ、クロック信号ＣＫ、書き込みフラグ信号Ｗｒｉｔｅ Ｆｌａｇ、ワード線信号ＷＬを示す。
図１４に示すように、書き込みアドレス信号ＷｒｉｔｅＡＤＲが示すラインラッチ１３２のピクセルに書き込みを行なうと、該ピクセルに対して、ラッチ書き込み信号Ｌａｔｃｈ ＷｒｉｔｅＲＱが高レベルとなり、つまり、Ｌａｔｃｈ ＷｒｉｔｅＲＱ＝１。
そして、該ピクセルの書き込みフラグ信号Ｗｒｉｔｅ Ｆｌａｇがセットされ、即ち、高レベルとなる（Ｗｒｉｔｅ Ｆｌａｇ ＝ １）。
ラインラッチ１３２のＷｒｉｔｅ Ｆｌａｇ ＝ １のピクセルに対応するメモリ１３１のピクセルに対して、ライン書き込み信号Ｌｉｎｅ ＷｒｉｔｅＲＱがセットされ、高レベルとなる、即ち、Ｌｉｎｅ ＷｒｉｔｅＲＱ＝１。
表示メモリ１３１の書き込みアドレス信号ＷｒｉｔｅＡＤＲがに指定したワード線ＷＬに電圧を印加し、該ワード線ＷＬに関連するメモリのピクセルへ書き込みを可能とし、そして、書き込みが始まる（Ｗｒｉｔｅ Ｓｔａｒｔ）。
即ち、表示メモリ１３１へ書きこむ時には、表示メモリ１３１のラインラッチ１３２のＷｒｉｔｅ Ｆｌａｇ ＝ １のピクセルに対応するピクセル（Ｌｉｎｅ ＷｒｉｔｅＲＱ＝１）だけにデータを書きこむ。
Ｗｒｉｔｅ Ｆｌａｇを用いて、同一ライン上の任意の複数ピクセルだけを書き換えることもできる。
ラインラッチ１３２から表示メモリ１３１へデータを書き込んだ後（Ｗｒｉｔｅ Ｅｎｄ）は、Ｗｒｉｔｅ ＦｌａｇがＯにリセットされる。
【００７７】
従来は、表示メモリへのｒｅａｄ／ｗｒｉｔｅは複数単位ピクセル毎に行なうため、ＣＰＵ２から表示メモリへある１ピクセルの書き込みを行ないたい場合に、そのまま１ピクセル分のデータを書き込もうとすると、まわりの複数のピクセルまで書き換えてしまうことになる。そこで、一度複数単位のピクセルを読み出してから、書き換えたいピクセルのデータのみをメモリの外で書き換えて、再度書き換えた複数単位ピクセルをメモリに格納するといったリード・モディファイト・ライトシーケンスを行なっていた。
前述のＷＲＩＴＥ ＦＬＡＧをラインラッチに持たせることで、書き込みたいピクセルのみの書き換えを行なうことができる。
ＷＲＩＴＥ ＦＬＡＧをラインラッチにピクセルごとに持たせることによって、 書き込みたいピクセルのまわりのピクセルデー夕には何の影響も及ぼさず、所望のピクセルデー夕の書き込みが行なえるため、従来必要としていた、リード・モディファイト・ライトシーケンスを不要にした。
【００７８】
また、表示メモリの外部で画面上のＸ、Ｙ座標に対応したメモリアドレスの生成を行なう必要がなく、ＣＰＵ側からは画面上のＸ、Ｙ座標をＸ、Ｙアドレスとして指定するだけで画面に対応したメモリの位置にピクセル単位で画像デー夕の書き込みを行なうことができる。更に、同一ライン上にある複数ピクセルの書き込みも、ラインラッチと表示メモリとのアクセスが１回で済む。
【００７９】
第７の実施形態
すでに述べたように、本発明の表示メモリでは、メモリを挟んで、メモリの反対同士の辺に端子を配置しているので、一方の端子をＣＰＵ用に、もう一方の端子を液晶パネル用に配置出来る。
本発明の液晶ディスプレイにおいて、ＣＰＵ用インターフェイスと液晶パネル用インターフェイスは表示メモリを挟み、表示メモリの両端に配置される構成を有する。表示メモリとＣＰＵ２の間に、ＣＰＵ用のインターフェイス、表示メモリと液晶パネルとの間に、液晶パネル用のインターフェイスを有する。
【００８０】
本実施形態では、表示メモリから液晶パネル用インターフェイスへのデータ転送に関する。
図１５は本実施形態に関わる液晶ディスプレイのパネル側の一部の回路構成を示す。
図１５において、１４１は表示メモリ、１４２はデータラッチ回路、１４３はセレクタ回路、１４４はディジタル−アナログ変換器（ＤＡＣ）である。
１４５は液晶パネル用のデータバスであり、１４５を経由して、表示メモリ１４１から画素データを図示しない液晶パネルに読み出す。
ラインラッチ１４２は、画面上水平方向に１ライン分のデータを格納でき、ビット幅は１ライン分のビット幅と同じである。
例えば液晶パネルのサイズが１７６ピクセル×２４０行であり、Ｒ、Ｇ、Ｂ三色はそれぞれ６ビットで表し、２６万色表示可能な場合、必要なメモリの容量は、１７６×３×６×２４０で７６０３２０ビットとなり、ラインラッチ１４２のデータ容量及びビット幅は、１７６×３×６×１で３１６８ビットとなる。
【００８１】
表示メモリ１４１に記憶された画素データを読み出して液晶パネルに表示する場合は、不図示の液晶パネルの水平方向に１ライン分の画素データを単位として、データバス１４５を経由して、データラッチ１４２に保持される。そして、データラッチ１４２に保持されたデータがセレクタ１４３に出力され、セレクタ１４３により、各画素データのR、G、B部分が所定の方式で順次に選択され、ディジタル−アナログ変換器(DAC)１４４へ出力され、さらに液晶パネルの画素に出力され。これによって、画素データは画面に表示される。
このように、ラインラッチ１４２は、一定の周期で液晶画面上の水平方向に１ライン分のデータを表示メモリ１４１から取り込み、DAC１４４へ出力するという一連の動作を行なう。
【００８２】
また、表示メモリ１４１に保持している１ライン分のデータをラインラッチ１４２へ書きこむ動作は、表示メモリ１４１のクロックに同期して行なう。
ラインラッチ１４２に１ライン分のデータを保持した後は、表示メモリ１４１をフリーにできるので、その後の時間をCPUのアクセスタイムに割くことができる、その結果、画面を早く切り替える必要がある動画表示などにも対応できる。
【００８３】
上記のように、表示メモリを内蔵する液晶ドライバにおいて、液晶パネル画面上の水平方向に１ライン分を一度に駆動するためには、同時に動作するＤＡＣのデータを保持するためのラッチ回路が必要である。
表示メモリとＤＡＣの間に液晶パネル画面上の水平方向に１ライン分のデータを保持するのに必要な容量を有するラッチ回路を設けることによって、液晶パネル画面上の水平方向に１ライン分のデータを一度に読み書きすることができるようになり、メモリへのアクセス回数を削減し、低消費電力化を図ることができる。
【００８４】
第８の実施形態
本実施形態に関わる液晶ディスプレイの構成は第７の実施形態と実質的に同じである、その相違点は、ラインラッチに保持しているデータをディジタル−アナログ変換器（ＤＡＣ）へ出力する時に、そのデータを赤（ｒｅｄ）、緑（ｇｒｅｅｎ）、及び青（ｂｌｕｅ）三色で時分割して（ＲＧＢ時分割）出力することができるセレクタ回路（ｓｅｌｅｃｔｏｒ） （以下、ＲＧＢセレクタと称する）が含まれている。
図１６は本実施形態に関わる液晶ディスプレイの要部の構成を示す。
図１６はにおいて、１５０は液晶パネル、１５１はＲＧＢセレクタ回路、１５２はラインラッチ回路、１５３は表示メモリから送られてくる画像デー夕のデータバス、１５４はラインラッチ１５２から出力する画像デー夕のデータバス、１５５は表示メモリ、１５６はセレクタ回路１５１から出力する画像デー夕のデータバス、１５７はディジタル−アナログ変換器（ＤＡＣ）、１５８はＲＧＢセレクタ１５１により時分割された赤（Ｒｅｄ）、緑（Ｇｒｅｅｎ）、及び青（Ｂｌｕｅ）色を有する画像データをＲ、Ｇ、Ｂのパラレールデータに変換するセレクタ回路、１５９は赤（ｒｅｄ）、緑（ｇｒｅｅｎ）、及び青（ｂｌｕｅ）色で表す画素である。
【００８５】
以上の構成を有する液晶ディスプレイは次のように動作する。
表示メモリ１５５から送られてくる画像デー夕は１ライン単位でラインラッチ１５２に出力され、保持される。ラインラッチ１５２に保持しているデータは、水平同期信号（Ｈｓｙｎｃ）に同期して、ＤＡＣ１５７へ出力され、その際、画像データのＲ、Ｇ、Ｂ成分をＲＧＢセレクタ１５１によって、メモリのクロックに対して非同期に切り替えられ、時分割されて、ディジタル−アナログ変換器（ＤＡＣ）１５７へ出力される。これによって、セレクタ１５１の出力端子とＤＡＣ１５７の数はラインラッチ１５２のビット幅数の三分の一となる。ＤＡＣ１５７から出力された時分割画像データはセレクタ回路１５８によってＲ、Ｇ、Ｂデータが分けられ、Ｒ、Ｇ、Ｂのパラレールデータになり、画素１５９へ出力され、表示される。
【００８６】
例えば、液晶パネル１５０のサイズが１７６ピクセル×２４０行であり、Ｒ、Ｇ、Ｂ三色はそれぞれ６ビットで表し、２６万色表示可能な場合、ＲＧＢセレクタ１５１は、ラインラッチ１５２のビット幅と同じ３１６８ビットの入力端子を有し、１つのＤＡＣ１５７に対し、それぞれ６ビットのＲ、Ｇ、Ｂデータを時分割で切り替えて出力する。従って、セレクタ１５１は１０５６ビットの出力端子を有する。
【００８７】
ラインラッチ１５２に保持しているデータは、水平同期信号（Ｈｓｙｎｃ）に同期して、ＤＡＣ１５７へ出力する。その際、カラー画像データのＲ、Ｇ、Ｂ成分をＲＧＢセレクタ１５１で切り替え、時分割して出力する。
従来は、メモリのデータをＤＡＣへ出力する際、ＲＧＢを時分割して出力することをせず、メモリの出力を１対１でＤＡＣと直結していた。
画像データをＲＧＢで時分割して出力することで、ラインラッチ１５２の出力を１対１でＤＡＣ１５７と直結する場合と比較して、ＤＡＣ１５７の数を三分の一に減らすことができる。
【００８８】
また、ラインラッチ１５２に保持しているデータをディジタル−アナログ変換器（ＤＡＣ）１５７へ出力する時に、そのカラーの画像データのＲＧＢの切り替えがメモリのクロックに対して非同期に制御されている。
図１７はラインラッチ１５２の出力データのＲＧＢ時分割のタイミングチャートを示す。
図１７において、（Ａ）はメモリのクロック信号、（Ｂ）はラインラッチ１５２の出力データ（３１６８ビット）、（Ｃ）、（Ｄ）、（Ｅ）は赤（Ｒ）データ、緑（Ｇ）データ、青（Ｂ）データ、（Ｆ）はＲＧＢセレクタ回路が出力するＲＧＢデータ（１０５６ビット）を示す。
ラインラッチ１５２から出力されたＲ、Ｇ、Ｂデータは、ＲＧＢ選択回路１５１によって、クロックと非同期で時分割信号に変換され、ＲＧＢ選択回路１５１同じ端子から出力される。ラインラッチ１５２から出力された３１６８ビットのデータはＲＧＢ選択回路１５１の出力端子で１０５６ビットとなる。
【００８９】
従来は、ＤＡＣの消費電力をしぼるために、セットリングタイムを調整する必要がある。ＤＡＣとメモリの動作スピードと異なるため、別々に制御する必要がある。しかし、表示メモリのデータをＤＡＣへ出力する際、ＲＧＢデータを出力するタイミングが固定されており、データの位相を、ＤＡＣの特性に合わせ自由に変更することができなかった。
本実施形態によって、ＤＡＣへ出力するデータのＲＧＢの切り替えをメモリのクロックに対して非同期で制御できるようにしたことで、ＤＡＣのセットリングタイムに合わせて調整することができ、割り込みが入っても読み出し系は、ディスターブされない。
また、ＤＡＣのセットリングタイムに合わせタイミングを調整できるので、消費電力をしぼることができる。ＤＡＣとメモリを別々に制御でき、異なる動作スピードにも対応できる。さらに、簡単・に入力信号の位相を調整することができる。 ＤＡＣに出力するデータをＲＧＢで時分割して出力できるＲＧＢ ｓｅｌｅｃｔｏｒを設けることによって、ラインラッチの出力を１対１でＤＡＣと直結する場合と比較して、ＤＡＣの数を大幅に減らし（３分の２）、消費電力を大幅に削減することができる。
【００９０】
次に、上述した実施形態に係る液晶ドライバの好適な構成の例について説明する。
本液晶ドライバは、例えば、シングル・ポート、あるいは、デュアル・ポート表示メモリ（フレームメモリ）、発振器、タイミングジェネレータ、液晶階調表示用基準電圧源、ＣＰＵとのインターフェイス回路を内蔵した１チップ・ドライバＩＣとする。
具体的には、１７６（Ｈ）×３×６（ＲＧＢ）×２４０（Ｖ）＝７６０３２０ビットのデュアル・ポート・メモリを内蔵し、設定により１２０×１６０ドット、１３２×１７６ドット、１４４×１７６ドット、１７６×２４０ドットなど画素数の異なる液晶パネルに対応するように設計される。適用する液晶パネルは、たとえば、対角の長さは２．２インチ程度であり、水平方向のドライバはＴＦＴセレクタと本発明のメモリ内蔵ドライバＩＣを含み、垂直方向のドライバはＴＦＴドライバとなり、ＣＯＦ方式、または、ＣＯＧ方式によって実装される。反転方式としては、１Ｈ／１Ｖ（ＶＣＯＭ反転）方式を採用する。
【００９１】
本液晶ドライバＩＣのロジック系端子は、ＣＰＵ インターフェイス用のチップ選択、リード、ライト、データ・バス、アドレス・バス、リセット、主クロック、水平同期、垂直同期、シリアル・データ等の端子を有し、また、液晶パネルコントロール用の端子を有する。
【００９２】
本液晶ドライバのモードレジスタの設定によって、非同期モード、同期モード、カラーモード、スクリーンモード、オルタネーションモード、リフレッシュレート、スタンバイモードなどを変更することができるとする。
【００９３】
詳細に述べると、非同期モードでは、ＴＦＴパネルのスキャンのタイミングとＣＰＵが表示メモリを書き換えるタイミングは非同期でよい。表示メモリはデュアル・ポート・メモリで、ＣＰＵがＷＡＩＴを掛けられることはない。
表示メモリとＴＦＴパネルのスキャンは同期していて、内部／外部発振器のクロックによって内蔵表示メモリの中身が、１行ずつＲ、Ｇ、Ｂ各色ごとにパラレルでＤ／Ａ変換回路へ出力される（セルフ・リフレッシュ）パラレルで出力する際に、垂直ドライバのシフト・レジスタのクロック信号の１周期の前半１／３の期間には青色のデータ、中盤１／３の期間には緑色のデータ、後半１／３の期間には赤色のデータを出力する。
【００９４】
非同期モードのＣＰＵインターフェイス、パラレル・インターフェイスとなる。パラレル・インターフェイスを使わない場合に、シリアル・インターフェイスを使って、８ビットパラレル・インターフェイスと同じ機能を果たす、ただし、シリアル・インターフェイスは書込専用で、読出しはできない。
【００９５】
同期モードでは、画像データは画像用クロックと水平同期信号と垂直同期信号とに同期して連続して送られる。
水平／垂直同期信号を使ってＴＦＴパネルをスキャンするため、すべてのタイミングはＴＦＴパネルのスキャンとも同期している。
同期モードで、通常時は、画像データはＤＡＣ直前のライン・バッファに直接書込まれ、表示メモリの内容は同期モードに切り換え前の情報が保持される。
同期モードでは、画像データは途切れなく転送されるので、ＤＡＣにデータを転送するバッファとデータを逐次受け取るバッファが存在し、水平同期信号（Ｈｓｙｎｃ）周期で交番するライン・バッファにはＲＧＢのデータが１８ビット幅で入力されるが、出力されるときは、Ｈｓｙｎｃの序盤１／３期間にまずＢのデータが６ビット幅でＤＡＣに送られ、つぎにＨｓｙｎｃの中盤１／３期間にＧのデータが６ビット幅でＤＡＣに送られ、Ｈｓｙｎｃの終盤１／３期間にまずＢのデータが６ビット幅でＤＡＣに送られる。
同期モードで、画像データは一旦表示メモリに取り込まれる、いわゆる、キャプチャー方式の画像データ扱い方もある。
【００９６】
同期モードのＲＧＢパラレル・バス・インターフェイスについて述べる。デフォルトで画像信号に同期した画像信号クロックの立上りで画像データをラッチするが、ＣＰＵから変更可能となっている。
水平同期信号の極性はデフォルトで負極性（ＣＰＵから変更可能）である。水平プランキング期間＋映像信号期間で１周期をなす。
垂直同期信号の極性はデフォルトで負極性（ＣＰＵから変更可能）である。垂直プランキング期間＋映像信号期間で１周期をなす。
画像信号は、画像クロックでラッチする。
【００９７】
同期モードのＣＰＵインターフェイスについては、同期モードではシリアル・インターフェイスしか使用できない。シリアル・インターフェイスは書込専用で、読出しはできない。シリアル・インターフェイスでは、パラレル８ビットバス・モードでの動作に準ずる。
【００９８】
本液晶ドライバのモード・レジスタの設定によって、種々のカラー・モード（ｃｏｌｏｒ ｍｏｄｅ）を設定できる。
フル・カラー・モードでは、内蔵６ビットＤＡＣを使って、ＲＧＢの６ビットをそれぞれ６４段階の電圧に変換、出力する。
【００９９】
リデュースド・カラー・モード（８色モード）では、ＲＧＢの６ビットをそれぞれのスペシャル・エフェクト・レジスタの示すページに従って、 ページが１のときは６ビット中の最上位（ＭＳＢ）に、ページが２のときは上位から２ビット目に、ページが６のときは最下位（ＬＳＢ）に従って、接地または出力アンプ用高電圧電源のレベルＶＣＣを出力する。このとき内蔵６ビットＤＡＣへの電力供給はストップする。
【０１００】
スクリーン・モード（ｓｃｒｅｅｎ ｍｏｄｅ）について述べる。
フル・スクリーン・モードでは、画面全体をステータス・レジスタで指定されたカラー・モードで表示する。
パーシャル・スクリーン・モードでは、ステータス・レジスタで指定された部分のみステータス・レジスタで指定されたカラー・モードで表示し、それ以外の部分をスキャンするときは指定されたカラー・モードで白を表示する。
【０１０１】
次は、スタンバイ・モード（ｓｔａｎｄｂｙ ｍｏｄｅ）について述べる。
スタンバイ・モードの移行期間では、１フィールド周期ごとに１フエーズずつ、モード・レジスタのスタンバイ・モードの値を参照し、その値に従って状態遷移するアウェイク・モード（ａｗａｋｅ ｍｏｄｅ）からアスリープ・モード（ａｓｌｅｅｐ ｍｏｄｅ）に移行中に再びアウエイク・モードになった場合は、シーケンスを守りながら復帰する。
本液晶ドライバＩＣは電源投入後、またはハードウェア・リセット後アスリープ・モードになっている。
【０１０２】
アウエイク・モードでは、アスリープの状態から、
内蔵発振器の発振開始
→ ＤＣ／ＤＣコンバータを起動
→ パネル・リセット
→ コモン電圧のカップリング・コンデンサの急速充電
→ 全面白表示
というシーケンスを実行した後、アウエイク（通常）・モードとなる。
【０１０３】
アスリープ・モードでは、アウエイク（通常）の状態から、
全面白表示
→ コモン電圧のカップリング・コンデンサの急速放電
→ パネル・リセット
→ ＤＣ／ＤＣコンバータを停止
→ 内蔵発振器の発振開始
というシーケンスを実行した後、アスリープ・モードとなる。
【０１０４】
表示メモリ・アクセス・モードについて述べる。
表示メモリ・アクセス・モード・レジスタの内容によって、ポートレイト（縦長）、ランドスケープ（横長）、通常、ミラー（鏡像）、通常、アップセット（上下反転）という８種類のシーケンシャル・メモリ・アクセスができる。
【０１０５】
本液晶ドライバの特殊機能について述べる。
画像取り込み機能は、動画信号はフレーム・メモリ・アクセス・レジスタのcaptureが"0"の期間は、フレーム・メモリの中身は保持される。 captureが"1"になると次の垂直同期信号以降の1フレームが、フレーム・メモリに取り込まれる。
captureが"1"から"0"になると次の垂直同期信号以降に、フレーム・メモリの中身は保持される。
【０１０６】
コモン電圧初期充電機能について、コモン電圧の出力端子の直流カット用コンデンサを急速充放電することができる。
コモン電圧の出力端子の直流カット用コンデンサの対向には、ＤＣオフセット端子がつながっており、サグが発生する。
表示モードにおいてもサグを小さく抑えるために、ＤＣオフセット端子は高抵抗となっていて、コンデンサへのＤＣオフセットの充放電に時間がかかるようになっている。
しかし、電源投入／遮断時には、急速にＤＣオフセットの充放電を行なわないと、初期状態〜定常状態の移行期間に表示品位が低下する。
特に、放電時には電源遮断後もなおＤＣオフセットが残ると残像が表示される、このため急速充放電が必要となる。
【０１０７】
リセット機能においては、ハードウェア・リセットは、ＣＰＵと接続されたリセット・ピンからのリセット信号によるリセットであり、レジスタ／フレーム・メモリはリセットされない。
ソフトウェア・リセットは、ＣＰＵからのコマンドによるリセット、表示メモリ／一部のレジスタの内容は保持される。
【０１０８】
コントラスト・コントロール機能においては、黒を多用する表示は消費電力が大きいことから、コントラストを下げ、黒表示を避ける（コントラストの定義は白の輝度／黒の輝度であるので、この場合のコントラストを下げるとは、白の輝度はそのままで黒の輝度を上げるということ）。
６ビットのＲＧＢデータの場合、００Ｈ → ６Ｖ振幅でパネルを充放電 → 黒表示 → 電力消費大。２０Ｈ → ３Ｖ振幅でパネルを充放電 → 灰色表示。３ＦＨ → ０．４Ｖ振幅でパネルを充電 → 白表示。
そこで、６ビットの２で割って（下位１ビットを捨てて）２０Ｈを足す、
００Ｈ → ２０Ｈ → ３Ｖ振幅でパネルを充放電 → 黒表示、２０Ｈ → ３０Ｈ → １．５Ｖ振幅でパネルを充放電 → 灰色表示、３ＦＨ → ３ＦＨ →０．４Ｖ振幅でパネルを充電 → 白表示。３万２千色にして、コントラスト低下を実現する。
【０１０９】
スクロール機能は、パネル・エンド・メモリ・ポインタを制御することによって、フレーム・メモリからパネルへ転送するデータを入れ替え、表示上ロールして見えるようにする機能である。専用レジスタによりロール開始行、ロール行幅、ロールスピード／方向を制御できる。
【０１１０】
ネガ・ポジ反転（ｎｅｇａｔｉｖｅ−ｐｏｓｉｔｉｖｅ ｉｎｖｅｒｓｉｏｎ）機能は、画面上の２点を専用レジスタで指定すると、２点を対角とする長方形の内部がネガ・ポジ反転する機能である。
パネル・エンド・メモリ・ポインタを監視し、指定された範囲内にポインタがある期間は表示メモリの出力を反転させてからＤＡＣへ送る。
【０１１１】
点滅機能は、画面上の２点を専用レジスタで指定すると、２点を対角とする長方形の内部が点滅する機能である。
パネル・エンド・メモリ・ポインタを監視し、指定された範囲内にポインタがある期間は表示メモリの出力と点滅周期カウンタの出力のＡＮＤをＤＡＣへ送る。
【０１１２】
内蔵ＤＣ／ＤＣコンバータ制御機能においては、ＣＰＵから、内蔵ＤＣ／ＤＣコンバータの使用／封印を設定するスイッチ、ＤＣ／ＤＣコンバータの各チャンネルのＯＮ／ＯＦＦスイッチが制御できる。
【０１１３】
内蔵ＬＥＤドライバ制御機能においては、ＣＰＵから、内蔵ＬＥＤドライバの使用／封印を設定するスイッチ、ＬＥＤドライバの電流シンク能力調整（８段階）が設定できる。
【０１１４】
本液晶ドライバには、多数のレジスタとポインタを設け、以上の仕様を実現する。
【０１１５】
本発明は以上に説明した実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲で、種々の改変が可能である。
第１実施形態では、表示メモリから画素へデータを出力する第１のアクセスは、表示メモリのクロック信号の低レベル期間に行ない、外部制御手段が表示メモリからデータを読出し、及び表示メモリへデータを書き込む第２のアクセスは、表示メモリのクロック信号の高レベル期間に行なうとしたが、第１のアクセスはクロック信号の高レベル期間に、第２のアクセスはクロック信号の低レベル期間に行なうとしてもいい。
また、第２実施形態では、メモリセル毎に一つの電源スイッチトランジスタを設けているが、実際の条件に応じて、メモリの所定領域のメモリセルの電源をまとめて制御してもよい。
【０１１６】
【発明の効果】
本発明によれば、表示メモリの両辺に２系統の読出しポートと１系統の書きこみポートを持たせることにより、通常デュアル・ポートのメモリを使用する場合と比較し大幅にセルサイズを削減でき、配線リソースの削減及び配線分の電力を削減できる。
また、メモリへの表示用アクセスとＣＰＵ用アクセスはメモリのクロック信号の高レベル期間と低レベル期間に割り当てることで、表示の為にＣＰＵの待ち時間を低減できる。
電源を分離してメモリへ駆動電源電圧を供給することで、使用しないメモリセルの領域への電源供給をカットする事で消費電力を削減できる。
【０１１７】
リード・モディファイト・ライト（Ｒｅａｄ Ｍｏｄｉｆｙ Ｗｒｉｔｅ）を必要としないビット毎、または、画素毎の書き込み方式により、メモリの動作回数を削減できる。任意の１ピクセルのみのメモリへのデータ書き込みがアクセス１回でできるため、リード・モディファイト・ライトシーケンスが不要となる。画素単位での書き換えも従来に比べ低消費電力である。
【０１１８】
ドライバ回路とメモリ配列との単純なマッピングを可能にした事により、アドレスとディスプレイ画面の画素との対応をとる為の計算が必要なくなり、かつ、いろいろな画素数のドライバ回路への対応が簡単にとれる。画面、メモリのマッピングとラインラッチを対応させ、任意の１ピクセルのみのメモリへのデータ書き込みができ、同一ライン上の任意の複数ピクセルのデータ書き込みがメモリへのアクセス１回で行なうことができ、ＣＰＵ側からアドレスとして表示画面上のＸ、Ｙ座標を指定するだけでよい。
【０１１９】
プロセッサと表示メモリとの間にラインラッチを持たせ、１行表示につき１回の読出しで動作させることで、メモリの動作回数を削減し、これにより、メモリの消費電力を削減できる。
ドライバ回路に内蔵する表示メモリにおいて、表示メモリとＤＡＣの間にＬＣＤパネル画面上の水平方向に１ライン分のデータを保持するのに必要な容量を有するラインラッチを装備し、かつ、１ライン分のビット幅と同じビット幅をライン・ラッチに備えたことによって、画面上の任意の水平方向に１ライン分のデータを一度に読み書きすることができるようになり、メモリのアクセス回数を少なくすることで、消費電力を削減することができる。
メモリに保持している１ライン分のデータを、メモリのクロックに同期して１度に読み書きすることで、１ライン分のデータを保持した後の時間をＣＰＵのアクセスタイムに割くことができるため、画面を早く切り替える必要がある動画表示などにも対応できる。
【０１２０】
ＤＡＣに出力するデータをＲＧＢで時分割して出力できるＲＧＢ 選択回路によって、ラインラッチの出力を１対１でＤＡＣと直結する場合と比較して、ＤＡＣの数を三分の一に減らすことができ、消費電力を削減することができる。
ＤＡＣへ出力するデータのＲＧＢの切り替えを、メモリのクロックに対し非同期で制御できるようにしたことで、ＤＡＣとメモリを別々に制御でき、異なる動作スピードにも対応できる。また、割り込みが入っても読み出し系は、ディスターブされない、また、簡単に入力信号の位相を調整することができる。ＤＡＣのセットリングタイムに合わせタイミングを調整することで、消費電力をしぼることができる。
【図面の簡単な説明】
【図１】本発明に係るディスプレイの全体構成図である。
【図２】本発明の第１実施形態に係る表示メモリのメモリセルの構成図である。
【図３】本発明の第１実施形態に係るドライバ回路の要部の構成図である。
【図４】本発明の第１実施形態に係る表示メモリの動作を示すタイミングチャートである。
【図５】本発明の第２実施形態に係る電源を分割した表示メモリの構成を示す。
【図６】本発明の第３実施形態に係る表示メモリのアドレス配列およびディスプレイ画面上の画素の配列の概略図である。
【図７】本発明の第３実施形態に係る表示メモリへライン単位でへアクセスする構成を示す。
【図８】本発明の第４実施形態に係るビット毎に書き込むことができる表示メモリの要部の構成を示す。
【図９】本発明の第５実施形態に係るドライバ回路のＣＰＵ側の概略回路構成を示す。
【図１０】本発明の第５実施形態に係るドライバ回路のライン単位で書き込む動作のタイミングチャートを示す。
【図１１】本発明の第５実施形態に係るドライバ回路のライン単位で読み出す動作のタイミングチャートを示す。
【図１２】本発明の第６実施形態に係るドライバ回路のピクセル毎に書き込む時の概略回路構成を示す。
【図１３】本発明の第６実施形態に係るドライバ回路において、ピクセルごとに表示メモリへ書き込むことができる構成を示す。
【図１４】本発明の第６実施形態に係る書き込みフラグ信号を用いる表示メモリへ画素ごとに書き込む動作のタイミングチャートを示す。
【図１５】本発明の第７実施形態に係るドライバ回路のディスプレイ画面側の概略回路構成を示す。
【図１６】本発明の第８本実施形態に係るディスプレイの要部の構成を示す。
【図１７】本発明の第８本実施形態に係るディスプレイにおいて、画像データをＲＧＢ時分割するタイミングチャートを示す。
【符号の説明】
１…ディスプレイ、２…ＣＰＵ、３…ドライバ回路、４…ディスプレイ画面、５…走査回路、６…ＣＰＵ Ｉ／Ｆ、７…表示メモリ、８…ＬＣＤ Ｉ／Ｆ、９…データラッチ、１０…セレクタ回路、１１…データラッチ、１２…セレクタ回路、１３…ＤＡＣ、２１…メモリセル、２２…表示用センス・アンプ、２３…ＣＰＵ用センス・アンプ、２４、２４ａ、２４ｂ…書き込みドライバ、２５ａ、２５ｂ…ビット線、２６…ワード線、２７ａ、２７ｂ…ＮＭＯＳトランジスタ、２８ａ、２８ｂ…記憶ノード、２９ａ、２９ｂ…ＣＭＯＳインバータ、３４…表示用データバス、３５…ＣＰＵ用データバス、５１ａ、５１ｂ、５１ｃ…メモリセル、５２ａ、５２ｂ…ビット線、５３ａ、５３ｂ、５３ｃ…ワード線、５４ａ、５４ｂ、５４ｃ…Ｎ ｗｅｌｌ、５５ａ、５５ｂ、５５ｃ…Ｐ ｗｅｌｌ、５６ａ、５６ｂ、５６ｃ…電源ライン、７１…表示用センス・アンプ、７２…１ライン分のメモリセル、７３…ＣＰＵ用センス・アンプ、７４…ＣＰＵ用書き込みドライバ、８１ａ、８１ｂ…メモリセル、８２…ワードドライバ、８３ａ、８３ｂ…ライトドライバ、８４ａ、８４ｂ…カラムデコーダ、８５…読み出しデータラッチ、８６…画素アドレス・ラッチ、８７…書き込みデータラッチ、８８ａ、８８ｂ、８８ｃ、８８ｄ…ビット線、８９…ワード線、９１…ラインラッチ回路、９２…セレクタ回路、９３…データバス、９４…表示メモリ、１２１…データバス、１２２…ラインラッチ回路、１２３…データバス、１２４…表示メモリ、１２５…データバス、１３１…表示メモリ、１３２…ラインラッチ、１３３…ピクセル、１３４…書き込みフラグ、１４１…表示メモリ、１４２…データラッチ回路、１４３…セレクタ回路、１４４…ＤＡＣ、１４５…データバス、１５０…ディスプレイ画面、１５１…ＲＧＢセレクタ、１５２…ラインラッチ回路、１５３…データバス、１５４…データバス、１５５…表示メモリ、１５６…データバス、１５７…ＤＡＣ、１５８…セレクタ回路、１５９…画素、ＲＣ１、ＲＣ２…ｒｅａｄ ｃｏｎｔｒｏｌ、ＲＤ１、ＲＤ２…読出しデータ、ＷＣ…ｗｒｉｔｅ ｃｏｎｔｒｏｌ、ＷＤ…書き込みデータ、Ｔｒ１、Ｔｒ２、Ｔｒ３１…電源スイッチングトランジスタ、ＶＣＴＲ１、ＶＣＴＲ２、ＶＣＴＲ３…ＶＤＤ ｃｏｎｔｒｏｌｌｅｒ、ＷＲＴ…書き込み信号。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a display memory for storing pixel data to be supplied to pixels of a display, a driver circuit having the display memory, and a display using the driver circuit.
[0002]
[Prior art]
Liquid crystal displays are widely used as display systems for portable information devices such as mobile phones and PDAs (Personal Digital Assistants), taking advantage of features such as light weight, thinness, and low power consumption. Also, with the spread of mobile phones and the Internet, it is strongly desired that the display of portable information devices be compatible with high image quality requirements such as larger size and colorization, and ultra-low power consumption for long-term use. Therefore, it has become important for a liquid crystal driver to realize low power consumption while responding to an increase in screen size and color.
[0003]
However, in the conventional liquid crystal driver configuration, the power consumption of the logic circuit portion in the LSI has been reduced by various methods. Since the number of elements increases, power consumption increases.
[0004]
In order to achieve low power consumption, a method of incorporating a display memory (also called a frame memory) in a liquid crystal driver has been adopted. This eliminates the need for a controller memory for transferring display data, reduces the number of components, and reduces power consumption.
Power consumption has been reduced by adopting a new drive system.
[0005]
Regarding this problem, for example, Japanese Patent Application Laid-Open No. 7-64514 discloses a liquid crystal driver incorporating a general-purpose memory realizing high speed and low power, and a liquid crystal display using the driver.
Also, Japanese Patent Application Laid-Open No. 2000-293144 discloses a liquid crystal display device using a liquid crystal driver with a built-in memory that performs a drawing operation at low power consumption and at high speed and can reduce the load on the CPU 2.
Further, Japanese Patent Application Laid-Open No. 7-281634 discloses a liquid crystal display using a liquid crystal driver with a built-in memory which achieves low power consumption and realizes high-speed drawing access.
In Japanese Patent Application Laid-Open No. 7-230265, the power supply method has been improved, and a liquid crystal drive device having low power consumption and a large capacity memory has been realized.
In Japanese Patent Application Laid-Open No. 7-175445, a liquid crystal driver incorporates a display memory accessible by a general-purpose memory interface to reduce power consumption and speed up drawing without lowering system operation efficiency. planned.
[0006]
[Problems to be solved by the invention]
However, in a conventional LSI layout of a liquid crystal driver having a built-in display memory, the interface has a terminal on one side of a general-purpose memory cell, and it is necessary to route a general-purpose interface signal wiring, and power for the wiring is required.
[0007]
Further, the conventional display memory requires that a bus arbitration be performed using a data bus, an address bus, and a control signal bus for display and drawing. Thus, if the number of accesses for display is large, the time for drawing is reduced.
[0008]
In addition, in the conventional method, since the CPU 2 accesses the memory for each of a plurality of unit pixels, for example, when data for one screen is to be stored in the memory from the CPU 2, (the number of pixels for one screen) / ( Since the number of times of writing to the memory (the number of pixels in a plurality of unit pixels) is required, the number of operations of the memory is large. Since the operating power consumption of the memory is proportional to the number of times of writing / reading, the power consumption is large.
[0009]
In addition, when display data is transferred from the memory to the liquid crystal panel, display data for one horizontal line on the display screen is simultaneously output. However, reading from the memory for one horizontal line at a time is performed. , But not at the output data line segment of the liquid crystal driver.
For example, when one screen of data stored in the memory is to be displayed on the LCD display screen, (the number of pixels for one screen) / (multiple unit pixels) must be read from the memory. There is a problem that power is consumed for the number of accesses.
[0010]
Further, in the conventional method, it is necessary to operate at a high frequency of the memory, so that there is a problem that the access time of the CPU 2 cannot be given a margin, and it is not suitable for a moving image display in which the screen needs to be quickly switched.
[0011]
In addition, when a conventional memory is used, the image of the memory array and the image of the pixel array of the liquid crystal are not the same, and it is necessary to calculate where the pixel is located in the memory when drawing.
[0012]
Further, in the conventional display memory, when writing data, all data to be written at once is rewritten. Therefore, if there is data that does not want to be changed in the data to be written at one time, it is necessary to read the data before rewriting the data, change the bit to be rewritten while masking the data that is not desired to be rewritten, and write the data to the memory. A so-called read-modify-write method has been adopted. Therefore, there has been a problem that the number of operations is large and power is consumed.
[0013]
Conventionally, when image data stored in a display memory is output to a digital-to-analog converter (Digital Analog Converter or DAC), RGB cannot be output in a time-division manner. Was directly connected to the DAC on a one-to-one basis. Since a DAC is required for each of the RGB data, the number of DACs is large and the power consumption is large.
In order to reduce the power consumption of the DAC, it is necessary to adjust the settling time, which is different from the operation speed of the DAC and the display memory. Therefore, it is necessary to control the DAC separately and adjust the phase of the input signal depending on the characteristics of the DAC. Conventionally, when outputting the data of the display memory to the DAC, the timing of outputting the RGB data is fixed, and the data phase can be freely changed according to the characteristics of the DAC. And could not meet this need.
[0014]
In order to reduce the power consumption of the liquid crystal liquid crystal display, there is a method of lowering the power supply voltage. However, when the operation power supply voltage is lower than 3.0 V, an operation failure occurs. Furthermore, regarding a power supply method in consideration of power saving, there is a partial display mode used for a standby screen of a mobile phone. In this partial display mode, nothing is displayed on the screen, but a leak current of a memory cell is displayed. Is still flowing, and there is a problem that power is consumed.
[0015]
The present invention has been made in view of the conventional problems, and its object is to use a display memory, a driver circuit, and a driver circuit that can reduce power consumption, can draw at high speed, and do not need to perform memory mapping. It is to provide a liquid crystal display.
[0016]
[Means for Solving the Problems]
In order to achieve the object of the present invention, a display memory according to the present invention is a display memory for storing pixel data to be supplied to pixels of a display, wherein the display memory includes at least one pair of bit lines and a complementary first line. At least one column of memory cells having a first storage node and a second storage node capable of holding a state of a level and a second level, and the first cell output to one bit line of the bit line pair. A first read circuit for reading storage data of the storage node; and a second read circuit for reading storage data of the second storage node output to the other bit line of the bit line pair.
Further, the second read circuit inverts and outputs the level of the storage data of the second storage node output to the other bit line. And a write circuit that outputs the first and second level data to each of the bit line pairs to the first and second storage nodes of the memory cell and writes the data to the display memory.
[0017]
The display memory further includes control means for controlling an operation of the display memory, a write port including at least one write circuit, a first read port including at least one first read circuit, A second read port including one second read circuit, the first read port supplying data stored in the display memory to the display, and the second read port including Reading data from the display memory and outputting the data to the control means, and the writing port writes data from the control means to the display memory.
Further, during a first level period of the clock signal of the display memory, the first read port performs a first access to output data read through the first read circuit to the display. The second read port and the write port output data read via the second read circuit to the control means during a second level period of the clock signal of the display memory; Performing a second access to input write data to be written to the display memory from the control means.
[0018]
Further, the display memory includes bit selection means for selecting a memory cell to be written, and a write control signal input to the bit selection means and controlling writing to the memory cell to be written. The first level and the second level data are stored in the first and second storage nodes of the memory cell selected by the bit selection unit under the control of the bit selection unit and the write control signal. The data is output to each bit line pair of the memory cell to be written.
[0019]
Further, the display memory has a power supply voltage source for driving the display memory, and a switching element for selectively connecting a power supply voltage supply terminal of at least one memory cell and the power supply voltage source for drive.
[0020]
Further, the first access signal terminal is arranged on one side of the display memory, and the second access signal terminal is arranged on another side different from the one side, and the first access signal terminal is arranged on the other side of the display memory. A first interface and a second interface for the second access, the first access signal terminal and the second access signal terminal of the display memory sandwiching the display memory, respectively. It is connected to the. Preferably, the first interface includes a first line latch that stores one line of image data in a horizontal direction of the pixels arranged in the matrix, and the first interface latches the image data via the first line latch. The write port outputs the data for the one line to the selected bit line, and the second read port outputs the data for the one line from the display memory to the control unit.
Preferably, the second interface has a second line latch that stores one line of image data in a horizontal direction of the pixels arranged in the matrix, and the second interface latches the second line latch via the second line latch. The first read port outputs the one line of data from the display memory to the display.
[0021]
The display may include a plurality of pixels arranged in a matrix, the display memory may include a plurality of memory cells arranged in a matrix corresponding to the matrix arrangement of the plurality of pixels, and each memory cell of the display memory. The pixel data for driving the pixels of the corresponding matrix of the display is stored by the write port, and the first read port latches image data to a second line latch line by line, It supplies to the pixels in the corresponding line of the display.
[0022]
In order to achieve the object of the present invention, a driver circuit according to the present invention is a driver circuit for outputting a signal corresponding to image data stored in a display memory to pixels arranged in a matrix. Has the display memory described above, and performs the function of the display memory.
[0023]
Further, in the driver circuit, the first interface includes a first line latch for storing one line of image data in a horizontal direction of the pixels arranged in the matrix, and the first interface includes a first line latch. The write port outputs the data for the one line to the selected bit line, and the second read port outputs the data for the one line from the display memory to the control means. I do.
The first line latch stores, for each pixel, write control data that specifies pixel data to be written to the display memory, out of the pixel data latched by the first line latch. The port writes the pixel data latched in the first line latch specified in the write control data to the display memory.
[0024]
The display may include a plurality of pixels arranged in a matrix, the display memory may include a plurality of memory cells arranged in a matrix corresponding to the matrix arrangement of the plurality of pixels, and each memory cell of the display memory. The pixel data for driving the pixels of the corresponding matrix of the display is stored by the write port, and the first read port latches image data to a second line latch line by line, It supplies to the pixels in the corresponding line of the display.
Further, each pixel data in one line of pixel data of the display latched by the first line latch is a pixel that drives a corresponding pixel in a corresponding one line of pixels of the display by the write port. The data is stored in the display memory.
[0025]
In the driver circuit, the second interface has a second line latch that stores one line of image data in a horizontal direction of the pixels arranged in the matrix, and the second line latch , The first readout port outputs the one line of data from the display memory to the display.
Preferably, the bit width of the second line latch is the same as the bit width of one line of image data in the horizontal direction of the pixels arranged in the matrix.
Preferably, the second interface sequentially selects R, G, and B data included in the image data held in the second line latch, and converts the image data into a time-division signal. Digital-to-analog converting means for converting a digital signal into an analog signal, wherein the selecting circuit converts the time-division signal obtained by time-dividing the R, G, B data included in the image data into the digital-to-analog conversion signal. The digital-analog conversion means converts the time-division signal into an analog signal and supplies the analog signal to the display.
Further, the selection circuit selects R, G, and B data included in the pixel data held in the second line latch in synchronization with a clock signal of the display memory, and converts the data into a time division signal. .
[0026]
In order to achieve the object of the present invention, a display according to the present invention includes a display screen, a scanning circuit, the above-described display memory, and the above-described driver circuit. Play.
[0027]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of a display memory, a driver circuit, and a display using the driver circuit according to the present invention will be described with reference to the accompanying drawings.
First embodiment
FIG. 1 is an overall configuration diagram of a first embodiment of a display 1 according to the present invention. Here, a liquid crystal driver and a liquid crystal display using the liquid crystal driver circuit will be described as examples.
In the liquid crystal display 1 shown in FIG. 1, a processor (CPU) 2 for controlling the operation of the entire apparatus, a liquid crystal driver 3, a display screen 4 for displaying an image (a liquid crystal panel 4 in the case of a liquid crystal display), a liquid crystal panel 4 The scanning circuit 5 selects a row of pixels to which an address is given in the horizontal direction, applies a voltage to each pixel, and turns on.
[0028]
The liquid crystal driver 3 receives the data for each pixel from the display memory 7 and the CPU 2, writes the data in the display memory 7, or reads out the pixel data stored in the display memory 7, a CPU-side interface (CPU I / F) 6, And a panel interface (LCD I / F) 8 that receives pixel data including red (Red), green (Green), and blue (Blue) output from the display memory 7 and outputs the received pixel data to the liquid crystal panel 4 for display. Having.
[0029]
The CPU-side interface (CPU I / F) 6 includes a data latch 9 for storing pixel data from the CPU 2 and a selector circuit 10.
A panel interface (LCD I / F) 8 converts a digital signal into an analog signal from a digital signal to be displayed, and outputs the data to a pixel of the liquid crystal panel 4. A digital-to-analog converter (DAC) 13 is included.
[0030]
In order to display an image on the liquid crystal panel 4, data for each pixel is transferred from the CPU 2 and stored in the data latch 9 of the CPU I / F 6 in the horizontal direction of the liquid crystal panel 4 for one line. The minute data is transferred to the display memory 7 at the same time. One line of pixel data in the horizontal direction of the liquid crystal panel 4 is simultaneously output from the display memory 7 and latched by the data latch 11 of the LCD I / F 8, and simultaneously a voltage corresponding to the pixel data is applied to the liquid crystal panel. . Thereby, the pixel data is displayed on the screen.
[0031]
In the present embodiment, the display memory 7 is configured by, for example, a single-port SRAM.
As shown in FIG. 2, the display memory 7 includes a memory cell 21, a sense amplifier 22 as a first read circuit, a sense amplifier 23 as a second read circuit, a write circuit 24, and a pair of bit lines 25a and 25b. , And a word line 26.
2, the memory cell 21 of the display memory 7 has two inverters 29a and 29b whose inputs and outputs are connected to each other, and NMOS transistors 27a and 27b as access transistors. The output of the inverter 29a and the input of the inverter 29b are provided. And a connection point between the input of the inverter 29a and the output of the inverter 29b forms a second storage node 28b.
The bit line 25a is connected to a first storage node 28a via an NMOS transistor 27a, and the bit line 25b is connected to a second storage node 28b via an NMOS transistor 27b. The gates of the NMOS transistors 27a and 27b of the memory cell 21 are connected to a common word line 26.
When outputting data to the liquid crystal panel 4, image data is read from the memory 7 using the sense amplifier 22. The sense amplifier 23 is used when the CPU 2 reads data from the memory 7. The CPU 2 writes data to the memory 7 using the writing circuit 24.
RC1 and RC2 indicate control signals (sense amplifier control) of the sense amplifiers 22 and 23, and RD1 and RD2 indicate output data (read data) of the sense amplifiers 22 and 23. WC and WD indicate a control signal (write control) of the write circuit 24 and write data (write data) to the memory cell 21. The write circuit 24 includes first drivers 24a and 24b connected to a low-level active control signal WC connected in series.
[0032]
The display memory 7 of the present embodiment is, for example, a dedicated SRAM built in the liquid crystal driver 3. As shown in FIG. 2, as the constituent elements of the memory cell 21, the read sense amplifier 22 for display and the sense amplifier 23 for the CPU 2 to read data from the memory cell are both bit lines 25a and 25b. , And the sense amplifiers 22 and 23 can independently control reading. The sense amplifier 23 and the write circuit 24 can operate at the same time, that is, they can read while writing.
[0033]
Next, the operation of the display memory 7 will be described.
A pair of CMOS inverters 29a and 29b, for example,DD= 3.3 V of the driving power supply voltage is applied. The CMOS inverter pair 29a, 29b is a bistable flip-flop circuit. In the bistable state, for example, when the node 28a is at a high level and the node 28b is at a low level, data "1" is stored. Conversely, when the node 28a is at a low level and the node 28b is at a high level, it is defined that data "0" is stored.
[0034]
When reading data stored in the memory cell 21, first, the scanning circuit 5 scans the memory cell matrix, and selects a word line designated by a row address decoder (not shown), for example, the word line 26. Then, a voltage is applied to turn on the NMOS transistors 27a and 27b.
When reading is performed for each bit, a memory cell to be further read, for example, the memory cell 21, is specified by a column address decoder (not shown). At this time, the read control signal RC1 or RC2 is set high. Level, and the sense amplifier 22 or the sense amplifier 23 is turned on.
When reading is performed for each line or for each of a plurality of memory cells, for example, a memory cell line including the memory cell 21 and a memory cell line to be read or a plurality of memory cells is specified by means not shown.
Since the NMOS transistors 27a and 27b are conducting, the states of the nodes 28a and 28b are transmitted to the sense amplifiers 22 and 23 connected to the bit line pairs 25a and 25b, respectively.
[0035]
When outputting the data stored in the memory to the liquid crystal panel, the read control signal RC1 goes high, the sense amplifier 22 is turned on, and the current state of the memory cell 21, that is, the data stored in the node 28a. “1” or “0” is taken out from the sense amplifier 22.
When reading data stored in the memory from the CPU 2, the read control signal RC2 goes high, the sense amplifier 23 is turned on, and the value "0" complementary to the node 28a stored in the node 28b is read. Alternatively, "1" is inverted by the sense amplifier 23, and data having the same value as that of the node 28a is extracted.
[0036]
When data is written from the CPU 2 to the memory cell 21, the memory cell or a plurality of memory cells are selected as described above, a word voltage is applied, and the NMOS transistors 27a and 27b are turned on. The write control signal WC of the selected memory cell goes low, and the write circuit 24 turns on.
As shown in FIG. 2, the write circuit 24 has a first write driver 24a and a second write driver 24b, and the write data WD input to the write circuit 24 is first inverted by the second write driver 24b. Then, the data is stored in the storage node 28b via the turned-on NMOS transistor 27b.
The inverted output of the second write driver 24b is input to the first write driver 24a, further inverted, and stored in the storage node 28a via the turned-on NMOS transistor 27a.
For example, when the value of the write data WD is 1, it becomes 0 at the output of the second write driver 24b and is stored in the storage node 28b. The output 0 of the second write driver 24b is input to the first write driver 24a, and 1 is output and stored in the storage node 28a.
Similarly, when the value of the write data WD is 0, 0 is stored in the storage node 28a and 1 is stored in the storage node 28b.
[0037]
FIG. 3 shows a main part of the liquid crystal driver 3 incorporating the display memory 7 described above.
In FIG. 3, the same configuration as in FIG.elementUse the same number.
In FIG. 3, an interface circuit (CPU I / F) on the CPU side is indicated by 6, and includes a data latch 9, a selector 10, and the like. Reference numeral 7 denotes a display memory of this embodiment, and reference numeral 8 denotes an interface circuit for liquid crystal panel display. The display interface 8 includes circuits such as a data latch 11, a selector 12, and a DAC 13. Reference numerals 34 and 35 denote a data bus for transferring image data output from the memory 7 to the liquid crystal panel, and a data bus for the CPU 2 to transfer data to the memory 7, respectively.
[0038]
The liquid crystal driver 3 shown in FIG. 3 operates as follows.
When writing pixel data to the display memory 7, the CPU 2 sends image data to be displayed to the display memory 7 for each pixel. The pixel data sent for each pixel is first stored in the data latch 9. Data stored up to a predetermined number of bits in the data latch 9 is output to the selector 10, selected, and written to the display memory 7 via the data bus 35.
Alternatively, when reading out the pixel data stored in the display memory 7, the CPU 2 reads the pixel data stored in the display memory 7 via the data bus 35, the data latch 35, and the data latch 35 in units of a predetermined number of bits. The data held in the data latch 9 is read out to the CPU 2 for each pixel.
[0039]
When the pixel data stored in the display memory 7 is read and displayed on the liquid crystal panel, the pixel data stored in the display memory 7 is stored in the data latch 11 via the data bus 34 in units of a predetermined number of bits. You. Then, the data held in the data latch 11 is output to the selector 12, and the R, G, and B portions of each pixel data are sequentially selected by the selector 12 in a predetermined manner, and the digital-analog converter (DAC) 13 is used. To the pixel of the liquid crystal panel.
[0040]
In the present embodiment, the data bus 34 has the necessary number of data for one horizontal line of the liquid crystal panel. The number of data for one line can be calculated by the number of pixels for one line × color (number of bits). Specifically, when the number of pixels for one line is 176 pixels (pixels) and the color is 18 bits (6 bits each for R, G, and B), the output data bus has 3168 bits. Like the data bus 34, the number of bits of the data bus 35 has the number of data bits for one line. When the number of pixels is 176 pixels and the color is 18 bits, it becomes 3168 bits. .
[0041]
As shown in FIG. 3 and as described above, the display memory 7 has two read ports and one write port, and assigns one read port and the one write port to access from the CPU 2 and the other read port. However, a port is assigned to the liquid crystal panel 4 for displaying pixel data. Read access and write access from the CPU 2 to the display memory can be performed simultaneously, with read access from the display memory to the liquid crystal panel being independently controlled.
[0042]
Further, the read and write access to the display memory 7 of the CPU 2 and the read access from the display memory 7 to the liquid crystal panel 4 are respectively assigned to a high level period and a low level period of a clock signal for controlling the operation of the display memory 7. Thus, the access from the CPU 2 and the reading operation to the liquid crystal panel 4 are performed in parallel without interfering with each other.
[0043]
FIG. 4 is a timing chart showing the above operation.
In FIG. 4, (A) shows an address signal DRA for read access at the time of display. DRA is generated once for each row display. (B) shows an address signal CAA for the CPU 2 to access the display memory 7.
(C) shows the clock signal MCLK of the display memory 7. The MCLK high level period is a period during which the CPU 2 accesses the display memory 7, and during this period, the CPU 2 reads out image data from the display memory 7 or the CPU 2 writes image data into the display memory 7.
The low-level period of MCLK is used for a reading period for display. During this period, the image data stored in the display memory 7 is read out and output to the pixels of the liquid crystal panel.
(D) shows a signal DR indicating a reading period for display. Reading from the display memory is performed while the clock signal MCLK of the display memory 7 is at a low level.
(E) shows a signal CR indicating a period during which the CPU 2 reads data from the display memory 7. The CPU 2 reads data from the display memory while the clock signal MCLK of the display memory 7 is at a high level.
(F) shows a signal CW indicating a period during which the CPU 2 writes data into the display memory 7, and the CPU 2 writes data into the display memory while the clock signal MCLK of the display memory 7 is at a high level.
[0044]
According to the present embodiment, in a dedicated display memory with a built-in liquid crystal driver, each memory cell is provided with two read sense amplifiers for the CPU and for display at both ends of the bit line, and a write driver for the CPU is provided. With this arrangement, access for display and read access from the CPU can be independently controlled. As a result, two read ports and one write port can be provided, so that the CPU and the liquid crystal panel are respectively allocated to the CPU, and the access of the CPU and the access for display are performed at the high level period and the low level of the system clock. If assigned to the respective periods, the CPU and the reading operation for display can be performed at the same time, and there is no overlap. That is, the display operation, drawing, and data reading can be performed independently. As a result, even when the number of accesses for display increases, the time for drawing and reading is not reduced, and the CPU does not have to wait for display.
[0045]
Further, in the display memory of the present embodiment, terminals are provided on opposite sides of the display memory, and both interfaces are arranged with the display memory interposed therebetween. One is used for the interface on the CPU side, and the other is used for the interface on the liquid crystal panel side, and can be directly connected to the display memory. As a result, there is no need to route the signal lines, the amount of wiring can be reduced as compared with the conventional general-purpose interface, and the power consumption of the wiring can be reduced.
In addition, the single port SRAM of the present embodiment can greatly reduce the cell size as compared with the case where a normal dual port SRAM is used.
[0046]
Second embodiment
In the present embodiment, an example will be described in which a power supply of a memory is divided and power is independently supplied to different image data areas of the memory in order to further reduce power consumption.
The display memory according to the present embodiment has the configuration of the display memory according to the first embodiment. Further, in the present embodiment, the display memory is divided into a plurality of regions, and each divided region or each operation mode Power supplySwitchesControlled.
[0047]
FIG. 5 shows a configuration of a display memory in which a power supply is divided.
In FIG. 5, the same numbers are used for some of the same components as in FIG.
5, reference numerals 51a, 51b, and 51c denote memory cells of the display memory 7 according to the first embodiment shown in FIG. 2, 52a and 52b denote bit line pairs, 53a, 53b, and 53c denote word lines, and 54a, 54b, 54c indicates N-well, 55a, 55b and 55c indicate P-well.
In the memory cell 51a, N well 54a forms PMOS transistors P1 and P2, and P well 55a forms NMOS transistors N1, N2, 27a, and 27b.
The NMOS N1 and the PMOS P1 constitute a CMOS inverter circuit 29a, and the NMOS N2 and the PMOS P2 constitute a CMOS inverter circuit 29b. The pair of CMOS inverters 29a and 29b are connected in a flip-flop configuration to form a bistable flip-flop circuit.
A drive voltage V is applied to the pair of CMOS inverters 29a and 29b by a drive power supply line 56a.DDIs applied, the bistable flip-flop circuit holds two complementary stable states at nodes 28a and 28b, and nodes 28a and 28b become storage nodes capable of storing data.
For example, when the node 28a is at a high level and the node 28b is at a low level, it is defined that data "1" is stored. Conversely, when the node 28a is at a low level and the node 28b is at a high level, the information " 0 "is defined as being stored.
[0048]
When reading this data, first, a word line voltage is applied to a word line designated by a row address decoder (not shown), for example, a word line 53a, and the NMOS transistors 27a and 27b are turned on.
In the case of reading for each bit, a memory cell to be read, for example, the memory cells 51a, 51b, and 51c is designated by a column address decoder (not shown), and the memory cell 51a is selected together with the designation of a word line. When reading is performed for each line or for a plurality of memory cells, for example, a memory cell line including the memory cell 51a or a plurality of memory cells is specified.
Since the NMOS transistors 27a and 27b are conducting, the states of the nodes 28a and 28b are transmitted to a read sense amplifier (not shown) connected to the bit line pair 52a and 52b.
[0049]
When outputting the data stored in the memory to the liquid crystal panel, the current state of the memory cell 51a is extracted by a display sense amplifier (not shown). When reading data stored in the memory from the CPU 2, the current state of the memory cell 21 is extracted by a CPU 2 sense amplifier (not shown).
[0050]
When writing data from the CPU 2 to the memory cell 51a, a line of the memory cell, a plurality of memory cells, or one memory cell is selected as described above, and the NMOS transistors 27a and 27b are turned on. Write data input to a write driver (not shown) is stored in both storage nodes 28a and 28b via the NMOS transistors 27a and 27b. That is, when the value of the write data is 1, the storage node 28a is at a high level and the storage node 28b is at a low level. When the value of the data is 0, the storage node 28a is at a low level and the storage node 28b is at a high level. I do.
The memory cells 51b and 51c have exactly the same configuration as the memory cell 51a and operate in the same manner as the memory cell 51a. Therefore, in the memory cells 51b and 51c, the same numbers as those of the memory cell 51a are used for the components other than the power supply. ing.
[0051]
Further, in the present embodiment, as shown in FIG. 5, PMOS transistors Tr1, Tr2, and Tr3 functioning as power switching are connected to the drive power lines 56a, 56b, 56c of the memory cells 51a, 51b, 51c, respectively. To the memory cells 51a, 51b, and 51cIs controlled to switch.
[0052]
N we11 54a, 54b, 54c to which drive power supply lines 56a, 56b, and 56c of memory cells 51a, 51b, and 51c are connected are separated from each other. Further, the drive power supply lines 56a, 56b, 56c are connected to the drive power supply lines 56a, 56b, 56c of the PMOS transistors of the memory cells 51a, 51b, 51c via the transistors Tr1, Tr2, Tr3 for turning the power on and off. The supply of power to the memory cells 51a, 51b, 51c is also separated from each other.
In FIG. 5, VDD controllers VCTR1, VCTR2, and VCTR3 control on / off of the transistors Tr1, Tr2, Tr3, thereby controlling the power supply of the memory cells 51a, 51b, and 51c.Perform switching control. This control is set in the operation mode of the VDD controllers VCTR1, VCTR2, and VCTR3.
[0053]
Here, an example of three cells is shown, but the same applies to the case of division of three or more cells.
Although one power switch transistor is provided for each memory cell here, there is no problem in controlling the power of the memory cells in a predetermined area of the memory collectively according to actual conditions.
[0054]
According to the display memory of the present embodiment, the power supply is separated for each predetermined area of the memory, and the power on / off is independently controlled, so that the leak current of the memory cells in the unused area can be reduced.
In addition, by separating Nwe11 of the memory cell, power supply to the area of the unused memory cell is cut, thereby reducing power consumption.
[0055]
Third embodiment
The display memory according to the present embodiment has the same basic configuration as the display memory of the first embodiment. However, in the present embodiment, the address arrangement of the display memory corresponds to the pixel arrangement of the liquid crystal panel so that the image of the image data stored in the display memory is the same as the screen of the liquid crystal panel. Read or write access to the display memory is performed in units of one row of pixel data on the screen.
FIG. 6 is a schematic diagram of an address arrangement of a display memory and an arrangement of pixels of a liquid crystal panel according to the present embodiment.
In FIG. 6, an address array of a memory and a pixel matrix of a liquid crystal panel are represented by an array having subscripts of lines line 0 to line N and pixels pixel 0 to pixel N. The image of the memory address and the arrangement of the pixels of the liquid crystal panel are the same. That is, the addresses of the memory are distributed according to the arrangement of the pixels of the liquid crystal panel. For example, the number of memory cells connected to one word line of a memory and the number of memory cells connected to a pair of bit lines are determined by the number of pixels in one row, the number of pixels in one column, and the number of pixels in a liquid crystal screen. It is determined by the number of color bits.
[0056]
Since the arrangement of the addresses of the memory and the arrangement of the pixels of the liquid crystal panel are the same, the data of the pixel to be accessed among the data stored in the memory with the subscripts of the lines line 0 to line N and the pixels pixel 0 to pixel N is obtained. Can be specified. The CPU 2 specifies a line address and a pixel address, and reads and writes. When displaying on a liquid crystal panel, an operation of designating a line address and reading one line at a time is performed.
[0057]
Next, the reading or writing operation will be specifically described in units of one row of pixel data.
FIG. 7 shows a configuration for accessing the display memory line by line.
7, reference numeral 71 denotes a plurality of display sense amplifiers, 72 denotes a memory cell for one line of the liquid crystal panel, 73 denotes a write driver for a plurality of CPUs, and 74 denotes a sense amplifier for a plurality of CPUs.
The memory cell 72 for one line of the liquid crystal panel is a unit of transfer data at the time of reading and writing, and performs reading and writing with this amount of data. The display sense amplifiers 71 are provided with the number of pixels for one row of the liquid crystal panel. When the data stored in the display memory is read and output to the liquid crystal panel, all of these sense amplifiers operate at one time.
The CPU write drivers 73 are provided in the same number as the display sense amplifiers 71. When the CPU 2 reads data stored in the display memory, these write drivers 73 also operate at the same time.
The CPU sense amplifiers 74 are provided in the same number as the display sense amplifiers 71 and the CPU write drivers 73. When the CPU 2 writes data to the display memory, these sense amplifiers all operate at the same time.
Note that the write driver at the time of writing can simultaneously write to a required portion (bits or predetermined plural bits) in accordance with a bit-by-bit write control signal described later.
[0058]
In the present embodiment, the simple mapping that allows the liquid crystal panel and the memory address array to be handled with the same subscript eliminates the need for calculations for associating the addresses with the pixels of the liquid crystal panel, and makes it possible to perform various operations. The number of pixels can be easily adapted to a liquid crystal panel.
In addition, the number of times of reading the memory for displaying one line can be reduced to one time. The CPU 2 also has a circuit that can perform access on a row-by-row basis and access pixel information from the row. That is, the operation of the memory is basically based on one line access. As a result, the number of memory operations can be reduced, and low power consumption can be realized.
[0059]
Fourth embodiment
In a conventional display memory, when a predetermined bit is to be written, a read-modify-write operation is required.In other words, data is read in advance before data is rewritten, and bits to be rewritten while masking data not to be rewritten are required. Change and write to memory.
In this embodiment, a column decoder for specifying a memory cell in the bit direction and a write signal for controlling a write operation are provided on the display memory described above, so that an arbitrary one memory cell can be selected and only an arbitrary bit can be written. Will be described.
The display memory according to the present embodiment has the basic configuration of the display memory according to the first embodiment.
[0060]
FIG. 8 shows a main part of the display memory according to the present embodiment.
In FIG. 8, some of the same components as in FIG. 2 use the same numbers.
In FIG. 8, reference numerals 81a and 81b denote memory cells, 82 denotes a memory row decoder, and 83a and 83b denote write drivers for the memory cells 81a and 81b, respectively.
84a and 84b are column decoders, 85 is a read row address latch, 86 is a pixel address latch, and 87 is a write data latch. 88a and 88b, 88c and 88d indicate bit line pairs of the memory cells 81a and 81b, respectively, and 89 indicates a word line common to the memory cells 81a and 81b.
8, a memory cell 81a includes two inverters 29a and 29b whose inputs and outputs are connected to each other, and NMOS transistors 27a and 27b as access transistors. A connection point between the output of the inverter 29a and the input of the inverter 29b is provided. Form a first storage node 28a, and a connection point between the input of the inverter 29a and the output of the inverter 29b forms a second storage node 28b.
Bit line 88a is connected to first storage node 28a via NMOS transistor 27a, and bit line 88b is connected to second storage node 28b via NMOS transistor 27b. The gates of the NMOS transistors 27a and 27b of the memory cell 81a are connected to a common word line 89.
The write circuit 83a has first drivers 24a and 24b which are operated by a control signal including an output of a low-level active column decoder 84a connected in series.
The row address decoder 82 outputs a word line voltage to a common word line of a predetermined memory cell row based on the row address data of the read row address latch 85, and makes the NMOS transistors 27a and 27b conductive. The output of the column address decoder 84a is inverted based on the column address data of the pixel address latch 86, and is input to the write drivers 24a and 24b of the memory cell column to be written in the bit direction and operated.
The write signal WRT is input to the column decoder circuits 84a and 84b, and the column decoders 84a and 84b operate only when the WRT signal is at a high level.
[0061]
Next, the operation of the memory having the above configuration will be described.
The drive voltage V is applied to the CMOS inverter pair 29a and 29b.DDIs applied, the bistable flip-flop circuits 29a and 29b maintain two complementary stable states at the nodes 28a and 28b, and the nodes 28a and 28b can store data.
For example, when the node 28a is at a high level and the node 28b is at a low level, it is defined that data "1" is stored. Conversely, when the node 28a is at a low level and the node 28b is at a high level, the data "1" is stored. 0 "is defined as being stored.
[0062]
Since the NMOS transistors 27a and 27b are conducting, the nodes 28a and 28b are connected to the write driver 83a via the bit line pair 88a and 88b, and data can be written.
For example, when data is written from CPU 2 to memory cell 81 a, row address decoder 82 selects, for example, word line 89 and applies a voltage to word line 89 based on the row address data of read row address latch 85. , The NMOS transistors 27a and 27b are turned on.
Next, it is assumed that the column address decoder 84a specifies a memory cell to be written in the bit direction based on the column address data of the pixel address latch 86, for example, the memory cell 81a. The memory cell 81a is selected in accordance with the designation of the word line.
[0063]
In the present embodiment, a write signal WRT for controlling a write operation to a memory cell is input to the column decoder circuits 84a and 84b, and only when the WRT signal is at a high level, the write signal WRT is transferred to the memory cell designated by the coder 84a or 84b in the column. Can be written. For example, as described above, when the memory cell 81a is selected and the WRT signal is at a high level, the output of the column decoder element 84a is at a low level, thereby enabling the write driver 83a to operate. Therefore, the data held in the write data latch 87 can be written to the memory cell 81a specified by the row decoder 82 and the column decoder 84.
As shown in FIG. 8, the write driver 84a has a first write driver 24a and a second write driver 24b. The data held in the write data latch 87 is sequentially input to the write driver 84a, and the data of each bit is first inverted by the second write driver 24b and stored via the turned-on NMOS transistor 27b. Stored in node 28b.
The inverted output of the second write driver 24b is input to the first write driver 24a, further inverted, and stored in the storage node 28a via the turned-on NMOS transistor 27a.
For example, when the value of the write data is 1, it becomes 0 at the output of the second write driver 24b and is stored in the storage node 28b. The output 0 of the second write driver 24b is input to the first write driver 24a, and 1 is output and stored in the storage node 28a.
Similarly, when the value of the write data is 0, 0 is stored in the storage node 28a and 1 is stored in the storage node 28b.
[0064]
On the other hand, when the WRT signal is at the low level, the output of the decoder element 84a designating the memory cell 81a is at the high level, and the write driver 83a of the memory cell 81a becomes inoperable. The written data cannot be written to the memory cell 81a specified by the row decoder 82 and the column decoder 84.
[0065]
Memory cell 81b operates similarly.
The display memory of this embodiment has a write control signal (write signal) for each bit, and based on this control signal, the CPU 2 can write only one arbitrary bit to the display memory. Compared with the conventional display memory, the same effect is realized only by the operation of writing the same effect without performing the operation of reading in advance.
The number of memory operations can be reduced by a write method that does not require read-modify-write. Thereby, the power consumption of the memory can be reduced.
[0066]
Fifth embodiment
As described above, in the display memory of the present invention, terminals are arranged on opposite sides of the memory with the memory interposed therebetween, so that one terminal is used for the CPU and the other terminal is used for the liquid crystal panel. Can be placed.
In the liquid crystal driver of the present invention, the interface for the CPU and the interface for the liquid crystal panel have a configuration in which the display memory is interposed therebetween and arranged at both ends of the display memory. An interface for the CPU is provided between the display memory and the CPU 2, and an interface for the liquid crystal panel is provided between the display memory and the liquid crystal panel.
[0067]
This embodiment relates to data transfer between a CPU interface and a display memory.
FIG. 9 shows a schematic circuit configuration of a part of the CPU side of the liquid crystal driver according to the present embodiment. 9, reference numeral 91 denotes a line latch circuit, 92 denotes a selector circuit, 93 denotes a data bus, and 94 denotes a display memory.
Image data is sent from the CPU 2 or the logic circuit for each pixel. The pixel data sent for each pixel is first stored in the data latch 91. When data for one line of the liquid crystal panel is stored in the data latch 91, the data is output to the selector 92, selected, and written to the display memory 94 via the data bus 93.
Alternatively, when reading out the pixel data stored in the display memory 94, the CPU 2 outputs the pixel data stored in the display memory 94 via the data bus 94 and the selector 92 in units of one line of data. Then, the data held in the data latch 91 is read out to the CPU 2 for each pixel.
The data in the display memory 94 is read out and displayed on the liquid crystal panel side.
[0068]
The bit width of the line latch 91 is the same as the bit width of one line of image data in the horizontal direction of the display screen.
For example, when the size of a liquid crystal panel is 176 pixels × 240 rows, each of R, G, and B colors is represented by 6 bits, and when 260,000 colors can be displayed, the required memory capacity is 176 × 3 × 6 × 240. Thus, the data capacity and the bit width of the line latch 91 are 176 × 3 × 6 × 1, which is 3168 bits.
The data bus 93 has the same bit width.
[0069]
FIG. 10 is a timing chart of a line-by-line write operation by the circuit configuration of FIG.
In FIG. 10, (A) shows image data DATA for one pixel sent from the CPU side, and (B) and (C) show addresses in the X direction (column direction) and Y direction (row direction) in the display memory 94. ADD-X and ADD-Y. (D) shows a write command XLATW from the CPU 2 to the line latch 91, (E) shows a write command XRAMW from the line latch 91 to the display memory 94, and (F) shows latch data.
The data stored in the line latch 91 can be read out to the CPU. One line of image data is input from the CPU while specifying an X address for each pixel. At this time, "L" is input to XLATW, and the image data of each pixel is sequentially stored in the line latch 91 at a position corresponding to the X address. After the image data for one line is stored in the line latch 91, when the Y address is designated and XRAMW is set to “L”, the image data for one line stored in the line latch 91 is stored in the Y address of the display memory 94. Is written to the location specified by.
[0070]
A read command from the line latch 91 to the display memory 94 is defined as XRAMR.
FIG. 11 shows a timing chart of a line-by-line read operation by the circuit configuration of FIG.
11, (A) and (B) show the addresses ADD-X and ADD-Y in the X direction (column direction) and the Y direction (row direction) in the display memory 94. (C) is a read command XLATR from the line latch 91, (D) is a read command XRAMR from the line latch 91 to the display memory 94, (E) is latch data, and (F) is read image data DATA for one pixel. Shown respectively.
When the CPU specifies the Y address of the position to be read from the display memory 94 and sets XRAMR to “L”, the data at the position specified by the Y address in the display memory 94 is read, and the data for one line is read. Are stored in the line latch 91. After one line of data is stored in the line latch 91, XLATR is set to "L", and an X address is designated pixel by pixel to read the data stored in the line latch 91.
In this manner, read and write access to the memory can be performed in units of one line.
[0071]
By providing a line latch for one line between the display memory and the CPU 2, read and write operations to the display memory are performed simultaneously for one line, thereby reducing the number of accesses to the display memory. Since the operating power consumption of the display memory is proportional to the number of accesses, low power consumption can be achieved.
[0072]
Sixth embodiment
In the liquid crystal driver according to the present embodiment, based on the configuration of the fifth embodiment, the arrangement of the pixels on the liquid crystal panel, the arrangement of the addresses of the display memory, and the addresses of the data in the line latches are in one-to-one correspondence. Further, writing can be performed for each pixel from the line latch to the display memory.
In the liquid crystal driver according to the present embodiment, the arrangement of the pixels on the liquid crystal panel and the arrangement of the addresses of the display memory have a one-to-one correspondence, similarly to the display memory described in the third embodiment.
That is, a display memory having X and Y direction addresses corresponding to X (column) and Y (row) coordinates on the liquid crystal panel is provided, and the X and Y coordinates on the display panel and the X and Y directions of the display memory are provided. Address positions are associated one-to-one.
[0073]
Next, the writing operation of each pixel from the line latch to the display memory in the liquid crystal driver of this embodiment will be described with reference to FIGS. 12 and 13 and the timing chart of FIG.
FIG. 12 shows an operation of writing for each pixel.
In FIG. 12, reference numeral 121 denotes a data bus (the number of data pits for one pixel) of image data sent from the CPU 2 or the logic circuit, 122 denotes a line latch, and 123 reads or reads data from the line latch 122 to the display memory. A data bus for writing (the number of data pits for one line), 124 is a display memory, and 125 is a data bus sent to the liquid crystal panel side to display data in the display memory.
The display memory 124 has addresses in the X and Y directions corresponding to the X and Y coordinates on the liquid crystal panel (not shown), and the size in the X and Y directions has the data size in the X and Y directions for one screen. .
The line latch 122 stores the data for one line from the CPU 2 (not shown), and the X-direction position of the line latch 122, the X-direction address in the memory 125, and the X coordinate on the screen correspond one-to-one. I have.
[0074]
Next, an operation of writing image data to the addresses (05H, 03H) of the display memory 124 will be described as an example.
First, when writing is performed by designating the image data and the X address (05H) from the CPU side (that is, XLATW = “L” in FIG. 10), the image data is written at the position indicated by the address 05H on the line latch 122. Is stored. At the same time, after the image data is written to the line latch 122, if the Y address (03H) is designated by setting XRAMW = "L", the color data of one pixel is written at the address position of (05H, 03H) in the memory. It is.
[0075]
Next, a method for realizing the above-described operation of writing data to the display memory 124 for each pixel will be described with reference to FIG.
In FIG. 13, 131 is a part of the display memory, and 132 is a line latch.
In the line latch 132, 133 is a storage area occupied by one pixel, and 134 is a write flag (WRITE FLAG) provided for each pixel.
As shown in FIG. 13, a write flag for writing data from the line latch 132 to the display memory 131 is provided for the address of each pixel in the line latch 132. The WRITE FLAG stands only for the existing pixel (that is, WRITE FLAG = 1). When writing to the display memory 131, only the pixels for which WRITE FLAG has become 1 are written, so that only desired pixels can be written, and there is no effect on surrounding pixel data.
Further, only a plurality of arbitrary pixels on the same line can be rewritten using the WRITE FLAG.
After writing data from the line latch 132 to the display memory 131, the WRITE FLAG is all reset to O.
[0076]
FIG. 14 is a timing chart showing the above operation.
In FIG. 14, (A), (B), (C), (D), (E), and (F) show a latch write signal Latch WriteRQ, a line write signal Line WriteRQ, a write address signal WriteADR, a clock signal CK, 5 shows a write flag signal Write Flag and a word line signal WL.
As shown in FIG. 14, when writing is performed on the pixel of the line latch 132 indicated by the write address signal WriteADR, the latch write signal Latch WriteRQ goes high for that pixel, that is, Latch WriteRQ = 1.
Then, the write flag signal Write Flag of the pixel is set, that is, the level becomes high (Write Flag = 1).
The line write signal Line Write RQ is set to a pixel of the memory 131 corresponding to the pixel of the line latch 132 corresponding to Write Flag = 1, and becomes a high level, that is, Line Write RQ = 1.
A voltage is applied to the word line WL designated by the write address signal WriteADR of the display memory 131 to enable writing to the pixels of the memory associated with the word line WL, and the writing starts (Write Start).
That is, when writing to the display memory 131, data is written only to the pixel (Line Write RQ = 1) corresponding to the pixel of Write Flag = 1 of the line latch 132 of the display memory 131.
It is also possible to rewrite only arbitrary plural pixels on the same line by using Write Flag.
After writing data from the line latch 132 to the display memory 131 (Write End), the Write Flag is reset to O.
[0077]
Conventionally, read / write to the display memory is performed for each of a plurality of unit pixels. Therefore, when one pixel is to be written from the CPU 2 to the display memory, if one pixel of data is to be written as it is, a plurality of surrounding pixels are written. You have to rewrite even pixels. Therefore, a read-modify-write sequence has been performed in which a plurality of unit pixels are read once, only the data of the pixel to be rewritten is rewritten outside the memory, and the rewritten plurality of unit pixels are stored in the memory.
By providing the above-mentioned WRITE FLAG to the line latch, it is possible to rewrite only the pixel to be written.
By providing WRITE FLAG for each pixel in the line latch, there is no effect on the pixel data around the pixel to be written, and writing of the desired pixel data can be performed. -Modified write sequence is no longer required.
[0078]
Further, it is not necessary to generate a memory address corresponding to the X and Y coordinates on the screen outside the display memory, and the CPU only needs to specify the X and Y coordinates on the screen as the X and Y addresses. Image data can be written in the corresponding memory location in pixel units. Further, writing of a plurality of pixels on the same line requires only one access between the line latch and the display memory.
[0079]
Seventh embodiment
As described above, in the display memory of the present invention, terminals are arranged on opposite sides of the memory with the memory interposed therebetween, so that one terminal is used for the CPU and the other terminal is used for the liquid crystal panel. Can be placed.
In the liquid crystal display of the present invention, the interface for the CPU and the interface for the liquid crystal panel have a configuration in which the display memory is interposed therebetween and arranged at both ends of the display memory. An interface for the CPU is provided between the display memory and the CPU 2, and an interface for the liquid crystal panel is provided between the display memory and the liquid crystal panel.
[0080]
This embodiment relates to data transfer from a display memory to an interface for a liquid crystal panel.
FIG. 15 shows a circuit configuration of a part of the liquid crystal display on the panel side according to the present embodiment.
In FIG. 15, 141 is a display memory, 142 is a data latch circuit, 143 is a selector circuit, and 144 is a digital-analog converter (DAC).
Reference numeral 145 denotes a data bus for the liquid crystal panel, which reads pixel data from the display memory 141 to a liquid crystal panel (not shown) via 145.
The line latch 142 can store one line of data in the horizontal direction on the screen, and the bit width is the same as the bit width of one line.
For example, when the size of a liquid crystal panel is 176 pixels × 240 rows, each of R, G, and B colors is represented by 6 bits, and when 260,000 colors can be displayed, the required memory capacity is 176 × 3 × 6 × 240. And the data capacity and bit width of the line latch 142 are 176 × 3 × 6 × 1 and 3168 bits.
[0081]
When pixel data stored in the display memory 141 is read out and displayed on the liquid crystal panel, the data latch 142 is transmitted via the data bus 145 in units of one line of pixel data in the horizontal direction of the liquid crystal panel (not shown). Is held. Then, the data held in the data latch 142 is output to the selector 143, and the R, G, and B portions of each pixel data are sequentially selected in a predetermined manner by the selector 143, and the digital-analog converter (DAC) 144 Output to the pixels of the liquid crystal panel. Thereby, the pixel data is displayed on the screen.
As described above, the line latch 142 stores one line of data in the horizontal direction on the liquid crystal screen at a constant period in the display memory.141And outputs it to the DAC 144.
[0082]
Also, display memory141The operation of writing one line of data held in the line latch 142 is performed in the display memory.141This is performed in synchronization with the clock.
After holding one line of data in the line latch 142,Display memory 141Can be made free, so that the time after that can be used for CPU access time. As a result, it is possible to cope with moving image display that requires quick screen switching.
[0083]
As described above, in a liquid crystal driver having a built-in display memory, in order to drive one line in a horizontal direction on a liquid crystal panel screen at a time, a latch circuit for holding data of DACs operating simultaneously is necessary. is there.
By providing a latch circuit having a capacity necessary to hold one line of data in the horizontal direction on the liquid crystal panel screen between the display memory and the DAC, one line of data in the horizontal direction on the liquid crystal panel screen is provided. Can be read and written at once, the number of accesses to the memory can be reduced, and low power consumption can be achieved.
[0084]
Eighth embodiment
The configuration of the liquid crystal display according to this embodiment is substantially the same as that of the seventh embodiment. The difference is that when the data held in the line latch is output to a digital-analog converter (DAC). A selector circuit (hereinafter, referred to as an RGB selector) that can time-division (RGB time-division) the data in three colors of red (red), green (green), and blue (blue) and output the data is included. Have been.
FIG. 16 shows a configuration of a main part of a liquid crystal display according to the present embodiment.
In FIG. 16, 150 is a liquid crystal panel, 151 is an RGB selector circuit, 152 is a line latch circuit, 153 is a data bus for image data sent from the display memory, and 154 is an image data output from the line latch 152. A data bus 155 is a display memory, 156 is a data bus for image data output from the selector circuit 151, 157 is a digital-analog converter (DAC), and 158 is red (Red) and green which are time-divided by the RGB selector 151. A selector circuit 159 for converting image data having (Green) and blue (Blue) colors into R, G, and B pararail data is represented by red (red), green (green), and blue (blue) colors. Pixel.
[0085]
The liquid crystal display having the above configuration operates as follows.
The image data sent from the display memory 155 is output to the line latch 152 on a line-by-line basis and held. The data held in the line latch 152 is output to the DAC 157 in synchronization with the horizontal synchronization signal (Hsync). At this time, the R, G, and B components of the image data are output by the RGB selector 151 to the clock of the memory. Are switched asynchronously, and are time-divisionally output to a digital-to-analog converter (DAC) 157. Thus, the number of output terminals of the selector 151 and the number of DACs 157 are one third of the number of bit widths of the line latch 152. The time-division image data output from the DAC 157 is separated into R, G, and B data by the selector circuit 158, becomes R, G, and B pararail data, and is output to the pixel 159 and displayed.
[0086]
For example, when the size of the liquid crystal panel 150 is 176 pixels × 240 rows, each of R, G, and B colors is represented by 6 bits, and when 260,000 colors can be displayed, the RGB selector 151 determines the bit width of the line latch 152 It has the same 3168-bit input terminal, and switches and outputs 6-bit R, G, and B data to one DAC 157 in a time-division manner. Therefore, the selector 151 has an output terminal of 1056 bits.
[0087]
The data held in the line latch 152 is output to the DAC 157 in synchronization with the horizontal synchronization signal (Hsync). At this time, the R, G, and B components of the color image data are switched by the RGB selector 151 and output in a time-division manner.
Conventionally, when outputting data from the memory to the DAC, the output of the memory is directly connected to the DAC on a one-to-one basis without outputting RGB in a time-division manner.
By outputting the image data in a time-sharing manner using RGB, the number of DACs 157 can be reduced to one third as compared with the case where the output of the line latch 152 is directly connected to the DAC 157 in a one-to-one manner.
[0088]
Further, when the data held in the line latch 152 is output to the digital-analog converter (DAC) 157, the switching of the RGB of the color image data is controlled asynchronously with respect to the clock of the memory.
FIG. 17 is a timing chart of RGB time division of output data of the line latch 152.
In FIG. 17, (A) is a memory clock signal, (B) is output data (3168 bits) of the line latch 152, (C), (D), and (E) are red (R) data and green (G). Data, blue (B) data, and (F) indicate RGB data (1056 bits) output from the RGB selector circuit.
The R, G, and B data output from the line latch 152 is converted into a time-division signal by the RGB selection circuit 151 asynchronously with the clock, and output from the same terminal of the RGB selection circuit 151. The 3168-bit data output from the line latch 152 becomes 1056 bits at the output terminal of the RGB selection circuit 151.
[0089]
Conventionally, it is necessary to adjust the settling time in order to reduce the power consumption of the DAC. Since the operation speed is different from that of the DAC and the memory, it is necessary to control them separately. However, when outputting the data of the display memory to the DAC, the timing of outputting the RGB data is fixed, and the data phase cannot be freely changed according to the characteristics of the DAC.
According to the present embodiment, the RGB switching of the data to be output to the DAC can be controlled asynchronously with respect to the clock of the memory, so that the switching can be adjusted in accordance with the settling time of the DAC. The read system is not disturbed.
Further, since the timing can be adjusted in accordance with the settling time of the DAC, power consumption can be reduced. The DAC and the memory can be controlled separately, and different operation speeds can be supported. Further, the phase of the input signal can be easily adjusted. By providing an RGB selector that can output data output to the DAC in a time-division manner using RGB, the number of DACs is significantly reduced (3 minutes) as compared with a case where the output of the line latch is directly connected to the DAC on a one-to-one basis. 2), power consumption can be significantly reduced.
[0090]
Next, an example of a preferred configuration of the liquid crystal driver according to the above-described embodiment will be described.
This liquid crystal driver is, for example, a one-chip driver IC having a single-port or dual-port display memory (frame memory), an oscillator, a timing generator, a reference voltage source for liquid crystal gradation display, and an interface circuit with a CPU. And
Specifically, 176 (H) x 3 x 6 (RGB) x 240 (V) = 760 320 bits built-in dual port memory, 120 x 160 dots, 132 x 176 dots, 144 x 176 dots depending on settings It is designed to correspond to liquid crystal panels having different numbers of pixels, such as 176 × 240 dots. The liquid crystal panel to be applied has, for example, a diagonal length of about 2.2 inches, a horizontal driver includes a TFT selector and a driver IC with a memory of the present invention, a vertical driver is a TFT driver, and a COF is provided. It is implemented by a method or a COG method. As the inversion method, a 1H / 1V (VCOM inversion) method is adopted.
[0091]
The logic-related terminals of the liquid crystal driver IC have terminals for chip selection for CPU interface, read, write, data bus, address bus, reset, main clock, horizontal synchronization, vertical synchronization, serial data, and the like. It also has a terminal for controlling a liquid crystal panel.
[0092]
It is assumed that asynchronous mode, synchronous mode, color mode, screen mode, alternation mode, refresh rate, standby mode, and the like can be changed by setting the mode register of the present liquid crystal driver.
[0093]
More specifically, in the asynchronous mode, the timing of scanning the TFT panel and the timing of rewriting the display memory by the CPU may be asynchronous. The display memory is a dual port memory, and the CPU is not allowed to wait.
The scan of the display memory and the scan of the TFT panel are synchronized, and the contents of the built-in display memory are output to the D / A conversion circuit in parallel for each row of R, G, and B colors by the clock of the internal / external oscillator ( (Self-refresh) When outputting in parallel, blue data is used during the first half of one cycle of the clock signal of the shift register of the vertical driver, green data during the middle third, and green data during the first half. In the period of / 3, red data is output.
[0094]
It becomes a CPU interface and a parallel interface in the asynchronous mode. If the parallel interface is not used, the serial interface is used to perform the same function as the 8-bit parallel interface, except that the serial interface is write-only and cannot be read.
[0095]
In the synchronous mode, the image data is sent continuously in synchronization with the image clock, the horizontal synchronizing signal and the vertical synchronizing signal.
Since the TFT panel is scanned using the horizontal / vertical synchronization signals, all timings are synchronized with the scanning of the TFT panel.
Normally, in the synchronous mode, image data is directly written to the line buffer immediately before the DAC, and the contents of the display memory retain the information before switching to the synchronous mode.
In the synchronous mode, since image data is transferred without interruption, there are a buffer for transferring data to the DAC and a buffer for sequentially receiving data, and RGB data is stored in a line buffer that alternates with the horizontal synchronization signal (Hsync) cycle. The data is input in 18-bit width, but when it is output, first, the data of B is sent to the DAC with 6-bit width in the early 1/3 period of Hsync, and then the data of G is transmitted in the middle 1/3 period of Hsync. Is sent to the DAC with a 6-bit width, and during the last third period of Hsync, the data of B is first sent to the DAC with a 6-bit width.
In the synchronous mode, there is also a method of handling image data of a so-called capture system in which image data is once taken into a display memory.
[0096]
The synchronous mode RGB parallel bus interface will be described. By default, the image data is latched at the rising edge of the image signal clock synchronized with the image signal, but can be changed by the CPU.
The polarity of the horizontal synchronizing signal is negative by default (can be changed from the CPU). One cycle is composed of a horizontal blanking period and a video signal period.
The polarity of the vertical synchronization signal is negative by default (can be changed from the CPU). One cycle is composed of a vertical blanking period and a video signal period.
The image signal is latched by the image clock.
[0097]
As for the CPU interface in the synchronous mode, only the serial interface can be used in the synchronous mode. The serial interface is write-only and cannot be read. The serial interface conforms to the operation in the parallel 8-bit bus mode.
[0098]
Various color modes can be set by setting the mode register of the present liquid crystal driver.
In the full color mode, the 6 bits of RGB are converted into a voltage of 64 steps and output using a built-in 6 bit DAC.
[0099]
In the reduced color mode (8-color mode), according to the page indicated by each special effect register, 6 bits of RGB are set to the most significant bit (MSB) of 6 bits when the page is 1, and 2 pages are set. When the page is 6, the level VCC of the ground or the high voltage power supply for the output amplifier is output according to the least significant bit (LSB) when the page is 6. At this time, the power supply to the built-in 6-bit DAC is stopped.
[0100]
The screen mode will be described.
In the full screen mode, the entire screen is displayed in the color mode specified by the status register.
In partial screen mode, only the part specified by the status register is displayed in the color mode specified by the status register, and when scanning other parts, white is displayed in the specified color mode. .
[0101]
Next, the standby mode will be described.
In the transition period of the standby mode, the value of the standby mode in the mode register is referred to by one phase every one field period, and the state transitions from the awake mode (awake mode) to the asleep mode (asleep mode) in which the state transition is performed according to the value. If the mode changes to the awake mode again during the transition to ()), the sequence returns to the normal mode.
This liquid crystal driver IC is in the asleep mode after power-on or after a hardware reset.
[0102]
In wake mode,
Start oscillation of internal oscillator
→ Start DC / DC converter
→ Panel reset
→ Quick charge of coupling capacitor with common voltage
→ All white display
After the above sequence is executed, an wake (normal) mode is set.
[0103]
In asleep mode, from the wake (normal) state,
Full white display
→ Rapid discharge of coupling capacitor at common voltage
→ Panel reset
→ Stop DC / DC converter
→ Start oscillation of internal oscillator
After the above sequence is executed, the sleep mode is set.
[0104]
The display memory access mode will be described.
Depending on the contents of the display memory access mode register, eight types of sequential memory access can be performed: portrait (vertical), landscape (horizontal), normal, mirror (mirror image), normal, and upset (vertical inversion).
[0105]
The special functions of the present liquid crystal driver will be described.
In the image capturing function, the contents of the frame memory are retained for the moving image signal while the capture of the frame memory access register is "0".. captureBecomes "1", one frame after the next vertical synchronizing signal is taken into the frame memory.
When capture changes from "1" to "0", the contents of the frame memory are retained after the next vertical synchronization signal.
[0106]
Regarding the common voltage initial charging function, the DC cut capacitor at the output terminal of the common voltage can be rapidly charged and discharged.
The DC offset terminal is connected to the common voltage output terminal opposite to the DC cut capacitor, and a sag occurs.
Even in the display mode, the DC offset terminal has a high resistance in order to reduce the sag, so that it takes time to charge and discharge the DC offset to the capacitor.
However, at the time of turning on / off the power, unless the DC offset is rapidly charged / discharged, the display quality deteriorates during the transition period from the initial state to the steady state.
In particular, when the DC offset remains even after the power is turned off during discharge, an afterimage is displayed. Therefore, rapid charging and discharging are required.
[0107]
In the reset function, the hardware reset is a reset by a reset signal from a reset pin connected to the CPU, and the register / frame memory is not reset.
The software reset is reset by a command from the CPU, and the contents of the display memory / partial registers are retained.
[0108]
In the contrast control function, since the display using a lot of black consumes a large amount of power, the contrast is reduced and the black display is avoided. (Contrast is defined as white luminance / black luminance. Means increasing the brightness of black while keeping the brightness of white unchanged).
In the case of 6-bit RGB data, 00H → charge / discharge the panel with 6V amplitude → black display → large power consumption. 20H → Charge / discharge the panel with 3V amplitude → Gray display. 3FH → Charge panel with 0.4V amplitude → White display.
Therefore, divide by 2 of 6 bits (discard the lower 1 bit) and add 20H,
00H → 20H → Charge / discharge the panel with 3V amplitude → Black display, 20H → 30H → Charge / discharge the panel with 1.5V amplitude → Gray display, 3FH → 3FH → Charge the panel with 0.4V amplitude → White display. 32,000 colors are used to reduce the contrast.
[0109]
The scroll function is a function of exchanging data to be transferred from the frame memory to the panel by controlling the panel end memory pointer so that the data is rolled on the display. The roll start line, roll line width, and roll speed / direction can be controlled by a special register.
[0110]
The negative-positive inversion function is a function in which when two points on the screen are designated by a dedicated register, the inside of a rectangle having two points as diagonals is negative-positive inverted.
The panel end memory pointer is monitored, and while the pointer is within the specified range, the output of the display memory is inverted before being sent to the DAC.
[0111]
The blinking function is a function that, when two points on the screen are designated by a dedicated register, the inside of a rectangle having two points as a diagonal blinks.
The panel end memory pointer is monitored, and while the pointer is within the specified range, the AND of the output of the display memory and the output of the blinking cycle counter is sent to the DAC.
[0112]
In the built-in DC / DC converter control function, the CPU can control a switch for setting use / sealing of the built-in DC / DC converter and an ON / OFF switch for each channel of the DC / DC converter.
[0113]
In the built-in LED driver control function, a switch for setting the use / sealing of the built-in LED driver and a current sink capability adjustment (8 steps) of the LED driver can be set from the CPU.
[0114]
This liquid crystal driver is provided with a large number of registers and pointers to realize the above specifications.
[0115]
The present invention is not limited to the embodiment described above, and various modifications can be made without departing from the gist of the present invention.
In the first embodiment, the first access for outputting data from the display memory to the pixel is performed during a low level period of the clock signal of the display memory, and the external control means reads data from the display memory and outputs data to the display memory. Although the second access for writing is performed during the high level period of the clock signal of the display memory, the first access is performed during the high level period of the clock signal, and the second access is performed during the low level period of the clock signal. Good.
In the second embodiment, one power switch transistor is provided for each memory cell. However, the power of the memory cells in a predetermined area of the memory may be controlled collectively according to actual conditions.
[0116]
【The invention's effect】
According to the present invention, by providing two lines of read ports and one line of write ports on both sides of the display memory, the cell size can be significantly reduced as compared with the case where a normal dual port memory is used. Wiring resources can be reduced and power for wiring can be reduced.
Also, by assigning the display access to the memory and the CPU access to the high level period and the low level period of the clock signal of the memory, the waiting time of the CPU for display can be reduced.
By separating the power supply and supplying the drive power supply voltage to the memory, power consumption can be reduced by cutting off the power supply to the unused memory cell area.
[0117]
The number of operations of the memory can be reduced by a bit-by-bit or pixel-by-pixel writing method that does not require a read-modify-write. Since data can be written to the memory of only one arbitrary pixel by one access, the read-modify-write sequence becomes unnecessary. Rewriting in pixel units also consumes lower power than in the past.
[0118]
The simple mapping between the driver circuit and the memory array eliminates the need for calculating the correspondence between the address and the pixels on the display screen, and makes it easier to support driver circuits with various numbers of pixels. I can take it. Correspondence between screen and memory mapping and line latch allows data writing to memory of only one arbitrary pixel, data writing of arbitrary multiple pixels on the same line can be performed by one access to memory, It is only necessary to specify the X and Y coordinates on the display screen as addresses from the CPU side.
[0119]
By providing a line latch between the processor and the display memory and operating it with one read per row display, the number of memory operations can be reduced, thereby reducing the power consumption of the memory.
In the display memory built in the driver circuit, a line latch having a capacity necessary to hold one line of data in the horizontal direction on the LCD panel screen is provided between the display memory and the DAC, and the line latch is provided for one line. The line latch has the same bit width as that of the line latch, so that one line of data can be read and written at a time in any horizontal direction on the screen, reducing the number of memory accesses. Thus, power consumption can be reduced.
By reading and writing one line of data held in the memory at a time in synchronization with the clock of the memory, the time after holding the data of one line can be divided into the access time of the CPU. Also, it can be used to display moving images that require quick screen switching.
[0120]
The number of DACs can be reduced to one third as compared with the case where the output of the line latch is directly connected to the DAC in a one-to-one manner by an RGB selection circuit that can output data output to the DAC in a time-division manner with RGB. Power consumption can be reduced.
Since the switching of the RGB of the data to be output to the DAC can be controlled asynchronously with respect to the clock of the memory, the DAC and the memory can be controlled separately, and different operation speeds can be supported. Further, even if an interrupt occurs, the read system is not disturbed, and the phase of the input signal can be easily adjusted. By adjusting the timing according to the settling time of the DAC, power consumption can be reduced.
[Brief description of the drawings]
FIG. 1 is an overall configuration diagram of a display according to the present invention.
FIG. 2 is a configuration diagram of a memory cell of the display memory according to the first embodiment of the present invention.
FIG. 3 is a configuration diagram of a main part of the driver circuit according to the first embodiment of the present invention.
FIG. 4 is a timing chart showing an operation of the display memory according to the first embodiment of the present invention.
FIG. 5 shows a configuration of a display memory in which a power supply is divided according to a second embodiment of the present invention.
FIG. 6 is a schematic diagram of an address array of a display memory and an array of pixels on a display screen according to a third embodiment of the present invention.
FIG. 7 shows a configuration for accessing a display memory line by line according to a third embodiment of the present invention.
FIG. 8 shows a configuration of a main part of a display memory which can be written for each bit according to a fourth embodiment of the present invention.
FIG. 9 shows a schematic circuit configuration on a CPU side of a driver circuit according to a fifth embodiment of the present invention.
FIG. 10 is a timing chart of a line-by-line writing operation of a driver circuit according to a fifth embodiment of the present invention.
FIG. 11 is a timing chart of an operation of reading data in units of lines of a driver circuit according to a fifth embodiment of the present invention.
FIG. 12 shows a schematic circuit configuration of a driver circuit according to a sixth embodiment of the present invention when writing is performed for each pixel.
FIG. 13 shows a configuration in which data can be written to a display memory for each pixel in a driver circuit according to a sixth embodiment of the present invention.
FIG. 14 is a timing chart of an operation of writing for each pixel in a display memory using a write flag signal according to a sixth embodiment of the present invention.
FIG. 15 shows a schematic circuit configuration on the display screen side of a driver circuit according to a seventh embodiment of the present invention.
FIG. 16 shows a configuration of a main part of a display according to an eighth embodiment of the present invention.
FIG. 17 shows a timing chart of RGB time-sharing of image data in the display according to the eighth embodiment of the present invention.
[Explanation of symbols]
REFERENCE SIGNS LIST 1 display, 2 CPU, 3 driver circuit, 4 display screen, 5 scanning circuit, 6 CPU I / F, 7 display memory, 8 LCD I / F, 9 data latch, 10 selector Circuit, 11 Data latch, 12 Selector circuit, 13 DAC, 21 Memory cell, 22 Sense amplifier for display, 23 Sense amplifier for CPU, 24, 24a, 24b Write driver, 25a, 25b Bit line, 26 word line, 27a, 27b NMOS transistor, 28a, 28b storage node, 29a, 29b CMOS inverter, 34 data bus for display, 35 data bus for CPU, 51a, 51b, 51c memory Cell, 52a, 52b ... bit line, 53a, 53b, 53c ... word line, 54a, 54b, 54c ... Nw ll, 55a, 55b, 55c ... P well, 56a, 56b, 56c ... power supply line, 71 ... sense amplifier for display, 72 ... memory cell for one line, 73 ... sense amplifier for CPU, 74 ... write for CPU Driver, 81a, 81b: memory cell, 82: word driver, 83a, 83b: write driver, 84a, 84b: column decoder, 85: read data latch, 86: pixel address latch, 87: write data latch, 88a, 88b , 88c, 88d bit line, 89 word line, 91 line latch circuit, 92 selector circuit, 93 data bus, 94 display memory, 121 data bus, 122 line latch circuit, 123 data bus, 124 display memory, 125 data bus, 131 display memory, 13 2: Line latch, 133: Pixel, 134: Write flag, 141: Display memory, 142: Data latch circuit, 143: Selector circuit, 144: DAC, 145: Data bus, 150: Display screen, 151: RGB selector, 152 ... Line latch circuit, 153 ... Data bus, 154 ... Data bus, 155 ... Display memory, 156 ... Data bus, 157 ... DAC, 158 ... Selector circuit, 159 ... Pixel, RC1, RC2 ... Read control, RD1, RD2 ... Readout Data, WC: write control, WD: write data, Tr1, Tr2, Tr31: power switching transistor, VCTR1, VCTR2, VCTR3: VDD controller, WRT: write signal.

Claims (25)

ディスプレイの画素へ供給すべき画素データを記憶する表示メモリであって、
前記表示メモリは、
少なくとも1対のビット線と、
相補的な第１のレベルおよび第２のレベルの状態を保持可能な第１の記憶ノード及び第２の記憶ノードを有する少なくとも1列のメモリセルと、
前記ビット線対の一方のビット線に出力された前記第1の記憶ノードの記憶データを読み出す第１の読み出し回路と、
前記ビット線対の他方のビット線に出力された前記第２の記憶ノードの記憶データのレベルを反転させて、読み出す第２の読み出し回路と、
前記メモリセルの前記第 1 及び第２の記憶ノードに前記第 1 のレベルおよび第２のレベルのデータを前記ビット線対の各々に出力し、前記表示メモリに書き込む書き込み回路と、
前記表示メモリの動作を制御する制御手段と、
少なくとも一つの前記書き込み回路を含み、前記制御手段からのデータを、前記表示メモリへ書き込む書き込みポートと、
少なくとも一つの前記第 1 の読み出し回路を含み、前記表示メモリに記憶されたデータを前記ディスプレイへ供給する第 1 の読み出しポートと、
少なくとも一つの前記第２の読み出し回路を含み、前記表示メモリからデータを読出し、前記制御手段へ出力する第２の読み出しポートと
を有し、
前記表示メモリのクロック信号の第１のレベル期間に、前記第 1 の読み出しポートは、前記第１の読み出し回路を介して読み出されたデータを前記ディスプレイへ出力する第１のアクセスを行ない、
前記表示メモリのクロック信号の第２のレベル期間に、前記第２の読み出しポートは、前記第２の読み出し回路を介して読み出されたデータを前記制御手段へ出力し、並びに、前記書き込みポートは、前記表示メモリに書き込むべき書き込みデータを前記制御手段から入力する第２のアクセスを行なう
ことを特徴とする表示メモリ。A display memory for storing pixel data to be supplied to pixels of a display,
The display memory,
At least one pair of bit lines;
At least one column of memory cells having a first storage node and a second storage node capable of holding complementary first level and second level states;
A first read circuit that reads storage data of the first storage node output to one bit line of the bit line pair;
A second read circuit that inverts and reads the level of the storage data of the second storage node output to the other bit line of the bit line pair;
A write circuit that outputs the first level and the second level data to each of the bit line pairs to the first and second storage nodes of the memory cell, and writes the data to the display memory;
Control means for controlling the operation of the display memory;
A write port that includes at least one write circuit, and writes data from the control unit to the display memory;
A first read port that includes at least one first read circuit and that supplies data stored in the display memory to the display ;
A second read port that includes at least one second read circuit, reads data from the display memory, and outputs the data to the control unit;
Has,
During a first level period of the clock signal of the display memory, the first read port performs a first access to output data read through the first read circuit to the display,
During a second level period of the clock signal of the display memory, the second read port outputs data read through the second read circuit to the control unit, and the write port is Performing a second access for inputting write data to be written to the display memory from the control means . 前記表示メモリの一側部に前記第１のアクセス用信号端子が配列され、当該一側部と異なる他側部に前記第２のアクセス用信号端子が配列され、
前記第１のアクセス用の第１のインターフェイスと、前記第２のアクセス用の第２のインターフェイスとが、前記表示メモリを挟んで、それぞれ前記表示メモリの前記第１のアクセス用信号端子と前記第２のアクセス用信号端子に接続されている
請求項１に記載の表示メモリ。The first access signal terminal is arranged on one side of the display memory, and the second access signal terminal is arranged on another side different from the one side,
The first interface for the first access and the second interface for the second access are respectively provided with the first access signal terminal of the display memory and the second interface with the display memory interposed therebetween. 2. The display memory according to claim 1 , wherein the display memory is connected to two access signal terminals. 前記第１のインターフェイスは前記マトリックス状に配列された画素の水平方向に１ライン分の画像データを格納する第１のラインラッチを有し、
該第１のラインラッチを介して、前記書き込みポートは、選択されたビット線へ前記１ライン分のデータを出力し、前記第２の読み出しポートは、前記表示メモリから、前記１ライン分のデータを前記制御手段に出力する
請求項２に記載の表示メモリ。The first interface has a first line latch for storing one line of image data in a horizontal direction of the pixels arranged in the matrix,
Through the first line latch, the write port outputs the data for the one line to a selected bit line, and the second read port outputs the data for the one line from the display memory. 3. The display memory according to claim 2 , wherein the display memory outputs the control information to the control unit. 前記第２のインターフェイスは前記マトリックス状に配列された画素の水平方向に１ライン分の画像データを格納する第２のラインラッチを有し、
該第２のラインラッチを介して、前記第１の読み出しポートは、前記表示メモリから、前記１ライン分のデータを前記ディスプレイへ出力する
請求項２に記載の表示メモリ。The second interface has a second line latch that stores one line of image data in a horizontal direction of the pixels arranged in the matrix,
3. The display memory according to claim 2 , wherein the first read port outputs the one line of data from the display memory to the display via the second line latch. 4. 前記ディスプレイは、複数の画素がマトリックス状に配列され、
前記表示メモリは、複数のメモリセルが、前記複数の画素のマトリックス配列に対応するマトリックス状に配列され、
前記表示メモリの各メモリセルには、前記書き込みポートにより、前記ディスプレイの対応するマトリックスの画素を駆動する画素データが記憶され、
前記第１の読み出しポートは、ライン単位で第２のラインラッチに画像データをラッチして、前記ディスプレイの対応するラインの画素に供給する
請求項１に記載の表示メモリ。In the display, a plurality of pixels are arranged in a matrix,
The display memory, a plurality of memory cells are arranged in a matrix corresponding to the matrix arrangement of the plurality of pixels,
In each memory cell of the display memory, pixel data for driving pixels of a corresponding matrix of the display is stored by the write port,
The display memory according to claim 1 , wherein the first read port latches image data in a second line latch on a line-by-line basis and supplies the image data to a pixel on a corresponding line of the display. 表示メモリに記憶された画像データに対応した信号によりディスプレイのマトリックス状に配列された画素を駆動するドライバ回路であって、
前記表示メモリは、
少なくとも1対のビット線と、
相補的な第１のレベルおよび第２のレベルの状態を保持可能な第１の記憶ノード及び第２の記憶ノードを有する少なくとも1列のメモリセルと、
前記ビット線対の他方のビット線に出力された前記第２の記憶ノードの記憶データのレベルを反転させて、読み出す第２の読み出し回路と、
前記メモリセルの前記第 1 及び第２の記憶ノードに前記第 1 のレベルおよび第２のレベルのデータを前記ビット線対の各々に出力し、前記表示メモリに書き込む書き込み回路と、
前記表示メモリの動作を制御する制御手段と、
少なくとも一つの前記書き込み回路を含み、前記制御手段からのデータを、前記表示メモリへ書き込む書き込みポートと、
少なくとも一つの前記第 1 の読み出し回路を含み、前記表示メモリに記憶されたデータを前記ディスプレイへ供給する第 1 の読み出しポートと、
少なくとも一つの前記第２の読み出し回路を含み、前記表示メモリからデータを読出し、前記制御手段へ出力する第２の読み出しポートと
を有し、
前記表示メモリのクロック信号の第１のレベル期間に、前記第 1 の読み出しポートは、前記第１の読み出し回路を介して読み出されたデータを前記ディスプレイへ出力する第１のアクセスを行ない、
前記表示メモリのクロック信号の第２のレベル期間に、前記第２の読み出しポートは、前記第２の読み出し回路を介して読み出されたデータを前記制御手段へ出力し、並びに、前記書き込みポートは、前記表示メモリに書き込むべき書き込みデータを前記制御手段から入力する第２のアクセスを行なう
ことを特徴とするドライバ回路。A driver circuit for driving pixels arranged in a matrix of a display by a signal corresponding to image data stored in a display memory,
The display memory,
At least one pair of bit lines;
At least one column of memory cells having a first storage node and a second storage node capable of holding complementary first level and second level states;
A second read circuit that inverts and reads the level of the storage data of the second storage node output to the other bit line of the bit line pair;
A write circuit that outputs the first level and the second level data to each of the bit line pairs to the first and second storage nodes of the memory cell, and writes the data to the display memory;
Control means for controlling the operation of the display memory;
A write port that includes at least one write circuit, and writes data from the control unit to the display memory;
A first read port that includes at least one first read circuit and that supplies data stored in the display memory to the display ;
A second read port that includes at least one second read circuit, reads data from the display memory, and outputs the data to the control unit;
Has,
During a first level period of the clock signal of the display memory, the first read port performs a first access to output data read through the first read circuit to the display,
In a second level period of the clock signal of the display memory, the second read port outputs data read through the second read circuit to the control unit, and the write port is A second access for inputting write data to be written to the display memory from the control means . 前記表示メモリの一側部に前記第１のアクセス用信号端子が配列され、当該一側部と異なる他側部に前記第２のアクセス用信号端子が配列され、
前記第１のアクセス用の第１のインターフェイスと、前記第２のアクセス用の第２のインターフェイスとが、前記表示メモリを挟んで、それぞれ前記表示メモリの前記第１のアクセス用信号端子と前記第２のアクセス用信号端子に接続されている
請求項６に記載のドライバ回路。The first access signal terminal is arranged on one side of the display memory, and the second access signal terminal is arranged on another side different from the one side,
The first interface for the first access and the second interface for the second access are respectively connected to the first access signal terminal of the display memory and the second interface with the display memory interposed therebetween. 7. The driver circuit according to claim 6 , wherein the driver circuit is connected to the second access signal terminal. 前記第１のインターフェイスは前記マトリックス状に配列された画素の水平方向に１ライン分の画像データを格納する第１のラインラッチを有し、
該第１のラインラッチを介して、前記書き込みポートは、選択されたビット線へ前記１ライン分のデータを出力し、前記第２の読み出しポートは、前記表示メモリから、前記１ライン分のデータを前記制御手段に出力する
請求項７に記載のドライバ回路。The first interface has a first line latch for storing one line of image data in a horizontal direction of the pixels arranged in the matrix,
Through the first line latch, the write port outputs the one line of data to a selected bit line, and the second read port outputs the one line of data from the display memory. 8. The driver circuit according to claim 7 , wherein the control signal is output to the control unit. 前記第１のラインラッチには、前記第１のラインラッチにラッチされた画素データの中に、前記表示メモリへ書き込むべき画素データを指定する書き込み制御データが画素毎に記憶され、
前記書き込みポートは、該書き込み制御データに指定された前記第１のラインラッチにラッチされた画素データを前記表示メモリへ書き込む
請求項７に記載のドライバ回路。In the first line latch, write control data for specifying pixel data to be written to the display memory is stored for each pixel in the pixel data latched by the first line latch,
8. The driver circuit according to claim 7 , wherein the write port writes the pixel data latched by the first line latch specified by the write control data to the display memory. 前記ディスプレイは、複数の画素がマトリックス状に配列され、
前記表示メモリは、複数のメモリセルが、前記複数の画素のマトリックス配列に対応するマトリックス状に配列され、
前記表示メモリの各メモリセルには、前記書き込みポートにより、前記ディスプレイの対応するマトリックスの画素を駆動する画素データが記憶され、
前記第１の読み出しポートは、ライン単位で第２のラインラッチに画像データをラッチして、前記ディスプレイの対応するラインの画素に供給する
請求項７に記載のドライバ回路。In the display, a plurality of pixels are arranged in a matrix,
The display memory, a plurality of memory cells are arranged in a matrix corresponding to the matrix arrangement of the plurality of pixels,
In each memory cell of the display memory, pixel data for driving pixels of a corresponding matrix of the display is stored by the write port,
8. The driver circuit according to claim 7 , wherein the first readout port latches image data in a second line latch on a line basis and supplies the image data to a pixel on a corresponding line of the display. 前記第１のラインラッチにラッチされた前記ディスプレイの１ライン分の画素データにおける各画素データは、前記書き込みポートにより、前記ディスプレイの対応する１ラインの画素における対応する各画素を駆動する画素データとして、前記表示メモリに記憶される
請求項１０に記載のドライバ回路。Each pixel data in one line of pixel data of the display latched by the first line latch is used as pixel data for driving a corresponding pixel in a corresponding one line of pixels of the display by the write port. 11. The driver circuit according to claim 10 , wherein the driver circuit is stored in the display memory. 前記第２のインターフェイスは前記マトリックス状に配列された画素の水平方向に１ライン分の画像データを格納する第２のラインラッチを有し、
該第２のラインラッチを介して、前記第１の読み出しポートは、前記表示メモリから、前記１ライン分のデータを前記ディスプレイへ出力する。
請求項７に記載のドライバ回路。The second interface has a second line latch that stores one line of image data in a horizontal direction of the pixels arranged in the matrix,
Through the second line latch, the first read port outputs the one line of data from the display memory to the display.
The driver circuit according to claim 7 . 前記第２のラインラッチのビット幅は前記マトリックス状に配列された画素の水平方向に１ライン分の画像データのビット幅と同じである
請求項１２に記載のドライバ回路。13. The driver circuit according to claim 12 , wherein a bit width of the second line latch is equal to a bit width of one line of image data in a horizontal direction of the pixels arranged in the matrix. 前記第２のインターフェイスは、
前記第２のラインラッチに保持された画像データが含んだR、G、Bデータを順次に選択し、前記画像データを時間分割信号に変換する選択回路と、
ディジタル信号をアナログ信号に変換するディジタル−アナログ変換手段と
をさらに有し、
前記選択回路は、前記画像データが含んだR、G、Bデータを時間分割した時間分割信号を前記ディジタル−アナログ変換手段へ出力し、
前記ディジタル−アナログ変換手段は該時間分割信号をアナログ信号に変換して、前記ディスプレイへ供給する
請求項１２に記載のドライバ回路。The second interface comprises:
A selection circuit for sequentially selecting R, G, and B data included in the image data held in the second line latch, and converting the image data into a time-division signal;
Digital-analog converting means for converting a digital signal into an analog signal,
The selection circuit outputs to the digital-analog conversion means a time-division signal obtained by time-dividing the R, G, and B data included in the image data,
13. The driver circuit according to claim 12 , wherein the digital-analog conversion means converts the time division signal into an analog signal and supplies the analog signal to the display. 前記選択回路は、前記表示メモリのクロック信号に非同期して、前記第２のラインラッチに保持された画素データが含んだR、G、Bデータを選択して、時間分割信号に変換する
請求項１４に記載のドライバ回路。The selection circuit selects R, G, and B data included in the pixel data held in the second line latch and converts the R, G, and B data into a time-division signal asynchronously with a clock signal of the display memory. 15. The driver circuit according to 14 . 画素をマトリックス状に配列したディスプレイ画面と、
前記画素マトリックスを１行ずつ走査し、選択した行に電圧を印加する走査回路と、
画像データに対応した信号を前記画素へ出力するドライバ回路と、
前記画像データを記憶する表示メモリと
を有し、
前記表示メモリは
少なくとも1対のビット線と、
相補的な第１のレベルおよび第２のレベルの状態を保持可能な第１の記憶ノード及び第２の記憶ノードを有する少なくとも1列のメモリセルと、
前記ビット線対の一方のビット線に出力された前記第1の記憶ノードの記憶データを読み出す第１の読み出し回路と、
前記ビット線対の他方のビット線に出力された前記第２の記憶ノードの記憶データのレベルを反転させて、読み出す第２の読み出し回路と、
前記メモリセルの前記第 1 及び第２の記憶ノードに前記第 1 のレベルおよび第２のレベルのデータを前記ビット線対の各々に出力し、前記表示メモリに書き込む書き込み回路と、
前記表示メモリの動作を制御する制御手段と、
少なくとも一つの前記書き込み回路を含み、前記制御手段からのデータを、前記表示メモリへ書き込む書き込みポートと、
少なくとも一つの前記第 1 の読み出し回路を含み、前記表示メモリに記憶されたデータを前記ディスプレイへ供給する第 1 の読み出しポートと、
少なくとも一つの前記第２の読み出し回路を含み、前記表示メモリからデータを読出し、前記制御手段へ出力する第２の読み出しポートと
を有し、
前記表示メモリのクロック信号の第１のレベル期間に、前記第 1 の読み出しポートは、前記第１の読み出し回路を介して読み出されたデータを前記ディスプレイへ出力する第１のアクセスを行ない、
前記表示メモリのクロック信号の第２のレベル期間に、前記第２の読み出しポートは、前記第２の読み出し回路を介して読み出されたデータを前記制御手段へ出力し、並びに、前記書き込みポートは、前記表示メモリに書き込むべき書き込みデータを前記制御手段から入力する第２のアクセスを行なう
ことを特徴とするディスプレイ。A display screen with pixels arranged in a matrix,
A scanning circuit that scans the pixel matrix row by row and applies a voltage to a selected row;
A driver circuit that outputs a signal corresponding to image data to the pixel,
A display memory for storing the image data,
The display memory includes at least one pair of bit lines;
At least one column of memory cells having a first storage node and a second storage node capable of holding complementary first level and second level states;
A first read circuit that reads storage data of the first storage node output to one bit line of the bit line pair;
A second read circuit that inverts and reads the level of the storage data of the second storage node output to the other bit line of the bit line pair;
A write circuit that outputs the first level and the second level data to each of the bit line pairs to the first and second storage nodes of the memory cell, and writes the data to the display memory;
Control means for controlling the operation of the display memory;
A write port that includes at least one write circuit, and writes data from the control unit to the display memory;
A first read port that includes at least one first read circuit and that supplies data stored in the display memory to the display ;
A second read port that includes at least one second read circuit, reads data from the display memory, and outputs the data to the control unit;
Has,
During a first level period of the clock signal of the display memory, the first read port performs a first access to output data read through the first read circuit to the display,
In a second level period of the clock signal of the display memory, the second read port outputs data read through the second read circuit to the control unit, and the write port is A second access for inputting write data to be written to the display memory from the control means . 前記表示メモリの一側部に前記第１のアクセス用信号端子が配列され、当該一側部と異なる他側部に前記第２のアクセス用信号端子が配列され、
前記第１のアクセス用の第１のインターフェイスと、前記第２のアクセス用の第２のインターフェイスとが、前記表示メモリを挟んで、それぞれ前記表示メモリの前記第１のアクセス用信号端子と前記第２のアクセス用信号端子に接続されている
請求項１６に記載のディスプレイ。The first access signal terminal is arranged on one side of the display memory, and the second access signal terminal is arranged on another side different from the one side,
The first interface for the first access and the second interface for the second access are respectively provided with the first access signal terminal of the display memory and the second interface with the display memory interposed therebetween. 17. The display according to claim 16 , wherein the display is connected to two access signal terminals. 前記第１のインターフェイスは前記マトリックス状に配列された画素の水平方向に１ライン分の画像データを格納する第１のラインラッチを有し、
該第１のラインラッチを介して、前記書き込みポートは、選択されたビット線へ前記１ライン分のデータを出力し、前記第２の読み出しポートは、前記表示メモリから、前記１ライン分のデータを前記制御手段に出力する
請求項１７に記載のディスプレイ。The first interface has a first line latch for storing one line of image data in a horizontal direction of the pixels arranged in the matrix,
Through the first line latch, the write port outputs the data for the one line to a selected bit line, and the second read port outputs the data for the one line from the display memory. 18. The display according to claim 17 , wherein the display outputs the information to the control unit. 前記第１のラインラッチには、表示メモリへ書き込むべき前記第１のラインラッチにラッチされた画素データを指定する書き込み制御データが画素毎に記憶され、
前記書き込みポートは、該書き込み制御データに指定された画素データを前記表示メモリへ書き込む
請求項１７に記載のディスプレイ。In the first line latch, write control data specifying pixel data latched in the first line latch to be written to the display memory is stored for each pixel,
18. The display according to claim 17 , wherein the write port writes the pixel data specified in the write control data to the display memory. 前記ディスプレイは、複数の画素がマトリックス状に配列され、
前記表示メモリは、複数のメモリセルが、前記複数の画素のマトリックス配列に対応するマトリックス状に配列され、
前記表示メモリの各メモリセルには、前記書き込みポートにより、前記ディスプレイの対応するマトリックスの画素を駆動する画素データが記憶され、
前記第１の読み出しポートは、ライン単位で第２のラインラッチに画像データをラッチして、前記ディスプレイの対応するラインの画素に供給する
請求項１７に記載のディスプレイ。In the display, a plurality of pixels are arranged in a matrix,
The display memory, a plurality of memory cells are arranged in a matrix corresponding to the matrix arrangement of the plurality of pixels,
In each memory cell of the display memory, pixel data for driving pixels of a corresponding matrix of the display is stored by the write port,
18. The display according to claim 17 , wherein the first readout port latches image data in a second line latch line by line and supplies the image data to a pixel on a corresponding line of the display. 前記第１のラインラッチにラッチされた前記ディスプレイの１ライン分の各画素データは、前記書き込みポートにより、前記ディスプレイの対応する１ラインの対応する各画素を駆動する画素データとして、前記表示メモリに記憶されている
請求項２０に記載のディスプレイ。Each pixel data of one line of the display latched by the first line latch is stored in the display memory as pixel data for driving a corresponding pixel of a corresponding one line of the display by the write port. 21. The display of claim 20 , wherein the display is stored. 前記第２のインターフェイスは前記マトリックス状に配列された画素の水平方向に１ライン分の画像データを格納する第２のラインラッチを有し、
該第２のラインラッチを介して、前記第１の読み出しポートは、前記表示メモリから前記１ライン分のデータを前記ディスプレイへ供給する
請求項１７に記載のディスプレイ。The second interface has a second line latch that stores one line of image data in a horizontal direction of the pixels arranged in the matrix,
18. The display according to claim 17 , wherein the first read port supplies the one line of data from the display memory to the display via the second line latch. 前記第２のラインラッチのビット幅は前記マトリックス状に配列された画素の水平方向に１ライン分の画像データのビット幅と同じである
請求項２２に記載のディスプレイ。23. The display according to claim 22 , wherein the bit width of the second line latch is the same as the bit width of one line of image data in the horizontal direction of the pixels arranged in the matrix. 前記第２のインターフェイスは、前記第２のラインラッチに保持された画像データが含んだR、G、Bデータを順次に選択し、前記画像データを時間分割信号に変換する選択回路と、
ディジタル信号をアナログ信号に変換するディジタル−アナログ変換手段とをさらに有し、
前記選択回路は前記画像データが含んだR、G、Bデータを時間分割した時間分割信号を前記ディジタル−アナログ変換手段へ出力し、
前記ディジタル−アナログ変換手段は該時間分割信号をアナログ信号に変換して、前記ディスプレイへ供給する
請求項２３に記載のディスプレイ。A selection circuit for sequentially selecting R, G, and B data included in the image data held in the second line latch, and converting the image data into a time-division signal;
Digital-analog converting means for converting a digital signal into an analog signal,
The selection circuit outputs to the digital-analog conversion means a time-divided signal obtained by time-dividing the R, G, and B data included in the image data,
24. The display according to claim 23 , wherein the digital-analog conversion means converts the time division signal into an analog signal and supplies the analog signal to the display. 前記選択回路は、前記表示メモリのクロック信号に非同期して、前記第２のラインラッチに保持された画素データが含んだR、G、Bデータを選択して、時間分割信号に変換する
請求項２４に記載のディスプレイ。The selection circuit selects R, G, and B data included in the pixel data held in the second line latch, and converts the R, G, and B data into a time-division signal, asynchronously with a clock signal of the display memory. 25. The display according to 24 .
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