JP3581733B2

JP3581733B2 - 半導体記憶装置

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Publication number: JP3581733B2
Application number: JP31142694A
Authority: JP
Inventors: 智之石井; 和男矢野; 浩一関
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1994-12-15
Filing date: 1994-12-15
Publication date: 2004-10-27
Anticipated expiration: 2019-10-27
Also published as: JPH08167662A

Description

【０００１】
【産業上の利用分野】
本発明は、半導体記憶装置に関し、詳しくは、複数の微小な半導体粒子にキャリヤを捕獲して、室温においても蓄積キャリア数を精密に制御することができる半導体記憶装置に関する。
【０００２】
【従来の技術】
周知のように、従来、浮遊ゲートと制御ゲートとを有するＭＯＳＦＥＴを用いたフラッシュＥＥＰＲＯＭなどの不揮発性記憶装置が実現されている。この不揮発性記憶装置は、浮遊ゲートにキャリアが蓄積されると、ＭＯＳＦＥＴのしきい電圧が変化することを利用したもので、情報の記憶および読出しに使用されている。浮遊ゲートには通常多結晶シリコン膜が用いられている。このような浮遊ゲートを有するＭＯＳＦＥＴを用いることにより、１トランジスタのみで１ビットの情報を長期間にわたって記憶することができる。
【０００３】
また、従来の不揮発性記憶装置を極度に微細化させるために、例えば、アイ・イー・イー・イー・インターナショナル・エレクトロン・デバイスズ・ミーテイング、５４１−５４４頁、１９９３年（ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＭｅｅｔｉｎｇｐｐ５４１−５４４，１９９３）には、多結晶シリコンを用いた単一電子メモリが提案されている。このメモリにおいては、電流経路であるチャネルと電子を捕獲する記憶領域が、共通の多結晶シリコン薄膜に同時に形成されている。従って、記憶領域に電子が捕獲されると、しきい電圧が変化することを利用して、情報の記憶を行なうという点では、上記ＥＥＰＲＯＭ等の不揮発性メモリと同じであるが、電子１個の蓄積で１ビットの記憶を行なう点に特徴がある。多結晶シリコンの結晶粒を利用することによって実効的に小さい構造が実現され、室温においても動作が可能である。
【０００４】
【発明が解決しようとする課題】
電子１個の有無で情報が記憶される単一電子メモリは、蓄積電子を１個単位で制御することが可能であるという利点を有しているが、上記従来の単一電子メモリは、上記のように、電流経路であるチャネルと、電子を捕獲するトラップが共通の多結晶シリコン薄膜に同時に形成され、かつ、意図して形成されるものではないため、両者の位置関係は明確でない。
【０００５】
しかも、上記従来の単一電子メモリでは、電子１個のみで記憶が行なわれるので、記憶部や読み出し部近傍に、本来の動作には必要のないトラップが一つ生じただけで、情報の正常な読み出しが不可能になってしまう恐れがある。上記従来の単一電子メモリでは、記憶部と読み出し部が明確にされていないため、この問題を解決するのは困難である。さらに、チャネルと記憶部の間の距離が一定にならないため、各素子間における書き込みや保持特性のばらつきが、大きくなる恐れがある。
【０００６】
さらに、電子１個による記憶を行なう場合、統計的ばらつきによって、トンネルや熱的な励起のために、この１個の電子が失われる平均的な時間よりも、かなり短い時間で失われてしまう可能性もある。
【０００７】
本発明の目的は、従来の単一電子メモリの有する上記問題を解決し、本来の動作には必要のないトラップに対して安定に動作することができ、すぐれた記憶保持特性を有し、かつ、蓄積キャリア数を高精度で制御することのできる半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、チャネルとキャリア閉じ込め領域を互いに独立して設け、キャリアを複数個蓄積して記憶を行なうことによって、トラップが形成された場合でも、安定したメモリ動作を可能にするものである。
【０００９】
すなわち、本発明の代表的な実施態様を示した図１から明らかなように、ソース領域１とドレイン領域２の間には、チャネル領域３が形成され、当該チャネル領域３上には、ゲート絶縁膜５を介してゲート電極４が形成され、上記チャネル領域３と上記ゲート電極４の間には、周囲をポテンシャルバリアで囲まれた、キャリアを閉じ込める領域６が複数個形成されている。上記キャリア閉じ込め領域６にキャリアを保持することにより、半導体記憶装置のしきい電圧を変化させて記憶が行なわれる。
【００１０】
各キャリア閉じ込め領域６は複数個の半導体粒子からなり、しかも、各半導体粒子の周囲に対する全容量値Ｃｔｔが下記式
【００１１】
【数１】
ｑ^２／Ｃｔｔ＞ｋＴ ………１
（ここでｋはボルツマン定数、Ｔは動作温度、ｑは電子の電荷量である）で表わされ、各半導体粒子とチャネル領域３の距離はほぼ等しい。
【００１２】
【作用】
本発明においては、チャネル３とキャリア閉じ込め領域６が互いに独立して設けられるので、それらの大きさおよび位置を、互いに独立してそれぞれ正確に設計することが可能になり、さらに、複数個のキャリアを用いて情報記憶が行なわれるため、上記のように、各メモリ間の特性のばらつきが減少し、トラップに対する動作の安定性、記憶保持の安定性および蓄積キャリア数の制御性が、すべて向上する。下記説明では、説明の便宜上、キャリアとして電子を仮定したが、キャリアが正孔でもよいことは、いうまでもない。
【００１３】
さらに、チャネル３とキャリア閉じ込め領域６が互いに独立して設けられているので、ゲート１１とチャネル３間の容量値Ｃｇｃ、ゲート１１とキャリア閉じ込め領域６間の容量Ｃｇｔ、キャリア閉じ込め領域６と周辺部の間の全容量値Ｃｔｔ、チャネル３とキャリア閉じ込め領域６間のポテンシャルバリアの高さおよび長さを、すべて正確に設計および作製することが可能となった。
【００１４】
これらのパラメータによって、しきい値や情報記憶時のしきい値シフト、書き込み、消去特性および記憶保持特性等のメモリの特性が定まるので、これらのパラメータを所定の値に保つことが、各メモリ装置間の特性のばらつき低減に不可欠である。しかし、上記従来技術のように、チャネルとキャリア閉じ込め領域を一括して同時に作製したのでは、上記各パラメータを所定の値にして、特性の変動を抑制するのは極めて困難である。一方、本発明では、上記のように、チャネル３とキャリア閉じ込め領域６が、それぞれ別工程で互いに独立して形成されるので、このような障害が起こる恐れはない。
【００１５】
また、本発明では、キャリア閉じ込め領域６がゲート電極１１とチャネル３の間に設けられているので、ゲート電極１１に加えたバイアスによって、キャリアの蓄積および放出を効率良く行なうことが可能である。
しかも、蓄積キャリアが複数個であるため、トラップによって動作の安定性が損なわれる恐れはない。
例えば４個の電子を蓄積する場合、蓄積電子が３個以上の場合を情報の１に対応させ、蓄積電子が１個以下の場合を情報の０に対応させる。５個以上を蓄積する場合も、この設定が変わるだけで本質的に同じである。蓄積時に４個の電子を蓄積すると、周囲のトラップによって正電荷が生じた場合や、トンネルや熱的な励起によって電子を１個失った場合にも、情報の１は維持されており、電子１個のみを蓄積するものより安定した記憶を行なうことができる。
【００１６】
後記理由から、熱的な励起に対する安定性を確保するためには、キャリア閉じ込め領域６の周囲に対する全容量Ｃｔｔは小さいほうが好ましいが、このような小さい領域に、複数の電子を蓄積させるには、大きな電圧を加える必要があり、好ましくない。大きな電圧の使用を回避するには、半導体粒子６´を複数個用いるのが有効である。情報記憶によるしきい値のシフトを各メモリ装置間で一定にするためには、半導体粒子６´の数を正確に制御する必要があるが、このような制御は、上記従来技術のように、チャネルとキャリア閉じ込め領域を一括して形成したのでは不可能である。
【００１７】
次に記憶保持時間について説明する。上記説明と同様に、簡単のため電子を４個を蓄積する場合と１個蓄積する場合を比較する。１個の蓄積電子が、トンネルや熱励起によってポテンシャルバリアを越え失われる特徴的な時間をｔ_０とすれば、電子１個による記憶の場合０．１ｔ_０において９．５％のセルの情報が失われれる。各電子ごとに独立して事象が起こると近似すれば、同じ時間内に情報が失われる割合は、電子４個を蓄積する場合では４．８％であり、保持特性が改善される。この差は記憶を行なう電子の個数が多くなるほど大きくなる。従って、電子を失う事象の起こる特徴的な時間、つまり蓄積電子を閉じ込めるポテンシャルバリアが同じであっても、情報を保持できる時間は、複数個のキャリアよって記憶を行なった方が長くなる。
【００１８】
複数個のキャリアによって記憶を行なうために、本発明は複数個の半導体粒子を設けたが、この方法は、記憶保持時間を長くするためにも有効である。簡単のため、４個の電子を一つの半導体粒子６´に記憶する場合と、電子をそれぞれ１個蓄積する半導体粒子６´を４個用いる場合を比較する。
図４（Ａ）は、１個の結晶粒子に４個の電子を記憶した場合のエネルギ状態を示し、図４（Ｂ）は複数の結晶粒子に、それぞれ１個の電子を記憶した場合の各結晶粒におけるエネルギ状態を示す。
図４（Ｂ）から明らかなように、それぞれ１個のキャリアを蓄積する半導体粒子を複数個使用する場合は、記憶条件において情報の“１”と“０”がともに安定になり、記憶保持に適している。一方、４個の電子を一つの半導体粒子に記憶する場合は、図４（Ａ）から明らかなように、４個目の電子が抜けやすくなり、記憶保持時間が短くなってしまう。
【００１９】
複数の半導体粒子６´にそれぞれ電子を蓄積する場合、メモリの安定した動作のためには、各半導体粒子６´の書き込み特性および記憶保持特性が、できるだけ互いに等しいことが重要である。従って、各半導体粒子６´の大きさができるだけ互いに等しく、キャリア閉じ込め領域６とチャネル３の間の距離もできるだけ互いに等しいことが重要である。各半導体粒子６´の大きさは、互いに２倍以内であることが好ましく、書き込み特性は、キャリア閉じ込め領域６とチャネル３の間の距離によって指数関数的に変化するので、１．７倍以内であることが望ましい。
【００２０】
次に、蓄積キャリア数の高精度制御について説明する。
まず、一つの半導体粒子６´が電子を捕獲する場合について説明する。半導体粒子６´が小さいため、半導体粒子６´に電子を１個捕獲した場合の静電エネルギー変化ｑ^２／２Ｃｔｔは大きくなる。ここでｑは素電荷、Ｃｔｔはキャリア閉じ込め領域６の外部に対する全容量であって、キャリア閉じ込め領域６が小さいと、この値も小さい値になる。
【００２１】
温度Ｔ（Ｔは絶対温度）の系においては、一般にｋＴ（ｋはボルツマン係数，Ｔは絶対温度）程度のエネルギーゆらぎが存在する。この熱的なゆらぎよりも、電子１個を捕獲することによって生ずる、エネルギー変化ｑ^２／２Ｃｔｔが大きい、すなわち、下記数１が成立する場合は、キャリア閉じ込め領域６内に捕獲された電子数は、熱エネルギーによるゆらぎが抑えられる。すなわち、所定のバイアスの下では、蓄積電子数は１個単位で決まり、バイアスを変えることによって蓄積電子数を高精度に制御することができる。
上記数１によれば、室温動作を行なうためには、Ｃｔｔが３ａＦ以下であることが必要である容量値は、半導体粒子６´が小さい程小さくなる。半導体粒子６´が球形で、その周りをＳｉＯ_２で囲まれている場合、３ａＦ以下という容量値は、半導体粒子６´の直径が１０ｎｍ以下のときに実現される。
【００２２】
また、このような半導体粒子６´を複数個設け、それぞれに電子を蓄積する場合でも、各半導体粒子６´においてはそれぞれ同様であり、各半導体粒子６´内の蓄積電子数が、それぞれ蓄積電子全体の個数のゆらぎが極めて小さいものとなり、装置特性のばらつきは極めて小さくなる。
【００２３】
蓄積電子数が少ない場合、電子蓄積によって生ずるしきい値のシフトを読み出すためには、ゲート電極とチャネル間の容量Ｃｇｃを小さく設定する必要があるが、このためにはチャネル幅を細くすることが有効である。平行平板で近似して容量値を求めると、電子３個の蓄積を、１Ｖのしきい値シフトとして読み出すためには、チャネル幅は２０ｎｍ以下であればよい。
【００２４】
キャリア閉じ込め領域の形成の手段として、島状の結晶を用いる方法も有効である。薄膜を形成する場合、その初期段階においては連続膜とならず、島状の膜が下地の表面上に形成される。従って膜厚を極めて小さく設定し、連続膜になる前で止めて、結晶化すれば、島状の結晶粒子を形成できるから、得られた結晶粒子を、それぞれキャリア閉じ込め領域として用いればよい。
【００２５】
チャネル３とキャリア閉じ込め領域６間に介在する膜５の材料と、ゲート電極４とキャリア閉じ込め領域６間に設けられた膜７、２１では、必要とされる特徴が互いに異なる。すなわち、チャネル３とキャリア閉じ込め領域６間に介在する膜７、２１の材料によって書き込み、消去、記憶保持特性が決まるので、この膜７、２１の材料に要求されるのは、厚さ数ｎｍ以下の薄い一様な膜を形成するのに適した材料である。リーク電流が小さくなければならないことは当然である。ゲート電極４とキャリア閉じ込め領域６の間の膜５には、書き込みのために比較的大きな電圧を加えられるので、高い耐圧性が要求される。
また、チャネル３としては、その上にキャリア閉じ込め領域６を形成するのに適した膜質が要求される。これらのことから、チャネル３とキャリア閉じ込め領域６の間の膜７、２１と、ゲート電極４とキャリア閉じ込め領域６の間の膜５では、互いに異なる材料を用いることが有効である。
【００２６】
【実施例】
〈実施例１〉
図１は、本発明の第１の実施例の要部を示す図であり、図１（ｂ）は平面図、図１（ａ）は、そのａ−ａ´断面図である。
図１（ａ）において、ソース１およびドレイン２は、単結晶シリコン基板１０の表面領域内に形成された、高不純物濃度を有するｎ型の領域である。チャネル３は、上記ソース１とドレイン２の間の上記シリコン基板１０の表面領域内に形成Ｐ型の領域である。当該チャネル３上にはＳｉＯ_２膜７が形成され、その上にはＳｉ_３Ｎ_４膜２１および微小な多結晶シリコン結晶粒からなる複数個のキャリア閉じ込め領域６が形成されている。
【００２７】
従って、本実施例では、チャネル３とキャリア閉じ込め領域６の間の膜７、２１、およびキャリア閉じ込め領域６とゲート電極４の間の膜５は、互いに異なる材料からなっている。しかし、これらの膜７、２１、５は、本実施例とは異なる材料から形成してもよい。
【００２８】
図２（ａ）は、キャリア閉じ込め領域６の近傍を拡大して模式的に示した図であり、窒化シリコン膜２１上に配置された半導体結晶粒６´によってキャリア閉じ込め領域６が形成されている、図２（ｂ）に示した各半導体結晶粒６´の短径１５は、本実施例では５〜６ｎｍとした。このときの半導体粒子６´の周囲に対する全容量Ｃｔｔは２ａＦ以下であって、室温の熱エネルギーを考慮しても、半導体粒子６´内の電子の安定な個数を、１個単位で決めることができた。
【００２９】
キャリア閉じ込め領域６上には、ＳｉＯ_２膜５およびゲート電極４が積層して設けられている。そのため、チャネル３とキャリア閉じ込め領域６の間の距離はＳｉＯ_２膜７とＳｉ_３Ｎ_４膜２１の膜厚の和で決まり、各キャリア閉じ込め領域６における、半導体単結晶粒の短径１５による差はほとんどなく、ほぼ一定であった。
【００３０】
次に本実施例における製造方法を説明する。まず、上記シリコン基板１０の表面を、周知の熱酸化方を用いて酸化してＳｉＯ_２膜７を形成した後、周知のＣＶＤ（化学気相成長）法を用いてＳｉ_３Ｎ_４膜２１を形成し、シリコンの微小な結晶粒を形成した。
【００３１】
ホトレジスト膜をマスクとして、ｎ型不純物のイオン打込みおよび上記結晶粒の不要部分をエッチングして除去し、ソース１、ドレイン２およびキャリア閉じ込め領域６を形成した。さらに、周知のＣＶＤ法を用いてＳｉＯ_２膜５を形成した後、周知の電極形成プロセスによってゲート電極４を形成し、図１に示した構造を有する半導体記憶装置を得た。
【００３２】
なお、上記キャリア閉じ込め領域６を構成する上記結晶粒は、下記方法によって形成した。
すなわち、上記Ｓｉ_３Ｎ_４膜２１の上に、周知のＣＶＤ法を用いて厚さ５ｎｍの薄いａ（アモルファス）−Ｓｉ膜を形成した後、温度７５０度℃の熱処理を行ない、結晶化させて形成した。上記薄いａ−Ｓｉ膜は、Ｓｉ_３Ｎ_４膜２１上に形成されるので、膜厚制御性良く形成できる。上記７５０度℃の熱処理によって、ａ−Ｓｉ膜中ではシリコンの結晶粒が成長するが、結晶粒の大きさが膜厚に達すると、膜に垂直方向にはそれ以上結晶成長が進まない。これと同時に、膜方向における結晶成長の速度も遅くなる。このため、膜方向の結晶粒の大きさは、ほぼ膜厚と等しくなり、微小な結晶粒６´からなるキャリア閉じ込め領域６が実現される。
【００３３】
本実施例において形成された半導体記憶装置の、ゲート電圧に対するドレイン電流の関係を図５に示した。ここでドレイン電圧は一定とした。書き込みおよび消去は、ゲート電極４の電位を変えるこによって行なった。ゲート電圧を印加すると、チャネル３のポテンシャルが下がって、チャネル３に電子が誘起され、点１６の近傍において電流が流れ始める。キャリア閉じ込め領域６の各半導体粒子６´は互いに離れているので、電子が流れ込むことによってポテンシャルが遮蔽されるチャネル３とは異なって、ポテンシャルが大きく変化する。すなわち、半導体粒子６´とチャネル３との間にはポテンシャル差が生じてくる。さらにゲート電圧を高くしてＶｇ１に達すると、上記半導体粒子６´とチャネル３の間のポテンシャル差が大きくなり、図５において点１７および１８に示したように、電子がトンネルまたは熱励起によってポテンシャルバリアを越えて半導体粒子６´に注入される。その結果、しきい値は大きい方にシフトして、点１９から明らかなように、ゲート電圧が同じであっても電流値が異なるようになる。情報の読み出しは、この電流値を基準電流値２０と比較することで行なわれ、消去はゲート電圧を逆方向に順次変えることで行なわれる。
【００３４】
〈実施例２〉
図３は、本発明の第２の実施例を示す図であり、図３（ｂ）は図３（ａ）のａ−ａ´断面図である。
図３において、ソース８およびドレイン９は高不純物濃度を有するｎ型の単結晶シリコン膜からなる低抵抗領域、チャネル１０はｐ型の単結晶シリコン膜からそれぞれなり、単結晶シリコン基板１０１の上に形成された絶縁膜１０２の上に形成されて、ＳＯＩ構造になっている。上記ソース３とドレイン４の間に形成されているチャネル１０の幅は極めて狭く、幅２０ｎｍの細線状になっている。また、チャネル１０の上にはＳｉＯ_２の薄膜１４が形成されており、その上にキャリアを閉じ込め領域１３として、シリコン結晶粒子が４個形成されている。さらにその上には、ゲート絶縁膜１２を介して、ゲート電極１１が設けられて、半導体記憶装置が形成されている。ゲート電極１２とチャネル１０の間の距離は５０ｎｍとした。
【００３５】
本実施例においては、チャネル１０が極めて細い線状であるため、ゲート電極１１とチャネル１０の間の容量値Ｃｇｃが小さくなり、３個のキャリア蓄積を１Ｖ以上のしきい値シフトとして読み出すことがデキた。そのため、キャリア閉じ込め領域１３に閉じ込められたキャリアの個数が少なくテも、しきい値の変化が大きくなり、情報の読み出しが容易であるという特長を有している。また、バルクのシリコンをチャネル１０として用いているので移動度が大きく、大きな電流を流すことができる。
【００３６】
本実施例と同様な構造を、ＳＯＩ基板ではなく、シリコン基板の表面上に形成できることはいうまでもない。この場合、チャネル１０、ソース８およびドレイン９は、シリコン基板上に堆積された多結晶シリコン膜に形成される。この構造では、シリコン基板表面に形成された半導体記憶装置に対し立体的に本メモリセルを形成することが可能であり、所要面積が低減できるという特長がある。
【００３７】
〈実施例３〉
上記実施例では、いずれもゲート電極をチャネルの上方に配置したが、下方に配置してもよい。
図６にその一例を示した。図６（ａ）、（ｂ）から明らかなように、本実施例においては、チャネル１０は、絶縁膜（酸化シリコン膜）１４を介してシリコン結晶粒１２の上方に形成され、一方、ゲート電極１１は、ゲート絶縁膜１２を介して、シリコン結晶粒１３の下方に形成されている。
【００３８】
本実施例のように、ゲート電極１１を、キャリア閉じ込め領域を構成するシリコン結晶粒１３の下方に配置しても、上記実施例１、２と同様に良好な結果を得られることが確認された。
【００３９】
なお、上記実施例では、いずれも、キャリア閉じ込め領域をシリコン粒から形成したが、シリコンのみでなく、例えば、タングステン、モリブデン、チタンなど、各種金属の粒を用いることができ、良好な結果が得られた。
【００４０】
【発明の効果】
上記説明から明らかなように、本発明によれば、トラップが存在しても安定した動作を行なうことができ、記憶保持特性がすぐれているので長時間の記憶が可能であり、かつ、蓄積キャリア数を高精度で制御することができる。
【図面の簡単な説明】
【図１】本発明の実施例１を示す断面図および平面図、
【図２】本発明の実施例１のキャリア閉じ込め領域を拡大して示す図、
【図３】本発明の実施例２を示す断面図、
【図４】半導体粒子に電子を蓄積した場合における安定性を比較したエネルギー図、
【図５】本発明の実施例１におけるゲート電圧とドレイン電流の関係を示した図、
【図６】本発明の他の実施例を示す断面図。
【符号の説明】
１、８…… ソース、２、９……ドレイン、３、１０……チャネル、
４、１１……ゲート電極、５、１２……ゲート絶縁膜、
６……キャリア閉じ込め領域、６´……半導体粒子、
１３……シリコン結晶粒、１０１……シリコン基板、１０２……絶縁膜。

Claims

第１導電型を有し、所定の間隔を介して互いに離間して形成されたソース領域およびドレイン領域と、
上記ソース領域とドレイン領域の間に介在するチャネル領域と、
上記チャネル領域の上部若しくは下部に絶縁膜を介して形成された、ポテンシャルバリアによってそれぞれ包囲された複数の半導体若しくは金属の粒子からなるキャリア閉じ込め領域と、
上記キャリア閉じ込め領域の上部若しくは下部にゲート絶縁膜を介して形成されたゲート電極を具備し、
前記半導体若しくは金属の粒子が有する静電容量値を、球形の半導体粒子が有する静電容量値に換算した場合に、該球形の直径が１０ｎｍを越えない値となる複数の上記半導体若しくは金属の粒子にそれぞれキャリアを保持させることによって情報の記憶を行なうことを特徴とする半導体記憶装置。
上記キャリア閉じ込め領域と上記キャリア閉じ込め領域の周囲との間には、下記式ｑ²／Ｃｔｔ＞ｋＴ（ただし、ｋはボルツマン定数、Ｔは動作温度、ｑは電子の電荷量を、それぞれ表わす）で表わされる全容量Ｃｔｔが形成されていることを特徴とする請求項１に記載の半導体記憶装置。
上記半導体の粒子は、球形に換算して、その直径が１０ｎｍを越えない値であることを特徴とする請求項１に記載の半導体記憶装置。
上記ソース領域と上記ドレイン領域を電子が移動するように繋がれたチャネル領域であって、上記チャネル領域の幅が２０ｎｍを越えないことを特徴とする請求項１から３のいずれか一に記載の半導体記憶装置。
上記チャネル領域と上記キャリア閉じ込め領域の間に介在する上記絶縁膜と上記ゲート絶縁膜は互いに異なる材料からなることを特徴とする請求項１から４のいずれか一に記載の半導体記憶装置。
上記チャネル領域と上記キャリア閉じ込め領域の間に介在する上記絶縁膜は二酸化シリコン膜と窒化シリコン膜からなり、上記ゲート絶縁膜は二酸化シリコン膜からなることを特徴とする請求項５に記載の半導体記憶装置。
上記半導体粒子はシリコンの粒子であることを特徴とする請求項１から６のいずれか一に記載の半導体記憶装置。
上記ソース領域、ドレイン領域およびチャネル領域は、上記第１導電型とは逆の第２導電型を有する単結晶半導体基板の表面領域内に形成されていることを特徴とする請求項１から７のいずれか一に記載の半導体記憶装置。
上記ソース領域、ドレイン領域およびチャネル領域はそれぞれ単結晶半導体からなり、単結晶半導体基板上に形成された第２の絶縁膜上に形成されていることを特徴とする請求項１から７のいずれかに記載の半導体記憶装置。