JP3578325B2

JP3578325B2 - Signal interpolation circuit

Info

Publication number: JP3578325B2
Application number: JP34265699A
Authority: JP
Inventors: 博邦藤山; 志郎道正; 博幸中平
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1999-12-01
Filing date: 1999-12-01
Publication date: 2004-10-20
Anticipated expiration: 2019-12-01
Also published as: JP2001160742A

Description

【０００１】
【発明の属する技術分野】
本発明は、位相の異なる一対の入力信号に対して、各入力信号と同様の位相の一対の出力信号と、各出力信号との中間の位相を有する出力信号とを出力するようになった信号補間回路に関し、特に、記憶装置に対してデータを書き込む際の書き込み補償回路に好適に使用することができる信号補償回路に関する。
【０００２】
【従来の技術】
位相差のある一対の波形信号に基づいて、各波形信号の位相を均等に分割した位相を有する複数の波形信号を生成する信号補間回路が開発されている。このような信号補間回路としては、”ＡＰｏｒｔａｂｌｅＤｉｇｉｔａｌＤＬＬＡｒｃｈｉｔｅｃｔｕｒｅｆｏｒＣＭＯＳＩｎｔｅｒｆａｃｅＣｉｒｃｕｉｔｓ”，ｐｐ２１４−２１５，１９９８ＳｙｍｐｏｓｉｕｍｏｎＶＬＳＩＣｉｒｃｕｉｔｓＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓに記載されており、その一例を、図１に示す。信号補間回路部６２ｅは、例えば、２つの入力端子ｘ１およびｘ２と、９つの出力端子ｙ１〜ｙ９とを有している。信号補間回路部６２ｅでは、図２（ａ）に示すように、各入力端子ｘ１およびｘ２に、相互に位相の異なる信号ＶａおよびＶｂをそれぞれ入力すると、図２（ｂ）に示すように、各出力端子ｙ１〜ｙ９から、各入力信号ＶａのおよびＶｂと同様の位相を有する一対の出力信号Ｖｋ’およびＶｓ’と、両出力信号Ｖｋ’およびＶｓ’間の位相を等しく分割した位相をそれぞれ有する７個の補間信号Ｖｌ’〜Ｖｒ’とを、それぞれ出力するようになっている。
【０００３】
図３は、信号補間回路部６２ｅの具体的構成を示す回路図である。図３に示す信号補間回路部６２ｅは、入力端子ｘ１およびｘ２からそれぞれ入力される信号ＶａおよびＶｂがそれぞれ与えられる一対のインバータ４１および４２と、各インバータ４１および４２から出力される信号Ｖａ’およびＶｂ’をそれぞれ補間処理して、各信号Ｖａ’およびＶｂ’と同様の位相を有する一対の信号ＶｃおよびＶｅと両信号の中間の位相を有する補間信号Ｖｄとを出力する第１補間処理部１０を有している。
【０００４】
第１補間処理部１０から出力される信号Ｖｃ〜Ｖｅは、それぞれ３つのインバータ４３、４４、４５に入力されて、各インバータ４３〜４５の出力Ｖｃ’〜Ｖｅ’がそれぞれ第２補間処理部２０に与えられている。第２補間処理部２０は、各インバータ４３〜４５の出力信号Ｖｃ’〜Ｖｅ’に対して、一対の信号ずつ、第１補間処理部１０と同様の補間処理を実施することにより、５個の信号Ｖｆ、Ｖｇ、Ｖｈ、Ｖｉ、Ｖｊを出力する。
【０００５】
第２補間処理部２０から出力される５個の出力信号Ｖｆ〜Ｖｊは、それぞれ５個のインバータ４６、４７、４８、４９、５０に入力されて、各インバータ４６〜５０の出力信号Ｖｆ’〜Ｖｊ’が第３補間処理部３０にそれぞれ入力されている。第３補間処理部３０は、各インバータ４６〜５０の出力Ｖｆ’〜Ｖｊ’に対して、一対の信号ずつ、第１補間処理部１０と同様の補間処理を実施することにより、９個の補間信号Ｖｋ、Ｖｌ、Ｖｍ、Ｖｎ、Ｖｏ、Ｖｐ、Ｖｑ、Ｖｒ、Ｖｓをそれぞれ出力する。第３補間処理部３０から出力される９個の補間信号Ｖｋ〜Ｖｓは、それぞれ９個のインバータ５１〜５９に入力されており、各インバータ５１〜５９の出力が、各出力端子ｙ１〜ｙ９から、それぞれ出力信号Ｖｋ’〜Ｖｓ’として出力される。
【０００６】
第１補間処理部１０は、各インバータ４１および４２の出力Ｖａ’およびＶｂ’がそれぞれ入力される一対の第１回路ブロック１１と、両インバータ４１および４２の出力Ｖａ’およびＶｂ’がそれぞれ入力される１個の共通第２回路ブロック１２と、各インバータ４１および４２の出力Ｖａ’およびＶｂ’がそれぞれ入力される一対の第２回路ブロック１２とを有している。
【０００７】
各第１回路ブロック１１は、それぞれ同様の構成になっており、図４（ａ）に示すように、１個のインバータ１１ａによって構成されている。また、共通第２回路ブロック１２を含む全ての第２回路ブロック１２は、それぞれ同様の構成になっており、図４（ｂ）に示すように、一対のインバータ１２ａによって構成されている。そして、共通第２回路ブロック１２からは、一対のインバータ１２ａの出力が一括されて出力されるようになっている。
【０００８】
図５に示すように、各インバータ４１および４２の出力Ｖａ’およびＶｂ’は、各第１回路ブロック１１にそれぞれ与えられており、各第１回路ブロック１１によって、それぞれ反転された出力信号ＶｃおよびＶｅとされる。また、各インバータ４１および４２の出力は、共通第２回路ブロック１２の各インバータ１２ａにそれぞれ入力されており、両インバータ１２ａの一括された出力Ｖｄが、共通第２回路ブロック１２の出力になっている。そして、第１回路ブロック１１の出力ＶｃおよびＶｅと、共通第２回路ブロック１２の出力Ｖｄとが、各インバータ４３および４５と、インバータ４４とによって、それぞれ反転された状態で第２補間処理部２０に与えられている。
【０００９】
第２補間処理部２０では、インバータ４３の出力信号Ｖｃ’とインバータ４４の出力Ｖｄ’とが、それぞれ各第１回路ブロック１１に与えられるとともに、１つの共通第２回路ブロック１２に与えられており、各第１ブロック１１から信号ＶｆおよびＶｈがそれぞれ出力されるとともに、共通第２回路ブロック１２から信号Ｖｇが出力される。同様に、インバータ４４の出力Ｖｄ’とインバータ４５の出力Ｖｅ’とが、それぞれ各第１回路ブロック１１に与えられるとともに、１つの共通第２回路ブロック１２に与えられており、各第１ブロック１１から信号ＶｈおよびＶｊがそれぞれ出力されるとともに、共通第２回路ブロック１２から信号Ｖｉが出力される。そして、各出力信号Ｖｆ〜Ｖｊが、各インバータ４６〜５０に与えられて、各インバータ４６〜５０から、信号Ｖｆ’〜Ｖｊ’がそれぞれ出力される。
【００１０】
第３補間処理部３０でも、各インバータ４６〜５０からの出力信号Ｖｆ’〜Ｖｊ’が、各第１回路ブロック１１にそれぞれ与えられるとともに、隣接する一対のインバータ（４６および４７、４７および４８、４８および４９、４９および５０）の出力信号が、１つの共通第２回路ブロック１２にそれぞれ与えられており、５つの第１ブロック１１から信号Ｖｋ、Ｖｍ、Ｖｏ、Ｖｑ、Ｖｓがそれぞれ出力されるとともに、４つの共通第２回路ブロック１２から、信号Ｖｌ、Ｖｎ、Ｖｐ、Ｖｒがそれぞれ出力される。そして、各出力信号Ｖｍ〜Ｖｓが、各インバータ５１〜５９に与えられて、各インバータ５１〜５９から補間信号Ｖｋ’〜Ｖｓ’がそれぞれ出力される。
【００１１】
第１回路ブロック１１を構成するインバータ１１ａの回路のサイズは、共通第２回路ブロック１２を構成する一対のインバータ１２ａの回路のサイズの合計と等しくなるようにそれぞれ設定されている。従って、図５に示すように、各第１回路ブロック１１からのそれぞれの出力ＶｃおよびＶｅと、共通第２回路ブロック１２からの出力Ｖｄとがそれぞれ入力されるインバータ４３および４４と、インバータ４５の負荷がそれぞれ等しくなっており、各インバータ４１および４２から出力された信号Ｖａ’およびＶｂ’が、各インバータ４３〜４５から信号Ｖｃ’〜Ｖｅ’として出力されるまでの伝播時間がそれぞれ等しくなっている。
【００１２】
従って、第１補間処理部１０において、一対の第１回路ブロック１１と１つの第２回路ブロック１２によって１つの信号補間回路が形成されており、各インバータ４１および４２からそれぞれ出力される一対の入力信号Ｖａ’およびＶｂ’が、各インバータ４３〜４５から３つの信号Ｖｃ’〜Ｖｅ’として出力されるまでの伝播時間が、それぞれ等しくなっている。
【００１３】
第２補間処理部２０においても、一対の第１回路ブロック１１と１つの第２回路ブロック１２によって１つの信号補間回路がそれぞれ形成されており、各信号補間回路において、入力された信号が出力されるまでの伝播時間がそれぞれ等しくなるようにそれぞれ設定されて、各インバータ４３〜４５から出力された３つの出力信号Ｖｃ’〜Ｖｅ’が、各インバータ４６〜５０から５つの信号Ｖｆ’〜Ｖｊ’として出力されるまでの伝播時間が、それぞれ等しくなっている。
【００１４】
第３補間処理部３０においても、一対の第１回路ブロック１１と１つの第２回路ブロック１２によって１つの信号補間回路がそれぞれ形成されており、各インバータ４６〜５０からの５つの出力信号Ｖｆ’〜Ｖｊ’が、９つの各インバータ５０〜５９から、それぞれ信号Ｖｋ’〜Ｖｓ’として出力されるまでの伝播時間がそれぞれ等しくなっている。
【００１５】
【発明が解決しようとする課題】
各信号補間回路におけるインバータ１１ａおよび１２ａは、入力信号が、設定された所定の閾値電圧Ｖｔｈよりも高い状態から低い状態になった場合、あるいは反対の状態になった場合に、出力信号のレベルが反転するようになっている。従って、図６（ａ）に示すように、共通第２回路ブロック１２の出力Ｖｄがインバータ４４に入力されると、その入力信号Ｖｄが閾値電圧Ｖｔｈよりも高い状態から低い状態になることによって、その出力信号のレベルが反転し、インバータ４４の出力信号Ｖｄ’は、理想的には、図６（ｂ）に示すように、各インバータ４３および４４から出力される信号Ｖｃ’およびＶｅ’の中間の位相を有する信号とされる。
【００１６】
しかしながら、インバータの閾値電圧Ｖｔｈには、適当な電圧範囲が設定されており、実際には、図６（ｃ）に示すように、共通第２回路ブロック１２の出力Ｖｄには、適当な時間にわたって、電圧が変化しない状態が発生する。このために、インバータ４４から出力される信号Ｖｄ’は、図６（ｄ）に示すように、各インバータ４３および４４から出力される信号Ｖｃ’およびＶｅ’の位相を均等に分割した中間の位相にはならず、従って、位相差のある一対の信号を線形に補間することができないおそれがある。
【００１７】
本発明は、このような問題を解決するものであり、その目的は、位相差を有する一対の信号を、線形に補間する補間信号を高精度に生成することができる信号補間回路を提供することにある。
【００１８】
【課題を解決するための手段】
本発明の信号補間回路は、相互に位相の異なる第１の入力信号及び第２の入力信号が入力されて、前記第１の入力信号および第２の入力信号とそれぞれ同様の位相を有する一対の出力信号と、これら一対の出力信号の位相差を均等に分割して得られる位相を有する出力信号とを出力する信号補間回路であって、前記第１および第２の入力信号がそれぞれ入力されて、該第１および第２の入力信号のそれぞれと同様の位相の第１および第２の出力信号をそれぞれ出力する一対の第１の回路ブロックと、前記第１入力信号と前記第２の入力信号とが入力されて、該第１の入力信号と該第２の入力信号との位相差の中間の位相の第３の出力信号を出力する第２の回路ブロックと、前記第１〜第３の出力信号がそれぞれ入力されて、所定の閾値電圧に基づいて入力される信号をそれぞれ反転して出力する３つのインバータとを有し、前記各第１の回路ブロックと前記第２の回路ブロックに、前記各回路ブロックからの出力信号の波形をそれぞれ１次遅れの形状とする制御手段がそれぞれ設けられていることを特徴とする。
【００２０】
前記第１の回路ブロックおよび前記第２の回路ブロックは、前記各回路ブロック内を伝搬する信号の速度をそれぞれ変更することができる。
【００２１】
前記第１の回路ブロックおよび前記第２の回路ブロックは、前記第１の入力信号と第２の入力信号との位相差に基づいて、前記各回路ブロック内を伝搬する信号の速度がそれぞれ調整される。
【００２２】
前記第１の回路ブロックおよび前記第２の回路ブロックは、前記第１の入力信号と第２の入力信号との位相差の変化に応じて、前記各回路ブロック内の信号の伝播速度がそれぞれ調整される。
【００２３】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について説明する。
【００２４】
本発明の信号補間回路は、図３に示す信号補間回路部６２ｅに設けられた各信号補間回路において、図７（ａ）に示すように、第１回路ブロック１１が、インバータ１１ａと、抵抗１１ｂとの直列回路によって構成されており、また、図７（ｂ）に示すように、第２回路ブロック１２が、一対のインバータ１２ａと、各インバータ１２ａにそれぞれ直列接続された一対の抵抗１２ｂとによって構成されている。そして、各抵抗１２ｂ同士が一括されて、１つの出力端となっている。その他の構成は、図３に示す信号補間回路と同様になっている。
【００２５】
図８は、本発明の信号補間回路における第１補間処理部１０の要部の構成図である。各インバータ４１および４２から出力される相互に異なった位相の出力信号Ｖａ’およびＶｂ’は、各第１回路ブロック１１にそれぞれ与えられており、各第１回路ブロック１１のインバータ１１ａおよび抵抗１１ｂの直列回路によって、それぞれ信号ＶｃおよびＶｅとして出力される。また、各インバータ４１および４２の出力は、共通第２回路ブロック１２の各インバータ１２ａにそれぞれ入力されており、各インバータ１２ａと、各インバータ１２ａにそれぞれ直列接続された各抵抗１２ｂとを通って、一括されて信号Ｖｄとして出力される。そして、第１回路ブロック１１の出力ＶｃおよびＶｅと、共通第２回路ブロック１２の出力Ｖｄとが、各インバータ４３および４５と、インバータ４４とに、それぞれ与えられて、出力信号Ｖｃ’、Ｖｅ’、Ｖｄ’とされる。
【００２６】
この場合、共通第２回路ブロック１２の各抵抗１２ｂの抵抗値を、それぞれ、Ｒ１およびＲ３とし、第１回路ブロック１１の抵抗１１ｂの抵抗値をＲ２とすると、次の（１）式の関係になっている。
【００２７】
Ｒ２＝（Ｒ１＋Ｒ３）／２ …（１）
また、第１回路ブロック１１を構成するインバータ１１ａの回路のサイズは、共通第２回路ブロック１２を構成する一対のインバータ１２ａの回路のサイズの合計と等しくなるようにそれぞれ設定されている。
【００２８】
この場合、各第１回路ブロック１１からのそれぞれの出力ＶｃおよびＶｅと、共通第２回路ブロック１２からの出力Ｖｄとがそれぞれ入力されるインバータ４３および４４と、インバータ４５との負荷がそれぞれ等しく、しかも、第１回路ブロック１１および第２回路ブロック１２にそれぞれ抵抗１１ａおよび１２ａがそれぞれ設けられているために、図９（ａ）に示すように、共通第２回路ブロック１２から出力される信号Ｖｄは、共通第２回路ブロック１２の各抵抗１２ｂおよび各インバータ１２ａの入力負荷容量とにより、波形変形が一次遅れの形となって変化し、図６（ａ）に示す信号Ｖｄに近付けることができる。その結果、図９（ｂ）に示すように、インバータ４４から出力される信号Ｖｄ’は、各インバータ４３および４４から出力される信号Ｖｃ’およびＶｅ’の中間の位相とされ、従って、位相差のある一対の信号ＶａおよびＶｂを、確実に線形に補間することができる。
【００２９】
第１回路ブロック１１および第２回路ブロック１２に使用されるインバータ１１ａおよび１２ａとしては、図１０（ａ）および（ｂ）に示すように、バイアス電圧が印加されるインバータ１１ａ’および１２ａ’をそれぞれ使用するようにしてもよい。
【００３０】
バイアス電圧が印加されるインバータ１１ａ’（または１２ａ’）は、例えば、図１１Ａに示すように、相互に直列接続された一対の第１ＭＯＳＦＥＴ２１および第２ＭＯＳＦＥＴ２２と、インバータ部２５にそれぞれ接続された一対の第３ＭＯＳＦＥＴ２３および第４ＭＯＳＦＥＴ２４とを有しており、インバータ１１ａ’（または１２ａ’）の入力および出力が、それぞれ、インバータ部２５の入力および出力になっている。
【００３１】
第１ＭＯＳＦＥＴ２１のゲートには、バイアス電圧ＶＢが印加されるようになっており、第１ＭＯＳＦＥＴ２１のドレインが第２ＭＯＳＦＥＴ２２のドレインに接続されている。第２ＭＯＳＦＥＴ２２のドレインおよびゲート同士は、相互に接続された状態になっている。そして、第２ＭＯＳＦＥＴ２２のゲートと第３ＭＯＳＦＥＴ２３のゲートとが相互に接続されており、第３ＭＯＳＦＥＴ２３のソースがインバータ２５に接続されている。インバータ２５には、第４ＭＯＳＦＥＴ２４のドレインが接続されており、この第４ＭＯＳＦＥＴ２４のゲートが第１ＭＯＳＦＥＴ２１のゲートと同様に、バイアス電圧ＶＢが印加される。
【００３２】
第１ＭＯＳＦＥＴ２１と第４ＭＯＳＦＥＴ２４の寸法比、および、第２ＭＯＳＦＥＴ２２と第３ＭＯＳＦＥＴ２３寸法比は、それぞれ１：ｎになっており、第１ＭＯＳＦＥＴ２１にバイアス電圧ＶＢを印加することによって、第２ＭＯＳＦＥＴ２２から第１ＭＯＳＦＥＴ２１に電流Ｉが流れると、第３ＭＯＳＦＥＴ２３から第４ＭＯＳＦＥＴ２４には、そのｎ倍の制御電流ｎＩが流れることになる。そして、この電流ｎＩによって、インバータ部２５の動作速度が調整される。
【００３３】
第１ＭＯＳＦＥＴ２１と第４ＭＯＳＦＥＴ２４の寸法比、および、第２ＭＯＳＦＥＴ１２と第３ＭＯＳＦＥＴ２３寸法比のｎの値を変更することによって、バイアス電圧ＶＢの値が同じであっても、第３ＭＯＳＦＥＴ２３および第４ＭＯＳＦＥＴ２４に流れる制御電流ｎＩは、変更される。これにより、インバータ部２５の動作速度が調整される。
【００３４】
また、印加されるバイアス電圧ＶＢを変更することによって、インバータ部２５に流れる制御電流は変更され、バイアス電圧ＶＢが大きくなるとインバータ部２５に流れる制御電流が増加し、バイアス電圧ＶＢが小さくなるとインバータ部２５に流れる制御電流が減少する。
【００３５】
図１１Ｂは、バイアス電圧が印加されるインバータ１１ａ’および１２ａ’の他の例を示している。このインバータ１１ａ’（または１２ａ’）では、バイアス電圧ＶＢが印加される第１ＭＯＳＦＥＴ２１のドレインに第２ＭＯＳＦＥＴ２２のドレインが接続されており、第１ＭＯＳＦＥＴ２１とゲートを共通にした第４ＭＯＳＦＥＴ２４のドレインがインバータ部２５に接続されている。インバータ部２５には、第３ＭＯＳＦＥＴ２３のドレインが接続されており、そして、第３ＭＯＳＦＥＴ２３のゲートと第２ＭＯＳＦＥＴ２２のゲートとが相互に接続されている。第２ＭＯＳＦＥＴ２２のゲートおよびドレインは、相互に接続されている。
【００３６】
このようなインバータ１１ａ’（または１２ａ’）も、第１ＭＯＳＦＥＴ２１と第４ＭＯＳＦＥＴ２４の寸法比、および、第２ＭＯＳＦＥＴ２２と第３ＭＯＳＦＥＴ２３寸法比は、それぞれ１：ｎになっており、第１ＭＯＳＦＥＴ２１にバイアス電圧ＶＢを印加することによって、第２ＭＯＳＦＥＴ２２から第１ＭＯＳＦＥＴ２１に電流Ｉが流れると、第３ＭＯＳＦＥＴ２３から第４ＭＯＳＦＥＴ２４には、そのｎ倍の制御電流ｎＩが流れることになる。そして、この電流ｎＩによって、インバータ部２５の動作速度が調整される。
【００３７】
この場合、印加されるバイアス電圧ＶＢを変更することによって、インバータ部２５に流れる制御電流は変更され、バイアス電圧ＶＢが大きくなるとインバータ部２５に流れる制御電流が減少し、バイアス電圧ＶＢが小さくなるとインバータ部２５に流れる制御電流が増加する。
【００３８】
図１２は、本発明の信号補間回路の他の例を示す構成図である。第１回路ブロック１１および第２回路ブロック１２には、バイアス電圧ＶＢが印加されることによって動作速度が調整される図１１Ａまたは図１１Ｂに示すインバータ１１ａ’および１２ａ’がそれぞれ使用されている。
【００３９】
そして、図１３（ａ）に示すように、各インバータ４１および４２から各第１回路ブロック１１にそれぞれ与えられる位相の異なる信号Ｖａ’およびＶｂ’は、前述したように、各第１回路ブロック１１によって位相を反転された信号ＶｃおよびＶｅがそれぞれ出力され、第２回路ブロック１２からは、信号Ｖｄが出力される。
【００４０】
この場合、図１３（ｃ）に示すように、第１回路ブロック１１および第２回路ブロック１２に入力される信号Ｖａ’およびＶｂ’の位相差が小さい場合には、インバータ１１ａ’および１２ａ’におけるｎの値をそれぞれ大きくすれば、インバータ部２５に対する制御電流が増加し、図１３（ｄ）に示すように、各第１回路ブロック１１からそれぞれ出力される信号Ｖｃ’およびＶｅ’は、図１３（ａ）に示す場合よりも、それぞれ、時間に対する電圧変化（傾き）が大きくなる。しかも、各第１回路ブロック１１および第２回路ブロック１２におけるそれぞれの抵抗１１ｂおよび１２ａの抵抗値は、前記（１）式の関係を保持した状態で、それぞれの抵抗値を小さくされるために、各抵抗値と、各第１回路ブロック１１の出力がそれぞれ与えられる各インバータ４３および４５の入力負荷容量と、第２回路ブロック１２の出力が与えられるインバータ４４の入力負荷容量とのそれぞれの積の値を小さくすることができる。従って、第２回路ブロック１２から出力される信号Ｖｄは、図１３（ａ）に示す場合よりも、時間に対する電圧の変化が大きくなり、図１３（ｄ）に示すように、各インバータ４３、４４、４５からそれぞれ出力される信号Ｖｃ’、Ｖｄ’、Ｖｅ’の位相差が小さくなる。
【００４１】
このように、入力される信号の位相差に対応させて、補間信号を出力することができる。従って、図３に示すように、第１補間処理部１０に入力される各信号の位相差と、第２補間処理部２０に入力される各信号の位相差とは異なり、また、第２補間処理部１０に入力される各信号の位相差と、第３補間処理部３０に入力される各信号の位相差も異なる場合においても、各補間処理部１０〜３０は、それぞれの入力信号の位相差に対応した適切に補間処理することができる。
【００４２】
各第１回路ブロック１１にそれぞれ設けられたインバータ１１ａ、および第２回路ブロック１２にそれぞれ設けられたインバータ１２ａは、それぞれのバイアス電圧を、任意の位相差を有する入力信号に基づいて変更するようにしてもよい。図１４は、この場合に使用される補償回路の一例を示すブロック図である。この補償回路６０は、データ信号７１が入力されるフリップフロップ（以下、ＦＦとする）６１と、クロック信号７２およびセレクト信号７３が入力されるプレシフトクロック生成部６２とを有している。プレシフトクロック６２は、クロック信号７２およびセレクト信号７３に基づいて、書き込みクロック７５を出力し、出力される書き込みクロック７５が、ＦＦ６１に入力されている。、ＦＦ６１は、書き込みクロック信号７５に同期して、データ信号７１に基づく書き込みデータ７４を出力する。
【００４３】
図１５は、プレシフトクロック生成部６２の内部の構成を示すブロック図である。プレシフトクロック生成部６２は、プレシフトクロック決定部６２ａおよび適応電源電圧生成部６２ｂとを有しており、クロック信号７２が、プレシフトクロック決定部６２ａおよび適応電源生成部６２ｂにそれぞれ与えられている。適応電源電圧生成部６２ｂは、入力されるクロック信号７２に基づいて、駆動電圧ＶＤＤをプレシフトクロック決定部６２ａに出力する。プレシフトクロック決定部６２ａは、駆動電圧ＶＤＤによって駆動される。
【００４４】
プレシフトクロック決定部６２ａには、セレクト信号７３が、直接入力されており、駆動電圧ＶＤＤによって駆動されたプレシフトクロック決定部６２ａは、セレクト信号７３およびクロック信号７２に基づいて書き込みクロック７５を出力する。
【００４５】
図１６は、プレシフトクロック決定部６２ａの内部の構成を示すブロック図である。プレシフトクロック決定部６２ａには、クロック信号７２がそれぞれ与えられる遅延回路部６２ｄおよび信号補間部６２ｃが設けられている。遅延回路部６２ｄには、適応電源電圧生成部６２ｂから出力される駆動電圧ＶＤＤが与えられて駆動されるようになっており、また、信号補間部６２ｃも、駆動電圧ＶＤＤによって駆動されるようになっている。遅延回路部６２ｄは、入力されるクロック信号７２の遅延信号を信号補間部６２ｃに出力する。
【００４６】
信号補間部６２ｃは、入力されるクロック信号７２と、遅延回路部６２ｄから出力される遅延クロック信号とに基づいて、セレクタ６２ｆに、補間信号を出力する。セレクタ６２ｆには、セレクト信号７３が入力されており、セレクタ６２ｆは、信号補間部６２ｃから出力される補間信号をセレクト信号７３に基づいて選択して、書き込みクロック７５として出力する。
【００４７】
図１７は、プレシフトクロック決定部６２ａに設けられた遅延回路部６２ｃの内部構成を示す概略回路図である。駆動電圧ＶＤＤによって駆動される遅延回路６２ｃには、同様の回路構成のｎ個のバッファ６３が直列接続されており、クロック信号が直列接続された一方の端部のバッファ６３に入力されている。そして、各バッファ６３の出力が、遅延クロック１、遅延クロック２、遅延クロック（ｎ−１）、遅延クロックｎとして、順次、信号補間部６２ｃに出力される。
【００４８】
遅延回路部６２ｄに与えられる駆動電圧ＶＤＤは、各バッファ６３からそれぞれ出力される遅延クロックの総遅延量を、常にクロック周期と同じに保つ電圧値に設定されている。これにより、各バッファ６３から出力される遅延クロックの遅延量は、それぞれクロック周期の１／ｎとなる。各バッファ６３の駆動電圧ＶＤＤは、適応電源電圧生成部６２ｂによって、その適応電源電圧生成部に入力されるクロック信号７２に基づいて決定される。
【００４９】
なお、図１６では、遅延回路部６２ｄからそれぞれ出力される遅延クロック１〜ｎの信号線を一括して示している。
【００５０】
図１８は、信号補間部６２ｃの内部の構成を示すブロック図である。信号補間部６２ｃには、それぞれが図３に示す信号補間回路部と同様の構成のｎ個の信号補間回路部６２ｅが設けられている。各信号補間回路部６２ｅにおける第１回路ブロック１１および第２回路ブロック１２には、図１１Ａに示すインバータ１１ａ’および１２ａ’が使用されて、それぞれ図１０（ａ）および（ｂ）に示すように、インバータ１１ａ’および１２ａ’に抵抗１１ｂおよび１２ｂがそれぞれ接続されている。
【００５１】
各信号補間回路部６２ｅには、適応電源電圧生成部６２ｂによって生成される駆動電圧ＶＤＤが、第１回路ブロック１１のインバータ１１ａ’および第２回路ブロック１２のインバータ１２ａ’それぞれの制御用のバイアス電圧として与えられている。各信号補間回路部６２ｅは、遅延回路部６２ｄから出力される順次出力される一対の遅延クロックが、それぞれの入力信号とされており、遅延クロック１と遅延クロック２とが１つの信号補間回路部６２ｅに入力され、遅延クロック２および遅延クロック３が、１つの信号補間回路部６２ｅに入力され、以下同様にして、遅延クロック（ｎ−１）および遅延クロックｎが、信号補間回路部６２ｅに入力されている。
【００５２】
従って、各信号補間回路部６２ｅは、前述したように、位相差を有する一対の入力信号を、各入力信号と同様の位相を有する一対の出力信号と、それらの出力信号の位相を補間する７つの出力信号とをそれぞれ出力する。その結果、各信号補間部６２ｃに入力されるクロック信号７２を遅延回路部６２ｄにて遅延クロックとして出力される際に、各遅延クロックを、さらに、遅延分解能を高めた状態で補間した補間信号として各信号補間回路部６２ｅから出力されることになる。
【００５３】
なお、図１６では、信号補間回路部６２ｃからそれぞれ出力される補間信号の信号線を一括して示している。
【００５４】
各信号補間回路部６２ｅでは、駆動電圧ＶＤＤが、それぞれのインバータ１１ａ’および１２ａ’の各バイアス電圧ＶＢとして使用されており、図１５における適応電源電圧生成部６２ｂにおいて、クロック信号７２の周期が早い場合には、駆動電圧ＶＤＤが高く設定され、反対に、クロック信号７２の周期が遅い場合には、駆動電圧ＶＤＤが低く設定することにより、図１６に示す遅延回路部６２ｄにおける総遅延量が、クロック信号７２の周期と同じになるようにされる。
【００５５】
従って、クロック信号７２の周期が早い場合には、図１８に示す信号補間回路部６２ｅに入力される一対の入力信号（遅延クロック）の位相差は小さく、反対にクロック信号７２の周期が遅い場合には、信号補間回路部６２ｅに入力される一対の入力信号（遅延クロック）の位相差が大きくなる。このために、信号補間回路部６２ｅに入力される一対の入力信号の位相差が大きい場合には、駆動電圧ＶＤＤは低くされ、反対に、信号補間回路部６２ｅに入力される一対の入力信号の位相差が小さい場合には、駆動電圧ＶＤＤは高くされる。その結果、信号補間回路部６２ｅに入力される一対の入力信号の位相差が小さい場合には、信号補間回路部６２ｅにおける各インバータ１１ａ’および１２ａ’の制御電流量が、一対の入力信号の位相差が大きな場合に比べて相対的に大きくなり、信号補間回路部６２ｅでは、クロック信号７２の周期に応じた信号補間動作が可能になる。
【００５６】
【発明の効果】
本発明の信号補間回路は、このように、信号の伝播速度を制御する制御手段が設けられているために、この制御手段により、位相差を有する一対の信号を線形に補間する補間信号が高精度に生成される。また、入力信号の位相差に基づいて、信号の伝播速度が制御されるために、入力信号の任意の位相差に対応した制御が可能になり、記憶装置に対するデータを書き込む際の書き込み補償回路に好適に使用することができる
【図面の簡単な説明】
【図１】信号補間回路部の一例を示す概略構成図である。
【図２】（ａ）は、その信号補間回路部の入力信号を示すグラフ、（ｂ）は、その信号補間回路部の出力信号を示すグラフである。
【図３】図１の信号補間回路部の具体的構成を示す回路図である。
【図４】（ａ）は、図３に示す信号補間回路部の第１回路ブロックの具体的構成を示す回路部、（ｂ）は、同じく第２回路ブロックの具体的構成を示す回路図である。
【図５】図３の信号補間回路部における信号補間回路の具体的構成を示す回路図である。
【図６】（ａ）は、図５に示す信号補間回路における第１回路ブロックおよび第２回路ブロックの理想的な出力信号を示すグラフ、（ｂ）は、（ａ）における第１回路ブロックおよび第２回路ブロックをそれぞれ反転して得られる出力信号を示すグラフ、（ｃ）は、図５に示す信号補間回路における第１回路ブロックおよび第２回路ブロックの実際の出力信号を示すグラフ、（ｄ）は、（ｃ）における第１回路ブロックおよび第２回路ブロックをそれぞれ反転して得られる出力信号を示すグラフである。
【図７】（ａ）は、本発明の信号補間回路に使用される第１回路ブロックの具体的構成の一例を示す回路図、（ｂ）は、同じく第２回路ブロックの具体的構成の一例を示す回路図である。
【図８】図７に示す第１回路ブロックおよび第２回路ブロックを使用した場合の信号補間回路の具体的構成を示す回路図である。
【図９】（ａ）は、図８に示す信号補間回路における第１回路ブロックおよび第２回路ブロックの出力信号を示すグラフ、（ｂ）は、（ａ）における第１回路ブロックおよび第２回路ブロックをそれぞれ反転して得られる出力信号を示すグラフである。
【図１０】（ａ）は、本発明の信号補間回路に使用される第１回路ブロックの具体的構成の他の例を示す回路図、（ｂ）は、同じく第２回路ブロックの具体的構成の他の例を示す回路図である。
【図１１Ａ】図１０の第１および第２の各回路ブロックに使用されるインバータの構成の一例を示す回路図である。
【図１１Ｂ】図１０の第１および第２の各回路ブロックに使用されるインバータの構成の他の例を示す回路図である。
【図１２】図１０に示す第１回路ブロックおよび第２回路ブロックを使用した場合の信号補間回路の具体的構成を示す回路図である。
【図１３】（ａ）は、図８に示す信号補間回路における第１回路ブロックおよび第２回路ブロックの出力信号の一例を示すグラフ、（ｂ）は、（ａ）における第１回路ブロックおよび第２回路ブロックをそれぞれ反転して得られる出力信号を示すグラフ、（ｃ）は、図８に示す信号補間回路における第１回路ブロックおよび第２回路ブロックの出力信号の他の例を示すグラフ、（ｄ）は、（ｃ）における第１回路ブロックおよび第２回路ブロックをそれぞれ反転して得られる出力信号を示すグラフである。
【図１４】本発明の信号補間回路が使用される書き込み補償回路部の全体構成を示す概略図である。
【図１５】図１４の書き込み補償回路部に使用されるプレシフトクロック生成部の構成を示す概略図である。
【図１６】図１５のプレシフトクロック生成部に使用されるプレシフトクロック決定部の構成を示す概略図である。
【図１７】図１６のプレシフトクロック決定部に使用される遅延回路部の構成を示す概略図である。
【図１８】図１７のプレシフトクロック決定部に使用される信号補間部の構成を示す概略図である。
【符号の説明】
１０第１補間処理部
１１第１回路ブロック
１１ａ、１１ａ’ インバータ
１１ｂ抵抗
１２第２回路ブロック
１２ａ、１２ａ’ インバータ
１２ｂ抵抗
２０第２補間処理部
２１第１ＭＯＳＦＥＴ
２２第２ＭＯＳＦＥＴ
２３第３ＭＯＳＦＥＴ
２４第４ＭＯＳＦＥＴ
２５インバータ部
３０第３補間処理部
４１〜５９インバータ
６０書き込み補償回路部
６１フリップフロップ
６２プレシフトクロック生成部
６２ａプレシフトクロック決定部
６２ｂ適応電源電圧生成部
６２ｃ信号補間部
６２ｄ遅延回路部
６２ｅ信号補間回路[0001]
TECHNICAL FIELD OF THE INVENTION
According to the present invention, a pair of input signals having different phases are output as a pair of output signals having the same phase as each input signal and an output signal having an intermediate phase between the output signals. The present invention relates to an interpolation circuit, and more particularly to a signal compensation circuit which can be suitably used as a write compensation circuit when writing data to a storage device.
[0002]
[Prior art]
A signal interpolation circuit has been developed that generates a plurality of waveform signals having phases obtained by equally dividing the phase of each waveform signal based on a pair of waveform signals having a phase difference. Such a signal interpolation circuit is described in "A Portable Digital DLL Architecture for CMOS Interface Circuits", pp. 214-215, 1998 Symposium on VLSI Circuits, and is illustrated in FIG. The signal interpolation circuit unit 62e has, for example, two input terminals x1 and x2 and nine output terminals y1 to y9. In the signal interpolation circuit unit 62e, as shown in FIG. 2A, when signals Va and Vb having different phases are input to the input terminals x1 and x2, respectively, as shown in FIG. From the output terminals y1 to y9, a pair of output signals Vk ′ and Vs ′ having the same phase as each of the input signals Va and Vb, and a phase obtained by equally dividing the phase between the two output signals Vk ′ and Vs ′ are respectively provided. The seven interpolation signals Vl 'to Vr' are respectively output.
[0003]
FIG. 3 is a circuit diagram showing a specific configuration of the signal interpolation circuit unit 62e. The signal interpolation circuit unit 62e shown in FIG. 3 includes a pair of inverters 41 and 42 to which signals Va and Vb respectively input from input terminals x1 and x2 are applied, a signal Va ′ output from each inverter 41 and 42, and A first interpolation processing unit 10 that interpolates Vb ′ and outputs a pair of signals Vc and Ve having the same phase as the signals Va ′ and Vb ′ and an interpolation signal Vd having an intermediate phase between the two signals. have.
[0004]
The signals Vc to Ve output from the first interpolation processing unit 10 are input to three inverters 43, 44, and 45, respectively, and the outputs Vc 'to Ve' of the inverters 43 to 45 are respectively output to the second interpolation processing unit 20. Has been given to. The second interpolation processing unit 20 performs the same interpolation processing as that of the first interpolation processing unit 10 on the output signals Vc ′ to Ve ′ of each of the inverters 43 to 45 for a pair of signals, thereby obtaining five signals. The signals Vf, Vg, Vh, Vi, and Vj are output.
[0005]
Five output signals Vf to Vj output from the second interpolation processing unit 20 are input to five inverters 46, 47, 48, 49, and 50, respectively, and output signals Vf ′ to Vf ′ to Vj ′ is input to the third interpolation processing unit 30. The third interpolation processing unit 30 performs the same interpolation processing as that of the first interpolation processing unit 10 on the output Vf ′ to Vj ′ of each of the inverters 46 to 50 for each pair of signals, thereby obtaining nine interpolations. It outputs signals Vk, Vl, Vm, Vn, Vo, Vp, Vq, Vr, and Vs, respectively. The nine interpolation signals Vk to Vs output from the third interpolation processing unit 30 are input to nine inverters 51 to 59, respectively, and the outputs of the inverters 51 to 59 are output from the output terminals y1 to y9. , Are output as output signals Vk ′ to Vs ′, respectively.
[0006]
The first interpolation processing unit 10 receives a pair of first circuit blocks 11 to which the outputs Va ′ and Vb ′ of the inverters 41 and 42 are input, and inputs the outputs Va ′ and Vb ′ of the inverters 41 and 42, respectively. And a pair of second circuit blocks 12 to which the outputs Va ′ and Vb ′ of the inverters 41 and 42 are respectively input.
[0007]
Each of the first circuit blocks 11 has the same configuration, and is configured by one inverter 11a as shown in FIG. In addition, all the second circuit blocks 12 including the common second circuit block 12 have the same configuration, and as shown in FIG. 4B, are configured by a pair of inverters 12a. Then, the outputs of the pair of inverters 12a are collectively output from the common second circuit block 12.
[0008]
As shown in FIG. 5, the outputs Va ′ and Vb ′ of the inverters 41 and 42 are given to the respective first circuit blocks 11, and the output signals Vc and Vc respectively inverted by the respective first circuit blocks 11. Ve. The outputs of the inverters 41 and 42 are input to the respective inverters 12a of the common second circuit block 12, and the combined output Vd of the two inverters 12a becomes the output of the common second circuit block 12. I have. Then, the outputs Vc and Ve of the first circuit block 11 and the output Vd of the common second circuit block 12 are inverted by the inverters 43 and 45 and the inverter 44, respectively, and the second interpolation processing unit 20 Has been given to.
[0009]
In the second interpolation processing unit 20, the output signal Vc 'of the inverter 43 and the output Vd' of the inverter 44 are respectively supplied to each first circuit block 11 and one common second circuit block 12. The signals Vf and Vh are respectively output from the first blocks 11, and the signal Vg is output from the common second circuit block 12. Similarly, the output Vd ′ of the inverter 44 and the output Ve ′ of the inverter 45 are respectively supplied to each first circuit block 11 and one common second circuit block 12. Output signals Vh and Vj, respectively, and a common second circuit block 12 outputs a signal Vi. Then, the output signals Vf to Vj are given to the inverters 46 to 50, and the signals Vf 'to Vj' are output from the inverters 46 to 50, respectively.
[0010]
In the third interpolation processing unit 30, the output signals Vf 'to Vj' from the inverters 46 to 50 are respectively supplied to the first circuit blocks 11, and a pair of adjacent inverters (46 and 47, 47 and 48, 48 and 49, 49 and 50) are provided to one common second circuit block 12, and the five first blocks 11 output signals Vk, Vm, Vo, Vq, and Vs, respectively. At the same time, the signals Vl, Vn, Vp, and Vr are output from the four common second circuit blocks 12, respectively. Then, the output signals Vm to Vs are provided to the inverters 51 to 59, and the interpolation signals Vk 'to Vs' are output from the inverters 51 to 59, respectively.
[0011]
The size of the circuit of the inverter 11a forming the first circuit block 11 is set to be equal to the total size of the circuits of the pair of inverters 12a forming the common second circuit block 12. Therefore, as shown in FIG. 5, the outputs Vc and Ve from each first circuit block 11 and the outputs Vd from the common second circuit block 12 are input to inverters 43 and 44, respectively. The loads are equal to each other, and the propagation times until the signals Va ′ and Vb ′ output from the inverters 41 and 42 are output as the signals Vc ′ to Ve ′ from the inverters 43 to 45 are equal to each other. I have.
[0012]
Therefore, in the first interpolation processing unit 10, one signal interpolation circuit is formed by the pair of first circuit blocks 11 and one second circuit block 12, and a pair of input signals output from the inverters 41 and 42, respectively. Propagation times from when the signals Va ′ and Vb ′ are output from the inverters 43 to 45 as three signals Vc ′ to Ve ′ are equal.
[0013]
Also in the second interpolation processing unit 20, one signal interpolation circuit is formed by each of the pair of first circuit blocks 11 and one second circuit block 12, and each signal interpolation circuit outputs an input signal. The three output signals Vc ′ to Ve ′ output from the inverters 43 to 45 are respectively set to be equal to each other so that the five output signals Vf ′ to Vj ′ are output from the inverters 46 to 50. The propagation times until the output is equal.
[0014]
Also in the third interpolation processing unit 30, one signal interpolation circuit is formed by each of the pair of first circuit blocks 11 and one second circuit block 12, and five output signals Vf ′ from the inverters 46 to 50 are formed. To Vj ′ are output from nine inverters 50 to 59 as signals Vk ′ to Vs ′, respectively.
[0015]
[Problems to be solved by the invention]
The inverters 11a and 12a in each signal interpolation circuit change the level of the output signal when the input signal changes from a state higher than a predetermined threshold voltage Vth set to a state lower than the predetermined threshold voltage Vth, or changes to the opposite state. It is designed to be inverted. Accordingly, as shown in FIG. 6A, when the output Vd of the common second circuit block 12 is input to the inverter 44, the input signal Vd changes from a state higher than the threshold voltage Vth to a state lower than the threshold voltage Vth. The level of the output signal is inverted, and the output signal Vd ′ of the inverter 44 is ideally the middle of the signals Vc ′ and Ve ′ output from the inverters 43 and 44, as shown in FIG. Is a signal having the phase of
[0016]
However, an appropriate voltage range is set for the threshold voltage Vth of the inverter. In practice, as shown in FIG. 6C, the output Vd of the common second circuit block 12 is applied for an appropriate time. , A state where the voltage does not change occurs. For this purpose, the signal Vd ′ output from the inverter 44 is, as shown in FIG. 6D, an intermediate phase obtained by equally dividing the phases of the signals Vc ′ and Ve ′ output from the inverters 43 and 44. Therefore, there is a possibility that a pair of signals having a phase difference cannot be linearly interpolated.
[0017]
An object of the present invention is to solve such a problem, and an object of the present invention is to provide a signal interpolation circuit capable of generating an interpolation signal for linearly interpolating a pair of signals having a phase difference with high accuracy. It is in.
[0018]
[Means for Solving the Problems]
The signal interpolation circuit of the present invention A first input signal and a second input signal having mutually different phases are input, and a pair of output signals having the same phase as the first input signal and the second input signal, respectively, A signal interpolation circuit for outputting an output signal having a phase obtained by equally dividing a phase difference of a signal, wherein the first and second input signals are respectively input to the first and second input signals. A pair of first circuit blocks respectively outputting first and second output signals having the same phase as each of the input signals, and the first input signal and the second input signal being input, and A second circuit block that outputs a third output signal having a phase intermediate between the phase difference between the first input signal and the second input signal, and the first to third output signals, respectively, A signal input based on a predetermined threshold voltage The first circuit block and the second circuit block each have three inverters for inverting and outputting the inverted signals. Control means are provided for each It is characterized by the following.
[0020]
The first circuit block and the second circuit block propagate in each of the circuit blocks Signal speed Each can be changed .
[0021]
The first circuit block and the second circuit block are configured to output the first input signal and the second input signal. Based on the phase difference, Propagating in each circuit block Signal speed Are adjusted respectively .
[0022]
The first circuit block and the second circuit block are configured to output the first input signal and the second input signal. Depending on the change in phase difference, In each of the circuit blocks Signal propagation speed Are adjusted respectively .
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0024]
In the signal interpolation circuit of the present invention, in each signal interpolation circuit provided in the signal interpolation circuit unit 62e shown in FIG. 3, as shown in FIG. 7A, the first circuit block 11 includes an inverter 11a and a resistor 11b. As shown in FIG. 7B, the second circuit block 12 includes a pair of inverters 12a and a pair of resistors 12b connected in series to each of the inverters 12a. It is configured. The resistors 12b are grouped together to form one output terminal. Other configurations are the same as those of the signal interpolation circuit shown in FIG.
[0025]
FIG. 8 is a configuration diagram of a main part of the first interpolation processing unit 10 in the signal interpolation circuit of the present invention. Output signals Va ′ and Vb ′ having mutually different phases output from the inverters 41 and 42 are respectively provided to the first circuit blocks 11, and the output signals Va ′ and Vb ′ of the inverter 11 a and the resistor 11 b of the first circuit block 11 are respectively provided. The signals are output as signals Vc and Ve by the series circuit. The outputs of the inverters 41 and 42 are input to the respective inverters 12a of the common second circuit block 12, and pass through the respective inverters 12a and the respective resistors 12b connected in series to the respective inverters 12a. The signals are collectively output as a signal Vd. Then, the outputs Vc and Ve of the first circuit block 11 and the output Vd of the common second circuit block 12 are given to the inverters 43 and 45 and the inverter 44, respectively, and output signals Vc 'and Ve' , Vd '.
[0026]
In this case, assuming that the resistance values of the resistors 12b of the common second circuit block 12 are R1 and R3, respectively, and the resistance value of the resistor 11b of the first circuit block 11 is R2, the following equation (1) is obtained. Has become.
[0027]
R2 = (R1 + R3) / 2 (1)
The size of the circuit of the inverter 11a forming the first circuit block 11 is set to be equal to the total size of the circuits of the pair of inverters 12a forming the common second circuit block 12.
[0028]
In this case, the loads on the inverters 43 and 44 and the inverter 45 to which the respective outputs Vc and Ve from the first circuit blocks 11 and the output Vd from the common second circuit block 12 are respectively input are equal, Moreover, since the resistors 11a and 12a are provided in the first circuit block 11 and the second circuit block 12, respectively, the signal Vd output from the common second circuit block 12 is provided as shown in FIG. The waveform changes in the form of a first-order lag depending on each resistor 12b of the common second circuit block 12 and the input load capacitance of each inverter 12a, and can approach the signal Vd shown in FIG. . As a result, as shown in FIG. 9B, the signal Vd ′ output from the inverter 44 has an intermediate phase between the signals Vc ′ and Ve ′ output from the inverters 43 and 44. A certain pair of signals Va and Vb can be reliably linearly interpolated.
[0029]
As shown in FIGS. 10A and 10B, inverters 11a 'and 12a' to which a bias voltage is applied are used as inverters 11a and 12a used in first circuit block 11 and second circuit block 12, respectively. You may use it.
[0030]
For example, as shown in FIG. 11A, the inverter 11a ′ (or 12a ′) to which the bias voltage is applied includes a pair of first MOSFET 21 and second MOSFET 22 connected in series to each other and a pair of first MOSFET 21 and second MOSFET 22 connected to the inverter unit 25, respectively. It has a third MOSFET 23 and a fourth MOSFET 24, and the input and output of the inverter 11a '(or 12a') are the input and output of the inverter unit 25, respectively.
[0031]
The bias voltage VB is applied to the gate of the first MOSFET 21, and the drain of the first MOSFET 21 is connected to the drain of the second MOSFET 22. The drain and the gate of the second MOSFET 22 are connected to each other. Further, the gate of the second MOSFET 22 and the gate of the third MOSFET 23 are connected to each other, and the source of the third MOSFET 23 is connected to the inverter 25. The drain of the fourth MOSFET 24 is connected to the inverter 25, and the bias voltage VB is applied to the gate of the fourth MOSFET 24, similarly to the gate of the first MOSFET 21.
[0032]
The dimensional ratio of the first MOSFET 21 to the fourth MOSFET 24 and the dimensional ratio of the second MOSFET 22 to the third MOSFET 23 are 1: n, respectively. When a bias voltage VB is applied to the first MOSFET 21, a current I flows from the second MOSFET 22 to the first MOSFET 21. When the current flows, a control current nI that is n times as large flows from the third MOSFET 23 to the fourth MOSFET 24. The operating speed of the inverter 25 is adjusted by the current nI.
[0033]
By changing the dimensional ratio of the first MOSFET 21 and the fourth MOSFET 24 and the value of n of the dimensional ratio of the second MOSFET 12 and the third MOSFET 23, the control current nI flowing through the third MOSFET 23 and the fourth MOSFET 24 even if the value of the bias voltage VB is the same. Is changed. Thereby, the operation speed of the inverter unit 25 is adjusted.
[0034]
Further, by changing the applied bias voltage VB, the control current flowing through the inverter unit 25 is changed. When the bias voltage VB increases, the control current flowing through the inverter unit 25 increases, and when the bias voltage VB decreases, the inverter current decreases. The control current flowing through 25 decreases.
[0035]
FIG. 11B shows another example of the inverters 11a 'and 12a' to which a bias voltage is applied. In the inverter 11 a ′ (or 12 a ′), the drain of the second MOSFET 22 is connected to the drain of the first MOSFET 21 to which the bias voltage VB is applied, and the drain of the fourth MOSFET 24 having a common gate with the first MOSFET 21 is connected to the inverter 25. It is connected. The drain of the third MOSFET 23 is connected to the inverter unit 25, and the gate of the third MOSFET 23 and the gate of the second MOSFET 22 are connected to each other. The gate and the drain of the second MOSFET 22 are connected to each other.
[0036]
Also in such an inverter 11a '(or 12a'), the dimensional ratio between the first MOSFET 21 and the fourth MOSFET 24 and the dimensional ratio between the second MOSFET 22 and the third MOSFET 23 are 1: n, and the bias voltage VB is applied to the first MOSFET 21. As a result, when the current I flows from the second MOSFET 22 to the first MOSFET 21, a control current nI that is n times larger flows from the third MOSFET 23 to the fourth MOSFET 24. The operating speed of the inverter 25 is adjusted by the current nI.
[0037]
In this case, by changing the applied bias voltage VB, the control current flowing through the inverter unit 25 is changed. When the bias voltage VB increases, the control current flowing through the inverter unit 25 decreases, and when the bias voltage VB decreases, the inverter current decreases. The control current flowing through the unit 25 increases.
[0038]
FIG. 12 is a configuration diagram showing another example of the signal interpolation circuit of the present invention. The first circuit block 11 and the second circuit block 12 use inverters 11a 'and 12a' shown in FIG. 11A or 11B whose operation speed is adjusted by applying a bias voltage VB, respectively.
[0039]
Then, as shown in FIG. 13A, the signals Va ′ and Vb ′ having different phases given from the inverters 41 and 42 to the respective first circuit blocks 11 are, as described above, respectively. The signals Vc and Ve whose phases have been inverted are output, respectively, and the signal Vd is output from the second circuit block 12.
[0040]
In this case, as shown in FIG. 13C, when the phase difference between the signals Va ′ and Vb ′ input to the first circuit block 11 and the second circuit block 12 is small, the inverters 11a ′ and 12a ′ If the value of n is increased, the control current for the inverter unit 25 increases, and as shown in FIG. 13D, the signals Vc ′ and Ve ′ output from each first circuit block 11 are The voltage change (gradient) with respect to time is greater than in the case shown in FIG. Moreover, the resistance values of the resistors 11b and 12a in each of the first circuit block 11 and the second circuit block 12 are reduced while maintaining the relationship of the above equation (1). The product of each resistance value, the input load capacitance of each of the inverters 43 and 45 to which the output of each first circuit block 11 is given, and the input load capacitance of the inverter 44 to which the output of the second circuit block 12 is given, respectively The value can be reduced. Therefore, the signal Vd output from the second circuit block 12 has a larger change in voltage with respect to time than in the case shown in FIG. 13A, and the inverters 43 and 44 as shown in FIG. , 45, the phase difference between the signals Vc ′, Vd ′, and Ve ′ becomes smaller.
[0041]
In this way, an interpolation signal can be output in accordance with the phase difference of the input signal. Therefore, as shown in FIG. 3, the phase difference between the signals input to the first interpolation processing unit 10 and the phase difference between the signals input to the second interpolation processing unit 20 are different. Even when the phase difference between the signals input to the processing unit 10 and the phase difference between the signals input to the third interpolation processing unit 30 are different from each other, the interpolation processing units 10 to 30 can control the position of each input signal. Interpolation processing appropriate for the phase difference can be performed.
[0042]
The inverter 11a provided in each of the first circuit blocks 11 and the inverter 12a provided in each of the second circuit blocks 12 change their bias voltages based on an input signal having an arbitrary phase difference. You may. FIG. 14 is a block diagram showing an example of the compensation circuit used in this case. The compensating circuit 60 includes a flip-flop (hereinafter, referred to as FF) 61 to which a data signal 71 is input, and a pre-shift clock generator 62 to which a clock signal 72 and a select signal 73 are input. The pre-shift clock 62 outputs a write clock 75 based on the clock signal 72 and the select signal 73, and the output write clock 75 is input to the FF 61. , FF61 outputs write data 74 based on the data signal 71 in synchronization with the write clock signal 75.
[0043]
FIG. 15 is a block diagram showing an internal configuration of the pre-shift clock generation unit 62. The pre-shift clock generator 62 has a pre-shift clock determiner 62a and an adaptive power supply voltage generator 62b. The clock signal 72 is supplied to the pre-shift clock determiner 62a and the adaptive power generator 62b, respectively. I have. The adaptive power supply voltage generator 62b outputs the drive voltage VDD to the pre-shift clock determiner 62a based on the input clock signal 72. The pre-shift clock determination unit 62a is driven by the drive voltage VDD.
[0044]
The select signal 73 is directly input to the pre-shift clock determining unit 62a, and the pre-shift clock determining unit 62a driven by the drive voltage VDD outputs the write clock 75 based on the select signal 73 and the clock signal 72. I do.
[0045]
FIG. 16 is a block diagram showing an internal configuration of the pre-shift clock determination unit 62a. The pre-shift clock determination unit 62a includes a delay circuit unit 62d to which the clock signal 72 is supplied and a signal interpolation unit 62c. The delay circuit section 62d is driven by being supplied with the drive voltage VDD output from the adaptive power supply voltage generation section 62b. The signal interpolation section 62c is also driven by the drive voltage VDD. Has become. The delay circuit unit 62d outputs a delay signal of the input clock signal 72 to the signal interpolation unit 62c.
[0046]
The signal interpolation unit 62c outputs an interpolation signal to the selector 62f based on the input clock signal 72 and the delayed clock signal output from the delay circuit unit 62d. The select signal 73 is input to the selector 62f. The selector 62f selects an interpolation signal output from the signal interpolation unit 62c based on the select signal 73, and outputs the selected signal as the write clock 75.
[0047]
FIG. 17 is a schematic circuit diagram showing the internal configuration of the delay circuit section 62c provided in the pre-shift clock determination section 62a. In the delay circuit 62c driven by the drive voltage VDD, n buffers 63 having a similar circuit configuration are connected in series, and a clock signal is input to the buffer 63 at one end connected in series. Then, the output of each buffer 63 is sequentially output to the signal interpolation unit 62c as the delay clock 1, the delay clock 2, the delay clock (n-1), and the delay clock n.
[0048]
The drive voltage VDD applied to the delay circuit unit 62d is set to a voltage value that keeps the total delay amount of the delay clock output from each buffer 63 always the same as the clock cycle. Thus, the delay amount of the delayed clock output from each buffer 63 becomes 1 / n of the clock cycle. The drive voltage VDD of each buffer 63 is determined by the adaptive power supply voltage generator 62b based on the clock signal 72 input to the adaptive power supply voltage generator.
[0049]
In FIG. 16, signal lines of the delayed clocks 1 to n output from the delay circuit unit 62d are collectively shown.
[0050]
FIG. 18 is a block diagram illustrating an internal configuration of the signal interpolation unit 62c. The signal interpolation unit 62c is provided with n signal interpolation circuit units 62e each having the same configuration as the signal interpolation circuit unit shown in FIG. Inverters 11a 'and 12a' shown in FIG. 11A are used for the first circuit block 11 and the second circuit block 12 in each signal interpolation circuit section 62e, as shown in FIGS. 10A and 10B, respectively. , And resistors 11b and 12b are connected to the inverters 11a 'and 12a', respectively.
[0051]
The drive voltage VDD generated by the adaptive power supply voltage generation unit 62b is supplied to each signal interpolation circuit unit 62e by the control bias voltage for controlling the inverter 11a 'of the first circuit block 11 and the inverter 12a' of the second circuit block 12, respectively. Is given as In each signal interpolation circuit unit 62e, a pair of sequentially output delay clocks output from the delay circuit unit 62d is used as each input signal, and the delay clock 1 and the delay clock 2 are one signal interpolation circuit unit. The delay clock 2 and the delay clock 3 are input to one signal interpolation circuit unit 62e, and similarly, the delay clock (n-1) and the delay clock n are input to the signal interpolation circuit unit 62e. Have been.
[0052]
Accordingly, as described above, each signal interpolation circuit unit 62e interpolates a pair of input signals having a phase difference between a pair of output signals having the same phase as each input signal and the phases of those output signals. And two output signals. As a result, when the clock signal 72 input to each signal interpolation unit 62c is output as a delay clock by the delay circuit unit 62d, each delay clock is used as an interpolation signal that is further interpolated with a further increased delay resolution. It is output from each signal interpolation circuit unit 62e.
[0053]
In FIG. 16, signal lines of interpolation signals output from the signal interpolation circuit unit 62c are collectively shown.
[0054]
In each signal interpolation circuit unit 62e, the drive voltage VDD is used as each bias voltage VB of each of the inverters 11a 'and 12a'. In the adaptive power supply voltage generation unit 62b in FIG. In this case, the drive voltage VDD is set high, and conversely, when the cycle of the clock signal 72 is slow, the drive voltage VDD is set low, so that the total delay amount in the delay circuit unit 62d shown in FIG. The period is set to be the same as the period of the clock signal 72.
[0055]
Therefore, when the cycle of the clock signal 72 is short, the phase difference between a pair of input signals (delayed clock) input to the signal interpolation circuit unit 62e shown in FIG. 18 is small, and when the cycle of the clock signal 72 is slow. The phase difference between the pair of input signals (delayed clock) input to the signal interpolation circuit unit 62e increases. For this reason, when the phase difference between the pair of input signals input to the signal interpolation circuit unit 62e is large, the drive voltage VDD is lowered, and conversely, the drive voltage VDD is reduced. When the phase difference is small, the drive voltage VDD is raised. As a result, when the phase difference between the pair of input signals input to the signal interpolation circuit unit 62e is small, the amount of control current of each of the inverters 11a 'and 12a' in the signal interpolation circuit unit 62e is reduced by the order of the pair of input signals. The phase difference is relatively large as compared with the case where the phase difference is large, and the signal interpolation circuit unit 62e can perform a signal interpolation operation according to the cycle of the clock signal 72.
[0056]
【The invention's effect】
Since the signal interpolation circuit of the present invention is thus provided with the control means for controlling the signal propagation speed, the control means can provide a high interpolation signal for linearly interpolating a pair of signals having a phase difference. Generated to precision. In addition, since the propagation speed of the signal is controlled based on the phase difference of the input signal, control corresponding to an arbitrary phase difference of the input signal becomes possible, and a write compensation circuit for writing data to the storage device can be provided. Can be used suitably
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram illustrating an example of a signal interpolation circuit unit.
2A is a graph illustrating an input signal of the signal interpolation circuit unit, and FIG. 2B is a graph illustrating an output signal of the signal interpolation circuit unit.
FIG. 3 is a circuit diagram showing a specific configuration of a signal interpolation circuit unit of FIG. 1;
4A is a circuit diagram illustrating a specific configuration of a first circuit block of the signal interpolation circuit unit illustrated in FIG. 3, and FIG. 4B is a circuit diagram illustrating a specific configuration of a second circuit block. is there.
FIG. 5 is a circuit diagram showing a specific configuration of a signal interpolation circuit in the signal interpolation circuit section of FIG. 3;
6A is a graph showing ideal output signals of a first circuit block and a second circuit block in the signal interpolation circuit shown in FIG. 5, and FIG. 6B is a graph showing the first circuit block and the first circuit block in FIG. FIG. 5C is a graph showing output signals obtained by inverting the second circuit block, and FIG. 5C is a graph showing actual output signals of the first circuit block and the second circuit block in the signal interpolation circuit shown in FIG. 7) is a graph showing output signals obtained by inverting the first circuit block and the second circuit block in (c), respectively.
FIG. 7A is a circuit diagram showing an example of a specific configuration of a first circuit block used in the signal interpolation circuit of the present invention, and FIG. 7B is an example of a specific configuration of the second circuit block. FIG.
8 is a circuit diagram showing a specific configuration of a signal interpolation circuit when the first circuit block and the second circuit block shown in FIG. 7 are used.
9A is a graph showing output signals of a first circuit block and a second circuit block in the signal interpolation circuit shown in FIG. 8, and FIG. 9B is a graph showing the first circuit block and the second circuit in FIG. 5 is a graph showing output signals obtained by inverting respective blocks.
10A is a circuit diagram showing another example of the specific configuration of the first circuit block used in the signal interpolation circuit of the present invention, and FIG. 10B is a specific configuration of the second circuit block. FIG. 9 is a circuit diagram showing another example of the embodiment.
11A is a circuit diagram showing an example of a configuration of an inverter used in each of the first and second circuit blocks of FIG. 10;
11B is a circuit diagram showing another example of the configuration of the inverter used in each of the first and second circuit blocks in FIG. 10;
FIG. 12 is a circuit diagram showing a specific configuration of a signal interpolation circuit when the first circuit block and the second circuit block shown in FIG. 10 are used.
13A is a graph showing an example of output signals of a first circuit block and a second circuit block in the signal interpolation circuit shown in FIG. 8, and FIG. 13B is a graph showing the first circuit block and the second circuit block in FIG. A graph showing output signals obtained by inverting the two circuit blocks, respectively, and (c) is a graph showing another example of output signals of the first circuit block and the second circuit block in the signal interpolation circuit shown in FIG. (d) is a graph showing output signals obtained by inverting the first circuit block and the second circuit block in (c), respectively.
FIG. 14 is a schematic diagram showing an overall configuration of a write compensation circuit unit using the signal interpolation circuit of the present invention.
15 is a schematic diagram illustrating a configuration of a pre-shift clock generation unit used in the write compensation circuit unit of FIG.
FIG. 16 is a schematic diagram showing a configuration of a pre-shift clock determination unit used in the pre-shift clock generation unit of FIG.
FIG. 17 is a schematic diagram showing a configuration of a delay circuit unit used in the pre-shift clock determination unit of FIG.
18 is a schematic diagram illustrating a configuration of a signal interpolation unit used in the pre-shift clock determination unit in FIG.
[Explanation of symbols]
10 First interpolation processing unit
11 1st circuit block
11a, 11a 'inverter
11b resistance
12 Second circuit block
12a, 12a 'inverter
12b resistance
20 Second interpolation processing unit
21 1st MOSFET
22 Second MOSFET
23 3rd MOSFET
24 4th MOSFET
25 Inverter section
30 Third interpolation processing unit
41-59 Inverter
60 Write Compensation Circuit
61 flip-flops
62 Pre-shift clock generator
62a Pre-shift clock determination unit
62b Adaptive power supply voltage generator
62c signal interpolation unit
62d delay circuit section
62e signal interpolation circuit

Claims

A first input signal and a second input signal having mutually different phases are input, and a pair of output signals having the same phase as the first input signal and the second input signal, respectively, A signal interpolation circuit that outputs an output signal having a phase obtained by equally dividing the phase difference of the signal,
A pair of first circuit blocks to which the first and second input signals are respectively input and output first and second output signals having the same phase as the first and second input signals, respectively; When,
A second output signal receiving the first input signal and the second input signal and outputting a third output signal having a phase intermediate between the phase difference between the first input signal and the second input signal; Circuit block and
And three inverters to which the first to third output signals are respectively input, and inverts and outputs the respective input signals based on a predetermined threshold voltage,
A signal interpolator, characterized in that each of the first circuit block and the second circuit block is provided with control means for respectively making a waveform of an output signal from each of the circuit blocks have a first-order lag shape. circuit.

2. The signal interpolation circuit according to claim 1, wherein the first circuit block and the second circuit block can change the speed of a signal propagating in each of the circuit blocks .

In the first circuit block and the second circuit block, a speed of a signal propagating in each circuit block is adjusted based on a phase difference between the first input signal and the second input signal. signal interpolation circuit according to claim 1 that.

The first circuit block and the second circuit block each adjust a propagation speed of a signal in each of the circuit blocks according to a change in a phase difference between the first input signal and the second input signal. The signal interpolation circuit according to claim 1, wherein