JP3575945B2 - Method for manufacturing semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To prevent chip crack in a semiconductor chip by providing a number of voids in a junction material when a semiconductor chip and a chip mounting part are joined by a junction material. SOLUTION: A recessed part of silver plating 3 applied to a chip mounting part 2b is formed to a lattice and a void part formed of a recessed part also thereby forms a lattice shape when a semiconductor chip 1 is mounted on the chip mounting part 2b. Therefore, a projecting part in a circumference of a recessed part in the silver plating 3 is formed of a square at approximately equal pitch lengthwise and breadthwise. It is possible to maintain the semiconductor chip 1 and the chip mounting part 2b divided by a void part of a junction material of both thereof, to relax thermal stress by a void part of a junction material when thermal stress is applied and as a result, to prevent a chip crack in the semiconductor chip 1.

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体製造技術に関し、特に、チップクラックの発生を防ぐ小形かつ面実装形の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
以下に説明する技術は、本発明を研究、完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。
【０００３】
電子、通信機器の小形化や多機能化に伴い、これに搭載される半導体装置についてもその小形化が必要とされる。
【０００４】
ここで、半導体チップを搭載した小形の半導体装置の一例として、チップダイオードと呼ばれるものがあり、このチップダイオードは、フレーム部材のダイパッド部（チップ搭載部）に半導体チップを搭載し、さらに、半導体チップとその周辺部とを樹脂封止する構造を有している。
【０００５】
なお、最も小形のチップダイオードとしては、１．６×０．８ｍｍサイズのものが製品化されている。
【０００６】
また、チップダイオードなどの半導体装置を実装基板に実装する際には、はんだリフローによって半導体装置が高温の状態（例えば、２１０〜２６０℃）になる。
【０００７】
その結果、封止形の半導体装置においては、はんだリフローの際の熱によって温度変動が起こり、これにより、フレーム部材のダイパッド部と半導体チップとの接合部に熱ストレスが掛かり、チップクラックが発生することがある。
【０００８】
また、小形化に伴い半導体装置の外観サイズを小さくすると、さらに、大きなな熱ストレスが半導体チップに掛かることになる。
【０００９】
なお、小形の半導体装置において、フレーム部材のダイパッド部と半導体チップとの密着性を向上させる技術は、例えば、実開平５−１２２５号公報または特開平５−３０８０８３号公報に記載され、さらに、フレーム部材のダイパッド部と樹脂封止部との密着性を向上させる技術は、例えば、実開昭５７−１７５４４８号公報に記載されている。
【００１０】
【発明が解決しようとする課題】
ところが、前記した技術において、実開平５−１２２５号公報に記載された半導体装置では、接合材としてソルダを用い、かつ、応力に対しての緩衝材として銀めっきを用いるとともに、フレーム部材のダイパッド部（アイランド）に孔部が設けられている。
【００１１】
したがって、フレーム部材および半導体装置の製造工程が複雑で、かつ製造コストが高いという問題がある。
【００１２】
また、特開平５−３０８０８３号公報に記載された半導体装置は、半導体チップの裏面に凹凸部を形成するものであり、半導体チップ裏面において、この凹凸部の加工は、非常に困難であることが問題とされる。
【００１３】
さらに、実開昭５７−１７５４４８号公報に記載された半導体装置は、フレーム部材のダイパッド部の裏面に溝を形成するものであり、ダイパッド部と封止樹脂との密着性は向上可能であるが、半導体チップにおいて発生するチップクラックを防止できないことが問題である。
【００１４】
本発明の目的は、半導体チップで発生するチップクラックを防止する半導体装置の製造方法を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１７】
すなわち、本発明の半導体装置の製造方法は、半導体チップを支持するチップ搭載部が設けられたフレーム部材を有するリードフレームを準備する工程と、前記半導体チップと前記チップ搭載部とを接合する接合材である銀めっきを前記リードフレームの少なくとも前記チップ搭載部に塗布する工程と、前記チップ搭載部上の前記銀めっきに多数の凹部を形成する工程と、前記凹部によって前記銀めっきに多数の空隙部を形成して、前記銀めっきによって前記半導体チップと前記チップ搭載部とを接合する工程と、前記半導体チップを前記チップ搭載部に搭載した前記フレーム部材を前記リードフレームから分離させる工程とを有するものである。
【００１８】
その結果、接合材によって半導体チップとチップ搭載部とを接合しつつ、その密着度を低く抑えることができる。
【００１９】
つまり、半導体チップとチップ搭載部とを接合材によって接合するとともに、この接合材が有する空隙部によって両者を分割した状態にすることができる。
【００２０】
これにより、半導体チップとチップ搭載部とに熱応力が掛かった際に、接合材が有する空隙部によってこの熱応力を緩和させることができ、その結果、半導体チップにチップクラックが形成されることを防止できる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２６】
図１は本発明による半導体装置の構造の実施の形態の一例を示す断面図、図２は本発明の半導体装置における半導体チップとチップ搭載部の接合状態の構造の実施の形態の一例を示す拡大部分断面図、図３は本発明の半導体装置に用いられるリードフレームを形成する薄板の構造の実施の形態の一例を示す部分平面図、図４は本発明の半導体装置においてチップ搭載部上の接合材に形成された格子状の凹部の構造の実施の形態の一例を示す図であり、（ａ）は拡大部分平面図、（ｂ）は（ａ）のＡ−Ａ断面を示す拡大断面図、図５は本発明による半導体装置の構造の実施の形態の一例を示す斜視図である。
【００２７】
本実施の形態による半導体装置は、シリコンからなる半導体チップ１を搭載した小形でかつ樹脂封止形のダイオードであり、チップダイオードとも呼ばれる面実装形のものである。
【００２８】
図１および図５に示すチップダイオードの構成は、半導体チップ１を支持するチップ搭載部２ｂを備えたフレーム部材２ａと、半導体チップ１とチップ搭載部２ｂとを接合する接合材である銀めっき３と、半導体チップ１とその周辺部４とを樹脂封止した封止本体部５とからなり、銀めっき３によって半導体チップ１とチップ搭載部２ｂとを接合した際に、銀めっき３に多数の空隙部６が設けられているものである。
【００２９】
なお、前記チップダイオードに用いられるフレーム部材２ａは、図３に示す多連のリードフレーム２が有するものである。
【００３０】
ここで、フレーム部材２ａは、半導体チップ１を支持するチップ搭載部２ｂと、半導体チップ１と電気的に接続されるリード部２ｃとから構成されている。
【００３１】
これにより、リードフレーム２は、前記フレーム部材２ａと、樹脂封止の際の樹脂の流出を阻止するダムバー２ｄと、フレーム部材２ａおよびダムバー２ｄと連結してこのフレーム部材２ａおよびダムバー２ｄを支持する外枠部２ｅとからなり、本実施の形態では、フレーム部材２ａを含むリードフレーム２が銅合金によって形成されている場合を説明する。
【００３２】
ただし、リードフレーム２は、必ずしも銅合金によって形成されていなくてもよく、例えば、鉄とニッケルとの合金などによって形成されていてもよい。
【００３３】
また、銀めっき３は、フレーム部材２ａの少なくともチップ搭載部２ｂに厚さ１０μｍ程度に塗布されたものである。
【００３４】
さらに、本実施の形態のチップダイオードにおいては、銀めっき３によって半導体チップ１とチップ搭載部２ｂとを接合して半導体チップ１をチップ搭載部２ｂに搭載した際に、銀めっき３に多数の空隙部６が規則性を有して形成されるとともに、チップ搭載部２ｂ上において空隙部６が分散して設けられている。
【００３５】
ここで、本実施の形態においては、空隙部６の前記規則性が格子状の場合について説明する。
【００３６】
なお、空隙部６は、フレーム部材２ａの少なくともチップ搭載部２ｂに銀めっき３を塗布した後、この銀めっき３に設けられた凹部３ａから形成されるものである。
【００３７】
すなわち、本実施の形態では、図４（ａ）に示すように、チップ搭載部２ｂに塗布された銀めっき３の凹部３ａが格子状を成すように形成された場合であり、これにより、半導体チップ１がチップ搭載部２ｂに搭載された際に、凹部３ａによって形成される空隙部６も格子状を成す。
【００３８】
ここで、図４（ｂ）に示すように、凹部３ａはその深さが７μｍ、幅５μｍ、底部厚さ３μｍに形成され、さらに、チップ搭載部２ｂにおいて縦横方向に５０μｍ程度の設置ピッチで格子状に形成されている。
【００３９】
したがって、銀めっき３において凹部３ａの周囲の凸部３ｂは、図４（ａ）に示すように、縦横ほぼ等ピッチに四角形で形成されていることになる。
【００４０】
また、図２に示すように、半導体チップ１はシリコンによって形成され、その大きさは、例えば、縦横３５０μｍの四角形であり、さらに、厚さは、１５０〜１８０μｍ程度である。
【００４１】
なお、半導体チップ１の搭載（固定）については、半導体チップ１の裏面１ａに蒸着された金と接合材である銀めっき３とにおける共晶接合法を用いる。
【００４２】
すなわち、半導体チップ１とチップ搭載部２ｂとの接合部７を所定の温度に加熱するとともに、超音波による振動を与える（超音波ボンディング）ことにより、金と銀めっき３とを融合させ、半導体チップ１をチップ搭載部２ｂに加熱圧着するものである。
【００４３】
ここで、フレーム部材２ａに銅合金を用いた場合には、銅との相性などによって接合材として銀めっき３を用いることが好ましいが、フレーム部材２ａに、例えば、鉄とニッケルとの合金を用いた場合には、接合材として金めっきを用いることも可能である。
【００４４】
この場合には、半導体チップ１の裏面１ａに金を蒸着させる必要はなく、半導体チップ１の接合は、半導体チップ１のシリコンと前記金めっきの金との共晶によって行う。
【００４５】
ただし、前記金めっきの場合、コスト的に高くなることが考えられるため、接合材としては銀めっき３を用いることが最も好ましい。
【００４６】
また、超音波ボンディングによって半導体チップ１をペレットボンディングする際には、接合前の銀めっき３に設けられた多数の凹部３ａが、接合後も銀めっき３に格子状の空隙部６として残留するようにペレットボンディングする。
【００４７】
ここで、ペレットボンディングの際のボンディング条件は、銀めっき３に凹部３ａが形成されていない場合のボンディング条件と同様である。
【００４８】
また、チップ搭載部２ｂに搭載された半導体チップ１は、その表面電極が、金などから形成された金属細線８によってフレーム部材２ａのリード部２ｃと電気的に接続されている。
【００４９】
さらに、半導体チップ１とその周辺部４とは、エポキシ系の熱硬化性樹脂などによって樹脂封止され、これにより、封止本体部５が形成されている。
【００５０】
なお、フレーム部材２ａのリード部２ｃのうち、封止本体部５から突出したアウタリード部２ｆは、樹脂封止後、所望の形状に曲げ成形されて形成されたものである。
【００５１】
本実施の形態による半導体装置（チップダイオード）の製造方法について説明する。
【００５２】
まず、銅合金によって形成された細長い薄板９を準備し、これにより、図３に示す形状のリードフレーム２を製造する。
【００５３】
なお、本実施の形態においては、リードフレーム２を製造する前に、半導体チップ１とチップ搭載部２ｂとの接合材である銀めっき３を薄板９に塗布する場合について説明する。
【００５４】
まず、銀めっき３を薄板９の長手方向に沿って、そのほぼ中央付近に細長く帯状に厚さ１０μｍ程度に塗布する。
【００５５】
この際、少なくともリードフレーム２のチップ搭載部２ｂに相当する箇所に銀めっき３を塗布する。
【００５６】
つまり、薄板９からリードフレーム２を製造した際に、少なくともチップ搭載部２ｂに銀めっき３が塗布されているように、薄板９のこれに対応した位置に所定の幅で帯状に銀めっき３を塗布する。
【００５７】
続いて、薄板９の中央付近に塗布された銀めっき３に多数の凹部３ａを形成する。
【００５８】
ここで、本実施の形態においては、図４（ａ）に示すように、凹部３ａを格子状に形成する。なお、成形プレスの打刻によってチップ搭載部２ｂ上に塗布された銀めっき３に凹部３ａを形成する。
【００５９】
その際、図４（ｂ）に示すように、例えば、凹部３ａの深さを７μｍ、幅５μｍ、底部厚さ３μｍに形成し、さらに、縦横方向に５０μｍ程度のピッチで凹部３ａを形成して格子状を形成する。
【００６０】
なお、成形プレスによって銀めっき３に打刻を行った際には、薄板９にも凹みが形成される場合があるが、これは特に問題とされるものではない。
【００６１】
さらに、銀めっき３の凹部３ａにおいて、打刻を行った際に、凹部３ａの底部は形成されていなくてもよい。
【００６２】
すなわち、図４（ｂ）に示す銀めっき３の凹部３ａにおける厚さ３μｍの箇所は、形成されている方が好ましいが、形成されていなくてもよい。
【００６３】
また、成形プレスによる打刻では、打刻用の金型を用いて凹部３ａの形成を行うため、薄板９の銀めっき３を塗布した箇所全域に渡って前記打刻を行う方が容易である。
【００６４】
すなわち、前記打刻によって薄板９の銀めっき３を塗布した箇所全域に渡って凹部３ａを形成することにより、必然的にチップ搭載部２ｂに相当する箇所にも凹部３ａが形成されることになる。
【００６５】
ただし、必ずしも、銀めっき３を塗布した箇所全域に渡って前記打刻を行わなくてもよく、少なくともチップ搭載部２ｂに相当する箇所に塗布された銀めっき３のみに打刻して凹部３ａを形成してもよい。
【００６６】
また、本実施の形態では、成形プレスの金型を用いて凹部３ａを格子状に形成する際に、２回の打刻に分けて行う。
【００６７】
つまり、１回目の打刻で所定の一方向の打刻を行い、その後、金型の角度を薄板９の長手方向に対して９０°変えて２回目の打刻を行うことにより、１つの金型によって９０°交差した格子状の凹部３ａを形成することができる。
【００６８】
ただし、打刻によって格子状の凹部３ａを形成する際には、１つの金型を用いることに限定されるものではなく、例えば、複数の金型によって格子状を形成してもよく、また、１つの金型を用いて１回の打刻によって格子状を形成してもよい。
【００６９】
その後、同じ成形プレスを用いた成形工程において、薄板９を所定の形状に打ち抜くことにより、半導体チップ１を支持するチップ搭載部２ｂが設けられたフレーム部材２ａを有する多連のリードフレーム２を製造できる（準備できる）。
【００７０】
なお、本実施の形態では、この段階で既にリードフレーム２が有するフレーム部材２ａの少なくともチップ搭載部２ｂに銀めっき３が塗布されているとともに、この銀めっき３には格子状の凹部３ａが形成されている。
【００７１】
その後、裏面１ａに金の薄膜が蒸着された半導体チップ１を準備し、この半導体チップ１をリードフレーム２のチップ搭載部２ｂに配置する。
【００７２】
続いて、凹部３ａによって銀めっき３に多数の空隙部６を形成して、銀めっき３によって半導体チップ１とチップ搭載部２ｂとを接合するペレットボンディングを行う。
【００７３】
すなわち、半導体チップ１とチップ搭載部２ｂとの接合部７を加熱するとともに、所定のボンディング条件により超音波ボンディングを行い、半導体チップ１の裏面１ａに蒸着された金の薄膜とチップ搭載部２ｂの銀めっき３とによって共晶接合させる。
【００７４】
これにより、銀めっき３によって半導体チップ１とチップ搭載部２ｂとを接合する。
【００７５】
ここで、ペレットボンディングの際、銀めっき３に形成された格子状の凹部３ａにより、図２に示すように、半導体チップ１の接合後の接合部７の銀めっき３に格子状の空隙部６が残留する（形成される）ようにボンディングを行う。
【００７６】
これにより、銀めっき３に多数の空隙部６を形成して銀めっき３によって半導体チップ１とチップ搭載部２ｂとを接合できる。
【００７７】
その後、図１に示すように、半導体チップ１の表面電極とフレーム部材２ａのリード部２ｃとを金などから形成された金属細線８によって電気的に接続するワイヤボンディングを行う。
【００７８】
続いて、半導体チップ１と金属細線８を含むその周辺部４とをエポキシ系の熱硬化性樹脂などによって樹脂封止し、これにより、封止本体部５を形成する。
【００７９】
なお、半導体チップ１の外周部における銀めっき３の凹部３ａは、半導体チップ１の裏面１ａ内方の凹部３ａと比較した場合、比較的大きく潰れるため、前記外周部においては空隙部６が形成され難く、これにより、樹脂封止の際に、封止樹脂が半導体チップ１の裏面１ａ内方に形成された空隙部６に入り込むことはない。
【００８０】
その後、半導体チップ１が搭載されたフレーム部材２ａをリードフレーム２から分離させる。
【００８１】
つまり、樹脂封止後、各ダムバー２ｄを切断するとともに、リード部２ｃのアウタリード部２ｆと外枠部２ｅとを切断して分離させる。
【００８２】
これにより、フレーム部材２ａをリードフレーム２から分離させることができる。
【００８３】
その後、封止本体部５から突出したアウタリード部２ｆを所望の形状に曲げ成形し、これにより、図５に示す半導体装置、すなわち、小形のチップダイオードを製造できる。
【００８４】
なお、図５に示す小形のチップダイオードは、アウタリード部２ｆを含めたその平面サイズ（上方から眺めた大きさ）が、例えば、２．１×０．８ｍｍ程度のものである。
【００８５】
本実施の形態の半導体装置およびその製造方法によれば、以下のような作用効果が得られる。
【００８６】
すなわち、半導体チップ１とフレーム部材２ａのチップ搭載部２ｂとを接合した際に、両者を接合する銀めっき３に多数の空隙部６が設けられていることにより、半導体チップ１とチップ搭載部２ｂとを接合しつつ、その密着度を低く抑えることができる。
【００８７】
つまり、半導体チップ１とチップ搭載部２ｂとを銀めっき３によって接合するとともに、この銀めっき３が有する空隙部６によって両者を分割した状態にすることができる。
【００８８】
したがって、チップダイオードの実装基板への実装時などにおいてフレーム部材２ａが高温に加熱され、半導体チップ１とチップ搭載部２ｂとに熱応力が掛かった際に、銀めっき３が有する空隙部６によってこの熱応力を緩和させることができる。
【００８９】
その結果、半導体チップ１とフレーム部材２ａのチップ搭載部２ｂとの熱膨張係数の差を吸収することができ、これにより、半導体チップ１にチップクラックが形成されることを防止できる。
【００９０】
なお、半導体チップ１にチップクラックが形成されることを防止できるため、チップダイオードの製造マージンを向上させることができる。特に、本実施の形態で説明したような小形のチップダイオードにおいて有効である。
【００９１】
さらに、半導体チップ１にチップクラックが形成されることを防止できるため、チップダイオードの品質を向上させることが可能になる。前記同様、特に、小形のチップダイオードにおいてその品質を向上させることができる。
【００９２】
また、銀めっき３に多数の空隙部６が規則性を有して形成されているとともに、フレーム部材２ａのチップ搭載部２ｂ上においてこの空隙部６が分散して設けられていることにより、半導体チップ１およびチップ搭載部２ｂに熱応力が掛かった際に、この熱応力を分散させることができる。
【００９３】
なお、銀めっき３の空隙部６が本実施の形態のように格子状に設けられていることにより、半導体チップ１またはチップ搭載部２ｂに掛かる縦横方向の熱応力をほぼ均等に分散させることができる。
【００９４】
これにより、大きな熱応力が掛かった際にもこの熱応力をほぼ均等に分散させることが可能になり、局部的な熱応力の集中を防ぐことができる。
【００９５】
また、銀めっき３が有する空隙部６によってこの熱応力を緩和させることができるため、フレーム部材２ａの材料として、半導体チップ１（シリコン）と比較的熱膨張係数の差が大きな銅合金を用いることができる。
【００９６】
これにより、銅合金によってフレーム部材２ａを形成することが可能になり、フレーム部材２ａのコストを抑えることが可能になる。
【００９７】
その結果、チップダイオードの製造コストも低減させることができる。
【００９８】
また、成形プレスの打刻によってチップ搭載部２ｂ上の銀めっき３に凹部３ａを形成することにより、フレーム部材２ａの切断成形工程内で銀めっき３に凹部３ａを形成することができる。
【００９９】
これにより、チップダイオードの製造工程を新規に増加させることなく、かつ、半導体チップ１の裏面１ａに複雑な加工を行うことなく、銀めっき３に空隙部６を有したチップダイオードを製造することができる。
【０１００】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１０１】
例えば、前記実施の形態においては、半導体装置が小形のチップダイオードの場合について説明したが、前記チップダイオードは、図６に示す他の実施の形態のように、超小形のチップダイオードであってもよい。
【０１０２】
ここで、図６に示す超小形のチップダイオードは、半導体チップ１の搭載形態が前記実施の形態で説明したチップダイオードとは表裏反対になるものであり、そのアウタリード部２ｆを含めた平面サイズ（上方から眺めた大きさ）が、例えば、１．６×０．８ｍｍ程度の超小形のものである。
【０１０３】
なお、図６に示す超小型のチップダイオードは、前記実施の形態のチップダイオードと同様の製造方法によって製造されるものであり、前記超小型のチップダイオードにおいても、半導体チップ１とフレーム部材２ａのチップ搭載部２ｂとを銀めっき３によって接合するとともに、接合後の銀めっき３に空隙部６（図２参照）が形成されている。
【０１０４】
ここで、図６に示す超小型のチップダイオードは、前記実施の形態で説明したチップダイオードよりも小形であるため、前記超小型のチップダイオードによって得られる作用効果をさらに大きくすることができる。
【０１０５】
また、前記実施の形態においては、接合材（銀めっき３）に形成する凹部３ａが格子状の場合であり、凹部３ａの周囲の凸部３ｂの平面形状が四角形の場合について説明したが、前記凸部３ｂの平面形状は、四角形に限らず、図７に示す他の実施の形態の半導体装置のように、円形であってもよく、または、四角形以外の他の多角形であってもよい。
【０１０６】
さらに、図８に示す他の実施の形態のように、凹部３ａによる格子の配列をチップ搭載部２ｂに対してほぼ４５°（４５°以外の傾きでもよい）傾けて配列させてもよい。
【０１０７】
これは、打刻時の薄板９の載置角度を前記実施の形態の場合と比べて４５°変えるだけであり、凹部３ａの形成を比較的容易に行うことができる。
【０１０８】
なお、図７および図８に示す半導体装置においても、前記実施の形態で説明した半導体装置と同様の作用効果が得られる。
【０１０９】
ここで、前記実施の形態では、プレス金型の打刻によって凹部３ａを形成する場合について説明したが、打刻以外のローラなどを用いて凹部３ａを形成してもよい。
【０１１０】
また、前記実施の形態においては、半導体装置がチップダイオードの場合について説明したが、前記半導体装置は、チップダイオードに限定されるものではなく、例えば、３極のトランジスタであってもよく、あるいは、図９に示す他の実施の形態の半導体装置のように、半導体チップ１に半導体集積回路が形成されたＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）などであってもよい。
【０１１１】
すなわち、前記半導体装置は、フレーム部材２ａのチップ搭載部２ｂに半導体チップ１を搭載してなるものであり、かつ、銀めっき３（図２参照）などの接合材によって半導体チップ１とチップ搭載部２ｂとを接合するとともに、半導体チップ１接合後に、前記接合材に多数の空隙部６（図２参照）が形成されているものであればチップダイオード以外のものであってもよい。
【０１１２】
また、前記実施の形態においては、接合材が銀めっき３の場合について説明したが、前記接合材は、例えば、銀ペーストなどであってもよく、あるいは、銀もしくは金などから形成された薄膜シート部材などであってもよい。
【０１１３】
つまり、分散して多数の孔部が設けられた前記薄膜シート部材を接合材として用いるものである。
【０１１４】
この場合、半導体チップ１をフレーム部材２ａのチップ搭載部２ｂに搭載（固定）する際に、前記薄膜シート部材を介して搭載（固定）し、半導体チップ１搭載後に、前記孔部によって形成された多数の空隙部６が半導体チップ１とチップ搭載部２ｂとの接合部７に形成されていればよく、これにより、前記実施の形態の半導体装置（チップダイオード）の場合と同様の作用効果が得られる。
【０１１５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１１６】
（１）．半導体チップとフレーム部材のチップ搭載部とを接合した際に、両者を接合する接合材に多数の空隙部が設けられていることにより、両者を接合材によって接合するとともに、前記空隙部によって両者を分割した状態にすることができる。したがって、半導体チップとチップ搭載部とに熱応力が掛かった際に、前記空隙部によってこの熱応力を緩和させることができ、これにより、半導体チップとチップ搭載部との熱膨張係数の差を吸収することができる。その結果、半導体チップにチップクラックが形成されることを防止できる。
【０１１７】
（２）．半導体チップにチップクラックが形成されることを防止できるため、半導体装置の製造マージンを向上させることができる。特に、小形の半導体装置において有効である。
【０１１８】
（３）．半導体チップにチップクラックが形成されることを防止できるため、半導体装置の品質を向上させることが可能になる。特に、小形の半導体装置においてその品質を向上させることができる。
【０１１９】
（４）．接合材の空隙部が格子状に設けられていることにより、半導体チップまたはチップ搭載部に掛かる縦横方向の熱応力をほぼ均等に分散させることができる。これにより、大きな熱応力が掛かった際にもこの熱応力をほぼ均等に分散させることが可能になり、局部的な熱応力の集中を防ぐことができる。
【０１２０】
（５）．接合材が有する空隙部によって前記熱応力を緩和させることができるため、フレーム部材の材料として、銅合金を用いることができる。これにより、フレーム部材のコストを抑えることが可能になり、その結果、半導体装置の製造コストを低減することができる。
【０１２１】
（６）．接合材として銀めっきを用いる際、成形プレスの打刻によってチップ搭載部上の銀めっきに凹部を形成することにより、フレーム部材の切断成形工程内で銀めっきに凹部を形成することができる。これにより、半導体装置の製造工程を新規に増加させることなく、かつ、半導体チップの裏面に複雑な加工を行わずに半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の構造の実施の形態の一例を示す断面図である。
【図２】本発明の半導体装置における半導体チップとチップ搭載部の接合状態の構造の実施の形態の一例を示す拡大部分断面図である。
【図３】本発明の半導体装置に用いられるリードフレームを形成する薄板の構造の実施の形態の一例を示す部分平面図である。
【図４】（ａ），（ｂ） は本発明の半導体装置においてチップ搭載部上の接合材に形成された格子状の凹部の構造の実施の形態の一例を示す図であり、（ａ）は拡大部分平面図、（ｂ）は（ａ）のＡ−Ａ断面を示す拡大断面図である。
【図５】本発明による半導体装置の構造の実施の形態の一例を示す斜視図である。
【図６】本発明の他の実施の形態である半導体装置の構造を示す断面図である。
【図７】本発明の他の実施の形態である半導体装置においてチップ搭載部上の接合材に形成された格子状の凹部の構造を示す拡大部分平面図である。
【図８】本発明の他の実施の形態である半導体装置においてチップ搭載部上の接合材に形成された格子状の凹部の構造を示す拡大部分平面図である。
【図９】本発明の他の実施の形態である半導体装置の構造を一部断面にして示す斜視図である。
【符号の説明】
１ 半導体チップ
１ａ 裏面
２ リードフレーム
２ａ フレーム部材
２ｂ チップ搭載部
２ｃ リード部
２ｄ ダムバー
２ｅ 外枠部
２ｆ アウタリード部
３ 銀めっき（接合材）
３ａ 凹部
３ｂ 凸部
４ 周辺部
５ 封止本体部
６ 空隙部
７ 接合部
８ 金属細線
９ 薄板[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor manufacturing technique, and particularly to a small and surface-mount type semiconductor device for preventing the occurrence of chip cracks. Place of It relates to a manufacturing method.
[0002]
[Prior art]
The technology described below has been studied by the inventor when researching and completing the present invention, and the outline thereof is as follows.
[0003]
With the miniaturization and multifunctionality of electronic and communication devices, the miniaturization of semiconductor devices mounted thereon is also required.
[0004]
Here, there is a so-called chip diode as an example of a small-sized semiconductor device having a semiconductor chip mounted thereon. The chip diode has a semiconductor chip mounted on a die pad portion (chip mounting portion) of a frame member. And a peripheral portion thereof are sealed with a resin.
[0005]
The smallest chip diode having a size of 1.6 × 0.8 mm is commercially available.
[0006]
When a semiconductor device such as a chip diode is mounted on a mounting board, the semiconductor device is brought into a high temperature state (for example, 210 to 260 ° C.) due to solder reflow.
[0007]
As a result, in the encapsulated semiconductor device, temperature fluctuation occurs due to heat at the time of solder reflow, so that a thermal stress is applied to a joint portion between the die pad portion of the frame member and the semiconductor chip, and a chip crack occurs. Sometimes.
[0008]
In addition, when the external size of the semiconductor device is reduced along with the miniaturization, further large thermal stress is applied to the semiconductor chip.
[0009]
In a small semiconductor device, a technique for improving the adhesion between the die pad portion of the frame member and the semiconductor chip is described in, for example, Japanese Utility Model Laid-Open No. 5-1225 or Japanese Patent Laid-Open No. 5-308083. A technique for improving the adhesion between the die pad portion and the resin sealing portion of the member is described in, for example, Japanese Utility Model Laid-Open No. 57-175448.
[0010]
[Problems to be solved by the invention]
However, in the above-described technology, in the semiconductor device described in Japanese Utility Model Laid-Open No. 5-1225, solder is used as a bonding material, silver plating is used as a buffer against stress, and a die pad portion of a frame member is used. The (island) has a hole.
[0011]
Therefore, there is a problem that the manufacturing process of the frame member and the semiconductor device is complicated and the manufacturing cost is high.
[0012]
Further, the semiconductor device described in Japanese Patent Application Laid-Open No. 5-308083 has an uneven portion formed on the back surface of the semiconductor chip, and it is very difficult to process the uneven portion on the back surface of the semiconductor chip. Is a problem.
[0013]
Further, the semiconductor device described in Japanese Utility Model Laid-Open No. 57-175448 has a groove formed on the back surface of the die pad portion of the frame member, and the adhesion between the die pad portion and the sealing resin can be improved. Another problem is that chip cracks generated in semiconductor chips cannot be prevented.
[0014]
SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device for preventing chip cracks occurring in a semiconductor chip. Place of It is to provide a manufacturing method.
[0015]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0016]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0017]
That is, the semiconductor device of the present invention Manufacturing method Is A step of preparing a lead frame having a frame member provided with a chip mounting portion for supporting a semiconductor chip, and silver plating as a bonding material for bonding the semiconductor chip and the chip mounting portion to at least the chip of the lead frame; Applying to a mounting portion, forming a number of recesses in the silver plating on the chip mounting portion, forming a number of voids in the silver plating by the recesses, and forming the semiconductor chip by the silver plating. Bonding the semiconductor chip to the chip mounting portion, and separating the frame member mounting the semiconductor chip on the chip mounting portion from the lead frame. Things.
[0018]
As a result, the degree of adhesion can be kept low while the semiconductor chip and the chip mounting portion are joined by the joining material.
[0019]
That is, the semiconductor chip and the chip mounting portion can be joined by the joining material, and the two can be divided by the gaps of the joining material.
[0020]
Thereby, when a thermal stress is applied to the semiconductor chip and the chip mounting portion, the thermal stress can be reduced by the void portion of the bonding material, and as a result, a chip crack is formed in the semiconductor chip. Can be prevented.
[0025]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0026]
FIG. 1 is a cross-sectional view showing an example of an embodiment of a structure of a semiconductor device according to the present invention. FIG. 2 is an enlarged view showing an example of an embodiment of a structure of a semiconductor device according to the present invention in a bonded state of a semiconductor chip and a chip mounting portion. FIG. 3 is a partial cross-sectional view, FIG. 3 is a partial plan view showing an example of an embodiment of the structure of a thin plate forming a lead frame used in the semiconductor device of the present invention, and FIG. It is a figure which shows an example of embodiment of the structure of the lattice-shaped recessed part formed in the material, (a) is an expanded partial plan view, (b) is an expanded sectional view which shows the AA cross section of (a), FIG. 5 is a perspective view showing an example of the embodiment of the structure of the semiconductor device according to the present invention.
[0027]
The semiconductor device according to the present embodiment is a small, resin-sealed diode on which a semiconductor chip 1 made of silicon is mounted, and is a surface-mounted diode, also called a chip diode.
[0028]
The configuration of the chip diode shown in FIGS. 1 and 5 includes a frame member 2 a having a chip mounting portion 2 b supporting the semiconductor chip 1 and a silver plating 3 which is a bonding material for bonding the semiconductor chip 1 and the chip mounting portion 2 b. And a sealing body portion 5 in which the semiconductor chip 1 and its peripheral portion 4 are sealed with a resin. When the semiconductor chip 1 and the chip mounting portion 2b are joined by silver plating 3, a large number of silver plating 3 The air gap 6 is provided.
[0029]
The frame member 2a used in the chip diode is included in the multiple lead frame 2 shown in FIG.
[0030]
Here, the frame member 2a includes a chip mounting portion 2b that supports the semiconductor chip 1, and a lead portion 2c that is electrically connected to the semiconductor chip 1.
[0031]
Accordingly, the lead frame 2 supports the frame member 2a, the dam bar 2d for preventing the resin from flowing out during resin sealing, and the frame member 2a and the dam bar 2d to support the frame member 2a and the dam bar 2d. In the present embodiment, a case where the lead frame 2 including the frame member 2a is formed of a copper alloy will be described.
[0032]
However, the lead frame 2 does not necessarily have to be formed of a copper alloy, and may be formed of, for example, an alloy of iron and nickel.
[0033]
The silver plating 3 is applied on at least the chip mounting portion 2b of the frame member 2a to a thickness of about 10 μm.
[0034]
Furthermore, in the chip diode of the present embodiment, when the semiconductor chip 1 and the chip mounting portion 2b are joined by the silver plating 3 and the semiconductor chip 1 is mounted on the chip mounting portion 2b, a large number of voids are formed in the silver plating 3. The portions 6 are formed with regularity, and the voids 6 are provided on the chip mounting portion 2b in a dispersed manner.
[0035]
Here, in the present embodiment, a case where the regularity of the voids 6 is a lattice shape will be described.
[0036]
The void 6 is formed by applying a silver plating 3 to at least the chip mounting portion 2b of the frame member 2a and then forming a recess 3a provided in the silver plating 3.
[0037]
That is, in the present embodiment, as shown in FIG. 4A, the concave portion 3a of the silver plating 3 applied to the chip mounting portion 2b is formed so as to form a lattice shape. When the chip 1 is mounted on the chip mounting portion 2b, the gap 6 formed by the concave portion 3a also forms a lattice.
[0038]
Here, as shown in FIG. 4 (b), the concave portion 3a is formed to have a depth of 7 μm, a width of 5 μm, and a bottom thickness of 3 μm. It is formed in a shape.
[0039]
Therefore, the convex portions 3b around the concave portions 3a in the silver plating 3 are formed in a rectangular shape at substantially equal vertical and horizontal pitches as shown in FIG.
[0040]
As shown in FIG. 2, the semiconductor chip 1 is formed of silicon, and has a size of, for example, a square of 350 μm in length and width, and a thickness of about 150 to 180 μm.
[0041]
For mounting (fixing) the semiconductor chip 1, a eutectic bonding method is used in which gold deposited on the back surface 1a of the semiconductor chip 1 and silver plating 3 as a bonding material.
[0042]
In other words, the bonding portion 7 between the semiconductor chip 1 and the chip mounting portion 2b is heated to a predetermined temperature, and at the same time, by vibrating with ultrasonic waves (ultrasonic bonding), the gold and silver plating 3 are fused, so that the semiconductor chip 1 is heat-pressed to the chip mounting portion 2b.
[0043]
Here, when a copper alloy is used for the frame member 2a, it is preferable to use silver plating 3 as a joining material due to compatibility with copper or the like, but for example, an alloy of iron and nickel is used for the frame member 2a. In such a case, gold plating can be used as a bonding material.
[0044]
In this case, it is not necessary to deposit gold on the back surface 1a of the semiconductor chip 1, and the bonding of the semiconductor chip 1 is performed by eutectic of the silicon of the semiconductor chip 1 and the gold of the gold plating.
[0045]
However, in the case of the gold plating, it is conceivable that the cost is increased. Therefore, it is most preferable to use the silver plating 3 as the bonding material.
[0046]
Also, when the semiconductor chip 1 is pellet-bonded by ultrasonic bonding, a large number of recesses 3a provided in the silver plating 3 before joining remain in the silver plating 3 as lattice-shaped voids 6 even after joining. And pellet bonding.
[0047]
Here, the bonding conditions at the time of pellet bonding are the same as the bonding conditions when the concave portion 3a is not formed in the silver plating 3.
[0048]
The surface electrode of the semiconductor chip 1 mounted on the chip mounting portion 2b is electrically connected to the lead portion 2c of the frame member 2a by a thin metal wire 8 formed of gold or the like.
[0049]
Further, the semiconductor chip 1 and its peripheral portion 4 are resin-sealed with an epoxy-based thermosetting resin or the like, thereby forming a sealing main body 5.
[0050]
The outer lead portion 2f of the lead portion 2c of the frame member 2a, which protrudes from the sealing main body portion 5, is formed by bending into a desired shape after resin sealing.
[0051]
A method for manufacturing the semiconductor device (chip diode) according to the present embodiment will be described.
[0052]
First, an elongated thin plate 9 made of a copper alloy is prepared, and thereby, the lead frame 2 having the shape shown in FIG. 3 is manufactured.
[0053]
In this embodiment, a case will be described in which silver plating 3, which is a bonding material between semiconductor chip 1 and chip mounting portion 2b, is applied to thin plate 9 before manufacturing lead frame 2.
[0054]
First, the silver plating 3 is applied to the thin plate 9 in the form of a strip in the vicinity of the center along the longitudinal direction thereof to have a thickness of about 10 μm.
[0055]
At this time, silver plating 3 is applied to at least a portion corresponding to the chip mounting portion 2b of the lead frame 2.
[0056]
In other words, when the lead frame 2 is manufactured from the thin plate 9, the silver plating 3 is applied in a band shape with a predetermined width at a position corresponding to the silver plating 3 so that at least the chip mounting portion 2 b is coated with the silver plating 3. Apply.
[0057]
Subsequently, a large number of concave portions 3a are formed in the silver plating 3 applied near the center of the thin plate 9.
[0058]
Here, in the present embodiment, as shown in FIG. 4A, the concave portions 3a are formed in a lattice shape. A recess 3a is formed in the silver plating 3 applied on the chip mounting portion 2b by stamping of a molding press.
[0059]
At this time, as shown in FIG. 4 (b), for example, the depth of the concave portion 3a is 7 μm, the width is 5 μm, and the bottom thickness is 3 μm. Form a grid.
[0060]
When the silver plating 3 is embossed by a molding press, a dent may be formed in the thin plate 9 as well, but this is not a particular problem.
[0061]
Furthermore, when embossing is performed on the recess 3a of the silver plating 3, the bottom of the recess 3a may not be formed.
[0062]
In other words, a portion having a thickness of 3 μm in the concave portion 3a of the silver plating 3 shown in FIG. 4B is preferably formed, but need not be formed.
[0063]
Further, in the stamping by the forming press, since the concave portion 3a is formed using the stamping die, it is easier to perform the stamping over the entire area of the thin plate 9 where the silver plating 3 is applied. .
[0064]
That is, by forming the concave portion 3a over the entire area of the thin plate 9 where the silver plating 3 is applied by the embossing, the concave portion 3a is necessarily formed at a position corresponding to the chip mounting portion 2b. .
[0065]
However, it is not always necessary to perform the embossing over the entire area where the silver plating 3 is applied, and at least the silver plating 3 applied to the area corresponding to the chip mounting portion 2b is embossed to form the recess 3a. It may be formed.
[0066]
Further, in the present embodiment, when the concave portions 3a are formed in a lattice shape by using a mold of a molding press, the concave portions 3a are formed by two times of embossing.
[0067]
That is, the first stamping is performed in one predetermined direction, and then the second stamping is performed by changing the angle of the mold by 90 ° with respect to the longitudinal direction of the thin plate 9 to perform one stamping. The lattice-shaped concave portions 3a crossed by 90 ° can be formed by the mold.
[0068]
However, when forming the lattice-shaped recess 3a by embossing, it is not limited to using one mold, and for example, the lattice may be formed by a plurality of molds, The lattice shape may be formed by one stamping using one mold.
[0069]
Thereafter, in a molding step using the same molding press, the thin plate 9 is punched into a predetermined shape to produce a multiple lead frame 2 having a frame member 2a provided with a chip mounting portion 2b for supporting the semiconductor chip 1. I can (prepare).
[0070]
In this embodiment, at this stage, at least the chip mounting portion 2b of the frame member 2a of the lead frame 2 is already coated with silver plating 3, and the silver plating 3 is formed with a lattice-shaped recess 3a. Have been.
[0071]
Thereafter, a semiconductor chip 1 having a thin gold film deposited on the back surface 1a is prepared, and the semiconductor chip 1 is arranged on the chip mounting portion 2b of the lead frame 2.
[0072]
Subsequently, a number of voids 6 are formed in the silver plating 3 by the concave portions 3a, and pellet bonding for joining the semiconductor chip 1 and the chip mounting portion 2b by the silver plating 3 is performed.
[0073]
That is, while the bonding portion 7 between the semiconductor chip 1 and the chip mounting portion 2b is heated, ultrasonic bonding is performed under predetermined bonding conditions, and the gold thin film deposited on the back surface 1a of the semiconductor chip 1 and the chip mounting portion 2b are heated. Eutectic bonding is performed with silver plating 3.
[0074]
Thus, the semiconductor chip 1 and the chip mounting portion 2b are joined by the silver plating 3.
[0075]
Here, at the time of the pellet bonding, the lattice-shaped concave portions 3a formed in the silver plating 3 cause the lattice-shaped void portions 6 to be formed in the silver plating 3 of the joining portion 7 after the joining of the semiconductor chip 1, as shown in FIG. Bonding is performed so as to remain (formed).
[0076]
Thereby, a large number of voids 6 are formed in the silver plating 3, and the semiconductor chip 1 and the chip mounting portion 2 b can be joined by the silver plating 3.
[0077]
Thereafter, as shown in FIG. 1, wire bonding is performed to electrically connect the surface electrodes of the semiconductor chip 1 and the lead portions 2c of the frame member 2a with thin metal wires 8 formed of gold or the like.
[0078]
Subsequently, the semiconductor chip 1 and the peripheral portion 4 including the thin metal wires 8 are resin-sealed with an epoxy-based thermosetting resin or the like, thereby forming a sealing body 5.
[0079]
In addition, the concave portion 3a of the silver plating 3 on the outer peripheral portion of the semiconductor chip 1 is relatively largely crushed when compared with the concave portion 3a on the inner surface of the back surface 1a of the semiconductor chip 1, so that a void portion 6 is formed in the outer peripheral portion. This makes it difficult for the sealing resin to enter the gap 6 formed inside the back surface 1a of the semiconductor chip 1 during resin sealing.
[0080]
After that, the frame member 2 a on which the semiconductor chip 1 is mounted is separated from the lead frame 2.
[0081]
That is, after resin sealing, each dam bar 2d is cut and the outer lead portion 2f of the lead portion 2c and the outer frame portion 2e are cut and separated.
[0082]
Thereby, the frame member 2 a can be separated from the lead frame 2.
[0083]
Thereafter, the outer lead portion 2f protruding from the sealing body 5 is bent and formed into a desired shape, whereby the semiconductor device shown in FIG. 5, that is, a small chip diode can be manufactured.
[0084]
The small chip diode shown in FIG. 5 has a plane size (a size as viewed from above) including the outer lead portion 2f, for example, about 2.1 × 0.8 mm.
[0085]
According to the semiconductor device of the present embodiment and the method of manufacturing the same, the following operational effects can be obtained.
[0086]
That is, when the semiconductor chip 1 and the chip mounting portion 2b of the frame member 2a are joined, the silver plating 3 joining the two has a large number of voids 6, so that the semiconductor chip 1 and the chip mounting portion 2b are provided. And the degree of adhesion can be kept low.
[0087]
In other words, the semiconductor chip 1 and the chip mounting portion 2b can be joined by the silver plating 3, and the two can be divided by the gap 6 of the silver plating 3.
[0088]
Therefore, when the frame member 2a is heated to a high temperature, for example, when the chip diode is mounted on the mounting substrate, and thermal stress is applied to the semiconductor chip 1 and the chip mounting portion 2b, the gap portion 6 of the silver plating 3 causes this. Thermal stress can be reduced.
[0089]
As a result, it is possible to absorb a difference in thermal expansion coefficient between the semiconductor chip 1 and the chip mounting portion 2b of the frame member 2a, thereby preventing a chip crack from being formed in the semiconductor chip 1.
[0090]
Since a chip crack can be prevented from being formed in the semiconductor chip 1, a manufacturing margin of the chip diode can be improved. In particular, it is effective in a small chip diode as described in the present embodiment.
[0091]
Furthermore, since the formation of chip cracks in the semiconductor chip 1 can be prevented, the quality of chip diodes can be improved. As described above, the quality can be improved particularly in a small chip diode.
[0092]
In addition, a large number of voids 6 are formed in the silver plating 3 with regularity, and the voids 6 are dispersed and provided on the chip mounting portion 2b of the frame member 2a. When thermal stress is applied to the chip 1 and the chip mounting portion 2b, the thermal stress can be dispersed.
[0093]
Note that, since the voids 6 of the silver plating 3 are provided in a lattice shape as in the present embodiment, the thermal stress in the vertical and horizontal directions applied to the semiconductor chip 1 or the chip mounting portion 2b can be substantially uniformly dispersed. it can.
[0094]
Thereby, even when a large thermal stress is applied, the thermal stress can be dispersed almost uniformly, and local concentration of the thermal stress can be prevented.
[0095]
In addition, since the thermal stress can be reduced by the voids 6 of the silver plating 3, a copper alloy having a relatively large difference in thermal expansion coefficient from the semiconductor chip 1 (silicon) is used as the material of the frame member 2a. Can be.
[0096]
This makes it possible to form the frame member 2a from a copper alloy, and to reduce the cost of the frame member 2a.
[0097]
As a result, the manufacturing cost of the chip diode can be reduced.
[0098]
In addition, by forming the concave portion 3a in the silver plating 3 on the chip mounting portion 2b by stamping with a forming press, the concave portion 3a can be formed in the silver plating 3 in the cutting and forming step of the frame member 2a.
[0099]
Accordingly, it is possible to manufacture a chip diode having the voids 6 in the silver plating 3 without newly increasing the manufacturing process of the chip diode and without performing complicated processing on the back surface 1a of the semiconductor chip 1. it can.
[0100]
As described above, the invention made by the inventor has been specifically described based on the embodiment of the invention. However, the invention is not limited to the embodiment of the invention, and various modifications may be made without departing from the gist of the invention. It goes without saying that it is possible.
[0101]
For example, in the above-described embodiment, the case where the semiconductor device is a small chip diode has been described. However, the chip diode may be a very small chip diode as in the other embodiments shown in FIG. Good.
[0102]
Here, in the ultra-small chip diode shown in FIG. 6, the mounting form of the semiconductor chip 1 is opposite to the chip diode described in the above embodiment, and the plane size including the outer lead portion 2f ( (A size viewed from above) is, for example, a very small one of about 1.6 × 0.8 mm.
[0103]
The micro chip diode shown in FIG. 6 is manufactured by the same manufacturing method as that of the chip diode of the above-described embodiment, and the semiconductor chip 1 and the frame member 2a are also manufactured in the micro chip diode. The chip mounting portion 2b is joined by silver plating 3, and a void 6 (see FIG. 2) is formed in the silver plating 3 after joining.
[0104]
Here, since the ultra-small chip diode shown in FIG. 6 is smaller than the chip diode described in the above embodiment, the operation and effect obtained by the ultra-small chip diode can be further enhanced.
[0105]
Further, in the above-described embodiment, the case where the concave portions 3a formed in the bonding material (silver plating 3) are lattice-like and the planar shape of the convex portions 3b around the concave portions 3a is a quadrangle has been described. The planar shape of the convex portion 3b is not limited to a quadrangle, and may be a circular shape as in the semiconductor device of another embodiment shown in FIG. 7, or may be another polygon other than a quadrangle. .
[0106]
Further, as in the other embodiment shown in FIG. 8, the arrangement of the lattices by the concave portions 3a may be arranged at an angle of approximately 45 ° (may be other than 45 °) with respect to the chip mounting portion 2b.
[0107]
This only requires changing the mounting angle of the thin plate 9 at the time of embossing by 45 ° as compared with the case of the above-described embodiment, and the formation of the concave portion 3a can be performed relatively easily.
[0108]
The same effects as those of the semiconductor device described in the above embodiment can be obtained also in the semiconductor device shown in FIGS.
[0109]
Here, in the above-described embodiment, the case where the concave portion 3a is formed by stamping with a press die has been described. However, the concave portion 3a may be formed using a roller other than stamping.
[0110]
Further, in the above embodiment, the case where the semiconductor device is a chip diode has been described. However, the semiconductor device is not limited to a chip diode, and may be, for example, a three-pole transistor, or Like a semiconductor device according to another embodiment shown in FIG. 9, a QFP (Quad Flat Package) in which a semiconductor integrated circuit is formed on a semiconductor chip 1 may be used.
[0111]
That is, in the semiconductor device, the semiconductor chip 1 is mounted on the chip mounting portion 2b of the frame member 2a, and the semiconductor chip 1 and the chip mounting portion are bonded by a bonding material such as silver plating 3 (see FIG. 2). 2b, and other than the chip diode, as long as a large number of voids 6 (see FIG. 2) are formed in the bonding material after the semiconductor chip 1 is bonded.
[0112]
Further, in the above-described embodiment, the case where the bonding material is silver plating 3 has been described. However, the bonding material may be, for example, a silver paste or the like, or a thin film sheet formed of silver or gold. It may be a member or the like.
[0113]
That is, the thin film sheet member provided with a large number of holes in a dispersed manner is used as a bonding material.
[0114]
In this case, when mounting (fixing) the semiconductor chip 1 on the chip mounting portion 2b of the frame member 2a, the semiconductor chip 1 is mounted (fixed) via the thin film sheet member, and is formed by the hole after the semiconductor chip 1 is mounted. A large number of voids 6 need only be formed at the junction 7 between the semiconductor chip 1 and the chip mounting portion 2b, whereby the same operational effects as those of the semiconductor device (chip diode) of the above-described embodiment can be obtained. Can be
[0115]
【The invention's effect】
The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
[0116]
(1). When the semiconductor chip and the chip mounting portion of the frame member are joined, a large number of gaps are provided in the joining material for joining the two, so that both are joined by the joining material, and both are joined by the gap. It can be divided. Therefore, when thermal stress is applied to the semiconductor chip and the chip mounting portion, the thermal stress can be reduced by the gap, thereby absorbing the difference in the coefficient of thermal expansion between the semiconductor chip and the chip mounting portion. can do. As a result, it is possible to prevent chip cracks from being formed in the semiconductor chip.
[0117]
(2). Since chip cracks can be prevented from being formed in the semiconductor chip, the manufacturing margin of the semiconductor device can be improved. In particular, it is effective in a small semiconductor device.
[0118]
(3). Since the formation of chip cracks in the semiconductor chip can be prevented, the quality of the semiconductor device can be improved. In particular, the quality of a small semiconductor device can be improved.
[0119]
(4). Since the voids of the bonding material are provided in a lattice shape, the thermal stress in the vertical and horizontal directions applied to the semiconductor chip or the chip mounting portion can be substantially uniformly dispersed. Thereby, even when a large thermal stress is applied, the thermal stress can be dispersed almost uniformly, and local concentration of the thermal stress can be prevented.
[0120]
(5). Since the thermal stress can be reduced by the voids of the bonding material, a copper alloy can be used as the material of the frame member. As a result, the cost of the frame member can be reduced, and as a result, the manufacturing cost of the semiconductor device can be reduced.
[0121]
(6). When silver plating is used as the bonding material, by forming a recess in the silver plating on the chip mounting portion by stamping a forming press, the recess can be formed in the silver plating in the cutting and forming step of the frame member. Accordingly, the semiconductor device can be manufactured without newly increasing the manufacturing process of the semiconductor device and without performing complicated processing on the back surface of the semiconductor chip.
[Brief description of the drawings]
FIG. 1 is a sectional view showing an example of an embodiment of a structure of a semiconductor device according to the present invention.
FIG. 2 is an enlarged partial cross-sectional view showing an example of an embodiment of a structure in a state where a semiconductor chip and a chip mounting portion are joined in a semiconductor device of the present invention.
FIG. 3 is a partial plan view showing an example of an embodiment of a thin plate structure forming a lead frame used in the semiconductor device of the present invention.
FIGS. 4A and 4B are diagrams showing an example of an embodiment of a structure of a lattice-shaped concave portion formed in a bonding material on a chip mounting portion in the semiconductor device of the present invention, and FIGS. 2 is an enlarged partial plan view, and FIG. 2B is an enlarged sectional view showing an AA section of FIG.
FIG. 5 is a perspective view showing an example of an embodiment of a structure of a semiconductor device according to the present invention.
FIG. 6 is a cross-sectional view illustrating a structure of a semiconductor device according to another embodiment of the present invention.
FIG. 7 is an enlarged partial plan view showing a structure of a lattice-shaped recess formed in a bonding material on a chip mounting portion in a semiconductor device according to another embodiment of the present invention.
FIG. 8 is an enlarged partial plan view showing the structure of a lattice-shaped recess formed in a bonding material on a chip mounting portion in a semiconductor device according to another embodiment of the present invention.
FIG. 9 is a perspective view showing a partial cross section of a structure of a semiconductor device according to another embodiment of the present invention;
[Explanation of symbols]
1 semiconductor chip
1a Back side
2 Lead frame
2a Frame member
2b Chip mounting part
2c Lead part
2d dam bar
2e Outer frame
2f Outer lead part
3 Silver plating (joining material)
3a recess
3b convex part
4 Peripheral part
5 Sealing body
6 void
7 Joint
8 Thin metal wires
9 Thin plate

Claims (2)

半導体チップを搭載してなる半導体装置の製造方法であって、
前記半導体チップを支持するチップ搭載部が設けられたフレーム部材を有するリードフレームを準備する工程と、
前記半導体チップと前記チップ搭載部とを接合する接合材である銀めっきを前記リードフレームの少なくとも前記チップ搭載部に塗布する工程と、
前記チップ搭載部上の前記銀めっきに多数の凹部を形成する工程と、
前記凹部によって前記銀めっきに多数の空隙部を形成して、前記銀めっきによって前記半導体チップと前記チップ搭載部とを接合する工程と、
前記半導体チップを前記チップ搭載部に搭載した前記フレーム部材を前記リードフレームから分離させる工程とを有することを特徴とする半導体装置の製造方法。A method of manufacturing a semiconductor device having a semiconductor chip mounted thereon,
A step of preparing a lead frame having a frame member provided with a chip mounting portion supporting the semiconductor chip,
Applying silver plating, which is a bonding material for bonding the semiconductor chip and the chip mounting portion, to at least the chip mounting portion of the lead frame;
Forming a number of recesses in the silver plating on the chip mounting portion,
Forming a large number of voids in the silver plating by the concave portion, and joining the semiconductor chip and the chip mounting portion by the silver plating;
Separating the frame member having the semiconductor chip mounted on the chip mounting portion from the lead frame. 請求項１記載の半導体装置の製造方法であって、成形プレスの打刻によって少なくとも前記チップ搭載部上の前記銀めっきに前記凹部を形成することを特徴とする半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1 , wherein the recess is formed in at least the silver plating on the chip mounting portion by stamping with a molding press.
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