JP3566174B2 - Synthesizer and signal analyzer system - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、デジタル的に制御されたクロック信号シンセサイザ及びシリアル2進信号アナライザに関する。
【0002】
【従来の技術】
デジタル的に制御されたクロック信号シンセサイザが知られている。任意波形発生器として知られているシステムは、各時点での出力クロック信号の値を表す一連のデジタル制御信号用の信号源を含んでいる。デジタル制御信号を供給する際のレートは、システム・クロックにより制御されるが、その周波数は、一般的には、同期したクロック信号の周波数よりも非常に高い。これらデジタル制御信号をデジタル・アナログ変換器(DAC)に供給する。DACからのアナログ出力信号は、ロウパス・フィルタでろ波されて、しきい値検出器でしきい値と比較されてそのレベルが検出される。しきい値検出器の出力信号は、合成クロック信号である。
【0003】
システム・クロック期間中、合成クロック信号が高レベルのとき、デジタル信号の振幅値が最大である。また、システム・クロック期間中、合成クロック信号が低レベルのとき、デジタル信号の振幅値が最小である。前縁(リーデイング・エッジ)及び後縁(トレーリング・エッジ)が生じるシステム・クロック期間中、デジタル信号の振幅値が中間である。DACは、デジタル信号の値に対応するレベルのアナログ信号を発生する。例えば、リーデイング・エッジでは、クロック信号は、前のシステム・クロック・サイクルの最小値から、次のシステム・クロック・サイクルの最大値に遷移する。リーデイング・エッジのシステム・クロック周期にて、最小値に近い中間値のデジタル制御信号により、低域通過ろ波したアナログ信号が比較的低速に上昇するので、この信号は、比較的遅くしきい値レベルと交差する。これとは逆に、最大値に近い中間値におけるデジタル信号により、低域ろ波されたアナログ信号は比較的高速に上昇するので、信号が比較的簡単にしきい値レベルと交差する。この場合、システム・クロック周期において、このリーデイング・エッジは、比較的容易に生じる。トレーリング・エッジも同様である。この方法にて、デジタル・クロック信号は、システム・クロック周期内で1未満に分割した部分を占めるリーデイング・エッジ及びトレーリング・エッジと合成できるかもしれない。
【0004】
かかるシステムは、比較的高分解能で正確に配置されたエッジを有する合成クロック信号を発生できる。しかし、かかるシステムは、合成クロック信号の周波数よりも非常に高い周波数のシステム・クロックを必要とする。比較的高い周波数の合成クロックが必要な場合、かかるシステムは、非常に高い周波数のシステム・クロック信号と、それに伴ってデジタル制御信号の高速信号源、DAC、低域通過フィルタ、及びしきい値検出器とを必要とする。かかる高周波数の構成要素は、非常に高価であるか、又は、技術的に不可能である。
【0005】
高速な構成要素を必要としないで、比較的に高分解能で、エッジが正確に配置された合成クロック信号を発生する他の技術も開発されている。例えば、1995年2月28日に発行されたブラック等のアメリカ合衆国特許第5394106号「複数の信号をプログラム可能な複数の周期と合成する装置及び方法」がかかるシステムを開示している。このアメリカ合衆国特許に記載されたシステムは、一連のデジタル制御信号用の信号源と、システム・クロックにクロックされるカウンタと、大きさの比較器と、可変遅延回路とを含んでいる。デジタル制御信号は、最後に発生したエッジから次の所望エッジまでの時間を表す。各デジタル制御信号の第1部分は、この合成クロック信号の前のエッジから次のエッジの所望時点まで時間が、システム・クロック・サイクルの何倍になるかの内の整数部分を表す。各デジタル制御信号の第2部分は、前のエッジから次のエッジの所望時点までがシステム・クロック・サイクルの何倍になるかの内の分数部分を表す。デジタル制御信号は、アキュムレータを介して、大きさ比較器の一方の入力端に結合され、カウンタからの値を大きさ比較器の第2入力端に供給する。カウンタは、システム・クロック・サイクルを計数する。必要な数のクロック・サイクルが計数されると(即ち、所望計数に達すると)、大きさ比較器は、論理「1」信号を発生して一致を示す。よって、デジタル制御信号の小数部分は、可変遅延回路を調整して、大きさ比較器からの論理「1」出力信号をシステム・クロック・サイクルの必要な部分だけ遅延させる。可変遅延回路からの遅延した出力信号は、エッジが合成クロック信号内となる。
【0006】
上述のアメリカ合衆国特許第5394106号のシステムは、システム・クロック信号の周波数を合成クロック信号の周波数よりも大幅に高くする必要がなく、システム・クロック・サイクルの小数分解能における合成クロック信号内にエッジを配置することができる。その代わりに、システム・クロック信号の周波数は、合成クロック信号に望ましい最高周波数と同じオーダである。しかし、アメリカ合衆国特許第5394106号に記載された如きシステムでは、大きさ比較器からの「一致」信号に応答して、デジタル制御信号源からの新たなデジタル制御信号が必要となる。これは、最終デジタル制御信号に対応したエッジが発生したときである。(ジッタ応答測定のために)位相変調合成クロック信号を発生するために、かかるシステムを使用できるし、使用するつもりであるので、時間周期の変動にて、新たなデジタル制御値を要求する。すなわち、入力デジタル制御値を、システム・クロックに対して非同期に受信する。
【0007】
しかし、先ず、同期デジタル・システムは、設計、インプリメンテーション、他のデジタル・システムとの統合が容易であることが当業者に理解できよう。上述のアメリカ合衆国第5394106号の非同期性により、かかるシステムをデジタル・システムに統合することが困難になる。第2に、非同期システムでは、正確なろ波を行うよう設計したり、インプリメンテーションすることが困難になる。よって、望ましいクロック信号シンセサイザは、合成クロック信号よりも非常に高い周波数のシステム・クロックを必要としないで、正確で高分解能のエッジ配置を可能にすると共に、同期状態(即ち、システム・クロックに同期してデジタル制御信号を受ける状態)で動作するものである。
【0008】
クロック信号アナライザ(分析器)は、既知である。かかるアナライザは、入力クロック信号の位相を表すデータを発生する。上述のクロック信号発生器に対応する方法において、1台のクロック信号アナライザは、カウンタを含んでおり、このカウンタは、入力クロック信号の1つのエッジで計数を開始し、次のエッジで停止する。このカウンタは、システム・クロックによりクロックされ(システム・クロックを計数し)、計数期間の終わりにて、2つのエッジの間の時間を計数値が指示する。
【0009】
上述の方法の分解能は、システム・クロック周期である。分解能が微細な(分解能が高い)方法は、システム・クロックよりも細かな分解能を達成するための2個の傾斜発生器を含んでいる。複数のパルスを用いて、分析すべきクロック信号内のエッジの位置を指示する。システム・クロック周期期間中に最小電圧から最大電圧にまで変化するように構成された傾斜発生器を開始パルスがトリガする。この傾斜発生器は、次のシステム・クロック・サイクルの初めまで、傾斜を持続する。次のシステム・クロック・サイクルの開始にて、傾斜信号の値をデジタル信号に変換し、開始パルスから次のシステム・クロック・サイクルの開始までのクロック・サイクルの小数部分を示す。ここでは、低い値は、システム・クロック・サイクルの終わり近傍で開始パルスが発生したことを示し、高い値は、システム・クロック・サイクルの開始の直後で、開始パルスが生じたことを示す。開始パルスは、カウンタをイネーブル(活性化)して、システム・クロック・サイクルの計数を開始させる。停止パルスは、カウンタをディスエーブル(不活性化)して、第2傾斜発生器をトリガする。この第2傾斜発生器は、第1傾斜発生器と同様な方法で動作して、停止パルスから次のシステム・クロック・サイクルの開始までのシステム・クロック・サイクルの小数部分を示すデジタル値を発生する。第2傾斜発生器の値もデジタル値に変換される。よって、開始パルス及び停止パルスの間の期間は、[カウンタのシステム・クロック・サイクルの数]プラス[第1傾斜発生器のデジタル値が表す第1の完全なシステム・クロック・サイクルと、開始パルスとの間のクロック・サイクルの小数部分]マイナス[第2傾斜発生器のデジタル値が表す次の完全なシステム・クロック・サイクルと、停止パルスとの間のクロック・サイクルの小数部分]で求まる。
【0010】
【発明が解決しようとする課題】
合成クロック信号の各エッジを特定し、入力クロック信号の各エッジの時間を分析することは、常には必要ない。いくつかの場合においては、合成又は分析データ信号内で、エッジのレートよりも低いレートで、エッジ・データを供給し、エッジ・タイミング・データを受信することで充分である。
【0011】
【課題を解決するための手段】
本発明の原理によれば、デジタル位相シンセサイザは、連続位相データ信号(連続的な位相データの信号)の信号源を具えている。補間器は、連続位相データ信号の各々に応答して、連続エッジ配置データ信号(連続的なエッジ配置用データの信号)を発生する。位相変調器は、連続エッジ配置データ信号により決定された時点に配置されたエッジを有する出力クロック信号を発生する。同様に、デジタル位相アナライザは、エッジを有するシリアル(直列)2進入力信号の信号源を具えている。位相復調器は、シリアル2進入力信号の各エッジの場所を表す連続データ信号を発生する。デシメータ(間引き回路)は、シリアル2進入力信号のエッジよりも遅いレートの位相データ信号を発生する。
【0012】
本発明によるクロック信号シンセサイザによれば、合成クロック信号の周波数よりも非常に高い周波数のシステム・クロックを必要とせずに、正確で高分解能のエッジ配置が可能であり、このシンセサイザは、同期モードで動作する。
【0013】
【発明の実施の形態】
図1及び図2は、デジタル信号用の位相測定/発生器システム10のブロック図である。図1及び図2に示すシステムは、変更可能である。図1は、位相データ信号に応答してクロック出力信号を発生するように構成されたシステム10のブロック図であり、図2は、シリアル2進入力信号の位相を測定するように構成されたシステム10のブロック図である。図1及び図2において同じであるこれら要素は、同じ参照符号で示す。
【0014】
図1及び図2において、入力端子INをシステム制御器(図示せず)に結合される。このシステム制御器は、発生したクロック出力信号の所望位相特性を特定する信号を発生する。また、この入力端子INは、プリプロセッサ5の入力端にも結合される。プリプロセッサ5の出力端は、位相シンセサイザ20の入力端に結合される。位相シンセサイザ20のデータ出力端は、クロック出力端子に結合し、位相シンセサイザ20のストローブ信号出力端は、プリ・プロセッサ5の対応する入力端に結合される。
【0015】
制御入力端子は、システム制御器(図示せず)に結合されると共に、システム10の構成及び動作を制御するデータを受信する。この制御入力端子は、制御インタフェース回路12の入力端にも結合している。制御インタフェース回路12の状態出力端から、システム10の動作状態を示す状態信号が発生し、システム制御器に供給される。
【0016】
基準クロック信号は、位相拘束ループ(PLL)14の基準入力端に供給される。ループ・フィルタ15もPLL14に結合される。PLL14は、クロック信号をシステム10の種々の要素に供給する。これら要素は、既知の方法で、基準クロックに同期される。図を簡単にするために、これらクロック信号は、図1及び図2に示さない。
【0017】
図2において、入力端子INは、シリアル2進入力信号の信号源に結合される。入力端子INを位相アナライザ30の入力端に結合される。位相アナライザ30の位相データ出力端は、ポスト・プロセッサ25のデータ入力端に結合される。ポスト・プロセッサ25の出力端は、シリアル2進入力信号の検出された位相特性を表すデータを発生する出力端子となる。アナライザ30のストローブ出力端は、ポスト・プロセッサ25の対応する入力端に結合される。さらに、アナライザ30からの再生されたクロック用の出力端子は、受信クロック出力端子に結合される。図2に示すシステムの残りの部分は、図1に示す部分と同じである。図1及び図2で点線で示すように、図1のシステム10は、図2のシステム10と同じであり、詳細は後述する。
【0018】
動作において、システム制御器(図示せず)は、制御入力端子を介して、制御データをシステム10に供給する。制御インタフェース12は、種々の既知の方法の任意の1つで、情報を受信し、セーブする。例えば、制御入力端子は、多ビット・パラレル・デジタル・バスに結合できる。このデジタル・バスは、マイクロプロセッサに結合されている。代わりに、図示の実施例において、制御入力端子は、シリアル・データ信号ラインと、クロック信号ラインと、制御インタフェース12との間でのデータの流れを制御するための制御ラインとを含んだシリアル・デジタル入力端子である。制御インタフェース12は、レジスタを含んでおり、このレジスタは、制御入力端子に結合されており、制御入力端子から受信した種々の値を蓄積する。レジスタの複数の出力端子は、システム10内の種々の回路に結合され、総て既知の方法でこれら回路を制御する。
【0019】
同様に、制御インタフェースは、レジスタ、又はラッチ、又は伝送ゲート(必要に応じて)を含んでおり、これらの入力端は、システム10内の各点に結合されて、それらの値がモニタされる。これら回路の出力端は、状態出力端子に結合される。さらに、制御値を保持している上述のレジスタは、状態出力端子に結合されている出力端子も有する。また、かかるレジスタを共有して、一部が制御値を保持し、他の部分が状態値を供給することも可能である。制御入力端子により、状態出力端子は、多ビット・パラレル・デジタル・バスにできるし、又は、図示の実施例のように、データ信号ライン、クロック信号ライン及び必要に応じた制御ラインを含んでいるシリアル信号ラインにもできる。システム制御器(図示せず)は、総て既知の方法で、これら回路からデータを読み取って、システム10の現在の状態を判断する。
【0020】
図1において、システム制御器(図示せず)は、制御データを制御インタフェース12に供給して、詳細に後述する方法で、システム10がクロック出力信号発生器として動作するように構成する。この動作モードにおいて、新たな位相データを要求されたときに、シンセサイザ20は、プリ・プロセッサ5にストローブ信号を送信する。このストローブ信号に応答して、プリ・プロセッサ5は、クロック出力信号の所望位相特性を示すデータ(位相データ)をシンセサイザ20に供給する。詳細に後述するように、プリ・プロセッサ5は、位相シンセサイザ20と共に、実質的な信号処理を実行するか、又は、実質的な処理を行うことなく、入力端子INから直接受信した入力位相特性信号を位相シンセサイザ20に通過させる。しかし、図示の実施例においては、位相シンセサイザ20内の比較的高速な回路と共に、後述の方法で、比較的低速な信号処理を実行する。
【0021】
シンセサイザ20は、プリ・プロセッサ5から受信した位相データに応じて配置されたエッジを有するクロック出力信号を発生する。このクロック出力信号のエッジは、所定のレート(ボー)で生じる。なお、これらエッジの位相変調も行われる。しかし、詳細に後述する如く、プリ・プロセッサ5からの位相データが(ストローブ信号を介して)一定のレートで要求される。このレートは、出力シリアル2進信号におけるエッジの所定(ボー)よりも低くてもよい。すなわち、クロック出力信号にて発生したエッジは、プリ・プロセッサ5からの位相データに対して非同期となる。
【0022】
図2において、システム制御器(図示せず)は、制御データを制御インタフェース12に供給して、詳細に後述する方法で、システム10がシリアル2進入力信号測定システムとして動作するように構成する。この動作モードにおいて、アナライザ30は、シリアル2進入力信号を受信する。このシリアル2進入力信号のエッジは、ほぼ所定のレート(ボー)で生じるが、位相変調されていない。アナライザ30は、シリアル2進入力信号における各エッジから次の連続したエッジまでの経過時間を示すデータを計算し、アナライザ30が受信したシリアル2進入力信号の位相特性を示す一連の位相表現データ信号「位相データ」を発生する。これら位相表現データ信号「位相データ」は、ストローブ信号と共にポスト・プロセッサ25で利用可能である。なお、ストローブ信号は、新たな位相表現データ「位相データ」が利用可能であることを示す。ストローブ信号に応答して、ポスト・プロセッサ25は、位相表現データ「位相データ」を受信し、シリアル2進入力信号の位相特性を示す出力信号を発生する。上述したプリ・プロセッサ5と同様な方法で、ポスト・プロセッサ25は、実質的な信号処理を実行してもよいし、アナライザ30から直接受信した位相データ出力信号「位相データ」に対して何ら実質的な信号処理を実行しないで、位相特性出力端子に通過させてもよい。しかし、図示の実施例においては、ポスト・プロセッサ25は、詳細に後述する方法で、アナライザ30が実行する比較的高速の信号処理と共に、比較的低速の信号処理も実行する。
【0023】
図1及び図2に関連して上述したデジタル・クロック発生システムと同様に、また、位相変調されているが、詳細に後述するように、シリアル2進入力信号内のエッジが所定レート(ボー)で実質的に生じる一方、位相データは、一定レートで(ストローブ信号を介して)ポスト・プロセッサ25に供給される。よって、シリアル2進入力信号におけるエッジに非同期で、位相データを発生する。さらに、図示の実施例において、アナライザ30は、受信シリアル2進入力信号とほぼ同じ位相の再生クロック信号を発生する。
【0024】
図3は、図1及び図2に示したシステム10内に用いるクロック信号シンセサイザ20のブロック図である。図3において、プリ・プロセッサ5(図1及び図2)からの位相データは、補間フィルタ22の入力端に結合する。補間フィルタ22のストローブ信号出力端は、プリ・プロセッサ5の対応する入力端に結合される。補間フィルタ22のデータ出力端は、位相変調器の入力端に結合する。位相変調器26の出力端は、クロック信号出力端子に結合される。
【0025】
動作において、補間フィルタ22は、ストローブ信号を活性化することにより、プリ・プロセッサ5からの位相データを要求する。ストローブ信号に応答して、プリ・プロセッサ5は、上述の如く既知の方法で、クロック出力信号の所望位相特性を示すデータを供給する。つぎに、補間フィルタ22は、複数の連続エッジ配置データ信号を発生し、かかる信号の各々がクロック出力信号における1つのエッジの位置を特定する。この方法において、補間フィルタ22は、複数のエッジ配置信号を発生する。これら信号により、位相変調器26は、クロック出力信号を発生する。このクロック出力信号の位相特性は、詳細に後述するように、プリ・プロセッサ5からの前の位相データ信号が示す特性から、最後に受信した位相データ信号が示す特性に滑らかに変化する。位相変調器26は、補間フィルタ22からのエッジ配置信号の各々に応答して配置されたエッジを有するクロック出力信号を発生する。
【0026】
図4は、図1、図2及び図3に示すシリアル2進信号シンセサイザ20の一層詳細なブロック図である。図4において、(図1及び図2の)プリ・プロセッサ5からの位相データは、補間器220のデータ入力端に結合される。補間器220の出力端は、ビット伸張器230の入力端に結合される。詳細に後述するように、PLL14からのシステム・クロック信号は、(後述する理由により点線で示す)分周器232の入力端に結合される。分周器232の出力端は、クロック選択器234のデータ入力端に結合される。クロック選択器234の出力端は、補間器220のクロック入力端に結合される。補間器220のストローブ出力端は、補間フィルタ20のストローブ出力端に結合される。補間器220、ビット伸張器230、分周器232及びクロック選択器234の組み合わせが、補間フィルタ22を形成する。
【0027】
PLL14は、システム・クロック周波数の多相クロック信号を発生する。図示した実施例において、多相クロック信号は、位相がφ0〜φ7のクロック信号を含んでいる。多相クロック信号の第1位相φ0をシステム・クロック信号として選択し、カウンタ262の入力端に供給する。
【0028】
ビット伸張器230の出力端は、加算器268の第1入力端に結合する。加算器268の第1及び第2出力端の各々は、デコード272の対応する第1及び第2制御入力端に結合される。デコード272の出力端は、アナログ・マルチプレックサ(MUX)274のデータ入力端に結合される。MUX274の出力端は、ロウパス・フィルタ(LPF)276の入力端に結合される。ロウパス・フィルタ276の出力端は、比較器278のデータ入力端に供給される。比較器278の出力端は、シンセサイザ20の出力端に結合され、クロック出力信号を発生する。
【0029】
加算器268の第3出力端は、第1デジタル・アナログ変換器(DAC)264及び第2DAC266の各入力端に結合される。第1及び第2DAC264及び266の各出力端は、信号A1及びA2を発生し、デコーダ272の対応する入力端に結合される。多相システム・クロック信号φ0〜φ7の総ての位相は、アナログMUX274の制御入力端に結合される。カウンタ262、第1DAC264、第2DAC266、加算器268、デコーダ272、MUX274、LPF276及び比較器278の組み合わせは、位相変調器26を形成する。
【0030】
PLL14(図1及び図2)からの多相システム・クロック信号を図5に示す。図示の実施例において、多相システム・クロックは、本発明を簡単に説明するため、同じ周波数であるが、等しい間隔の8位相である8個のクロック信号を含んでいる。多相システム・クロック信号は、既知の方法で、リング発振器が発生できる。多相システム・クロック信号にとっては、8位相より多く又は少ない位相を含むことも可能である。多相システム・クロック信号の1つの位相を選択して、システム・クロック信号を供給する。図示の実施例において、φ0をシステム・クロックの如く用いる。
【0031】
補間フィルタ22内の分周器232は、PLL14からのシステム・クロック信号を受信し、システム・クロック信号周波数の各約数(即ち、システム・クロック周波数の1/2、1/4、1/8など)で、複数のクロック信号を発生する。好適な実施例において、分周器232が、かかる9個のクロック信号を発生する。これら9個に分割されたクロック信号と、システム・クロック信号とをクロック選択器234に供給する。このクロック選択器234は、これらクロック信号の1個を、補間器220用のクロック信号として選択する。
【0032】
補間フィルタ22は、比較的まばらな受信位相データ信号の間を補間するロウパス・フィルタであり、公称的には特定のボー・レートにて、エッジ配置データ信号を発生する。この配列により、位相データ入力レートの範囲は、1.5MHzの比較的遅いレートから、700〜1400MHzのように高い周波数までの範囲が可能となる。図示の実施例において、既知の方法で、補間フィルタ22を配置して、受信位相データ信号間の出力エッジ配置データ信号の補間を行う。
【0033】
図6、図7及び図8は、図4のクロック信号シンセサイザ20に用いる補間器220の詳細なブロック図である。図6、図7及び図8は、補間器220の3個のブロック図を示す。図6において、プリ・プロセッサ5からの位相データは、ラッチ222の入力端に供給される。ラッチ222の出力端は、第1ボックスカー・フィルタ226の入力端に結合される。第1ボックスカー・フィルタ226の出力端は、第2ボックスカー・フィルタ228の入力端に結合される。ボックスカー228の出力端は、ファンネル・シフト器229の入力端に結合される。ファンネル・シフト器229の出力端は、補間器220の出力端に結合され、この出力端は、位相変調器26(図4)に結合される。ボー・レートをFBAUDとして示すクロック選択器234(図4)からのクロック信号は、第2ボックスカー・フィルタ228のクロック入力端と、固定分周器223の入力端とに供給する。固定分周器223の出力端は、第1ボックスカー・フィルタ226のクロック入力端と、第2固定分周器221の入力端とに結合される。第2固定分周器221の出力端は、ラッチ222のクロック入力端と、補間器220のストローブ出力端とに結合される。
【0034】
ボックスカー・フィルタは、周知であり、所定期間にわたって平坦なインパルス応答特性を示す。かかるフィルタが、入力信号に線形補間を行うと共に、増幅を行うことが当業者には理解できよう。かかる2個のボックスカー・フィルタは、直列で、同じ期間に動作し、2次補間関数及び増幅を行う。他の補間技術も良好に使用できることも、当業者には理解できよう。
【0035】
動作において、ラッチ222は、プリ・プロセッサ5からの位相データを受信し、第2固定分周器221からのストローブ信号に応答して、その位相データをラッチする。分周器232及びクロック選択器234(図4)、並びに第1及び第2固定分周器223及び221によるシステム・クロック信号から直接的にストローブ信号を導出する。よって、位相データは、システム・クロックに同期してだが、任意に発生したエッジのタイミングには応答しないで受信する。ラッチされた位相データは、第1及び第2ボックスカー・フィルタ226及び228の直列接続に供給される。第1及び第2ボックスカー・フィルタは、位相データ信号に2次補間及び増幅を行い、一連の連続したエッジ配置信号を所定のボー・レートで発生する。連続したエッジ配置信号は、位相変調器26(図4)に供給される。
【0036】
第2ボックスカー・フィルタ228の出力は、所定ビット数の多ビットデジタル数である。ファンネル・シフト器229は、既知の方法で、複数ビットのサブセットを選択し、クロック係数M3及びM4で決まる量だけサブセットをシフトして、第2ボックスカー・フィルタからのサンプルの振幅を減衰するように動作する。ファンネル・シフト器229からの出力を伸張器230(図4)に供給する。
【0037】
ボックスカー・フィルタをアキュムレータ(累積器)及び微分器の直列接続に分解できることが当業者には理解できよう。累積器及び微分器の動作は、線形動作であるので、これらを任意の順序に配置できることも当業者には理解できよう。さらに、累積動作は、比較的高速な動作であり、微分動作は、比較的低速な動作であることも理解できよう。
【0038】
図7は、図6の補間器220を示し、第1ボックスカー・フィルタ226は、直列接続された累積器252及び微分器254に分解でき、第2ボックスカー・フィルタ228は、直列接続された累積器256及び微分器258に分解できる。ブロック258において、微分器258は、Mサンプルにより分離されたサンプルに対して動作し、微分器254は、M4サンプリングにより分離されたサンプルに対して動作することが示されている。しかし、M=M3・M4であり、供給されたクロック信号を第1固定分周器223により係数M3で除算するので、微分器が動作する期間は、微分器258が動作する期間と同じである。
【0039】
図8は、補間器220の他の配列を示す。ここでは、2個の微分器254及び258が、ラッチ222の後で、2個の累積器252及び256に続くように直接結合している。この場合、微分器は、(1サンプルで分離された)隣接のサンプルに対して動作する。しかし、これら微分器は、第1及び第2固定分周器223及び221の直列接続によりMで分周されたストローブ信号でクロックされるので、これら微分器は、同じ期間にわたり動作する。しかし、図8の回路配置は、比較的高速累積動作とは異なる比較的低速の微分動作を行う。よって、システム10が組み立てられる集積回路チップの外部に、ラッチ222と、2個の微分器254及び258とを配置できる。上述の如く、これら要素をプリ・プロセッサ5内に配置する。システム10を含む集積回路チップ上に高速累積器を設ける。システム10を含む集積回路チップの外に低速要素を移動させることにより、これら回路要素や、集積回路チップ内に必要とする表面領域を減少できる。
【0040】
再び図4を参照する。ビット伸張器230は、ファンネル・シフト器229(図6〜図8)からの出力信号を受ける。ビット伸張器230は、ファンネル・シフト器229からの出力信号内のビット数を伸張(拡張)し、ロウパスろ波動作を実行する。例えば、図示の実施例において、ビット伸張器230は、15ビットの信号を発生する。好適実施例において、詳細に後述する回路の構成に応じて、より多くのビットが必要となる。図示の実施例において、ろ波動作は、1次ロウパス・フィルタが実行するが、図示の実施例においては、無限インパルス応答(IIR)フィルタで構成する。ビット伸張器230は、その出力信号を位相変調器26に供給する。
【0041】
ビット伸張器230からの信号は、所定ボー・レートでの変調されていないクロック信号の次のエッジから、合成クロック出力信号の次のエッジまでの所望の時間差を表す固定小数点実数とみなせる。すなわち、ビット伸張器230からの信号は、固定ビット幅の整数部分と、固定ビット幅の分数部分とを含んでいる。この実数は、正でも又は負でもよい。この整数部分は、合成クロック信号の次のエッジの所望時点と、変調されていないクロック信号の次のエッジの時点との間のシステム・クロック完全な周期の数を表し、小数部分は、合成クロック信号の次のエッジの所望時点と、変調されていないクロック信号の時点との間のシステム・クロック周期の一部を表す。
【0042】
図示の実施例において、システム・クロック周波数は、ボー・レートの2乗に関連する。すなわち、ボー・レートがFBAUDならば、システム・クロック周波数は、2m・FBAUDある。この場合、所定ボー・レートでのクロック信号の各サイクルは、2m個のシステム・クロック・サイクルを含んでいる。mの値は、制御インタフェース12を介してシステム制御器が選択できる。制御インタフェース12を介してシステム制御器からの制御信号に応答して、mビット・カウンタに構成することにより、mの選択された値に適合するように、カウンタ262を形成する。mビット・カウンタ262は、多相システム・クロック内の複数の位相の1つ、図示の実施例においてはφ0に応答する。したがって、mビット・カウンタ262からの出力は、mビット・デジタル信号である。このカウンタは、システム・クロック・レートで計数し、所定のボー・レートで循環するが、サイクルの初めでは計数が0で開始し、サイクルの中間の計数は、2m-1であり、サイクルの終わりの計数は、2m −1である。このサイクルの終わりは、0からの再開の直前である。
【0043】
カウンタの計数可能サイズ及びmの値は、システム・クロック周波数からの所望ボー・レートにてクロック信号を補間器220に供給するように構成される。同時に、クロック選択器234は、クロック分周器232からの2m出力により分周比を選択する。この構成において、クロック選択器234からのクロック信号は、所定ボー・レートである。これは通常望ましい構成であるが、他の構成を選択してもよい。
【0044】
例えば、PLL14が供給したシステム・クロック周波数が1228.8MHzで、所望ボー・レートが2.4MHzならば、mを9に選択する。カウンタ262は、9ビット・カウンタとして構成され、システム・クロック・レートを計数し、所定ボー・レートで循環する。なお、この循環(サイクル)では、サイクルの初めで計数が0であり、サイクルの中間で計数が256であり、サイクルの終わりで0で再開する前の計数が511である。
【0045】
位相変調器26の動作は、図9及び図10の示した波形図を参照することにより容易に理解できよう。図9の最も上の波形は、システム・クロックの立ち上がりエッジを示している。これらエッジは、上述のように、多相システム・クロック信号のφ0である。このシステム・クロック信号により、カウンタ262が計数を行い、0から511に、そして0に戻る循環を行う。これを図9(カウンタ262)内の第2波形において、カウンタ262の多ビット出力端の値がシステム・クロック信号のリーディング・エッジ(前縁)に対応するものとして示す。
【0046】
補間フィルタ22のビット伸張器230からの信号は、上述の如く、クロック出力信号内の次の所望エッジの時点と、所定ボー・レートでの公称クロック信号内の次のエッジの時点との間の時間差を表し、整数部分及び小数部分を有する固定小数点実数として示される。この信号は、加算器268にて、カウンタ262の出力と組み合わされる。上述の如く、固定小数点実数の整数部分は、システム・クロック・サイクルの整数を表し、カウンタ262の出力信号もシステム・クロック・サイクルの整数を表す。よって、カウンタ262からの信号は、整数部分と、ゼロ値である小数部分とのみを有する固定小数点とみなせる。好適実施例において、カウンタ262の出力は、ビット伸張器230からの時間差信号から減算される。よって、加算器268の出力は、0から511に計数され、次に256を介して計数され、更に1を介して0に戻る。しかし、計数の方向は、エッジの発生に影響しない。これは、計数が順方向か逆方向かで離れているが、0及び256が同じ時点に対応するためである。
【0047】
加算器268からの差信号は、整数部分及び小数部分を有する固定小数点実数とみなせる。この信号は、次の方法で、クロック出力信号の次のエッジの位置を制御する。この信号の整数部分は、粗分解能信号と名付けられ、デコーダ272の第1制御入力端Cに供給される。分数部分の最上位桁部分は、中間分解能信号であり、デコーダ272の第2制御入力端Mに供給される。図示の実施例において中間分解能信号は、3ビット信号である。しかし、好適実施例においては、中間分解能信号は、3ビットよりも大きくてもよい。小数部分における最上位から次のビットは、微細分解能信号であり、第1及び第2デジタル・アナログ変換器(DAC)264及び266の各入力端に供給される。図示の実施例において、微細分解能信号Fも3ビット信号である。しかし、好適実施例において、微細分解能信号は、3ビットよりも大きくてもよい。
【0048】
ビット伸張器230からの時間差信号が正ならば、加算器268の出力の値は、カウンタ262の出力の値よりも大きい。また、この時間差信号が負ならば、加算器268の出力の値は、カウンタ262の出力の値よりも小さい。図9における3番目の波形は、時間差信号の整数部分が+1のときにおける加算器268の整数(粗分解能C)出力を示す。カウンタ262の出力値が+1から減算されると、その結果は、カウンタ262の値よりも大きい。図9の4番目の波形は、時間差信号の整数部分が−1のときにおける加算器264の整数(粗分解能C)出力を示す。カウンタの出力値が−1から減算されると、その結果は、カウンタ262の値よりも小さい。
【0049】
詳細に後述する如く、クロック出力信号のリーディング・エッジは、加算器268の整数出力が0の期間中に発生する。また、クロック出力信号のトレーリング・エッジ(後縁)は、加算器268の整数出力が256の期間中に発生する。カウンタ262と一緒に加算器268は、エッジ位置と、システム・クロック・サイクルの整数によりシフトされて発生したクロック出力信号の位相とを可能にする。しかし、以下の説明において、時間差信号の整数部分が0に等しく、加算器268からの整数値(粗分解能C)がカウンタ262からの値に等しいと仮定する。
【0050】
図9の次の8つの波形は、多相システム・クロック信号の位相φ0〜φ7を示している。これら波形の左部分は、クロック出力信号のリーディング・エッジ(前縁)が発生する間において、加算器268の整数出力値Cが0に等しいときのシステム・クロック・サイクルの信号を表す。また、右側部分は、Cが256(クロック出力信号のトレーリング・エッジ)のときの信号を示す。図9に示すように、多相クロック信号内各信号の相対位相で決まり、符号W0〜W7を付した8個の部分区間が単一のクロック・サイクル内に存在する。区間W0〜W7の各々を表す各2進信号を発生するか、又は、区間W0〜W7の夫々を示す値を有するデジタル計数信号を発生する回路は、当業者により既知の方法で設計し、実現できる。
【0051】
詳細に後述する方法で、デコーダ272は、8個の信号D0〜D7を発生するように動作する。図11に示す表は、デコーダ272の動作を理解するのに有用である。図11の表において、最も左の列(縦列)は、粗分解能値C(加算器268からの整数値)を示し、第2行(横行)は、中間分解能値M(加算器268からの値の小数部分の最上位3ビット)を示す。右端の列は、デコーダ272が発生した信号D0〜D7を表す。これら信号D0〜D7は、多レベルのアナログ信号である。図示の実施例において、これら信号は、9個の可能なレベルを有する。しかし、好適実施例では、9個よりも多いレベルがある。これら信号のレベルは、最小レベルを表す0から、最大レベルを表す8までの範囲の値により決まる。
【0052】
アナログ・マルチプレックサ(MUX)274は、多相システム・クロック信号に応答して、各システム・クロック・サイクルに1回、信号D0〜D7の順序で循環する。位相区間W0の期間中、MUX274は、D0信号を出力端子に供給する。また、位相区間W1の期間中、MUX274は、D1信号を出力端子に供給する。以下、同様である。
【0053】
デコーダ272が発生する信号D0〜D7の構成は、加算器268からの値C及びMにより決まる。デコーダ272が発生した信号D0〜D7の特定値は、図11の表内の列D0〜D7が示す。図11の表の中間行に示すように、C値が0よりも大きいが256よりも小さい期間中、中間分解能信号M(M列にて、ドント・ケア(任意でよい)を意味する「X」で示す)の値に関係なく、これら多レベルのアナログ信号D0〜D7の総ての値は8である。この期間中、デコーダ272は、レベル8のアナログ信号の信号源を出力端子D0〜D7の総てに結合する。よって、この期間中、MUX274が発生した信号は、一定値8である。図11の表の最下位行に示すように、加算器268の出力が256よりも大きいが、ゼロに丸め込まれていない期間中、これら多レベルのアナログ信号D0〜D7の総ては、中間分解能信号Mの値に関係なく値0である。この期間中、デコーダ272は、レベル0のアナログ信号の信号源を出力端子D0〜D7の総てに結合する。よって、この期間中、MUX274が発生した信号は、一定値0である。
【0054】
C信号が0のときの期間は、図11の表の上半分の8行と、図9の左側の波形に示す。この期間中、信号D0〜D7を以下の方法で形成する。中間分解能信号Mが0ならば、信号D0は、アナログ・レベル1〜8(図9で信号D0用の多数の水平線で示す)の任意の1であると仮定できる。特定のアナログ・レベルは、第1DAC264からの信号A1から導出する。なお、この信号A1は、0のC信号及び0のM信号を表す行内の信号D0を表す図11の表の列内のエントリ「A1」で示す。図示の実施例において、この期間中に、デコード272は、DAC264の出力をD0出力端子に供給する。Cが0に等しく、Mが0に等しい間、信号D1〜D7は、アナログ・レベル8であると仮定する。デコーダ272は、レベル8のアナログ信号源をD1〜D7出力端子に結合する。上述の如く、MUX274が信号D0〜D7をスキャンするとき、詳細に後述する方法で、位相区間W0の期間中、図9で「0」で付した信号の左端部分が発生し、リーディング・エッジが生じる。
【0055】
中間分解能信号が1に等しいと、D0信号がアナログ値0に設定される。図11に示すように、信号D1は、アナログ・レベル1〜8(第1DAC264からの信号A1)と仮定でき、残りの信号D2〜D7は、アナログ値8と仮定する。上述の如く、MUX274が信号D0〜D7をスキャンするとき、図9内で「1」と付した信号の左端部分が発生し、位相区間W1の期間中にリーディング・エッジが生じる。同様に、M信号のレベルが2〜7のとき、信号D2〜D7の各々は、第1DAC264からの信号A1からの可変アナログ値を有する。以前のDx信号の値は、アナログ値0であり、続くDx信号のアナログ値は8である。上述の如く、MUX274が信号D0〜D7をスキャンするとき、図9に示し、2〜7と付した信号の左部分が発生し、位相区間W2〜W7の各期間中にリーディング・エッジが生じる。
【0056】
C信号が256に等しい区間を、図11の表内の下半分の8個の行と、図9の左側の波形に示す。この期間中、以下の方法で、信号D0〜D7を形成する。中間分解能信号Mが0であると、信号D0は、アナログ・レベル0〜7(図9における信号D0用の多数の水平線で示す)の任意の1つと仮定する。特定のアナログ・レベルは、図11の表の列内のエントリ「A2」が示す第2DAC266からの信号A2から導出する。この「A2」は、256のC信号及び0のM信号を表す行内の信号D0を示す。特定実施例において、デコーダ272は、この期間中に、第2DAC266からの出力をD0出力端子に供給する。Cが256に等しく、Mが0に等しいためには、信号D1〜D7は、アナログ・レベル0と仮定する。デコーダ272は、レベル0のアナログ信号源をD1〜D7出力端子に結合する。上述の如く、MUX274が信号D0〜D7をスキャンするとき、図9内で「0」と付した信号の右側部分が発生し、詳細に後述する方法で、位相区間W0の期間中にトレーリング・エッジが生じる。
【0057】
中間分解能信号が1に等しいと、D0信号がアナログ値8に設定される。図11に示すように、信号D1は、アナログ・レベル0〜7(第2DAC266からの信号A2)と仮定でき、残りの信号D2〜D7は、アナログ値0と仮定する。上述の如く、MUX274が信号D0〜D7をスキャンするとき、図9で「1」と付した信号の右側部分が発生し、位相区間W1にトレーリング・エッジが生じる。同様に、M信号の値が2〜7のとき、信号D2〜D7は、第2DAC266の信号A2からの可変アナログ値0〜7を夫々有する。前のDx信号の値は、アナログ値8であり、続くDx信号のアナログ値は、0である。上述の如く、MUX274が信号D0〜D7をスキャンするとき、図9に示すように2〜7と付した信号の右側部分が発生し、位相区間W2〜W7の期間中に、トレーリング・エッジが夫々発生する。
【0058】
上述の如く、多相システム・クロック信号に応答した各システム・クロック・サイクル毎に、アナログMUX274は、デコーダ272からの信号D0〜D7をその順序に出力端子Dに供給する。よって、後述する方法で、発生した信号Dは、ロウパスろ波処理され、しきい値と比較されて、クロック出力信号を発生する。
【0059】
後述の方法で、加算器268からの微細分解能信号Fは、特定の位相区間W0〜W7内の特定の時点にエッジを配置する。微細分解能信号Fは、上述の如く、第1及び第2DAC(DAC1及びDAC2)264及び266に供給される。図12の表は、微細分解能信号Fの各値に対応し、第1及び第2DAC264及び266が発生するアナログ信号A1及びA2の各出力レベルを表す。すなわち、値0の微細分解能信号Fに対して、第1DAC(DAC1)264は、レベル1のアナログ信号A1を発生し、第2DAC(DAC2)266は、同時に、レベル7のアナログ信号A2を発生する。1の値の微細分解能信号Fに対して、ディスク1DACは、レベル2のアナログ信号A1を発生し、第2DACは、レベル6のアナログ信号A2を発生し、以下同様である。
【0060】
図10は、MUX274からの選択された信号Dに対して可能性のある2つの波形を示す。図10における最上段の波形Dは、加算器268からの微細分解能信号Fの値が6の選択された波形を示す。図12の表に示すように、A1信号の値は2であり、A2信号の値は6である。図示の波形Dにおいて、A1信号及びA2信号の時点は、図9に示すように、一連の細い水平線で表す。Dにおける実際に選択されたA1及びA2信号を太い線で示す。この信号Dは、LPF268によりロウパスろ波されるので、その結果の波形を図10の第2波形で示す。
【0061】
ろ波された信号が立ち上がる最大レベル(8)に比較して、A1レベル(2)は、比較的に低いので、ろ波された波形は、比較的低速で上昇する。よって、ろ波された波形は、A1期間において比較的に遅くしきい値Th(図示の実施例では、最大値及び最小値の中間に設定)を通過上昇する。同様に、ろ波された波形が降下する最小レベル(0)に比較して、A2レベル(6)は比較的高いので、ろ波された波形は、比較的低速で降下する。よって、ろ波された波形は、A2期間において比較的遅くしきい値Thを通過降下する。
【0062】
ろ波された波形は、比較器278にて、しきい値Thと比較される。ろ波された波形の値がしきい値Th未満の時、比較器278の出力は低である。また、ろ波された波形の値がしきい値よりも高いとき、比較器278の出力は、高である。比較器278の出力は、図10の第3波形に示すようになり、これは、クロック出力信号である。
【0063】
図10の第4波形Dは、補間フィルタ22からの微細分解能信号の値が2である場合の選択された波形を示す。よって、図12の表に示すように、A1信号の値は6であり、A2信号の値は2である。選択した信号Dを太い線で示す。この信号DがLPF268によりロウパスろ波されている場合、その結果の波形は、図10の5番目の波形である。
【0064】
ろ波された信号が上昇する最大レベル(8)に比較してA1レベル(6)が比較的に高いので、ろ波された波形は、比較的迅速に上昇する。よって、ろ波された波形は、A1期間にて比較的早くしきい値Thを通過して上昇する。同様に、ろ波された波形が降下する最小レベル(0)に比較して、A2レベル(2)は比較的に低いので、ろ波された波形は、比較的迅速に降下する。よって、ろ波された波形は、A2期間にて比較的早くしきい値Thを通過して降下する。
【0065】
ろ波された波形は、比較器278にて、しきい値Thと比較される。比較器278の出力は、図10の6番目の波形で示され、これは、クロック出力信号である。図9及び図10から判る如く、各エッジの位置は、補間フィルタ22からの微細分解能及び粗分解能の信号に応答して、システム・クロック周期の1/64の分解能で配置できる。プリ・プロセッサ5からの位相データ信号は、所定ボー・レートよりも遅いレートで受信され、クロック出力信号で発生したエッジに依存するレートの代わりに固定周波数で同期的に受信される。
【0066】
カウンタ262の出力端における最下位ビットの信号は、カウンタ262の入力端にてシステム・クロック信号からの2で分周されたクロック信号を表すことが当業者には理解できよう。他のビット出力の各々は、次の下位ビットからの2で分周されたクロック信号を表す。よって、カウンタ262は、補間フィルタ22の分周器232により表される如き多ビット分周器と考えられる。このため、単一のカウンタ262は、図示の実施例において、出力端子が位相変調器26内の加算器268と、補間フィルタ22内のクロック選択器234との両方に結合される。(クロック選択器234は、PLL14からの分周されていないシステム・クロック信号も受信する。)補間フィルタ22は、位相変調器26内のカウンタ262とクロック分周器232を共用するので、補間フィルタ22では、点線で示す。
【0067】
つぎに、図2に示したデジタル位相アナライザを参照する。図13は、図1及び図2に示したシステム10に用いるクロック信号アナライザのブロック図である。図13において、入力端子INは、シリアル2進入力信号の信号源に結合される。この入力端子INは、位相変調器32の入力端に結合される。また、位相復調器32の出力端は、アンチエリアシング・フィルタ36の入力端に結合される。アンチエリアシング・フィルタ36の出力端は、デシメータ39の入力端に結合される。デシメータ39のデータ出力端は、入力端子INにおけるシリアル2進入力信号の位相特性を示すデータを発生し、出力端子「位相データ」に結合される。デシメータ39のストローブ出力端は、ストローブ出力端子に結合される。
【0068】
入力端子INにおけるシリアル2進入力信号は、公称的には所定ボー・レートに対応する時点で生じるエッジを有する。このシリアル2進入力信号は、エッジの位置が位相で可変する位相変調信号となる。または、この信号は、エッジが存在するか又は存在しないデータ搬送信号となり、このデータ搬送信号によって搬送されるデータの値を表す。データ搬送信号の場合、エッジが生じるのは、ほぼ所定ボー・レートである。
【0069】
位相復調器32は、シリアル2進入力信号内の各エッジの位置を特定するエッジ位置データを発生する。各エッジが検出される時点にて、エッジ位置データが発生する。このエッジ位置データは、クロック・シンセサイザ20を参照して上述したエッジ配置データに対応する。デシメータ39は、システム・クロックと同期して、また、エッジの発生と非同期で、エッジ位置サンプルの所定数毎に、シリアル2進入力信号の位相特性を示す1サンプルを発生する。アンチエリアシング・フィルタ36は、既知の方法で、デシメーション処理におけるエリアシングを防止する。
【0070】
さらに図13を再び参照する。図4に示すように構成され、上述の如く動作する位相変調器26は、オプションとして、図13で点線により示されたように、復調器32の出力端に結合された入力端を有する。位相変調器26の出力端は、受信クロック出力信号を発生する出力端子に点線で結合されている。上述の如く、図4に示すように、位相変調器は、エッジ配置データを受け、そのエッジ配置データに応答してクロック出力信号を発生する。位相復調器32は、入力端子INからの受信シリアル2進入力信号に関連したエッジ位置データを発生する。このエッジ位置データは、図4の補間フィルタ22から受信したエッジ配置データに対応する。このデータに応答して、位相変調器26は、受信エッジ配置データに対応する位相であって、また、入力端子INの受信シリアル2進入力信号に対応する位相を有する再生クロック出力信号を発生できる。
【0071】
図14は、図1、図2及び図13に示した位相アナライザ30の詳細なブロック図を示す。図14において、入力端子INは、シリアル2進入力信号の信号源に結合される。この入力端子INは、遅延回路322の入力端にも結合される。遅延回路322の出力端は、ラッチ配列(アレイ)324のデータ入力端に結合される。ラッチ・アレイ324の出力端は、2進エンコーダ326の入力端に結合される。2進エンコーダ326のデータ出力端は、レジスタ328の第1入力端に結合される。レジスタ328の出力端は、アンチエリアシング・フィルタ36及び位相変調器26に結合される。
【0072】
多相システム・クロック信号のφ0であるシステム・クロック信号は、カウンタ330の入力端に供給される。カウンタ330の出力端は、レジスタ328の第2入力端に結合される。遅延回路322、ラッチ・アレイ324、2進エンコーダ326、カウンタ330及びレジスタ328の組み合わせは、位相復調器32を形成する。
【0073】
レジスタ328の出力端は、ビット伸張器362の入力端に結合される。このビット伸張器の出力端は、第1ボックスカー・フィルタ364のデータ入力端に結合される。第1ボックスカー・フィルタ364の出力端は、第2ボックスカー・フィルタ366のデータ入力端に結合される。第2ボックスカー・フィルタの出力端は、第3ボックスカー・フィルタ368のデータ入力端に結合される。第3ボックスカー・フィルタ368の出力端は、バレル・シフト器370の入力端に結合される。バレル・シフト器370の出力端は、ラッチ392の入力端に結合される。ラッチ392は、シリアル2進入力信号の位相特性を表す位相表現データ(位相を表すデータ)を発生し、出力端子「位相データ」に結合される。
【0074】
PLL14からのシステム・クロック信号は、分周器372の入力端にも供給される。分周器372の出力端は、クロック選択器374の入力端に結合される。クロック選択器374の出力端は、第1固定分周器376の入力端と、第1及び第2ボックスカー・フィルタ364及び366の各クロック入力端に結合される。第1固定分周器376の出力端は、第2固定分周器394の入力端及び第3ボックスカー・フィルタ368のクロック入力端に結合される。第2固定分周器394の出力端は、ラッチ392のクロック入力端に結合される。ビット伸張器362と、第1、第2及び第3ボックスカー・フィルタ364、366及び368と、バレル・シフト器370と、クロック分周器372と、クロック選択器374と、第1固定分周器376との組み合わせが、アンチエリアシング・フィルタ36を構成する。ラッチ392と、第2固定分周器394との組み合わせが、デシメータ39を構成する。
【0075】
動作において、遅延回路322と、ラッチ・アレイ324と、2進エンコーダ326との組み合わせは、詳細に後述する方法で、入力端子INのシリアル2進入力信号内のエッジを検出するように動作する。エッジが検出されると、2進エンコーダは、そのクロック出力端に信号を発生する。この信号により、レジスタ328は、カウンタ330及び2進エンコーダ326の各データ出力端のデータをラッチする。カウンタ330は、システム・クロックのサイクルを計数する。よって、レジスタ328内にラッチされた計数の値は、以前に検出したエッジからのシステム・クロック・サイクルの整数を表す。これは、エッジ位置の荒い指示を行う。
【0076】
図15は、図14の示す如き遅延回路322及びラッチ・アレイ回路324の詳細なブロック図である。図15において、ラッチ・アレイ324は、ラッチの8行の配列から構成されており、各行は、8個のラッチを含んでいる。各ラッチは、Dフリップ・フロップであり、各Dフリップ・フロップは、D入力端、クロック入力端(小さな三角形で示す)、Q出力端(ラッチ・アレイ324の左上のラッチL0についてのみ符号Qを示す)を有する。全部で64個のフリップ・フロップは、8行8列の配列を形成する。
【0077】
φ1クロック信号は、第1(左端)列内の8個のDフリップ・フロップのクロック入力端に共通に供給される。これらラッチには、上の行から下の行にL0からL7の符号が付されている。これらラッチの出力端は、ラッチ・アレイ324の出力端子Q0〜Q7に夫々結合されている。φ2クロック信号は、第2列内の8個のDフリップ・フロップのクロック入力端に共通に供給される。これらラッチには、上の行から下の行にL8からL15の符号が付されている。これらラッチの出力端は、出力端子Q8〜Q15に夫々結合されている(図を簡単にするために省略する)。φ3クロック信号は、第3列内の8個のDフリップ・フロップのクロック入力端に共通に供給される。これらラッチには、上の行から下の行にL16からL23の符号が付されている。これらラッチの出力端は、出力端子Q16〜Q23に夫々結合されている(図を簡単にするために省略する)。φ4クロック信号は、第4列内の8個のDフリップ・フロップのクロック入力端に共通に供給される。これらラッチには、上の行から下の行にL24からL31の符号が付されている。これらラッチの出力端は、出力端子Q24〜Q31に夫々結合されている(図を簡単にするために省略する)。
【0078】
φ5クロック信号は、第5列内の8個のDフリップ・フロップのクロック入力端に共通に供給される。これらラッチには、上の行から下の行にL32からL39の符号が付されている。これらラッチの出力端は、出力端子Q32〜Q39に夫々結合されている(図を簡単にするために省略する)。φ6クロック信号は、第6列内の8個のDフリップ・フロップのクロック入力端に共通に供給される。これらラッチには、上の行から下の行にL40からL47の符号が付されている。これらラッチの出力端は、出力端子Q40〜Q47に夫々結合されている(図を簡単にするために省略する)。φ7クロック信号は、第7列内の8個のDフリップ・フロップのクロック入力端に共通に供給される。これらラッチには、上の行から下の行にL48からL55の符号が付されている。これらラッチの出力端は、出力端子Q48〜Q55に夫々結合されている(図を簡単にするために省略する)。φ8クロック信号は、第8列(右端列)内の8個のDフリップ・フロップのクロック入力端に共通に供給される。これらラッチには、上の行から下の行にL56からL63の符号が付されている。これらラッチの出力端は、出力端子Q56〜Q63に夫々結合されている(図を簡単にするためにQ62及びQ63のみを示す)。
【0079】
入力端子INは、第1遅延回路322(1)、第2遅延回路322(2)、第3遅延回路322(3)、第4遅延回路322(4)、第5遅延回路322(5)、第6遅延回路322(6)及び第7遅延回路322(7)の直列接続の入力端に結合される。第1遅延回路322(1)、第2遅延回路322(2)、第3遅延回路322(3)、第4遅延回路322(4)、第5遅延回路322(5)、第6遅延回路322(6)及び第7遅延回路322(7)の組み合わせが遅延回路322を構成する。
【0080】
第7遅延回路322(7)の出力端に、ラッチ・アレイ324へのC0入力信号が生じ、ラッチの第1(最上)行(L0、L8、L16、L24、L32、L40、L48及びL56)の入力端Dに共通に供給される。第6遅延回路322(6)の出力端に、ラッチ・アレイ324へのC1入力信号が生じ、ラッチの第2行(L1、L9、L17、L25、L33、L41、L49及びL57)の入力端Dに共通に供給される。第5遅延回路322(5)の出力端に、ラッチ・アレイ324へのC2入力信号が生じ、ラッチの第3行(L2、L10、L18、L26、L34、L42、L50及びL58)の入力端Dに共通に供給される。第4遅延回路322(4)の出力端に、ラッチ・アレイ324へのC3入力信号が生じ、ラッチの第4行(L3、L11、L19、L27、L35、L43、L51及びL59)の入力端Dに共通に供給される。第3遅延回路322(3)の出力端に、ラッチ・アレイ324へのC4入力信号が生じ、ラッチの第5行(L4、L12、L20、L28、L36、L44、L52及びL60)の入力端Dに共通に供給される。第2遅延回路322(2)の出力端に、ラッチ・アレイ324へのC5入力信号が生じ、ラッチの第6行(L5、L13、L21、L29、L37、L45、L53及びL61)の入力端Dに共通に供給される。第1遅延回路322(1)の出力端に、ラッチ・アレイ324へのC6入力信号が生じ、ラッチの第7行(L6、L14、L22、L30、L38、L46、L54及びL62)の入力端Dに共通に供給される。入力端子INにラッチ・アレイ324へのC7入力信号が生じ、ラッチの第8行(L7、L15、L23、L31、L39、L47、L55及びL63)の入力端Dに共通に供給される。
【0081】
図14の復調器32と、特に図15の遅延回路322及びラッチ・アレイ324との動作は、図16の波形図を参照すると良好に理解できよう。図16において、最も上の波形は、立ち上がりエッジであるシリアル2進入力信号(IN)の一部である。第2波形は、システム・クロック信号のリーディング・エッジを示し、上述の如く、このリーディング・エッジは、多相システム・クロック信号の位相φ0である。カウンタ330(図14)は、システム・クロック信号の各立ち上がりエッジで計数を増分する。図示の波形において、シリアル2進入力信号の立ち上がりエッジは、カウンタ330が値83となった後で、且つ84に増分する前に生じる。上述の如く、遅延回路322、ラッチ・アレイ324及び2進エンコーダ326の組み合わせは、エッジを検出し、レジスタ328がエッジの検出に応じてカウンタ330の値をラッチするようにさせる。図示の波形において、レジスタ328は、値83をラッチする。
【0082】
次の8個の波形は、多相システム・クロック信号を示す。これら信号は、詳細に後述する如く、W0〜W7である8個の位相区間を定める。次の波形は、一層高い分解能のシリアル2進入力信号(IN)であり、ラッチ・アレイ324に供給される信号C7でもある。立ち上がりエッジは、位相区間W5の略4分の3で生じる。
【0083】
動作において、遅延回路322(X)の各々は、システム・クロック信号の1/64の固定遅延を与える。シリアル2進入力信号は、遅延回路322(1)〜322(7)の直列接続を通過して、遅延信号C0〜C7を形成する。ラッチL0〜L7は、信号C0〜C7を夫々受信し、位相φ1信号によりクロックされる。よって、ラッチL0〜L7は、位相φ1信号の立ち上がりエッジにて8個の遅延信号C0〜C7をラッチして、出力端子Q0〜Q7にラッチされた信号を夫々発生する。図示した波形において、これら信号は、総て論理0の信号である。ラッチL8〜L15は、位相φ2信号によりクロックされて、φ2信号の立ち上がりエッジにて8個の遅延信号C0〜C7をラッチして、出力端子Q8〜Q15(図示せず)にラッチされた信号を夫々発生する。以下、同様である。特に、ラッチL40〜L47は、位相φ6信号の立ち上がりエッジにて生じる8個の遅延信号C0〜C7をラッチし、出力端子Q40〜Q47にラッチされた信号を夫々発生する。これらサンプルの値は、後述する。ラッチL56〜L63は、位相φ0信号の立ち上がりエッジにて8個の遅延信号C0〜C7をラッチし、出力端子Q56〜Q63にラッチされた信号を夫々発生する。これら信号は、総て論理1である。
【0084】
図16で、C7信号を太い線で示す。C6〜C0信号の各々は、前の信号に対してシステム・クロック周期の1/64だけ遅延しており、図16では細い線で示す。位相φ6信号の立ち上がりエッジにて、C7信号であるシリアル2進入力信号の立ち上がりエッジは、既に発生している。よって、C7信号は、論理1信号である。また、このC7信号を受信するラッチL47は、論理1信号をラッチして、論理1信号であるQ47出力信号を発生する。同様に、位相φ6信号の立ち上がりエッジにて、C6及びC5信号の立ち上がりエッジも発生する。よって、C6及びC5遅延信号を受信するラッチL46及びL45は、論理1信号をラッチして、論理1信号であるQ46及びQ45出力信号を夫々発生する。
【0085】
逆に、位相φ6の立ち上がりエッジでのC4遅延信号、即ち、C4遅延信号の立ち上がりエッジは、まだ生じない。よって、C4遅延信号を受信するラッチL44は、論理0信号をラッチし、論理0信号であるQ44出力信号を発生する。同様に、位相φ6信号の立ち上がりエッジにて、C3及びC0信号の立ち上がりエッジは、まだ発生しない。よって、C3〜C0遅延信号を受信するラッチL43〜L40は、論理0信号をラッチし、論理0信号であるQ43〜Q40出力信号を夫々発生する。
【0086】
2進エンコーダ326は、Q0〜Q63信号を処理して、エッジを検出する。Q0〜Q63信号の総ての論理値は、同じである(すなわち、総て論理1信号であるか、総て論理0信号である)。これは、システム・クロック区間が、カウンタ33の計数が83であるシステム・クロック区間の前か又は後である場合である。図16において上側3個の波形を参照する。先行するシステム・クロック区間に対して、Q0〜Q63信号は、総て論理0信号である。また、後続のシステム・クロック区間に対して、Q0〜Q63信号は、総て論理1信号である。この場合、2進エンコーダ326のクロック出力端にクロック信号が発生しない。
【0087】
しかし、2個の隣接したQ信号が異なる論理値ならば、2進エンコーダ326がエッジを検出する。図16に示す波形において、カウンタが値83であるシステム・クロック区間の期間中、信号Q44は、論理0値であり、信号Q45は、論理1値である。これは、リーディング・エッジを示す。同様な方法にて、信号Qnが論理1値であり、信号Qn+1が論理0値ならば、トレーリング・エッジが検出される。いずれの場合も、論理値の変化の直前におけるQ信号の数の値である多ビット2進信号が2進エンコーダ326によってレジスタ328に供給され、クロック信号がレジスタ328に供給される。
【0088】
図示の実施例において、値44の6ビット2進信号がレジスタ328に供給される。レジスタ328は、2進エンコーダ326からのクロック信号に応答して、カウンタ330の値(最後に検出したエッジからの完全なクロック・サイクルの数を表す)と、エンコーダ326からの値(現在のシステム・クロック・サイクル内のエッジの小数位置を表す)とをラッチする。図示の実施例において、レジスタ328からの出力は、15ビット・デジタル信号である。好適実施例において、レジスタ328は、同期形式で、クロック入力端子のシステム・クロックと、ラッチ・イネーブル入力端子における2進エンコーダ326からのクロック出力信号とを受信するように動作する。
【0089】
2進エンコーダ326におけるエッジ検出機能は、Qn及びQn+1の排他的論理和(Qn EOR Qn+1)を総てのnに対して計算することにより得られることが当業者には理解できよう。総てのnに対して、(Qn EOR Qn+1)=0ならば(即ち、総ての信号が同じ論理値ならば)、エッジが検出されず、レジスタ328にてクロック信号が発生しない。任意のnに対して、(Qn EOR Qn+1)=1ならば(即ち、QnがQn+1と異なれば)、2進エンコーダ326がデータ出力端子にnの値を発生し、レジスタ328用のクロック信号を発生する。
【0090】
図示の実施例において、8個の遅延信号がラッチの8個の各行に供給され、ラッチの8個の列が多相システム・クロックからの8個の各位相信号を受信して、システム・クロック周期の1/64の検出分解能を与える。他の構成も可能なことが当業者には理解できよう。例えば、システム・クロック周期の1/128の遅延を行う16個の遅延回路をラッチの16個の各々の行に結合でき、ラッチの8個の列は、多相システム・クロックから8個の各位相信号を受けて、システム・クロック周期の1/128の検出分解能を達成できる。または、システム・クロック周期の1/128の遅延を行う8個の遅延回路をラッチの8個の各行に結合でき、ラッチの16個の列が、多相システム・クロックの16個の各位相信号を受けて、システム・クロック周期の1/128の検出分解能を達成できる。または、システム・クロックの1/256の遅延を行う16個の遅延回路をラッチの16個の各行に結合し、ラッチの16個の列は、多相システム・クロックからの16個の各位相信号を受信して、システム・クロック周期の1/256の検出分解能を達成できる。
【0091】
各検出エッジの期間中に生じるレジスタ328からのエッジ位置データは、他の回路要素でも利用可能である。例えば、図示の実施例において、エッジ位置データを位相変調器26に供給し、この位相変調器は、そのデータを基にした再生シリアル2進信号を発生する。同様に、このデータに応答して、他の機能を実行できる。
【0092】
レジスタ328からのエッジ位置データをアンチエリアシング・フィルタ36にも供給する。上述の如く、補間フィルタ22(図4)に対して、分周器372及びクロック選択器374の組み合わせは、システム・クロック周波数又はこのシステム・クロック周波数の約数のいずれかにて、アンチエリアシング・フィルタ36用のクロック周波数を選択するように動作する。また、上述の如く、システム・クロックを受信するカウンタ330は、分周器372のクロック分周機能を提供する。
【0093】
クロック選択器374からの選択されたクロック信号は、第1及び第2ボックスカー・フィルタ用のクロック信号となる。この信号は、第1固定分周器376にて計数M3により分周され、更に、第2固定分周器394にて計数M4で分周される。第1固定分周器376からの出力クロック信号は、第3ボックスカー・フィルタ368用のクロック信号となり、第2固定分周器394からの出力クロック信号は、ラッチ392用のクロック信号になる。
【0094】
アンチエリアシング・フィルタ36は、1次ロウパス・フィルタ及びビット伸張器362と、3個のボックスカー・フィルタ364、366及び368との直列接続で構成されており、これらの各々は、所定時間ウィンドウにわたって入力サンプルを平均化する。ビット伸張器362は、1次LPFとして実現する。図示の実施例において、これは、既知の方法で、IIRフィルタとして実施する。さらに、ビット伸張器362は、その出力信号のビット数を、レジスタ328が使用できる15ビットから、23ビットに伸張する。第1及び第2ボックスカー・フィルタ364及び366の直列接続は、クロック選択器374からの選択されたフィルタ・クロックでのM個のサンプルを平均化するように動作する。第3ボックスカー・フィルタ368は、固定係数M3で分周された選択済みフィルタ・クロック周波数にて、M個のサンプルを平均化するように動作する。第3ボックスカー・フィルタ368からの出力信号は、レジスタ328からの一連のエッジ位置データ信号のロウパスろ波されたものである。このフィルタ動作は、既知の方法で、デシメーション処理期間中に生じたエリアシング・アーティファクトを阻止する。上述の如く、バレル・シフト器370は、ろ波された位相データ信号をシフトして、ロウパスろ波ボックスカー・フィルタにより誘発された利得変化を考慮する。ラッチ392は、レジスタ328からのM個のエッジ位置データの総てから1個の出力位相データ信号をラッチする。なお、M=M3・M4である。これら出力位相データ・サンプルをポスト・プロセッサ25(図1及び図2)に供給し、ラッチ392へのクロック信号は、ポスト・プロセッサ25用のストローブ信号として動作する。
【0095】
上述の如く、上述のいくつかの信号処理にとって、クロック出力信号シンセサイザの場合にはプロセッサ5との共用が可能であり、シリアル2進信号アナライザの場合にはポスト・プロセッサ25との共用が可能である。図17〜図20は、図14に示したアンチエリアシング・フィルタ36の詳細なブロック図であり、図17〜図20に示した技術を、図4に示す補間フィルタに同様に適用できる。
【0096】
図17〜図20は、図14のアンチエリアシング・フィルタ36の構成の4個のブロック図である。図17は、図14に示すアンチエリアシング・フィルタ36の簡略化したブロック図である。図17において、第1、第2及び第3ボックスカー・フィルタ364、366及び368の直列接続を、エッジ位置データ信号の信号源と、ラッチ392との間に結合する。第1及び第2ボックスカー・フィルタ364及び366は、ボー・レートFBAUDでクロック信号によりクロックされる。第3ボックスカー・フィルタ368は、FBAUD/M3でクロック信号によりクロックされる。ラッチ392は、FBAUD/Mでクロック信号によりクロックされる。なお、M=M3・M4であり、このクロック信号は、ストローブ信号である。
【0097】
周知の如く、平均化機能は、比較的に高速動作の累積機能と、比較的低速動作の微分機能との組み合わせと考えられる。図18は、既知の方法で、アキュムレータ及び微分器の直列回路に分解できる第1、第2及び第3ボックスカー・フィルタ364、366及び368の各々を示す。第1ボックスカー・フィルタ364は、アキュムレータ42及び微分器44との直列接続を含んでおり、第2ボックスカー・フィルタ366は、アキュムレータ62及び微分器64との直列接続を含んでおり、第3ボックスカー・フィルタ368は、アキュムレータ82及び微分器84との直列接続を含んでいる。累積及び微分処理は線形処理なので、アキュムレータ42、62、82及び微分器44、64、84は、任意の順番での直列接続ができる。
【0098】
図19は、3個のアキュムレータ42、62、82が3個の微分器44’、64’、84’の前段に接続された異なる構成を示す。図19において、第1及び第2アキュムレータ42及び62は、ボー・レートFBAUDにてクロック信号によりクロックされ、第3アキュムレータ82は、FBAUD/M3のレートにてクロック信号にてクロックされる。これら3個の微分器44’、64’、84’は、総てFBAUD/M3のレートでクロック信号によりクロックされる。
【0099】
図20は、ラッチ392が3個のアキュムレータ42、62及び82の直列接続と、3個の微分器44”、64”及び84”の直列接続との配置された他の構成を示す。図20において、ラッチ392と、3個の微分器44”、64”及び84”とは、FBAUD/Mのレートにてクロック信号により総てクロックされる。この構成は、信号処理チェーンの端部にて、微分回路44”、64”及び84”をグループ化する。この図示の実施例において、3個のアキュムレータ42、62及び82と、ラッチ392とは、システム10を含む半導体チップ上に作成される。一方、微分器44”、64”及び84”は、このチップの外で、図14のポスト・プロセッサ25に形成される。
【0100】
図4に示した補間フィルタ22内のボックスカー・フィルタ224及び226は、同様に、アキュムレータと微分器とに分解でき、微分器がプリ・プロセッサ5の集積回路チップの外に構成するように配置できる。本願に開示された処理の再配置は、上述の機能を変更しないが、チップの外での比較的に低速な処理に移行し、集積回路チップ上で作成する必要のある回路を減らす。これは、かかるチップや、かかるチップを用いるいかなる装置のコストも低減させる。
【0101】
図4の補間フィルタ22を図14のアンチエリアシング・フィルタ36と比較すると、同じ要素がこれらフィルタの両方に共用されていることが判る。例えば、PLL14、クロック分周器(232及び372)、クロック選択器(234及び374)、第1固定分周器(236及び376)及び第2固定分周器(238及び394)の直列回路が、補間フィルタ22及びアンチエリアシング・フィルタ36の両方に使用されている。当業者に既知の任意の技術を用いて、残りの要素である第1ボックスカー・フィルタ(224及び364)、第2ボックスカー・フィルタ(226及び366)及び第3ボックスカー・フィルタ(230及び362)と、バレル・フィルタ(228及び370)と、ラッチ(222及び393)とは、対応する他の要素の適切な出力端子へのクロック入力端子及びデータを切り替えて、電気的に再構成できる。同様に、位相変調器26の入力端子は、システムがクロック信号シンセサイザとして動作するときに補間器22の出力端に電気的に切替え、また、システムがクロック信号アナライザとして動作するときに位相復調器32の出力端に電気的に切り替えてもよい。図1及び図2において、システム制御器(図示せず)から制御インタフェース12を介してシステム10へ供給された制御信号により、動作モードを制御できる。制御インタフェース12は、適切な制御信号をスイッチング要素に供給して、所望方法で図示の要素を結合する。
【0102】
上述のシリアル2進信号シンセサイザは、固定周波数システム・クロックと同期の位相表現データを受信し、シリアル2進信号アナライザは、固定周波数システム・クロックと同期して位相表現データを発生する。同期動作するかかるシステムは、測定機器の一部として使用するのが容易である。さらに、かかるシステムで必要なデジタルろ波、即ち、補間フィルタ及びアンチエリアシング・フィルタは、設計及び実現が容易である。さらに、エッジの存在又は不在に関わりなく、別のクロック再生回路を必要とせずに、シリアル2進信号アナライザがデータ信号に対して動作できることが理解できよう。
【0103】
【発明の効果】
上述の如く本発明によれば、合成クロック信号の周波数よりも非常に高い周波数のシステム・クロックを必要とせずに、正確で高分解能のエッジ配置が可能で、同期状態で動作できる。
【図面の簡単な説明】
【図1】シリアル2進信号用の位相測定/発生器システムのブロック図である。
【図2】シリアル2進信号用の位相測定/発生器システムのブロック図である。
【図3】図1及び図2に示したシステムに用いるクロック信号シンセサイザのブロック図である。
【図4】図3に示すクロック信号シンセサイザの一層詳細なブロック図である。
【図5】本発明による位相測定/発生器システムの動作を理解するのに有用な波形図である。
【図6】図4のクロック信号シンセサイザに用いる補間器の一層詳細なブロック図である。
【図7】図4のクロック信号シンセサイザに用いる補間器の一層詳細なブロック図である。
【図8】図4のクロック信号シンセサイザに用いる補間器の一層詳細なブロック図である。
【図9】図3及び図4に示したクロック信号シンセサイザ内の位相変調器の動作を理解するのに有用な波形図である。
【図10】図3及び図4に示したクロック信号シンセサイザ内の位相変調器の動作を理解するのに有用な波形図である。
【図11】図3及び図4に示したクロック信号シンセサイザ内の位相変調器の動作を理解するのに有用な図である。
【図12】図3及び図4に示したクロック信号シンセサイザ内の位相変調器の動作を理解するのに有用な図である。
【図13】図1及び図2に示したシステムに用いるシリアル2進入力信号アナライザのブロック図である。
【図14】図13に示したシリアル2進入力信号アナライザの一層詳細なブロック図である。
【図15】図14に示した遅延及びラッチ・アレイ(配列)回路の一層詳細なブロック図である。
【図16】図14及び図15に示したシリアル2進入力信号アナライザの動作を理解するのに有用な波形図である。
【図17】図14に示したシリアル2進入力信号アナライザに用いるフィルタの一層詳細なブロック図である。
【図18】図14に示したシリアル2進入力信号アナライザに用いるフィルタの一層詳細なブロック図である。
【図19】図14に示したシリアル2進入力信号アナライザに用いるフィルタの一層詳細なブロック図である。
【図20】図14に示したシリアル2進入力信号アナライザに用いるフィルタの一層詳細なブロック図である。
【符号の説明】
5 プリ・プロセッサ
10 位相測定/発生器システム
12 制御インタフェース
14 PLL
15 ループ・フィルタ
20 シンセサイザ
22 補間フィルタ
25 ポスト・プロセッサ
26、220 変調器
222 ラッチ
226、228 ボックスカー・フィルタ
229 シフト器
230 ビット伸張器
234 クロック選択器
262 カウンタ
272 デコーダ
278 比較器[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a digitally controlled clock signal synthesizer and a serial binary signal analyzer.
[0002]
[Prior art]
Digitally controlled clock signal synthesizers are known. A system known as an arbitrary waveform generator includes a source for a series of digital control signals representing the value of the output clock signal at each point in time. The rate at which the digital control signal is provided is controlled by the system clock, but its frequency is generally much higher than the frequency of the synchronized clock signal. These digital control signals are supplied to a digital-to-analog converter (DAC). The analog output signal from the DAC is filtered by a low-pass filter and compared with a threshold by a threshold detector to detect the level. The output signal of the threshold detector is a composite clock signal.
[0003]
During the system clock period, when the composite clock signal is high, the amplitude value of the digital signal is maximum. Also, during the system clock period, when the composite clock signal is low, the amplitude value of the digital signal is at a minimum. During the system clock period when the leading edge (leading edge) and the trailing edge (trailing edge) occur, the amplitude value of the digital signal is intermediate. The DAC generates an analog signal at a level corresponding to the value of the digital signal. For example, at the leading edge, the clock signal transitions from the minimum value of the previous system clock cycle to the maximum value of the next system clock cycle. During the leading edge of the system clock period, the low pass filtered analog signal rises relatively slowly due to the digital control signal having an intermediate value close to the minimum value. Intersect with the level. Conversely, a digital signal at an intermediate value near the maximum causes the low-pass filtered analog signal to rise relatively quickly, so that the signal crosses the threshold level relatively easily. In this case, in the system clock period, this leading edge occurs relatively easily. The same applies to trailing edges. In this manner, the digital clock signal may be synthesized with leading and trailing edges that occupy less than one portion within the system clock period.
[0004]
Such a system can generate a synthesized clock signal with relatively high resolution and precisely located edges. However, such systems require a system clock with a much higher frequency than the frequency of the composite clock signal. If a relatively high frequency synthesized clock is required, such a system would include a very high frequency system clock signal, and thus a high speed source of digital control signals, a DAC, a low pass filter, and threshold detection. Need a vessel. Such high frequency components are either very expensive or technically impossible.
[0005]
Other techniques have been developed to generate a synthesized clock signal with relatively high resolution and precisely positioned edges without the need for fast components. For example, U.S. Pat. No. 5,394,106 to Black et al., Feb. 28, 1995, entitled "Apparatus and Method for Combining Multiple Signals with Programmable Periods" discloses such a system. The system described in this patent includes a source for a series of digital control signals, a counter clocked by a system clock, a magnitude comparator, and a variable delay circuit. The digital control signal represents the time from the last occurring edge to the next desired edge. The first part of each digital control signal represents an integer part of how many system clock cycles the time from the previous edge of this composite clock signal to the desired time of the next edge. The second part of each digital control signal represents a fraction of the number of system clock cycles from the previous edge to the desired time of the next edge. The digital control signal is coupled via the accumulator to one input of the magnitude comparator and supplies the value from the counter to a second input of the magnitude comparator. The counter counts system clock cycles. When the required number of clock cycles has been counted (ie, the desired count has been reached), the magnitude comparator generates a logical "1" signal to indicate a match. Thus, the fractional portion of the digital control signal adjusts the variable delay circuit to delay the logic "1" output signal from the magnitude comparator by the required portion of the system clock cycle. The edge of the delayed output signal from the variable delay circuit is within the composite clock signal.
[0006]
The system of the aforementioned US Pat. No. 5,394,106 does not require the frequency of the system clock signal to be significantly higher than the frequency of the synthesized clock signal, and places edges within the synthesized clock signal at fractional resolution of the system clock cycle. can do. Instead, the frequency of the system clock signal is on the same order as the highest frequency desired for the composite clock signal. However, in systems such as described in U.S. Pat. No. 5,394,106, a new digital control signal from a digital control signal source is required in response to a "match" signal from the magnitude comparator. This is when an edge corresponding to the final digital control signal occurs. Such a system can and can be used to generate a phase-modulated composite clock signal (for jitter response measurement), thus requiring a new digital control value with time period variations. That is, the input digital control value is received asynchronously with respect to the system clock.
[0007]
However, first, those skilled in the art will appreciate that synchronous digital systems are easy to design, implement, and integrate with other digital systems. The asynchronous nature of U.S. Pat. No. 5,394,106 described above makes it difficult to integrate such systems into digital systems. Second, asynchronous systems are difficult to design and implement for accurate filtering. Thus, a desirable clock signal synthesizer does not require a much higher frequency system clock than the synthesized clock signal, allows for accurate and high resolution edge placement, and has a synchronized state (ie, synchronized to the system clock). In a state of receiving a digital control signal).
[0008]
Clock signal analyzers (analyzers) are known. Such an analyzer generates data representing the phase of the input clock signal. In a method corresponding to the above clock signal generator, one clock signal analyzer includes a counter, which starts counting on one edge of the input clock signal and stops on the next edge. This counter is clocked by the system clock (counts the system clock) and at the end of the counting period, the count indicates the time between two edges.
[0009]
The resolution of the above method is the system clock period. The finer resolution (higher resolution) method involves two gradient generators to achieve a finer resolution than the system clock. A plurality of pulses are used to indicate the location of the edge in the clock signal to be analyzed. A start pulse triggers a ramp generator configured to change from a minimum voltage to a maximum voltage during a system clock period. The ramp generator continues the ramp until the beginning of the next system clock cycle. At the beginning of the next system clock cycle, the value of the ramp signal is converted to a digital signal, indicating the fractional part of the clock cycle from the start pulse to the start of the next system clock cycle. Here, a low value indicates that a start pulse has occurred near the end of the system clock cycle, and a high value indicates that a start pulse has occurred shortly after the start of the system clock cycle. The start pulse enables the counter to start counting system clock cycles. The stop pulse disables the counter and triggers the second ramp generator. The second ramp generator operates in a manner similar to the first ramp generator to generate a digital value indicative of a fractional part of the system clock cycle from the stop pulse to the start of the next system clock cycle. I do. The value of the second ramp generator is also converted to a digital value. Thus, the period between the start and stop pulses is [number of system clock cycles of the counter] plus [the first complete system clock cycle represented by the digital value of the first ramp generator, and the start pulse. The fractional part of the clock cycle between the stop pulse and the fractional part of the clock cycle between the next complete system clock cycle represented by the digital value of the second ramp generator and the stop pulse.
[0010]
[Problems to be solved by the invention]
It is not always necessary to identify each edge of the synthesized clock signal and analyze the time of each edge of the input clock signal. In some cases, it is sufficient to provide edge data and receive edge timing data at a lower rate than the edge rate in the synthesized or analyzed data signal.
[0011]
[Means for Solving the Problems]
In accordance with the principles of the present invention, a digital phase synthesizer includes a source of a continuous phase data signal (a signal of continuous phase data). The interpolator generates a continuous edge arrangement data signal (a signal of continuous edge arrangement data) in response to each of the continuous phase data signals. The phase modulator generates an output clock signal having an edge located at a time determined by the continuous edge located data signal. Similarly, a digital phase analyzer comprises a source of a serial binary input signal having edges. The phase demodulator generates a continuous data signal representing the location of each edge of the serial binary input signal. The decimator generates a phase data signal at a rate slower than the edge of the serial binary input signal.
[0012]
According to the clock signal synthesizer according to the present invention, accurate and high-resolution edge arrangement can be performed without the need for a system clock having a frequency much higher than the frequency of the synthesized clock signal. Operate.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
1 and 2 are block diagrams of a phase measurement /
[0014]
1 and 2, input terminal IN is coupled to a system controller (not shown). The system controller generates a signal specifying a desired phase characteristic of the generated clock output signal. The input terminal IN is also connected to an input terminal of the
[0015]
The control input is coupled to a system controller (not shown) and receives data that controls the configuration and operation of the
[0016]
The reference clock signal is supplied to a reference input of a phase locked loop (PLL) 14.
[0017]
In FIG. 2, input terminal IN is coupled to a source of a serial binary input signal. Input terminal IN is coupled to the input of
[0018]
In operation, a system controller (not shown) provides control data to
[0019]
Similarly, the control interface includes registers, or latches, or transmission gates (as needed), whose inputs are coupled to points in the
[0020]
In FIG. 1, a system controller (not shown) provides control data to control
[0021]
[0022]
In FIG. 2, a system controller (not shown) provides control data to control
[0023]
As in the digital clock generation system described above in connection with FIGS. 1 and 2, and phase modulated, the edges in the serial binary input signal are at a predetermined rate (baud), as will be described in greater detail below. , While the phase data is provided to the
[0024]
FIG. 3 is a block diagram of the
[0025]
In operation, the
[0026]
FIG. 4 is a more detailed block diagram of the serial
[0027]
[0028]
The output of
[0029]
A third output of
[0030]
The polyphase system clock signal from PLL 14 (FIGS. 1 and 2) is shown in FIG. In the illustrated embodiment, the multi-phase system clock includes eight clock signals of the same frequency but of eight phases at equal intervals to simplify the description of the invention. The polyphase system clock signal can be generated in a known manner by a ring oscillator. For a polyphase system clock signal, it is possible to include more or less than eight phases. One phase of the polyphase system clock signal is selected to provide the system clock signal. In the illustrated embodiment, φ0 is used like a system clock.
[0031]
The
[0032]
The
[0033]
6, 7, andFigureFIG. 8 is a detailed block diagram of the
[0034]
Boxcar filters are well known and exhibit a flat impulse response over a period of time. Those skilled in the art will appreciate that such a filter performs both linear interpolation and amplification on the input signal. The two boxcar filters operate in series and at the same time, performing a quadratic interpolation function and amplification. Those skilled in the art will also recognize that other interpolation techniques can be used successfully.
[0035]
In operation, the
[0036]
The output of the
[0037]
One skilled in the art will appreciate that the boxcar filter can be decomposed into a series connection of an accumulator and a differentiator. Those skilled in the art will also understand that the operation of the accumulator and differentiator is linear, and that they can be arranged in any order. Further, it can be understood that the cumulative operation is a relatively high-speed operation, and the differential operation is a relatively low-speed operation.
[0038]
FIG. 7 shows the
[0039]
FIG. 8 shows another arrangement of the
[0040]
FIG. 4 is referred to again.
[0041]
The signal from
[0042]
In the illustrated embodiment, the system clock frequency is related to the square of the baud rate. That is, if the baud rate is FBAUDThen the system clock frequency is 2m・ FBAUDis there. In this case, each cycle of the clock signal at the given baud rate is 2mSystem clock cycles. The value of m can be selected by the system controller via the
[0043]
The countable size of the counter and the value of m are configured to provide a clock signal to the
[0044]
For example, if the system clock frequency supplied by the
[0045]
The operation of the
[0046]
The signal from
[0047]
The difference signal from
[0048]
If the time difference signal from
[0049]
As described in detail below, the leading edge of the clock output signal occurs during the period when the integer output of
[0050]
The next eight waveforms in FIG. 9 show the phases φ0 to φ7 of the polyphase system clock signal. The left portion of these waveforms represents the signal of the system clock cycle when the integer output value C of
[0051]
In a manner described in detail below,
[0052]
The analog multiplexer (MUX) 274 cycles in the order of the signals D0-D7 once in each system clock cycle in response to the polyphase system clock signal. During the phase section W0, the MUX 274 supplies the D0 signal to the output terminal. Further, during the phase section W1, the MUX 274 supplies the D1 signal to the output terminal. Hereinafter, the same applies.
[0053]
The configuration of signals D0 to D7 generated by
[0054]
The periods when the C signal is 0 are shown in the eight rows in the upper half of the table in FIG. 11 and the waveform on the left side in FIG. During this period, the signals D0 to D7 are formed by the following method. If the intermediate resolution signal M is zero, it can be assumed that the signal D0 is any one of the analog levels 1-8 (shown in FIG. 9 by multiple horizontal lines for the signal D0). The specific analog level is derived from signal A1 from
[0055]
If the intermediate resolution signal is equal to 1, the D0 signal is set to the
[0056]
The section where the C signal is equal to 256 is shown in the lower eight rows in the table of FIG. 11 and the left waveform of FIG. During this period, the signals D0 to D7 are formed by the following method. Assuming that the intermediate resolution signal M is 0, it is assumed that the signal D0 is any one of the analog levels 0-7 (indicated by the multiple horizontal lines for the signal D0 in FIG. 9). The particular analog level is derived from the signal A2 from the
[0057]
If the intermediate resolution signal is equal to one, the D0 signal is set to the analog value eight. As shown in FIG. 11, signal D1 can be assumed to have analog levels 0-7 (signal A2 from second DAC 266), and the remaining signals D2-D7 are assumed to have
[0058]
As described above, for each system clock cycle in response to the polyphase system clock signal, analog MUX 274 provides signals D0-D7 from
[0059]
In the method described later, the fine resolution signal F from the
[0060]
FIG. 10 shows two possible waveforms for a selected signal D from MUX 274. The waveform D at the top in FIG. 10 shows a waveform in which the value of the fine resolution signal F from the
[0061]
The A1 level (2) is relatively low compared to the maximum level (8) at which the filtered signal rises, so the filtered waveform rises relatively slowly. Therefore, the filtered waveform rises relatively slowly through the threshold value Th (set in the middle of the maximum value and the minimum value in the illustrated example) in the period A1. Similarly, the A2 level (6) is relatively high compared to the minimum level (0) at which the filtered waveform drops, so the filtered waveform drops at a relatively slow rate. Therefore, the filtered waveform falls through the threshold value Th relatively late in the period A2.
[0062]
The filtered waveform is compared in
[0063]
A fourth waveform D in FIG. 10 shows a selected waveform when the value of the fine resolution signal from the
[0064]
The filtered waveform rises relatively quickly because the A1 level (6) is relatively high compared to the maximum level (8) at which the filtered signal rises. Therefore, the filtered waveform rises through the threshold Th relatively early in the period A1. Similarly, the filtered waveform falls relatively quickly because the A2 level (2) is relatively low compared to the minimum level (0) at which the filtered waveform falls. Therefore, the filtered waveform falls through the threshold value Th relatively early in the period A2.
[0065]
The filtered waveform is compared in
[0066]
Those skilled in the art will appreciate that the least significant bit signal at the output of
[0067]
Next, reference is made to the digital phase analyzer shown in FIG. FIG. 13 is a block diagram of a clock signal analyzer used in the
[0068]
The serial binary input signal at the input terminal IN has an edge that occurs nominally at a time corresponding to a predetermined baud rate. This serial binary input signal is a phase modulation signal in which the position of the edge varies with the phase. Alternatively, this signal is a data carrying signal with or without an edge and represents the value of the data carried by this data carrying signal. In the case of a data-carrying signal, edges occur at approximately a given baud rate.
[0069]
phaseDemodulator32 generates edge position data identifying the position of each edge in the serial binary input signal. When each edge is detected, edge position data is generated. The edge position data corresponds to the edge arrangement data described above with reference to the
[0070]
Referring again to FIG. The
[0071]
FIG. 14 shows a detailed block diagram of the
[0072]
The system clock signal which is φ0 of the polyphase system clock signal is supplied to the input terminal of the
[0073]
The output of
[0074]
The system clock signal from the
[0075]
In operation, the combination of the
[0076]
FIG. 15 is a detailed block diagram of the
[0077]
The φ1 clock signal is commonly supplied to the clock input terminals of the eight D flip-flops in the first (leftmost) column. These latches are labeled L0 to L7 from the top row to the bottom row. The outputs of these latches are coupled to output terminals Q0-Q7 of
[0078]
The φ5 clock signal is commonly supplied to the clock input terminals of the eight D flip-flops in the fifth column. These latches are labeled L32 to L39 from the top row to the bottom row. The outputs of these latches are respectively coupled to output terminals Q32-Q39 (omitted for simplicity of the figure). The φ6 clock signal is commonly supplied to clock input terminals of eight D flip-flops in the sixth column. These latches are labeled L40 to L47 from the top row to the bottom row. The outputs of these latches are respectively coupled to output terminals Q40-Q47 (omitted for simplicity of the figure). The φ7 clock signal is commonly supplied to clock input terminals of eight D flip-flops in the seventh column. These latches are labeled L48 to L55 from the top row to the bottom row. The outputs of these latches are respectively coupled to output terminals Q48-Q55 (omitted for simplicity of the figure). The φ8 clock signal is commonly supplied to the clock input terminals of the eight D flip-flops in the eighth column (the rightmost column). These latches are labeled L56 to L63 from the top row to the bottom row. The outputs of these latches are coupled to output terminals Q56-Q63, respectively (only Q62 and Q63 are shown for simplicity).
[0079]
The input terminal IN is connected to the first delay circuit 322 (1), the second delay circuit 322 (2), the third delay circuit 322 (3), the fourth delay circuit 322 (4), the fifth delay circuit 322 (5), The sixth delay circuit 322 (6) and the seventh delay circuit 322 (7) are coupled to the serially connected input terminals. First delay circuit 322 (1), second delay circuit 322 (2), third delay circuit 322 (3), fourth delay circuit 322 (4), fifth delay circuit 322 (5),
[0080]
At the output of the seventh delay circuit 322 (7), the C0 input signal to the
[0081]
The operation of the
[0082]
The next eight waveforms are the polyphase system clocksignalIs shown. These signals define eight phase sections W0 to W7, as described in detail below. The next waveform is the higher resolution serial binary input signal (IN), which is also the signal C7 provided to the
[0083]
In operation, each of the delay circuits 322 (X) provides a fixed delay of 1/64 of the system clock signal. The serial binary input signal passes through a series connection of delay circuits 322 (1) -322 (7) to form delay signals C0-C7. Latches L0-L7 receive signals C0-C7, respectively, and are clocked by the phase φ1 signal. Therefore, the latches L0 to L7 latch the eight delayed signals C0 to C7 at the rising edge of the phase φ1 signal, and generate the signals latched at the output terminals Q0 to Q7, respectively. In the illustrated waveform, these signals are all
[0084]
In FIG. 16, the C7 signal is indicated by a thick line. Each of the C6-C0 signals is delayed by 1/64 of the system clock period with respect to the previous signal, and is shown by a thin line in FIG. At the rising edge of the phase φ6 signal, the rising edge of the serial binary input signal that is the C7 signal has already occurred. Therefore, the C7 signal is a logical 1 signal. The latch L47 that receives the C7 signal latches the
[0085]
Conversely, the C4 delayed signal at the rising edge of the phase φ6, that is, the rising edge of the C4 delayed signal has not yet occurred. Therefore, the latch L44 that receives the C4 delay signal latches the
[0086]
The
[0087]
However, if two adjacent Q signals have different logical values, the
[0088]
In the illustrated embodiment, a 6-bit binary signal having a value of 44 is provided to register 328.
[0089]
The edge detection function in the
[0090]
In the illustrated embodiment, eight delayed signals are provided to each of the eight rows of the latch, and eight columns of the latch receive each of the eight phase signals from the polyphase system clock to provide a system clock. A detection resolution of 1/64 of the cycle is given. One skilled in the art will appreciate that other configurations are possible. For example, sixteen delay circuits providing a delay of 1/128 of the system clock period can be coupled to each of the sixteen rows of the latch, and eight columns of the latch provide eight individual positions from the polyphase system clock. Upon receiving the phase signal, a detection resolution of 1/128 of the system clock period can be achieved. Alternatively, eight delay circuits providing a delay of 1/128 of the system clock period can be coupled to each of the eight rows of the latch, and sixteen columns of the latch are used to provide sixteen phase signals of the polyphase system clock. As a result, a detection resolution of 1/128 of the system clock period can be achieved. Alternatively, sixteen delay circuits, which provide a delay of 1/256 of the system clock, are coupled to each of the sixteen rows of the latch, and the sixteen columns of the latch provide the sixteen phase signals from the polyphase system clock. And a detection resolution of 1/256 of the system clock period can be achieved.
[0091]
Edge position data from
[0092]
The edge position data from the
[0093]
The clock signal selected from the
[0094]
The
[0095]
As described above, for some of the above signal processing, the clock output signal synthesizer can be shared with the
[0096]
17 to 20 are four block diagrams of the configuration of the
[0097]
As is well known, the averaging function is considered to be a combination of a relatively high-speed operation accumulation function and a relatively low-speed operation differentiation function. FIG. 18 shows each of the first, second and third boxcar filters 364, 366 and 368 which can be decomposed in a known manner into a series circuit of accumulators and differentiators. The
[0098]
FIG. 19 shows a different configuration in which three
[0099]
FIG. 20 shows another configuration in which a
[0100]
The boxcar filters 224 and 226 in the
[0101]
A comparison of the
[0102]
The serial binary signal synthesizer described above receives the phase representation data synchronous with the fixed frequency system clock, and the serial binary signal analyzer generates the phase representation data in synchronization with the fixed frequency system clock. Such a system that operates synchronously is easy to use as part of a measuring instrument. Further, the digital filtering required in such a system, ie, the interpolation and anti-aliasing filters, is easy to design and implement. Further, it will be appreciated that the serial binary signal analyzer can operate on data signals with or without the presence of edges and without the need for a separate clock recovery circuit.
[0103]
【The invention's effect】
As described above, according to the present invention, accurate and high-resolution edge arrangement can be performed without requiring a system clock having a frequency much higher than the frequency of the synthesized clock signal, and operation can be performed in a synchronized state.
[Brief description of the drawings]
FIG. 1 is a block diagram of a phase measurement / generator system for a serial binary signal.
FIG. 2 is a block diagram of a phase measurement / generator system for a serial binary signal.
FIG. 3 is a block diagram of a clock signal synthesizer used in the systems shown in FIGS. 1 and 2;
FIG. 4 is a more detailed block diagram of the clock signal synthesizer shown in FIG.
FIG. 5 is a waveform diagram useful for understanding the operation of the phase measurement / generator system according to the present invention.
6 is a more detailed block diagram of an interpolator used in the clock signal synthesizer of FIG.
FIG. 7 is a more detailed block diagram of an interpolator used in the clock signal synthesizer of FIG.
8 is a more detailed block diagram of an interpolator used in the clock signal synthesizer of FIG.
FIG. 9 is a waveform diagram useful for understanding the operation of the phase modulator in the clock signal synthesizer shown in FIGS. 3 and 4.
FIG. 10 is a waveform diagram useful for understanding the operation of the phase modulator in the clock signal synthesizer shown in FIGS. 3 and 4.
FIG. 11 is a diagram useful in understanding the operation of the phase modulator in the clock signal synthesizer shown in FIGS. 3 and 4.
FIG. 12 is a diagram useful in understanding the operation of the phase modulator in the clock signal synthesizer shown in FIGS. 3 and 4;
FIG. 13 is a block diagram of a serial binary input signal analyzer used in the system shown in FIGS. 1 and 2;
FIG. 14 is a more detailed block diagram of the serial binary input signal analyzer shown in FIG.
FIG. 15 is a more detailed block diagram of the delay and latch array circuit shown in FIG.
FIG. 16 is a waveform diagram useful for understanding the operation of the serial binary input signal analyzer shown in FIGS. 14 and 15;
FIG. 17 is a more detailed block diagram of a filter used in the serial binary input signal analyzer shown in FIG.
FIG. 18 is a more detailed block diagram of a filter used in the serial binary input signal analyzer shown in FIG.
19 is a more detailed block diagram of a filter used in the serial binary input signal analyzer shown in FIG.
FIG. 20 is a more detailed block diagram of a filter used in the serial binary input signal analyzer shown in FIG.
[Explanation of symbols]
5 Pre-processor
10 Phase measurement / generator system
12 Control interface
14 PLL
15 Loop filter
20 Synthesizer
22 Interpolation filter
25 Post Processor
26, 220 modulator
222 latch
226, 228 Boxcar filter
229 Shifter
230 bit expander
234 Clock selector
262 counter
272 decoder
278 Comparator
Claims (1)
制御インタフェースと、
位相変調器と、
位相復調器と、
上記信号源からの上記システム・クロック信号を受けると共に、上記制御インタフェースからの制御を受け、上記位相変調器及び上記位相復調器と結合された構成変更可能なフィルタと
を具えたシステムであって、
該システムは、上記制御インタフェースからの制御に応答して第1及び第2動作モードにて動作するように構成され、
上記第1モードにて、
上記構成変更可能なフィルタが、補間器として動作するように構成され、クロック出力信号の所定位相特性を特定し且つ上記システム・クロック信号に同期した位相データを受け、該位相データに応答してエッジ配置データ信号を発生し、
上記位相復調器が、上記構成可能なフィルタに結合されて上記エッジ配置データ信号を受け、上記システム・クロック信号に応答して、上記エッジ配置データ信号の各々により決まる時点に配置されたエッジを有するクロック出力信号を発生し、
上記第2動作モードにて、
上記位相復調器が、シリアル2進入力信号を受け、上記システム・クロック信号に応答して上記シリアル2進入力信号の状態遷移を表すエッジ位置データ信号を連続的に発生し、
上記構成変更可能なフィルタが、アンチエリアシング・フィルタ及びデシメーションとして動作するように構成され、上記位相復調器に結合され、上記エッジ位置データ信号を受けて、上記システム・クロック信号に同期して上記エッジ位置データ信号から位相データを発生する
ことを特徴とするシンセサイザ及び信号アナライザのシステム。The source of the system clock signal;
A control interface;
A phase modulator;
A phase demodulator;
A system comprising: a system configurable filter coupled to the phase modulator and the phase demodulator, receiving the system clock signal from the signal source, and receiving control from the control interface,
The system is configured to operate in first and second modes of operation in response to control from the control interface,
In the first mode,
The reconfigurable filter is configured to operate as an interpolator, identifies a predetermined phase characteristic of a clock output signal, receives phase data synchronized with the system clock signal, and responds to the phase data with an edge. Generate a placement data signal,
The phase demodulator is coupled to the configurable filter, receives the edge-located data signal, and has an edge located at a time determined by each of the edge-located data signals in response to the system clock signal. Generates a clock output signal,
In the second operation mode,
The phase demodulator receives a serial binary input signal and continuously generates an edge position data signal representing a state transition of the serial binary input signal in response to the system clock signal;
The configurable filter is configured to operate as an anti-aliasing filter and decimation, is coupled to the phase demodulator, receives the edge position data signal, and synchronizes with the system clock signal. A synthesizer and signal analyzer system for generating phase data from an edge position data signal.
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