JP3563058B2 - 昇圧電源回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、力率改善回路の過電圧保護を行う際に用いて好適する、力率改善回路により構成される昇圧電源回路に関する。
【０００２】
【従来の技術】
従来の力率改善回路により構成される昇圧電源回路の過電圧保護技術を図２及び図３を参照して説明する。
【０００３】
従来のこの種、力率改善回路により構成される昇圧電源回路は、図２に示すような力率を改善し、高調波電流の規格、規制に適合させるためのアクティブフィルタ回路（力率改善のための昇圧電源回路）と、図３に示すような昇圧された電圧の過電圧を保護する過電圧保護回路とにより構成されていた。
【０００４】
図２に示す、力率改善のための昇圧電源回路は、交流入力電源（ＡＣ入力）を整流するダイオードブリッジＤ１、過電圧保護用のヒューズＦ１、力率改善回路用コンデンサＣ１、力率改善回路用チョークコイルＬ１、力率改善回路用スイッチングＦＥＴ素子Ｑ１、力率改善ＰＦＣ（ｐｏｗｅｒ ｆａｃｔｏｒ ｃｏｎｔｒｏｌｌｅｒ ）制御回路ＵＡ１、昇圧電圧設定用抵抗Ｒ１、力率改善回路用整流ダイオードＤ２、平滑用電解コンデンサＣ２等の回路素子により構成される。また、図３に示す、過電圧保護回路は、シャントレギュレータＵＡ２、スイッチング用トランジスタＱ２，Ｑ３、過電圧設定抵抗Ｒ２，Ｒ３、トランジスタＱ２，Ｑ３の動作用抵抗Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８…等の回路素子により構成される。
【０００５】
図２に示す回路の動作は、交流入力電源（ＡＣ入力）をダイオードブリッジＤ１にて整流し、その整流出力電圧を力率改善回路用コンデンサＣ１にて平滑化する。この際、力率改善回路用コンデンサＣ１の容量は、数μＦ程度であるため、この両端電圧は、正弦波を全波整流した波形である。上記ダイオードブリッジＤ１の整流出力は、力率改善回路用チョークコイルＬ１、力率改善回路用スイッチングＦＥＴ素子Ｑ１、力率改善回路用整流ダイオードＤ２、及び力率改善ＰＦＣ制御回路ＵＡ１により、入力電流が正弦波状で、かつ昇圧電圧出力端となる平滑用電解コンデンサＣ２の両端電圧が、昇圧電圧設定用抵抗Ｒ１で設定された昇圧電圧（Ｖ１）となるように制御される。尚、上記力率改善ＰＦＣ制御回路ＵＡ１に供給されるＶ２は、ＰＦＣ制御回路ＵＡ１内の制御ＩＣを駆動する電源電圧である。
【０００６】
図３に示す回路の動作は、過電圧設定抵抗Ｒ２，Ｒ３により、シャントレギュレータＵＡ２の制御電圧が平滑用電解コンデンサＣ２の定格電圧と同値になるように設定される。シャントレギュレータＵＡ２の制御電圧が設定電圧に達すると、シャントレギュレータＵＡ２のカソード電圧が低くなり、トランジスタ（ｐｎｐ）Ｑ２がオン状態となる。このトランジスタＱ２がオン状態になると、トランジスタ（ｎｐｎ）Ｑ３のベースに電圧が供給され、当該トランジスタＱ３がオンして、過電圧保護のための制御電圧（Ｖ２）を接地（ＧＮＤ）電位にする。トランジスタＱ３は、抵抗Ｒ８を介してトランジスタＱ２のベースに電圧を供給しており、従って上記各トランジスタＱ２，Ｑ３は、平滑用電解コンデンサＣ２の両端電圧（出力端電圧）が設定電圧（Ｖ１）以下になるまで、オン状態を持続する。一方、力率改善ＰＦＣ制御回路ＵＡ１内の制御ＩＣの駆動電源電圧（Ｖ２）が接地（ＧＮＤ）電位になると、力率改善ＰＦＣ制御回路ＵＡ１が動作を停止し、従って平滑用電解コンデンサＣ２の両端電圧（出力端電圧）は、ダイオードブリッジＤ１で整流された出力電圧になる。
【０００７】
このように上記図２に示す従来の昇圧電源回路では、制御している設定昇圧電圧（Ｖ１）に対し、過電圧保護をするための図３の回路が設けられるが、上記したように、過電圧保護回路に多くの回路素子を必要とし、昇圧電源回路全体の構成が煩雑であった。更に、制御ＩＣ自体の故障の場合、この方法では安全に保護できない欠点があった。
【０００８】
【発明が解決しようとする課題】
上述したように従来では、力率改善回路により構成される昇圧電源回路に於いて、過電圧保護回路に多くの回路素子を必要とし、昇圧電源回路全体の構成が煩雑であるという問題、および制御ＩＣ自体に故障の場合は保護できないという問題があった。
【０００９】
本発明は上記実情に鑑みなされたもので、簡単な回路構成で、信頼性の高い過電圧保護が行える、力率改善回路により構成される昇圧電源回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の昇圧電源回路は、ＡＣ電源と、前記ＡＣ電源の出力端に接続されたヒューズと、前記ＡＣ電源に対し並列に接続された平滑用電解コンデンサの電源出力端と前記ＡＣ電源の整流ブリッジの間に、前記ＡＣ電源に対し直列に接続された力率改善回路用チョークコイルと、前記チョークコイルの出力端と前記電源出力端との間に接続された力率改善回路用ダイオードと、前記ＡＣ電源に対し並列に接続され前記チョークコイルの出力電圧をスイッチング制御する力率改善回路用スイッチング素子と、前記力率改善回路用スイッチング素子のオン／オフを制御する制御回路とを設け、前記ＡＣ電源電圧を昇圧し前記電源出力端より出力する昇圧電源回路に於いて、前記電源出力端と前記力率改善回路用スイッチング素子の制御端子との間にツェナーダイオードを接続し、前記電源出力端の出力電圧が予め設定された昇圧電圧以上の過電圧状態となった際に、前記ツェナーダイオードに電流を流し、前記力率改善回路用スイッチング素子をオン状態に持続することで、前記力率改善回路用スイッチング素子のドレイン−ソース間を短絡させることにより前記ヒューズを切断する過電圧保護回路を設けたことを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１２】
図１は本発明の実施形態に於ける昇圧電源回路の構成を示す回路構成図である。
【００１３】
力率改善のための昇圧電源回路は、上述した図２に示す回路構成と同様に、交流入力電源（ＡＣ入力）を整流するダイオードブリッジＤ１、過電流保護用のヒューズＦ１、力率改善回路用コンデンサＣ１、力率改善回路用チョークコイルＬ１、力率改善回路用スイッチングＦＥＴ素子Ｑ１、力率改善ＰＦＣ制御回路ＵＡ１、昇圧電圧設定用抵抗Ｒ１、力率改善回路用整流ダイオードＤ２、平滑用電解コンデンサＣ２等の回路素子により構成される。
【００１４】
そして、本発明では、過電圧保護回路は、ツェナーダイオードＤ３により構成される。このツェナーダイオードＤ３は、昇圧電圧（Ｖ１）の出力端と力率改善回路用スイッチングＦＥＴ素子Ｑ１のゲートとの間に、カソードを昇圧電圧（Ｖ１）の出力端に接続し、アノードを力率改善回路用スイッチングＦＥＴ素子Ｑ１のゲートに接続して設けられ、設定昇圧電圧（Ｖ１）以上で、かつ前記平滑用電解コンデンサＣ２の定格電圧以下にツェナー電圧が設定される。
【００１５】
この図１に示す昇圧電源回路の過電圧保護動作は、昇圧電源出力端の電圧が正常な昇圧電圧（Ｖ１）であるとき、ツェナーダイオードＤ３は動作しない。従って、この際は、上記した図２に示す昇圧電源回路の正常動作時と同様に、昇圧電圧出力端となる平滑用電解コンデンサＣ２の両端電圧が、昇圧電圧設定用抵抗Ｒ１で設定された昇圧電圧（Ｖ１）となるように制御され、昇圧電圧出力端より昇圧された電圧（Ｖ１）が安定して出力される。
【００１６】
ここで、例えば力率改善ＰＦＣ制御回路ＵＡ１の動作異常等により、昇圧電圧出力端の電圧Ｖ１が設定電圧Ｖ１’（例えばＶ１’＝４００Ｖ）を超えると、当該出力端電圧Ｖ１が平滑用電解コンデンサＣ２の定格電圧を超えない範囲の所定電圧値に達した時点で、ツェナーダイオードＤ３に電流が流れ、力率改善回路用スイッチングＦＥＴ素子Ｑ１のゲートに動作電圧が印加されて当該スイッチングＦＥＴ素子Ｑ１がオン状態となる。この状態が持続することで、スイッチングＦＥＴ素子Ｑ１は過熱し、ドレイン−ソース間がショート（短絡）する。このスイッチングＦＥＴ素子Ｑ１のドレイン−ソース間のショートによる整流出力の過負荷により、過電流保護用のヒューズＦ１がオープン（切断）し、昇圧電源回路は完全に停止する。
【００１７】
このようにして、昇圧電圧（Ｖ１）の出力端と力率改善回路用スイッチングＦＥＴ素子Ｑ１のゲートとの間に、カソードを昇圧電圧（Ｖ１）の出力端に接続し、アノードを力率改善回路用スイッチングＦＥＴ素子Ｑ１のゲートに接続した１つのツェナーダイオードＤ３を設けた簡単な回路構成で、信頼性の高い過電圧保護が行える。
【００１８】
【発明の効果】
以上詳記したように本発明によれば、力率改善回路により構成される昇圧電源回路に於いて、簡単な回路構成で、信頼性の高い過電圧保護が行える。
【図面の簡単な説明】
【図１】本発明の実施形態に係る昇圧電源回路の構成を示す回路ブロック図。
【図２】従来の昇圧電源回路の構成を示す回路ブロック図。
【図３】従来の昇圧電源回路の構成を示す回路図。
【符号の説明】
Ｄ１…ダイオードブリッジ
Ｆ１…ヒューズ
Ｃ１…力率改善回路用コンデンサ
Ｑ１…力率改善回路用スイッチングＦＥＴ
Ｌ１…力率改善回路用チョークコイル
Ｒ１…昇圧電圧設定用抵抗
ＵＡ１…力率改善ＰＦＣ制御回路
Ｄ２…力率改善回路用整流ダイオード
Ｃ２…平滑用電解コンデンサ
Ｄ３…ツェナーダイオード
【発明の属する技術分野】
本発明は、力率改善回路の過電圧保護を行う際に用いて好適する、力率改善回路により構成される昇圧電源回路に関する。
【０００２】
【従来の技術】
従来の力率改善回路により構成される昇圧電源回路の過電圧保護技術を図２及び図３を参照して説明する。
【０００３】
従来のこの種、力率改善回路により構成される昇圧電源回路は、図２に示すような力率を改善し、高調波電流の規格、規制に適合させるためのアクティブフィルタ回路（力率改善のための昇圧電源回路）と、図３に示すような昇圧された電圧の過電圧を保護する過電圧保護回路とにより構成されていた。
【０００４】
図２に示す、力率改善のための昇圧電源回路は、交流入力電源（ＡＣ入力）を整流するダイオードブリッジＤ１、過電圧保護用のヒューズＦ１、力率改善回路用コンデンサＣ１、力率改善回路用チョークコイルＬ１、力率改善回路用スイッチングＦＥＴ素子Ｑ１、力率改善ＰＦＣ（ｐｏｗｅｒ ｆａｃｔｏｒ ｃｏｎｔｒｏｌｌｅｒ ）制御回路ＵＡ１、昇圧電圧設定用抵抗Ｒ１、力率改善回路用整流ダイオードＤ２、平滑用電解コンデンサＣ２等の回路素子により構成される。また、図３に示す、過電圧保護回路は、シャントレギュレータＵＡ２、スイッチング用トランジスタＱ２，Ｑ３、過電圧設定抵抗Ｒ２，Ｒ３、トランジスタＱ２，Ｑ３の動作用抵抗Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８…等の回路素子により構成される。
【０００５】
図２に示す回路の動作は、交流入力電源（ＡＣ入力）をダイオードブリッジＤ１にて整流し、その整流出力電圧を力率改善回路用コンデンサＣ１にて平滑化する。この際、力率改善回路用コンデンサＣ１の容量は、数μＦ程度であるため、この両端電圧は、正弦波を全波整流した波形である。上記ダイオードブリッジＤ１の整流出力は、力率改善回路用チョークコイルＬ１、力率改善回路用スイッチングＦＥＴ素子Ｑ１、力率改善回路用整流ダイオードＤ２、及び力率改善ＰＦＣ制御回路ＵＡ１により、入力電流が正弦波状で、かつ昇圧電圧出力端となる平滑用電解コンデンサＣ２の両端電圧が、昇圧電圧設定用抵抗Ｒ１で設定された昇圧電圧（Ｖ１）となるように制御される。尚、上記力率改善ＰＦＣ制御回路ＵＡ１に供給されるＶ２は、ＰＦＣ制御回路ＵＡ１内の制御ＩＣを駆動する電源電圧である。
【０００６】
図３に示す回路の動作は、過電圧設定抵抗Ｒ２，Ｒ３により、シャントレギュレータＵＡ２の制御電圧が平滑用電解コンデンサＣ２の定格電圧と同値になるように設定される。シャントレギュレータＵＡ２の制御電圧が設定電圧に達すると、シャントレギュレータＵＡ２のカソード電圧が低くなり、トランジスタ（ｐｎｐ）Ｑ２がオン状態となる。このトランジスタＱ２がオン状態になると、トランジスタ（ｎｐｎ）Ｑ３のベースに電圧が供給され、当該トランジスタＱ３がオンして、過電圧保護のための制御電圧（Ｖ２）を接地（ＧＮＤ）電位にする。トランジスタＱ３は、抵抗Ｒ８を介してトランジスタＱ２のベースに電圧を供給しており、従って上記各トランジスタＱ２，Ｑ３は、平滑用電解コンデンサＣ２の両端電圧（出力端電圧）が設定電圧（Ｖ１）以下になるまで、オン状態を持続する。一方、力率改善ＰＦＣ制御回路ＵＡ１内の制御ＩＣの駆動電源電圧（Ｖ２）が接地（ＧＮＤ）電位になると、力率改善ＰＦＣ制御回路ＵＡ１が動作を停止し、従って平滑用電解コンデンサＣ２の両端電圧（出力端電圧）は、ダイオードブリッジＤ１で整流された出力電圧になる。
【０００７】
このように上記図２に示す従来の昇圧電源回路では、制御している設定昇圧電圧（Ｖ１）に対し、過電圧保護をするための図３の回路が設けられるが、上記したように、過電圧保護回路に多くの回路素子を必要とし、昇圧電源回路全体の構成が煩雑であった。更に、制御ＩＣ自体の故障の場合、この方法では安全に保護できない欠点があった。
【０００８】
【発明が解決しようとする課題】
上述したように従来では、力率改善回路により構成される昇圧電源回路に於いて、過電圧保護回路に多くの回路素子を必要とし、昇圧電源回路全体の構成が煩雑であるという問題、および制御ＩＣ自体に故障の場合は保護できないという問題があった。
【０００９】
本発明は上記実情に鑑みなされたもので、簡単な回路構成で、信頼性の高い過電圧保護が行える、力率改善回路により構成される昇圧電源回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の昇圧電源回路は、ＡＣ電源と、前記ＡＣ電源の出力端に接続されたヒューズと、前記ＡＣ電源に対し並列に接続された平滑用電解コンデンサの電源出力端と前記ＡＣ電源の整流ブリッジの間に、前記ＡＣ電源に対し直列に接続された力率改善回路用チョークコイルと、前記チョークコイルの出力端と前記電源出力端との間に接続された力率改善回路用ダイオードと、前記ＡＣ電源に対し並列に接続され前記チョークコイルの出力電圧をスイッチング制御する力率改善回路用スイッチング素子と、前記力率改善回路用スイッチング素子のオン／オフを制御する制御回路とを設け、前記ＡＣ電源電圧を昇圧し前記電源出力端より出力する昇圧電源回路に於いて、前記電源出力端と前記力率改善回路用スイッチング素子の制御端子との間にツェナーダイオードを接続し、前記電源出力端の出力電圧が予め設定された昇圧電圧以上の過電圧状態となった際に、前記ツェナーダイオードに電流を流し、前記力率改善回路用スイッチング素子をオン状態に持続することで、前記力率改善回路用スイッチング素子のドレイン−ソース間を短絡させることにより前記ヒューズを切断する過電圧保護回路を設けたことを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１２】
図１は本発明の実施形態に於ける昇圧電源回路の構成を示す回路構成図である。
【００１３】
力率改善のための昇圧電源回路は、上述した図２に示す回路構成と同様に、交流入力電源（ＡＣ入力）を整流するダイオードブリッジＤ１、過電流保護用のヒューズＦ１、力率改善回路用コンデンサＣ１、力率改善回路用チョークコイルＬ１、力率改善回路用スイッチングＦＥＴ素子Ｑ１、力率改善ＰＦＣ制御回路ＵＡ１、昇圧電圧設定用抵抗Ｒ１、力率改善回路用整流ダイオードＤ２、平滑用電解コンデンサＣ２等の回路素子により構成される。
【００１４】
そして、本発明では、過電圧保護回路は、ツェナーダイオードＤ３により構成される。このツェナーダイオードＤ３は、昇圧電圧（Ｖ１）の出力端と力率改善回路用スイッチングＦＥＴ素子Ｑ１のゲートとの間に、カソードを昇圧電圧（Ｖ１）の出力端に接続し、アノードを力率改善回路用スイッチングＦＥＴ素子Ｑ１のゲートに接続して設けられ、設定昇圧電圧（Ｖ１）以上で、かつ前記平滑用電解コンデンサＣ２の定格電圧以下にツェナー電圧が設定される。
【００１５】
この図１に示す昇圧電源回路の過電圧保護動作は、昇圧電源出力端の電圧が正常な昇圧電圧（Ｖ１）であるとき、ツェナーダイオードＤ３は動作しない。従って、この際は、上記した図２に示す昇圧電源回路の正常動作時と同様に、昇圧電圧出力端となる平滑用電解コンデンサＣ２の両端電圧が、昇圧電圧設定用抵抗Ｒ１で設定された昇圧電圧（Ｖ１）となるように制御され、昇圧電圧出力端より昇圧された電圧（Ｖ１）が安定して出力される。
【００１６】
ここで、例えば力率改善ＰＦＣ制御回路ＵＡ１の動作異常等により、昇圧電圧出力端の電圧Ｖ１が設定電圧Ｖ１’（例えばＶ１’＝４００Ｖ）を超えると、当該出力端電圧Ｖ１が平滑用電解コンデンサＣ２の定格電圧を超えない範囲の所定電圧値に達した時点で、ツェナーダイオードＤ３に電流が流れ、力率改善回路用スイッチングＦＥＴ素子Ｑ１のゲートに動作電圧が印加されて当該スイッチングＦＥＴ素子Ｑ１がオン状態となる。この状態が持続することで、スイッチングＦＥＴ素子Ｑ１は過熱し、ドレイン−ソース間がショート（短絡）する。このスイッチングＦＥＴ素子Ｑ１のドレイン−ソース間のショートによる整流出力の過負荷により、過電流保護用のヒューズＦ１がオープン（切断）し、昇圧電源回路は完全に停止する。
【００１７】
このようにして、昇圧電圧（Ｖ１）の出力端と力率改善回路用スイッチングＦＥＴ素子Ｑ１のゲートとの間に、カソードを昇圧電圧（Ｖ１）の出力端に接続し、アノードを力率改善回路用スイッチングＦＥＴ素子Ｑ１のゲートに接続した１つのツェナーダイオードＤ３を設けた簡単な回路構成で、信頼性の高い過電圧保護が行える。
【００１８】
【発明の効果】
以上詳記したように本発明によれば、力率改善回路により構成される昇圧電源回路に於いて、簡単な回路構成で、信頼性の高い過電圧保護が行える。
【図面の簡単な説明】
【図１】本発明の実施形態に係る昇圧電源回路の構成を示す回路ブロック図。
【図２】従来の昇圧電源回路の構成を示す回路ブロック図。
【図３】従来の昇圧電源回路の構成を示す回路図。
【符号の説明】
Ｄ１…ダイオードブリッジ
Ｆ１…ヒューズ
Ｃ１…力率改善回路用コンデンサ
Ｑ１…力率改善回路用スイッチングＦＥＴ
Ｌ１…力率改善回路用チョークコイル
Ｒ１…昇圧電圧設定用抵抗
ＵＡ１…力率改善ＰＦＣ制御回路
Ｄ２…力率改善回路用整流ダイオード
Ｃ２…平滑用電解コンデンサ
Ｄ３…ツェナーダイオード
Claims (1)
- ＡＣ電源と、前記ＡＣ電源の出力端に接続されたヒューズと、前記ＡＣ電源に対し並列に接続された平滑用電解コンデンサの電源出力端と前記ＡＣ電源の整流ブリッジとの間に、前記ＡＣ電源に対し直列に接続された力率改善回路用チョークコイルと、前記チョークコイルの出力端と前記電源出力端との間に接続された力率改善回路用ダイオードと、前記ＡＣ電源に対し並列に接続され前記チョークコイルの出力電圧をスイッチング制御する力率改善回路用スイッチング素子と、前記力率改善回路用スイッチング素子のオン／オフを制御する制御回路とを設け、前記ＡＣ電源電圧を昇圧し前記電源出力端より出力する昇圧電源回路に於いて、
前記電源出力端と前記力率改善回路用スイッチング素子の制御端子との間に、カソードを前記電源出力端に接続しアノードを前記力率改善回路用スイッチング素子の制御端子に接続したツェナーダイオードを設け、
前記電源出力端の出力電圧が予め設定された昇圧電圧以上の過電圧状態となった際に、前記ツェナーダイオードに電流を流し、前記力率改善回路用スイッチング素子をオン状態に持続することで、前記力率改善回路用スイッチング素子のドレイン−ソース間を短絡させることにより前記ヒューズを切断する過電圧保護回路を設けたことを特徴とする昇圧電源回路。
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001335423A JP3563058B2 (ja) | 2001-10-31 | 2001-10-31 | 昇圧電源回路 |
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| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
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- 2001-10-31 JP JP2001335423A patent/JP3563058B2/ja not_active Expired - Fee Related
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