JP3561992B2

JP3561992B2 - Programmable timing generator

Info

Publication number: JP3561992B2
Application number: JP30890494A
Authority: JP
Inventors: 和仁中村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-12-13
Filing date: 1994-12-13
Publication date: 2004-09-08
Anticipated expiration: 2019-09-08
Also published as: JPH08167835A

Description

【０００１】
【産業上の利用分野】
この発明はレーダシステムのように詳細なタイミング設定が必要な装置に関するものである。
【０００２】
【従来の技術】
例えば図７はレーダシステムの構成を示したものである。１はコントロールバス２からの入力データに従いレーダシステム内のタイミングパルス３及び遅延クロック a４及び遅延クロック b５を発生するプログラマブルタイミング発生装置、６はタイミングパルス３のタイミングで送信波７を発する送信器、８はアンテナ、９は受信波１０を検波し遅延クロック a４のタイミングでＡ／Ｄ変換を行なう受信器、１１は受信器から送られる受信データ１２を遅延クロック b５のタイミングで信号処理する信号処理器である。
【０００３】
図８はプログラマブルタイミング発生装置の内部構成を示したものである。１３はコントロールバス制御部１４から入力されるビットデータ１５を格納する周期設定レジスタ、１６は前記周期設定レジスタ出力値１７によりシステムクロック１８を分周し任意周期の元クロック１９を発生させるクロック発生部、２０はコントロールバス制御部１４から入力されるビットデータ２１を格納する遅延量設定レジスタ、２２はコントロールバス制御部１４から入力されるビットデータ２３を格納するタイミングパルス周期設定レジスタ、２４は前記タイミングパルス周期設定レジスタ出力値２５でシステムクロック１８を分周し元クロック１９に同期した一定周期のタイミングパルス３を発生させるタイミングパルス発生部、２６ａは元クロック１９を遅延量設定レジスタ出力値２７ａだけ遅らせて遅延クロック a４を出力する第一の遅延部、２６ｂは元クロック１９を遅延量設定レジスタ出力値２７ｂだけ遅らせて遅延クロック b５を出力する第二の遅延部である。
【０００４】
図９は従来の遅延部の構成を示したものである。２８ａは元クロック１９を入力し１システムクロック遅らせるレジスタ、２８ｂは２８ａで遅れたクロック２９ａを入力し１システムクロック分遅らせたクロック２９ｂを出力するレジスタ、２８ｎは元クロック１９をｎ−１システムクロック遅らせたクロック２９ｎ−１を入力し１システムクロック遅らせたクロック２９ｎを出力するレジスタ、３０は遅延量設定レジスタ出力値２７に従って元クロックから遅れたクロック２９ａ〜２９ｎをセレクトし遅延クロック３１を出力するセレクタである。
【０００５】
次に動作について説明する。図７のようなレーダシステムでは、プログラマブルタイミング発生装置１からのタイミングによって各機器が動作する。タイミングの例を図１０に示す。図１０においてシステムクロック１８はプログラマブルタイミング発生装置１内のシステムクロックである。まずタイミングパルス３がプログラマブルタイミング発生装置１から送信器６へ送られる。送信器６ではタイミングパルス３を変調、増幅し送信波７としてアンテナ８から送信する。送信が終了すると受信器９で受信が開始され、送信波がターゲットに反射した受信波１０をアンテナ８から受信する。受信波１０は受信器９で検波され、遅延クロック a４のタイミングでＡ／Ｄ変換され受信データ１２として信号処理器１１へ送られる。信号処理器１１では遅延クロック b５のタイミングで信号処理を行なう。送信器６へタイミングパルス３が送られてから受信器９でＡ／Ｄ変換され始めるまでにはＴ１の遅れが生じる。レーダは送信から受信までの時間でターゲットまでの測距をするため、この遅延は正確に補正する必要がある。このため遅延クロック a４はタイミングパルス３からＴ１だけ遅らせている。また同様に送信器６へタイミングパルス３が送られてから信号処理器で信号処理を開始するまでにはＴ２の遅れが生じる。このため遅延クロック b５はタイミングパルス３からＴ２だけ遅らせている。
【０００６】
図８ではまずコントロールバス２から遅延量設定レジスタ２０、周期設定レジスタ１３、タイミングパルス周期設定レジスタ２２へ値を設定する。クロック発生部１６では周期設定レジスタ出力１７の値でシステムクロック１８を分周し元クロック１９を生成する。タイミングパルス発生部ではタイミングパルス周期設定レジスタ出力２５の値でシステムクロック１８を分周し元クロック１９に同期したタイミングパルス３を発生させる。遅延部２６ａでは元クロック１９をタイミングパルス３からＴ１遅らせて遅延クロック a４を生成している。遅延量Ｔ１は遅延量設定レジスタの値２７ａで決まる。遅延部２６ｂでは元クロック１９をタイミングパルス３からＴ２遅らせて遅延クロック b５を生成している。遅延量Ｔ２は遅延量設定レジスタの値２７ｂで決まる。
【０００７】
図９では入力する元クロックをｎ段のレジスタ２８ａ〜２８ｎで遅らせている。遅れたクロックは遅延量設定レジスタ出力２７の値によってセレクタ３０でセレクトされ遅延クロック３１として出力される。
【０００８】
【発明が解決しようとする課題】
従来のプログラマブルタイミング発生装置は以上のように構成されているため、設定可能な遅延量が増えると遅延の段数分レジスタが必要になる。従来の遅延部ではｎ倍遅延量が増えるとｎ倍のレジスタが必要になる。さらに遅延させるクロックの本数をｍ倍増やすとｍ×ｎ倍のレジスタが必要になる。
【０００９】
またセレクタのゲートの段数も増えるため、高速のシステムクロックで動作させるためにはセレクタ中に何段かのレジスタをいれる必要が出てくる。
【００１０】
本発明はかかる問題を解決するためになされたもので、遅延量が増大してもレジスタ数が少ない遅延部を持つ事を目的としている。
【００１１】
【課題を解決するための手段】
第１の発明によるプログラマブルタイミング発生装置は、発生する元クロックの周期をビットデータとして格納する周期設定レジスタと、前記周期設定レジスタの出力値でシステムクロックを分周し任意の元クロックを発生させるクロック発生部と、前記元クロックを遅らせる遅延量をビットデータとして格納する遅延量設定レジスタと、前記元クロックのポジティブエッヂでリセットされ次のポジティブエッヂまでをカウントするポジティブエッヂカウンタ、前記ポジティブエッヂカウンタの出力値と前記遅延量設定レジスタの出力値が同一になったとき出力を発生する第一のコンパレータ、前記元クロックのネガティブエッヂでリセットされ次のネガティブエッヂまでカウントするネガティブエッヂカウンタ、前記ネガティブエッヂカウンタの出力値と前記遅延量設定レジスタの出力値が同一になったとき出力を発生する第二のコンパレータおよび前記第一のコンパレータの出力でＯＮし前記第二のコンパレータの出力でＯＦＦして遅延クロックを出力するフリップフロップを備えた遅延部と、発生するタイミングパルスの周期をビットデータとして格納するタイミングパルス周期設定レジスタと、前記タイミングパルス周期設定レジスタの出力値でシステムクロックを分周し元クロックに同期した一定周期のタイミングパルスを発生させるタイミングパルス発生部を備えたものである。
【００１２】
また、第２の発明によるプログラマブルタイミング発生装置は、発生するタイミングパルスの周期をビットデータとして格納するタイミングパルス周期設定レジスタと、前記タイミングパルス周期設定レジスタの出力値でシステムクロックを分周し一定周期のタイミングパルスを発生させるタイミングパルス発生部と、発生する遅延クロックの周期をビットデータとして格納する周期設定レジスタと、前記タイミングパルスから遅延クロックの遅延量をビットデータとして格納する遅延量設定レジスタと、前記タイミングパルスでカウントスタートし前記遅延量設定レジスタ出力値まで１度だけカウントする遅延量カウンタ、前記タイミングパルスでリセットかつカウントストップし前記遅延量カウンタ出力でカウントスタートし前記周期設定レジスタ出力の周期をカウントする周期カウンタ、前記周期設定レジスタ出力値と前記周期カウンタの出力値が同一の時出力を発生する第一のコンパレータ、前記周期設定レジスタ出力値の下位１ビットを除いた値と前記周期カウンタの出力値が同一の時出力を発生する第二のコンパレータおよび前記第一のコンパレータ出力でＯＮし前記第二のコンパレータの出力でＯＦＦして遅延クロックを出力するフリップフロップを備えた遅延部を有し、タイミングパルスとタイミングパルスから遅延した遅延クロックを出力する様にしたものである。
【００１３】
また、第３の発明によるプログラマブルタイミング発生装置は、第２の発明において、前記周期カウンタの出力値が前記周期設定レジスタの出力値以上になったとき出力を発生する第一のコンパレータ、前記周期カウンタの出力値が前記周期設定レジスタ出力値の下位１ビットを除いた値以上になったとき出力を発生する第二のコンパレータを備えた遅延部を持ったものである。
【００１４】
また、第４の発明によるプログラマブルタイミング発生装置は、発生するタイミングパルスの周期をビットデータとして格納するタイミングパルス周期設定レジスタと、前記タイミングパルス周期設定レジスタの出力値でシステムクロックを分周し一定周期のタイミングパルスを発生させるタイミングパルス発生部と、前記タイミングパルスから遅延クロックの遅延量をビットデータとして格納する遅延量設定レジスタと、前記タイミングパルスでカウントスタートし前記遅延量設定レジスタ出力値まで１度だけカウントする遅延量カウンタと、前記タイミングパルスでカウントスタートし入力する元クロック周期を１周期分カウントしラッチする周期ラッチカウンタ、前記タイミングパルスでリセットかつカウントストップし前記遅延量カウンタ出力でカウントスタートし前記周期ラッチカウンタ出力の周期をカウントする周期カウンタ、前記周期ラッチカウンタ出力値と前記周期カウンタの出力値が同一の時出力を発生する第一のコンパレータ、前記周期ラッチカウンタ出力値の下位１ビットを除いた値と前記周期カウンタの出力値が同一の時出力を発生する第二のコンパレータおよび前記第一のコンパレータ出力でＯＮし前記第二のコンパレータの出力でＯＦＦして遅延クロックを出力するフリップフロップを備えた遅延部を有し、タイミングパルスとタイミングパルスから遅延した遅延クロックを出力する様にしたものである。
【００１５】
また、第５の発明によるプログラマブルタイミング発生装置は、第４の発明において、前記タイミングパルスでカウントスタートし前記元クロック周期を１周期分カウントしラッチする周期ラッチカウンタ、前記タイミングパルスでリセットかつカウントストップし前記遅延量カウンタ出力でカウントスタートし前記周期ラッチカウンタ出力の周期をカウントする周期カウンタ、前記タイミングパルスでカウントスタートし前記元クロックのデューティを１周期分カウントしラッチするデューティラッチカウンタを備えた遅延部を持つ様にしたものである。
【００１６】
また、第６の発明によるプログラマブルタイミング発生装置は、第４の発明において、前記タイミングパルスでカウントスタートし前記元クロック周期を１周期分カウントしラッチする周期ラッチカウンタ、前記遅延量カウンタ出力で前記周期ラッチカウンタの出力をラッチする周期ラッチレジスタ、前記遅延量カウンタ出力でリセットし前記周期ラッチレジスタ出力の周期をカウントする周期カウンタを備えた遅延部を有する様にしたものである。
【００１７】
また、第７の発明によるプログラマブルタイミング発生装置は、第４の発明において、前記タイミングパルスから前記元クロックのポジティブエッヂまでの時間をカウントし次のタイミングパルスまでラッチするポジティブエッヂラッチカウンタ、前記タイミングパルスから前記元クロックのネガティブエッヂまでの時間をカウントし次のタイミングパルスまでラッチするネガティブエッヂラッチカウンタ、前記遅延量カウンタ出力でリセットし前記ポジティブエッヂラッチカウンタと前記ネガティブエッヂラッチカウンタ出力で大きい方の値の周期をカウントする周期カウンタ、前記ポジティブエッヂラッチカウンタ出力と前記周期カウンタ出力が同一の時出力を発生する第一のコンパレータ、前記ネガティブエッヂラッチカウンタ出力と前記周期カウンタ出力が同一の時出力を発生する第二のコンパレータ、前記タイミングパルスが発生したときの前記元クロックの状態をセットし第一のコンパレータまたは第二のコンパレータ出力によってトグルするトグルフリップフロップを備えた遅延部を有する様にしたものである。
【００１８】
【作用】
上記のように構成されたこの発明の請求項１〜請求項７にかかるプログラマブルタイミング発生装置では遅延量をカウンタの設定値としてコード化しているため遅延量が大きくなったときに必要とするレジスタの数を減らすことができる。遅延量がｎ倍になったときレジスタの数はｌｏｇ₂ ｎのオーダで増加する。
【００１９】
さらにこの発明の請求項２にかかるプログラマブルタイミング発生装置ではタイミングパルスから遅延量をカウントし設定遅延量に達したら周期カウンタを動作させ、設定周期値のクロックを発生させる遅延部を持つことにより、遅延量が元クロックの周期より長い場合でも遅延できる。
【００２０】
さらにこの発明の請求項３にかかるプログラマブルタイミング発生装置では周期カウンタ出力が設定周期値以上になった場合に出力を変化させる遅延部を持つことにより、周期を設定した際、設定値がカウント値以下に設定された時にカウンタが設定値以上のカウントをしないようになる。
【００２１】
さらにこの発明の請求項４にかかるプログラマブルタイミング発生装置ではタイミングパルスから元クロックの周期を１周期分カウントかつラッチし、遅延後のクロックを発生させる周期カウンタへ設定周期値として出力する遅延部を持つことにより、周期設定のされない元クロックに対しても遅延できる。
【００２２】
さらにこの発明の請求項５にかかるプログラマブルタイミング発生装置ではタイミングパルスから元クロックのデューティを１周期分カウントかつラッチし、遅延後のクロックを発生させる周期カウンタへ設定周期デューティ値として出力する遅延部を持つことによりデューティが可変な元クロックに対しても遅延できる。
【００２３】
さらにこの発明の請求項６にかかるプログラマブルタイミング発生装置ではタイミングパルスから遅延量をカウントし設定遅延量に達したら周期カウンタをリセットし、元クロック周期をラッチしたカウンタ出力をさらにラッチし、周期カウンタへ設定周期値として出力する遅延部を持つことにより、タイミングパルスから遅延している間に元の周期のクロックを出力することができる。
【００２４】
さらにこの発明の請求項７にかかるプログラマブルタイミング発生装置ではタイミングパルスが発生したときの元クロックの状態をトグルフリップフロップに設定しておきタイミングパルスからポジティブエッヂまでの時間とネガティブエッヂまでの時間をカウントし、各々周期カウンタの出力値と一致したときにトグルフリップフロップをトグルさせるようにして、２度トグルしたら周期カウンタをリセットするようにした遅延部を持つことにより、タイミングパルスが発生したときにＨｉに立ち上がるクロックと、Ｌｏに立ち下がるクロックのそれぞれを遅延できる。
【００２５】
【実施例】
実施例１
図１はこの発明の実施例１を示すブロック図である。１３はコントロールバス制御部１４から入力されるビットデータ１５を格納する周期設定レジスタ、１６は前記周期設定レジスタ出力値１７によりシステムクロック１８を分周し任意周期の元クロック１９を発生させるクロック発生部、２０はコントロールバス制御部１４から入力されるビットデータ２１を格納する遅延量設定レジスタ、２２はコントロールバス制御部１４から入力されるビットデータ２３を格納するタイミングパルス周期設定レジスタ、２４は前記タイミングパルス周期設定レジスタ出力値２５でシステムクロック１８を分周し元クロック１９に同期した一定周期のタイミングパルス３を発生させるタイミングパルス発生部。３２は前記元クロック１９のポジティブエッヂから次のポジティブエッヂまでをカウントするポジティブエッヂカウンタ、３３は前記ポジティブエッヂカウンタ出力値３４と前記遅延量設定レジスタ出力値２７が同一になったとき出力を発生する第一のコンパレータ、３５は前記元クロック１９のネガティブエッヂから次のネガティブエッヂまでカウントするネガティブエッヂカウンタ、３６は前記ネガティブエッヂ遅延量カウンタ出力値３７と前記遅延量設定レジスタ出力値２７が同一になったとき出力を発生する第二のコンパレータ、３８は前記第一のコンパレータ出力３９でＯＮし前記第二のコンパレータ出力４０でＯＦＦして遅延クロック３１を出力するフリップフロップである。
【００２６】
前記のように構成されたプログラマブルタイミング装置では、まずコントロールバス２から遅延量設定レジスタ２０、周期設定レジスタ１３、タイミングパルス周期設定レジスタ２２へ値を設定する。クロック発生部１６では周期設定レジスタ出力１７の値でシステムクロック１８を分周し元クロック１９を生成する。タイミングパルス発生部ではタイミングパルス周期設定レジスタ出力２５の値でシステムクロック１８を分周し元クロック１９に同期したタイミングパルス３を発生させる。元クロック１９が遅延部２６に入力されるとポジティブエッヂカウンタとネガティブエッヂカウンタが動作する。ポジティブエッヂカウンタ３２は元クロック１９のポジティブエッヂによってリセットされ次のポジティブエッヂまでカウントを続ける。この間に設定遅延量２７とポジティブエッヂカウンタ出力３４が等しくなる時第一のコンパレータ３３がフリップフロップ３８をＯＮする。同様にネガティブエッヂカウンタ３５は元クロック１９のネガティブエッヂによってリセットされ次のネガティブエッヂまでカウントを続ける。この間に設定遅延量２７とネガティブエッヂカウンタ出力３７が等しくなる時第二のコンパレータ３６がフリップフロップ３８をＯＦＦすることにより元クロック１９を遅延させている。これによってタイミングパルス３から遅延した遅延クロック３１が出力される。
【００２７】
実施例２
図２は実施例２を示すブロック図である。１３はコントロールバス制御部１４から入力されるビットデータ１５を格納する周期設定レジスタ、２０はコントロールバス制御部１４から入力されるビットデータ２１を格納する遅延量設定レジスタ、２２はコントロールバス制御部１４から入力されるビットデータ２３を格納するタイミングパルス周期設定レジスタ、２４は前記タイミングパルス周期設定レジスタ出力値２５でシステムクロック１８を分周した一定周期のタイミングパルス３を発生させるタイミングパルス発生部。４１は前記タイミングパルス３でカウントスタートし前記遅延量設定レジスタ出力２７の設定遅延量だけカウントする遅延量カウンタ、４２は前記タイミングパルス３でリセットかつカウントストップし前記遅延量カウンタ出力４３でカウントスタートする周期カウンタである。第一のコンパレータ４５は、周期カウンタ出力４４と前記周期設定レジスタ出力１７が同一になると周期カウンタをリセットし、フリップフロップ４６をＯＮして遅延クロック３１を出力する。第二のコンパレータ４７は前記周期設定レジスタ出力値１７の下位１ビットを除いた値と前記周期カウンタ出力値４４が同一の時フリップフロップ４６をＯＦＦして遅延クロック３１を出力する。これによってタイミングパルス３から遅延した遅延クロック３１が出力される。
【００２８】
実施例３
図２の回路において実施例３では前記周期カウンタ出力値４４が前記周期設定レジスタ出力値１７以上になったとき第一のコンパレータ４５がフリップフロップ４６をＯＮし、前記周期カウンタ出力値４４が前記周期設定レジスタ出力値１７の下位１ビットを除いた値以上になったとき第二のコンパレータ４７がフリップフロップ４６をＯＦＦして遅延クロック３１を出力する。
【００２９】
実施例４
図３はこの発明の実施例４を示すブロック図である。コントロールバス制御部１４、遅延量設定レジスタ２０、タイミングパルス周期設定レジスタ２２、タイミングパルス発生部２４、遅延量カウンタ４１、周期カウンタ４２、フリップフロップ４６は前記実施例２と同一の物である。周期ラッチカウンタ４８はタイミングパルス３が入力されてから元クロック１９を１周期分カウントし、停止することで元クロック１９の周期を読みとっている。周期ラッチカウンタの出力値４９は第一のコンパレータ４５と第二のコンパレータ４７で周期カウンタ出力４４とコンペアされ、フリップフロップ４６をＯＮ／ＯＦＦして遅延クロック３１を出力し、元クロック１９の周期を再現している。
【００３０】
実施例５
図４に示す実施例５においては、図３の実施例４にデューティラッチカウンタ５０を付加している。デューティラッチカウンタ５０はタイミングパルス３が入力されてから元クロック１９がＨＩの間カウントし、停止することで元クロック１９のデューティを読みとっている。デューティラッチカウンタの出力値５１は第二のコンパレータ４７で周期カウンタ出力４４とコンペアされ、フリップフロップ４６をＯＮ／ＯＦＦして遅延クロック３１を出力し、元クロック１９の周期とデューティを再現している。
【００３１】
実施例６
実施例５ではデューティラッチカウンタがタイミングパルス３から元クロック１９がＨＩの間カウントするようになっているが元クロック１９がＬＯから始まる場合でもＬＯの期間をカウントするようにして実現できる。
【００３２】
実施例７
図５に示す実施例７においては、図３の実施例４に周期ラッチレジスタ５２を付加している。周期ラッチレジスタ５２は遅延量カウンタが遅延量のカウントを終了し、周期ラッチカウンタ４８が元クロック１９の１周期分をラッチした時に周期ラッチカウンタ出力４９をラッチする。周期ラッチレジスタ５２の出力値５３は、第一のコンパレータ４５と第二のコンパレータ４７で周期カウンタ出力４４とコンペアされ、元クロック１９の周期を再現している。遅延量カウンタ４１がカウントをしている間は周期カウンタ４２が前の周期でカウントを続けるので、遅延クロック３１は出力が止まることがなくなる。
【００３３】
実施例８
図６に示す実施例８においては、コントロールバス制御部１４、遅延量設定レジスタ２０、タイミングパルス周期設定レジスタ２２、タイミングパルス発生部２４、遅延量カウンタ４１、周期カウンタ４２は前記実施例４と同一の物である。ポジティブエッヂラッチカウンタ５４はタイミングパルス３が入力されてから元クロック１９のポジティブエッヂまでの期間を元クロック１周期分カウントし停止する。ネガティブエッヂラッチカウンタ５５はタイミングパルス３から元クロック１９のネガティブエッヂまでの期間を元クロック１周期分カウントし停止する。タイミングパルス３が出力されたとき元クロック１９がＬＯの周期からスタートするときは、ポジティブエッヂラッチカウンタ５４がデューティをラッチし、ネガティブエッヂラッチカウンタ５５が周期をラッチするようになる。元クロック１９がＨＩの周期からスタートするときは逆になる。ポジティブエッヂラッチカウンタ出力５６が周期カウンタ出力４４と等しくなると第一のコンパレータ４５がトグルフリップフロップ５８をトグルする。ネガティブエッヂラッチカウンタ出力５７が周期カウンタ４４と等しくなると第二のコンパレータ４７がトグルフリップフロップ５８をトグルする。二度トグルフリップフロップがトグルすると、元クロックの１周期が過ぎたことになるので周期カウンタ４２はリセットされる。トグルフリップフロップ５８はタイミングパルス３がきたときに元クロック１９のスタートする状態を設定し、ＨＩ／ＬＯどちらからスタートしていても遅延量が変わらないようにしている。
【００３４】
【発明の効果】
上記のように構成されたこの発明の実施例１から実施例８にかかるプログラマブルタイミング発生装置では設定可能な遅延量の幅を大きくしたときに、必要とするレジスタの数を減らすことができる。
【図面の簡単な説明】
【図１】この発明の実施例１を示すブロック図である。
【図２】この発明の実施例２及び実施例３を示すブロック図である。
【図３】この発明の実施例４を示すブロック図である。
【図４】この発明の実施例５及び実施例６を示すブロック図である。
【図５】この発明の実施例７を示すブロック図である。
【図６】この発明の実施例８を示すブロック図である。
【図７】レーダシステムのブロック図である。
【図８】プログラマブルタイミング発生装置のブロック図である。
【図９】従来の遅延部のブロック図である。
【図１０】レーダシステムのタイミングチャートである。
【符号の説明】
１プログラマブルタイミング発生装置
２コントロールバス
３タイミングパルス
４遅延クロック a
５遅延クロック b
６送信器
７送信波
８アンテナ
９受信器
１０受信波
１１信号処理器
１２受信データ
１３周期設定レジスタ
１４コントロールバス制御部
１５周期設定ビットデータ
１６クロック発生部
１７周期設定レジスタ出力
１８システムクロック
１９元クロック
２０遅延量設定レジスタ
２１遅延量設定ビットデータ
２２タイミングパルス周期設定レジスタ
２３タイミングパルス周期設定ビットデータ
２４タイミングパルス発生部
２５タイミングパルス周期設定レジスタ出力
２６遅延部
２７遅延量設定レジスタ出力
２８レジスタ
２９遅延クロック
３０遅延クロックセレクタ
３１遅延クロック
３２ポジティブエッヂカウンタ
３３第一のコンパレータ
３４ポジティブエッヂカウンタ出力
３５ネガティブエッヂカウンタ
３６第二のコンパレータ
３７ネガティブエッヂカウンタ出力
３８フリップフロップ
３９第一のコンパレータ出力
４０第二のコンパレータ出力
４１遅延量カウンタ
４２周期カウンタ
４３遅延量カウンタ出力
４４周期カウンタ出力
４５第一のコンパレータ
４６フリップフロップ
４７第二のコンパレータ
４８周期ラッチカウンタ
４９周期ラッチカウンタ出力
５０デューティラッチカウンタ
５１デューティラッチカウンタ出力
５２周期ラッチレジスタ
５３周期ラッチレジスタ出力
５４ポジティブエッヂラッチカウンタ
５５ネガティブエッヂラッチカウンタ
５６ポジティブエッヂラッチカウンタ出力
５７ネガティブエッヂラッチカウンタ出力
５８トグルフリップフロップ。 [0001]
[Industrial applications]
The present invention relates to an apparatus that requires detailed timing settings, such as a radar system.
[0002]
[Prior art]
For example, FIG. 7 shows a configuration of a radar system. 1 is a timing pulse 3 in the radar system according to input data from the control bus 2 andDelayed clock a4 andDelayed clock b5 is a programmable timing generator, 6 is a transmitter that emits a transmission wave 7 at the timing of the timing pulse 3, 8 is an antenna, and 9 is a detector that detects a reception wave 10.Delayed clock aA receiver which performs A / D conversion at the timing of 4 is used for receiving data 12 sent from the receiver.Delayed clock bThis is a signal processor that performs signal processing at the timing of No. 5.
[0003]
FIG. 8 shows the internal configuration of the programmable timing generator. Reference numeral 13 denotes a cycle setting register for storing bit data 15 input from the control bus control unit 14. Reference numeral 16 denotes a clock generation unit for dividing the system clock 18 by the cycle setting register output value 17 and generating an original clock 19 having an arbitrary cycle. , 20 is a delay amount setting register for storing bit data 21 input from the control bus control unit 14, 22 is a timing pulse cycle setting register for storing bit data 23 input from the control bus control unit 14, and 24 is the timing A timing pulse generator for dividing the system clock 18 by the output value 25 of the pulse period setting register and generating a timing pulse 3 having a constant period synchronized with the original clock 19; 26a delays the original clock 19 by the delay amount setting register output value 27a; handDelayed clock aThe first delay unit 26b that outputs 4 delays the original clock 19 by the delay amount setting register output value 27b.Delayed clock b5 is a second delay unit that outputs 5.
[0004]
FIG. 9 shows the configuration of a conventional delay unit. 28a is a register for inputting the original clock 19 and delaying one system clock, 28b is a register for inputting the clock 29a delayed by 28a and outputting a clock 29b delayed by one system clock, and 28n is delaying the original clock 19 by n-1 system clock. A register 30 receives the clock 29n-1 and outputs a clock 29n delayed by one system clock. A selector 30 selects clocks 29a to 29n delayed from the original clock and outputs a delayed clock 31 according to a delay amount setting register output value 27. is there.
[0005]
Next, the operation will be described. In the radar system as shown in FIG. 7, each device operates according to the timing from the programmable timing generator 1. FIG. 10 shows an example of the timing. In FIG. 10, a system clock 18 is a system clock in the programmable timing generator 1. First, the timing pulse 3 is sent from the programmable timing generator 1 to the transmitter 6. The transmitter 6 modulates and amplifies the timing pulse 3 and transmits it as a transmission wave 7 from the antenna 8. When the transmission is completed, the reception is started by the receiver 9, and the reception wave 10 in which the transmission wave is reflected on the target is received from the antenna 8. The received wave 10 is detected by the receiver 9,Delayed clock aThe signal is A / D-converted at timing 4 and sent to the signal processor 11 as received data 12. In the signal processor 11,Delayed clock bSignal processing is performed at a timing of 5. There is a delay of T1 from when the timing pulse 3 is sent to the transmitter 6 to when the A / D conversion starts at the receiver 9. Since the radar measures the distance to the target in the time from transmission to reception, this delay needs to be accurately corrected. For this reasonDelayed clock a4 is delayed from the timing pulse 3 by T1. Similarly, there is a delay of T2 from when the timing pulse 3 is sent to the transmitter 6 to when the signal processor starts signal processing. For this reasonDelayed clock b5 is delayed from the timing pulse 3 by T2.
[0006]
In FIG. 8, first, values are set from the control bus 2 to the delay amount setting register 20, the cycle setting register 13, and the timing pulse cycle setting register 22. The clock generator 16 divides the frequency of the system clock 18 by the value of the cycle setting register output 17 to generate an original clock 19. The timing pulse generator divides the frequency of the system clock 18 by the value of the output 25 of the timing pulse period setting register and generates a timing pulse 3 synchronized with the original clock 19. The delay unit 26a delays the original clock 19 from the timing pulse 3 by T1.Delayed clock a4 is generated. The delay amount T1 is determined by the value 27a of the delay amount setting register. The delay unit 26b delays the original clock 19 by T2 from the timing pulse 3Delayed clock b5 is generated. The delay amount T2 is determined by the value 27b of the delay amount setting register.
[0007]
In FIG. 9, the input original clock is delayed by n-stage registers 28a to 28n. The delayed clock is selected by the selector 30 based on the value of the delay amount setting register output 27 and is output as the delayed clock 31.
[0008]
[Problems to be solved by the invention]
Since the conventional programmable timing generator is configured as described above, if the amount of delay that can be set increases, registers are required for the number of delay stages. In the conventional delay unit, if the amount of delay increases by n times, n times as many registers are required. Further increasing the number of clocks to be delayed by m times requires m × n times registers.
[0009]
Since the number of gates of the selector also increases, it is necessary to insert several registers in the selector in order to operate with a high-speed system clock.
[0010]
The present invention has been made to solve such a problem, and has as its object to provide a delay unit having a small number of registers even when the delay amount increases.
[0011]
[Means for Solving the Problems]
A programmable timing generator according to a first aspect of the present invention provides a cycle setting register that stores a cycle of a generated original clock as bit data, and a clock that divides a system clock by an output value of the cycle setting register to generate an arbitrary original clock. A generator, a delay amount setting register for storing a delay amount for delaying the original clock as bit data, a positive edge counter reset by a positive edge of the original clock and counting until a next positive edge, an output of the positive edge counter A first comparator that generates an output when the value becomes equal to the output value of the delay amount setting register, a negative edge counter that is reset by a negative edge of the original clock and counts to the next negative edge, and a negative edge counter. The output of the second comparator and the output of the first comparator, which generate an output when the output value of the data becomes equal to the output value of the delay amount setting register, and turn off by the output of the second comparator. A delay unit having a flip-flop for outputting a clock, a timing pulse period setting register for storing a period of a generated timing pulse as bit data, and a system clock divided by an output value of the timing pulse period setting register to divide an original clock And a timing pulse generator for generating a timing pulse having a fixed period synchronized with the timing pulse.
[0012]
A programmable timing generator according to a second aspect of the present invention includes a timing pulse cycle setting register for storing a cycle of a timing pulse to be generated as bit data, a system clock divided by an output value of the timing pulse cycle setting register, and a fixed cycle. A timing pulse generator that generates the timing pulse of the above, a cycle setting register that stores the cycle of the generated delay clock as bit data, a delay amount setting register that stores the delay amount of the delay clock from the timing pulse as bit data, A delay amount counter that starts counting by the timing pulse and counts only once to the output value of the delay amount setting register; resets and stops the count by the timing pulse; A cycle counter for counting the cycle of the register output, a first comparator for generating an output when the output value of the cycle setting register and the output value of the cycle counter are the same, a value excluding the lower 1 bit of the output value of the cycle setting register And a second comparator that generates an output when the output value of the period counter is the same, and a flip-flop that turns on at the output of the first comparator and turns off at the output of the second comparator to output a delayed clock. It has a delay section and outputs a timing pulse and a delayed clock delayed from the timing pulse.
[0013]
Further, in the programmable timing generator according to a third aspect, in the second aspect, the first comparator and the period counter generate an output when an output value of the period counter becomes equal to or more than an output value of the period setting register. Has a delay unit provided with a second comparator that generates an output when the output value of the period setting register is equal to or greater than a value obtained by removing the lower one bit of the output value of the cycle setting register.
[0014]
Further, a programmable timing generator according to a fourth aspect of the present invention includes a timing pulse cycle setting register for storing a cycle of a generated timing pulse as bit data, a system clock divided by an output value of the timing pulse cycle setting register, and a fixed cycle. A timing pulse generating unit for generating the timing pulse of the above, a delay amount setting register for storing the delay amount of the delay clock from the timing pulse as bit data, and counting once with the timing pulse and once to the output value of the delay amount setting register. A counter for counting the number of input clock cycles, a period latch counter for counting and latching the input original clock cycle for one cycle, and resetting and counting and stopping for the timing pulse. A period counter that starts counting with the counter output and counts the period of the output of the periodic latch counter; a first comparator that generates an output when the output value of the periodic latch counter is equal to the output value of the periodic counter; The second comparator and the first comparator which generate an output when the value obtained by removing the lower 1 bit of the value and the output value of the period counter are the same, turn on at the output of the first comparator, turn off at the output of the second comparator, and delay. It has a delay section having a flip-flop for outputting a clock, and outputs a timing pulse and a delayed clock delayed from the timing pulse.
[0015]
Further, in the programmable timing generator according to a fifth aspect of the present invention, in the fourth aspect, a period latch counter for counting and starting with the timing pulse, counting and latching the original clock period for one period, and resetting and stopping the count with the timing pulse A delay counter that starts counting with the output of the delay amount counter and counts the cycle of the output of the cycle latch counter; and a duty latch counter that starts counting with the timing pulse and counts and latches the duty of the original clock for one cycle. It has a part.
[0016]
A programmable timing generator according to a sixth aspect of the present invention is the programmable timing generator according to the fourth aspect, wherein a period latch counter counts by the timing pulse, counts and latches one cycle of the original clock cycle, and latches the cycle by an output of the delay counter. The delay unit includes a period latch register for latching the output of the latch counter, and a period counter reset by the output of the delay amount counter and counting the period of the output of the period latch register.
[0017]
Further, in the programmable timing generator according to the seventh aspect, in the fourth aspect, the positive edge latch counter for counting a time from the timing pulse to the positive edge of the original clock and latching it until the next timing pulse, , A negative edge latch counter that counts the time from the negative edge of the original clock and latches it until the next timing pulse, and resets with the output of the delay amount counter and resets the larger value between the positive edge latch counter and the negative edge latch counter output. A period counter for counting the period of the first edge, the first comparator generating an output when the output of the positive edge latch counter and the output of the period counter are the same, and the output of the negative edge latch counter. A second comparator that generates an output when the cycle counter output is the same, and a toggle flip-flop that sets the state of the original clock when the timing pulse is generated and toggles with the output of the first comparator or the second comparator. It has a delay unit provided.
[0018]
[Action]
The present invention configured as described aboveClaims 1 to 7In the programmable timing generator according to the above, since the delay amount is coded as the set value of the counter, the number of registers required when the delay amount becomes large can be reduced. When the delay amount becomes n times, the number of registers is log_Two It increases on the order of n.
[0019]
Furthermore, the inventionClaim 2In the programmable timing generator according to the present invention, the delay amount is counted from the timing pulse, and when the set delay amount is reached, the period counter is operated. It can be delayed even if it is long.
[0020]
Furthermore, the inventionClaim 3The programmable timing generator has a delay unit that changes the output when the cycle counter output exceeds the set cycle value, so that when the cycle is set, when the set value is set below the count value, the counter Prevents counting beyond the set value.
[0021]
Furthermore, the inventionClaim 4In the programmable timing generator according to (1), the period is not set by having a delay unit that counts and latches the period of the original clock for one period from the timing pulse and latches the same, and outputs it as a set period value to a period counter that generates a delayed clock. It can be delayed with respect to the original clock.
[0022]
Furthermore, the inventionClaim 5The programmable timing generator has a delay section that counts and latches the duty of the original clock from the timing pulse for one cycle and latches the output, and outputs it as a set cycle duty value to a cycle counter that generates a delayed clock. It can be delayed with respect to the original clock.
[0023]
Furthermore, the inventionClaim 6The programmable timing generator counts the delay amount from the timing pulse, resets the period counter when the set delay amount is reached, further latches the counter output latching the original clock period, and outputs it to the period counter as the set period value. By having the unit, the clock of the original cycle can be output while being delayed from the timing pulse.
[0024]
Furthermore, the inventionClaim 7In the programmable timing generator according to (1), the state of the original clock when the timing pulse is generated is set in a toggle flip-flop, and the time from the timing pulse to the positive edge and the time from the negative edge are counted, and the output of the period counter is output. By providing a delay section that causes the toggle flip-flop to toggle when the value matches the value and resets the cycle counter when toggled twice, a clock that rises to Hi when a timing pulse occurs, Each of the falling clocks can be delayed.
[0025]
【Example】
Example 1
FIG. 1 is a block diagram showing Embodiment 1 of the present invention.You. Reference numeral 13 denotes a cycle setting register for storing bit data 15 input from the control bus control unit 14. Reference numeral 16 denotes a clock generation unit for dividing the system clock 18 by the cycle setting register output value 17 and generating an original clock 19 having an arbitrary cycle. , 20 is a delay amount setting register for storing bit data 21 input from the control bus control unit 14, 22 is a timing pulse cycle setting register for storing bit data 23 input from the control bus control unit 14, and 24 is the timing A timing pulse generator for dividing the system clock by the pulse cycle setting register output value and generating a timing pulse having a constant cycle synchronized with the original clock;32 is a positive edge counter for counting from the positive edge of the original clock 19 to the next positive edge, and 33 generates an output when the positive edge counter output value 34 becomes equal to the delay amount setting register output value 27. The first comparator 35 is a negative edge counter for counting from the negative edge of the original clock 19 to the next negative edge, and the reference numeral 36 is the same as the output value 37 of the negative edge delay amount counter and the output value 27 of the delay amount setting register 27. The second comparator 38, which generates an output when turned on, turns on at the first comparator output 39 and turns off at the second comparator output 40.And outputs the delayed clock 31It is a flip-flop.
[0026]
In the programmable timing device configured as described above,First, values are set from the control bus 2 to the delay amount setting register 20, the period setting register 13, and the timing pulse period setting register 22. The clock generator 16 divides the frequency of the system clock 18 by the value of the cycle setting register output 17 to generate an original clock 19. The timing pulse generator divides the frequency of the system clock 18 by the value of the output 25 of the timing pulse period setting register and generates a timing pulse 3 synchronized with the original clock 19.When the original clock 19 is input to the delay unit 26, the positive edge counter and the negative edge counter operate. The positive edge counter 32 is reset by the positive edge of the original clock 19 and continues counting until the next positive edge. During this time, when the set delay amount 27 becomes equal to the positive edge counter output 34, the first comparator 33 turns on the flip-flop 38. Similarly, the negative edge counter 35 is reset by the negative edge of the original clock 19 and continues counting until the next negative edge. During this time, when the set delay amount 27 and the negative edge counter output 37 become equal, the second comparator 36 turns off the flip-flop 38, thereby causing the original clock19Is delayed.As a result, a delayed clock 31 delayed from the timing pulse 3 is output.
[0027]
Example 2
FIG. 2 shows the second embodiment.FIG. 13 is a cycle setting register for storing bit data 15 input from the control bus control unit 14, 20 is a delay amount setting register for storing bit data 21 input from the control bus control unit 14, and 22 is a control bus control unit 14. A timing pulse period setting register for storing bit data 23 input from the CPU; a timing pulse generator 24 for generating a timing pulse 3 having a constant period obtained by dividing the system clock 18 by the output value 25 of the timing pulse period setting register;Reference numeral 41 denotes a delay amount counter which starts counting with the timing pulse 3 and counts the amount of delay set by the delay amount setting register output 27. Reference numeral 42 resets and stops counting with the timing pulse 3 and starts counting with the delay amount counter output 43. It is a cycle counter. When the cycle counter output 44 and the cycle setting register output 17 become the same, the first comparator 45 resets the cycle counter and turns on the flip-flop 46.And outputs the delay clock 31.The second comparator 47 turns off the flip-flop 46 when the value obtained by removing the lower 1 bit of the cycle setting register output value 17 and the cycle counter output value 44 are the same.And outputs the delay clock 31. As a result, a delayed clock 31 delayed from the timing pulse 3 is output.
[0028]
Example 3
In the circuit of FIG. 2, in the third embodiment, when the cycle counter output value 44 becomes equal to or more than the cycle setting register output value 17, the first comparator 45 turns on the flip-flop 46, and the cycle counter output value 44 The second comparator 47 turns off the flip-flop 46 when the value of the setting register output value 17 becomes equal to or greater than the value excluding the lower 1 bit.And outputs the delay clock 31.
[0029]
Example 4
FIG. 3 is a block diagram showing a fourth embodiment of the present invention. The control bus control unit 14, the delay amount setting register 20, the timing pulse period setting register 22, the timing pulse generator 24, the delay amount counter 41, the period counter 42, and the flip-flop 46 are the same as those in the second embodiment.The period latch counter 48 outputs the timing pulse 3Is enteredOriginal clock from19By counting and stopping for one cycle, the cycle of the original clock 19 is read. The output value 49 of the period latch counter is compared with the period counter output 44 by the first comparator 45 and the second comparator 47,ON / OFF of the flip-flop 46 to output the delay clock 31;The cycle of the original clock 19 is reproduced.
[0030]
Example 5
In the fifth embodiment shown in FIG. 4, a duty latch counter 50 is added to the fourth embodiment in FIG. The duty latch counter 50 outputs the timing pulse 3Is enteredOriginal clock from19Counts during HI, and stops, the original clock19Reading the duty. The output value 51 of the duty latch counter is compared with the period counter output 44 by the second comparator 47,ON / OFF of the flip-flop 46 to output the delay clock 31;The cycle and duty of the original clock 19 are reproduced.
[0031]
Example 6
In the fifth embodiment, the duty latch counter uses the original pulse from the timing pulse 319Is to count during HI, but the original clock19Is started from LO, the period of LO can be counted.
[0032]
Example 7
In the seventh embodiment shown in FIG. 5, a period latch register 52 is added to the fourth embodiment in FIG. In the period latch register 52, the delay amount counter finishes counting the delay amount, and the period latch19Is latched, the cycle latch counter output 49 is latched. The output value 53 of the cycle latch register 52 is compared with the cycle counter output 44 by the first comparator 45 and the second comparator 47, and reproduces the cycle of the original clock 19. While the delay counter 41 is counting, the cycle counter 42 continues counting in the previous cycle, so that the output of the delay clock 31 does not stop.
[0033]
Example 8
In Example 8 shown in FIG.The control bus control unit 14, the delay amount setting register 20, the timing pulse period setting register 22, the timing pulse generator 24, the delay amount counter 41, and the period counter 42 are the same as those in the fourth embodiment.The positive edge latch counter 54 outputs the timing pulse 3Is enteredTo the positive edge of the original clock 19 for one cycle of the original clock and stop. The negative edge latch counter 55 counts the period from the timing pulse 3 to the negative edge of the original clock 19 for one cycle of the original clock and stops. When the original clock 19 starts from the LO cycle when the timing pulse 3 is output, the positive edge latch counter 54 latches the duty and the negative edge latch counter 55 latches the cycle. The reverse is true when the original clock 19 starts from the HI period. When the positive edge latch counter output 56 equals the period counter output 44, the first comparator 45 toggles the toggle flip-flop 58. When the output 57 of the negative edge latch counter becomes equal to the period counter 44, the second comparator 47 toggles the toggle flip-flop 58. If the toggle flip-flop toggles twice, one cycle of the original clock has passed, and the cycle counter 42 is reset. The toggle flip-flop 58 sets a state in which the original clock 19 starts when the timing pulse 3 arrives, so that the delay amount does not change regardless of which of the HI and LO starts.
[0034]
【The invention's effect】
In the programmable timing generator according to the first to eighth embodiments of the present invention configured as described above, the number of registers required can be reduced when the width of the settable delay amount is increased.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a first embodiment of the present invention.
FIG. 2 is a second embodiment of the present invention.And Example 3FIG.
FIG. 3 is a block diagram showing a fourth embodiment of the present invention.
FIG. 4 is a fifth embodiment of the present invention.And Example 6FIG.
FIG. 5 is a block diagram showing a seventh embodiment of the present invention.
FIG. 6 is a block diagram showing Embodiment 8 of the present invention.
FIG. 7 is a block diagram of a radar system.
FIG. 8 is a block diagram of a programmable timing generator.
FIG. 9 is a block diagram of a conventional delay unit.
FIG. 10 is a timing chart of the radar system.
[Explanation of symbols]
1 Programmable timing generator
2 Control bus
3 Timing pulse
4Delayed clock a
5Delayed clock b
6 transmitter
7 Transmission wave
8 Antenna
9 Receiver
10 Received waves
11 signal processor
12 Received data
13 Period setting register
14 Control bus control unit
15 Cycle setting bit data
16 Clock generator
17 Period setting register output
18 System clock
19 yuan clock
20 Delay setting register
21 Delay amount setting bit data
22 Timing pulse cycle setting register
23 Timing pulse cycle setting bit data
24 Timing pulse generator
25 Timing pulse cycle setting register output
26 Delay section
27 Delay amount setting register output
28 registers
29 Delayed clock
30 Delayed clock selector
31 Delayed clock
32 Positive edge counter
33. First comparator
34 Positive edge counter output
35 Negative Edge Counter
36 Second comparator
37 Negative edge counter output
38 flip-flops
39 First comparator output
40 Second comparator output
41 Delay amount counter
42 Period counter
43 Delay counter output
44 Period counter output
45 First comparator
46 flip-flops
47 Second comparator
48 period latch counter
49 Periodic latch counter output
50 Duty latch counter
51 Duty latch counter output
52 Period latch register
53 Periodic latch register output
54 Positive edge latch counter
55 Negative Edge Latch Counter
56 Positive edge latch counter output
57 Negative edge latch counter output
58 toggle flip-flop.

Claims

A cycle setting register for storing the cycle of the generated original clock as bit data;
A clock generation unit that divides a system clock by an output value of the cycle setting register and generates an arbitrary original clock;
A delay amount setting register that stores a delay amount for delaying the original clock as bit data;
A positive edge counter that is reset by the positive edge of the original clock and counts until the next positive edge; a first that generates an output when the output value of the positive edge counter and the output value of the delay amount setting register become the same; A comparator, a negative edge counter that is reset by a negative edge of the original clock and counts until the next negative edge, and a second that generates an output when the output value of the negative edge counter and the output value of the delay amount setting register become the same. And a delay unit comprising a flip-flop that outputs a delayed clock by turning on at the output of the first comparator and turning off at the output of the second comparator,
A timing pulse cycle setting register for storing the cycle of the generated timing pulse as bit data;
A programmable timing generator comprising: a timing pulse generator that divides a system clock by an output value of the timing pulse period setting register and generates a timing pulse having a fixed period synchronized with an original clock .
Programmable timing generating apparatus characterized by comprising a.

A timing pulse cycle setting register for storing the cycle of the generated timing pulse as bit data;
A timing pulse generator that divides a system clock by an output value of the timing pulse period setting register to generate a timing pulse having a constant period,
A cycle setting register for storing the cycle of the generated delay clock as bit data;
A delay amount setting register that stores the delay amount of the delay clock from the timing pulse as bit data;
A delay amount counter that starts counting with the timing pulse and counts only once to the output value of the delay amount setting register, resets and stops with the timing pulse, starts counting with the output of the delay amount counter, and sets the cycle of the cycle setting register output. A period counter for counting, a first comparator for generating an output when the output value of the period setting register and the output value of the period counter are the same, a value of the period setting register excluding the lower one bit, and a value of the period counter. a delay section having a flip-flop whose output value to output a second comparator and said to first ON comparator output said second OFF to delayed clock at the output of the comparator for generating an output when the same ,
A programmable timing generator, wherein a timing pulse and a delay clock delayed from the timing pulse are output .

A first comparator that generates an output when an output value of the cycle counter becomes equal to or more than an output value of the cycle setting register, an output value of the cycle counter is equal to or greater than a value obtained by removing lower one bit of the cycle setting register output value 3. The programmable timing generator according to claim 2, further comprising: a delay unit having a second comparator that generates an output when the delay time is reached.

A timing pulse cycle setting register for storing a cycle of the generated timing pulse as bit data; a timing pulse generator for dividing a system clock by an output value of the timing pulse cycle setting register to generate a timing pulse of a fixed cycle; a delay amount setting register for storing a bit data delay amount of the delayed clock from the timing pulses, a delay amount counter which counts only once counting started at the timing pulse to the delay amount setting register output value,
A period latch counter that counts and starts counting the input clock cycle for one cycle by the timing pulse and latches it for one cycle, resets and stops the count with the timing pulse, starts counting with the output of the delay counter, and sets the cycle of the cycle latch counter output. A period counter for counting, a first comparator for generating an output when the output value of the period latch counter and the output value of the period counter are the same, a delay section having a flip-flop whose output value to output a second comparator and said to first ON comparator output said second OFF to delayed clock at the output of the comparator for generating an output when the same ,
A programmable timing generator, wherein a timing pulse and a delay clock delayed from the timing pulse are output .

A period latch counter that starts counting at the timing pulse, counts and latches the original clock period for one period, resets and stops at the timing pulse, starts counting at the delay counter output, and counts the period of the period latch counter output 5. The programmable timing generating apparatus according to claim 4, further comprising a delay unit including a cycle counter that performs counting, and a duty latch counter that counts at the timing pulse, counts the duty of the original clock for one cycle, and latches it.

A period latch counter that starts counting with the timing pulse and counts and latches the original clock period for one period, a period latch register that latches the output of the period latch counter with the output of the delay counter, and resets with the output of the delay counter. programmable timing generator of claim 4, wherein a was set to have a delay section having a periodic counter that counts the period of the periodic latch register output.

A positive edge latch counter that counts the time from the timing pulse to the positive edge of the original clock and latches it until the next timing pulse; counts the time from the timing pulse to the negative edge of the original clock and latches it until the next timing pulse A positive edge latch counter, a period counter that resets at the output of the delay amount counter, and counts a larger value period at the outputs of the positive edge latch counter and the negative edge latch counter, the positive edge latch counter output and the period counter output A first comparator that generates an output when the output is the same, a second comparator that generates an output when the output of the negative edge latch counter and the output of the period counter are the same, the timing Luz is according to claim 4, characterized in that the manner with the set state of the original clock delay unit having a toggle flip-flop toggled by the first comparator or the second comparator output when generated Programmable timing generator.