JP2007157147A - Circuit and method for time-stamping event for fraction of clock cycle - Google Patents

Circuit and method for time-stamping event for fraction of clock cycle Download PDF

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Andrew David Fernandez
Vamsi Krishna Srikantam
Dietrich Werner Vook
アンドリュー・デイヴィッド・フェルナンデス
ヴァムシ・クリシュナ・スリカンタム
ディートリック・ワーナー・ヴック
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Agilent Technol Inc
アジレント・テクノロジーズ・インクAgilent Technologies, Inc.
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    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop

Abstract

<P>PROBLEM TO BE SOLVED: To time-stamping events for fractions of a clock cycle. <P>SOLUTION: A time-stamping circuit (200) is provided with two or more detection circuits (202). Each detection circuit (202) receives an event-in signal (114) so as to generate an event signal on the basis of a clock phase at which the event-in signal is received. A decoder (204) receives the event signal and outputs an event-out signal (118) and a time stamp (116) showing a phase at which the event-in signal is detected. By time-stamping the event-in signal (114) to the phase division, the time-stamping circuit (200) detects the event signal occurring at a rate faster than the clock cycle. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、クロックサイクルの数分の1(a fraction of)までイベントをタイムスタンピングする回路及び方法に関するものである。 The present invention relates to a circuit and method for time stamping an event to a fraction 1 (a fraction of) the clock cycles.

多くの電子デバイスでは、特定のデバイス用に特別に設計され作られた集積回路によって、ロジック機能が実施されることが多い。 In many electronic devices, the specially designed built integrated circuits for specific devices, often logic function is performed. 一般に、2つのタイプのカスタム集積回路、すなわち特定用途向け集積回路(ASIC)(Application Specific Integrated Circuit)又はフィールドプログラマブルゲートアレイ(FPGA)が存在する。 In general, two types of custom integrated circuits, application specific integrated circuit (ASIC) (Application Specific Integrated Circuit) or a field programmable gate array (FPGA) is present. ASICは、1GHzを超える場合があるクロック速度を有する一般に高速なプロセッサを提供する。 ASIC generally provide fast processor with clock speeds that may exceed 1 GHz. 残念ながら、ASIC及びASICを設計し、生産するのに必要とされる工業技術についての努力(engineering effort)は、けたはずれのコストである可能性がある。 Unfortunately, designing the ASIC and ASIC, efforts for engineering required to produce (engineering effort) may be the cost prohibitive.

電子デバイスのコストを軽減するために、設計者はFPGAを使用することが多い。 To reduce the cost of electronic devices, designers often use FPGA. しかしながら、FPGAは、ASICよりずっと遅い500MHz以下で動作し、ASICの高いクロック速度を要求するアプリケーションではうまく働かない。 However, FPGA operates at much slower 500MHz less than the ASIC, it does not work well in applications that require high clock speed of the ASIC.

一般的に言えば、本明細書は、クロックサイクルの数分の1でイベントをタイムスタンピングする回路及び方法を対象とする。 Generally speaking, the present specification is directed to a circuit and method for time stamping an event at a fraction of the clock cycle.

一態様は、2つ以上の検出回路を備えるタイムスタンピング回路である。 One aspect is a time stamping circuit comprising two or more detection circuits. 各検出回路は、イベントイン信号を受け取り、イベントイン信号が検出されるクロックサイクルの位相に基づいてイベント信号を生成するようになっている。 Each detection circuit receives an event-in signal, and generates an event signal based on the phase of the clock cycle at which the event-in signal is detected. デコーダは、2つ以上の検出回路と電気接続される。 The decoder is electrically connected to the two or more detection circuits. デコーダは、イベントアウト信号と、イベントイン信号が検出されたクロックサイクルの位相を表す少なくとも1つのビットとを出力する。 Decoder outputs an event-out signal and at least one bit event-in signal represents the phase of the detected clock cycles. 1つ又は複数のビットは、2つ以上の検出回路から受け取られたイベント信号に基づく。 One or more bits is based on the event signals received from two or more detection circuits.

別の態様は、2つ以上の検出素子を含む検出回路を備えるタイムスタンピング回路である。 Another aspect is a time stamping circuit comprising a detection circuit comprising two or more detection elements. 各検出素子は、イベントイン信号を受け取り、イベントイン信号が受け取られるクロックサイクルの位相に基づいてイベント信号を出力するようになっている。 Each detector element receives the event-in signal, and outputs an event signal based on the phase of the clock cycle at which the event-in signal is received. デコーダが、各検出素子と電気接続され、それによって、イベントアウト信号と、イベントイン信号が検出される位相を表す少なくとも1つのビットとを出力する。 Decoder, the detecting elements and are electrically connected, thereby outputting the event-out signal and at least one bit representing the phase at which the event-in signal is detected. 少なくとも1つのビットは、検出素子から受け取られたイベント信号に基づく。 At least one bit is based on the event signals received from the detecting elements.

さらに別の態様は、イベント信号のタイムスタンピング方法であり、この方法は、イベントイン信号を受け取るステップ、イベントイン信号が受け取られたクロックサイクルの位相を検出するステップ、及び、イベントアウト信号と、イベントイン信号が検出された位相を表す少なくとも1つのビットとを出力するステップを含む。 Yet another aspect is a time-stamping process event signal, the method comprising: receiving an event-in signal, the step of detecting the phase of the event-in signal received clock cycles, and an event-out signal, event comprising the step of outputting at least one bit representing the phase-in signal is detected.

本発明の種々の実施形態は、図面を参照して、詳細に述べられることになり、図面では、同じ参照符号は、いくつかのビューを通して、同じ部品及び組み立て品を表す。 Various embodiments of the present invention, with reference to the drawings, will be described in detail in the drawings, like reference numerals throughout the several views refer to like parts and assemblies. 種々の実施形態に対する参照は、本発明の範囲を制限せず、本発明の範囲は、添付の特許請求の範囲によってのみ制限される。 Reference to various embodiments does not limit the scope of the present invention, the scope of the present invention is limited only by the appended claims. さらに、本明細書に述べる任意の例は、制限することを意図せず、請求される発明について考えられる多くの実施形態の一部を述べるに過ぎない。 Furthermore, any examples described herein are not intended to be limiting, only describe some of the many possible embodiments for the claimed invention.

例示的な実施形態では、タイムスタンピング回路は、クロックサイクルの数分の1までイベントを検出し、特定する。 In an exemplary embodiment, the time stamping circuit detects the events up to a fraction of a clock cycle, to identify. タイムスタンピング回路は、イベント信号の発生を、全クロックサイクルの数分の1であるクロックの所定の位相で検出する。 Time stamping circuit, the occurrence of an event signal is detected at a predetermined phase of the clock is a fraction of the total clock cycle. タイムスタンピング回路が、各クロック信号が異なる所定の位相を有する2つ以上のクロック信号を提供されるように、クロックサイクルは、2つ以上の位相に分割される。 Time stamping circuit, such that each clock signal is provided to two or more clock signals having different predetermined phase, clock cycle is divided into two or more phases. イベントは、所定の位相を有するいくつかのクロック信号のうちの1つのクロック信号を使用して検出されることができる。 Events can be detected using a single clock signal of several clock signals having a predetermined phase. 一実施形態では、イベントイン信号は、1つ又は複数の検出素子を含んでもよい少なくとも1つの検出回路に送出される。 In one embodiment, the event-in signal is sent to at least one detection circuit may include one or more detection elements. 検出回路は、イベントイン信号が受け取られたクロックサイクルの位相に基づいてイベント信号を出力する。 Detection circuit outputs an event signal based on the phase of the clock cycle at which the event-in signal was received. 例示的な実施形態では、1つ又は複数の検出回路からイベント信号を受け取り、イベントアウト信号及びイベントイン信号が検出された位相を表す少なくとも1つのビットを出力する。 In the exemplary embodiment, it receives an event signal from one or more detection circuits, event-out signal and the event-in signal and outputs at least one bit representing the detected phase. 位相を特定する1つ又は複数のビットは、1つ又は複数の検出回路からの1つ又は複数のイベント信号に基づく。 One or more bits identifying the phase, based on one or more event signals from one or more detection circuits.

タイムスタンピング回路100の1つの例示的な実施形態が図1に示される。 One exemplary embodiment of a time stamping circuit 100 is shown in FIG. タイムスタンピング回路100は、検出回路102、及び、本明細書においてはデコーダと呼ぶ、デコーダ回路104を備える。 Time stamping circuit 100 includes detection circuit 102, and is called a decoder in this specification, includes a decoder circuit 104. 検出回路102は、4つの検出素子106、108、110、及び/又は112を含む。 Detection circuit 102 includes four detection elements 106, 108, 110, and / or 112. 検出回路は、2つ以上の検出素子を有してもよい。 Detection circuit may have two or more detection elements. 検出素子は、フリップフロップであるか、或いは、本明細書で述べる検出素子の機能を実施することが可能なラッチ、他の回路、又は他の電子素子であってもよい。 Detection element, or a flip-flop, or latch capable of performing the functions of a detection element as described herein, may be another circuit or other electronic devices. 各検出素子はイベントイン信号114を受け取る。 Each detector element receives an event-in signal 114. 例示的な実施形態では、イベントイン信号114は、フリップフロップのクロックピンに接続される入力である。 In an exemplary embodiment, the event-in signal 114 is an input connected to the clock pin of the flip-flop. 入力信号114は、本明細書で述べる他の信号と同様にデジタル信号であり、デジタル信号は、2つの状態、すなわち、デジタル的にゼロとして表されるロー状態、及び、デジタル的に1として表されるハイ状態を有する。 Input signal 114 is a digital signal as well as other signals described herein Table, the digital signal has two states, i.e., low state represented digitally as a zero, and, as a digitally 1 having a high state that is. ロー状態とハイ状態は、フリップフロップ又は他のタイプの検出素子による出力を引き起こすか、又は、回路又は他の電気素子によって何らかの動作が実施されるようにするのに必要とされる任意の電圧であってもよい。 Low state and high state, or causes the output from flip-flop or other type of detection element, or, at any voltage some action by the circuit or other electrical device is needed to to be implemented it may be.

所定の位相を有する2つ以上のクロック信号は、タイムスタンピング回路100に入力される。 Two or more clock signals having a predetermined phase is input to the time stamping circuit 100. 例えば、Xilinx(登録商標)Virtex(商標)ファミリのFPGA等の、当該技術分野で知られている最新のFPGAは、異なる位相を有する2つ以上のクロックを生成することができるクロックマネジャ回路を含む。 For example, Xilinx such (R) Virtex (TM) family of FPGA, latest FPGA known in the art, includes a clock manager circuit that can produce two or more clocks having different phases . クロック信号は、立上がりエッジが、クロック0°信号等の基準クロックと異なる時刻で発生する場合、異なる位相を有する。 The clock signal rising edge, occur at the reference clock and different times, such as a clock 0 ° signal have different phases. 検出回路102内の各検出素子106、108、110、及び112は、クロック信号120、122、124、及び126等の所定の位相のクロックを受け取る。 Each detector element 106, 108, 110, and 112 in the detection circuit 102 receives the predetermined phase of the clock such as a clock signal 120, 122, 124, and 126. 例えば、検出素子106は、位相0°クロック信号120を受け取り、一方、検出素子108は、位相90°クロック信号122を受け取る。 For example, detection element 106 receives the phase 0 ° clock signal 120, whereas, detection element 108 receives a phase 90 ° clock signal 122. 例示的な実施形態では、所定の位相を有するクロック信号が、データ入力として検出素子、例えばフリップフロップに入力される。 In an exemplary embodiment, a clock signal having a predetermined phase is input detecting element as a data input, for example, the flip-flop.

クロックについて使用される位相は、任意の位相分割を有してもよいが、例示的な実施形態では、360°位相空間の均一な、又は、等間隔の位相分割、例えば、0°、90°、180°、及び270°の4つの等間隔の位相分割を有することになる。 Phase used for the clock, which may have any phase division, in the exemplary embodiment, 360 ° phase space uniform, or, equally spaced phase split, for example, 0 °, 90 ° It will have 180 °, and four equally spaced phase divisions of 270 °. 他の位相分割、例えば、0°、45°、90°、135°、180°、225°、270°、及び315°の8つの等間隔の、又は、均一な位相分割が可能である。 Other phase divisions, for example, 0 °, 45 °, 90 °, 135 °, 180 °, 225 °, 270 °, and of 315 ° of eight equally spaced, or are possible uniform phase divisions. 位相分割は、360°の位相空間全体を通して等間隔に、例えば、位相45°は位相0°から45°、位相90°は位相45°から45°等で配置されるため均一である。 Phase division is equally throughout the phase space of 360 °, for example, phase 45 ° is 45 ° from the phase 0 °, the phase 90 ° is uniform for placement at 45 ° or the like from the phase 45 °.

他の実施形態では、位相分割は不均一であってもよい。 In other embodiments, phase splitting may be uneven. 不均一な位相分割は、位相空間の第1の部分において第1の分離量を有する少なくとも第1の位相分割のセットを含み、一方、第2の位相分割のセットは、位相空間の第2の部分において第2の分離量を有する。 Heterogeneous phase divisions include at least a first set of phase divisions having a first amount of separation in a first portion of the phase space, while the second set of phase divisions, the phase space the second a second amount of separation in the portion. 例えば、位相315°から位相45°までの位相分割が、15°で分離されてもよい。 For example, the phase division from phase 315 ° until the phase 45 °, may be separated by 15 °. 対照的に、位相45°と位相315°との間の位相分割が、45°で分離されてもよい。 In contrast, the phase division between the phase 45 ° and phase 315 ° may be separated by 45 °. 全部で360°の位相空間は、位相分割0°、15°、30°、45°、90°、135°、180°、225°、270°、315°、330°、345°を有することになる。 Phase space of a total of 360 °, the phase divisions 0 °, 15 °, 30 °, 45 °, 90 °, 135 °, 180 °, 225 °, 270 °, 315 °, 330 °, to have a 345 ° Become. 不均一な位相分割は、或る位相の近くでイベントを検出するためのよりよい細分性又は精度を提供する。 Heterogeneous phase divisions provide better granularity or accuracy for detecting events near a certain phase. そのため、不均一な位相分割を有するタイムスタンピング回路は、イベントエッジが特定の位相(例えば、位相0°)に近づく場合にイベントを検出することができるが、均一な位相分割を有するタイムスタンピング回路では、全体の位相空間(0°〜360°)が、均一にカバーされる。 Therefore, time stamping circuit with non-uniform phase divisions, the event edge is a particular phase (e.g., phase 0 °) it is possible to detect the event when approaching, at time stamping circuit with uniform phase divisions is , the entire phase space (0 ° ~360 °) is uniformly covered.

各検出素子106、108、110、及び112は、イベントイン信号が検出される位相に基づいてイベント信号を出力する。 Each detector element 106, 108, 110, and 112 outputs an event signal based on the phase at which the event-in signal is detected. 所定の位相のクロックの立上がりエッジ後に、検出素子は、イベント信号を出力する。 After the rising edge of the clock of a predetermined phase, the detection element outputs the event signal. 例えば、位相0°クロックの立上がりエッジ後に、検出素子106はイベント信号を出力する。 For example, after the rising edge of the phase 0 ° clock, detection element 106 outputs an event signal. 同様に、270°クロックの立上がりエッジ後に、検出素子112はイベント信号を出力する。 Similarly, after the rising edge of the 270 ° clock, detection element 112 outputs an event signal. こうして、それぞれ異なるクロック入力が、異なる位相で発生する立上がりエッジを有するため、各検出素子106、108、110、及び112は、異なる所定の時刻にイベント信号を出力する。 Thus, different clock inputs respectively, to have a rising edge occurring at different phases, the detecting elements 106, 108, 110, and 112 outputs an event signal to different predetermined times. 検出回路102は、イベントを検出し、全クロックサイクルより短いサイクルでイベント信号を生成することができる。 Detection circuit 102 can detect events and generate event signals in short cycles than the full clock cycle. すなわち、検出回路は、クロックサイクルの数分の1でイベントの発生を検出することができる。 That is, the detection circuit can detect the occurrence of an event at a fraction of the clock cycle. クロックの位相に対してイベントを出力することによって、遅延素子は、クロックサイクルの数分の1でイベント信号を出力する、すなわち、イベント信号は、全クロックサイクルでだけ出力される必要がないことが留意されるべきである。 By outputting an event to the clock of the phase delay element outputs an event signal at a fraction of the clock cycle, i.e., the event signal is that it is not necessary to be outputted only in all clock cycles it should be noted. さらに、或る所定の位相を有するクロック、例えば、位相0°クロックによってトリガーされた任意の信号出力は、そのクロック領域、例えば、位相0°クロック領域内になる。 Moreover, a clock having a certain predetermined phase, for example, any signal output which is triggered by a phase 0 ° clock, the clock region, for example, the phase 0 ° clock region. 1つのクロック領域、例えば、位相0°クロック領域内の信号が、異なる位相を有するクロック、例えば、位相270°クロックよって出力されるか、又は、トリガーされる場合、イベント信号は、そのクロック領域、例えば、位相270°クロック領域内に配置されるか、又は、移される。 One clock domain, for example, signals of phase 0 ° clock region is a clock having a different phase, for example, if either output by the phase 270 ° clock, or is triggered, the event signal, the clock area, For example, either arranged in phase 270 ° clock region, or transferred.

イベント信号は、デコーダ104に送出される。 Event signal is sent to the decoder 104. 例示的な実施形態では、デコーダ104は、或るイベントアウト信号118、及び、イベント信号に応答してイベントイン信号114が検出された位相を表す少なくとも1つのビット116を出力することになる電子デバイスである。 In the exemplary embodiment, decoder 104, some event-out signal 118 and, an electronic device will output at least one bit 116 representing the phase at which the event-in signal 114 in response is detected in the event signals it is. 図1の例示的な実施形態では、4つの検出素子106、108、110、及び112からの4つのイベント信号が、デコーダ104で受け取られる。 In the exemplary embodiment of FIG. 1, four event signals from the four sensing elements 106, 108, 110, and 112 is received by the decoder 104. イベント信号が、時間的に同時にデコーダ104で受け取られないという可能性があり、デコーダ104は、イベント信号の値(ハイ又はロー)によってだけでなく、イベント信号が受け取られる時によっても、イベントイン信号114がどの位相で検出されたかを判定することになる。 Event signal, there is a possibility that received temporally decoder 104 simultaneously, the decoder 104 not only by the value of the event signal (high or low), by when the event signal is received, the event-in signal 114 so that to determine detected in any phase. デコーダ104は、イベント信号から、イベントイン信号114がどの位相で検出されたかを判定し、イベントイン信号114が検出された位相を表す1つ又は複数のビット116を出力する。 Decoder 104, the event signal, and determines if it has been detected in any phase of the event-in signal 114, the event-in signal 114 and outputs one or more bits 116 representing the detected phase. 以降で、デコーダ104によって出力される、イベントイン信号114が検出された位相を表す1つ又は複数のビット116は、タイムスタンプと呼ばれることになる。 Later, are output by the decoder 104, one or more bits 116 event-in signal 114 is representative of the detected phase it will be referred to as time stamps. しかしながら、本明細書で提示される例示的な実施形態は、当該技術分野で既知の任意のタイプ又はフォーマットのタイムスタンプに限定されるのではなく、イベントイン信号114がどの位相で検出されたかを特定する任意の信号であることができる。 However, the exemplary embodiments presented herein is not to be limited to the time stamp of any known type or format in the art, or were detected in any phase of the event-in signal 114 it can be any signal that identifies.

例として、イベントイン信号114が、クロックの位相0°と位相90°の間にその立上がりエッジを有する場合、検出素子108が、第1のイベント信号をデコーダ104に出力することになる。 As an example, the event-in signal 114, when having the rising edge during phase 0 ° and phase 90 ° of the clock, detection element 108 will output a first event signal to the decoder 104. クロックサイクルの4分の1より遅い場合、検出素子110が、イベント信号をデコーダ104に出力することになる。 If slower than a quarter of the clock cycle, the detection element 110 will output an event signal to the decoder 104. 検出素子110がイベント信号を出力した4分の1クロックサイクル後に、検出素子112が、イベント信号をデコーダ104に出力することになる。 Detection element 110 after one clock cycle of 4 minutes which outputs an event signal, detection element 112 will output an event signal to the decoder 104. デコーダは、検出素子108から第1のイベント信号を受け取り、2つの他のイベント信号は、検出素子110及び112から引き続き発生することになる。 The decoder receives the first event signal from detection element 108, two other event signals would still occur from the detection elements 110 and 112. 検出素子112がイベント信号を出力した4分の1クロックサイクル後に、検出素子106用のイベント信号をトリガーすることになる位相0°クロックの次の立上がりエッジが発生するため、検出素子106はイベント信号を出力することになることが留意されるべきである。 1 after clock cycle of 4 minutes the detection element 112 outputs the event signal, because the next rising edge of the phase 0 ° clock will trigger an event signal for detecting element 106 is generated, the detection element 106 is event signal it should be noted that thereby outputting. しかしながら、デコーダ104は、第1のイベント信号が検出素子108からであることを認識することができ、検出素子106からの後で到達するイベント信号を無視してもよい。 However, the decoder 104, it can recognize the first event signal is from detection element 108 may ignore the event signals arriving after the detection element 106. デコーダ104は、受け取ったイベント信号が、符号0、1、1、及び1を提供する、すなわち、イベント信号が、検出素子108、110、及び112のそれぞれから受け取られたが、検出素子106からはイベント信号が受け取られていないと判定する。 Decoder 104, the event signal received provides a code 0,1,1, and 1, i.e., an event signal has been received from each of the detection elements 108, 110, and 112, from the detection element 106 It determines that the event signal has not been received. デコーダ104は、次に、イベント信号0、1、1、及び1に従って、イベントが、クロックの位相0°と位相90°の間で起こったと判定する。 Decoder 104 determines, then, the event signal 0,1,1, and according to 1, an event has occurred between phase 0 ° and phase 90 ° of the clock. イベントイン信号114が検出された位相、例えば、位相90°を表す2ビット符号「01」等のタイムスタンプ116は、イベントアウト信号118と共にデコーダ104から出力される。 Event-in signal 114 detected phase, for example, a time stamp 116 of the 2-bit code "01", etc. representing the phase 90 ° is output from the decoder 104 with the event-out signal 118.

タイムスタンピング回路200の別の例示的な実施形態は、図2に示される。 Another exemplary embodiment of a time stamping circuit 200 is shown in FIG. タイムスタンピング回路200は、2つ以上の検出回路202及びデコーダ204を備える。 Time stamping circuit 200 comprises two or more detection circuits 202 and decoder 204. 例示的な実施形態では、検出回路202はそれぞれ、検出素子220等の2つ以上の検出素子を含む。 In the exemplary embodiment, each detection circuit 202 includes two or more detector elements, such as detection element 220. 例示的な実施形態では、検出素子は、フリップフロップである、或いは、本明細書で述べる検出素子の機能を実施することが可能なラッチ、他の回路、又は他の電子素子であってもよい。 In an exemplary embodiment, the detection element is a flip-flop, or latch capable of performing the functions of a detection element as described herein, may be another circuit or other electronic devices, . 各検出回路206、208、210、及び212はイベントイン信号114を受け取ることができる。 The detection circuits 206, 208, 210, and 212 may receive an event-in signal 114. 例示的な実施形態では、各検出回路内の第1の検出素子は、イベントイン信号114を受け取り、次に、イベント信号を2つ以上の他の検出素子に中継する。 In an exemplary embodiment, the first detection element in each detection circuit receives an event-in signal 114, then relays the event signal to two or more other detection elements. 例えば、検出回路206内の第1の検出素子224は、イベントイン信号114を受け取ってもよい。 For example, the first detection element 224 in detection circuit 206 may receive an event-in signal 114. 検出素子224は、次に、イベント信号A(0)を検出素子226に中継し、検出素子226は、イベント信号A(1)を検出素子228に中継し、検出素子228は、イベント信号A(2)を検出素子220に中継する。 Detection element 224 may then relayed to the detection element 226 an event signal A (0), the detection device 226 relays the detection element 228 of the event signal A (1), the detecting element 228, the event signal A ( 2) the relays the detection element 220. 検出素子220は、イベント信号A(3)をデコーダ204に出力する。 Detection element 220 outputs the event signal A (3) to the decoder 204.

例示的な実施形態では、各検出素子は、所定の位相を有するクロックを受け取る。 In the exemplary embodiment, each detector element receives a clock having a predetermined phase. 各検出素子に入力されるクロックによって、検出素子が、イベントイン信号114が所定の位相で、又は、所定の位相の前で発生するかどうかを検出する。 The clock input to each detector element, the detection element, the event-in signal 114 with a predetermined phase, or to detect whether occurring before the predetermined phase. クロック入力を所定の位相を有するように変更することによって、検出回路は、イベント信号が検出回路で検出される時を変更することができる。 By changing the clock input so as to have a predetermined phase, the detection circuit can be changed when an event signal is detected by the detection circuit. 例えば、検出回路206は、位相0°クロックを第1の検出素子224に入力する。 For example, the detection circuit 206 inputs the phase 0 ° clock to the first sensing element 224. したがって、検出素子224は、イベントイン信号114が、位相0°クロックの立上がりエッジのところか、又は、立上がりエッジの前で発生するかどうかを検出する。 Therefore, the detection element 224, the event-in signal 114, either at the rising edge of the phase 0 ° clock, or to detect whether occurring before the rising edge. 同様に、位相90°クロックは、検出素子230に入力され、イベントイン信号114が、位相0°と位相90°の間で発生するかどうかを検出する。 Similarly, the phase 90 ° clock is input to the detection element 230, the event-in signal 114, to detect whether occurs between phase 0 ° and phase 90 °.

一例として、クロック周期又はクロックサイクルが4nsである場合、検出回路202は、イベントイン信号114が発生する時を1ns分解能まで検出することができる。 As an example, if the clock period or clock cycle is 4 ns, detection circuit 202 can detect when an event-in signal 114 is generated to 1ns resolution. 検出回路206は、イベントイン信号が、クロックサイクルの位相270°と位相0°の間で発生するかどうかを検出する。 Detection circuit 206, the event-in signal, to detect whether occurring between the phase 270 ° and phase 0 ° of the clock cycle. 検出回路208は、イベントイン信号が、位相0°と位相90°の間で発生するかどうかを検出し、検出回路210は、イベントイン信号が、位相90°と位相180°の間で発生するかどうかを検出し、検出回路2012は、イベントイン信号が、位相180°と位相270°の間で発生するかどうかを検出する。 Detection circuit 208, the event-in signal, detects whether occurs between phase 0 ° and phase 90 °, the detection circuit 210, the event-in signal occurs between phase 90 ° and phase 180 ° or detects whether the detection circuit 2012, the event-in signal, to detect whether occurring between the phase 180 ° and phase 270 °. 検出回路206は、イベントイン信号114が、0nsか又は0nsより前、或いは、4nか又は4nsより前に発生するかどうかを検出し、検出回路208は、イベントイン信号114が、1nsか又は1nsより前、或いは、5nsか又は5nsより前に発生するかどうかを検出し、検出回路210は、イベントイン信号114が、2nsか又は2nsより前、或いは、6nsか又は6nsより前に発生するかどうかを検出し、検出回路212は、イベントイン信号114が、3nsか又は3nsより前、或いは、7nsか又は7nsより前に発生するかどうかを検出する。 Detection circuit 206, the event-in signal 114, before 0ns or 0ns, or to detect whether occurring before 4n or 4 ns, detection circuit 208, the event-in signal 114, 1ns or 1ns or earlier, or to detect whether occurring before 5ns or 5ns, detection circuit 210, the event-in signal 114, before the 2ns or 2ns or generated prior to 6ns or 6ns detects whether the detection circuit 212, the event-in signal 114, prior to 3ns or 3ns, or to detect whether occurring before 7ns or 7ns.

各検出回路内の第1の検出素子の後ろの他の検出素子は、各検出回路からの各イベント信号が、デコーダに同時に到達するように、デコーダに対してイベント信号を遅延させるのに役立つ。 Other detection elements after the first detection element in each detection circuit, each event signal from each detection circuit, so as to reach at the same time to the decoder, helps to delay an event signal to the decoder. 第1の検出素子の後ろの検出素子は、所定の位相を有するクロックを使用してイベント信号をトリガーして、イベント信号が、位相0°領域でデコーダ204に送出されることを確実にする。 Detecting element after the first detection element, triggering an event signal using a clock having a predetermined phase, the event signal, to ensure that it is delivered to the decoder 204 in the phase 0 ° region. 例えば、検出回路212内の第1の検出素子238は、イベントイン信号114が、クロックサイクルの位相270°で又は270°より前に発生するかどうかを検出する。 For example, the first detection element 238 in detection circuit 212, the event-in signal 114, to detect whether occurring before phase 270 ° or 270 ° of the clock cycle. イベントイン信号114が、位相270°で又は270°より前で検出される場合、検出素子238は、イベント信号D(0)を検出素子240に出力する。 Event-in signal 114, as detected by the prior phase 270 ° or 270 °, the detection element 238 outputs the event signal D (0) to detection element 240. 検出素子238がイベント信号D(0)を出力する瞬間に、検出素子224は、イベント信号D(0)より3位相早く、イベント信号A(0)を出力してしまっていることになる。 The instant the sensing element 238 outputs the event signal D (0), the detecting element 224, the event signal D (0) from 3 phases quickly, so that they've outputs an event signal A (0). 例えば、クロックサイクルが4nsである場合、検出素子224は、検出素子238が、同じイベントイン信号114についてイベント信号D(0)を出力することになる3ns前に、イベント信号A(0)を出力してもよい。 For example, if the clock cycle is 4 ns, detection element 224, detection element 238, before 3ns that will output an event signal D (0) for the same event-in signal 114, outputs the event signal A (0) it may be. このため、検出回路212からのイベント信号が、検出回路206からのイベント信号A(0)と同時にデコーダ204に到達することを確実にするために、イベント信号D(0)のタイミングは、3nsだけ「移動」しなければならない。 Thus, an event signal from the detection circuit 212, in order to ensure that it reaches the event signal A (0) at the same time as the decoder 204 from the detection circuit 206, the timing of the event signal D (0) is, 3 ns only It must "move". 他の検出素子240、242、及び244は、検出素子212からのイベント信号D(0)が3nsだけシフトすることを確実にする。 Other detection elements 240, 242, and 244, event signal D from the detecting element 212 (0) to ensure that shifted by 3 ns. そのため、検出素子240は、位相180°クロックの立上がりエッジ後に、又は、イベント信号D(0)を受け取った3ns後に、イベント信号D(1)を出力する。 Therefore, the detecting element 240, after the rising edge of the phase 180 ° clock, or, after 3ns received an event signal D (0), and outputs an event signal D (1). 同様に、検出素子242は、イベント信号D(1)を受け取った3ns後に、イベント信号D(2)を出力し、検出素子244は、イベント信号D(2)を受け取った3ns後に、イベント信号D(3)を出力する。 Similarly, the detection elements 242, after 3ns received an event signal D (1), and outputs an event signal D (2), detector elements 244, after 3ns received an event signal D (2), the event signal D and outputs a (3). 検出回路212から出力される、イベント信号D(0)についての総遅延は9nsである。 Output from the detection circuit 212, the total delay for the event signal D (0) is 9 ns. 所定の位相を有するクロックで各フリップフロップをトリガーすることによって、検出回路212は、第1の検出素子238からの第1のイベント信号D(0)の生成と、第2の検出素子240からの第2のイベント信号D(1)の生成との間の遅延を提供する。 By triggering each flip-flop with a clock having a predetermined phase, the detection circuit 212, and generates the first event signal D from the first detecting element 238 (0), from the second detecting element 240 providing a delay between the generation of the second event signal D (1). 検出素子238と240の間の遅延は、任意のセットアップ時間、ホールド時間、及び/又は伝播遅延について十分な時間を可能にする。 Delay between the detection elements 238 and 240, to allow sufficient time for any setup times, hold times, and / or propagation delays. 全ての他の検出回路は、1つの検出素子のトリガーと別の検出素子のトリガーとの間の同様な遅延を提供する。 All other detection circuits provide similar delays between one trigger and trigger another detection element of the detection element. 検出回路206から出力される、イベント信号A(0)についての総遅延は12nsである。 Output from the detection circuit 206, the total delay for the event signal A (0) is 12 ns. 検出回路206からのイベント信号及び検出回路212からのイベント信号は、同じ時刻に出力される。 Event signal from the event signal and the detection circuit 212 from the detection circuit 206 is outputted at the same time. すなわち、イベント信号A(0)の出力とイベント信号D(0)の出力の3nsの差と検出回路212の残りにおける9nsの遅延とを加えたものは、検出回路206における12nsの遅延に等しい。 That is, the event signal A (0) of the output and the event signal D (0) difference between 3ns the outputs of the plus and delays 9ns in the rest of the detection circuit 212 is equal to the delay of 12ns in the detection circuit 206. 他の検出回路208及び210は、同様に機能する。 Other detection circuits 208 and 210 function similarly.

各検出回路内の第1の検出素子は、異なる所定の位相を有する入力クロックを受け取る。 First detection element in each detection circuit receives an input clock having a different predetermined phase. 例えば、検出素子224は位相0°クロックを受け取り、検出素子238は位相270°クロックを受け取る。 For example, detection element 224 receives a phase 0 ° clock, detection element 238 receives the phase 270 ° clock. イベントイン信号114は、第1の検出素子によって検出される時、入力クロックのクロック領域で検出される。 Event-in signal 114, when it is detected by the first detection element is detected by the input clock clock domain. 例えば、イベントイン信号114が、検出素子224によって検出される時、イベントイン信号は、位相0°クロック領域で検出され、イベントイン信号114は、検出素子238によって、位相270°クロック領域で検出される。 For example, the event-in signal 114, when it is detected by the detecting element 224, the event-in signal is detected by the phase 0 ° clock domain, event-in signal 114, the detection element 238, is detected by the phase 270 ° clock domain that. 各検出回路206、208、210、及び212は、イベントイン信号114を異なるクロック領域で検出する。 The detection circuits 206, 208, 210, and 212 detects an event-in signal 114 in different clock domains. しかしながら、検出回路206、208、210、及び212が、共通クロック領域で、イベント信号をデコーダ204に出力するように、各検出回路206、208、210、及び212が、イベント信号についてクロック領域を移動するか、又は、シフトする。 However, the movement detection circuit 206, 208, 210, and 212, a common clock domain, to output an event signal to the decoder 204, the detection circuits 206, 208, 210, and 212, the event signal clock domain either, or, to shift. 例えば、検出回路206は、位相0°クロック領域で生成されたイベント信号A(0)を、デコーダ204内への入力について使用される共通位相0°クロック領域に移動させる。 For example, the detection circuit 206, the phase 0 ° clock domain in the generated event signal A (0), is moved to the common phase 0 ° clock domain that is used for input to the decoder 204. 検出回路212は、位相270°クロック領域で生成されたイベント信号D(0)を、共通位相0°クロック領域に移動させる。 Detection circuit 212, an event signal D generated by the phase 270 ° clock domain (0), is moved to the common phase 0 ° clock domain.

検出回路202は、イベントイン信号をクロックサイクルの数分の1まで検出する手段を提供する。 Detection circuit 202 provides a means for detecting an event-in signal up to a fraction of a clock cycle. イベント信号が出力される時を遅延させることによって、検出回路はそれぞれ、同時か、ほぼ同時のいずれかで、デコーダ204に対して、イベントイン信号114が、クロックサイクルのどの所定の位相で起こったかを示すイベント信号を提供する。 By delaying when the event signal is output, respectively detector, either simultaneously, or either substantially simultaneously, the decoder 204, the event-in signal 114 occurred at any given phase of the clock cycle to provide an event signal indicating a. デコーダ204は、デコーダ104と同様に機能するが、検出回路202からのイベント信号が、同時か、又は、ほぼ同時に到達するため、イベント信号が到達する時刻の判定をやめてもよい。 The decoder 204 functions similarly to decoder 104, an event signal from the detection circuit 202, either simultaneously, or, to reach approximately the same time, may stop determination time at which an event signal arrives. デコーダについての論理表の1つの例示的な実施形態が以下に示される。 One exemplary embodiment of a logic table for the decoder is shown below.

さらに、検出回路202内のいくつかの検出素子を使用することによって、タイムスタンピング回路200は、当該技術分野で理解される準安定状態を提供する。 Further, by using several detection elements in the detection circuit 202, time stamping circuit 200 provides a metastable state is understood in the art. 準安定状態は、フリップフロップがクロック駆動される時に、フリップフロップへの入力が、フリップフロップのハイ状態についての閾電圧とロー状態についての閾電圧との間にある時に発生する。 Metastable state, when the flip-flop is clocked, the inputs to the flip-flop occurs when lying between the threshold voltage of the threshold voltage and low state of the high state of the flip-flop. 簡単な例として、TTLロジックの場合、ロジックローは、0〜0.8ボルトで起こり、ロジックハイは、2.4〜5ボルトで発生する。 As a simple example, the case of TTL logic, a logic low occurs at 0 to 0.8 volts, a logic high is generated in the 2.4 to 5 volts. 準安定状態は、入力電圧が0.8〜2.4ボルトである場合に発生する場合がある。 Metastable state may occur when the input voltage is 0.8 to 2.4 volts. 準安定フリップフロップは、ラントパルス(runt pulse)を出力するか、又は、発振する場合があり、いずれの場合も、回路は不調になる可能性がある。 Metastable flip-flop, or outputs a runt pulse (runt pulse), or may be oscillating, in any case, the circuit is likely to become upset.

準安定状態は、セットアップ又はホールド時間に違反することによって発生することが多い。 Metastable state is often caused by a violation of the set-up or hold time. セットアップ時間違反は、フリップフロップが、入ってくるクロックエッジを受け取る前に、フリップフロップへの入力が閾電圧に達するのに充分な時間を有さない場合に発生する。 Setup time violations, flip-flop, before receiving the incoming clock edge, the input to the flip-flop occurs when you do not have sufficient time to reach the threshold voltage. ホールド時間違反は、クロックエッジが遷移するのにかかる時間の間、入力信号が、閾電圧より大きいか、又は、小さいままでいられない場合に発生する。 Hold time violation, during the time it takes the clock edge transition, the input signal is greater than the threshold voltage, or occur if not to remain small. 一般に、準安定状態は、非同期信号、すなわち、フリップフロップと同じクロック領域においてトリガーされない信号が、フリップフロップに入力される時に発生する可能性がある。 Generally, the metastable state, the asynchronous signals, i.e., signals not triggered in the same clock domain as the flip-flop is likely to occur when input to the flip-flop. 非同期信号は、クロックエッジの受け取り中に遷移する場合があり、フリップフロップは、ハイ状態でもロー状態でもない電圧を受け取ることになる。 Asynchronous signal may transition during receipt of the clock edge, the flip-flop will receive a voltage nor even a low state the high state.

タイムスタンピング回路200は、非同期信号にタイムスタンプを付与する(time stamp)ことができる。 Time stamping circuit 200 may be time stamped in asynchronous signal (time stamp). 準安定状態の可能性を軽減するか、又は、解消するために、各検出回路は、2つ以上のフリップフロップを含む。 Or to reduce the possibility of metastable state, or, in order to solve, each detection circuit includes two or more flip-flops. 検出回路内のいくつかのフリップフロップは、入力信号が評価され、且つ一連のフリップフロップからの出力が安定化する確率を増加させる。 Some of the flip-flop of the detection circuit, the input signal is evaluated, and the output from a series of flip-flops to increase the probability of stabilization.

図3A及び図3Bは、図2に示すタイムスタンピング回路200を表すタイミング図300及び318を示す。 3A and 3B shows a timing diagram 300 and 318 represent a time stamping circuit 200 shown in FIG. タイムスタンピング回路200(図2)は、4つのクロック入力を有する。 Time stamping circuit 200 (FIG. 2) has four clock inputs. 位相0°クロック入力はクロック信号302として示され、位相90°クロック入力はクロック信号304として示され、位相180°クロック入力はクロック信号306として示され、位相270°クロック入力はクロック信号308として示される。 Phase 0 ° clock input is shown as clock signal 302, the phase 90 ° clock input is shown as clock signal 304, phase 180 ° clock input is shown as clock signal 306, phase 270 ° clock input shown as clock signal 308 It is. 各クロックは、距離312で表される同じ周期を有する。 Each clock has the same period represented by the distance 312. クロック周期は、クロックが、クロックサイクル、例えば、4ナノ秒を完了するのに必要とされる時間量である。 The clock period, clock, clock cycles, for example, the amount of time required to complete the 4 nanoseconds. クロックサイクルは、360°を循環する。 Clock cycle, circulates through the 360 ​​°. 換言すれば、クロックは、0°で開始し、360°で開始点に循環して戻ってもよい。 In other words, the clock starts at 0 °, it may return to circulate the starting point at 360 °. しかしながら、タイミング図では、クロックサイクルは、クロック信号が、0°で或る垂直位置において開始し、360°でその垂直位置に循環して戻るような波形で表される。 However, in the timing diagram, the clock cycle, the clock signal starts at a certain vertical position at 0 °, represented by waveform back to circulate in the vertical position at 360 °. クロックサイクルは、位相を理解することにとって重要である。 Clock cycle is important for understanding the phase.

各クロック302、304、306、及び308は、異なる位相を有する。 Each clock 302, 304, 306, and 308 have different phases. 例えば、位相0°クロックは、ライン310で表される時刻0においてその立上がりエッジを有し、位相90°クロックは、距離314で表される、位相0°クロックの4分の1クロックサイクル後にその立上がりエッジを有する。 For example, phase 0 ° clock would have its rising edge at time 0, represented by line 310, the phase 90 ° clock is represented by a distance 314, the one clock cycle after a quarter of a phase 0 ° clock having a rising edge. 位相90°クロックは、360°クロックサイクルの4分の1である位相90°で開始する。 Phase 90 ° clock starts at phase 90 ° is one quarter of 360 ° clock cycle. タイミング図300で示されるように、位相180°クロックは、位相0°クロックの立上がりエッジの360°クロックサイクルの2分の1クロックサイクル後、又は、180°後にその立上がりエッジを有し、位相270°クロックは、位相0°クロックの立上がりエッジの360°クロックサイクルの4分の3クロックサイクル後、又は、270°後にその立上がりエッジを有する。 As shown in the timing diagram 300, the phase 180 ° clock after one clock cycle of 2 minutes of 360 ° clock cycle rising edge of the phase 0 ° clock, or has a 180 ° later the rising edge, the phase 270 ° clock has, after three clock cycles of 4 minutes in 360 ° clock cycle rising edge of the phase 0 ° clock, or a 270 ° later its rising edge. クロックサイクル又は周期が4nsである場合、位相0°クロックは、時刻0及び時刻0後4nsごとにその立上がりエッジを有し、位相90°クロックは、時刻1ns及び時刻1ns後4nsごとにその立上がりエッジを有し、位相180°クロックは、時刻2ns及び時刻2ns後4nsごとにその立上がりエッジを有し、位相270°クロックは、時刻3ns及び時刻3ns後4nsごとにその立上がりエッジを有することになる。 If the clock cycle or period is 4ns, the phase 0 ° clock would have its rising edge at each time 0 and time 0 after 4ns, the phase 90 ° clock has its rising edge each time 1ns and time 1ns after 4ns it has a phase 180 ° clock would have its rising edge at each time 2ns and time 2ns after 4 ns, the phase 270 ° clock would have its rising edge each time 3ns and time 3ns after 4 ns. 異なる位相を有するクロックを使用して、タイムスタンピング回路200は、全クロックサイクルより短いクロックサイクルでイベントを検出することができる。 Using a clock having a different phase, the time stamping circuit 200 may detect the event in a short clock cycle than the full clock cycle. 例えば、4つの異なる位相を有し、4nsのクロックサイクルを使用するクロックを使用するタイムスタンピング回路は、1nsの分解能でイベントをトリガーすることができる。 For example, having four different phases, time stamping circuit using clock using the clock cycle of 4ns can trigger events with a resolution of 1 ns. したがって、例示的なタイムスタンピング回路は、機能的に、クロックサイクルより4倍速く動作する。 Thus, the exemplary time stamping circuit is functionally operates four times faster than the clock cycle. 例えば、タイムスタンピング回路は、ライン316で表されるほぼ時刻t0でイベントを検出することができる。 For example, the time stamping circuit may detect events at approximately time t0 represented by line 316. 位相0°クロック302の次の立上がりエッジ(所望の検出時刻t0の3ns後)を待つのではなく、タイムスタンピング回路は、位相90°クロック304の立上がりエッジ後にイベント信号を出力する。 Rather than waiting for the next rising edge of the phase 0 ° clock 302 (after 3ns the desired detection time t0), the time stamping circuit outputs an event signal after the rising edge of the phase 90 ° clock 304.

図3Bのタイミング図318は、タイムスタンピング回路200(図2)等のタイムスタンピング回路が、時刻t0でイベントを検出することができる方法をさらに示す。 The timing diagram of Figure 3B 318, the time stamping circuit, such as time stamping circuit 200 (Fig. 2) further illustrates a method that can detect an event at time t0. 図3Bに示す例では、イベントは、ライン316によって表される時刻t0で、又は、t0の近くで検出される。 In the example shown in FIG. 3B, the event is a time t0 represented by line 316, or is detected in the vicinity of t0. 図2に関して説明したように、イベントイン信号114(図2)等のイベントイン信号320は、検出回路202(図2)等の2つ以上の検出回路で受け取られる。 As described with respect to FIG. 2, the event-in signal 320, such as event-in signal 114 (FIG. 2) is received at two or more detection circuits, such as detection circuit 202 (FIG. 2). イベントイン信号320は、ライン316によって表される時刻t0で受け取られる。 Event-in signal 320 is received at time t0 represented by line 316. それぞれが所定の位相を有する4つのクロック302、304、306、及び308は、検出回路内の1つ又は複数の検出素子に入力される。 Four clock 302, 304, 306, and 308 each having a predetermined phase is input to the one or more detection elements in the detection circuit. 信号の第1のセット324〜330は、第1の検出回路206内の処理を示す。 First set 324-330 of the signal shows the processing in the first detection circuit 206. 検出素子224への位相0°クロック入力302の立上がりエッジ後に、イベント信号A(0)(図2)等のイベント信号324が、検出素子224から出力される。 After the rising edge of the phase 0 ° clock input 302 to the detecting element 224, the event signal A (0) is an event signal 324 (FIG. 2) or the like, is output from detection element 224. 位相0°クロック302の次の立上がりエッジで、イベント信号A(1)(図2)等のイベント信号326が、検出素子226から出力される。 In the next rising edge of the phase 0 ° clock 302, event signal A (1) an event signal 326 (FIG. 2) or the like, is output from detection element 226. イベント信号A(2)(図2)等のイベント信号328は、位相0°クロック302の次の立上がりエッジで、検出素子228から出力され、イベント信号A(3)(図2)等のイベント信号330は、位相0°クロック302の次の立上がりエッジで、検出素子220から出力される。 Event signal A (2) (Fig. 2) event signal 328, such as is the next rising edge of the phase 0 ° clock 302 is output from the detecting element 228, the event signal A (3) (Fig. 2) event signal, such as 330, at the next rising edge of the phase 0 ° clock 302 is output from detection element 220.

他の検出回路208、210、及び212(図2)は、同様に動作する。 Other detection circuits 208, 210, and 212 (FIG. 2) operates in the same manner. 検出回路208の検出素子230への位相90°クロック入力304の立上がりエッジ後に、イベント信号B(0)(図2)等のイベント信号332が、検出素子230から出力される。 After the rising edge of the phase 90 ° clock input 304 to the detecting element 230 of the detection circuit 208, the event signal B (0) (Fig. 2) event signal 332, such as is output from the detection element 230. 位相0°クロック302の次の立上がりエッジで、イベント信号B(1)(図2)等のイベント信号334が、検出素子232から出力される。 In the next rising edge of the phase 0 ° clock 302, event signal B (1) an event signal 334 (FIG. 2) or the like, is output from detection element 232. イベント信号B(2)(図2)等のイベント信号336は、位相0°クロック302の次の立上がりエッジで、検出素子234から出力され、イベント信号B(3)(図2)等のイベント信号338は、位相0°クロック302の次の立上がりエッジで、検出素子236から出力される。 Event signal 336, such as event signal B (2) (Fig. 2) is, at the next rising edge of the phase 0 ° clock 302 is output from the detecting element 234, the event signal B (3) (Fig. 2) event signal, such as 338, at the next rising edge of the phase 0 ° clock 302, output from the detecting element 236. 検出回路210の場合、イベント信号C(0)(図2)等のイベント信号340は、位相180°クロック306の次の立上がりエッジで出力される。 For detection circuit 210, event signal 340, such as event signal C (0) (FIG. 2) is output at the next rising edge of the phase 180 ° clock 306. イベント信号C(1)(図2)等のイベント信号342は、位相90°クロック304の次の立上がりエッジで出力され、イベント信号C(2)(図2)等のイベント信号344は、位相0°クロック302の次の立上がりエッジで出力され、イベント信号C(3)(図2)等のイベント信号346は、位相0°クロック302の次の立上がりエッジで出力される。 Event signal C (1) (2) event signal 342, such as is output at the next rising edge of the phase 90 ° clock 304, event signal 344, such as event signal C (2) (Fig. 2), the phase 0 ° is output at the next rising edge of the clock 302, event signal 346, such as event signal C (3) (FIG. 2) is output at the next rising edge of the phase 0 ° clock 302. イベント信号330、338、及び346は、ライン358によって表される同じ時刻t1で、検出回路206、208、及び210から出力されることが留意されるべきである。 Event signals 330,338, and 346, at the same time t1 as represented by line 358, it should be noted that the output from the detection circuit 206, 208, and 210.

検出回路212が同様に動作する間、検出回路212からの出力は、異なる時刻に発生する。 While detection circuit 212 operates in the same manner, the output from the detection circuit 212, generates at different times. 例えば、検出素子238への位相270°クロック入力308の立上がりエッジ後に、イベント信号D(0)(図2)等のイベント信号348が、検出素子238から出力される。 For example, after the rising edge of the phase 270 ° clock input 308 to the detecting element 238, the event signal D (0) is an event signal 348 (FIG. 2) or the like, is output from detection element 238. 位相180°クロック306の次の立上がりエッジで、イベント信号D(1)(図2)等のイベント信号350が、検出素子240から出力される。 At the next rising edge of the phase 180 ° clock 306, event signal D (1) (2) event signal 350, such as is output from the detection element 240. 同様に、イベント信号D(2)(図2)等のイベント信号352は、位相90°クロック304の次の立上がりエッジで、検出素子242から出力され、イベント信号D(3)(図2)等のイベント信号354は、位相0°クロック302の次の立上がりエッジで、検出素子244から出力される。 Similarly, the event signal D (2) (Fig. 2) event signal 352, such as is the next rising edge of the phase 90 ° clock 304 is output from the detecting element 242, the event signal D (3) (FIG. 2) or the like event signal 354 is at the next rising edge of the phase 0 ° clock 302, output from the detecting element 244. イベントが、時刻t0 316で発生する場合、検出回路212は、時刻t1で出力する他のイベント信号より完全に1クロックサイクル早い、ライン360によって表される時刻t2でイベント信号354(図2の信号D(3))を出力することになる。 Event, it occurs at time t0 316, detecting circuit 212, another one full clock cycle earlier than the event signal to be output at time t1, the event signal 354 at time t2 represented by line 360 ​​(the signal of Figure 2 thereby outputting D (3)). 例示的な実施形態では、デコーダ204等のデコーダは、イベント信号の第1のセットを待ち、イベント信号の値とイベント信号がデコーダに到達する時刻との両方によって、イベント信号が検出される位相を判定する。 In an exemplary embodiment, a decoder such as the decoder 204 waits a first set of event signals, by both the time at which the value of the event signal and the event signal reaches the decoder, a phase event signal is detected judge. デコーダは、図3に提供される例示的な実施形態では、以下の値A(3)=0、B(3)=0、C(3)=0、及びD(3)=1を有するイベント信号を受け取る。 The decoder, in the exemplary embodiment provided in Figure 3, the following values ​​A (3) = 0, B (3) = 0, C (3) = 0, and events with D (3) = 1 receive the signal. 図2に関連して説明したように、デコーダは、イベントが、位相270°で又は270°の前に(位相180°〜位相270°で)起こったかどうかを判定する。 As described in connection with FIG. 2, the decoder determines event, prior to phase 270 ° or 270 ° (in phase 180 ° ~ phase 270 °) whether occurred. デコーダは、次に、イベントが位相270°で起こったことを表すタイムスタンプ、例えば、「11」と共にイベント信号356を出力する。 The decoder then event timestamp indicating what happened in phase 270 °, for example, and outputs an event signal 356 with "11".

図2を再び参照すると、例示的なタイムスタンピング回路200は、4つの検出回路202を含む。 Referring again to FIG. 2, exemplary time stamping circuit 200 includes four detection circuits 202. タイムスタンピング回路は、より多いか、又は、より少ない検出回路を有してもよい。 Time stamping circuit, or more or may have fewer detection circuit. 例示的な実施形態では、検出回路及び検出回路内の検出素子は、サイズN×Mのアレイを形成してもよい。 In an exemplary embodiment, the detection elements in the detection circuit and the detection circuit may form an array of size N × M. Nは、タイムスタンピング回路内の検出回路の数に等しい。 N is equal to the number of detection circuits in the time stamping circuit. Mは、1つ又は複数の検出回路内の検出素子の数に等しい。 M is equal to the number of detection elements in one or more detection circuits. 例示的な実施形態では、検出回路の数Nは、クロックについて利用可能な位相分割の数に等しい。 In an exemplary embodiment, the number N of the detection circuit is equal to the number of available phase divisions for the clock. 例えば、クロックが、4つの位相分割、例えば、位相0°クロック信号、位相90°クロック信号、位相180°クロック信号等を有する場合、タイムスタンピング回路は、4つの検出回路を有するが、クロックが、16の位相分割、例えば、位相22.5°クロック信号、位相45°クロック信号、位相67.5°クロック信号等を有する場合、タイムスタンピング回路は、16の検出回路を有する。 For example, clocks, four phase divisions, e.g., when having the phase 0 ° clock signal, the phase 90 ° clock signal, the phase 180 ° clock signal or the like, the time stamping circuit has four detection circuits, clock, 16 of the phase split, for example, if they have a phase 22.5 ° clock signal, the phase 45 ° clock signal, the phase 67.5 ° clock signal or the like, the time stamping circuit has a detection circuit 16. 検出回路の数は、クロックについての位相分割の数に等しい場合があるが、検出素子の数Mは、位相分割の数に等しい必要はない。 The number of the detection circuit, it is equal to the number of phase divisions for the clock, the number M of detector elements need not be equal to the number of phase divisions.

8つの位相分割を有するクロックを使用したタイムスタンピング回路用の例示的な検出回路400は、図4に示される。 Eight exemplary detection circuit 400 for time stamping circuit using a clock having a phase splitting is shown in FIG. 例示的な実施形態では、検出回路400は、クロックの位相315°でイベントを検出することができる。 In the exemplary embodiment, detection circuit 400 can detect an event in phase 315 ° of the clock. 検出回路400内には5つの検出素子402、404、406、408、及び410のみが存在する。 The in the detection circuit 400 five detecting elements 402, 404, 406, 408, and only 410 are present. イベントイン信号114は、検出回路400に入力される。 Event-in signal 114 is input to the detection circuit 400. 第1の検出素子402は、図2の検出回路206、208、及び212についての検出素子224、230、及び238と同様に動作する。 The first detecting element 402, the detection circuit of FIG. 2 206, 208, and 212 operate similarly to the detection elements 224, 230, and 238 for. 対照的に、検出素子402は、位相315°クロック420が検出素子402に入力されるため、位相315°で又は315°の前に発生するイベントイン信号を検出する。 In contrast, the detection element 402, the phase 315 ° clock 420 is input to the detection element 402 detects the event-in signal occurs before the phase 315 ° or 315 °. 検出素子402は、位相315°クロックの立上がりエッジにおける、又は、立上がりエッジの前のイベント信号を出力する。 Detection element 402, at the rising edge of the phase 315 ° clock, or outputs an event signal before the rising edge. クロックが、4nsの周期を有する場合、位相0°の前に発生するイベント信号は、イベント信号が、位相0°クロックを受け取る検出素子において検出された3.5ns後に、検出素子402において検出されることになる。 Clock, if having a period of 4 ns, the event signal occurs before the phase 0 °, the event signal, after being detected 3.5ns that the detection element which receives the phase 0 ° clock, is detected in the detection element 402 It will be. 検出回路400はまた、位相0°クロック領域において一定時間後にイベント信号を出力するように構成される。 Detection circuit 400 is also configured to output an event signal after a predetermined time in the phase 0 ° clock domain. イベント信号が、他のイベント信号、例えば、A(3)、B(3)等と同時に、且つ、位相0°クロック領域において、デコーダ204に到達することを確実にするために、検出素子404、406、408、及び410は、クロックサイクルの数分の1でイベント信号を出力する。 Event signal, other event signal, for example, A (3), B (3) or the like at the same time as, and in phase 0 ° clock domain, in order to ensure that it reaches the decoder 204, sensing element 404, 406, 408, and 410 outputs an event signal at a fraction of the clock cycle. 検出回路400は、5つの検出素子を含むが、他の例示的な実施形態では、検出回路は、8つの位相分割を有するクロックを使用するタイムスタンピング回路内に、より多いか、又は、より少ない検出素子を有してもよい。 Detection circuit 400 includes five detecting elements, in other exemplary embodiments, the detection circuit, in the time stamping circuit using a clock with eight phase divisions, either more or fewer it may have a detecting element. 検出回路からの全ての信号は、クロック領域が、位相0°クロック領域であるか、別のクロック領域であるかにかかわらず、同じ時刻で、且つ、同じクロック領域内でデコーダに到達すべきである。 All signals from the detection circuit, a clock region, or a phase 0 ° clock domain, regardless of whether it is another clock domain, at the same time, and, should arrive to the decoder in the same clock region is there.

図1のタイムスタンピング回路100を参照すると、タイムスタンピング回路100はまた、クロック信号の任意の位相分割でイベント信号を検出するように構成されることができる。 Referring to the time stamping circuit 100 in FIG. 1, the time stamping circuit 100 may also be configured to detect an event signal at any phase division of the clock signal. 例えば、イベント信号を、8つの位相分割のうちの任意の位相分割で検出するために、検出回路102は、検出素子106又は108に似た8つの検出素子を必要とすることになる。 For example, an event signal, in order to detect at any phase division of the eight phase divisions, the detection circuit 102 would require eight detecting elements, similar to the detection device 106 or 108. 各検出素子は、8つの位相分割のうちの1つの位相分割に等しい所定の位相を有するクロックを受け取ることになる。 Each detector element will receive a clock with eight one predetermined phase equal to the phase split of the phase divisions. さらに、デコーダ104は、デコーダ104に入力される8つのイベント信号から位相を判定するように構成されることになる。 Furthermore, the decoder 104 will be composed of eight event signals input to the decoder 104 to determine the phase.

さらなる一実施形態では、回路500は、1つ又は複数の入力回路502、504、506、及び508を含み、検出回路からの入力を受け取り、1つのクロックサイクルのみについてイベント信号を出力する。 In a further embodiment, circuit 500 includes one or more input circuits 502, 504, 506, and 508, receives input from the detection circuit, and outputs an event signal for only one clock cycle. 各入力回路は、同様に動作し、入力回路が電気接続される検出回路から同様の入力を受け取る。 Each input circuit operates similarly receives similar input from the detection circuit the input circuit is electrically connected. そのため、1つの入力回路502のみが説明されるであろう。 Therefore, it will only one input circuit 502 is explained. 入力回路502は、図5Aに示すように電気接続された、排他的OR(XOR)ゲート520、ANDゲート522、及びフリップフロップ524を含む。 Input circuit 502 includes electrically connected as shown in FIG. 5A, exclusive OR (XOR) gate 520, the AND gate 522, and flip-flop 524. XORゲート520は、A(2)入力512(図2を参照されたい)及びA(3)入力514(図2を参照されたい)を受け取る。 XOR gate 520 receives the A (2) (see FIG. 2) input 512 and A (3) (see FIG. 2) input 514. A(2)入力512か、A(3)入力514の一方が、ハイ状態にある時にだけ、XORゲート520は、ハイ信号をANDゲート522に出力する。 A (2) input 512 or, one of A (3) input 514, only when it is in a high state, XOR gate 520 outputs a high signal to the AND gate 522. ANDゲート522は、A(2)入力512及びXORゲート520からの出力を受け取る。 AND gate 522 receives the output from the A (2) input 512 and XOR gate 520. A(2)入力512とXORゲート出力の両方がハイ状態にある時に、ANDゲート522は、信号をフリップフロップ524に出力する。 When both A (2) input 512 and the XOR gate output is high state, the AND gate 522 outputs a signal to the flip-flop 524. ANDゲート522の出力がハイになった後、フリップフロップ524は、位相0°クロック入力528の立上がりエッジが発生すると、位相0°イベント信号526を出力する。 After the output of AND gate 522 goes high, flip-flop 524, the rising edge of the phase 0 ° clock input 528 is generated, and outputs a phase 0 ° event signal 526. ANDゲート522からの出力が停止すると、フリップフロップ524からの出力は、位相0°クロックの次の立上がりエッジで停止することになる。 When the output from the AND gate 522 is stopped, the output from the flip-flop 524 will be stopped at the next rising edge of the phase 0 ° clock. 任意の入力回路からの出力は、1クロックサイクル続くだけであってもよい。 The output from any of the input circuit may only follow one clock cycle. 他の例示的な実施形態では、他の回路又は電気素子が、回路500内で使用されてもよく、本明細書で述べる機能を実施するように動作可能な、任意の電気素子又は電気素子の構成が使用されてもよい。 In another exemplary embodiment, other circuits or electrical elements, may be used in the circuit 500, operable to perform the functions described herein, of any electrical device or electrical device configurations may be used.

入力回路502の機能をよりよく説明するために、例示的なタイミング図528が、図5Bに示される。 To better explain the function of the input circuit 502, an exemplary timing diagram 528, shown in Figure 5B. ここで、位相0°クロック302が示され、検出素子228及び220(図2)に入力される。 Here, the phase 0 ° clock 302 is shown, is input to the detection elements 228 and 220 (FIG. 2). 入力512(図5A)等のA(2)入力328は、時刻t0でハイになり、一方、入力514等のA(3)入力330は、ローのままである。 Input 512 (FIG. 5A), such as A (2) input 328 goes high at time t0, whereas, A (3) input 330, such as input 514 remains low. XORゲート520からの出力530は、時刻t0でA(2)328のみがハイで、一方、A(3)がローであるため、ほぼ同じ時刻t0にハイになる。 The output 530 from the XOR gate 520, only the A (2) 328 is high at time t0, whereas, since A (3) is low, goes high about the same time t0. ANDゲート522からの出力もまた、XORゲート530からの出力がハイであると同時に、入力A(2)328がハイであるため、ほぼ同じ時刻t0にハイになる。 The output from the AND gate 522 is also at the same time as the output from the XOR gate 530 is high, since the input A (2) 328 is high, goes high about the same time t0. ANDゲート522からの出力は、フリップフロップ524に送出され、フリップフロップ524はまた、位相0°クロック302を受け取る。 The output from the AND gate 522 is sent to the flip-flop 524, flip-flop 524 also receives a phase 0 ° clock 302. ライン536によって表される時刻t1で始まるクロックサイクルで、位相0°出力526はハイになる。 In clock cycle starting at time t1 represented by line 536, the phase 0 ° output 526 goes high. その間に、A(3)入力514はハイになり、それによって、XORゲート530からの出力及びANDゲート522からの出力532がローになる。 Meanwhile, A (3) input 514 goes high, thereby the output 532 from the output AND gate 522 from the XOR gate 530 goes low. しかしながら、フリップフロップ524からの出力は、ラッチされ、ライン538によって表される時刻t2で始まる次のクロックサイクルまでハイのままである。 However, the output from the flip-flop 524 is latched and remains high until the next clock cycle starting at time t2 represented by line 538. 時刻t2で、フリップフロップは、再び、イネーブルされ、それによって、フリップフロップ524の出力は、ANDゲート522からの入力532に従う。 At time t2, the flip-flop is again enabled, whereby the output of the flip-flop 524 will follow the input 532 from AND gate 522. 入力回路502、504、506、及び508は、デコーダに送出されたイベント信号が、1クロックサイクルのみの間続くことを確実にする回路を提供する。 Input circuit 502, 504, 506, and 508, event signal transmitted to the decoder provides a circuit that ensures that last for only one clock cycle.

イベントイン信号114(図2)等のイベント信号が発生する位相を検出する例示的な方法600は、図6に示される。 An exemplary method 600 for detecting the phase of the event signal, such as event-in signal 114 (FIG. 2) is generated is shown in FIG. 受け取りオペレーション602は、イベントイン信号114(図2)等のイベントイン信号を受け取る。 Receiving operation 602 receives an event-in signal, such as event-in signal 114 (Fig. 2). 1つの例示的な実施形態では、イベントイン信号は、検出回路202(図2)等の2つ以上の検出回路で受け取られる。 In one exemplary embodiment, the event-in signal is received at two or more detection circuits, such as detection circuit 202 (FIG. 2). さらなる例示的な実施形態では、イベントイン信号は、2つ以上の検出回路の、検出素子224等の第1の検出素子で受け取られる。 In a further exemplary embodiment, the event-in signal, the two or more detection circuit is received at the first detection element, such as detection element 224. 検出回路はまた、第1の検出素子又は他の検出素子に電気接続された、検出素子226、228、及び220(図2)等の1つ又は複数の検出素子を含んでもよい。 Detection circuit also being electrically connected to the first sensing element or other sensing element, the detection element 226, 228, and 220 may include one or more detection elements (FIG. 2) or the like.

検出オペレーション604は、イベントイン信号がその間に受け取られたクロックサイクルの位相を検出する。 Detection operation 604, the event-in signal to detect the phase of the clock cycle received therebetween. 例示的な実施形態では、イベントイン信号は、検出回路212(図2)等の2つ以上の検出回路の、検出素子238(図2)等の第1の検出素子で受け取られる。 In an exemplary embodiment, the event-in signal, the two or more detection circuits, such as detection circuit 212 (FIG. 2) is received at the first detection element, such as a sensing element 238 (FIG. 2). さらなる例示的な実施形態では、検出素子は、位相270°クロック308(図3)等の、所定の位相を有するクロックを受け取り、イベントイン信号が、クロックの所定の位相で又は所定の位相の前で検出される場合、イベント信号D(0)(図2)等のイベント信号を生成する。 In a further exemplary embodiment, detecting element, such as a phase 270 ° clock 308 (FIG. 3) receives a clock having a predetermined phase, the event-in signal, prior to the predetermined phase or predetermined phase of the clock If in the detected, it generates an event signal, such as event signal D (0) (Fig. 2).

さらなる例示的な実施形態では、検出オペレーション604はまた、イベントイン信号を受け取ること、及びイベント信号D(3)(図2)等のイベント信号を提供することの間の経過時間が、1つ又は複数の検出回路について異なるように、検出素子240、242、及び244(図2)等の1つ又は複数の他の検出素子にイベント信号を送出することを含む。 In a further exemplary embodiment, the detection operation 604 may also receive an event-in signal, and the event signal D (3) the elapsed time between providing an event signal (FIG. 2) or the like, one or differently for a plurality of detection circuits comprises sending an event signal to one or more other detection elements, such as detection elements 240, 242, and 244 (FIG. 2). 換言すれば、第1の検出素子の後ろの検出素子は、検出回路から送出され、デコーダ204等のデコーダに送出されるイベント信号が、同じクロック領域、例えば、位相0°クロック領域にあり、且つ他の検出回路から送出される他のイベント信号とほぼ同時にデコーダに到達することを確実にする。 In other words, detecting element after the first detection element is transmitted from the detecting circuit, an event signal sent to the decoder, such as decoder 204, the same clock domain, for example, it is in the phase 0 ° clock domain, and to ensure that it reaches the approximately the same time the decoder and other event signal sent from another detection circuit.

出力オペレーション606は、イベントアウト信号118(図2)等のイベントアウト信号、及び、イベントイン信号が検出された位相を表す、タイムスタンプ116(図2)等の少なくとも1つのビットを出力する。 Output operation 606, an event-out signal, such as event-out signal 118 (FIG. 2), and represents a phase at which the event-in signal is detected, outputs at least one bit, such as a time stamp 116 (Fig. 2). 例示的な実施形態では、イベントアウト信号及びタイムスタンプは、デコーダによって出力される。 In an exemplary embodiment, the event-out signal and the time stamp are output by the decoder. デコーダは、1つ又は複数の検出回路から1つ又は複数のイベント信号を受け取る。 The decoder receives one or more event signals from one or more detection circuits. デコーダは、図2に関連して説明したように、イベント信号に基づいてイベントイン信号が検出される位相を特定する。 Decoder, as described in relation to FIG. 2, to identify the phase at which the event-in signal is detected based on the event signal. 最後に、デコーダは、所定の位相を表すタイムスタンプを生成する。 Finally, the decoder generates a time stamp indicating a predetermined phase.

上述した種々の実施形態は、具体的に示すためだけに提供され、本発明を制限するものと考えられるべきではない。 The various embodiments described above are provided only to show specifically, it should not be considered as limiting the present invention. 本明細書に示し述べた、例の実施形態及び適用形態に従うことなく、また、添付の特許請求の範囲に記載される本発明の真の精神及び範囲から逸脱することなく、本発明に対して行ってもよい種々の修正及び変更を、当業者は容易に認識するであろう。 It is shown and described herein without following the embodiments and application of the embodiment, also, without departing from the true spirit and scope of the invention as set forth in the appended claims relative to the present invention various modifications and changes may be made, it will be those skilled in the art will readily recognize.

デジタルタイムスタンピング回路の一実施形態の略図である。 Is a schematic diagram of one embodiment of a digital time stamping circuit. デジタルタイムスタンピング回路の別の実施形態の略図である。 Is a schematic representation of another embodiment of a digital time stamping circuit. 図2のタイムスタンピング回路に関連するとともにイベントのタイムスタンピングを示す、サンプル波形のタイミング図である。 It shows the event time-stamping with associated time stamping circuit of FIG. 2 is a timing diagram of a sample waveform. 図2のタイムスタンピング回路に関連するとともにイベントのタイムスタンピングを示す、サンプル波形のタイミング図である。 It shows the event time-stamping with associated time stamping circuit of FIG. 2 is a timing diagram of a sample waveform. 検出回路の1つの例示的な実施形態の略図である。 It is a schematic representation of one exemplary embodiment of the detection circuit. 入力回路の1つの例示的な実施形態の略図である。 It is a schematic representation of one exemplary embodiment of an input circuit. 図5Aの入力回路に関連するとともに1クロックサイクルのイベント信号を説明するサンプル波形のタイミング図である。 It is a timing diagram of a sample waveform illustrating an event signal for one clock cycle with associated input circuit of FIG. 5A. イベントのタイムスタンピング方法の1つの例示的な実施形態を示す図である。 It illustrates one exemplary embodiment of a time-stamping process events.

符号の説明 DESCRIPTION OF SYMBOLS

200 タイムスタンピング回路 202、206 検出回路 204 デコーダ 220、224、226,228 検出素子 200 time stamping circuit 202, 206 detection circuit 204 decoder 220,224,226,228 detecting element

Claims (10)

  1. イベントイン信号を受け取り、該イベントイン信号が検出されるクロックサイクルの位相に基づいてイベント信号を生成するようになっている2つ以上の検出回路と、 Receives events in signal, and two or more detecting circuit to which the event-in signal is adapted to generate an event signal based on the phase of the clock cycle to be detected,
    前記2つ以上の検出回路と電気的に接続されたデコーダと、を備え、 And a said two or more detection circuits electrically connected to decoder,
    前記デコーダは、イベントアウト信号と、前記イベントイン信号が検出された前記クロックサイクルの前記位相を表す少なくとも1つのビットとを出力し、該少なくとも1つのビットは、前記2つ以上の検出回路から受け取られた前記イベント信号に基づくものであることを特徴とする、タイムスタンピング回路。 Said decoder outputs an event-out signal and at least one bit representing the phase of the clock cycle in which the event-in signal is detected, one bit the at least, received from the two or more detection circuits characterized in that the it is based on the event signal, time stamping circuit.
  2. 前記2つ以上の検出回路は、1つ又は複数の検出素子を備えることを特徴とする、請求項1に記載のタイムスタンピング回路。 The two or more detection circuit is characterized in that it comprises one or more detection elements, time stamping circuit of claim 1.
  3. 前記検出回路の少なくとも1つの検出素子は、所定の位相を有するクロックを受け取り、前記イベントイン信号が、前記クロックの前記所定の位相で検出される場合に前記イベント信号を生成することを特徴とする、請求項2に記載のタイムスタンピング回路。 At least one detector element of the detector circuit receives a clock having a predetermined phase, the event-in signal, and generates the event signal when it is detected at the predetermined phase of the clock , time stamping circuit of claim 2.
  4. 1つ又は複数の他の検出素子は、前記イベントイン信号を受け取ることと、該イベント信号を前記デコーダに提供することとの間の経過時間が、各検出回路について異なるようになっていることを特徴とする、請求項3に記載のタイムスタンピング回路。 One or more other detection elements includes receiving the event-in signal, that the elapsed time between providing the event signal to the decoder, so that the different for each detection circuit wherein, the time stamping circuit of claim 3.
  5. 少なくとも1つの検出素子は、前記イベント信号が1つのクロック領域から別のクロック領域に移動するように該イベント信号を出力することを特徴とする、請求項3に記載のタイムスタンピング回路。 At least one detection element, the event signal and outputs the event signal to move to another clock domain from one clock domain, time stamping circuit of claim 3.
  6. 前記検出回路のうちの1つの検出回路から第1の入力及び第2の入力を受け取り、所定の時刻に出力される単一サイクルイベント信号を前記第1の入力及び該第2の入力に基づいて出力する2つ以上の入力回路をさらに備え、 The receiving from one of the detection circuit a first input and a second input of the detection circuit, based on a single cycle event signal output at a predetermined time to an input of the first input and the second further comprising two or more input circuit for outputting,
    前記デコーダは、前記2つ以上の入力回路から受け取られた前記単一サイクルイベント信号に基づいて、前記イベントイン信号が検出された前記位相を特定することを特徴とする、請求項1に記載のタイムスタンピング回路。 Said decoder, on the basis of the said single cycle event signal received from the two or more input circuits, and identifies the phase in which the event-in signal is detected, according to claim 1 time stamping circuit.
  7. イベント信号のタイムスタンピング方法であって、 A time-stamping process event signal,
    イベントイン信号を受け取るステップと、 Comprising the steps of: receiving an event-in signal,
    前記イベントイン信号がその間に受け取られたクロックサイクルの位相を検出するステップと、 A step in which the event-in signal to detect the phase of the clock cycle received therebetween,
    イベントアウト信号と、前記イベントイン信号が検出された前記位相を表す少なくとも1つのビットとを出力するステップと、 And event-out signal; the event-in signal for outputting at least one bit representing the phase detected,
    を含むことを特徴とする、タイムスタンピング方法。 Characterized in that it comprises a time-stamping process.
  8. 検出するステップは、 The detecting step,
    1つ又は複数の検出素子において、前記イベントイン信号と、所定の位相を有するクロックとを受け取るステップと、 In one or more detection elements, comprising: receiving said event-in signal, and a clock having a predetermined phase,
    前記イベントイン信号が、前記クロックの前記所定の位相で検出される場合に、1つ又は複数の検出素子においてイベント信号を生成するステップと、 And generating an event signal in the event-in signal, when it is detected at the predetermined phase of the clock, one or more detection elements,
    を含むことを特徴とする、請求項7に記載のタイムスタンピング方法。 Characterized in that it comprises a time stamping method according to claim 7.
  9. 検出するステップは、 The detecting step,
    前記イベントイン信号を受け取ることと、該イベント信号をデコーダに提供することとの間の経過時間が、前記1つ又は複数の検出回路の間で異なるように、1つ又は複数の検出回路内の1つ又は複数の他の検出素子に前記イベント信号を送出するステップをさらに含むことを特徴とする、請求項8に記載のタイムスタンピング方法。 And receiving the event-in signal, the elapsed time between providing the event signal to the decoder, the differently between one or more detection circuits, in one or more detection circuits characterized in that it further comprises a step of sending the event signal to one or more other detection elements, time-stamping method according to claim 8.
  10. 出力するステップは、 Step to be output,
    1つ又は複数の検出素子から1つ又は複数のイベント信号を受け取るステップと、 Receiving one or more event signals from one or more detection elements,
    前記イベント信号に基づいて、前記イベントイン信号が検出される位相を特定するステップと、 A step of based on said event signal to identify a phase in which the event-in signal is detected,
    設定された前記位相を表す少なくとも1つのビットを生成するステップと、 Generating at least one bit representing the set the phase,
    を含むことを特徴とする、請求項7に記載のタイムスタンピング方法。 Characterized in that it comprises a time stamping method according to claim 7.
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