JP2007157147A - Circuit and method for time-stamping event for fraction of clock cycle - Google Patents

Circuit and method for time-stamping event for fraction of clock cycle Download PDF

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ヴァムシ・クリシュナ・スリカンタム
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アンドリュー・デイヴィッド・フェルナンデス
Dietrich Werner Vook
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Abstract

<P>PROBLEM TO BE SOLVED: To time-stamping events for fractions of a clock cycle. <P>SOLUTION: A time-stamping circuit (200) is provided with two or more detection circuits (202). Each detection circuit (202) receives an event-in signal (114) so as to generate an event signal on the basis of a clock phase at which the event-in signal is received. A decoder (204) receives the event signal and outputs an event-out signal (118) and a time stamp (116) showing a phase at which the event-in signal is detected. By time-stamping the event-in signal (114) to the phase division, the time-stamping circuit (200) detects the event signal occurring at a rate faster than the clock cycle. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、クロックサイクルの数分の１(a fraction of)までイベントをタイムスタンピングする回路及び方法に関するものである。   The present invention relates to a circuit and method for time stamping events to a fraction of a clock cycle.

多くの電子デバイスでは、特定のデバイス用に特別に設計され作られた集積回路によって、ロジック機能が実施されることが多い。一般に、２つのタイプのカスタム集積回路、すなわち特定用途向け集積回路（ＡＳＩＣ）(Application Specific Integrated Circuit）又はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）が存在する。ＡＳＩＣは、１ＧＨｚを超える場合があるクロック速度を有する一般に高速なプロセッサを提供する。残念ながら、ＡＳＩＣ及びＡＳＩＣを設計し、生産するのに必要とされる工業技術についての努力(engineering effort)は、けたはずれのコストである可能性がある。   In many electronic devices, logic functions are often performed by integrated circuits that are specifically designed and made for a particular device. In general, there are two types of custom integrated circuits: application specific integrated circuits (ASICs) or field programmable gate arrays (FPGAs). The ASIC provides a generally fast processor with a clock speed that can exceed 1 GHz. Unfortunately, the engineering effort required to design and produce ASICs and ASICs can be costly.

電子デバイスのコストを軽減するために、設計者はＦＰＧＡを使用することが多い。しかしながら、ＦＰＧＡは、ＡＳＩＣよりずっと遅い５００ＭＨｚ以下で動作し、ＡＳＩＣの高いクロック速度を要求するアプリケーションではうまく働かない。   Designers often use FPGAs to reduce the cost of electronic devices. However, FPGAs operate below 500 MHz, much slower than ASICs, and do not work well in applications that require the high clock speed of ASICs.

一般的に言えば、本明細書は、クロックサイクルの数分の１でイベントをタイムスタンピングする回路及び方法を対象とする。   Generally speaking, this document is directed to circuits and methods for time stamping events in a fraction of a clock cycle.

一態様は、２つ以上の検出回路を備えるタイムスタンピング回路である。各検出回路は、イベントイン信号を受け取り、イベントイン信号が検出されるクロックサイクルの位相に基づいてイベント信号を生成するようになっている。デコーダは、２つ以上の検出回路と電気接続される。デコーダは、イベントアウト信号と、イベントイン信号が検出されたクロックサイクルの位相を表す少なくとも１つのビットとを出力する。１つ又は複数のビットは、２つ以上の検出回路から受け取られたイベント信号に基づく。   One aspect is a time stamping circuit including two or more detection circuits. Each detection circuit receives the event-in signal and generates the event signal based on the phase of the clock cycle in which the event-in signal is detected. The decoder is electrically connected to two or more detection circuits. The decoder outputs an event out signal and at least one bit representing the phase of the clock cycle in which the event in signal is detected. The one or more bits are based on event signals received from two or more detection circuits.

別の態様は、２つ以上の検出素子を含む検出回路を備えるタイムスタンピング回路である。各検出素子は、イベントイン信号を受け取り、イベントイン信号が受け取られるクロックサイクルの位相に基づいてイベント信号を出力するようになっている。デコーダが、各検出素子と電気接続され、それによって、イベントアウト信号と、イベントイン信号が検出される位相を表す少なくとも１つのビットとを出力する。少なくとも１つのビットは、検出素子から受け取られたイベント信号に基づく。   Another aspect is a time stamping circuit including a detection circuit including two or more detection elements. Each detection element receives an event-in signal and outputs an event signal based on the phase of the clock cycle in which the event-in signal is received. A decoder is electrically connected to each detector element, thereby outputting an event-out signal and at least one bit representing the phase at which the event-in signal is detected. At least one bit is based on an event signal received from the detection element.

さらに別の態様は、イベント信号のタイムスタンピング方法であり、この方法は、イベントイン信号を受け取るステップ、イベントイン信号が受け取られたクロックサイクルの位相を検出するステップ、及び、イベントアウト信号と、イベントイン信号が検出された位相を表す少なくとも１つのビットとを出力するステップを含む。   Yet another aspect is an event signal time stamping method comprising: receiving an event in signal; detecting a phase of a clock cycle in which the event in signal is received; and an event out signal; Outputting at least one bit representing the phase in which the in signal was detected.

本発明の種々の実施形態は、図面を参照して、詳細に述べられることになり、図面では、同じ参照符号は、いくつかのビューを通して、同じ部品及び組み立て品を表す。種々の実施形態に対する参照は、本発明の範囲を制限せず、本発明の範囲は、添付の特許請求の範囲によってのみ制限される。さらに、本明細書に述べる任意の例は、制限することを意図せず、請求される発明について考えられる多くの実施形態の一部を述べるに過ぎない。   Various embodiments of the invention will be described in detail with reference to the drawings, wherein like reference numerals represent like parts and assemblies throughout the several views. Reference to various embodiments does not limit the scope of the invention, which is limited only by the scope of the appended claims. Moreover, any examples set forth herein are not intended to be limiting and merely set forth some of the many possible embodiments for the claimed invention.

例示的な実施形態では、タイムスタンピング回路は、クロックサイクルの数分の１までイベントを検出し、特定する。タイムスタンピング回路は、イベント信号の発生を、全クロックサイクルの数分の１であるクロックの所定の位相で検出する。タイムスタンピング回路が、各クロック信号が異なる所定の位相を有する２つ以上のクロック信号を提供されるように、クロックサイクルは、２つ以上の位相に分割される。イベントは、所定の位相を有するいくつかのクロック信号のうちの１つのクロック信号を使用して検出されることができる。一実施形態では、イベントイン信号は、１つ又は複数の検出素子を含んでもよい少なくとも１つの検出回路に送出される。検出回路は、イベントイン信号が受け取られたクロックサイクルの位相に基づいてイベント信号を出力する。例示的な実施形態では、１つ又は複数の検出回路からイベント信号を受け取り、イベントアウト信号及びイベントイン信号が検出された位相を表す少なくとも１つのビットを出力する。位相を特定する１つ又は複数のビットは、１つ又は複数の検出回路からの１つ又は複数のイベント信号に基づく。   In the exemplary embodiment, the time stamping circuit detects and identifies events up to a fraction of the clock cycle. The time stamping circuit detects the occurrence of an event signal at a predetermined phase of the clock that is a fraction of the total clock cycle. The clock cycle is divided into two or more phases so that the time stamping circuit is provided with two or more clock signals, each clock signal having a different predetermined phase. An event can be detected using one clock signal of several clock signals having a predetermined phase. In one embodiment, the event-in signal is sent to at least one detection circuit that may include one or more detection elements. The detection circuit outputs an event signal based on the phase of the clock cycle in which the event-in signal is received. In an exemplary embodiment, an event signal is received from one or more detection circuits and at least one bit representing the phase at which the event out signal and the event in signal are detected is output. The one or more bits specifying the phase are based on one or more event signals from one or more detection circuits.

タイムスタンピング回路１００の１つの例示的な実施形態が図１に示される。タイムスタンピング回路１００は、検出回路１０２、及び、本明細書においてはデコーダと呼ぶ、デコーダ回路１０４を備える。検出回路１０２は、４つの検出素子１０６、１０８、１１０、及び／又は１１２を含む。検出回路は、２つ以上の検出素子を有してもよい。検出素子は、フリップフロップであるか、或いは、本明細書で述べる検出素子の機能を実施することが可能なラッチ、他の回路、又は他の電子素子であってもよい。各検出素子はイベントイン信号１１４を受け取る。例示的な実施形態では、イベントイン信号１１４は、フリップフロップのクロックピンに接続される入力である。入力信号１１４は、本明細書で述べる他の信号と同様にデジタル信号であり、デジタル信号は、２つの状態、すなわち、デジタル的にゼロとして表されるロー状態、及び、デジタル的に１として表されるハイ状態を有する。ロー状態とハイ状態は、フリップフロップ又は他のタイプの検出素子による出力を引き起こすか、又は、回路又は他の電気素子によって何らかの動作が実施されるようにするのに必要とされる任意の電圧であってもよい。   One exemplary embodiment of a time stamping circuit 100 is shown in FIG. The time stamping circuit 100 includes a detection circuit 102 and a decoder circuit 104 called a decoder in this specification. The detection circuit 102 includes four detection elements 106, 108, 110, and / or 112. The detection circuit may have two or more detection elements. The detection element may be a flip-flop or may be a latch, other circuit, or other electronic element capable of performing the function of the detection element described herein. Each detection element receives an event-in signal 114. In the exemplary embodiment, event-in signal 114 is an input connected to a clock pin of a flip-flop. The input signal 114 is a digital signal like the other signals described herein, and the digital signal is represented in two states: a low state that is digitally represented as zero, and a digitally represented as one. Has a high state. Low and high states are any voltage required to cause an output by a flip-flop or other type of sensing element or to cause some action to be performed by a circuit or other electrical element. There may be.

所定の位相を有する２つ以上のクロック信号は、タイムスタンピング回路１００に入力される。例えば、Ｘｉｌｉｎｘ（登録商標）Ｖｉｒｔｅｘ（商標）ファミリのＦＰＧＡ等の、当該技術分野で知られている最新のＦＰＧＡは、異なる位相を有する２つ以上のクロックを生成することができるクロックマネジャ回路を含む。クロック信号は、立上がりエッジが、クロック０°信号等の基準クロックと異なる時刻で発生する場合、異なる位相を有する。検出回路１０２内の各検出素子１０６、１０８、１１０、及び１１２は、クロック信号１２０、１２２、１２４、及び１２６等の所定の位相のクロックを受け取る。例えば、検出素子１０６は、位相０°クロック信号１２０を受け取り、一方、検出素子１０８は、位相９０°クロック信号１２２を受け取る。例示的な実施形態では、所定の位相を有するクロック信号が、データ入力として検出素子、例えばフリップフロップに入力される。   Two or more clock signals having a predetermined phase are input to the time stamping circuit 100. For example, modern FPGAs known in the art, such as the Xilinx® Virtex ™ family of FPGAs, include a clock manager circuit that can generate two or more clocks having different phases. . A clock signal has a different phase if the rising edge occurs at a different time than a reference clock such as a clock 0 ° signal. Each detection element 106, 108, 110, and 112 in detection circuit 102 receives a clock of a predetermined phase, such as clock signals 120, 122, 124, and 126. For example, detection element 106 receives phase 0 ° clock signal 120, while detection element 108 receives phase 90 ° clock signal 122. In an exemplary embodiment, a clock signal having a predetermined phase is input as a data input to a detection element, such as a flip-flop.

クロックについて使用される位相は、任意の位相分割を有してもよいが、例示的な実施形態では、３６０°位相空間の均一な、又は、等間隔の位相分割、例えば、０°、９０°、１８０°、及び２７０°の４つの等間隔の位相分割を有することになる。他の位相分割、例えば、０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°、及び３１５°の８つの等間隔の、又は、均一な位相分割が可能である。位相分割は、３６０°の位相空間全体を通して等間隔に、例えば、位相４５°は位相０°から４５°、位相９０°は位相４５°から４５°等で配置されるため均一である。   The phase used for the clock may have any phase division, but in the exemplary embodiment a uniform or equally spaced phase division of 360 ° phase space, eg 0 °, 90 °. , 180 °, and 270 ° with four equally spaced phase divisions. Other phase divisions are possible, for example 8 equally spaced or uniform phase divisions of 0 °, 45 °, 90 °, 135 °, 180 °, 225 °, 270 ° and 315 °. The phase division is uniform because it is arranged at equal intervals throughout the 360 ° phase space, for example, phase 45 ° is arranged from phase 0 ° to 45 °, phase 90 ° is arranged from phase 45 ° to 45 °, etc.

他の実施形態では、位相分割は不均一であってもよい。不均一な位相分割は、位相空間の第１の部分において第１の分離量を有する少なくとも第１の位相分割のセットを含み、一方、第２の位相分割のセットは、位相空間の第２の部分において第２の分離量を有する。例えば、位相３１５°から位相４５°までの位相分割が、１５°で分離されてもよい。対照的に、位相４５°と位相３１５°との間の位相分割が、４５°で分離されてもよい。全部で３６０°の位相空間は、位相分割０°、１５°、３０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°、３１５°、３３０°、３４５°を有することになる。不均一な位相分割は、或る位相の近くでイベントを検出するためのよりよい細分性又は精度を提供する。そのため、不均一な位相分割を有するタイムスタンピング回路は、イベントエッジが特定の位相（例えば、位相０°）に近づく場合にイベントを検出することができるが、均一な位相分割を有するタイムスタンピング回路では、全体の位相空間（０°〜３６０°）が、均一にカバーされる。   In other embodiments, the phase division may be non-uniform. The non-uniform phase division includes at least a first set of phase divisions having a first separation amount in a first portion of the phase space, while the second set of phase divisions includes a second set of phase spaces. The portion has a second separation amount. For example, the phase division from phase 315 ° to phase 45 ° may be separated at 15 °. In contrast, the phase split between phase 45 ° and phase 315 ° may be separated at 45 °. The total 360 ° phase space has phase divisions of 0 °, 15 °, 30 °, 45 °, 90 °, 135 °, 180 °, 225 °, 270 °, 315 °, 330 °, 345 °. Become. Non-uniform phase division provides better granularity or accuracy for detecting events near a certain phase. Therefore, a time stamping circuit with non-uniform phase division can detect an event when the event edge approaches a specific phase (for example, phase 0 °), but a time stamping circuit with uniform phase division is The whole phase space (0 ° to 360 °) is covered uniformly.

各検出素子１０６、１０８、１１０、及び１１２は、イベントイン信号が検出される位相に基づいてイベント信号を出力する。所定の位相のクロックの立上がりエッジ後に、検出素子は、イベント信号を出力する。例えば、位相０°クロックの立上がりエッジ後に、検出素子１０６はイベント信号を出力する。同様に、２７０°クロックの立上がりエッジ後に、検出素子１１２はイベント信号を出力する。こうして、それぞれ異なるクロック入力が、異なる位相で発生する立上がりエッジを有するため、各検出素子１０６、１０８、１１０、及び１１２は、異なる所定の時刻にイベント信号を出力する。検出回路１０２は、イベントを検出し、全クロックサイクルより短いサイクルでイベント信号を生成することができる。すなわち、検出回路は、クロックサイクルの数分の１でイベントの発生を検出することができる。クロックの位相に対してイベントを出力することによって、遅延素子は、クロックサイクルの数分の１でイベント信号を出力する、すなわち、イベント信号は、全クロックサイクルでだけ出力される必要がないことが留意されるべきである。さらに、或る所定の位相を有するクロック、例えば、位相０°クロックによってトリガーされた任意の信号出力は、そのクロック領域、例えば、位相０°クロック領域内になる。１つのクロック領域、例えば、位相０°クロック領域内の信号が、異なる位相を有するクロック、例えば、位相２７０°クロックよって出力されるか、又は、トリガーされる場合、イベント信号は、そのクロック領域、例えば、位相２７０°クロック領域内に配置されるか、又は、移される。   Each detection element 106, 108, 110, and 112 outputs an event signal based on the phase at which the event-in signal is detected. After the rising edge of the clock having a predetermined phase, the detection element outputs an event signal. For example, after the rising edge of the phase 0 ° clock, the detection element 106 outputs an event signal. Similarly, after the rising edge of the 270 ° clock, the detection element 112 outputs an event signal. Thus, since different clock inputs have rising edges that occur at different phases, each detection element 106, 108, 110, and 112 outputs an event signal at a different predetermined time. The detection circuit 102 can detect an event and generate an event signal in a cycle shorter than the entire clock cycle. That is, the detection circuit can detect the occurrence of an event in a fraction of the clock cycle. By outputting an event relative to the phase of the clock, the delay element outputs an event signal in a fraction of the clock cycle, ie, the event signal need not be output only in every clock cycle. It should be noted. In addition, any signal output triggered by a clock having a certain predetermined phase, for example, a phase 0 ° clock, is in its clock domain, for example, a phase 0 ° clock domain. If a signal in one clock domain, eg, a phase 0 ° clock domain, is output or triggered by a clock having a different phase, eg, a phase 270 ° clock, the event signal will be in that clock domain, For example, it is placed in or shifted in the phase 270 ° clock domain.

イベント信号は、デコーダ１０４に送出される。例示的な実施形態では、デコーダ１０４は、或るイベントアウト信号１１８、及び、イベント信号に応答してイベントイン信号１１４が検出された位相を表す少なくとも１つのビット１１６を出力することになる電子デバイスである。図１の例示的な実施形態では、４つの検出素子１０６、１０８、１１０、及び１１２からの４つのイベント信号が、デコーダ１０４で受け取られる。イベント信号が、時間的に同時にデコーダ１０４で受け取られないという可能性があり、デコーダ１０４は、イベント信号の値（ハイ又はロー）によってだけでなく、イベント信号が受け取られる時によっても、イベントイン信号１１４がどの位相で検出されたかを判定することになる。デコーダ１０４は、イベント信号から、イベントイン信号１１４がどの位相で検出されたかを判定し、イベントイン信号１１４が検出された位相を表す１つ又は複数のビット１１６を出力する。以降で、デコーダ１０４によって出力される、イベントイン信号１１４が検出された位相を表す１つ又は複数のビット１１６は、タイムスタンプと呼ばれることになる。しかしながら、本明細書で提示される例示的な実施形態は、当該技術分野で既知の任意のタイプ又はフォーマットのタイムスタンプに限定されるのではなく、イベントイン信号１１４がどの位相で検出されたかを特定する任意の信号であることができる。   The event signal is sent to the decoder 104. In the exemplary embodiment, decoder 104 outputs an event out signal 118 and at least one bit 116 that is responsive to the event signal and that represents the phase at which event in signal 114 was detected. It is. In the exemplary embodiment of FIG. 1, four event signals from four detection elements 106, 108, 110, and 112 are received at decoder 104. There is a possibility that the event signal is not received at the decoder 104 at the same time in time, and the decoder 104 not only depends on the value of the event signal (high or low), but also when the event signal is received. It is determined in which phase 114 is detected. The decoder 104 determines from which phase the event-in signal 114 is detected from the event signal, and outputs one or more bits 116 representing the phase from which the event-in signal 114 was detected. Hereinafter, the one or more bits 116 output by the decoder 104 representing the phase at which the event-in signal 114 was detected will be referred to as a time stamp. However, the exemplary embodiments presented herein are not limited to timestamps of any type or format known in the art, but the phase in which event-in signal 114 was detected. It can be any signal to identify.

例として、イベントイン信号１１４が、クロックの位相０°と位相９０°の間にその立上がりエッジを有する場合、検出素子１０８が、第１のイベント信号をデコーダ１０４に出力することになる。クロックサイクルの４分の１より遅い場合、検出素子１１０が、イベント信号をデコーダ１０４に出力することになる。検出素子１１０がイベント信号を出力した４分の１クロックサイクル後に、検出素子１１２が、イベント信号をデコーダ１０４に出力することになる。デコーダは、検出素子１０８から第１のイベント信号を受け取り、２つの他のイベント信号は、検出素子１１０及び１１２から引き続き発生することになる。検出素子１１２がイベント信号を出力した４分の１クロックサイクル後に、検出素子１０６用のイベント信号をトリガーすることになる位相０°クロックの次の立上がりエッジが発生するため、検出素子１０６はイベント信号を出力することになることが留意されるべきである。しかしながら、デコーダ１０４は、第１のイベント信号が検出素子１０８からであることを認識することができ、検出素子１０６からの後で到達するイベント信号を無視してもよい。デコーダ１０４は、受け取ったイベント信号が、符号０、１、１、及び１を提供する、すなわち、イベント信号が、検出素子１０８、１１０、及び１１２のそれぞれから受け取られたが、検出素子１０６からはイベント信号が受け取られていないと判定する。デコーダ１０４は、次に、イベント信号０、１、１、及び１に従って、イベントが、クロックの位相０°と位相９０°の間で起こったと判定する。イベントイン信号１１４が検出された位相、例えば、位相９０°を表す２ビット符号「０１」等のタイムスタンプ１１６は、イベントアウト信号１１８と共にデコーダ１０４から出力される。   As an example, if the event-in signal 114 has its rising edge between the phase 0 ° and the phase 90 ° of the clock, the detection element 108 will output the first event signal to the decoder 104. If it is later than a quarter of the clock cycle, the detection element 110 outputs an event signal to the decoder 104. The detection element 112 outputs the event signal to the decoder 104 one quarter clock cycle after the detection element 110 outputs the event signal. The decoder receives a first event signal from the detection element 108 and two other event signals will continue to be generated from the detection elements 110 and 112. Since the next rising edge of the phase 0 ° clock that triggers the event signal for the detection element 106 occurs after a quarter clock cycle when the detection element 112 outputs the event signal, the detection element 106 It should be noted that will be output. However, the decoder 104 can recognize that the first event signal is from the detection element 108 and may ignore the event signal that arrives later from the detection element 106. The decoder 104 provides the received event signal with codes 0, 1, 1, and 1, ie, an event signal has been received from each of the detection elements 108, 110, and 112, but from the detection element 106. It is determined that an event signal has not been received. The decoder 104 then determines according to the event signals 0, 1, 1, and 1 that an event has occurred between phase 0 ° and phase 90 ° of the clock. A time stamp 116 such as a 2-bit code “01” representing the phase at which the event-in signal 114 is detected, for example, 90 °, is output from the decoder 104 together with the event-out signal 118.

タイムスタンピング回路２００の別の例示的な実施形態は、図２に示される。タイムスタンピング回路２００は、２つ以上の検出回路２０２及びデコーダ２０４を備える。例示的な実施形態では、検出回路２０２はそれぞれ、検出素子２２０等の２つ以上の検出素子を含む。例示的な実施形態では、検出素子は、フリップフロップである、或いは、本明細書で述べる検出素子の機能を実施することが可能なラッチ、他の回路、又は他の電子素子であってもよい。各検出回路２０６、２０８、２１０、及び２１２はイベントイン信号１１４を受け取ることができる。例示的な実施形態では、各検出回路内の第１の検出素子は、イベントイン信号１１４を受け取り、次に、イベント信号を２つ以上の他の検出素子に中継する。例えば、検出回路２０６内の第１の検出素子２２４は、イベントイン信号１１４を受け取ってもよい。検出素子２２４は、次に、イベント信号Ａ（０）を検出素子２２６に中継し、検出素子２２６は、イベント信号Ａ（１）を検出素子２２８に中継し、検出素子２２８は、イベント信号Ａ（２）を検出素子２２０に中継する。検出素子２２０は、イベント信号Ａ（３）をデコーダ２０４に出力する。   Another exemplary embodiment of the time stamping circuit 200 is shown in FIG. The time stamping circuit 200 includes two or more detection circuits 202 and a decoder 204. In the exemplary embodiment, each detection circuit 202 includes two or more detection elements, such as detection element 220. In an exemplary embodiment, the sensing element is a flip-flop, or may be a latch, other circuit, or other electronic element capable of performing the sensing element functions described herein. . Each detection circuit 206, 208, 210, and 212 can receive an event-in signal 114. In the exemplary embodiment, the first detection element in each detection circuit receives the event-in signal 114 and then relays the event signal to two or more other detection elements. For example, the first detection element 224 in the detection circuit 206 may receive the event-in signal 114. Detection element 224 then relays event signal A (0) to detection element 226, detection element 226 relays event signal A (1) to detection element 228, and detection element 228 detects event signal A ( 2) is relayed to the detection element 220. The detection element 220 outputs the event signal A (3) to the decoder 204.

例示的な実施形態では、各検出素子は、所定の位相を有するクロックを受け取る。各検出素子に入力されるクロックによって、検出素子が、イベントイン信号１１４が所定の位相で、又は、所定の位相の前で発生するかどうかを検出する。クロック入力を所定の位相を有するように変更することによって、検出回路は、イベント信号が検出回路で検出される時を変更することができる。例えば、検出回路２０６は、位相０°クロックを第１の検出素子２２４に入力する。したがって、検出素子２２４は、イベントイン信号１１４が、位相０°クロックの立上がりエッジのところか、又は、立上がりエッジの前で発生するかどうかを検出する。同様に、位相９０°クロックは、検出素子２３０に入力され、イベントイン信号１１４が、位相０°と位相９０°の間で発生するかどうかを検出する。   In the exemplary embodiment, each detector element receives a clock having a predetermined phase. The detection element detects whether the event-in signal 114 is generated at a predetermined phase or before the predetermined phase by a clock input to each detection element. By changing the clock input to have a predetermined phase, the detection circuit can change when the event signal is detected by the detection circuit. For example, the detection circuit 206 inputs a phase 0 ° clock to the first detection element 224. Accordingly, the detection element 224 detects whether the event-in signal 114 occurs at or before the rising edge of the phase 0 ° clock. Similarly, the phase 90 ° clock is input to detection element 230 to detect whether event-in signal 114 occurs between phase 0 ° and phase 90 °.

一例として、クロック周期又はクロックサイクルが４ｎｓである場合、検出回路２０２は、イベントイン信号１１４が発生する時を１ｎｓ分解能まで検出することができる。検出回路２０６は、イベントイン信号が、クロックサイクルの位相２７０°と位相０°の間で発生するかどうかを検出する。検出回路２０８は、イベントイン信号が、位相０°と位相９０°の間で発生するかどうかを検出し、検出回路２１０は、イベントイン信号が、位相９０°と位相１８０°の間で発生するかどうかを検出し、検出回路２０１２は、イベントイン信号が、位相１８０°と位相２７０°の間で発生するかどうかを検出する。検出回路２０６は、イベントイン信号１１４が、０ｎｓか又は０ｎｓより前、或いは、４ｎか又は４ｎｓより前に発生するかどうかを検出し、検出回路２０８は、イベントイン信号１１４が、１ｎｓか又は１ｎｓより前、或いは、５ｎｓか又は５ｎｓより前に発生するかどうかを検出し、検出回路２１０は、イベントイン信号１１４が、２ｎｓか又は２ｎｓより前、或いは、６ｎｓか又は６ｎｓより前に発生するかどうかを検出し、検出回路２１２は、イベントイン信号１１４が、３ｎｓか又は３ｎｓより前、或いは、７ｎｓか又は７ｎｓより前に発生するかどうかを検出する。   As an example, when the clock period or clock cycle is 4 ns, the detection circuit 202 can detect when the event-in signal 114 is generated up to 1 ns resolution. The detection circuit 206 detects whether an event-in signal occurs between the phase 270 ° and the phase 0 ° of the clock cycle. Detection circuit 208 detects whether an event-in signal occurs between phase 0 ° and phase 90 °, and detection circuit 210 generates an event-in signal between phase 90 ° and phase 180 °. The detection circuit 2012 detects whether the event-in signal is generated between the phase 180 ° and the phase 270 °. The detection circuit 206 detects whether the event-in signal 114 occurs at 0 ns or before 0 ns, or 4n or before 4 ns, and the detection circuit 208 detects whether the event-in signal 114 is 1 ns or 1 ns. Detecting whether or not the event-in signal 114 occurs before 2 ns or before 2 ns, or before 6 ns or before 6 ns. The detection circuit 212 detects whether the event-in signal 114 occurs 3 ns or before 3 ns, or 7 ns or before 7 ns.

各検出回路内の第１の検出素子の後ろの他の検出素子は、各検出回路からの各イベント信号が、デコーダに同時に到達するように、デコーダに対してイベント信号を遅延させるのに役立つ。第１の検出素子の後ろの検出素子は、所定の位相を有するクロックを使用してイベント信号をトリガーして、イベント信号が、位相０°領域でデコーダ２０４に送出されることを確実にする。例えば、検出回路２１２内の第１の検出素子２３８は、イベントイン信号１１４が、クロックサイクルの位相２７０°で又は２７０°より前に発生するかどうかを検出する。イベントイン信号１１４が、位相２７０°で又は２７０°より前で検出される場合、検出素子２３８は、イベント信号Ｄ（０）を検出素子２４０に出力する。検出素子２３８がイベント信号Ｄ（０）を出力する瞬間に、検出素子２２４は、イベント信号Ｄ（０）より３位相早く、イベント信号Ａ（０）を出力してしまっていることになる。例えば、クロックサイクルが４ｎｓである場合、検出素子２２４は、検出素子２３８が、同じイベントイン信号１１４についてイベント信号Ｄ（０）を出力することになる３ｎｓ前に、イベント信号Ａ（０）を出力してもよい。このため、検出回路２１２からのイベント信号が、検出回路２０６からのイベント信号Ａ（０）と同時にデコーダ２０４に到達することを確実にするために、イベント信号Ｄ（０）のタイミングは、３ｎｓだけ「移動」しなければならない。他の検出素子２４０、２４２、及び２４４は、検出素子２１２からのイベント信号Ｄ（０）が３ｎｓだけシフトすることを確実にする。そのため、検出素子２４０は、位相１８０°クロックの立上がりエッジ後に、又は、イベント信号Ｄ（０）を受け取った３ｎｓ後に、イベント信号Ｄ（１）を出力する。同様に、検出素子２４２は、イベント信号Ｄ（１）を受け取った３ｎｓ後に、イベント信号Ｄ（２）を出力し、検出素子２４４は、イベント信号Ｄ（２）を受け取った３ｎｓ後に、イベント信号Ｄ（３）を出力する。検出回路２１２から出力される、イベント信号Ｄ（０）についての総遅延は９ｎｓである。所定の位相を有するクロックで各フリップフロップをトリガーすることによって、検出回路２１２は、第１の検出素子２３８からの第１のイベント信号Ｄ（０）の生成と、第２の検出素子２４０からの第２のイベント信号Ｄ（１）の生成との間の遅延を提供する。検出素子２３８と２４０の間の遅延は、任意のセットアップ時間、ホールド時間、及び／又は伝播遅延について十分な時間を可能にする。全ての他の検出回路は、１つの検出素子のトリガーと別の検出素子のトリガーとの間の同様な遅延を提供する。検出回路２０６から出力される、イベント信号Ａ（０）についての総遅延は１２ｎｓである。検出回路２０６からのイベント信号及び検出回路２１２からのイベント信号は、同じ時刻に出力される。すなわち、イベント信号Ａ（０）の出力とイベント信号Ｄ（０）の出力の３ｎｓの差と検出回路２１２の残りにおける９ｎｓの遅延とを加えたものは、検出回路２０６における１２ｎｓの遅延に等しい。他の検出回路２０８及び２１０は、同様に機能する。   The other detection elements after the first detection element in each detection circuit serve to delay the event signal to the decoder so that each event signal from each detection circuit reaches the decoder simultaneously. The detection element behind the first detection element triggers the event signal using a clock having a predetermined phase to ensure that the event signal is sent to the decoder 204 in the phase 0 ° region. For example, the first detection element 238 in the detection circuit 212 detects whether the event-in signal 114 occurs at or prior to 270 ° of the clock cycle phase. If event-in signal 114 is detected at or before phase 270 °, detection element 238 outputs event signal D (0) to detection element 240. At the moment when the detection element 238 outputs the event signal D (0), the detection element 224 outputs the event signal A (0) three phases earlier than the event signal D (0). For example, if the clock cycle is 4 ns, the detection element 224 outputs the event signal A (0) 3 ns before the detection element 238 outputs the event signal D (0) for the same event-in signal 114. May be. Therefore, in order to ensure that the event signal from the detection circuit 212 reaches the decoder 204 simultaneously with the event signal A (0) from the detection circuit 206, the timing of the event signal D (0) is 3 ns only. You have to “move”. The other detection elements 240, 242, and 244 ensure that the event signal D (0) from the detection element 212 is shifted by 3 ns. Therefore, the detection element 240 outputs the event signal D (1) after the rising edge of the phase 180 ° clock or 3 ns after receiving the event signal D (0). Similarly, the detection element 242 outputs the event signal D (2) 3 ns after receiving the event signal D (1), and the detection element 244 receives the event signal D 3ns after receiving the event signal D (2). (3) is output. The total delay for the event signal D (0) output from the detection circuit 212 is 9 ns. By triggering each flip-flop with a clock having a predetermined phase, the detection circuit 212 generates the first event signal D (0) from the first detection element 238 and the second detection element 240 Provides a delay between the generation of the second event signal D (1). The delay between sensing elements 238 and 240 allows sufficient time for any setup time, hold time, and / or propagation delay. All other detection circuits provide a similar delay between the trigger of one detection element and the trigger of another detection element. The total delay for the event signal A (0) output from the detection circuit 206 is 12 ns. The event signal from the detection circuit 206 and the event signal from the detection circuit 212 are output at the same time. That is, the sum of the 3 ns difference between the output of the event signal A (0) and the output of the event signal D (0) and the 9 ns delay in the rest of the detection circuit 212 is equal to the 12 ns delay in the detection circuit 206. The other detection circuits 208 and 210 function similarly.

各検出回路内の第１の検出素子は、異なる所定の位相を有する入力クロックを受け取る。例えば、検出素子２２４は位相０°クロックを受け取り、検出素子２３８は位相２７０°クロックを受け取る。イベントイン信号１１４は、第１の検出素子によって検出される時、入力クロックのクロック領域で検出される。例えば、イベントイン信号１１４が、検出素子２２４によって検出される時、イベントイン信号は、位相０°クロック領域で検出され、イベントイン信号１１４は、検出素子２３８によって、位相２７０°クロック領域で検出される。各検出回路２０６、２０８、２１０、及び２１２は、イベントイン信号１１４を異なるクロック領域で検出する。しかしながら、検出回路２０６、２０８、２１０、及び２１２が、共通クロック領域で、イベント信号をデコーダ２０４に出力するように、各検出回路２０６、２０８、２１０、及び２１２が、イベント信号についてクロック領域を移動するか、又は、シフトする。例えば、検出回路２０６は、位相０°クロック領域で生成されたイベント信号Ａ（０）を、デコーダ２０４内への入力について使用される共通位相０°クロック領域に移動させる。検出回路２１２は、位相２７０°クロック領域で生成されたイベント信号Ｄ（０）を、共通位相０°クロック領域に移動させる。   The first detection element in each detection circuit receives an input clock having a different predetermined phase. For example, detector element 224 receives a phase 0 ° clock and detector element 238 receives a phase 270 ° clock. The event-in signal 114 is detected in the clock domain of the input clock when detected by the first detection element. For example, when the event-in signal 114 is detected by the detection element 224, the event-in signal is detected in the phase 0 ° clock domain, and the event-in signal 114 is detected by the detection element 238 in the phase 270 ° clock domain. The Each detection circuit 206, 208, 210, and 212 detects the event-in signal 114 in a different clock domain. However, each detection circuit 206, 208, 210, and 212 moves the clock domain for the event signal so that the detection circuits 206, 208, 210, and 212 output the event signal to the decoder 204 in the common clock domain. Or shift. For example, the detection circuit 206 moves the event signal A (0) generated in the phase 0 ° clock domain to the common phase 0 ° clock domain used for input into the decoder 204. The detection circuit 212 moves the event signal D (0) generated in the phase 270 ° clock domain to the common phase 0 ° clock domain.

検出回路２０２は、イベントイン信号をクロックサイクルの数分の１まで検出する手段を提供する。イベント信号が出力される時を遅延させることによって、検出回路はそれぞれ、同時か、ほぼ同時のいずれかで、デコーダ２０４に対して、イベントイン信号１１４が、クロックサイクルのどの所定の位相で起こったかを示すイベント信号を提供する。デコーダ２０４は、デコーダ１０４と同様に機能するが、検出回路２０２からのイベント信号が、同時か、又は、ほぼ同時に到達するため、イベント信号が到達する時刻の判定をやめてもよい。デコーダについての論理表の１つの例示的な実施形態が以下に示される。   The detection circuit 202 provides a means for detecting the event-in signal up to a fraction of the clock cycle. By delaying when the event signal is output, each detection circuit is either simultaneous or nearly simultaneous to the decoder 204 at which predetermined phase of the clock cycle the event-in signal 114 occurred. Provide an event signal indicating. The decoder 204 functions in the same manner as the decoder 104. However, since the event signals from the detection circuit 202 arrive at the same time or almost at the same time, the determination of the time at which the event signal arrives may be stopped. One exemplary embodiment of a logic table for the decoder is shown below.

さらに、検出回路２０２内のいくつかの検出素子を使用することによって、タイムスタンピング回路２００は、当該技術分野で理解される準安定状態を提供する。準安定状態は、フリップフロップがクロック駆動される時に、フリップフロップへの入力が、フリップフロップのハイ状態についての閾電圧とロー状態についての閾電圧との間にある時に発生する。簡単な例として、ＴＴＬロジックの場合、ロジックローは、０〜０．８ボルトで起こり、ロジックハイは、２．４〜５ボルトで発生する。準安定状態は、入力電圧が０．８〜２．４ボルトである場合に発生する場合がある。準安定フリップフロップは、ラントパルス(runt pulse)を出力するか、又は、発振する場合があり、いずれの場合も、回路は不調になる可能性がある。   Further, by using several detection elements within detection circuit 202, time stamping circuit 200 provides a metastable state as understood in the art. A metastable state occurs when the input to the flip-flop is between the threshold voltage for the high state of the flip-flop and the threshold voltage for the low state when the flip-flop is clocked. As a simple example, for TTL logic, a logic low occurs at 0-0.8 volts and a logic high occurs at 2.4-5 volts. A metastable state may occur when the input voltage is between 0.8 and 2.4 volts. A metastable flip-flop may output a runt pulse or oscillate, and in either case, the circuit may be out of order.

準安定状態は、セットアップ又はホールド時間に違反することによって発生することが多い。セットアップ時間違反は、フリップフロップが、入ってくるクロックエッジを受け取る前に、フリップフロップへの入力が閾電圧に達するのに充分な時間を有さない場合に発生する。ホールド時間違反は、クロックエッジが遷移するのにかかる時間の間、入力信号が、閾電圧より大きいか、又は、小さいままでいられない場合に発生する。一般に、準安定状態は、非同期信号、すなわち、フリップフロップと同じクロック領域においてトリガーされない信号が、フリップフロップに入力される時に発生する可能性がある。非同期信号は、クロックエッジの受け取り中に遷移する場合があり、フリップフロップは、ハイ状態でもロー状態でもない電圧を受け取ることになる。   Metastable conditions are often caused by violating setup or hold times. A setup time violation occurs when the flip-flop does not have enough time for the input to the flip-flop to reach the threshold voltage before receiving an incoming clock edge. A hold time violation occurs when the input signal cannot remain above or below the threshold voltage for the time it takes for the clock edge to transition. In general, a metastable state can occur when an asynchronous signal, ie, a signal that is not triggered in the same clock domain as the flip-flop, is input to the flip-flop. Asynchronous signals may transition during receipt of a clock edge, and the flip-flop will receive a voltage that is neither high nor low.

タイムスタンピング回路２００は、非同期信号にタイムスタンプを付与する(time stamp)ことができる。準安定状態の可能性を軽減するか、又は、解消するために、各検出回路は、２つ以上のフリップフロップを含む。検出回路内のいくつかのフリップフロップは、入力信号が評価され、且つ一連のフリップフロップからの出力が安定化する確率を増加させる。   The time stamping circuit 200 can add a time stamp to the asynchronous signal. In order to reduce or eliminate the possibility of a metastable state, each detection circuit includes two or more flip-flops. Some flip-flops in the detection circuit increase the probability that the input signal will be evaluated and the output from the series of flip-flops will stabilize.

図３Ａ及び図３Ｂは、図２に示すタイムスタンピング回路２００を表すタイミング図３００及び３１８を示す。タイムスタンピング回路２００（図２）は、４つのクロック入力を有する。位相０°クロック入力はクロック信号３０２として示され、位相９０°クロック入力はクロック信号３０４として示され、位相１８０°クロック入力はクロック信号３０６として示され、位相２７０°クロック入力はクロック信号３０８として示される。各クロックは、距離３１２で表される同じ周期を有する。クロック周期は、クロックが、クロックサイクル、例えば、４ナノ秒を完了するのに必要とされる時間量である。クロックサイクルは、３６０°を循環する。換言すれば、クロックは、０°で開始し、３６０°で開始点に循環して戻ってもよい。しかしながら、タイミング図では、クロックサイクルは、クロック信号が、０°で或る垂直位置において開始し、３６０°でその垂直位置に循環して戻るような波形で表される。クロックサイクルは、位相を理解することにとって重要である。   3A and 3B show timing diagrams 300 and 318 representing the time stamping circuit 200 shown in FIG. Time stamping circuit 200 (FIG. 2) has four clock inputs. Phase 0 ° clock input is shown as clock signal 302, phase 90 ° clock input is shown as clock signal 304, phase 180 ° clock input is shown as clock signal 306, and phase 270 ° clock input is shown as clock signal 308. It is. Each clock has the same period represented by distance 312. The clock period is the amount of time required for the clock to complete a clock cycle, eg, 4 nanoseconds. The clock cycle cycles through 360 °. In other words, the clock may start at 0 ° and circulate back to the starting point at 360 °. However, in the timing diagram, a clock cycle is represented by a waveform such that the clock signal starts at a vertical position at 0 ° and circulates back to that vertical position at 360 °. Clock cycles are important for understanding phase.

各クロック３０２、３０４、３０６、及び３０８は、異なる位相を有する。例えば、位相０°クロックは、ライン３１０で表される時刻０においてその立上がりエッジを有し、位相９０°クロックは、距離３１４で表される、位相０°クロックの４分の１クロックサイクル後にその立上がりエッジを有する。位相９０°クロックは、３６０°クロックサイクルの４分の１である位相９０°で開始する。タイミング図３００で示されるように、位相１８０°クロックは、位相０°クロックの立上がりエッジの３６０°クロックサイクルの２分の１クロックサイクル後、又は、１８０°後にその立上がりエッジを有し、位相２７０°クロックは、位相０°クロックの立上がりエッジの３６０°クロックサイクルの４分の３クロックサイクル後、又は、２７０°後にその立上がりエッジを有する。クロックサイクル又は周期が４ｎｓである場合、位相０°クロックは、時刻０及び時刻０後４ｎｓごとにその立上がりエッジを有し、位相９０°クロックは、時刻１ｎｓ及び時刻１ｎｓ後４ｎｓごとにその立上がりエッジを有し、位相１８０°クロックは、時刻２ｎｓ及び時刻２ｎｓ後４ｎｓごとにその立上がりエッジを有し、位相２７０°クロックは、時刻３ｎｓ及び時刻３ｎｓ後４ｎｓごとにその立上がりエッジを有することになる。異なる位相を有するクロックを使用して、タイムスタンピング回路２００は、全クロックサイクルより短いクロックサイクルでイベントを検出することができる。例えば、４つの異なる位相を有し、４ｎｓのクロックサイクルを使用するクロックを使用するタイムスタンピング回路は、１ｎｓの分解能でイベントをトリガーすることができる。したがって、例示的なタイムスタンピング回路は、機能的に、クロックサイクルより４倍速く動作する。例えば、タイムスタンピング回路は、ライン３１６で表されるほぼ時刻ｔ０でイベントを検出することができる。位相０°クロック３０２の次の立上がりエッジ（所望の検出時刻ｔ０の３ｎｓ後）を待つのではなく、タイムスタンピング回路は、位相９０°クロック３０４の立上がりエッジ後にイベント信号を出力する。   Each clock 302, 304, 306, and 308 has a different phase. For example, a phase 0 ° clock has its rising edge at time 0, represented by line 310, and a phase 90 ° clock has its quarter clock cycle after a quarter of the phase 0 ° clock, represented by distance 314. Has a rising edge. The phase 90 ° clock starts at phase 90 °, which is a quarter of the 360 ° clock cycle. As shown in the timing diagram 300, the phase 180 ° clock has its rising edge after one half clock cycle of the rising edge of the phase 0 ° clock, or after 180 °, and after the phase 270 The clock has its rising edge after 3/4 clock cycles of the 360 ° clock cycle of the rising edge of the phase 0 ° clock or after 270 °. If the clock cycle or period is 4 ns, the phase 0 ° clock has its rising edge every 4 ns after time 0 and time 0, and the phase 90 ° clock has its rising edge every 4 ns after time 1 ns and time 1 ns The phase 180 ° clock will have its rising edge every 2 ns and every 4 ns after time 2 ns, and the phase 270 ° clock will have its rising edge every 3 ns and every 3 ns after time 3 ns. Using clocks with different phases, time stamping circuit 200 can detect events in clock cycles that are shorter than full clock cycles. For example, a time stamping circuit that uses four different phases and uses a clock that uses a 4 ns clock cycle can trigger an event with a resolution of 1 ns. Thus, the exemplary time stamping circuit functionally operates four times faster than the clock cycle. For example, the time stamping circuit can detect an event at approximately time t 0, represented by line 316. Rather than waiting for the next rising edge of phase 0 ° clock 302 (3 ns after desired detection time t0), the time stamping circuit outputs an event signal after the rising edge of phase 90 ° clock 304.

図３Ｂのタイミング図３１８は、タイムスタンピング回路２００（図２）等のタイムスタンピング回路が、時刻ｔ０でイベントを検出することができる方法をさらに示す。図３Ｂに示す例では、イベントは、ライン３１６によって表される時刻ｔ０で、又は、ｔ０の近くで検出される。図２に関して説明したように、イベントイン信号１１４（図２）等のイベントイン信号３２０は、検出回路２０２（図２）等の２つ以上の検出回路で受け取られる。イベントイン信号３２０は、ライン３１６によって表される時刻ｔ０で受け取られる。それぞれが所定の位相を有する４つのクロック３０２、３０４、３０６、及び３０８は、検出回路内の１つ又は複数の検出素子に入力される。信号の第１のセット３２４〜３３０は、第１の検出回路２０６内の処理を示す。検出素子２２４への位相０°クロック入力３０２の立上がりエッジ後に、イベント信号Ａ（０）（図２）等のイベント信号３２４が、検出素子２２４から出力される。位相０°クロック３０２の次の立上がりエッジで、イベント信号Ａ（１）（図２）等のイベント信号３２６が、検出素子２２６から出力される。イベント信号Ａ（２）（図２）等のイベント信号３２８は、位相０°クロック３０２の次の立上がりエッジで、検出素子２２８から出力され、イベント信号Ａ（３）（図２）等のイベント信号３３０は、位相０°クロック３０２の次の立上がりエッジで、検出素子２２０から出力される。   The timing diagram 318 of FIG. 3B further illustrates how a time stamping circuit such as the time stamping circuit 200 (FIG. 2) can detect an event at time t0. In the example shown in FIG. 3B, the event is detected at or near time t0 represented by line 316. As described with respect to FIG. 2, event-in signal 320, such as event-in signal 114 (FIG. 2), is received by two or more detection circuits, such as detection circuit 202 (FIG. 2). Event in signal 320 is received at time t 0 represented by line 316. Four clocks 302, 304, 306, and 308, each having a predetermined phase, are input to one or more detection elements in the detection circuit. The first set of signals 324-330 shows the processing within the first detection circuit 206. After the rising edge of the phase 0 ° clock input 302 to the detection element 224, an event signal 324 such as event signal A (0) (FIG. 2) is output from the detection element 224. At the next rising edge of the phase 0 ° clock 302, the event signal 326 such as the event signal A (1) (FIG. 2) is output from the detection element 226. The event signal 328 such as the event signal A (2) (FIG. 2) is output from the detection element 228 at the next rising edge of the phase 0 ° clock 302, and the event signal such as the event signal A (3) (FIG. 2). 330 is output from the detection element 220 at the next rising edge of the phase 0 ° clock 302.

他の検出回路２０８、２１０、及び２１２（図２）は、同様に動作する。検出回路２０８の検出素子２３０への位相９０°クロック入力３０４の立上がりエッジ後に、イベント信号Ｂ（０）（図２）等のイベント信号３３２が、検出素子２３０から出力される。位相０°クロック３０２の次の立上がりエッジで、イベント信号Ｂ（１）（図２）等のイベント信号３３４が、検出素子２３２から出力される。イベント信号Ｂ（２）（図２）等のイベント信号３３６は、位相０°クロック３０２の次の立上がりエッジで、検出素子２３４から出力され、イベント信号Ｂ（３）（図２）等のイベント信号３３８は、位相０°クロック３０２の次の立上がりエッジで、検出素子２３６から出力される。検出回路２１０の場合、イベント信号Ｃ（０）（図２）等のイベント信号３４０は、位相１８０°クロック３０６の次の立上がりエッジで出力される。イベント信号Ｃ（１）（図２）等のイベント信号３４２は、位相９０°クロック３０４の次の立上がりエッジで出力され、イベント信号Ｃ（２）（図２）等のイベント信号３４４は、位相０°クロック３０２の次の立上がりエッジで出力され、イベント信号Ｃ（３）（図２）等のイベント信号３４６は、位相０°クロック３０２の次の立上がりエッジで出力される。イベント信号３３０、３３８、及び３４６は、ライン３５８によって表される同じ時刻ｔ１で、検出回路２０６、２０８、及び２１０から出力されることが留意されるべきである。   The other detection circuits 208, 210, and 212 (FIG. 2) operate similarly. After the rising edge of the phase 90 ° clock input 304 to the detection element 230 of the detection circuit 208, an event signal 332 such as the event signal B (0) (FIG. 2) is output from the detection element 230. At the next rising edge of the phase 0 ° clock 302, an event signal 334 such as the event signal B (1) (FIG. 2) is output from the detection element 232. The event signal 336 such as the event signal B (2) (FIG. 2) is output from the detection element 234 at the next rising edge of the phase 0 ° clock 302, and the event signal such as the event signal B (3) (FIG. 2). 338 is output from the detection element 236 at the next rising edge of the phase 0 ° clock 302. In the case of the detection circuit 210, the event signal 340 such as the event signal C (0) (FIG. 2) is output at the next rising edge of the phase 180 ° clock 306. Event signal 342 such as event signal C (1) (FIG. 2) is output at the next rising edge of phase 90 ° clock 304, and event signal 344 such as event signal C (2) (FIG. 2) is phase 0. The event signal 346 such as the event signal C (3) (FIG. 2) is output at the next rising edge of the phase 0 ° clock 302. It should be noted that event signals 330, 338, and 346 are output from detection circuits 206, 208, and 210 at the same time t1 represented by line 358.

検出回路２１２が同様に動作する間、検出回路２１２からの出力は、異なる時刻に発生する。例えば、検出素子２３８への位相２７０°クロック入力３０８の立上がりエッジ後に、イベント信号Ｄ（０）（図２）等のイベント信号３４８が、検出素子２３８から出力される。位相１８０°クロック３０６の次の立上がりエッジで、イベント信号Ｄ（１）（図２）等のイベント信号３５０が、検出素子２４０から出力される。同様に、イベント信号Ｄ（２）（図２）等のイベント信号３５２は、位相９０°クロック３０４の次の立上がりエッジで、検出素子２４２から出力され、イベント信号Ｄ（３）（図２）等のイベント信号３５４は、位相０°クロック３０２の次の立上がりエッジで、検出素子２４４から出力される。イベントが、時刻ｔ０ ３１６で発生する場合、検出回路２１２は、時刻ｔ１で出力する他のイベント信号より完全に１クロックサイクル早い、ライン３６０によって表される時刻ｔ２でイベント信号３５４（図２の信号Ｄ（３））を出力することになる。例示的な実施形態では、デコーダ２０４等のデコーダは、イベント信号の第１のセットを待ち、イベント信号の値とイベント信号がデコーダに到達する時刻との両方によって、イベント信号が検出される位相を判定する。デコーダは、図３に提供される例示的な実施形態では、以下の値Ａ（３）＝０、Ｂ（３）＝０、Ｃ（３）＝０、及びＤ（３）＝１を有するイベント信号を受け取る。図２に関連して説明したように、デコーダは、イベントが、位相２７０°で又は２７０°の前に（位相１８０°〜位相２７０°で）起こったかどうかを判定する。デコーダは、次に、イベントが位相２７０°で起こったことを表すタイムスタンプ、例えば、「１１」と共にイベント信号３５６を出力する。   While the detection circuit 212 operates similarly, the output from the detection circuit 212 occurs at different times. For example, after the rising edge of the phase 270 ° clock input 308 to the detection element 238, an event signal 348, such as the event signal D (0) (FIG. 2), is output from the detection element 238. At the next rising edge of the phase 180 ° clock 306, an event signal 350 such as the event signal D (1) (FIG. 2) is output from the detection element 240. Similarly, the event signal 352 such as the event signal D (2) (FIG. 2) is output from the detection element 242 at the next rising edge of the phase 90 ° clock 304, and the event signal D (3) (FIG. 2) or the like. The event signal 354 is output from the detection element 244 at the next rising edge of the phase 0 ° clock 302. If the event occurs at time t0 316, the detection circuit 212 detects the event signal 354 (signal of FIG. 2) at time t2 represented by line 360, one clock cycle completely ahead of the other event signals output at time t1. D (3)) is output. In the exemplary embodiment, a decoder, such as decoder 204, waits for a first set of event signals and determines the phase at which the event signal is detected by both the value of the event signal and the time at which the event signal reaches the decoder. judge. The decoder, in the exemplary embodiment provided in FIG. 3, has an event with the following values A (3) = 0, B (3) = 0, C (3) = 0, and D (3) = 1 Receive a signal. As described in connection with FIG. 2, the decoder determines whether the event occurred at or before phase 270 ° (from phase 180 ° to phase 270 °). The decoder then outputs an event signal 356 with a time stamp indicating that the event occurred at phase 270 °, eg, “11”.

図２を再び参照すると、例示的なタイムスタンピング回路２００は、４つの検出回路２０２を含む。タイムスタンピング回路は、より多いか、又は、より少ない検出回路を有してもよい。例示的な実施形態では、検出回路及び検出回路内の検出素子は、サイズＮ×Ｍのアレイを形成してもよい。Ｎは、タイムスタンピング回路内の検出回路の数に等しい。Ｍは、１つ又は複数の検出回路内の検出素子の数に等しい。例示的な実施形態では、検出回路の数Ｎは、クロックについて利用可能な位相分割の数に等しい。例えば、クロックが、４つの位相分割、例えば、位相０°クロック信号、位相９０°クロック信号、位相１８０°クロック信号等を有する場合、タイムスタンピング回路は、４つの検出回路を有するが、クロックが、１６の位相分割、例えば、位相２２．５°クロック信号、位相４５°クロック信号、位相６７．５°クロック信号等を有する場合、タイムスタンピング回路は、１６の検出回路を有する。検出回路の数は、クロックについての位相分割の数に等しい場合があるが、検出素子の数Ｍは、位相分割の数に等しい必要はない。   Referring back to FIG. 2, the exemplary time stamping circuit 200 includes four detection circuits 202. The time stamping circuit may have more or fewer detection circuits. In an exemplary embodiment, the detection circuit and the detection elements in the detection circuit may form an array of size N × M. N is equal to the number of detection circuits in the time stamping circuit. M is equal to the number of detection elements in one or more detection circuits. In the exemplary embodiment, the number N of detection circuits is equal to the number of phase divisions available for the clock. For example, if the clock has four phase divisions, for example, a phase 0 ° clock signal, a phase 90 ° clock signal, a phase 180 ° clock signal, etc., the time stamping circuit has four detection circuits, In the case of 16 phase divisions, for example, a phase 22.5 ° clock signal, a phase 45 ° clock signal, a phase 67.5 ° clock signal, etc., the time stamping circuit has 16 detection circuits. The number of detection circuits may be equal to the number of phase divisions for the clock, but the number of detection elements M need not be equal to the number of phase divisions.

８つの位相分割を有するクロックを使用したタイムスタンピング回路用の例示的な検出回路４００は、図４に示される。例示的な実施形態では、検出回路４００は、クロックの位相３１５°でイベントを検出することができる。検出回路４００内には５つの検出素子４０２、４０４、４０６、４０８、及び４１０のみが存在する。イベントイン信号１１４は、検出回路４００に入力される。第１の検出素子４０２は、図２の検出回路２０６、２０８、及び２１２についての検出素子２２４、２３０、及び２３８と同様に動作する。対照的に、検出素子４０２は、位相３１５°クロック４２０が検出素子４０２に入力されるため、位相３１５°で又は３１５°の前に発生するイベントイン信号を検出する。検出素子４０２は、位相３１５°クロックの立上がりエッジにおける、又は、立上がりエッジの前のイベント信号を出力する。クロックが、４ｎｓの周期を有する場合、位相０°の前に発生するイベント信号は、イベント信号が、位相０°クロックを受け取る検出素子において検出された３．５ｎｓ後に、検出素子４０２において検出されることになる。検出回路４００はまた、位相０°クロック領域において一定時間後にイベント信号を出力するように構成される。イベント信号が、他のイベント信号、例えば、Ａ（３）、Ｂ（３）等と同時に、且つ、位相０°クロック領域において、デコーダ２０４に到達することを確実にするために、検出素子４０４、４０６、４０８、及び４１０は、クロックサイクルの数分の１でイベント信号を出力する。検出回路４００は、５つの検出素子を含むが、他の例示的な実施形態では、検出回路は、８つの位相分割を有するクロックを使用するタイムスタンピング回路内に、より多いか、又は、より少ない検出素子を有してもよい。検出回路からの全ての信号は、クロック領域が、位相０°クロック領域であるか、別のクロック領域であるかにかかわらず、同じ時刻で、且つ、同じクロック領域内でデコーダに到達すべきである。   An exemplary detection circuit 400 for a time stamping circuit using a clock having eight phase divisions is shown in FIG. In the exemplary embodiment, the detection circuit 400 can detect an event at a phase of 315 ° of the clock. There are only five detection elements 402, 404, 406, 408, and 410 in the detection circuit 400. The event-in signal 114 is input to the detection circuit 400. The first detection element 402 operates in the same manner as the detection elements 224, 230, and 238 for the detection circuits 206, 208, and 212 of FIG. In contrast, detection element 402 detects an event-in signal that occurs at or before phase 315 ° because phase 315 ° clock 420 is input to detection element 402. The detection element 402 outputs an event signal at the rising edge of the phase 315 ° clock or before the rising edge. If the clock has a period of 4 ns, the event signal that occurs before phase 0 ° is detected at detection element 402 3.5 ns after the event signal is detected at the detection element that receives the phase 0 ° clock. It will be. The detection circuit 400 is also configured to output an event signal after a certain time in the phase 0 ° clock domain. In order to ensure that the event signal reaches the decoder 204 simultaneously with other event signals, eg, A (3), B (3), etc., and in the phase 0 ° clock domain, 406, 408, and 410 output the event signal in a fraction of the clock cycle. Although the detection circuit 400 includes five detection elements, in other exemplary embodiments, the detection circuit is more or less in a time stamping circuit that uses a clock having eight phase divisions. You may have a detection element. All signals from the detection circuit should reach the decoder at the same time and within the same clock domain, regardless of whether the clock domain is a phase 0 ° clock domain or another clock domain. is there.

図１のタイムスタンピング回路１００を参照すると、タイムスタンピング回路１００はまた、クロック信号の任意の位相分割でイベント信号を検出するように構成されることができる。例えば、イベント信号を、８つの位相分割のうちの任意の位相分割で検出するために、検出回路１０２は、検出素子１０６又は１０８に似た８つの検出素子を必要とすることになる。各検出素子は、８つの位相分割のうちの１つの位相分割に等しい所定の位相を有するクロックを受け取ることになる。さらに、デコーダ１０４は、デコーダ１０４に入力される８つのイベント信号から位相を判定するように構成されることになる。   Referring to the time stamping circuit 100 of FIG. 1, the time stamping circuit 100 can also be configured to detect an event signal with any phase division of the clock signal. For example, in order to detect an event signal with any of the eight phase divisions, the detection circuit 102 will require eight detection elements similar to the detection elements 106 or 108. Each detection element will receive a clock having a predetermined phase equal to one of the eight phase divisions. Furthermore, the decoder 104 will be configured to determine the phase from the eight event signals input to the decoder 104.

さらなる一実施形態では、回路５００は、１つ又は複数の入力回路５０２、５０４、５０６、及び５０８を含み、検出回路からの入力を受け取り、１つのクロックサイクルのみについてイベント信号を出力する。各入力回路は、同様に動作し、入力回路が電気接続される検出回路から同様の入力を受け取る。そのため、１つの入力回路５０２のみが説明されるであろう。入力回路５０２は、図５Ａに示すように電気接続された、排他的ＯＲ（ＸＯＲ）ゲート５２０、ＡＮＤゲート５２２、及びフリップフロップ５２４を含む。ＸＯＲゲート５２０は、Ａ（２）入力５１２（図２を参照されたい）及びＡ（３）入力５１４（図２を参照されたい）を受け取る。Ａ（２）入力５１２か、Ａ（３）入力５１４の一方が、ハイ状態にある時にだけ、ＸＯＲゲート５２０は、ハイ信号をＡＮＤゲート５２２に出力する。ＡＮＤゲート５２２は、Ａ（２）入力５１２及びＸＯＲゲート５２０からの出力を受け取る。Ａ（２）入力５１２とＸＯＲゲート出力の両方がハイ状態にある時に、ＡＮＤゲート５２２は、信号をフリップフロップ５２４に出力する。ＡＮＤゲート５２２の出力がハイになった後、フリップフロップ５２４は、位相０°クロック入力５２８の立上がりエッジが発生すると、位相０°イベント信号５２６を出力する。ＡＮＤゲート５２２からの出力が停止すると、フリップフロップ５２４からの出力は、位相０°クロックの次の立上がりエッジで停止することになる。任意の入力回路からの出力は、１クロックサイクル続くだけであってもよい。他の例示的な実施形態では、他の回路又は電気素子が、回路５００内で使用されてもよく、本明細書で述べる機能を実施するように動作可能な、任意の電気素子又は電気素子の構成が使用されてもよい。   In a further embodiment, the circuit 500 includes one or more input circuits 502, 504, 506, and 508 that receive input from the detection circuit and output an event signal for only one clock cycle. Each input circuit operates similarly and receives a similar input from a detection circuit to which the input circuit is electrically connected. Therefore, only one input circuit 502 will be described. Input circuit 502 includes an exclusive OR (XOR) gate 520, an AND gate 522, and a flip-flop 524, which are electrically connected as shown in FIG. 5A. XOR gate 520 receives an A (2) input 512 (see FIG. 2) and an A (3) input 514 (see FIG. 2). The XOR gate 520 outputs a high signal to the AND gate 522 only when one of the A (2) input 512 or the A (3) input 514 is in a high state. AND gate 522 receives the A (2) input 512 and the output from XOR gate 520. When both the A (2) input 512 and the XOR gate output are in the high state, the AND gate 522 outputs a signal to the flip-flop 524. After the output of AND gate 522 goes high, flip-flop 524 outputs phase 0 ° event signal 526 when the rising edge of phase 0 ° clock input 528 occurs. When the output from the AND gate 522 stops, the output from the flip-flop 524 stops at the next rising edge of the phase 0 ° clock. The output from any input circuit may only last one clock cycle. In other exemplary embodiments, other circuits or electrical elements may be used in circuit 500, and any of the electrical elements or electrical elements operable to perform the functions described herein. A configuration may be used.

入力回路５０２の機能をよりよく説明するために、例示的なタイミング図５２８が、図５Ｂに示される。ここで、位相０°クロック３０２が示され、検出素子２２８及び２２０（図２）に入力される。入力５１２（図５Ａ）等のＡ（２）入力３２８は、時刻ｔ０でハイになり、一方、入力５１４等のＡ（３）入力３３０は、ローのままである。ＸＯＲゲート５２０からの出力５３０は、時刻ｔ０でＡ（２）３２８のみがハイで、一方、Ａ（３）がローであるため、ほぼ同じ時刻ｔ０にハイになる。ＡＮＤゲート５２２からの出力もまた、ＸＯＲゲート５３０からの出力がハイであると同時に、入力Ａ（２）３２８がハイであるため、ほぼ同じ時刻ｔ０にハイになる。ＡＮＤゲート５２２からの出力は、フリップフロップ５２４に送出され、フリップフロップ５２４はまた、位相０°クロック３０２を受け取る。ライン５３６によって表される時刻ｔ１で始まるクロックサイクルで、位相０°出力５２６はハイになる。その間に、Ａ（３）入力５１４はハイになり、それによって、ＸＯＲゲート５３０からの出力及びＡＮＤゲート５２２からの出力５３２がローになる。しかしながら、フリップフロップ５２４からの出力は、ラッチされ、ライン５３８によって表される時刻ｔ２で始まる次のクロックサイクルまでハイのままである。時刻ｔ２で、フリップフロップは、再び、イネーブルされ、それによって、フリップフロップ５２４の出力は、ＡＮＤゲート５２２からの入力５３２に従う。入力回路５０２、５０４、５０６、及び５０８は、デコーダに送出されたイベント信号が、１クロックサイクルのみの間続くことを確実にする回路を提供する。   To better explain the function of input circuit 502, an exemplary timing diagram 528 is shown in FIG. 5B. Here, a phase 0 ° clock 302 is shown and input to detection elements 228 and 220 (FIG. 2). The A (2) input 328, such as input 512 (FIG. 5A), goes high at time t0, while the A (3) input 330, such as input 514, remains low. The output 530 from the XOR gate 520 goes high at approximately the same time t0 because only A (2) 328 is high at time t0, while A (3) is low. The output from the AND gate 522 also goes high at approximately the same time t0 because the output from the XOR gate 530 is high and the input A (2) 328 is high. The output from AND gate 522 is sent to flip-flop 524, which also receives phase 0 ° clock 302. At the clock cycle beginning at time t1 represented by line 536, phase 0 ° output 526 goes high. Meanwhile, the A (3) input 514 goes high, which causes the output from the XOR gate 530 and the output 532 from the AND gate 522 to go low. However, the output from flip-flop 524 is latched and remains high until the next clock cycle beginning at time t 2 represented by line 538. At time t 2, the flip-flop is enabled again, so that the output of flip-flop 524 follows input 532 from AND gate 522. Input circuits 502, 504, 506, and 508 provide circuitry that ensures that the event signal sent to the decoder lasts for only one clock cycle.

イベントイン信号１１４（図２）等のイベント信号が発生する位相を検出する例示的な方法６００は、図６に示される。受け取りオペレーション６０２は、イベントイン信号１１４（図２）等のイベントイン信号を受け取る。１つの例示的な実施形態では、イベントイン信号は、検出回路２０２（図２）等の２つ以上の検出回路で受け取られる。さらなる例示的な実施形態では、イベントイン信号は、２つ以上の検出回路の、検出素子２２４等の第１の検出素子で受け取られる。検出回路はまた、第１の検出素子又は他の検出素子に電気接続された、検出素子２２６、２２８、及び２２０（図２）等の１つ又は複数の検出素子を含んでもよい。   An exemplary method 600 for detecting the phase at which an event signal such as event-in signal 114 (FIG. 2) occurs is shown in FIG. Receive operation 602 receives an event-in signal, such as event-in signal 114 (FIG. 2). In one exemplary embodiment, the event-in signal is received at two or more detection circuits, such as detection circuit 202 (FIG. 2). In a further exemplary embodiment, the event-in signal is received at a first detection element, such as detection element 224, of two or more detection circuits. The detection circuit may also include one or more detection elements, such as detection elements 226, 228, and 220 (FIG. 2), electrically connected to the first detection element or other detection elements.

検出オペレーション６０４は、イベントイン信号がその間に受け取られたクロックサイクルの位相を検出する。例示的な実施形態では、イベントイン信号は、検出回路２１２（図２）等の２つ以上の検出回路の、検出素子２３８（図２）等の第１の検出素子で受け取られる。さらなる例示的な実施形態では、検出素子は、位相２７０°クロック３０８（図３）等の、所定の位相を有するクロックを受け取り、イベントイン信号が、クロックの所定の位相で又は所定の位相の前で検出される場合、イベント信号Ｄ（０）（図２）等のイベント信号を生成する。   Detect operation 604 detects the phase of the clock cycle during which the event-in signal was received. In the exemplary embodiment, the event-in signal is received at a first detection element, such as detection element 238 (FIG. 2), of two or more detection circuits, such as detection circuit 212 (FIG. 2). In a further exemplary embodiment, the detection element receives a clock having a predetermined phase, such as a phase 270 ° clock 308 (FIG. 3), and the event-in signal is at or before the predetermined phase of the clock. Event signal such as event signal D (0) (FIG. 2) is generated.

さらなる例示的な実施形態では、検出オペレーション６０４はまた、イベントイン信号を受け取ること、及びイベント信号Ｄ（３）（図２）等のイベント信号を提供することの間の経過時間が、１つ又は複数の検出回路について異なるように、検出素子２４０、２４２、及び２４４（図２）等の１つ又は複数の他の検出素子にイベント信号を送出することを含む。換言すれば、第１の検出素子の後ろの検出素子は、検出回路から送出され、デコーダ２０４等のデコーダに送出されるイベント信号が、同じクロック領域、例えば、位相０°クロック領域にあり、且つ他の検出回路から送出される他のイベント信号とほぼ同時にデコーダに到達することを確実にする。   In a further exemplary embodiment, the detection operation 604 can also receive one or more elapsed times between receiving an event-in signal and providing an event signal, such as event signal D (3) (FIG. 2). It includes sending an event signal to one or more other detection elements, such as detection elements 240, 242, and 244 (FIG. 2), as different for multiple detection circuits. In other words, the detection element behind the first detection element is sent from the detection circuit, and the event signal sent to the decoder such as the decoder 204 is in the same clock domain, for example, the phase 0 ° clock domain, and Ensure that the decoder reaches the decoder almost simultaneously with other event signals sent from other detection circuits.

出力オペレーション６０６は、イベントアウト信号１１８（図２）等のイベントアウト信号、及び、イベントイン信号が検出された位相を表す、タイムスタンプ１１６（図２）等の少なくとも１つのビットを出力する。例示的な実施形態では、イベントアウト信号及びタイムスタンプは、デコーダによって出力される。デコーダは、１つ又は複数の検出回路から１つ又は複数のイベント信号を受け取る。デコーダは、図２に関連して説明したように、イベント信号に基づいてイベントイン信号が検出される位相を特定する。最後に、デコーダは、所定の位相を表すタイムスタンプを生成する。   Output operation 606 outputs an event-out signal, such as event-out signal 118 (FIG. 2), and at least one bit, such as time stamp 116 (FIG. 2), representing the phase at which the event-in signal was detected. In the exemplary embodiment, the event out signal and the time stamp are output by a decoder. The decoder receives one or more event signals from one or more detection circuits. As described with reference to FIG. 2, the decoder identifies the phase at which the event-in signal is detected based on the event signal. Finally, the decoder generates a time stamp representing a predetermined phase.

上述した種々の実施形態は、具体的に示すためだけに提供され、本発明を制限するものと考えられるべきではない。本明細書に示し述べた、例の実施形態及び適用形態に従うことなく、また、添付の特許請求の範囲に記載される本発明の真の精神及び範囲から逸脱することなく、本発明に対して行ってもよい種々の修正及び変更を、当業者は容易に認識するであろう。   The various embodiments described above are provided by way of illustration only and should not be considered as limiting the invention. Without departing from the true spirit and scope of the invention as set forth and described herein, without departing from the example embodiments and applications, and within the scope of the appended claims, Those skilled in the art will readily recognize various modifications and changes that may be made.

デジタルタイムスタンピング回路の一実施形態の略図である。1 is a schematic diagram of one embodiment of a digital time stamping circuit. デジタルタイムスタンピング回路の別の実施形態の略図である。6 is a schematic diagram of another embodiment of a digital time stamping circuit. 図２のタイムスタンピング回路に関連するとともにイベントのタイムスタンピングを示す、サンプル波形のタイミング図である。FIG. 3 is a timing diagram of sample waveforms associated with the time stamping circuit of FIG. 2 and illustrating time stamping of events. 図２のタイムスタンピング回路に関連するとともにイベントのタイムスタンピングを示す、サンプル波形のタイミング図である。FIG. 3 is a timing diagram of sample waveforms associated with the time stamping circuit of FIG. 2 and illustrating time stamping of events. 検出回路の１つの例示的な実施形態の略図である。1 is a schematic diagram of one exemplary embodiment of a detection circuit. 入力回路の１つの例示的な実施形態の略図である。1 is a schematic diagram of one exemplary embodiment of an input circuit. 図５Ａの入力回路に関連するとともに１クロックサイクルのイベント信号を説明するサンプル波形のタイミング図である。FIG. 5B is a timing diagram of sample waveforms relating to the input circuit of FIG. 5A and describing an event signal of one clock cycle. イベントのタイムスタンピング方法の１つの例示的な実施形態を示す図である。FIG. 3 illustrates one exemplary embodiment of a method for time stamping events.

符号の説明Explanation of symbols

２００ タイムスタンピング回路
２０２、２０６ 検出回路
２０４ デコーダ
２２０、２２４、２２６，２２８ 検出素子 200 Time stamping circuit 202, 206 Detection circuit 204 Decoder 220, 224, 226, 228 Detection element

Claims (10)

イベントイン信号を受け取り、該イベントイン信号が検出されるクロックサイクルの位相に基づいてイベント信号を生成するようになっている２つ以上の検出回路と、
前記２つ以上の検出回路と電気的に接続されたデコーダと、を備え、
前記デコーダは、イベントアウト信号と、前記イベントイン信号が検出された前記クロックサイクルの前記位相を表す少なくとも１つのビットとを出力し、該少なくとも１つのビットは、前記２つ以上の検出回路から受け取られた前記イベント信号に基づくものであることを特徴とする、タイムスタンピング回路。 Two or more detection circuits adapted to receive the event-in signal and generate the event signal based on a phase of a clock cycle in which the event-in signal is detected;
A decoder electrically connected to the two or more detection circuits;
The decoder outputs an event out signal and at least one bit representing the phase of the clock cycle in which the event in signal was detected, the at least one bit received from the two or more detection circuits. A time stamping circuit, wherein the time stamping circuit is based on the event signal. 前記２つ以上の検出回路は、１つ又は複数の検出素子を備えることを特徴とする、請求項１に記載のタイムスタンピング回路。   The time stamping circuit according to claim 1, wherein the two or more detection circuits include one or more detection elements. 前記検出回路の少なくとも１つの検出素子は、所定の位相を有するクロックを受け取り、前記イベントイン信号が、前記クロックの前記所定の位相で検出される場合に前記イベント信号を生成することを特徴とする、請求項２に記載のタイムスタンピング回路。   At least one detection element of the detection circuit receives a clock having a predetermined phase, and generates the event signal when the event-in signal is detected at the predetermined phase of the clock. The time stamping circuit according to claim 2. １つ又は複数の他の検出素子は、前記イベントイン信号を受け取ることと、該イベント信号を前記デコーダに提供することとの間の経過時間が、各検出回路について異なるようになっていることを特徴とする、請求項３に記載のタイムスタンピング回路。   One or more other detection elements are configured such that the elapsed time between receiving the event-in signal and providing the event signal to the decoder is different for each detection circuit. The time stamping circuit according to claim 3, wherein the time stamping circuit is characterized in that: 少なくとも１つの検出素子は、前記イベント信号が１つのクロック領域から別のクロック領域に移動するように該イベント信号を出力することを特徴とする、請求項３に記載のタイムスタンピング回路。   4. The time stamping circuit according to claim 3, wherein at least one detection element outputs the event signal so that the event signal moves from one clock region to another clock region. 前記検出回路のうちの１つの検出回路から第１の入力及び第２の入力を受け取り、所定の時刻に出力される単一サイクルイベント信号を前記第１の入力及び該第２の入力に基づいて出力する２つ以上の入力回路をさらに備え、
前記デコーダは、前記２つ以上の入力回路から受け取られた前記単一サイクルイベント信号に基づいて、前記イベントイン信号が検出された前記位相を特定することを特徴とする、請求項１に記載のタイムスタンピング回路。 A first cycle and a second input are received from one of the detection circuits, and a single cycle event signal output at a predetermined time is based on the first input and the second input. It further comprises two or more input circuits for outputting,
The decoder of claim 1, wherein the decoder identifies the phase at which the event-in signal was detected based on the single-cycle event signal received from the two or more input circuits. Time stamping circuit. イベント信号のタイムスタンピング方法であって、
イベントイン信号を受け取るステップと、
前記イベントイン信号がその間に受け取られたクロックサイクルの位相を検出するステップと、
イベントアウト信号と、前記イベントイン信号が検出された前記位相を表す少なくとも１つのビットとを出力するステップと、
を含むことを特徴とする、タイムスタンピング方法。 An event signal time stamping method,
Receiving an event-in signal;
Detecting the phase of a clock cycle during which the event-in signal was received;
Outputting an event out signal and at least one bit representing the phase at which the event in signal was detected;
A time stamping method comprising: 検出するステップは、
１つ又は複数の検出素子において、前記イベントイン信号と、所定の位相を有するクロックとを受け取るステップと、
前記イベントイン信号が、前記クロックの前記所定の位相で検出される場合に、１つ又は複数の検出素子においてイベント信号を生成するステップと、
を含むことを特徴とする、請求項７に記載のタイムスタンピング方法。 The steps to detect are
Receiving the event-in signal and a clock having a predetermined phase at one or more detection elements;
Generating an event signal at one or more detection elements when the event-in signal is detected at the predetermined phase of the clock;
The time stamping method according to claim 7, comprising: 検出するステップは、
前記イベントイン信号を受け取ることと、該イベント信号をデコーダに提供することとの間の経過時間が、前記１つ又は複数の検出回路の間で異なるように、１つ又は複数の検出回路内の１つ又は複数の他の検出素子に前記イベント信号を送出するステップをさらに含むことを特徴とする、請求項８に記載のタイムスタンピング方法。 The steps to detect are
In one or more detection circuits, the elapsed time between receiving the event-in signal and providing the event signal to a decoder is different between the one or more detection circuits. The time stamping method according to claim 8, further comprising transmitting the event signal to one or more other detection elements. 出力するステップは、
１つ又は複数の検出素子から１つ又は複数のイベント信号を受け取るステップと、
前記イベント信号に基づいて、前記イベントイン信号が検出される位相を特定するステップと、
設定された前記位相を表す少なくとも１つのビットを生成するステップと、
を含むことを特徴とする、請求項７に記載のタイムスタンピング方法。 The output step is
Receiving one or more event signals from one or more sensing elements;
Identifying a phase at which the event-in signal is detected based on the event signal;
Generating at least one bit representing the set phase;
The time stamping method according to claim 7, comprising:
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