JP3558482B2 - Ｄ／ａ変換回路及びその補正コード決定方法並びに荷電粒子ビーム露光方法及び装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、Ｄ／Ａ変換回路及びその補正コード決定方法並びに荷電粒子ビーム露光方法及び装置に関する。
【０００２】
【従来の技術】
荷電粒子ビーム露光装置では、より微細パターンを描画するために露光位置精度をより高精度にする必要があり、また、荷電粒子ビームを走査してパターンを描画するので、露光待ち時間を短縮して露光のスループット向上させる必要がある。露光位置を定める荷電粒子ビーム走査用偏向器には、Ｄ／Ａ変換回路の出力が増幅器で増幅されて供給される。Ｄ／Ａ変換回路の出力の精度を高くすることにより、露光位置精度が高くなり、Ｄ／Ａ変換回路の出力の整定時間を短くすることにより、露光待ち時間が短くなる。
【０００３】
しかし、後述のように、Ｄ／Ａ変換回路を高精度化しようとすると整定時間が長くなり、整定時間を短くしようとすると精度が悪くなり、高精度化の要求と整定時間短縮化の要求とは相反している。
Ｄ／Ａ変換回路としては、図１４に示すような、比較的応答が高速な電流駆動型のものが用いられている。
【０００４】
このＤ／Ａ変換回路１では、１６ビットの入力データＤ１５〜Ｄ０がクロックＣＬＫに同期してレジスタＲＥＧに保持され、レジスタＲＥＧの下位１２ビットにより電流切換スイッチＳＷ１１〜ＳＷ０が切換制御される。電流切換スイッチＳＷ２６〜ＳＷ１２は、レジスタＲＥＧの上位４ビットをデコーダ２でデコードした信号により切換制御される。電流切換スイッチは、例えば、エミッタ結合トランジスタ又はソース結合ＦＥＴである。
【０００５】
定電流源３００〜３１５を流れる電流Ｓ０〜Ｓ１５の設計値は、互いに等しい。上位４ビットＤ１５〜Ｄ１２の値がｍの場合、デコーダ２により、電流切換スイッチＳＷ１２〜ＳＷ２６のうちｍ個が出力側に切り換えられて、Ｄ／Ａ変換回路１の出力端に電流Ｉ＝Ｓ１＋Ｓ２＋・・・＋Ｓｍが流れる。
抵抗４００〜４１１及び５００〜５１１はＲ−２Ｒラダー抵抗を構成している。抵抗４００〜４１１及び５００の設計値は互いに等しく、これをＲとすると、抵抗５０１〜５１１の設計値は互いに等しい２Ｒとなっている。Ｒ−２Ｒラダー抵抗の各抵抗値が設計値通りであるという理想的な場合には、定電流源３００を流れる電流Ｓ０は、抵抗４１１側と抵抗５１１側とに２等分されて流れ、抵抗５１１を流れる電流は、抵抗４１０側と抵抗５１０側とに２等分されて流れ、以下同様に順次２等分されて流れる。例えば上位４ビットＤ１５〜Ｄ１２が０で下位１２ビットＤ１１〜Ｄ０が２進数‘１１００１０１１０００１’のとき、理想的な場合には、Ｄ／Ａ変換回路１の出力端に電流Ｉ＝（１／２＋１／２２ ＋１／２５ ＋１／２７ ＋１／２８ ＋１／２１２）Ｓ０が流れる。
【０００６】
電流切換スイッチＳＷ０〜ＳＷ２６の切換側一端は、共通にグランド電位にされ、切換側他端は、共通にＤ／Ａ変換回路１の出力端に接続されている。この出力端は、不図示の電流／電圧変換回路の演算増幅回路の入力端に接続されて仮想接地されている。したがって、電流切換スイッチＳＷ０〜ＳＷ２６の切換時間を無視すれば、電流切換スイッチＳＷ０〜ＳＷ２６の状態によらず定電流源３００〜３１５及びラダー抵抗には常に一定の電流が流れ、これにより、高速応答が可能となっている。
【０００７】
【発明が解決しようとする課題】
Ｄ／Ａ変換回路１の下位１２ビットのＲ−２Ｒラダー抵抗型では、レジスタＲＥＧの出力がデコーダ２を通らないので、上位４ビットのセグメント型よりも電流Ｉの整定時間が短いが、抵抗を用いているのでリニアリティが上位４ビットよりも悪い。出力の高精度化のために、全１６ビットをセグメント型にすると、電流源及び切換スイッチ回路がいずれも２１６−１＝６４×１０２４−１個必要になって、高価になり、また、デコーダ２の構成が複雑かつ多段になるので、整定時間が長くなり、実用的でない。
【０００８】
このようなことから、Ｄ／Ａ変換回路に対する高精度化の要求と整定時間短縮化の要求とは、相反している。従って、荷電粒子ビーム露光装置に対する露光位置高精度化の要求と露光待ち時間短縮化の要求も相反する。
本発明の目的は、このような問題点に鑑み、高分解能でリニアリティが良く（高精度）、かつ、整定時間が短いＤ／Ａ変換回路及びその補正コード決定方法並びに荷電粒子ビーム露光方法及び装置を提供することにある。
【０００９】
【課題を解決するための手段及びその作用効果】
本発明の一態様では、例えば図８に示す如く、
データ（ＤＡＴ）が供給される第１Ｄ／Ａ変換回路（１１）と、
少なくとも該データ（ＤＡＴ）の一部ビットが供給され、該データ（ＤＡＴ）を補正コードに変換する補正コード発生回路（１３Ａ）と、
該補正コードが供給される第２Ｄ／Ａ変換回路（１２）とを有し、
該第１Ｄ／Ａ変換回路の出力が該第２Ｄ／Ａ変換回路の出力で補正される。
【００１６】
このＤ／Ａ変換回路はさらに、補正コード決定回路を有し、該補正コード決定回路は、
上記第１Ｄ／Ａ変換回路の出力と上記第２Ｄ／Ａ変換回路の出力との和の時間的変化分を検出しデジタル化する変化分検出回路（４５〜４７）と、
該時間的変化分のデジタル値が０又は設定値以下になるように該補正コードを求める制御回路（４０Ｂ）とを有する。
この制御回路は例えば、
（１）該和が参照値になるように該第１Ｄ／Ａ変換回路及び該第２Ｄ／Ａ変換回路にそれぞれ第１データ及び第２データを供給し、（２）該第１Ｄ／Ａ変換回路に該第１データの値と１だけ異なる値を第３データとして供給し且つ該第２Ｄ／Ａ変換回路に第４データを供給し、該（１）と該（２）とを行って検出される該時間的変化分のデジタル値が０又は設定値以下になるような該第４データを求め、該第４データに基づいて該補正コードを求める。
【００１７】
このＤ／Ａ変換回路によれば、該時間的変化分のデジタル値が小さく、これにより安価かつ高精度のＤ／Ａ変換回路を構成することができるという効果を奏し、荷電粒子ビーム露光精度向上に寄与するところが大きい。
本発明の他の構成並びにその作用効果は、以下の説明から明らかになる。
【００２３】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図３は、本発明の第１実施形態のＤ／Ａ変換回路１０Ａが適用された荷電粒子ビーム露光装置の概略構成を示す。
【００２４】
Ｄ／Ａ変換回路１０Ａでは、Ｄ／Ａ変換回路１１とＤ／Ａ変換回路１２の出力端が共通に接続されて、両出力電流ＩとＩＣとが加算され、電流Ｊとして取り出される。Ｄ／Ａ変換回路１１及び１２は、例えばいずれも図１４のように構成されている。以下の説明では、Ｄ／Ａ変換回路１１が図１４のように構成されているとする。
【００２５】
Ｄ／Ａ変換回路１１及び１２はそれぞれ、レジスタＲＥＧ１及びＲＥＧ２を備えており、これに保持されているデータを電流Ｉ及びＩＣに変換する。Ｄ／Ａ変換回路１１の出力をＤ／Ａ変換回路１２の出力で補正するために、例えばＤ／Ａ変換回路１１の１ＬＳＢがＤ／Ａ変換回路１２の２５６ＬＳＢに相当するように、Ｄ／Ａ変換回路１１及び１２のレファランス電圧入力端にそれぞれ電圧Ｖ１及びＶ２が供給される。Ｄ／Ａ変換回路の出力は、例えば、、デジタル入力値とレファランス電圧との積に比例している。レファランス電圧入力端が無いＤ／Ａ変換回路の場合には、その出力を抵抗で分圧して例えば１／２５６にしたものをＤ／Ａ変換回路１２として用いてもよい。
【００２６】
Ｄ／Ａ変換回路１１のデータ入力端及び補正コード発生回路としてのメモリ１３Ａのアドレス入力端には、データＤＡＴが供給される。メモリ１３Ａから読み出されたデータは、補正コードＣＣとしてＤ／Ａ変換回路１２のデータ入力端に供給される。Ｄ／Ａ変換回路１１のレジスタＲＥＧ１のクロック入力端及びＤ／Ａ変換回路１２のレジスタＲＥＧ２のクロック入力端には、クロックＣＬＫが供給される。
【００２７】
Ｄ／Ａ変換回路１０Ａは、図１（Ｂ）に示す如く動作する。すなわち、例えばデータＤＡＴ０がＤ／Ａ変換回路１１及びメモリ１３Ａに供給され、メモリ１３Ａから補正コードＣＣ０が読み出され、クロックＣＬＫの立ち上がりのタイミングでＤＡＴ０及びＣＣ０がそれぞれレジスタＲＥＧ１及びＲＥＧ２に保持され、Ｄ／Ａ変換回路１１及び１２からそれぞれ電流Ｉ０及びＩＣ０が出力される。
【００２８】
本第１実施形態のＤ／Ａ変換回路１０Ａによれば、Ｄ／Ａ変換回路１１の出力電流Ｉのリニアリティが図２に示す如く悪くても、電流ＩがＤ／Ａ変換回路１２の出力電流ＩＣにより補正されるので、Ｄ／Ａ変換回路１０Ａの出力電流Ｊ＝Ｉ＋ＩＣは理想直線に近づき、高精度になる。また、低精度のＤ／Ａ変換回路１１及び１２を用いて構成できるので、多数の電流切換スイッチを用いた高精度のＤ／Ａ変換回路よりも整定時間を短縮することができ、相反する高精度化の要求と整定時間短縮化の要求とが満たされる。
【００２９】
図３において、荷電粒子ビーム射出装置２０から射出された荷電粒子ビームＥＢは、ブランキング偏向器２１、角度絞り２２及び対物レンズ２３を通って、移動ステージ２４に搭載されたウェーハ２５上に照射され、荷電粒子ビーム射出装置２０内で成形された荷電粒子ビームＥＢの断面が、ウェーハ２５上に縮小投影される。ウェーハ２５上での荷電粒子ビームＥＢの走査は、対物レンズ２３内に配置された電磁型の主偏向器２６及び静電型の副偏向器２７により行われる。
【００３０】
制御回路２８は、記憶装置２９から読み出されたパターンデータに基づき、一方では、荷電粒子ビーム射出装置２０に対し荷電粒子ビームＥＢの断面を成形させ、他方では、Ｄ／Ａ変換回路１０Ａ及び電流／電圧変換回路３０を介して副偏向器２７に電圧を印加し、Ｄ／Ａ変換回路３１及び増幅回路３２を介して主偏向器２６に電流を供給することにより、ウェーハ２５上の露光位置を定める。Ｄ／Ａ変換回路３１は、例えばＤ／Ａ変換回路１１又は１０Ａと同一構成であり、レジスタＲＥＧ３を備えている。
【００３１】
本第１実施形態の荷電粒子ビーム露光装置によれば、上述のようなＤ／Ａ変換回路１０Ａを偏向器駆動用に使用しているので、相反する露光位置高精度化の要求と露光待ち時間短縮化の要求とが満たされる。
次に、メモリ１３Ａに格納される補正コードの決定方法を説明する。
図４は、補正コード決定回路を備えたＤ／Ａ変換回路を示す。
【００３２】
Ｄ／Ａ変換回路１０Ａに対するデータＤＡＴ及びクロックＣＬＫは、制御回路４０から供給される。Ｄ／Ａ変換回路１０Ａの出力端は、電流／電圧変換回路３０内で仮想接地されている。Ｄ／Ａ変換回路１０Ａの出力電流Ｊは、電流／電圧変換回路３０で電圧Ｖに変換されてデジタルボルトメータ４１に供給される。デジタルボルトメータ４１は、整定時間が比較的長いがＤ／Ａ変換回路１１よりもビット数が多くて分解能が高くかつリニアリティが良いもの、すなわち高精度のものを用いる。このようなデジタルボルトメータ４１は、比較的高価であるが、複数のＤ／Ａ変換回路１０Ａに対し共通に用いることができる。デジタルボルトメータ４１は、電圧Ｖの測定値ＤＶを制御回路４０に供給する。制御回路４０は、メモリ１３Ａの読出／書込状態を制御し、メモリ１３Ａのデータ入出力端に補正コードＣＣを供給する。
【００３３】
制御回路４０は、例えばマイクロコンピュータを備えており、図５に示す以下のような動作を行って補正コードを決定し、これをメモリ１３Ａに書き込む。
（Ｐ１０）Ｄ／Ａ変換回路１２の出力電流ＩＣが０になるように電圧Ｖ２を定める。変数ｋに初期値０を代入する。
（Ｐ１１）ｋ≦１１のときにはＤＡＴ＝２ｋ とし、１２≦ｋ≦２６のときにはＤＡＴ＝ｋ２１２とし、データＤＡＴをレジスタＲＥＧ１に保持させる。これによりＤ／Ａ変換回路１１は、図１４において、ｋ≦１１のとき、電流切換スイッチＳＷ１２〜ＳＷ２６のうち電流切換スイッチＳＷｋのみ出力側に切り換えられ、１２≦ｋ≦２６のとき、１５個の電流切換スイッチＳＷ１２〜ＳＷ２６のうちｊ＝（ｋ−１１）個が出力側に切り換えられて、Ｄ／Ａ変換回路１１の出力端に電流Ｉ＝Ｓ１＋Ｓ２＋・・・＋Ｓｊが流れる。例えば、ｋ＝１２のときＩ＝Ｓ１、ｋ＝１３のときＩ＝Ｓ１＋Ｓ２、ｋ＝１４のときＩ＝Ｓ１＋Ｓ２＋Ｓ３となる。
【００３４】
（Ｐ１２）測定値ＤＶを読み取り、ＤＶｋとして記憶する。
（Ｐ１３、Ｐ１４）ｋ＜ｎであれば、変数ｋを１だけインクリメントしてステップＰ１１へ戻り、ｋ＝ｎであればステップＰ１５へ進む。ここにｎは、Ｄ／Ａ変換回路１１内の電流切換スイッチの個数より１小さい数であり、図１４の場合にはｎ＝２６である。
【００３５】
（Ｐ１５）測定値ＤＶ０〜ＤＶｎの理想直線からのずれΔ０〜Δｎを求める。この理想直線は、例えば、データＤＡＴの全ビットが‘１’のときの補正コードΔ０＋Δ１＋・・・＋Δ１０＋Δ１１＋Δ２６ｎが０になるように定める。
（Ｐ１６）データＤＡＴの全ての値の各々に対する補正コードＣＣを求める。メモリ１３Ａを書き込み状態にし、ＤＡＴでメモリ１３Ａをアドレス指定して、求めた補正コードＣＣをメモリ１３Ａに格納させる。
【００３６】
例えば、ＤＡＴ＝‘１０１１０１００１１００１０１１’の場合、ＣＣ＝−Δ２２−Δ１０−Δ７−Δ６−Δ３−Δ１−Δ０となり、ＤＡＴ＝‘１０００１００００００１００００’の場合、ＣＣ＝−Δ１９−Δ１１−Δ４となる。
本第１実施形態の補正コード決定方法にれば、ステップＰ１１〜Ｐ１４を、Ｄ／Ａ変換回路１１内の電流切換スイッチの個数に等しい回数だけ繰り返し処理すれば良いので、全補正コードを短時間で決定することができる。
【００３７】
［第２実施形態］
図６は、本発明の第２実施形態の、補正コード決定回路を備えたＤ／Ａ変換回路を示す。
この回路では、図４のデジタルボルトメータ４１の替わりに、Ｄ／Ａ変換回路４３及び比較回路４４を用いている。
【００３８】
Ｄ／Ａ変換回路４３は、Ｄ／Ａ変換回路１１とビット数が同一でＤ／Ａ変換回路１１よりもリニアリティが良いものを用いる。Ｄ／Ａ変換回路４３は、補正コード決定時のみに用いられるので、整定時間が長くても良い。Ｄ／Ａ変換回路４３のデータ入力端及びクロック入力端はそれぞれ、Ｄ／Ａ変換回路１１のデータ入力端及びクロック入力端に接続されている。
【００３９】
制御回路４０Ａは、メモリ１３Ａの読出／書込状態及び出力イネーブルを制御し、Ｄ／Ａ変換回路１２のデータ入力端及びメモリ１３Ａのデータ入出力端にデータを供給する。
電流／電圧変換回路３０の出力電圧ＶとＤ／Ａ変換回路４３の出力電圧Ｖｒｅｆは比較回路４４に供給され、両者の比較結果が制御回路４０Ａに供給される。比較回路４４では、比較回路４４１及び４４２の非反転入力端に電圧Ｖが供給され、電圧Ｖｒｅｆと電源４４３の微小な出力電圧εとが加算回路４４４で加算されて比較回路４４１の反転入力端に供給され、電圧Ｖｒｅｆと電圧εとが減算回路４４５に供給されて差電圧Ｖｒｅｆ−εが比較回路４４２の反転入力端に供給される。比較回路４４の出力は、Ｖ＜Ｖｒｅｆ−ε、｜Ｖ−Ｖｒｅｆ｜＜ε及びＶ＞Ｖｒｅｆ＋εのときそれぞれ‘００’、‘０１’、‘１１’となる。
【００４０】
Ｄ／Ａ変換回路１１は、図１４のＤ／Ａ変換回路１と同一構成であるとする。
次に、図７を参照して図６の回路の動作を説明する。
以下のステップＰ２０〜Ｐ２８では、制御回路４０Ａによりメモリ１３Ａの出力が高インピーダンスにされ、制御回路４０ＡからＤ／Ａ変換回路１２のデータ入力端に計数値Ｃが供給される。
【００４１】
（Ｐ２０）Ｄ／Ａ変換回路１２の出力電流ＩＣが０になるように電圧Ｖ２を定める。変数ｋに初期値０を代入する。
（Ｐ２１）計数値Ｃをゼロクリアする。
（Ｐ２２）上記ステップＰ１１と同様に、ｋ≦１１のときにはＤＡＴ＝２ｋ とし、１２≦ｋ≦２６のときにはＤＡＴ＝ｋ２１２とし、データＤＡＴをＤ／Ａ変換回路１１のレジスタＲＥＧ１及びＤ／Ａ変換回路４３のレジスタＲＥＧ３に保持させる。この時、計数値ＣがレジスタＲＥＧ２に保持される。
【００４２】
（Ｐ２３〜Ｐ２５）Ｖ＜Ｖｒｅｆ−εであれば計数値Ｃを１だけインクリメントし、Ｖ＞Ｖｒｅｆ＋εであれば計数値Ｃを１だけデクリメントし、｜Ｖ−Ｖｒｅｆ｜＜εであればステップＰ２６へ進む。
（Ｐ２６）計数値ＣをＣｋとして記憶する。
（Ｐ２７、Ｐ２８）ｋ＜ｎであれば、変数ｋを１だけインクリメントしてステップＰ２１へ戻り、ｋ＝ｎであればステップＰ２９へ進む。
【００４３】
（Ｐ２９）データＤＡＴの全ての値の各々に対する補正コードＣＣを求める。メモリ１３Ａを書き込み状態にし、データＤＡＴでメモリ１３Ａをアドレス指定して、求めた補正コードＣＣをメモリ１３Ａに格納させる。
例えば、ＤＡＴ＝‘１０１１０１００１１００１０１１’の場合、ＣＣ＝Ｃ２２＋Ｃ１０＋Ｃ７＋Ｃ６＋Ｃ３＋Ｃ１＋Ｃ０となり、ＤＡＴ＝‘１０００１００００００１００００’の場合、ＣＣ＝Ｃ１９＋Ｃ１１＋Ｃ４となる。
【００４４】
なお、図７では簡単化のために省略してあるが、ステップＰ２４とステップＰ２５との一方を前回実行し、他方を次回実行した場合には、ステップＰ２３からステップＰ２６へ進む。
本第２実施形態の補正コード決定回路によれば、図４の場合よりも安価に図６の回路を構成することができる。
【００４５】
［第３実施形態］
図８は、本発明の第３実施形態の、補正コード決定回路を備えたＤ／Ａ変換回路を示す。
この回路では、図６のＤ／Ａ変換回路４３及び比較回路４４の替わりに、キャパシタ４５、増幅回路４６及びＡ／Ｄ変換回路４７を用いている。
【００４６】
後述のように、Ｄ／Ａ変換回路１０Ａの出力電流Ｊ＝ＪＡと出力電流Ｊ＝ＪＢとが図９（Ａ）に示す如く交互に複数回繰り返される。電流／電圧変換回路３０の出力電圧Ｖを、キャパシタ４５を介し増幅回路４６で増幅した電圧Ｖｄは、図９（Ｂ）に示す如く変化する。電圧Ｖｄは、制御回路４０Ｂからの図９（Ｃ）に示すようなクロックＣＬＫ１のタイミングでＡ／Ｄ変換回路４７によりデジタル化され、図９（Ｄ）に示すようなＤＶｄとして制御回路４０Ｂに供給される。クロックＣＬＫ１の周波数はクロックＣＬＫのそれと同一である。
【００４７】
ＤＶｄの変化が、０又は小さな設定値以下になるように、制御回路４０ＢからＤ／Ａ変換回路１２のデータ入力端に供給される計数値Ｃの値が調整される。
Ｄ／Ａ変換回路１１は、図１４のＤ／Ａ変換回路１と同一構成であるとする。
次に、図８の回路の動作を、図１０〜１２を参照して説明する。
以下のステップＰ３０〜Ｐ３８では、制御回路４０Ｂにより、メモリ１３Ａの出力が高インピーダンスにされ、制御回路４０ＢからＤ／Ａ変換回路１２のデータ入力端に計数値Ｃ又は他のデータＦが供給される。
【００４８】
最初に、図１０の処理で上位４ビットの補正コード決定する。
（Ｐ３０）変数ｋに初期値０を代入する。変数ｋは、１≦ｋ≦１５のとき、図１４の電流切換スイッチＳＷ（ｋ＋１１）に対応している。
（Ｐ３１）計数値Ｃをゼロクリアする。
（Ｐ３２）ＤＡＴ＝＃ｋＦＦＦをレジスタＲＥＧ１に、Ｆ＝ＵをレジスタＲＥＧ２に保持させる。ここに、＃は１６進数であることを示しており、また、ＵはＤ／Ａ変換回路１１の１ＬＳＢに相当するＤ／Ａ変換回路１２の出力値、例えば＃１００である。δＳ（ｋ）は、ステップＰ３６で定まる、図１４の電流Ｓｋに対する仮の補正コードである。『仮の』とは、レジスタＲＥＧ１にＤＡＴ＝＃０ＦＦＦを保持させ且つレジスタＲＥＧ２にＵを保持させたときの電流Ｊが、図１４の電流Ｓ０の正確な値に等しいと仮定することを意味する。
【００４９】
このときのＤ／Ａ変換回路１０Ａの出力電流ＪをＪＡとする。
（Ｐ３３）ＤＡＴ＝１＋＃ｋＦＦＦをレジスタＲＥＧ１に、計数値ＣをレジスタＲＥＧ２に保持させる。このときのＤ／Ａ変換回路１０Ａの出力電流ＪをＪＢとする。
（Ｐ３４、Ｐ３５）ＪＡ＞ＪＢであれば計数値Ｃを１だけインクリメントして、上記ステップＰ３２へ戻り、ＪＡ≦ＪＢであればステップＰ３６へ進む。
【００５０】
（Ｐ３６）計数値Ｃの値を、補正コードδＳ（ｋ＋１）として記憶する。
（Ｐ３７、Ｐ３８）ｋ≦１５であれば、変数ｋを１だけインクリメントしてステップＰ３１へ戻り、ｋ＞１５であればステップＰ３９へ進む。
（Ｐ３９）仮の補正コードδＳ（１）〜δＳ（１５）には、各補正コードに共通な定数だけ任意性がある。そこで、例えば、補正コードδＳ（１）〜δＳ（１５）の平均値が０になるようにこの定数を定める。すなわち、ｊ＝１〜１５の各々について、
δＳ（ｊ）−｛δＳ（１）＋δＳ（２）＋・・・＋δＳ（１５）｝／１５
を、電流Ｓｊに対する正確な補正コードδＳ（ｊ）とする。この場合、ＤＡＴ＝＃Ｆ０００に対する補正コードδＳ（１）＋δＳ（２）＋・・・＋δＳ（１５）は０になる。
【００５１】
次に、以下のようにして下位１２ビットの各々の補正コードを求める。
（Ｐ４０）計数値Ｃをゼロクリアする。
（Ｐ４１）ＤＡＴ＝２ １２ ＝＃１０００をレジスタＲＥＧ１に、Ｆ＝δＳ（１）をレジスタＲＥＧ２に保持させる。このとき、Ｄ／Ａ変換回路１１の出力電流Ｉは図１４の電流Ｓ１に等しくなる。δＳ（１）が電流Ｓ１に対する補正コードであるので、Ｄ／Ａ変換回路１０Ａの出力電流Ｊは、ＤＡＴ＝２ １２ に対する正確な値になる。この電流Ｊを、ＤＡＴ＝２ １２ −１＝＃０ＦＦＦに対する仮の参照電流ＪＡとする。次式が成立する。
【００５２】
（正確な参照電流）＝ＪＡ−Ｕ ・・・（１）
（Ｐ４２）ＤＡＴ＝２ １２ −１＝＃０ＦＦＦをレジスタＲＥＧ１に、計数値ＣをレジスタＲＥＧ２に保持させる。このときのＤ／Ａ変換回路１０Ａの出力電流Ｊを比較電流ＪＢとする。第１１〜０ビットについて、第ｊビットの補正コードをδ（ｊ）と表記すると、次式が成立する。
【００５３】
（正確な参照電流）＝ＪＢ−Ｃ＋δ（１１）＋・・・＋δ（１）＋δ（０）
・・・（２）
（Ｐ４３、Ｐ４４）ＪＡ＞ＪＢであれば計数値Ｃを１だけインクリメントして、上記ステップＰ４１へ戻り、ＪＡ≦ＪＢとなればステップＰ４５へ進む。
（Ｐ４５）計数値Ｃの値をδＴ（１１）として記憶する。
【００５４】
ＪＡ＝ＪＢと上式（１）と（２）とから、次式が得られる。
δＴ（１１）＝δ（１１）＋δ（１０）＋・・・＋δ（１）＋δ（０）＋Ｕ
・・・（３）
となる。
ビット変数ｉに初期値１１を代入する。
【００５５】
（Ｐ４６）計数値Ｃをゼロクリアする。
（Ｐ４７）ＤＡＴ＝２ｉをレジスタＲＥＧ１に、Ｆ＝０をレジスタＲＥＧ２に保持させる。このときのＤ／Ａ変換回路１０Ａの出力電流Ｊを、仮の参照電流ＪＡとする。次式が成立する。
（正確な参照電流）＝ＪＡ＋δ（ｉ）−Ｕ ・・・（４）
（Ｐ４８）ＤＡＴ＝２ｉ−１をレジスタＲＥＧ１に、計数値ＣをレジスタＲＥＧ２に保持させる。このときのＤ／Ａ変換回路１０Ａの出力電流Ｊを比較電流ＪＢとする。次式が成立する。
【００５６】
（正確な参照電流）＝ＪＢ−Ｃ＋δ（ｉ−１）＋・・・＋δ（１）＋δ（０）
・・・（５）
（Ｐ４９、Ｐ５０）ＪＡ＞ＪＢであれば計数値Ｃを１だけインクリメントして、上記ステップＰ４１へ戻り、ＪＡ≦ＪＢであればステップＰ５１へ進む。
（Ｐ５１）計数値Ｃの値をδＴ（ｉ−１）として記憶する。
【００５７】
ＪＡ＝ＪＢと、上式（４）と（５）においてｉ−１をｉで置き換えた式とから、次式が得られる。
δＴ（ｉ）＝δ（ｉ）＋δ（ｉ−１）＋・・・＋δ（１）＋δ（０）＋Ｕ−δ（ｉ＋１） ・・・（６）
ただし、δ（１２）＝０とする。このようにすれば、上式（３）は上式（６）においてｉ＝１１の場合に等しくなる。
【００５８】
（Ｐ５２、Ｐ５３）ｉ＞０であれば、変数ｉを１だけデクリメントし、ステップＰ４６へ戻る。ｉ＝０であれば、ステップＰ５４へ進む。
（Ｐ５４）ビットｊ＝０〜１１の各々について、補正コードδ（ｊ）を次式で算出する。
この式（７）は、上式（６）から得られる。式（７）は、例えば、ｊ＝１１のとき、
δ（１１）＝｛δＴ（１１）−δ（１２）−δＴ（１０）｝／２
＝｛δＴ（１１）−δＴ（１０）｝／２
となり、ｊ＝１０のとき、
となる。補正コードは、δ（１１）、δ（１０）、δ（９）、・・・、δ（２）、δ（１）の順に求められる。
【００５９】
（Ｐ２９）データＤＡＴの全ての値の各々に対する補正コードＣＣを求める。メモリ１３Ａを書き込み状態にし、データＤＡＴでメモリ１３Ａをアドレス指定して、求めた補正コードＣＣをメモリ１３Ａに格納させる。
例えば、ＤＡＴ＝‘１０１１０１００１１００１０１１’の場合、
ＣＣ＝δＳ（１１）＋δ（１０）＋δ（７）＋δ（６）＋δ（３）＋δ（１）＋δ（０）
となり、
ＤＡＴ＝‘１０００１００００００１００００’の場合、
ＣＣ＝δＳ（８）＋δ（１１）＋δ（４）
となる。
【００６０】
本第３実施形態によれば、キャパシタ４５で電圧Ｖの変化部のみを抽出し、これを増幅回路４６で増幅しているので、ビット数の少ない安価なＡ／Ｄ変換回路４７を用いても高精度で補正コードを求めることができ、補正コード決定回路を図４及び図６の場合よりも極めて安価に構成することができる。
［第４実施形態］
図１３は、本発明の第４実施形態のＤ／Ａ変換回路に用いられる補正コード発生回路１３Ｂを示す。
【００６１】
この回路では、レジスタ１３０〜１３３の出力がそれぞれデータ切換スイッチ１３４〜１３７の切換側一端に供給される。データ切換スイッチ１３４〜１３７の切換側他端には０が供給されている。データ切換スイッチ１３４〜１３７の共通端は、加算回路１３８の入力端に接続されている。測定の結果、Ｄ／Ａ変換回路１１の出力のうち特にリニアリティの悪いビットについて、レジスタ１３０〜１３３にそれぞれ補正コード、例えばδ（１）、δ（３）、δ（７）及びδ（１１）が保持される。この場合、データ切換スイッチ１３４〜１３７は、図１４のビットＤ１、Ｄ３、Ｄ７及びＤ１１により切換制御される。加算回路１３８による加算結果は、補正コードＣＣとして取り出される。例えば、ＤＡＴ＝‘１０１１０１００１１００１０１１’の場合、ＣＣ＝δ（７）＋δ（３）＋δ（１）となる。
【００６２】
なお、本発明には外にも種々の変形例が含まれる。
例えば、図１（Ａ）の補正コード発生回路１３は、論理回路で構成したものであってもよい。Ｄ／Ａ変換回路１１及び１２は、任意のものを用いることができ、例えば、Ｒ−２Ｒ抵抗型のみを含む構成、又は、電圧駆動型であってもよい。電圧駆動型の場合には、Ｄ／Ａ変換回路１１の出力電圧とＤ／Ａ変換回路１２の出力電圧とを加算する加算回路が必要になる。
【００６３】
Ｄ／Ａ変換回路１１及び１２は、レジスタＲＥＧを備えていなくてもよい。この場合、例えば、Ｄ／Ａ変換回路１１及び１２の出力が確定した時点で該出力をサンプル／ホールド回路で保持するように構成すればよい。
図８のＡ／Ｄ変換回路４７の替わりに、参照電圧と比較する比較回路を用いてもよい。
【００６４】
また、上記第１〜３実施形態における補正コード決定方法において、独立な補正コードの数は切換スイッチの個数ｎに等しいが、独立な補正コードの選び方には任意性があり、例えば、独立なｎ個の補正コードのベクトルにｎ行ｎ列のマトリックスを乗じて得られたベクトルを独立なｎ個の補正コードとして選択することができる。
【図面の簡単な説明】
【図１】（Ａ）は本発明のＤ／Ａ変換回路の原理構成を示すブロック図であり、（Ｂ）は（Ａ）の回路の動作の一例を示すタイミングチャートである。
【図２】図１（Ａ）の回路の補正前後の入出力特性図である。
【図３】本発明の第１実施形態のＤ／Ａ変換回路が適用された荷電粒子ビーム露光装置の概略構成図である。
【図４】補正コード決定回路を備えたＤ／Ａ変換回路を示すブロック図である。
【図５】図４の回路の動作を示すフローチャートである。
【図６】本発明の第２実施形態の、補正コード決定回路を備えたＤ／Ａ変換回路を示すブロック図である。
【図７】図６の回路の動作を示すフローチャートである。
【図８】本発明の第３実施形態の、補正コード決定回路を備えたＤ／Ａ変換回路を示すブロック図である。
【図９】（Ａ）〜（Ｄ）は図８の回路の動作を示す波形図である。
【図１０】図８の回路の動作を示すフローチャート（その１）である。
【図１１】図８の回路の動作を示すフローチャート（その２）である。
【図１２】図８の回路の動作を示すフローチャート（その３）である。
【図１３】本発明の第４実施形態の、Ｄ／Ａ変換回路に用いられる補正コード発生回路を示すブロック図である。
【図１４】従来のＤ／Ａ変換回路を示す図である。
【符号の説明】
１、１０、１０Ａ、１１、１２、３１、４３ Ｄ／Ａ変換回路
ＳＷ０〜ＳＷ２６ 電流切換スイッチ
１３、１３Ｂ 補正コード発生回路
１３Ａ メモリ
２６ 主偏向器
２７ 副偏向器
２８、４０、４０Ａ、４０Ｂ 制御回路
３０ 電流／電圧変換回路
３２ 増幅回路
４１ デジタルボルトメータ
４４、４４１、４４２ 比較回路
４６ 増幅回路
４７ Ａ／Ｄ変換回路
【発明の属する技術分野】
本発明は、Ｄ／Ａ変換回路及びその補正コード決定方法並びに荷電粒子ビーム露光方法及び装置に関する。
【０００２】
【従来の技術】
荷電粒子ビーム露光装置では、より微細パターンを描画するために露光位置精度をより高精度にする必要があり、また、荷電粒子ビームを走査してパターンを描画するので、露光待ち時間を短縮して露光のスループット向上させる必要がある。露光位置を定める荷電粒子ビーム走査用偏向器には、Ｄ／Ａ変換回路の出力が増幅器で増幅されて供給される。Ｄ／Ａ変換回路の出力の精度を高くすることにより、露光位置精度が高くなり、Ｄ／Ａ変換回路の出力の整定時間を短くすることにより、露光待ち時間が短くなる。
【０００３】
しかし、後述のように、Ｄ／Ａ変換回路を高精度化しようとすると整定時間が長くなり、整定時間を短くしようとすると精度が悪くなり、高精度化の要求と整定時間短縮化の要求とは相反している。
Ｄ／Ａ変換回路としては、図１４に示すような、比較的応答が高速な電流駆動型のものが用いられている。
【０００４】
このＤ／Ａ変換回路１では、１６ビットの入力データＤ１５〜Ｄ０がクロックＣＬＫに同期してレジスタＲＥＧに保持され、レジスタＲＥＧの下位１２ビットにより電流切換スイッチＳＷ１１〜ＳＷ０が切換制御される。電流切換スイッチＳＷ２６〜ＳＷ１２は、レジスタＲＥＧの上位４ビットをデコーダ２でデコードした信号により切換制御される。電流切換スイッチは、例えば、エミッタ結合トランジスタ又はソース結合ＦＥＴである。
【０００５】
定電流源３００〜３１５を流れる電流Ｓ０〜Ｓ１５の設計値は、互いに等しい。上位４ビットＤ１５〜Ｄ１２の値がｍの場合、デコーダ２により、電流切換スイッチＳＷ１２〜ＳＷ２６のうちｍ個が出力側に切り換えられて、Ｄ／Ａ変換回路１の出力端に電流Ｉ＝Ｓ１＋Ｓ２＋・・・＋Ｓｍが流れる。
抵抗４００〜４１１及び５００〜５１１はＲ−２Ｒラダー抵抗を構成している。抵抗４００〜４１１及び５００の設計値は互いに等しく、これをＲとすると、抵抗５０１〜５１１の設計値は互いに等しい２Ｒとなっている。Ｒ−２Ｒラダー抵抗の各抵抗値が設計値通りであるという理想的な場合には、定電流源３００を流れる電流Ｓ０は、抵抗４１１側と抵抗５１１側とに２等分されて流れ、抵抗５１１を流れる電流は、抵抗４１０側と抵抗５１０側とに２等分されて流れ、以下同様に順次２等分されて流れる。例えば上位４ビットＤ１５〜Ｄ１２が０で下位１２ビットＤ１１〜Ｄ０が２進数‘１１００１０１１０００１’のとき、理想的な場合には、Ｄ／Ａ変換回路１の出力端に電流Ｉ＝（１／２＋１／２２ ＋１／２５ ＋１／２７ ＋１／２８ ＋１／２１２）Ｓ０が流れる。
【０００６】
電流切換スイッチＳＷ０〜ＳＷ２６の切換側一端は、共通にグランド電位にされ、切換側他端は、共通にＤ／Ａ変換回路１の出力端に接続されている。この出力端は、不図示の電流／電圧変換回路の演算増幅回路の入力端に接続されて仮想接地されている。したがって、電流切換スイッチＳＷ０〜ＳＷ２６の切換時間を無視すれば、電流切換スイッチＳＷ０〜ＳＷ２６の状態によらず定電流源３００〜３１５及びラダー抵抗には常に一定の電流が流れ、これにより、高速応答が可能となっている。
【０００７】
【発明が解決しようとする課題】
Ｄ／Ａ変換回路１の下位１２ビットのＲ−２Ｒラダー抵抗型では、レジスタＲＥＧの出力がデコーダ２を通らないので、上位４ビットのセグメント型よりも電流Ｉの整定時間が短いが、抵抗を用いているのでリニアリティが上位４ビットよりも悪い。出力の高精度化のために、全１６ビットをセグメント型にすると、電流源及び切換スイッチ回路がいずれも２１６−１＝６４×１０２４−１個必要になって、高価になり、また、デコーダ２の構成が複雑かつ多段になるので、整定時間が長くなり、実用的でない。
【０００８】
このようなことから、Ｄ／Ａ変換回路に対する高精度化の要求と整定時間短縮化の要求とは、相反している。従って、荷電粒子ビーム露光装置に対する露光位置高精度化の要求と露光待ち時間短縮化の要求も相反する。
本発明の目的は、このような問題点に鑑み、高分解能でリニアリティが良く（高精度）、かつ、整定時間が短いＤ／Ａ変換回路及びその補正コード決定方法並びに荷電粒子ビーム露光方法及び装置を提供することにある。
【０００９】
【課題を解決するための手段及びその作用効果】
本発明の一態様では、例えば図８に示す如く、
データ（ＤＡＴ）が供給される第１Ｄ／Ａ変換回路（１１）と、
少なくとも該データ（ＤＡＴ）の一部ビットが供給され、該データ（ＤＡＴ）を補正コードに変換する補正コード発生回路（１３Ａ）と、
該補正コードが供給される第２Ｄ／Ａ変換回路（１２）とを有し、
該第１Ｄ／Ａ変換回路の出力が該第２Ｄ／Ａ変換回路の出力で補正される。
【００１６】
このＤ／Ａ変換回路はさらに、補正コード決定回路を有し、該補正コード決定回路は、
上記第１Ｄ／Ａ変換回路の出力と上記第２Ｄ／Ａ変換回路の出力との和の時間的変化分を検出しデジタル化する変化分検出回路（４５〜４７）と、
該時間的変化分のデジタル値が０又は設定値以下になるように該補正コードを求める制御回路（４０Ｂ）とを有する。
この制御回路は例えば、
（１）該和が参照値になるように該第１Ｄ／Ａ変換回路及び該第２Ｄ／Ａ変換回路にそれぞれ第１データ及び第２データを供給し、（２）該第１Ｄ／Ａ変換回路に該第１データの値と１だけ異なる値を第３データとして供給し且つ該第２Ｄ／Ａ変換回路に第４データを供給し、該（１）と該（２）とを行って検出される該時間的変化分のデジタル値が０又は設定値以下になるような該第４データを求め、該第４データに基づいて該補正コードを求める。
【００１７】
このＤ／Ａ変換回路によれば、該時間的変化分のデジタル値が小さく、これにより安価かつ高精度のＤ／Ａ変換回路を構成することができるという効果を奏し、荷電粒子ビーム露光精度向上に寄与するところが大きい。
本発明の他の構成並びにその作用効果は、以下の説明から明らかになる。
【００２３】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図３は、本発明の第１実施形態のＤ／Ａ変換回路１０Ａが適用された荷電粒子ビーム露光装置の概略構成を示す。
【００２４】
Ｄ／Ａ変換回路１０Ａでは、Ｄ／Ａ変換回路１１とＤ／Ａ変換回路１２の出力端が共通に接続されて、両出力電流ＩとＩＣとが加算され、電流Ｊとして取り出される。Ｄ／Ａ変換回路１１及び１２は、例えばいずれも図１４のように構成されている。以下の説明では、Ｄ／Ａ変換回路１１が図１４のように構成されているとする。
【００２５】
Ｄ／Ａ変換回路１１及び１２はそれぞれ、レジスタＲＥＧ１及びＲＥＧ２を備えており、これに保持されているデータを電流Ｉ及びＩＣに変換する。Ｄ／Ａ変換回路１１の出力をＤ／Ａ変換回路１２の出力で補正するために、例えばＤ／Ａ変換回路１１の１ＬＳＢがＤ／Ａ変換回路１２の２５６ＬＳＢに相当するように、Ｄ／Ａ変換回路１１及び１２のレファランス電圧入力端にそれぞれ電圧Ｖ１及びＶ２が供給される。Ｄ／Ａ変換回路の出力は、例えば、、デジタル入力値とレファランス電圧との積に比例している。レファランス電圧入力端が無いＤ／Ａ変換回路の場合には、その出力を抵抗で分圧して例えば１／２５６にしたものをＤ／Ａ変換回路１２として用いてもよい。
【００２６】
Ｄ／Ａ変換回路１１のデータ入力端及び補正コード発生回路としてのメモリ１３Ａのアドレス入力端には、データＤＡＴが供給される。メモリ１３Ａから読み出されたデータは、補正コードＣＣとしてＤ／Ａ変換回路１２のデータ入力端に供給される。Ｄ／Ａ変換回路１１のレジスタＲＥＧ１のクロック入力端及びＤ／Ａ変換回路１２のレジスタＲＥＧ２のクロック入力端には、クロックＣＬＫが供給される。
【００２７】
Ｄ／Ａ変換回路１０Ａは、図１（Ｂ）に示す如く動作する。すなわち、例えばデータＤＡＴ０がＤ／Ａ変換回路１１及びメモリ１３Ａに供給され、メモリ１３Ａから補正コードＣＣ０が読み出され、クロックＣＬＫの立ち上がりのタイミングでＤＡＴ０及びＣＣ０がそれぞれレジスタＲＥＧ１及びＲＥＧ２に保持され、Ｄ／Ａ変換回路１１及び１２からそれぞれ電流Ｉ０及びＩＣ０が出力される。
【００２８】
本第１実施形態のＤ／Ａ変換回路１０Ａによれば、Ｄ／Ａ変換回路１１の出力電流Ｉのリニアリティが図２に示す如く悪くても、電流ＩがＤ／Ａ変換回路１２の出力電流ＩＣにより補正されるので、Ｄ／Ａ変換回路１０Ａの出力電流Ｊ＝Ｉ＋ＩＣは理想直線に近づき、高精度になる。また、低精度のＤ／Ａ変換回路１１及び１２を用いて構成できるので、多数の電流切換スイッチを用いた高精度のＤ／Ａ変換回路よりも整定時間を短縮することができ、相反する高精度化の要求と整定時間短縮化の要求とが満たされる。
【００２９】
図３において、荷電粒子ビーム射出装置２０から射出された荷電粒子ビームＥＢは、ブランキング偏向器２１、角度絞り２２及び対物レンズ２３を通って、移動ステージ２４に搭載されたウェーハ２５上に照射され、荷電粒子ビーム射出装置２０内で成形された荷電粒子ビームＥＢの断面が、ウェーハ２５上に縮小投影される。ウェーハ２５上での荷電粒子ビームＥＢの走査は、対物レンズ２３内に配置された電磁型の主偏向器２６及び静電型の副偏向器２７により行われる。
【００３０】
制御回路２８は、記憶装置２９から読み出されたパターンデータに基づき、一方では、荷電粒子ビーム射出装置２０に対し荷電粒子ビームＥＢの断面を成形させ、他方では、Ｄ／Ａ変換回路１０Ａ及び電流／電圧変換回路３０を介して副偏向器２７に電圧を印加し、Ｄ／Ａ変換回路３１及び増幅回路３２を介して主偏向器２６に電流を供給することにより、ウェーハ２５上の露光位置を定める。Ｄ／Ａ変換回路３１は、例えばＤ／Ａ変換回路１１又は１０Ａと同一構成であり、レジスタＲＥＧ３を備えている。
【００３１】
本第１実施形態の荷電粒子ビーム露光装置によれば、上述のようなＤ／Ａ変換回路１０Ａを偏向器駆動用に使用しているので、相反する露光位置高精度化の要求と露光待ち時間短縮化の要求とが満たされる。
次に、メモリ１３Ａに格納される補正コードの決定方法を説明する。
図４は、補正コード決定回路を備えたＤ／Ａ変換回路を示す。
【００３２】
Ｄ／Ａ変換回路１０Ａに対するデータＤＡＴ及びクロックＣＬＫは、制御回路４０から供給される。Ｄ／Ａ変換回路１０Ａの出力端は、電流／電圧変換回路３０内で仮想接地されている。Ｄ／Ａ変換回路１０Ａの出力電流Ｊは、電流／電圧変換回路３０で電圧Ｖに変換されてデジタルボルトメータ４１に供給される。デジタルボルトメータ４１は、整定時間が比較的長いがＤ／Ａ変換回路１１よりもビット数が多くて分解能が高くかつリニアリティが良いもの、すなわち高精度のものを用いる。このようなデジタルボルトメータ４１は、比較的高価であるが、複数のＤ／Ａ変換回路１０Ａに対し共通に用いることができる。デジタルボルトメータ４１は、電圧Ｖの測定値ＤＶを制御回路４０に供給する。制御回路４０は、メモリ１３Ａの読出／書込状態を制御し、メモリ１３Ａのデータ入出力端に補正コードＣＣを供給する。
【００３３】
制御回路４０は、例えばマイクロコンピュータを備えており、図５に示す以下のような動作を行って補正コードを決定し、これをメモリ１３Ａに書き込む。
（Ｐ１０）Ｄ／Ａ変換回路１２の出力電流ＩＣが０になるように電圧Ｖ２を定める。変数ｋに初期値０を代入する。
（Ｐ１１）ｋ≦１１のときにはＤＡＴ＝２ｋ とし、１２≦ｋ≦２６のときにはＤＡＴ＝ｋ２１２とし、データＤＡＴをレジスタＲＥＧ１に保持させる。これによりＤ／Ａ変換回路１１は、図１４において、ｋ≦１１のとき、電流切換スイッチＳＷ１２〜ＳＷ２６のうち電流切換スイッチＳＷｋのみ出力側に切り換えられ、１２≦ｋ≦２６のとき、１５個の電流切換スイッチＳＷ１２〜ＳＷ２６のうちｊ＝（ｋ−１１）個が出力側に切り換えられて、Ｄ／Ａ変換回路１１の出力端に電流Ｉ＝Ｓ１＋Ｓ２＋・・・＋Ｓｊが流れる。例えば、ｋ＝１２のときＩ＝Ｓ１、ｋ＝１３のときＩ＝Ｓ１＋Ｓ２、ｋ＝１４のときＩ＝Ｓ１＋Ｓ２＋Ｓ３となる。
【００３４】
（Ｐ１２）測定値ＤＶを読み取り、ＤＶｋとして記憶する。
（Ｐ１３、Ｐ１４）ｋ＜ｎであれば、変数ｋを１だけインクリメントしてステップＰ１１へ戻り、ｋ＝ｎであればステップＰ１５へ進む。ここにｎは、Ｄ／Ａ変換回路１１内の電流切換スイッチの個数より１小さい数であり、図１４の場合にはｎ＝２６である。
【００３５】
（Ｐ１５）測定値ＤＶ０〜ＤＶｎの理想直線からのずれΔ０〜Δｎを求める。この理想直線は、例えば、データＤＡＴの全ビットが‘１’のときの補正コードΔ０＋Δ１＋・・・＋Δ１０＋Δ１１＋Δ２６ｎが０になるように定める。
（Ｐ１６）データＤＡＴの全ての値の各々に対する補正コードＣＣを求める。メモリ１３Ａを書き込み状態にし、ＤＡＴでメモリ１３Ａをアドレス指定して、求めた補正コードＣＣをメモリ１３Ａに格納させる。
【００３６】
例えば、ＤＡＴ＝‘１０１１０１００１１００１０１１’の場合、ＣＣ＝−Δ２２−Δ１０−Δ７−Δ６−Δ３−Δ１−Δ０となり、ＤＡＴ＝‘１０００１００００００１００００’の場合、ＣＣ＝−Δ１９−Δ１１−Δ４となる。
本第１実施形態の補正コード決定方法にれば、ステップＰ１１〜Ｐ１４を、Ｄ／Ａ変換回路１１内の電流切換スイッチの個数に等しい回数だけ繰り返し処理すれば良いので、全補正コードを短時間で決定することができる。
【００３７】
［第２実施形態］
図６は、本発明の第２実施形態の、補正コード決定回路を備えたＤ／Ａ変換回路を示す。
この回路では、図４のデジタルボルトメータ４１の替わりに、Ｄ／Ａ変換回路４３及び比較回路４４を用いている。
【００３８】
Ｄ／Ａ変換回路４３は、Ｄ／Ａ変換回路１１とビット数が同一でＤ／Ａ変換回路１１よりもリニアリティが良いものを用いる。Ｄ／Ａ変換回路４３は、補正コード決定時のみに用いられるので、整定時間が長くても良い。Ｄ／Ａ変換回路４３のデータ入力端及びクロック入力端はそれぞれ、Ｄ／Ａ変換回路１１のデータ入力端及びクロック入力端に接続されている。
【００３９】
制御回路４０Ａは、メモリ１３Ａの読出／書込状態及び出力イネーブルを制御し、Ｄ／Ａ変換回路１２のデータ入力端及びメモリ１３Ａのデータ入出力端にデータを供給する。
電流／電圧変換回路３０の出力電圧ＶとＤ／Ａ変換回路４３の出力電圧Ｖｒｅｆは比較回路４４に供給され、両者の比較結果が制御回路４０Ａに供給される。比較回路４４では、比較回路４４１及び４４２の非反転入力端に電圧Ｖが供給され、電圧Ｖｒｅｆと電源４４３の微小な出力電圧εとが加算回路４４４で加算されて比較回路４４１の反転入力端に供給され、電圧Ｖｒｅｆと電圧εとが減算回路４４５に供給されて差電圧Ｖｒｅｆ−εが比較回路４４２の反転入力端に供給される。比較回路４４の出力は、Ｖ＜Ｖｒｅｆ−ε、｜Ｖ−Ｖｒｅｆ｜＜ε及びＶ＞Ｖｒｅｆ＋εのときそれぞれ‘００’、‘０１’、‘１１’となる。
【００４０】
Ｄ／Ａ変換回路１１は、図１４のＤ／Ａ変換回路１と同一構成であるとする。
次に、図７を参照して図６の回路の動作を説明する。
以下のステップＰ２０〜Ｐ２８では、制御回路４０Ａによりメモリ１３Ａの出力が高インピーダンスにされ、制御回路４０ＡからＤ／Ａ変換回路１２のデータ入力端に計数値Ｃが供給される。
【００４１】
（Ｐ２０）Ｄ／Ａ変換回路１２の出力電流ＩＣが０になるように電圧Ｖ２を定める。変数ｋに初期値０を代入する。
（Ｐ２１）計数値Ｃをゼロクリアする。
（Ｐ２２）上記ステップＰ１１と同様に、ｋ≦１１のときにはＤＡＴ＝２ｋ とし、１２≦ｋ≦２６のときにはＤＡＴ＝ｋ２１２とし、データＤＡＴをＤ／Ａ変換回路１１のレジスタＲＥＧ１及びＤ／Ａ変換回路４３のレジスタＲＥＧ３に保持させる。この時、計数値ＣがレジスタＲＥＧ２に保持される。
【００４２】
（Ｐ２３〜Ｐ２５）Ｖ＜Ｖｒｅｆ−εであれば計数値Ｃを１だけインクリメントし、Ｖ＞Ｖｒｅｆ＋εであれば計数値Ｃを１だけデクリメントし、｜Ｖ−Ｖｒｅｆ｜＜εであればステップＰ２６へ進む。
（Ｐ２６）計数値ＣをＣｋとして記憶する。
（Ｐ２７、Ｐ２８）ｋ＜ｎであれば、変数ｋを１だけインクリメントしてステップＰ２１へ戻り、ｋ＝ｎであればステップＰ２９へ進む。
【００４３】
（Ｐ２９）データＤＡＴの全ての値の各々に対する補正コードＣＣを求める。メモリ１３Ａを書き込み状態にし、データＤＡＴでメモリ１３Ａをアドレス指定して、求めた補正コードＣＣをメモリ１３Ａに格納させる。
例えば、ＤＡＴ＝‘１０１１０１００１１００１０１１’の場合、ＣＣ＝Ｃ２２＋Ｃ１０＋Ｃ７＋Ｃ６＋Ｃ３＋Ｃ１＋Ｃ０となり、ＤＡＴ＝‘１０００１００００００１００００’の場合、ＣＣ＝Ｃ１９＋Ｃ１１＋Ｃ４となる。
【００４４】
なお、図７では簡単化のために省略してあるが、ステップＰ２４とステップＰ２５との一方を前回実行し、他方を次回実行した場合には、ステップＰ２３からステップＰ２６へ進む。
本第２実施形態の補正コード決定回路によれば、図４の場合よりも安価に図６の回路を構成することができる。
【００４５】
［第３実施形態］
図８は、本発明の第３実施形態の、補正コード決定回路を備えたＤ／Ａ変換回路を示す。
この回路では、図６のＤ／Ａ変換回路４３及び比較回路４４の替わりに、キャパシタ４５、増幅回路４６及びＡ／Ｄ変換回路４７を用いている。
【００４６】
後述のように、Ｄ／Ａ変換回路１０Ａの出力電流Ｊ＝ＪＡと出力電流Ｊ＝ＪＢとが図９（Ａ）に示す如く交互に複数回繰り返される。電流／電圧変換回路３０の出力電圧Ｖを、キャパシタ４５を介し増幅回路４６で増幅した電圧Ｖｄは、図９（Ｂ）に示す如く変化する。電圧Ｖｄは、制御回路４０Ｂからの図９（Ｃ）に示すようなクロックＣＬＫ１のタイミングでＡ／Ｄ変換回路４７によりデジタル化され、図９（Ｄ）に示すようなＤＶｄとして制御回路４０Ｂに供給される。クロックＣＬＫ１の周波数はクロックＣＬＫのそれと同一である。
【００４７】
ＤＶｄの変化が、０又は小さな設定値以下になるように、制御回路４０ＢからＤ／Ａ変換回路１２のデータ入力端に供給される計数値Ｃの値が調整される。
Ｄ／Ａ変換回路１１は、図１４のＤ／Ａ変換回路１と同一構成であるとする。
次に、図８の回路の動作を、図１０〜１２を参照して説明する。
以下のステップＰ３０〜Ｐ３８では、制御回路４０Ｂにより、メモリ１３Ａの出力が高インピーダンスにされ、制御回路４０ＢからＤ／Ａ変換回路１２のデータ入力端に計数値Ｃ又は他のデータＦが供給される。
【００４８】
最初に、図１０の処理で上位４ビットの補正コード決定する。
（Ｐ３０）変数ｋに初期値０を代入する。変数ｋは、１≦ｋ≦１５のとき、図１４の電流切換スイッチＳＷ（ｋ＋１１）に対応している。
（Ｐ３１）計数値Ｃをゼロクリアする。
（Ｐ３２）ＤＡＴ＝＃ｋＦＦＦをレジスタＲＥＧ１に、Ｆ＝ＵをレジスタＲＥＧ２に保持させる。ここに、＃は１６進数であることを示しており、また、ＵはＤ／Ａ変換回路１１の１ＬＳＢに相当するＤ／Ａ変換回路１２の出力値、例えば＃１００である。δＳ（ｋ）は、ステップＰ３６で定まる、図１４の電流Ｓｋに対する仮の補正コードである。『仮の』とは、レジスタＲＥＧ１にＤＡＴ＝＃０ＦＦＦを保持させ且つレジスタＲＥＧ２にＵを保持させたときの電流Ｊが、図１４の電流Ｓ０の正確な値に等しいと仮定することを意味する。
【００４９】
このときのＤ／Ａ変換回路１０Ａの出力電流ＪをＪＡとする。
（Ｐ３３）ＤＡＴ＝１＋＃ｋＦＦＦをレジスタＲＥＧ１に、計数値ＣをレジスタＲＥＧ２に保持させる。このときのＤ／Ａ変換回路１０Ａの出力電流ＪをＪＢとする。
（Ｐ３４、Ｐ３５）ＪＡ＞ＪＢであれば計数値Ｃを１だけインクリメントして、上記ステップＰ３２へ戻り、ＪＡ≦ＪＢであればステップＰ３６へ進む。
【００５０】
（Ｐ３６）計数値Ｃの値を、補正コードδＳ（ｋ＋１）として記憶する。
（Ｐ３７、Ｐ３８）ｋ≦１５であれば、変数ｋを１だけインクリメントしてステップＰ３１へ戻り、ｋ＞１５であればステップＰ３９へ進む。
（Ｐ３９）仮の補正コードδＳ（１）〜δＳ（１５）には、各補正コードに共通な定数だけ任意性がある。そこで、例えば、補正コードδＳ（１）〜δＳ（１５）の平均値が０になるようにこの定数を定める。すなわち、ｊ＝１〜１５の各々について、
δＳ（ｊ）−｛δＳ（１）＋δＳ（２）＋・・・＋δＳ（１５）｝／１５
を、電流Ｓｊに対する正確な補正コードδＳ（ｊ）とする。この場合、ＤＡＴ＝＃Ｆ０００に対する補正コードδＳ（１）＋δＳ（２）＋・・・＋δＳ（１５）は０になる。
【００５１】
次に、以下のようにして下位１２ビットの各々の補正コードを求める。
（Ｐ４０）計数値Ｃをゼロクリアする。
（Ｐ４１）ＤＡＴ＝２ １２ ＝＃１０００をレジスタＲＥＧ１に、Ｆ＝δＳ（１）をレジスタＲＥＧ２に保持させる。このとき、Ｄ／Ａ変換回路１１の出力電流Ｉは図１４の電流Ｓ１に等しくなる。δＳ（１）が電流Ｓ１に対する補正コードであるので、Ｄ／Ａ変換回路１０Ａの出力電流Ｊは、ＤＡＴ＝２ １２ に対する正確な値になる。この電流Ｊを、ＤＡＴ＝２ １２ −１＝＃０ＦＦＦに対する仮の参照電流ＪＡとする。次式が成立する。
【００５２】
（正確な参照電流）＝ＪＡ−Ｕ ・・・（１）
（Ｐ４２）ＤＡＴ＝２ １２ −１＝＃０ＦＦＦをレジスタＲＥＧ１に、計数値ＣをレジスタＲＥＧ２に保持させる。このときのＤ／Ａ変換回路１０Ａの出力電流Ｊを比較電流ＪＢとする。第１１〜０ビットについて、第ｊビットの補正コードをδ（ｊ）と表記すると、次式が成立する。
【００５３】
（正確な参照電流）＝ＪＢ−Ｃ＋δ（１１）＋・・・＋δ（１）＋δ（０）
・・・（２）
（Ｐ４３、Ｐ４４）ＪＡ＞ＪＢであれば計数値Ｃを１だけインクリメントして、上記ステップＰ４１へ戻り、ＪＡ≦ＪＢとなればステップＰ４５へ進む。
（Ｐ４５）計数値Ｃの値をδＴ（１１）として記憶する。
【００５４】
ＪＡ＝ＪＢと上式（１）と（２）とから、次式が得られる。
δＴ（１１）＝δ（１１）＋δ（１０）＋・・・＋δ（１）＋δ（０）＋Ｕ
・・・（３）
となる。
ビット変数ｉに初期値１１を代入する。
【００５５】
（Ｐ４６）計数値Ｃをゼロクリアする。
（Ｐ４７）ＤＡＴ＝２ｉをレジスタＲＥＧ１に、Ｆ＝０をレジスタＲＥＧ２に保持させる。このときのＤ／Ａ変換回路１０Ａの出力電流Ｊを、仮の参照電流ＪＡとする。次式が成立する。
（正確な参照電流）＝ＪＡ＋δ（ｉ）−Ｕ ・・・（４）
（Ｐ４８）ＤＡＴ＝２ｉ−１をレジスタＲＥＧ１に、計数値ＣをレジスタＲＥＧ２に保持させる。このときのＤ／Ａ変換回路１０Ａの出力電流Ｊを比較電流ＪＢとする。次式が成立する。
【００５６】
（正確な参照電流）＝ＪＢ−Ｃ＋δ（ｉ−１）＋・・・＋δ（１）＋δ（０）
・・・（５）
（Ｐ４９、Ｐ５０）ＪＡ＞ＪＢであれば計数値Ｃを１だけインクリメントして、上記ステップＰ４１へ戻り、ＪＡ≦ＪＢであればステップＰ５１へ進む。
（Ｐ５１）計数値Ｃの値をδＴ（ｉ−１）として記憶する。
【００５７】
ＪＡ＝ＪＢと、上式（４）と（５）においてｉ−１をｉで置き換えた式とから、次式が得られる。
δＴ（ｉ）＝δ（ｉ）＋δ（ｉ−１）＋・・・＋δ（１）＋δ（０）＋Ｕ−δ（ｉ＋１） ・・・（６）
ただし、δ（１２）＝０とする。このようにすれば、上式（３）は上式（６）においてｉ＝１１の場合に等しくなる。
【００５８】
（Ｐ５２、Ｐ５３）ｉ＞０であれば、変数ｉを１だけデクリメントし、ステップＰ４６へ戻る。ｉ＝０であれば、ステップＰ５４へ進む。
（Ｐ５４）ビットｊ＝０〜１１の各々について、補正コードδ（ｊ）を次式で算出する。
δ（１１）＝｛δＴ（１１）−δ（１２）−δＴ（１０）｝／２
＝｛δＴ（１１）−δＴ（１０）｝／２
となり、ｊ＝１０のとき、
【００５９】
（Ｐ２９）データＤＡＴの全ての値の各々に対する補正コードＣＣを求める。メモリ１３Ａを書き込み状態にし、データＤＡＴでメモリ１３Ａをアドレス指定して、求めた補正コードＣＣをメモリ１３Ａに格納させる。
例えば、ＤＡＴ＝‘１０１１０１００１１００１０１１’の場合、
ＣＣ＝δＳ（１１）＋δ（１０）＋δ（７）＋δ（６）＋δ（３）＋δ（１）＋δ（０）
となり、
ＤＡＴ＝‘１０００１００００００１００００’の場合、
ＣＣ＝δＳ（８）＋δ（１１）＋δ（４）
となる。
【００６０】
本第３実施形態によれば、キャパシタ４５で電圧Ｖの変化部のみを抽出し、これを増幅回路４６で増幅しているので、ビット数の少ない安価なＡ／Ｄ変換回路４７を用いても高精度で補正コードを求めることができ、補正コード決定回路を図４及び図６の場合よりも極めて安価に構成することができる。
［第４実施形態］
図１３は、本発明の第４実施形態のＤ／Ａ変換回路に用いられる補正コード発生回路１３Ｂを示す。
【００６１】
この回路では、レジスタ１３０〜１３３の出力がそれぞれデータ切換スイッチ１３４〜１３７の切換側一端に供給される。データ切換スイッチ１３４〜１３７の切換側他端には０が供給されている。データ切換スイッチ１３４〜１３７の共通端は、加算回路１３８の入力端に接続されている。測定の結果、Ｄ／Ａ変換回路１１の出力のうち特にリニアリティの悪いビットについて、レジスタ１３０〜１３３にそれぞれ補正コード、例えばδ（１）、δ（３）、δ（７）及びδ（１１）が保持される。この場合、データ切換スイッチ１３４〜１３７は、図１４のビットＤ１、Ｄ３、Ｄ７及びＤ１１により切換制御される。加算回路１３８による加算結果は、補正コードＣＣとして取り出される。例えば、ＤＡＴ＝‘１０１１０１００１１００１０１１’の場合、ＣＣ＝δ（７）＋δ（３）＋δ（１）となる。
【００６２】
なお、本発明には外にも種々の変形例が含まれる。
例えば、図１（Ａ）の補正コード発生回路１３は、論理回路で構成したものであってもよい。Ｄ／Ａ変換回路１１及び１２は、任意のものを用いることができ、例えば、Ｒ−２Ｒ抵抗型のみを含む構成、又は、電圧駆動型であってもよい。電圧駆動型の場合には、Ｄ／Ａ変換回路１１の出力電圧とＤ／Ａ変換回路１２の出力電圧とを加算する加算回路が必要になる。
【００６３】
Ｄ／Ａ変換回路１１及び１２は、レジスタＲＥＧを備えていなくてもよい。この場合、例えば、Ｄ／Ａ変換回路１１及び１２の出力が確定した時点で該出力をサンプル／ホールド回路で保持するように構成すればよい。
図８のＡ／Ｄ変換回路４７の替わりに、参照電圧と比較する比較回路を用いてもよい。
【００６４】
また、上記第１〜３実施形態における補正コード決定方法において、独立な補正コードの数は切換スイッチの個数ｎに等しいが、独立な補正コードの選び方には任意性があり、例えば、独立なｎ個の補正コードのベクトルにｎ行ｎ列のマトリックスを乗じて得られたベクトルを独立なｎ個の補正コードとして選択することができる。
【図面の簡単な説明】
【図１】（Ａ）は本発明のＤ／Ａ変換回路の原理構成を示すブロック図であり、（Ｂ）は（Ａ）の回路の動作の一例を示すタイミングチャートである。
【図２】図１（Ａ）の回路の補正前後の入出力特性図である。
【図３】本発明の第１実施形態のＤ／Ａ変換回路が適用された荷電粒子ビーム露光装置の概略構成図である。
【図４】補正コード決定回路を備えたＤ／Ａ変換回路を示すブロック図である。
【図５】図４の回路の動作を示すフローチャートである。
【図６】本発明の第２実施形態の、補正コード決定回路を備えたＤ／Ａ変換回路を示すブロック図である。
【図７】図６の回路の動作を示すフローチャートである。
【図８】本発明の第３実施形態の、補正コード決定回路を備えたＤ／Ａ変換回路を示すブロック図である。
【図９】（Ａ）〜（Ｄ）は図８の回路の動作を示す波形図である。
【図１０】図８の回路の動作を示すフローチャート（その１）である。
【図１１】図８の回路の動作を示すフローチャート（その２）である。
【図１２】図８の回路の動作を示すフローチャート（その３）である。
【図１３】本発明の第４実施形態の、Ｄ／Ａ変換回路に用いられる補正コード発生回路を示すブロック図である。
【図１４】従来のＤ／Ａ変換回路を示す図である。
【符号の説明】
１、１０、１０Ａ、１１、１２、３１、４３ Ｄ／Ａ変換回路
ＳＷ０〜ＳＷ２６ 電流切換スイッチ
１３、１３Ｂ 補正コード発生回路
１３Ａ メモリ
２６ 主偏向器
２７ 副偏向器
２８、４０、４０Ａ、４０Ｂ 制御回路
３０ 電流／電圧変換回路
３２ 増幅回路
４１ デジタルボルトメータ
４４、４４１、４４２ 比較回路
４６ 増幅回路
４７ Ａ／Ｄ変換回路
Claims (9)
- データが供給される第１Ｄ／Ａ変換回路と、
少なくとも該データの一部ビットが供給され、該データを補正コードに変換する補正コード発生回路と、
該補正コードが供給される第２Ｄ／Ａ変換回路と、
補正コード決定回路とを有し、該補正コード決定回路は、
該第１Ｄ／Ａ変換回路の出力と該第２Ｄ／Ａ変換回路の出力との和の時間的変化分を検出しデジタル化する変化分検出回路と、
制御回路とを有し、該制御回路は、
（１）該和が参照値になるように該第１及び第２Ｄ／Ａ変換回路に第１組のデータを供給し、
（２）該第１及び第２Ｄ／Ａ変換回路に該第１組と異なる第２組のデータを供給し、
該（１）と該（２）とを行って検出される該時間的変化分のデジタル値が０又は設定値以下になるような該第２組のデータを求め、該第２組のデータに基づいて補正コードを求め、
該第１Ｄ／Ａ変換回路の出力が該第２Ｄ／Ａ変換回路の出力で補正されることを特徴とするＤ／Ａ変換回路。 - 上記第１組のデータを、上記第１及び第２Ｄ／Ａ変換回路にそれぞれ供給される第１データ及び第２データとし、上記第２組のデータを、該第１及び第２Ｄ／Ａ変換回路にそれぞれ供給される第３データ及び第４データとしたとき、該第３データは該第１データの値と１だけ異なる値であり、上記時間的変化分のデジタル値が０又は設定値以下になるような該第４データに基づいて上記補正コードを求めることを特徴とする請求項１記載のＤ／Ａ変換回路。
- 上記第１Ｄ／Ａ変換回路及び上記第２Ｄ／Ａ変換回路はいずれも電流出力型であり、該第１Ｄ／Ａ変換回路の出力端と該第２Ｄ／Ａ変換回路の出力端とが短絡されていることを特徴とする請求項１又は２記載のＤ／Ａ変換回路。
- 上記第１Ｄ／Ａ変換回路は入力段に第１レジスタを備え、該第１レジスタの内容をアナログ値に変換して出力し、
上記第２Ｄ／Ａ変換回路は入力段に第２レジスタを備え、該第２レジスタの内容をアナログ値に変換して出力し、
該第１レジスタと該第２レジスタのクロック入力端に共通にクロックが供給される、
ことを特徴とする請求項１乃至３のいずれか１つに記載のＤ／Ａ変換回路。 - 上記補正コード発生回路は、上記データがアドレス入力端に供給されるメモリであることを特徴とする請求項１乃至４のいずれか１つに記載のＤ／Ａ変換回路。
- 上記変化分検出回路は、
増幅回路と、
上記第１Ｄ／Ａ変換回路の出力と上記第２Ｄ／Ａ変換回路の出力との和の信号の出力端と該増幅回路の入力端との間に接続されたキャパシタと、
を有することを特徴とする請求項１乃至５のいずれか１つに記載のＤ／Ａ変換回路。 - データが供給される第１Ｄ／Ａ変換回路と、
少なくとも該データの一部ビットが供給され、該データを補正コードに変換する補正コード発生回路と、
該補正コードが供給される第２Ｄ／Ａ変換回路と、
該第１Ｄ／Ａ変換回路の出力と該第２Ｄ／Ａ変換回路の出力との和の時間的変化分を検出しデジタル化する変化分検出回路と、
を有するＤ／Ａ変換回路を用意し、
（１）該和が参照値になるように該第１Ｄ／Ａ変換回路及び該第２Ｄ／Ａ変換回路にそれぞれ第１データ及び第２データを供給し、
（２）該第１Ｄ／Ａ変換回路に該第１データの値と１だけ異なる値を第３データとして供給し、該第２Ｄ／Ａ変換回路に第４データを供給し、
該（１）と該（２）とを行って検出される該時間的変化分のデジタル値が０又は設定値以下になるような該第４データを求め、複数の該参照値の各々について該第４データを求め、
（３）求めた複数の該第４データに基づいて該補正コードを求める、
ことを特徴とするＤ／Ａ変換回路の補正コード決定方法。 - 荷電粒子ビームの断面を成形し露光対象物上に照射する荷電粒子ビーム露光装置において、
Ｄ／Ａ変換回路と、
荷電粒子ビーム走査用偏向器と、
該Ｄ／Ａ変換回路の出力端と該偏向器との間に接続された増幅回路と、
を有し、該Ｄ／Ａ変換回路は、
データが供給される第１Ｄ／Ａ変換回路と、
少なくとも該データの一部ビットが供給され、該データを補正コードに変換する補正コード発生回路と、
該補正コードが供給される第２Ｄ／Ａ変換回路と、
補正コード決定回路とを有し、該補正コード決定回路は、
該第１Ｄ／Ａ変換回路の出力と該第２Ｄ／Ａ変換回路の出力との和の時間的変化分を検出しデジタル化する変化分検出回路と、制御回路とを有し、該制御回路は、
（１）該和が参照値になるように該第１及び第２Ｄ／Ａ変換回路に第１組のデータを供給し、
（２）該第１及び第２Ｄ／Ａ変換回路に該第１組と異なる第２組のデータを供給し、
該（１）と該（２）とを行って検出される該時間的変化分のデジタル値が０又は設定値以下になるような該第２組のデータを求め、該第２組のデータに基づいて補正コードを求め、
該第１Ｄ／Ａ変換回路の出力が該第２Ｄ／Ａ変換回路の出力で補正されることを特徴とする荷電粒子ビーム露光装置。 - 荷電粒子ビームの断面を成形し露光対象物上に照射する荷電粒子ビーム露光方法において、
Ｄ／Ａ変換回路と、偏向器とを用い、該Ｄ／Ａ変換回路は、
データが供給される第１Ｄ／Ａ変換回路と、
少なくとも該データの一部ビットが供給され、該データを補正コードに変換する補正コード発生回路と、
該補正コードが供給される第２Ｄ／Ａ変換回路と、
補正コード決定回路とを有し、該補正コード決定回路は、
該第１Ｄ／Ａ変換回路の出力と該第２Ｄ／Ａ変換回路の出力との和の時間的変化分を検出しデジタル化する変化分検出回路と、制御回路とを有し、該制御回路は、
（１）該和が参照値になるように該第１及び第２Ｄ／Ａ変換回路に第１組のデータを供給し、
（２）該第１及び第２Ｄ／Ａ変換回路に該第１組と異なる第２組のデータを供給し、
該（１）と該（２）とを行って検出される該時間的変化分のデジタル値が０又は設定値以下になるような該第２組のデータを求め、該第２組のデータに基づいて補正コードを求め、
該Ｄ／Ａ変換回路の出力を増幅して該偏向器に供給することにより該荷電粒子ビームを露光対象物上で走査させる、
ことを特徴とする荷電粒子ビーム露光方法。
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