JP3555319B2 - Method for manufacturing semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、さらに詳しくは、そのコンタクトホール形成に特徴を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の微細化、高集積化に伴い、半導体基板と導電層、又は複数の導電層間を接続するための、層間絶縁膜のコンタクトホールもますます微細化してきている。この微細化されたコンタクトホールは、通常ＲＩＥ等の異方性エッチングにより層間絶縁膜をエッチングして形成される。この異方性エッチングによるコンタクトホール形成の問題の一つは、層間絶縁膜と半導体基板とのエッチング速度比、所謂選択比が十分大きくないことである。通常、コンタクトホールを形成する領域の層間絶縁膜の膜厚は一定となっていない。従って、薄い層間絶縁膜のコンタクトホール形成部では、厚い層間絶縁膜領域のコンタクトホールが形成されるまでエッチングが継続し、半導体基板表面のエッチングが進んで、特性不良等が出て半導体集積回路の製造歩留を低下させる虞がある。
そこで、近年コンタクトホール形成領域における層間絶縁膜をほぼ一定とする方法として、絶縁膜によるゲート電極状の疑似電極パターンを形成し、その後層間絶縁膜を堆積し、更に層間絶縁膜のリフローを行い、その後にコンタクトホールを形成する方法が行われている。
【０００３】
上記のようなコンタクトホール形成法をとる半導体装置の製造方法を図３および図４を参照して説明する。
なお、ここで図３、図４は、通常の高集積化した半導体装置における、ＭＯＳトランジスタが高密度に配置されている、例えばメモリーセルアレイ領域等のコンタクトホール形成部１と、ＭＯＳトランジスタが疎に配列された、例えばメモリー半導体装置の周辺回路部領域等におけるコンタクトホール形成部２とを示している。
【０００４】
まず、図３（ａ）に示すように、素子分離領域のＬＯＣＯＳ酸化膜やウエル等（図示省略）が形成されている半導体基板１１上に、ゲート酸化膜１２、ドープされたポリシリコン膜１３ａとタングステンシリサイド（ＷＳｉ２ ）膜１３ｂとから成るゲート電極１３およびＣＶＤ酸化膜１４とで構成されたゲート電極部３を形成する。その後、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層（図示省略）形成等を行い、更にその後ＣＶＤ酸化膜を堆積し、ＲＩＥ等の異方性エッチングによりＣＶＤ酸化膜をエッチバックし、ゲート電極部３側壁にサイドウォール酸化膜１５を形成する。その後、ソース・ドレイン層（図示省略）形成等を行い、更にその後コンタクトホール形成のエッチング時の一時的エッチング阻止膜とするシリコン窒化膜１６を堆積する。
【０００５】
次に、図３（ｂ）に示すように、ＣＶＤ酸化膜１７を堆積し、その後フォトレジストを塗布し、パターニングしてフォトレジストパターン１８を形成する。
【０００６】
次に、図３（ｃ）に示すように、フォトレジスト１８をマスクとして、ＣＶＤ酸化膜１７をエッチバックし、その後フォトレジスト１８を除去する。このエッチバックにより、コンタクトホール形成部２に形成された、ＣＶＤ酸化膜１７によるパターンが前述した疑似電極パターン１９である。
【０００７】
次に、図３（ｄ）に示すように、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜による層間絶縁膜２０を堆積し、その後熱処理を行って、ＢＰＳＧによる層間絶縁膜２０のリフローをさせる。ここで上記のＢＰＳＧ膜はシリケートガラスにボロン（Ｂ）とリン（Ｐ）との不純物を所定量混入したもので、比較的低温の熱処理により軟化して流動する、所謂リフローが容易に起こる膜である。この熱処理後の層間絶縁膜２０は、図３（ｄ）に示す如く、層間絶縁膜２０の下層の凹凸を大幅に緩和した形状となる。
その後、この層間絶縁膜２０上にフォトレジスト２１を塗布し、続いてコンタクトホール形成のためのパターニングを行い、開口２２、２３を形成する。
【０００８】
次に、図３（ｅ）に示すように、まずフォトレジスト２１をマスクとしたＲＩＥ等によるエッチングをしてコンタクトホールの開口２４、２５を形成する。その後、この開口２４、２５部に埋め込みプラグ法等によって電極２６を形成する。更にその後埋め込みプラグによる電極２６と接続する配線２７を形成する。
その後は、パッシベーション膜の堆積、パッドの窓明け等の製造工程を経て半導体装置が作製される。
【０００９】
上記のようにして作製される半導体装置のコンタクトホール形成法においては、疑似電極パターン形成時のＣＶＤ酸化膜１７がＭＯＳトランジスタの密集したコンタクトホール形成部１の残り、この状態でリフローが容易なＢＰＳＧ膜による層間絶縁膜２１を堆積し、その後ＲＩＥ等でエッチングして、コンタクトホールを形成することになる。
従って、ＭＯＳトランジスタの密集したコンタクトホール形成部１のコンタクトホール形成部分の膜構成は、層間絶縁膜２０／ＣＶＤ酸化膜１７／シリコン窒化膜１６となり、ＭＯＳトランジスタが疎なコンタクトホール形成部２のコンタクトホール形成部分の膜構成は、層間絶縁膜２０／シリコン窒化膜１６となって、二つのコンタクトホール形成部分のエッチングする膜厚はほぼ等しいとしても、層間絶縁膜２０とＣＶＤ酸化膜１７ではエッチング速度がことなる為、これらコンタクトホールのエッチング時間をほぼ等しくするためのエッチング条件設定が非常に困難であり、より短時間でエッチングされるコンタクトホール部では半導体基板１１表面がエッチングされてしまう。このようになると、作製された半導体装置の特性不良等による製造歩留の低下を起こす虞がある。
また、疑似電極パターンを形成した後にコンタクトホールを形成する上記の半導体装置の製法は、疑似電極パターンを形成しなでコンタクトホールを形成する半導体装置の製法に比べて製造工程が増加するという問題もある。
【００１０】
【発明が解決しようとする課題】
本発明は、上述した半導体装置の製造方法における問題点を解決することをその目的とする。即ち本発明の課題は、絶縁膜による疑似電極パターンを利用したコンタクトホール形成法において、ＭＯＳトランジスタの密集した領域と疎な領域のコンタクトホールをほぼ同一時間でエッチングでき、しかも製造工程数増加のない半導体装置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、上述の課題を解決するために提案するものであり、絶縁膜をパターニングして形成するゲート電極状の疑似電極パターンを利用したコンタクトホール形成法を用いる半導体装置の製造方法において、ゲート絶縁膜、ゲート電極およびゲート電極上絶縁膜で構成されるゲート電極部を形成する工程と、絶縁膜を堆積する工程と、絶縁膜をパターニングして、疑似電極パターンおよびゲート電極部の側壁にサイドウォール絶縁膜を形成する工程と、層間絶縁膜を堆積する工程と、層間絶縁膜をリフローさせる工程と、コンタクトホールを形成する工程とを有することを特徴とするものである。
【００１２】
本発明によれば、従来のサイドウォール絶縁膜形成時にゲート電極状の疑似電極パターンも同時に形成するため、疑似電極パターンを用いてコンタクトホール形成する半導体装置の製造工程数の増加がない。更に、ＭＯＳトランジスタが高密度に配置されている領域に形成するコンタクトホール形成部の膜構成と、疑似電極パターンを形成する、ＭＯＳトランジスタが疎に配置されている領域に形成するコンタクトホール形成部の膜構成とが同一な為、上記の二つのコンタクトホール形成部にコンタクトホールを形成するエッチング時間がほぼ等しくなり、従来のような一方のコンタクトホール部の半導体基板表面が大きくエッチングされて半導体装置の特性不良を起こし、半導体装置の製造歩留を低下させる虞がない。
【００１３】
【実施例】
以下、本発明の具体的実施例につき、添付図面を参照して説明する。なお従来技術の説明で参照した図３および図４中の構成部分と同様の構成部分には、同一の参照符号を付すものとする。
【００１４】
本実施例は半導体装置の製造方法に本発明を適用した例であり、これを図１および図２を参照して説明する。
まず、図１（ａ）に示すように、素子分離領域のＬＯＣＯＳ酸化膜やウエル等（図示省略）が形成されている半導体基板１１上に、ゲート酸化膜１２、ドープされたポリシリコン膜１３ａとタングステンシリサイド（ＷＳｉ２ ）膜１３ｂとから成るゲート電極１３およびゲート電極上絶縁膜、例えばＣＶＤ酸化膜１４とで構成されゲート電極部３を形成する。その後、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層（図示省略）形成等を行う。
【００１５】
次に、絶縁膜、例えばＣＶＤ法によるＣＶＤ酸化膜５１を、ゲート電極部３の高さとほぼ等しい膜厚で堆積する。その後フォトレジストを塗布し、続いてフォトレジストをパターニングして、コンタクトホール形成部２にフォトレジストパターン５２を形成する。このフォトレジストパターン５２の間隔は、後述するコンタクトホールの開口２４幅より広くて、しかもコンタクトホール形成部１のゲート電極部３の間隔にほぼ等しい間隔とする。
【００１６】
次に、フォトレジスト５２をマスクとし、ＲＩＥ等の異方性エッチング法によりＣＶＤ酸化膜５１をエッチバックして、図１（ｂ）に示すように、ＣＶＤ酸化膜５１によるゲート電極状の疑似電極パターン５３やゲート電極部３の側壁にサイドウォール酸化膜５４を形成する。その後、図示は省略するが、前述したＬＯＣＯＳ酸化膜とフォトレジストをマスクとしたイオン注入によるソース・ドレインのイオン注入層形成工程や注入イオンの活性化の熱処理工程等を行い、ソース・ドレイン層を形成する。
【００１７】
次に、図１（ｃ）に示すように、コンタクトホール形成のエッチング時の一時的エッチング阻止膜とするシリコン窒化膜１６を堆積し、続いてＢＰＳＧ膜による層間絶縁膜２０を堆積し、その後熱処理を行って、ＢＰＳＧによる層間絶縁膜２０をリフローさせる。図示は省略するが、このリフローの熱処理により、層間絶縁膜２０の堆積直後にゲート電極部３や疑似電極パターン５３部に盛り上がって堆積されていた層間絶縁膜２０が周囲に流動して、ＭＯＳトランジスタが密集しているコンタクトホール形成部１のゲート電極部３間の層間絶縁膜２０の膜厚ｄ１ やＭＯＳトランジスタが疎なコンタクトホール形成部２の疑似電極パターン５３間の層間絶縁膜２０の膜厚ｄ２ は平坦部分の層間絶縁膜２０の膜厚ｄ０ より厚くなる。ここで、例えばゲート電極部３の高さと疑似電極パターン５３の高さがほぼ等しく、しかもゲート電極部３間と疑似電極パターン５３間がほぼ等しい場合は、膜厚ｄ２ は膜厚ｄ１ とほぼ等しくなる。
【００１８】
次に、図２（ｄ）に示すように、層間絶縁膜２０上にフォトレジスト２１を塗布し、続いてコンタクトホール形成のためのパターニングを行い、開口２２、２３を形成する。
【００１９】
次に、例えばマグネトロン型ＲＩＥ装置を用い、フォトレジスト２１をマスクとして、層間絶縁膜２０とシリコン窒化膜１６とをエッチングし、コンタクトホールの開口２４、２５を形成する。なお、このコンタクトホールのエッチング条件は、例えば下記のようなものである。
第１ステップの層間絶縁膜２０のＲＩＥ条件
Ｃ４ Ｆ８ ガス流量 ： １０ ｓｃｃｍ
ＣＯガス流量 ： ８０ ｓｃｃｍ
Ａｒガス流量 ： ２００ ｓｃｃｍ
圧力 ： ３．０ Ｐａ
高周波パワー ： １．５ ＫＷ
第２ステップのシリコン窒化膜１６のＲＩＥ条件
ＣＨＦ３ ガス流量 ： １０ ｓｃｃｍ
ＣＦ４ ガス流量 ： １０ ｓｃｃｍ
Ｏ２ ガス流量 ： ５ ｓｃｃｍ
Ａｒガス流量 ： ６０ ｓｃｃｍ
圧力 ： ２．７ Ｐａ
高周波パワー ： １ ＫＷ
【００２０】
次に、例えばスパッタリング等によるＴｉ／ＴｉＮ膜と、埋め込みプラグ法等により形成されるＷ膜とから成る電極２６を開口２４、２５部に形成する。その後電極２６と接続する配線２７を形成する。
その後は、パッシベーション膜の堆積、パッドの窓明け等の製造工程を経て半導体装置が作製される。
【００２１】
上記の疑似電極パターン５３を用いたコンタクトホール形成法による半導体装置の製法においては、ＭＯＳトランジスタの密集したコンタクトホール形成部１の膜構成とＭＯＳトランジスタの疎なコンタクトホール形成部２の膜構成とが同じで、しかも膜厚がほぼ等しいので、上記の二つのコンタクトホール形成がほぼ同一エッチング時間で出来るため、コンタクトホール部の半導体基板１１表面を殆どエッチングすることなくコンタクトホールの形成が可能となる。また、ゲート電極部３側壁のサイドウォール酸化膜５４を形成するためのＣＶＤ酸化膜５１を疑似電極パターン５３形成にも使用するため、疑似電極パターンを用いないコンタクトホール形成法による半導体装置の製造工程数と同じ製造工程数にて半導体装置の製造ができる。
【００２２】
以上、本発明を実施例により説明したが、本発明はこの実施例に何ら限定されるものではない。
例えば、本実施例では、疑似電極パターンやサイドウォール酸化膜とする絶縁膜としてＣＶＤ法等によるＣＶＤ酸化膜を用いて説明したが、この絶縁膜としては、ＣＶＤ法によるシリコンナイトライド膜やシリコンオキシナイトライド膜でもよい。
また、本実施例では、層間絶縁膜としてＢＰＳＧを用いて説明したが、この層間絶縁膜としてはＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等でもよい。
更に、本実施例では、層間絶縁膜等のエッチング装置としてマグネトロン型ＲＩＥ装置を用いて説明したが、平行平板型ＲＩＥ装置やＥＣＲエッチング装置等でもよい。
その他、本発明の技術的思想の範囲内で、プロセス装置やプロセス条件は適宜変更が可能である。
【００２３】
【発明の効果】
以上の説明から明らかなように、本発明の疑似電極パターンを利用したコンタクトホール形成法を用いる半導体装置の製造方法は、ＭＯＳトランジスタの密集した領域と疎な領域とのコンタクトホールを、ほぼ同一エッチング時間で形成出来るため、コンタクトホール部の半導体基板表面をほとんどエッチングせず、従って半導体装置の特性不良を起こす虞がなくなり、半導体装置の製造歩留が向上する。
また、疑似電極パターンを利用したコンタクトホール形成法を製造工程に取り入れても、サイドウォール絶縁膜とする絶縁膜を疑似電極パターンとする絶縁膜にも使用するために半導体装置の製造工程数の増加がない。
【図面の簡単な説明】
【図１】本発明を適用した実施例の工程の前半を工程順に説明するための、半導体装置の概略断面図で、（ａ）はゲート電極部を形成し、ＣＶＤ酸化膜を堆積し、ＣＶＤ酸化膜上にフォトレジストパターンを形成した状態、（ｂ）は疑似電極パターンやサイドウォール酸化膜をを形成した状態、（ｃ）は層間絶縁膜を堆積した状態である。
【図２】本発明を適用した実施例の工程の後半を工程順に説明するための、半導体装置の概略断面図で、（ｄ）は層間絶縁膜上のフォトレジストをパターニングした状態、（ｅ）はコンタクトホール形成し、電極と配線を形成した状態である。
【図３】従来例の工程の前半を工程順に説明するための、半導体装置の概略断面図で、（ａ）はゲート電極部を形成し、シリコン窒化膜を堆積した状態、（ｂ）はＣＶＤ酸化膜を堆積し、ＣＶＤ酸化膜上にフォトレジストパターンを形成した状態、（ｃ）は疑似電極パターンを形成した状態である。
【図４】従来例の工程の後半を工程順に説明するための、半導体装置の概略断面図で、（ｄ）は層間絶縁膜上のフォトレジストをパターニングした状態、（ｅ）はコンタクトホール形成し、電極と配線を形成した状態である。
【符号の説明】
１，２…コンタクトホール形成部、３…ゲート電極部、１１…半導体基板、１２…ゲート酸化膜、１３…ゲート電極、１３ａ…ポリシリコン膜、１３ｂ…タングステンシリサイド膜、１４，１７，５１…ＣＶＤ酸化膜、１５…サイドウォール酸化膜、１６…シリコン窒化膜、１８，５２…フォトレジストパターン、１９，５２…疑似電極パターン、２０…層間絶縁膜、２１…フォトレジスト、２２，２３，２４，２５…開口、２６…電極、２７…配線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device characterized by forming a contact hole.
[0002]
[Prior art]
In recent years, with the miniaturization and high integration of semiconductor integrated circuits, contact holes in an interlayer insulating film for connecting a semiconductor substrate to a conductive layer or a plurality of conductive layers have been increasingly miniaturized. This miniaturized contact hole is usually formed by etching the interlayer insulating film by anisotropic etching such as RIE. One of the problems of contact hole formation by this anisotropic etching is that the etching rate ratio between the interlayer insulating film and the semiconductor substrate, that is, the so-called selectivity is not sufficiently large. Usually, the thickness of the interlayer insulating film in the region where the contact hole is formed is not constant. Therefore, in the contact hole forming portion of the thin interlayer insulating film, the etching is continued until the contact hole in the region of the thick interlayer insulating film is formed, and the etching of the surface of the semiconductor substrate progresses, resulting in poor characteristics and the like, resulting in a semiconductor integrated circuit. There is a possibility that the production yield may be reduced.
Therefore, in recent years, as a method for making the interlayer insulating film in the contact hole formation region almost constant, a pseudo-electrode pattern in the form of a gate electrode made of an insulating film is formed, then the interlayer insulating film is deposited, and the interlayer insulating film is reflowed. Thereafter, a method of forming a contact hole is performed.
[0003]
A method of manufacturing a semiconductor device using the above-described method of forming a contact hole will be described with reference to FIGS.
Here, FIGS. 3 and 4 show a contact hole forming portion 1 such as a memory cell array region where MOS transistors are densely arranged, and a MOS transistor in a normal highly integrated semiconductor device. 2 shows a contact hole forming portion 2 arranged in a peripheral circuit portion region of a memory semiconductor device, for example.
[0004]
First, as shown in FIG. 3A, a gate oxide film 12, a doped polysilicon film 13a and a gate oxide film 12 are formed on a semiconductor substrate 11 on which a LOCOS oxide film, a well, and the like (not shown) in an element isolation region are formed. A gate electrode portion 3 including a gate electrode 13 made of a tungsten silicide (WSi 2 ) film 13b and a CVD oxide film 14 is formed. Thereafter, an LDD (Lightly Doped Drain) layer (not shown) is formed, a CVD oxide film is further deposited, and the CVD oxide film is etched back by anisotropic etching such as RIE, and a side wall is formed on the side wall of the gate electrode portion 3. A wall oxide film 15 is formed. Thereafter, a source / drain layer (not shown) is formed, and a silicon nitride film 16 serving as a temporary etching stopper film at the time of etching for forming a contact hole is deposited thereafter.
[0005]
Next, as shown in FIG. 3B, a CVD oxide film 17 is deposited, and then a photoresist is applied and patterned to form a photoresist pattern 18.
[0006]
Next, as shown in FIG. 3C, the CVD oxide film 17 is etched back using the photoresist 18 as a mask, and then the photoresist 18 is removed. The pattern of the CVD oxide film 17 formed in the contact hole forming portion 2 by this etch back is the pseudo electrode pattern 19 described above.
[0007]
Next, as shown in FIG. 3D, an interlayer insulating film 20 of a BPSG (Boro-Phospho Silicate Glass) film is deposited, and then heat treatment is performed to cause the interlayer insulating film 20 to reflow by BPSG. Here, the above-mentioned BPSG film is a film in which impurities of boron (B) and phosphorus (P) are mixed into silicate glass in a predetermined amount, and is softened and flows by a relatively low-temperature heat treatment, that is, a film in which so-called reflow easily occurs. is there. As shown in FIG. 3D, the interlayer insulating film 20 after the heat treatment has a shape in which unevenness of the lower layer of the interlayer insulating film 20 is greatly reduced.
Thereafter, a photoresist 21 is applied on the interlayer insulating film 20, and subsequently, patterning for forming a contact hole is performed to form openings 22 and 23.
[0008]
Next, as shown in FIG. 3E, first, openings 24 and 25 of contact holes are formed by etching by RIE or the like using the photoresist 21 as a mask. Thereafter, electrodes 26 are formed in the openings 24 and 25 by a buried plug method or the like. After that, a wiring 27 connected to the electrode 26 by the buried plug is formed.
Thereafter, a semiconductor device is manufactured through manufacturing processes such as deposition of a passivation film and opening of a window of a pad.
[0009]
In the contact hole forming method of the semiconductor device manufactured as described above, the CVD oxide film 17 at the time of forming the pseudo electrode pattern remains in the densely formed contact hole forming portion 1 of the MOS transistor, and BPSG which is easy to reflow in this state. A contact hole is formed by depositing an interlayer insulating film 21 of a film and thereafter etching the film by RIE or the like.
Therefore, the film configuration of the contact hole forming portion of the contact hole forming portion 1 where the MOS transistors are densely formed is the interlayer insulating film 20 / CVD oxide film 17 / silicon nitride film 16 and the contact of the contact hole forming portion 2 where the MOS transistor is sparse. The film configuration of the hole forming portion is the interlayer insulating film 20 / silicon nitride film 16, and even if the etching thicknesses of the two contact hole forming portions are substantially equal, the etching speed of the interlayer insulating film 20 and the CVD oxide film 17 is high. Therefore, it is very difficult to set the etching conditions to make the etching time of these contact holes almost equal, and the surface of the semiconductor substrate 11 is etched in the contact hole portion etched in a shorter time. In this case, there is a possibility that the manufacturing yield may be reduced due to defective characteristics of the manufactured semiconductor device.
In addition, the above-described method of manufacturing a semiconductor device in which a contact hole is formed after forming a pseudo electrode pattern also has a problem that the number of manufacturing steps is increased as compared with a method of manufacturing a semiconductor device in which a contact hole is formed without forming a pseudo electrode pattern. is there.
[0010]
[Problems to be solved by the invention]
An object of the present invention is to solve the problems in the above-described method for manufacturing a semiconductor device. That is, an object of the present invention is to provide a contact hole forming method using a pseudo electrode pattern of an insulating film, in which contact holes in a dense region and a sparse region of a MOS transistor can be etched in substantially the same time, and the number of manufacturing steps does not increase. It is an object to provide a method for manufacturing a semiconductor device.
[0011]
[Means for Solving the Problems]
A method of manufacturing a semiconductor device according to the present invention is proposed to solve the above-described problem, and uses a contact hole forming method using a gate electrode-like pseudo electrode pattern formed by patterning an insulating film. Forming a gate electrode portion composed of a gate insulating film, a gate electrode and an insulating film on the gate electrode, a step of depositing the insulating film, and patterning the insulating film to form a pseudo electrode pattern and a gate. A step of forming a sidewall insulating film on a side wall of the electrode portion, a step of depositing an interlayer insulating film, a step of reflowing the interlayer insulating film, and a step of forming a contact hole. .
[0012]
According to the present invention, a pseudo-electrode pattern in the form of a gate electrode is simultaneously formed when a conventional sidewall insulating film is formed, so that the number of manufacturing steps of a semiconductor device in which a contact hole is formed using the pseudo-electrode pattern does not increase. Further, a film configuration of a contact hole forming portion formed in a region where MOS transistors are densely arranged and a contact hole forming portion formed in a region where MOS transistors are sparsely formed, forming a pseudo electrode pattern. Since the film configuration is the same, the etching time for forming the contact hole in the above two contact hole forming portions becomes almost equal, and the semiconductor substrate surface of one contact hole portion is greatly etched as in the prior art, and There is no danger of causing characteristic defects and lowering the production yield of the semiconductor device.
[0013]
【Example】
Hereinafter, specific embodiments of the present invention will be described with reference to the accompanying drawings. Components similar to those in FIGS. 3 and 4 referred to in the description of the prior art are denoted by the same reference numerals.
[0014]
The present embodiment is an example in which the present invention is applied to a method for manufacturing a semiconductor device, which will be described with reference to FIGS.
First, as shown in FIG. 1A, a gate oxide film 12, a doped polysilicon film 13a and a gate oxide film 12 are formed on a semiconductor substrate 11 on which a LOCOS oxide film, a well, etc. (not shown) of an element isolation region are formed. The gate electrode portion 3 is formed by a gate electrode 13 made of a tungsten silicide (WSi 2 ) film 13b and an insulating film on the gate electrode, for example, a CVD oxide film. Thereafter, an LDD (Lightly Doped Drain) layer (not shown) is formed.
[0015]
Next, an insulating film, for example, a CVD oxide film 51 formed by a CVD method is deposited with a thickness substantially equal to the height of the gate electrode portion 3. Thereafter, a photoresist is applied, and subsequently, the photoresist is patterned to form a photoresist pattern 52 in the contact hole forming portion 2. The interval between the photoresist patterns 52 is wider than the width of an opening 24 of a contact hole described later, and is substantially equal to the interval between the gate electrode portions 3 of the contact hole forming portion 1.
[0016]
Next, using the photoresist 52 as a mask, the CVD oxide film 51 is etched back by an anisotropic etching method such as RIE or the like, and as shown in FIG. A sidewall oxide film 54 is formed on the pattern 53 and the side wall of the gate electrode portion 3. Thereafter, although not shown, a source / drain layer formation step by ion implantation using the LOCOS oxide film and the photoresist as a mask, a heat treatment step of activating the implanted ions, and the like are performed to form the source / drain layers. Form.
[0017]
Next, as shown in FIG. 1C, a silicon nitride film 16 serving as a temporary etching stopper film at the time of etching for forming a contact hole is deposited, an interlayer insulating film 20 of a BPSG film is deposited, and then a heat treatment is performed. Is performed to reflow the interlayer insulating film 20 by BPSG. Although not shown, due to the heat treatment of this reflow, the interlayer insulating film 20 which has been raised and deposited on the gate electrode portion 3 and the pseudo electrode pattern 53 immediately after the deposition of the interlayer insulating film 20 flows around, and the MOS transistor film of the interlayer insulating film 20 between but densely and contact hole forming portion 1 of the pseudo electrode pattern 53 having a thickness d 1 and MOS transistor sparse contact hole forming portion 2 of the interlayer insulating film 20 between the gate electrode 3 the thickness d 2 is thicker than the thickness d 0 of the interlayer insulating film 20 of the flat portion. Here, for example, height and the height of the pseudo electrode pattern 53 of the gate electrode portion 3 is substantially equal, yet if between gate electrode 3 between the pseudo electrode pattern 53 is substantially equal to the thickness d 2 is the thickness d 1 They are almost equal.
[0018]
Next, as shown in FIG. 2D, a photoresist 21 is applied on the interlayer insulating film 20, and then patterning for forming a contact hole is performed to form openings 22 and 23.
[0019]
Next, using a photoresist 21 as a mask, the interlayer insulating film 20 and the silicon nitride film 16 are etched using, for example, a magnetron type RIE apparatus to form openings 24 and 25 of contact holes. The etching conditions for this contact hole are, for example, as follows.
RIE conditions for interlayer insulating film 20 in first step C 4 F 8 gas flow rate: 10 sccm
CO gas flow rate: 80 sccm
Ar gas flow rate: 200 sccm
Pressure: 3.0 Pa
High frequency power: 1.5 kW
RIE condition of silicon nitride film 16 in second step CHF 3 gas flow rate: 10 sccm
CF 4 gas flow rate: 10 sccm
O 2 gas flow rate: 5 sccm
Ar gas flow rate: 60 sccm
Pressure: 2.7 Pa
High frequency power: 1 kW
[0020]
Next, an electrode 26 made of, for example, a Ti / TiN film formed by sputtering or the like and a W film formed by a buried plug method or the like is formed in the openings 24 and 25. Thereafter, a wiring 27 connected to the electrode 26 is formed.
Thereafter, a semiconductor device is manufactured through manufacturing processes such as deposition of a passivation film and opening of a window of a pad.
[0021]
In the method of manufacturing a semiconductor device by the above-described contact hole forming method using the pseudo electrode pattern 53, the film configuration of the densely formed contact hole forming portion 1 of the MOS transistor and the film configuration of the sparse contact hole forming portion 2 of the MOS transistor are different. Since the contact holes are the same and have substantially the same film thickness, the above two contact holes can be formed in substantially the same etching time, so that the contact holes can be formed almost without etching the surface of the semiconductor substrate 11 in the contact hole portions. In addition, since the CVD oxide film 51 for forming the sidewall oxide film 54 on the side wall of the gate electrode portion 3 is also used for forming the pseudo electrode pattern 53, the manufacturing process of the semiconductor device by the contact hole forming method without using the pseudo electrode pattern Semiconductor devices can be manufactured in the same number of manufacturing steps as the number.
[0022]
As described above, the present invention has been described with reference to the embodiments. However, the present invention is not limited to the embodiments.
For example, in the present embodiment, a description has been made using a CVD oxide film formed by a CVD method or the like as an insulating film serving as a pseudo electrode pattern or a side wall oxide film. However, as the insulating film, a silicon nitride film or a silicon oxy film formed by a CVD method is used. A nitride film may be used.
Further, in this embodiment, BPSG was used as the interlayer insulating film. However, the interlayer insulating film may be PSG (Phospho-Silicate Glass) or the like.
Further, in the present embodiment, the description has been given using the magnetron type RIE apparatus as the etching apparatus for the interlayer insulating film or the like, but a parallel plate type RIE apparatus or an ECR etching apparatus may be used.
In addition, within the scope of the technical concept of the present invention, the process apparatus and process conditions can be appropriately changed.
[0023]
【The invention's effect】
As is apparent from the above description, the method of manufacturing a semiconductor device using the contact hole forming method using the pseudo electrode pattern according to the present invention is capable of etching contact holes in a dense region and a sparse region of a MOS transistor with substantially the same etching. Since it can be formed in a short time, the surface of the semiconductor substrate in the contact hole portion is hardly etched, and therefore, there is no possibility that the characteristic of the semiconductor device is deteriorated, and the production yield of the semiconductor device is improved.
In addition, even if a contact hole forming method using a pseudo electrode pattern is incorporated in the manufacturing process, the number of manufacturing steps of the semiconductor device increases because the insulating film serving as the sidewall insulating film is also used as the insulating film serving as the pseudo electrode pattern. There is no.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view of a semiconductor device for explaining the first half of the steps of an embodiment to which the present invention is applied in the order of steps. FIG. 1 (a) shows a gate electrode portion formed, a CVD oxide film deposited, (B) shows a state in which a pseudo electrode pattern or a side wall oxide film is formed, and (c) shows a state in which an interlayer insulating film is deposited.
FIGS. 2A and 2B are schematic cross-sectional views of a semiconductor device for explaining the latter half of the steps of an embodiment to which the present invention is applied, in which FIG. 2D is a state in which a photoresist on an interlayer insulating film is patterned, and FIG. Is a state in which a contact hole is formed and an electrode and a wiring are formed.
FIGS. 3A and 3B are schematic cross-sectional views of a semiconductor device for explaining the first half of the steps of the conventional example in the order of steps. FIG. 3A shows a state in which a gate electrode portion is formed and a silicon nitride film is deposited, and FIG. An oxide film is deposited, a photoresist pattern is formed on the CVD oxide film, and (c) is a state where a pseudo electrode pattern is formed.
FIG. 4 is a schematic cross-sectional view of a semiconductor device for explaining the latter half of the steps of the conventional example in the order of steps, wherein (d) shows a state where a photoresist on an interlayer insulating film is patterned, and (e) shows a state where a contact hole is formed. , Electrodes and wiring are formed.
[Explanation of symbols]
1, 2, contact hole forming portion, 3, gate electrode portion, 11, semiconductor substrate, 12, gate oxide film, 13, gate electrode, 13a, polysilicon film, 13b, tungsten silicide film, 14, 17, 51, CVD Oxide film, 15: sidewall oxide film, 16: silicon nitride film, 18, 52: photoresist pattern, 19, 52: pseudo electrode pattern, 20: interlayer insulating film, 21: photoresist, 22, 23, 24, 25 ... opening, 26 ... electrode, 27 ... wiring

Claims (3)

絶縁膜をパターニングして形成するゲート電極状の疑似電極パターンを利用したコンタクトホール形成法を用いる半導体装置の製造方法において、
ゲート絶縁膜、ゲート電極およびゲート電極上絶縁膜で構成されるゲート電極部を形成する工程と、
絶縁膜を堆積する工程と、
前記絶縁膜をパターニングして、前記疑似電極パターンおよび前記ゲート電極部の側壁にサイドウォール絶縁膜を形成する工程と、
層間絶縁膜を堆積する工程と、
前記層間絶縁膜をリフローさせる工程と、
コンタクトホールを形成する工程と
を有することを特徴とする半導体装置の製造方法。In a method of manufacturing a semiconductor device using a contact hole forming method using a gate electrode-like pseudo electrode pattern formed by patterning an insulating film,
Forming a gate electrode portion composed of a gate insulating film, a gate electrode and an insulating film on the gate electrode,
Depositing an insulating film;
Patterning the insulating film, forming a sidewall insulating film on the side wall of the pseudo electrode pattern and the gate electrode portion;
Depositing an interlayer insulating film;
Reflowing the interlayer insulating film;
Forming a contact hole. 前記疑似電極パターンおよび前記サイドウォール絶縁膜とした前記絶縁膜の膜厚を前記ゲート電極部の高さと略等しくしたことを特徴とする、請求項１記載の半導体装置の製造方法。2. The method for manufacturing a semiconductor device according to claim 1, wherein the thickness of the insulating film serving as the pseudo electrode pattern and the sidewall insulating film is substantially equal to the height of the gate electrode portion. 前記コンタクトホールに隣接して形成される前記疑似電極パターンの間隔を、ＭＯＳトランジスタが高密度に配置された領域の前記ゲート電極部の間隔と略等しくしたことを特徴とする、請求項１記載の半導体装置の製造方法。2. The space between the pseudo electrode patterns formed adjacent to the contact holes is substantially equal to the space between the gate electrode portions in a region where MOS transistors are densely arranged. A method for manufacturing a semiconductor device.
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