KR100792149B1 - Forming method of gate capacitor of semiconductor device - Google Patents

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황문섭
박형진
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동부일렉트로닉스 주식회사
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Abstract

A method for manufacturing a gate capacitor in a semiconductor device is provided to increase capacitance in the same area by changing only a pattern on a mask, and to adjust correctly a capacitance value by adjusting a thickness of a dielectric layer. A MOS transistor having an LDD structure is formed on a semiconductor substrate(10). An insulating layer is deposited on the MOS transistor. The insulating layer is patterned to form a silicide(120) at a part of a gate electrode of the MOS transistor. The silicide is partially formed at the gate electrode by depositing a metal and performing a thermal process. A dielectric layer(130) is deposited. An interlayer dielectric is deposited. A contact hole patterning process is performed to form a contact hole connected to the gate electrode including the silicide, and a contact hole connected to the gate electrode except for the silicide. The contact hole is etched. A plug is formed and a metal line is patterned.

Description

반도체 소자의 게이트 커패시터 제조방법{Forming method of gate capacitor of semiconductor device}Forming method of gate capacitor of semiconductor device

도 1a는 종래의 기술에 의한 폴리-액티브 커패시터의 단면도,1A is a cross-sectional view of a poly-active capacitor according to the prior art,

도 1b는 종래의 기술에 의한 폴리-액티브 커패시터의 평면도,1B is a plan view of a poly-active capacitor according to the prior art,

도 2a 내지 도 2h는 본 발명의 일실시예에 따른 반도체 소자의 게이트 커패시터 제조방법을 설명하기 위한 단면도.2A to 2H are cross-sectional views illustrating a method of manufacturing a gate capacitor of a semiconductor device according to an embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 : 반도체 기판 11 : 액티브 영역10 semiconductor substrate 11 active region

12 : 하부전극 연결부 20 : 게이트 산화막12: lower electrode connection portion 20: gate oxide film

30 : 필드산화막 40 : 폴리실리콘30: field oxide film 40: polysilicon

41 : 상부 전극 연결부 51 : 제1금속 배선부41: upper electrode connection part 51: first metal wiring part

52 : 제2금속 배선부 60 : 게이트 전극52: second metal wiring portion 60: gate electrode

70 : 스페이서 80 : LDD 구조70 spacer 80 LDD structure

90 : 절연막 100 : 감광막90 insulating film 100 photosensitive film

111, 112 : 레티클 120 : 실리사이드111, 112: reticle 120: silicide

130 : 유전막 140 : 층간절연막130 dielectric film 140 interlayer insulating film

150 : 플러그 160 : 금속배선150: plug 160: metal wiring

본 발명은 반도체 소자의 게이트 커패시터 제조방법에 관한 것으로, 더욱 상세하게는 모스 트랜지스터의 게이트 전극을 상부 전극으로 사용하는 커패시터에 있어서 정전용량을 증가시킬 수 있는 반도체 소자의 게이트 커패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a gate capacitor of a semiconductor device, and more particularly, to a method of manufacturing a gate capacitor of a semiconductor device capable of increasing capacitance in a capacitor using a gate electrode of a MOS transistor as an upper electrode.

반도체 집적회로의 용도가 다양해짐에 따라 고속 및 대용량의 커패시터(capacitor)가 요구되고 있는데, 상기 커패시터의 고속화를 위해서는 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게 해야 하며, 상기 대용량화를 위해서는 커패시터 전극 사이에 존재하는 절연막의 두께를 감소시키거나 유전율이 높은 절연막을 사용하거나 커패시터 전극의 면적을 증가시켜야 한다.As the use of semiconductor integrated circuits is diversified, high-capacity and large-capacity capacitors are required. For the high speed of the capacitors, the resistance of the capacitor electrodes must be reduced to reduce the frequency dependence, and the capacitance between capacitor electrodes It is necessary to reduce the thickness of the insulating film present in the film, to use an insulating film with high dielectric constant, or to increase the area of the capacitor electrode.

일반적으로 반도체 제조 공정에서 제작되는 커패시터는 커패시터의 상부 전극과 하부 전극의 결합에 따라 폴리-액티브 커패시터, 폴리-폴리 커패시터, 폴리-메탈 커패시터, 메탈-메탈 커패시터 등이 제조될 수 있다.In general, a capacitor manufactured in a semiconductor manufacturing process may be manufactured with a poly-active capacitor, a poly-poly capacitor, a poly-metal capacitor, a metal-metal capacitor and the like according to a combination of an upper electrode and a lower electrode of the capacitor.

도 1a는 종래의 기술에 의한 폴리-액티브 커패시터의 단면도이고, 도 1b는 종래의 기술에 의한 폴리-액티브 커패시터의 평면도이다. 1A is a cross-sectional view of a poly-active capacitor according to the prior art, and FIG. 1B is a top view of a poly-active capacitor according to the prior art.

첨부된 도 1a에 도시한 바와 같이, 커패시터의 하부 전극이 되는 P형 또는 N형 반도체 기판(10)의 상부에 커패시터의 유전체가 되는 게이트 산화막(20), 상기 게이트 산화막(20)의 측면에는 다른 소자와의 격리를 위한 필드산화막(30), 상기 게이트 산화막(20)의 상부에 커패시터의 상부 전극이 되는 폴리실리콘(40)으로 구성된다. 도 1a는 도 1b의 A-A' 선에 따른 단면도를 도시한 것이다.As shown in FIG. 1A, the gate oxide film 20 serving as the dielectric of the capacitor and the side surfaces of the gate oxide film 20 are formed on the upper portion of the P-type or N-type semiconductor substrate 10 serving as the lower electrode of the capacitor. A field oxide film 30 for isolation from the device, and a polysilicon 40 to be the upper electrode of the capacitor on the gate oxide film 20. FIG. 1A is a cross-sectional view taken along line AA ′ of FIG. 1B.

첨부된 도 1b에 도시한 바와 같이, 커패시터의 하부전극이 되는 P형 또는 N형 액티브 영역(11), 상기 액티브 영역(11)을 접점하는 하부전극 연결부(12), 커패시터의 상부 전극이 되는 폴리실리콘(40), 상기 폴리실리콘(40)을 접점하는 상부 전극 연결부(41), 상기 하부전극연결부(12)와 접점하는 제1금속 배선부(51), 상기 상부전극 연결부(41)와 접점하는 제2금속 배선부(52)로 구성된다.As shown in FIG. 1B, a P-type or N-type active region 11 serving as a lower electrode of the capacitor, a lower electrode connecting portion 12 contacting the active region 11, and a poly serving as an upper electrode of the capacitor are illustrated. Silicon 40, an upper electrode connecting portion 41 for contacting the polysilicon 40, a first metal wiring portion 51 for contacting the lower electrode connecting portion 12, and for contacting the upper electrode connecting portion 41 The second metal wiring portion 52 is formed.

그러나 종래의 폴리-액티브 커패시터 구조는 커패시터의 하부 전극으로 P형 또는 N형 액티브 영역 중에서 하나만을 사용하기 때문에 동작전압에 따른 공핍층 형성에 의하여 정전용량의 변화가 크다는 문제점이 있다. However, since the conventional poly-active capacitor structure uses only one of the P-type and N-type active regions as the lower electrode of the capacitor, there is a problem in that the capacitance is largely changed by forming a depletion layer according to the operating voltage.

한편, 모스 트랜지스터의 게이트 전극을 상부 전극으로 하는 커패시터는 일정한 정전 용량을 얻을 수밖에 없다. 따라서 보다 큰 정전 용량을 얻기 위해서 추가 공정이 필요하다는 단점이 있으며, 메탈-메탈 커패시터의 경우는 공정 단계가 최소 두 개의 금속배선층을 필요로 한다는 단점이 있다.On the other hand, the capacitor having the gate electrode of the MOS transistor as the upper electrode has to obtain a constant capacitance. Therefore, there is a disadvantage in that an additional process is required to obtain a larger capacitance, and in the case of a metal-metal capacitor, a process step requires at least two metal wiring layers.

따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 본 발명은 목적은 기존의 동일한 공정을 활용하면서도 동일 면적에서 보다 큰 게이트 커패시턴스를 얻을 수 있는 반도체 소자의 게이트 커패시터 제조방법을 제공함에 그 목 적이 있다.Accordingly, the present invention has been made to solve the above-described problems, the object of the present invention is to provide a method for manufacturing a gate capacitor of a semiconductor device that can obtain a larger gate capacitance in the same area while using the same existing process. There is an enemy.

상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 게이트 커패시터 제조방법은 반도체 기판 상에 LDD 구조를 갖는 모스 트랜지스터를 형성하는 제1단계; 절연막을 증착시키고, 상기 모스 트랜지스터의 게이트 전극은 부분적으로 실리사이드가 형성되도록 상기 절연막을 포토리소그래피 공정을 통하여 패터닝하는 제2단계; 금속을 증착한 후 열처리 공정을 진행하여 상기 게이트 전극에는 부분적으로 실리사이드를 형성하는 제3단계; 유전막을 증착하는 제4단계; 층간절연막을 증착하는 제5단계; 상기 게이트 전극에서 실리사이드가 형성된 부분과 연결하기 위한 컨택홀과 상기 게이트 전극에서 실리사이드가 형성되지 않은 부분과 연결하기 위한 컨택홀을 포함하여 반도체 소자제조에 필요한 컨택홀을 패터닝하는 제6단계; 컨택홀을 식각하는 제7단계; 플러그를 형성한 후 금속 배선을 패터닝하는 제8단계;를 포함하여 이루어진 것을 특징으로 한다.A method of manufacturing a gate capacitor of a semiconductor device according to the present invention for realizing the above object includes a first step of forming a MOS transistor having an LDD structure on a semiconductor substrate; Depositing an insulating film, and patterning the insulating film through a photolithography process so that the gate electrode of the MOS transistor is partially formed of silicide; Performing a heat treatment process after depositing a metal to partially form silicide on the gate electrode; Depositing a dielectric film; Depositing an interlayer insulating film; Patterning a contact hole for manufacturing a semiconductor device, including a contact hole for connecting to a silicide-formed portion in the gate electrode and a contact hole for connecting to a portion in which the silicide is not formed in the gate electrode; A seventh step of etching the contact hole; And an eighth step of patterning the metal wire after the plug is formed.

또한, 상기 제4단계는 실리콘질화막을 유전막으로 증착하는 것을 특징으로 한다.In addition, the fourth step is characterized in that to deposit a silicon nitride film as a dielectric film.

또한, 상기 제4단계는 상기 유전막을 20 ~ 100Å의 두께로 증착하는 것을 특징으로 한다.In addition, the fourth step is characterized in that the dielectric film is deposited to a thickness of 20 ~ 100Å.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.Hereinafter, the configuration and operation of the preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2h는 본 발명의 일실시예에 따른 반도체 소자의 게이트 커패시터 제조방법을 설명하기 위한 단면도이다.2A to 2H are cross-sectional views illustrating a method of manufacturing a gate capacitor of a semiconductor device according to an embodiment of the present invention.

본 발명의 일실시예에 따른 반도체 소자의 게이트 커패시터 제조방법은 제1단계 내지 제8단계를 포함하여 이루어져 있다.A method of manufacturing a gate capacitor of a semiconductor device according to an embodiment of the present invention includes first to eighth steps.

상기 제1단계는 반도체 기판 상에 LDD 구조를 갖는 모스 트랜지스터를 형성하는 단계이다. 첨부된 도 2a는 P형 또는 N형의 반도체 기판(10) 상에 게이트 산화막(20)과 게이트 전극(60)이 공지의 기술에 의하여 형성되고, LDD(lightly doped drain) 구조(80)를 형성하기 위해 저농도 LDD 이온주입 공정이 수행된 후 스페이서(70)를 형성하고나서 고농도 LDD 이온주입 공정을 완료한 상태를 보여준다.The first step is to form a MOS transistor having an LDD structure on a semiconductor substrate. 2A shows a gate oxide film 20 and a gate electrode 60 formed on a P-type or N-type semiconductor substrate 10 by a known technique, and form a lightly doped drain (LDD) structure 80. To this end, after the low concentration LDD ion implantation process is performed, the spacer 70 is formed and then the high concentration LDD ion implantation process is completed.

상기 제2단계는 실리사이드 영역을 패터닝하는 단계이다. 첨부된 도 2b에 도시한 바와 같이 실리사이드가 형성되는 영역을 정의하기 위해 소정의 절연막(90)을 상기 제1단계의 결과물 상에 증착한다. 이후 상기 절연막(90)을 포토리소그래피 공정을 통하여 패터닝한다. 이 때 상기 게이트 전극(60)에 부분적으로 실리사이드가 형성되도록 상기 게이트 전극(60)의 상면에 존재하는 절연막(90)의 일부분에 감광막(100)의 패턴이 존재한다. The second step is to pattern the silicide region. As shown in FIG. 2B, a predetermined insulating film 90 is deposited on the resultant of the first step to define a region in which silicide is formed. Thereafter, the insulating film 90 is patterned through a photolithography process. At this time, a pattern of the photosensitive film 100 is present in a portion of the insulating film 90 existing on the upper surface of the gate electrode 60 so that silicide is partially formed in the gate electrode 60.

따라서 본 발명의 일실시예에 따른 반도체 소자의 게이트 커패시터 제조방법의 실리사이드 패터닝 마스크는 게이트 커패시터로 사용되는 게이트 전극의 일부분에 마스크가 형성되도록 레티클(reticle)(111)의 수정이 필요하다.Accordingly, the silicide patterning mask of the method of manufacturing the gate capacitor of the semiconductor device according to the exemplary embodiment of the present invention requires modification of the reticle 111 so that a mask is formed on a portion of the gate electrode used as the gate capacitor.

상기 제3단계는 실리사이드를 형성하는 단계이다. 첨부된 도 2c는 상기 제2단계의 결과물에 실리사이드 형성을 위한 금속을 증착한 후 열처리 공정을 진행하여 액티브 영역과 게이트 전극(60)의 일부분에서 실리사이드(120)가 형성된 상태를 보여준다.The third step is to form a silicide. 2C shows a state in which the silicide 120 is formed in the active region and a portion of the gate electrode 60 by depositing a metal for silicide formation on the resultant of the second step and then performing a heat treatment process.

상기 제4단계는 유전막을 증착하는 단계이다. 첨부된 도 2d에 도시한 바와 같이 게이트 전극(60)의 상부에 형성되는 커패시터를 위한 유전막(130)을 증착하는 단계이다.The fourth step is to deposit a dielectric film. As shown in FIG. 2D, the dielectric film 130 for the capacitor formed on the gate electrode 60 is deposited.

상기 제5단계는 층간절연막을 증착하는 단계이다. 상기 층간절연막(140)으로서 두 가지 이상의 절연막을 사용하는 것도 가능하다. 첨부된 도 2e에 도시한 바와 같이 상기 층간절연막(140)은 BPSG막을 제1층간절연막(141)으로, SiH4막을 제2층간절연막(142)으로 증착한 상태를 보여주며, 필요에 따라서는 평탄화를 위해 화학적기계적연마 공정을 수행할 수 있다.The fifth step is to deposit an interlayer insulating film. It is also possible to use two or more insulating films as the interlayer insulating film 140. As shown in FIG. 2E, the interlayer insulating film 140 shows a state in which a BPSG film is deposited as the first interlayer insulating film 141 and a SiH4 film is deposited as the second interlayer insulating film 142. Hazardous chemical mechanical polishing processes can be carried out.

상기 제6단계는 컨택홀을 패터닝하는 단계이다. 첨부된 도 2f에 도시한 바와 같이 이 단계에서 하부 전극으로 사용되는 반도체 기판(10)과 전기적 연결을 위한 컨택홀, 상기 게이트 전극(60)과 전기적 연결을 위한 컨택홀이 형성된다. 또한 게이트 전극(60)의 상면에 실리사이드가 형성되지 아니한 부분을 따라서 형성되는 라인(line) 형상의 또 하나의 전극을 형성하기 위한 라인 패턴이 형성된다. The sixth step is patterning the contact hole. As shown in FIG. 2F, a contact hole for electrical connection with the semiconductor substrate 10 used as the lower electrode and a contact hole for electrical connection with the gate electrode 60 are formed in this step. In addition, a line pattern is formed on the upper surface of the gate electrode 60 to form another line-shaped electrode formed along a portion where no silicide is formed.

따라서 본 발명에 따른 반도체 소자의 게이트 커패시터 제조방법의 컨택홀 패터닝 마스크는 게이트 커패시터로 사용되는 게이트 전극(60)의 일부분이 오픈(open)되도록 레티클(112)의 수정 또는 추가가 필요하다.Therefore, the contact hole patterning mask of the method of manufacturing the gate capacitor of the semiconductor device according to the present invention requires modification or addition of the reticle 112 so that a part of the gate electrode 60 used as the gate capacitor is opened.

상기 제7단계는 컨택홀을 식각하는 단계이다. 첨부된 도 2g에 도시한 바와 같이 상기 제6단계의 결과물을 공지의 식각 공정을 수행하여 상기 컨택홀 또는 라인 패턴을 건식 식각하는 단계이다.The seventh step is to etch the contact hole. As shown in FIG. 2G, the result of the sixth step is a step of dry etching the contact hole or the line pattern by performing a known etching process.

상기 제8단계는 플러그를 형성한 후 금속 배선을 패터닝하는 단계이다. 첨부된 도 2h에 도시한 바와 같이 플러그(150)는 Ti/TiN 막을 증착한 후 텅스텐(W)막을 화학기상증착법에 의하여 증착하고나서 에치백(etch back) 또는 화학적기계적연 마(chemicalmechanical polish) 공정을 수행하여 형성하는 것이다. 이후 배선을 위한 금속층을 증착한 후 포토리소그래피 공정 및 식각 공정을 통하여 금속배선(160)을 패터닝하는 것이다.The eighth step is to pattern the metal wiring after the plug is formed. As shown in FIG. 2H, the plug 150 deposits a Ti / TiN film and then deposits a tungsten (W) film by chemical vapor deposition, followed by an etch back or chemical mechanical polishing process. To form. Thereafter, after depositing a metal layer for wiring, the metal wiring 160 is patterned through a photolithography process and an etching process.

따라서 본 발명에 따른 반도체 소자의 게이트 커패시터 제조방법은 게이트 전극(60)의 상부의 일부분에 추가적인 전극(150b)을 형성함으로써 커패시턴스를 증가시킬 수 있는 것이다. 또한 본 발명에서는 제1층 금속 배선 이하만으로도 커패시터를 형성할 수 있는 장점이 있다. Therefore, in the method of manufacturing the gate capacitor of the semiconductor device according to the present invention, the capacitance can be increased by forming an additional electrode 150b on a portion of the upper portion of the gate electrode 60. In addition, the present invention has the advantage that the capacitor can be formed only below the first layer metal wiring.

본 발명의 또 다른 일실시예에 따른 반도체 소자의 게이트 커패시터 제조방법의 제4단계는 실리콘질화막을 유전막(130)으로 증착하는 것이 바람직하다. 실리콘질화막(SiN)은 막질이 우수하고 유전율이 높은 막으로서 본 발명의 게이트 커패시터의 상부에 존재하는 유전체로서 최적의 물질이다.In the fourth step of the method of manufacturing a gate capacitor of a semiconductor device according to another embodiment of the present invention, it is preferable to deposit a silicon nitride film as the dielectric film 130. The silicon nitride film (SiN) is a film having excellent film quality and high dielectric constant, and is an optimal material as a dielectric on the gate capacitor of the present invention.

본 발명의 다른 일실시예에 따른 반도체 소자의 게이트 커패시터 제조방법의 제4단계는 상기 유전막(130)이 20 ~ 100Å의 두께로 증착하는 것이 바람직하다. 따라서 유전막(130)의 두께에 따른 커패시턴스를 조절할 수 있는 것이다.In the fourth step of the method of manufacturing a gate capacitor of a semiconductor device according to another embodiment of the present invention, it is preferable that the dielectric film 130 is deposited to a thickness of 20 to 100 Å. Therefore, the capacitance according to the thickness of the dielectric film 130 can be adjusted.

본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.It will be apparent to those skilled in the art that the present invention is not limited to the above embodiments and can be practiced in various ways without departing from the technical spirit of the present invention. will be.

이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체 소자의 게이트 커패시터 제조방법에 의하면 기존의 동일한 공정을 활용하되 단지 마스크 상의 패턴만 변경함으로써 동일한 면적에서 보다 큰 정전 용량을 얻을 수 있고 또한 유전막의 두께 조절을 통해 커패시턴스 값을 미세 조절할 수 있는 효과가 있다.As described above in detail, according to the method of manufacturing a gate capacitor of a semiconductor device according to the present invention, by using the same existing process, but by changing only the pattern on the mask, a larger capacitance can be obtained in the same area, and the thickness of the dielectric film is controlled. Through this, the capacitance value can be finely adjusted.

Claims (3)

반도체 기판 상에 LDD 구조를 갖는 모스 트랜지스터를 형성하는 제1단계; 절연막을 증착시키고, 상기 모스 트랜지스터의 게이트 전극은 부분적으로 실리사이드가 형성되도록 상기 절연막을 포토리소그래피 공정을 통하여 패터닝하는 제2단계; 금속을 증착한 후 열처리 공정을 진행하여 상기 게이트 전극에는 부분적으로 실리사이드를 형성하는 제3단계; 유전막을 증착하는 제4단계; 층간절연막을 증착하는 제5단계; 상기 게이트 전극에서 실리사이드가 형성된 부분과 연결하기 위한 컨택홀과 상기 게이트 전극에서 실리사이드가 형성되지 않은 부분과 연결하기 위한 컨택홀을 포함하여 반도체 소자제조에 필요한 컨택홀을 패터닝하는 제6단계; 컨택홀을 식각하는 제7단계; 플러그를 형성한 후 금속 배선을 패터닝하는 제8단계;를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 게이트 커패시터 제조방법.Forming a MOS transistor having an LDD structure on the semiconductor substrate; Depositing an insulating film, and patterning the insulating film through a photolithography process so that the gate electrode of the MOS transistor is partially formed of silicide; Performing a heat treatment process after depositing a metal to partially form silicide on the gate electrode; Depositing a dielectric film; Depositing an interlayer insulating film; Patterning a contact hole for manufacturing a semiconductor device, including a contact hole for connecting to a silicide-formed portion in the gate electrode and a contact hole for connecting to a portion in which the silicide is not formed in the gate electrode; A seventh step of etching the contact hole; And an eighth step of patterning the metal wires after forming the plugs. 제1항에 있어서, 상기 제4단계는 실리콘질화막을 유전막으로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 커패시터 제조방법.The method of claim 1, wherein the fourth step comprises depositing a silicon nitride film as a dielectric film. 제1항 또는 제2항에 있어서, 상기 제4단계는 상기 유전막을 20 ~ 100Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 커패시터 제조방법.The method of claim 1, wherein in the fourth step, the dielectric film is deposited to a thickness of about 20 to about 100 GHz.
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* Cited by examiner, † Cited by third party
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KR20040001484A (en) * 2002-06-28 2004-01-07 주식회사 하이닉스반도체 Method of manufacturing semiconductor device
KR20040025948A (en) * 2002-09-17 2004-03-27 아남반도체 주식회사 Method for forming contact hole of a semiconductor

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