JP3554773B2 - アクティブマトリックスｌｃｄの駆動方法 - Google Patents
アクティブマトリックスｌｃｄの駆動方法 Download PDFInfo
- Publication number
- JP3554773B2 JP3554773B2 JP32971895A JP32971895A JP3554773B2 JP 3554773 B2 JP3554773 B2 JP 3554773B2 JP 32971895 A JP32971895 A JP 32971895A JP 32971895 A JP32971895 A JP 32971895A JP 3554773 B2 JP3554773 B2 JP 3554773B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- voltage
- circuit
- common electrode
- field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
- G09G3/3655—Details of drivers for counter electrodes, e.g. common electrodes for pixel capacitors or supplementary storage capacitors
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0204—Compensation of DC component across the pixels in flat panels
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリックスＬＣＤの駆動方法に係り、詳細には、選択区間毎に画素電極に残る直流成分のアンバランスを相殺して、ＬＣＤ表示エリア全体のＤＣバランスを維持するアクティブマトリックスＬＣＤの駆動方法に関する。
【０００２】
【従来の技術】
従来のアクティブマトリックスＬＣＤの１画素分の回路は、図２１の破線内に示すように、走査線１と信号線２の交点に接続されたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓ−ｉｓｔｏｒ ）３と、このＴＦＴ３の共通電極Ｃに接続された画素電極４及び補助容量５（Ｃｓｔｇ ）とにより構成されている。また、図中の信号線２と共通電極Ｃのアース側には、ＤＣ電源６、７から所定のＤＣ電圧Ｖ、Ｖｃが印加されている。なお、図中のＣＧＳは、ＴＦＴ３のゲート電極Ｇとソース電極Ｓ間の寄生容量である。
【０００３】
この回路構成において、走査線１と信号線２には、図中に示すように、走査信号８とビデオ信号（映像信号）９が入力されており、この走査信号が入力されるタイミングでＴＦＴ３のゲート電極ＧがＯＮされ、そのＯＮタイミングでビデオ信号がＴＦＴ３のソース電極Ｓに入力されて共通電極Ｃ側に伝達され、共通電極Ｃに接続された画素電極４及び補助容量Ｃｓｔｇ に入力ビデオ信号に応じた電荷が蓄積される。
【０００４】
この時、画素電極４に印加される電圧ΔＶは、次式（１）で表される。
【０００５】
ΔＶ＝Ｖ（ＶＳ ）・ＣＧＳ／（ＣＧＳ＋ＣＬＣ＋ＣＳＴＧ ）‥‥（１）
上記走査線１、信号線２及びＴＦＴ３に印加される走査信号８、ビデオ信号９及びＤＣ電圧の関係の具体例を図２２の（例１）に示す。この図２２では、ビデオ信号ＶＩＤＡが２値的に変化する信号である場合を示している。
【０００６】
この図２２において、上記式（１）に該当するいわゆる飛び込み電圧ΔＶは、入力されるビデオ信号ＶＩＤＡに依存し、さらに交流駆動することによる非対称性のため、例えば、図２２に示すＴＦＴ３がＮＭＯＳ（Ｎｉｔｒｉｄｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍ−ｉｃｏｎｄｕｃｔｏｒ）の場合は、ＴＦＴ３の共通電極Ｃに一定のＤＣ電圧Ｖｃを印加した場合、必ずＤＣ成分が画素電極（液晶）に印加されることになる。
【０００７】
したがって、不規則なビデオ信号が入力される画素電極４に対してＤＣ電圧が印加されている共通電極Ｃとの間で常に、且つ表示エリア全体でＤＣバランスを保てないという状態が発生していた。
【０００８】
すなわち、従来は、図２２に示すＴＦＴ３がＮＭＯＳで、例えば、図中に示すような信号線２にビデオ信号ＶＩＤＡが印加された場合は、図中に示すように、１フレーム内の奇数フィールドと偶数フィールドの画素電極電位Ｖｐの実効電圧を比較すると、“奇数フィールドの実効電圧＜偶数フィールドの実効電圧”となっているため、“奇数フィールドの実効電圧＝偶数フィールドの実効電圧”となるように、共通電極Ｃに印加するＤＣ電圧Ｖｃを図中のＶＣＯＭ に下げた値とすることにより、ＤＣ成分を除去するようにしている。
【０００９】
【発明が解決しようとする課題】
しかしながら、このような従来の図２２の（例１）に示したアクティブマトリックスＬＣＤにおけるＤＣ成分の除去方法にあっては、ＴＦＴ３の共通電極Ｃに印加するＤＣ電圧Ｖｃを図中のＶＣＯＭ に下げた値とするようになっていたが、図２３の（例２）に示す信号線２に印加されるビデオ信号ＶＩＤＢのように、多値的に電位の変化がある場合は、その電位の変化によってΔＶが変化するため、共通電極Ｃに印加するＤＣ電圧ＶｃをＶＣＯＭ に下げただけでは、“奇数フィールドの実効電圧＝偶数フィールドの実効電圧”とはならず、“奇数フィールドの実効電圧≠偶数フィールドの実効電圧”となり、ＤＣ成分が残ったままであり、やはりバランスが保てないという問題点があった。
【００１０】
本発明の課題は、入力ビデオ信号により生成した変換信号をＴＦＴの共通電極に印加するＤＣ電圧に重畳して、アクティブマトリックスＬＣＤにかかるＤＣアンバランスを除去するアクティブマトリックスＬＣＤの駆動方法を提供することである。
【００１１】
【課題を解決するための手段】
請求項１記載の発明は、複数の信号線と複数の走査線をマトリックス状に配設し、これらの信号線と走査線の各交点に、トランジスタを画素の片側の電極に接続し、他方の画素の共通電極には共通電圧を供給し、映像入力信号に応じた走査タイミングで前記各走査線を走査するとともに、当該各信号線に入力される映像入力信号を、前記共通電圧に対して正と負の映像信号を交互に所定周期毎に極性反転しながら前記各トランジスタを交流駆動することにより、各画素電極に画像信号を蓄積して表示するアクティブマトリックスＬＣＤの駆動方法において、前記各信号線に入力される映像入力信号の電圧変化の大小あるいは信号量の多少に応じ、さらに前記共通電圧に対して前記映像入力信号の１フィールド間における実効値電圧が正となるフィールドでは、該フィールド内における前記映像入力信号とは逆極性で、該映像入力信号の電圧波形に対応した信号波形を有し、前記共通電圧に対して前記映像入力信号の１フィールド間における実効値電圧が負となるフィールドでは、該フィールド内における前記映像入力信号と同極性で、該映像入力信号の電圧波形の電圧波形に対応した信号波形を有し、前記画素の共通電極に供給されて、フィールド毎の正の実効値電圧と負の実効値電圧が等しくなるように調整された変換信号を生成する電圧調整手段を有し、この変換信号を前記画素の共通電極に供給することを特徴としている。
【００１２】
また、請求項２に記載する発明のように、前記電圧調整手段は、奇数フィールドもしくは偶数フィールドのいずれかの映像入力信号を位相反転し、該位相反転した映像入力信号と同一フレーム内における他方側のフィールドの映像入力信号のそれぞれを積分回路を用いて積分し、前記トランジスタの共通電極に供給することが有効である。
【００１３】
また、請求項３に記載する発明のように、前記電圧調整手段は、ローパスフィルタを用いて前記映像入力信号の低周波成分を前記トランジスタの共通電極に供給することが有効である。
【００１４】
また、請求項４に記載する発明のように、前記電圧調整手段は、矩形波発生回路を用いて前記映像入力信号の変化に応じた矩形波信号を前記トランジスタの共通電極に供給することが有効である。
【００１５】
また、請求項５に記載する発明のように、前記電圧調整手段は、三角波発生回路を用いて前記映像入力信号の変化に応じた三角波信号を前記トランジスタの共通電極に供給することが有効である。
【００１６】
また、請求項６に記載する発明のように、前記電圧調整手段は、鋸波発生回路を用いて前記映像入力信号の変化に応じた鋸波信号を前記トランジスタの共通電極に供給することが有効である。
【００１７】
また、請求項７に記載する発明のように、前記電圧調整手段は、前記変換信号と所定電圧とを加算回路を用いて重畳し、当該重畳信号を前記トランジスタの共通電極に供給することが有効である。
【００１８】
また、請求項８に記載する発明のように、前記電圧調整手段は、積分回路を用いて前記映像入力信号の変化に応じた積分信号を生成し、前記共通電圧に対する当該積分信号の大小に応じて、当該共通電圧に当該積分信号を加算重畳あるいは減算重畳して前記トランジスタの共通電極に供給することが有効である。
【００１９】
また、請求項９に記載する発明のように、前記電圧調整手段は、積分回路を用いて前記映像入力信号の奇数フィールドと偶数フィールドの変化に応じた各積分信号を生成し、この奇数フィールド積分信号と偶数フィールド積分信号との差分信号を求め、前記共通電圧に対する当該差分信号の大小に応じて、当該共通電圧に当該差分信号を加算重畳あるいは減算重畳して前記トランジスタの共通電極に供給することが有効である。
【００２０】
また、請求項１０に記載する発明のように、前記電圧調整手段は、加算回路を用いて前記映像入力信号の奇数フィールドと偶数フィールドの変化に応じた各加算信号を生成し、この奇数フィールド加算信号と偶数フィールド加算信号との差分信号を求め、前記共通電圧に対する当該差分信号の大小に応じて、当該共通電圧に当該差分信号を加算重畳あるいは減算重畳して前記トランジスタの共通電極に供給することが有効である。
【００２１】
また、請求項１１に記載する発明のように、前記加算回路は、オペアンプを用いることが可能である。
【００２２】
請求項１記載の発明によれば、複数の信号線と複数の走査線をマトリックス状に配設し、これらの信号線と走査線の各交点に、トランジスタを画素の片側の電極に接続し、他方の画素の共通電極には共通電圧を供給し、映像入力信号に応じた走査タイミングで前記各走査線を走査するとともに、当該各信号線に入力される映像入力信号を、前記共通電圧に対して正と負の映像信号を交互に所定周期毎に極性反転しながら前記各トランジスタを交流駆動することにより、各画素電極に画像信号を蓄積して表示するアクティブマトリックスＬＣＤの駆動方法において、前記各信号線に入力される映像入力信号の電圧変化の大小あるいは信号量の多少に応じ、さらに前記共通電圧に対して前記映像入力信号の１フィールド間における実効値電圧が正となるフィールドでは、該フィールド内における前記映像入力信号とは逆極性で、該映像入力信号の電圧波形に対応した信号波形を有し、前記共通電圧に対して前記映像入力信号の１フィールド間における実効値電圧が負となるフィールドでは、該フィールド内における前記映像入力信号と同極性で、該映像入力信号の電圧波形の電圧波形に対応した信号波形を有し、前記画素の共通電極に供給されて、フィールド毎の正の実効値電圧と負の実効値電圧が等しくなるように調整された変換信号を生成する電圧調整手段により生成し、この変換信号を前記画素の共通電極に供給する。
【００２３】
したがって、映像入力信号の変化に応じた変換信号をトランジスタの共通電極に供給して、共通電極に接続された画素電極のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。その結果、アクティブマトリックスＬＣＤの劣化を抑制することができるとともに、信頼性を向上させることができる。また、ＤＣアンバランスに起因する階調のズレも小さくすることができ、アクティブマトリックスＬＣＤの高画質化を図ることができる。
【００２４】
請求項２記載の発明によれば、前記電圧調整手段は、奇数フィールドもしくは偶数フィールドのいずれかの映像入力信号を位相反転し、該位相反転した映像入力信号と同一フレーム内における他方側のフィールドの映像入力信号のそれぞれを積分回路を用いて積分し、前記トランジスタの共通電極に供給することにより、また、請求項３記載の発明によれば、前記電圧調整手段は、ローパスフィルタを用いて前記映像入力信号の低周波成分を前記トランジスタの共通電極に供給することにより、また、請求項４記載の発明によれば、前記電圧調整手段は、矩形波発生回路を用いて前記映像入力信号の変化に応じた矩形波信号を前記トランジスタの共通電極に供給することにより、また、請求項５記載の発明によれば、前記電圧調整手段は、三角波発生回路を用いて前記映像入力信号の変化に応じた三角波信号を前記トランジスタの共通電極に供給することにより、また、請求項６記載の発明によれば、前記電圧調整手段は、鋸波発生回路を用いて前記映像入力信号の変化に応じた鋸波信号を前記トランジスタの共通電極に供給することにより、映像入力信号の変化に応じて画素電極に発生するＤＣ成分を相殺する変換信号をトランジスタの共通電極に供給することができ、画素電極のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。
【００２５】
請求項７記載の発明によれば、前記電圧調整手段は、前記変換信号と所定電圧とを加算回路を用いて重畳し、当該重畳信号を前記トランジスタの共通電極に供給することにより、映像入力信号の変化に応じた変換信号をＤＣ電圧に重畳して共通電極に接続された画素電極に印加することができ、画素電極のＤＣアンバランスを除去することができる。
【００２６】
請求項８記載の発明によれば、前記電圧調整手段は、積分回路を用いて前記映像入力信号の変化に応じた積分信号を生成し、前記共通電圧に対する当該積分信号の大小に応じて、当該共通電圧に当該積分信号を加算重畳あるいは減算重畳して前記トランジスタの共通電極に供給することにより、映像入力信号の変化に応じた積分信号を共通電圧に加算重畳あるいは減算重畳して共通電極に接続された画素電極に印加することができ、画素電極のＤＣアンバランスを除去することができる。
【００２７】
請求項９記載の発明によれば、前記電圧調整手段は、積分回路を用いて前記映像入力信号の奇数フィールドと偶数フィールドの変化に応じた各積分信号を生成し、この奇数フィールド積分信号と偶数フィールド積分信号との差分信号を求め、前記共通電圧に対する当該差分信号の大小に応じて、当該共通電圧に当該差分信号を加算重畳あるいは減算重畳して前記トランジスタの共通電極に供給することにより、また、請求項１０記載の発明によれば、前記電圧調整手段は、加算回路を用いて前記映像入力信号の奇数フィールドと偶数フィールドの変化に応じた各加算信号を生成し、この奇数フィールド加算信号と偶数フィールド加算信号との差分信号を求め、前記共通電圧に対する当該差分信号の大小に応じて、当該共通電圧に当該差分信号を加算重畳あるいは減算重畳して前記トランジスタの共通電極に供給することにより、奇数フィールドと偶数フィールドの映像入力信号の変化に応じた積分信号を共通電圧に加算重畳あるいは減算重畳して共通電極に接続された画素電極に印加することができ、画素電極のＤＣアンバランスを除去することができる。
【００２８】
請求項１１記載の発明によれば、前記加算回路は、オペアンプを用いることが可能であり、加算回路を低コストで実現することができる。
【００２９】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を詳細に説明する。
（第１の実施の形態）
図１〜図４は、本発明のアクティブマトリックスＬＣＤの駆動方法を適用したアクティブマトリックスＬＣＤの第１の実施の形態を示す図である。
まず、構成を説明する。
図１は、本第１の実施の形態のアクティブマトリックスＬＣＤの１画素分の回路構成を示す図であり、上記従来の図９に示した回路構成と同一の構成部分には、同一符号を付している。
【００３０】
この図１において、信号線２から分岐して接続された電圧調整手段は１０は、データー信号調整回路１１、ローパスフィルタ１２及び加算器１３により構成されている。
データー信号調整回路１１は、信号線２に入力されるビデオ信号の奇数フィールドと偶数フィールドの位相を合わせるように、例えば、偶数フィールドの位相を反転させてローパスフィルタ１２に出力する回路である。
【００３１】
ローパスフィルタ１２は、データー信号調整回路１１から入力される位相反転されたビデオ信号を、走査周波数あるいはフレーム周波数あるいはカットオフ周波数とする低周波成分の積分電圧信号として加算器１２に出力する回路である。
加算器１３は、図中のＤＣ電源７から出力されるＤＣ電圧Ｖｃにローパスフィルタ１３から入力される低周波成分の積分電圧信号を重畳して、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加する回路である。
【００３２】
また、図１に示すＴＦＴ３には、ＮＭＯＳ型を用いるものとする。
したがって、本第１の実施の形態の回路構成では、電圧調整手段１０を接続したことにより、入力ビデオ信号を平均化した電圧信号がＤＣ電圧Ｖｃに重畳されてＴＦＴ３の共通電極Ｃに印加されることになる。
【００３３】
次に、本第１の実施の形態の動作を説明する。
まず、図１の回路内の動作について、図２（ａ）に示す信号線２に２値に変化するビデオ信号ＶＩＤＡ（奇数フィールドに同期するビデオ信号ａ、偶数フィールドに同期するビデオ信号ｂ）が印加された場合の波形図を参照して説明する。
【００３４】
この図２（ａ）では、信号線２に入力されるビデオ信号ＶＩＤＡが、走査線１に入力される走査信号ＶＧ のＯＮタイミングでＴＦＴ３のソース電極Ｓに印加される時、そのビデオ信号ＶＩＤＡは、データー信号調整回路１１により、その奇数フィールドに同期するビデオ信号が位相反転され、その偶数フィールドに同期するビデオ信号が同相のままローパスフィルタ１２に出力され、ローパスフィルタ１２により図２（ｂ）に示すように、そのフィールド毎に低周波成分の積分電圧信号ｃ、ｃ´に変換されて加算器１３に出力される。
【００３５】
この時、奇数フィールドの積分電圧信号ｃと偶数フィールドの積分電圧信号ｃ´の関係は、基本的にｃ＝ｃ´であるが、入力されるビデオ信号の電圧の大小あるいは信号量の多少に応じてｃ≠ｃ´となる場合も有り得る。
【００３６】
そして、その積分電圧信号ｃ、ｃ´が、加算器１３によりＤＣ電圧７から出力されるＤＣ電圧Ｖｃに重畳されて、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加される。このＤＣ電圧Ｖｃに重畳される積分電圧信号ｃ、ｃ´による補正分は、図２（ｃ）に示すように、奇数フィールドに同期するビデオ信号ａに対しては加算となり、偶数フィールドに同期するビデオ信号ｂに対しては減算となる。
【００３７】
すなわち、この偶数フィールドと奇数フィールドにおいて共通電極Ｃに印加される補正電圧ｃ、ｃ´の関係は、次式（２）、（３）により表すことができる。
奇数フィールドでは、ａ−（−ｃ）＝ａ＋ｃ‥‥（２）
偶数フィールドでは、−ｂ−（−ｃ´）＝−ｂ＋ｃ´‥‥（３）
つまり、ｃ＝ｃ´であるため、奇数フィールドと偶数フィールドのＤＣ成分を相殺する値として積分電圧信号ｃ、ｃ´を重畳することができ、その重畳の結果ａ＋ｃ≒−ｂ＋ｃ´とすることができる。
【００３８】
したがって、画素電極４に印加されるＤＣ電圧Ｖｃに図２（ａ）に示す２値に変化する入力ビデオ信号ＶＩＤＡを変換して生成した補正電圧ｃ、ｃ´を重畳させることにより、１フレーム内でのＤＣアンバランスを相殺して、１フレーム内のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。
【００３９】
次いで、図３に示す２値に変化するビデオ信号ＶＩＤＡが、図１の信号線２に印加された場合の動作について説明する。
この図３では、信号線２に入力されるビデオ信号ＶＩＤＡが、走査線１に入力される走査信号ＶＧ のＯＮタイミングでＴＦＴ３のソース電極Ｓに印加される時、そのビデオ信号ＶＩＤＡは、データー調整回路１１により、その奇数フィールドに同期するビデオ信号ＶＩＤＡが位相反転され、偶数フィールドに同期するビデオ信号ＶＩＤＡが同相のままローパスフィルタ１２に出力される。そして、その偶数フィールド及び奇数フィールドのビデオ信号ＶＩＤＡは、ローパスフィルター１２により低周波成分の積分電圧信号に変換されて加算器１３に出力され、その各積分信号が加算器１３によりＤＣ電源７から出力されるＤＣ電圧Ｖｃに重畳されて、ＴＦＴ３の共通電極Ｃに接続された画素電極４に画素電極電位Ｖｐとして印加される。
【００４０】
このＤＣ電圧Ｖｃに重畳される積分電圧信号による補正分は、図３中に“ｅ”で示すように、印加されるビデオ信号ＶＩＤＡの変化により、奇数フィールドと偶数フィールドに発生する飛び込み電圧ΔＶの変化に対応してＤＣ電圧Ｖｃに重畳されている。
【００４１】
この奇数フィールドと偶数フィールドにおいて共通電極Ｃに印加される補正電圧ｅの関係は、次式（４）、（５）により表すことができる。
【００４２】
奇数フィールドでは、Ｖｐ−（−ｅ）＝Ｖｐ＋ｅ…（４）
偶数フィールドでは、−Ｖｐ−（−ｅ）＝−Ｖｐ＋ｅ…（５）
つまり、補正電圧ｅは、奇数フィールドに同期するビデオ信号ＶＩＤＡに対しては加算され、偶数フィールドに同期するビデオ信号ＶＩＤＡに対しては減算されるため、その奇数フィールドと偶数フィールドのＤＣ成分を相殺する値として次式（６）により１フレームの実効相殺電圧を求めることができる。
【００４３】
（Ｖｐ＋ｅ）＋（−Ｖｐ＋ｅ）＝２ｅ…（６）
その結果、奇数フィールドの実効電圧≒偶数フィールドの実効電圧とすることができる。
したがって、画素電極４に印加されるＤＣ電圧Ｖｃに図３に示す２値に変化する入力ビデオ信号ＶＩＤＡを変換して生成した補正電圧ｅを重畳させることにより、１フレーム内でのＤＣアンバランスを相殺して、１フレーム内のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。
【００４４】
また、図１の回路動作について、図４に示すビデオ信号ＶＩＤＢが、図１の信号線２に印加された場合の動作について説明する。
この図４では、信号線２に入力されるビデオ信号ＶＩＤＢが、走査線１に入力される走査信号ＶＧ のＯＮタイミングでＴＦＴ３のソース電極Ｓに印加される時、そのビデオ信号ＶＩＤＢは、データー調整回路１１により、その奇数フィールドに同期するビデオ信号ＶＩＤＢが位相反転され、偶数フィールドに同期するビデオ信号ＶＩＤＡが同相のままローパスフィルタ１２に出力される。そして、その偶数フィールド及び奇数フィールドのビデオ信号ＶＩＤＢは、ローパスフィルター１２により低周波成分の積分電圧信号に変換されて加算器１３に出力され、その各積分信号が加算器１３によりＤＣ電源７から出力されるＤＣ電圧Ｖｃに重畳されて、ＴＦＴ３の共通電極Ｃに接続された画素電極４に画素電極電位Ｖｐ′として印加される。
【００４５】
このＤＣ電圧Ｖｃに重畳される積分電圧信号による補正分は、図４中に“ｅ′”で示すように、奇数フィールドと偶数フィールドで印加されるビデオ信号ＶＩＤＢの変化に対応してＤＣ電圧Ｖｃに重畳されており、偶数フィールドと奇数フィールド内で変化する図４に示す飛び込み電圧ΔＶ′によるＤＣ成分を補正するように補正電圧ｅ′が重畳されている。
【００４６】
したがって、画素電極４に印加されるＤＣ電圧Ｖｃに図４に示す多値に変化する入力ビデオ信号ＶＩＤＢを、電圧調整手段１０により変換して生成した補正電圧ｅ′を重畳させることにより、奇数フィールドと偶数フィールド間でのＤＣアンバランスを相殺して、１フレーム内のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。
【００４７】
その結果、アクティブマトリックスＬＣＤの劣化を抑制することができるとともに、信頼性を向上させることができる。また、ＤＣアンバランスに起因する階調のズレも小さくすることができ、アクティブマトリックスＬＣＤの高画質化を図ることができる。
【００４８】
（第２の実施の形態）
図５〜図８は、本発明のアクティブマトリックスＬＣＤの駆動方法を適用したアクティブマトリックスＬＣＤの第２の実施の形態を示す図である。
図５は、本第２の実施の形態のＴＦＴ３にＮＭＯＳ型を用いたアクティブマトリックスＬＣＤの１画素分の回路に接続される電圧調整手段１０の構成を示す図であり、上記第１の実施の形態の図１に示した回路構成と同一の構成部分には、同一符号を付して、その構成説明を省略する。
【００４９】
この図５において、信号線２から分岐して接続された電圧調整手段は１０は、データー信号調整回路１１、ローパスフィルタ１２及び加算器１３により構成されている。
データー信号調整回路１１は、奇数フィールド映像同期信号位相反転回路１１ａ及び偶数フィールド映像信号同期回路１１ｂにより構成されている。奇数フィールド映像同期信号位相反転回路１１ａは、信号線２に入力される奇数フィールドに同期するビデオ信号の位相を反転させてローパスフィルタ１２に出力する回路であり、偶数フィールド映像信号同期回路１１ｂは、信号線２に入力される偶数フィールドに同期するビデオ信号を同相のままローパスフィルタ１２に出力する回路である。
【００５０】
ＴＦＴ３がＮＭＯＳ型の場合は、ローパスフィルタ１２及び加算器１３により共通電圧Ｖｃに重畳する積分信号は、図７の▲１▼に示すように、ビデオ信号の奇数フィールドと偶数フィールドの双方の位相を共通電圧Ｖｃに対して負側にする必要がある。
【００５１】
このため、奇数フィールドに同期したビデオ信号を奇数フィールド映像同期信号位相反転回路１１ａにより位相反転させてローパスフィルタ１２に出力するとともに、偶数フィールドに同期したビデオ信号は交流駆動であるため既に位相反転されているため、偶数フィールド映像信号同期回路１１ｂにより、そのまま同期したビデオ信号をローパスフィルタ１２に出力する。
【００５２】
そして、加算器１３では、ローパスフィルタ１２から入力される奇数フィールド、偶数フィールドともに同相化された積分信号と、ＤＣ電源７から出力されるＤＣ電圧Ｖｃとを加算してＴＦＴ３の共通電極Ｃへ出力する。
また、ＴＦＴ３がＰＭＯＳ型の場合は、図６に示す構成の電圧調整手段１０を利用する。この電圧調整手段１０のデーター調整回路２１は、奇数フィールド映像信号同期回路２１ａ及び偶数フィールド映像同期信号位相反転回路２１ｂにより構成されている。
【００５３】
奇数フィールド映像信号同期回路２１ａは、信号線２に入力される奇数フィールドに同期するビデオ信号を同相のままローパスフィルタ１２に出力する回路であり、偶数フィールド映像同期信号位相反転回路２１ｂは、信号線２に入力される偶数フィールドに同期するビデオ信号の位相を反転させてローパスフィルタ１２に出力する回路である。
【００５４】
ＴＦＴ３がＰＭＯＳ型の場合は、ローパスフィルタ１２及び加算器１３により共通電圧Ｖｃに重畳する積分信号は、図８の▲１▼に示すように、ビデオ信号の奇数フィールドと偶数フィールドの双方の位相を共通電圧Ｖｃに対して正側にする必要がある。
【００５５】
このため、奇数フィールドに同期したビデオ信号を奇数フィールド映像信号同期回路２１ａにより同相のままローパスフィルタ１２に出力するとともに、偶数フィールドに同期したビデオ信号は共通電圧Ｖｃに対して負側になっているため、偶数フィールド映像同期信号位相反転回路２１ｂにより、位相反転させてローパスフィルタ１２に出力する。
【００５６】
そして、加算器１３では、ローパスフィルタ１２から入力される奇数フィールド、偶数フィールドともに同相化された積分信号と、ＤＣ電源７から出力されるＤＣ電圧Ｖｃとを加算してＴＦＴ３の共通電極Ｃへ出力する。
【００５７】
したがって、画素電極４に印加されるＤＣ電圧Ｖｃに入力ビデオ信号の奇数フィールド及び偶数フィールドを同相にして変換して生成した積分信号を重畳させることにより、各奇数、偶数フィールド間でのＤＣアンバランスを相殺して、１フレーム内のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。
【００５８】
その結果、アクティブマトリックスＬＣＤの劣化を抑制することができるとともに、信頼性を向上させることができる。また、ＤＣアンバランスに起因する階調のズレも小さくすることができ、アクティブマトリックスＬＣＤの高画質化を図ることができる。
【００５９】
なお、上記各実施例で利用したローパスフィルタ１２の部分は、ビデオ信号を積分する積分回路、あるいはビデオ信号の変化に応じた矩形波信号を発生する矩形波発生回路、あるいはビデオ信号の変化に応じた三角波信号を発生する三角波発生回路、あるいはビデオ信号の変化に応じた鋸波信号を発生する鋸波発生回路としてもよい。
【００６０】
この積分回路、三角波発生回路、矩形波発生回路あるいは鋸波発生回路を利用した場合に、上記加算器１２により重畳される補正電圧ｅの波形パターンの例を図７及び図８に示す。
図７は、上記実施例のようにＴＦＴ３にＮＭＯＳ型を利用した場合に、積分回路、三角波発生回路あるいは矩形波発生回路と上記加算器１３によりＤＣ電圧Ｖｃに重畳される補正電圧ｅの各波形パターン▲１▼〜▲３▼を示す図であり、この場合はＤＣ電圧Ｖｃに対して負側に重畳される。
【００６１】
また、図８は、ＴＦＴ３にＰＭＯＳ型を利用した場合に、積分回路、鋸波発生回路、矩形波発生回路あるいは三角波発生回路と上記加算器１３によりＤＣ電圧Ｖｃに重畳される補正電圧ｅの波形パターン▲１▼〜▲４▼を示す図であり、この場合はＤＣ電圧Ｖｃに対して正側に重畳される。
【００６２】
このように、補正電圧ｅを重畳する回路として、積分回路、三角波発生回路、矩形波発生回路あるいは鋸波発生回路を利用した場合でも、ＤＣ成分を相殺させることが可能であり、同様の効果を得ることができる。
また、加算器１３は、オペアンプにより構成することが可能であり、加算器を低コストで実現することができる。
【００６３】
さらに、積分回路、三角波発生回路、矩形波発生回路あるいは鋸波発生回路を利用して生成される図７及び図８に示したＤＣ補正電圧ｅ▲１▼〜▲４▼としてＤＣ成分をカットできれば、加算器１３によりＤＣ電圧Ｖｃに重畳せずに、そのＤＣ補正電圧ｅ▲１▼〜▲４▼を直接画素電極４に印加するようにしてもよい。
この場合、加算器１３を省略できるため、より低コストで本発明のＤＣ成分を除去する回路を実現することができる。
【００６４】
（第３の実施の形態）
図９〜図１１は、本発明のアクティブマトリックスＬＣＤの駆動方法を適用したアクティブマトリックスＬＣＤの第３の実施の形態を示す図である。
まず、構成を説明する。
図９は、本第３の実施の形態のアクティブマトリックスＬＣＤの１画素分の回路構成を示す図であり、上記従来の図２１に示した回路構成と同一の構成部分には、同一符号を付している。
【００６５】
この図９において、信号線２から分岐して接続された電圧調整手段３０は、１Ｈｏｒ１Ｆ遅延回路３０１、１Ｈｏｒ１Ｆ積分回路３０２、加算回路３０３、減算回路３０４、セレクタ３０５、交流化回路３０６及び共通電極電圧源３０７により構成されている。
１Ｈｏｒ１Ｆ遅延回路３０１は、信号線２に入力されるアナログ映像信号３００を、１走査期間（１Ｈ）分あるいは１フィールド期間（１Ｆ）分遅延させて、交流化回路３０６に出力す回路である。
【００６６】
１Ｈｏｒ１Ｆ積分回路３０２は、１走査期間（１Ｈ）あるいは１フィールド期間（１Ｆ）に同期して、信号線２に入力されるアナログ映像信号３００を積分して、加算回路３０３及び減算回路３０４に出力する回路である。
加算回路３０３は、１Ｈｏｒ１Ｆ積分回路３０２により１Ｈあるいは１Ｆに同期して積分されて入力されるアナログ映像信号の積分値を、共通電極電圧源３０７から入力される共通電極印加電圧Ｖｃに加算して、セレクタ３０５に出力する回路である。
【００６７】
減算回路３０４は、１Ｈｏｒ１Ｆ積分回路３０２により１Ｈあるいは１Ｆに同期して積分されて入力されるアナログ映像信号の積分値を、共通電極電圧源３０７から入力される共通電極印加電圧Ｖｃから減算して、セレクタ３０５に出力する回路である。
【００６８】
セレクタ３０５は、交流化回路３０６の交流化動作に同期して、アナログ映像信号３００が正か負かにより加算回路３０３あるいは減算回路３０４の出力の一方を択一的に選択して、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加する回路である。すなわち、セレクタ３０５は、アナログ映像信号３００が正の時は、加算回路３０３により共通電極印加電圧Ｖｃにアナログ映像信号の積分値が加算重畳された電圧を選択して、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加し、また、アナログ映像信号３００が負の時は、減算回路３０４により共通電極印加電圧Ｖｃにアナログ映像信号の積分値が減算重畳された電圧を選択して、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加する。
【００６９】
交流化回路３０６は、外部の図示しない制御回路から入力される反転制御信号により、１Ｈｏｒ１Ｆ遅延回路３０１により１Ｈ分あるいは１Ｆ分遅延されたアナログ映像信号３００を交流化して極性反転信号を生成して、ドレインドライバ１００に出力する回路である。
【００７０】
ドレインドライバ１００は、交流化回路３０６から入力される極性反転信号により液晶駆動電圧を選択して、ＴＦＴ３のソース電極Ｓに供給する回路である。
共通電極電圧源３０７は、その出力電圧である共通電極印加電圧Ｖｃを設定変更可能な出力可変電源であり、アナログ映像信号３００により画素電極４に印加される電圧ΔＶの平均値を見込んだ値に設定しておく。この様にすることで、表示エリア全体としては、直流成分が残らないことになる。
【００７１】
また、図９に示すＴＦＴ３には、ＮＭＯＳ型を用いるものとする。
したがって、本第３の実施の形態の回路構成では、電圧調整手段３０を接続したことにより、入力アナログ映像信号３００を平均化した電圧信号が共通電極印加電圧電圧Ｖｃに重畳されてＴＦＴ３の共通電極Ｃに印加されることになる。
【００７２】
次に、本第３の実施の形態の動作を説明する。
まず、図９の回路内の動作について、図１０に示すソース信号（ビデオ信号）が、図９の信号線２に印加された場合の動作について説明する。
この図１０では、信号線２に入力されるソース信号が、走査線１に入力される走査信号のＯＮタイミングでＴＦＴ３のソース電極Ｓに印加される時、そのソース信号は、１Ｈｏｒ１Ｆ遅延回路３０１により、その奇数フィールドに同期するソース信号が遅延されて交流化回路３０６に出力され、１Ｈｏｒ１Ｆ積分回路３０２により奇数フィールドに同期するソース信号が積分される。
【００７３】
そして、交流化回路３０６では、外部の図示しない制御回路から入力される反転制御信号により、１Ｈｏｒ１Ｆ遅延回路３０１により遅延された１Ｈ分あるいは１Ｆ分のアナログ映像信号３００が交流化されて極性反転信号が生成されると、ドレインドライバ１００では、この極性反転信号により液晶駆動電圧が選択されて、ＴＦＴ３のソース電極Ｓに供給される。
【００７４】
また、加算回路３０３及び減算回路３０４では、共通電極電圧源３０７から供給される共通電極印加電圧Ｖｃにソース信号の積分値が加算重畳あるいは減算重畳されてセレクタ３０５に出力されると、セレクタ３０５では、アナログ映像信号３００が正の時、加算回路３０３により加算重畳された電圧が選択されて、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加され、また、アナログ映像信号３００が負の時は、減算回路３０４により減算重畳された電圧が選択されて、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加される。
【００７５】
したがって、図１０に示すように、奇数フィールドと偶数フィールドで画素電極４に印加される共通電極印加電圧Ｖｃが、アナログ映像信号３００が共通電極印加電圧Ｖｃに対して正か負かにより、共通電極印加電圧Ｖｃにアナログ映像信号３００の積分値が加算あるいは減算重畳されて調整され、その各奇数、偶数フィールドでの液晶実効電圧とコモン電圧の差Ａ，Ａ′がほぼ同じ電圧値に制御される。
【００７６】
また、図１１に示すソース信号の変化に対しても、上記電圧調整手段３０の動作により、同図に示すように、奇数フィールドと偶数フィールドで画素電極４に印加される共通電極印加電圧Ｖｃに対して、アナログ映像信号３００が正か負かによりアナログ映像信号３００の積分値が、その共通電極印加電圧Ｖｃに加算あるいは減算重畳されて調整され、その各奇数、偶数フィールドでの液晶実効電圧とコモン電圧の差Ｂ，Ｂ′がほぼ同じ電圧値に制御される。
【００７７】
その結果、アナログ映像信号が入力される場合に、奇数フィールドと偶数フィールド間でのＤＣアンバランスを相殺して、１フレーム内のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。
【００７８】
したがって、アクティブマトリックスＬＣＤの劣化を抑制することができるとともに、信頼性を向上させることができる。また、ＤＣアンバランスに起因する階調のズレも小さくすることができ、アクティブマトリックスＬＣＤの高画質化を図ることができる。
【００７９】
（第４の実施の形態）
また、上記第３の実施の形態では、入力される映像信号はアナログ映像信号であったが、入力される映像信号がデジタル映像信号である場合の対応する電圧調整手段の構成を図１２に示す。
この図１２は、本第４の実施の形態のＴＦＴ３にＮＭＯＳ型を用いたアクティブマトリックスＬＣＤの１画素分の回路に接続される電圧調整手段４０の構成を示す図であり、上記第３の実施の形態の図９に示した回路構成と同一の構成部分には、同一符号を付して、その構成説明を省略する。
【００８０】
この図１２において、信号線２から分岐して接続された電圧調整手段４０は、１Ｈｏｒ１Ｆ記憶回路４０１、交流化制御回路４０２、ＤＡＣ４０３、積算器４０４、ＤＡＣ４０５及び増幅器４０６により構成されている。
１Ｈｏｒ１Ｆ記憶回路４０１は、信号線２に入力されるデジタル映像信号４００を、１走査期間（１Ｈ）分あるいは１フィールド期間（１Ｆ）分記憶して、交流化制御回路４０２に出力する回路である。
【００８１】
交流化制御回路４０２は、外部の図示しない制御回路から入力される反転制御信号により、１Ｈｏｒ１Ｆ記憶回路４０１により記憶された１Ｈ分あるいは１Ｆ分のデジタル映像信号４００を交流化して極性反転信号を生成して、ＤＡＣ４０３に出力する回路である。
ＤＡＣ４０３は、交流化制御回路４０２から入力される極性反転信号を所定のアナログ極性反転信号に変換してドレインドライバ１００に出力する回路である。
【００８２】
積算器４０４は、信号線２に入力されるデジタル映像信号４００を、１走査期間（１Ｈ）分あるいは１フィールド期間（１Ｆ）分を積算処理して平均化して、ＤＡＣ４０５に出力する回路である。
【００８３】
ＤＡＣ４０５は、積算器４０４により１Ｈ分あるいは１Ｆ分平均化されたデジタル映像信号４００の平均値を、極性反転信号による交流化動作に同期してデジタル−アナログ変換処理を行って、増幅器４０６に出力する回路である。すなわち、ＤＡＣ４０５は、予め設定しておいた共通電極電圧に対して、積算器４０４から入力される平均値が正の時は、その共通電極電圧に平均値を加算して所定のアナログ電圧信号に変換し、平均値が負の時は、その共通電極電圧に平均値を減算して所定のアナログ電圧信号に変換して、増幅器４０６に出力する。
【００８４】
増幅器４０６は、ＤＡＣ４０５から入力されるアナログ電圧信号を所定増幅率で増幅して共通電極電圧Ｖｃとして、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加する回路である。
なお、積算器４０４により積算処理されるデジタル映像信号４００の平均値は、ＤＡＣ４０５においてＴＦＴ−ＬＣＤに印加する映像信号の交流化に同期して、予め設定しておいた共通電極電圧に対して正の時は加算され、負の時は減算されて、増幅器４０６で共通電極電圧Ｖｃとして画素電極４に印加される。
【００８５】
このとき、共通電極電圧Ｖｃを前記ΔＶの平均値を見込んだ値に設定するように、ＤＡＣ４０６の初期値を設定しておく。
したがって、本第４の実施の形態の回路構成では、電圧調整手段４０を接続したことにより、入力デジタル映像信号４００を平均化した電圧信号が共通電極印加電圧電圧Ｖｃに重畳されてＴＦＴ３の共通電極Ｃに印加されることになる。
【００８６】
次に、本第４の実施の形態の動作を説明する。
図１２の回路内の動作について説明する。
この図１２では、信号線２に入力されるデジタル映像信号４００が、走査線１に入力される走査信号のＯＮタイミングでＴＦＴ３のソース電極Ｓに印加される時、そのデジタル映像信号４００は、１Ｈｏｒ１Ｆ記憶回路４０１により、その奇数フィールドに同期するデジタル映像信号４００が一旦記憶された後、交流化制御回路４０２に出力され、積算器４０４により奇数フィールドに同期するがデジタル映像信号４００が積算されて平均化される。
【００８７】
そして、交流化制御回路４０２では、外部の図示しない制御回路から入力される反転制御信号により、１Ｈｏｒ１Ｆ記憶回路４０１により記憶された１Ｈ分あるいは１Ｆ分のデジタル映像信号４００が交流化されて極性反転信号が生成されて、ＤＡＣ４０３に出力される。
ＤＡＣ４０３では、交流化制御回路４０２から入力される極性反転信号が所定のアナログ極性反転信号に変換されしてドレインドライバ１００に出力すると、ドレインドライバ１００では、交流化制御回路４０２から入力される極性反転信号により液晶駆動電圧が選択されて、ＴＦＴ３のソース電極Ｓに供給される。
【００８８】
また、ＤＡＣ４０５では、交流化制御回路４０２の交流化動作に同期してＤ／Ａ変換処理が行われ、予め共通電極電圧のΔＶの平均値を見込んで設定された初期値に対して積算器４０４から入力される平均値が正の時は、共通電極電圧に平均値が加算されて所定のアナログ電圧信号に変換され、その平均値が負の時は、共通電極電圧に平均値が減算されて所定のアナログ電圧信号に変換されて、増幅器４０６に出力される。
そして、増幅器４０６では、ＤＡＣ４０５から入力されるアナログ電圧信号が所定増幅率で増幅されて共通電極電圧Ｖｃとして、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加される。
【００８９】
したがって、奇数フィールドと偶数フィールドで画素電極４に印加される共通電極印加電圧Ｖｃが、デジタル映像信号４００が共通電極電圧に対して正か負かによりデジタル映像信号４００の平均値が、共通電極電圧に加算あるいは減算重畳されて調整され、その各奇数、偶数フィールドでの液晶実効電圧とコモン電圧の差がほぼ同じ電圧値に制御される。
その結果、デジタル映像信号が入力される場合に、奇数フィールドと偶数フィールド間でのＤＣアンバランスを相殺して、１フレーム内のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。
【００９０】
したがって、アクティブマトリックスＬＣＤの劣化を抑制することができるとともに、信頼性を向上させることができる。また、ＤＣアンバランスに起因する階調のズレも小さくすることができ、アクティブマトリックスＬＣＤの高画質化を図ることができる。
【００９１】
（第５の実施の形態）
図１３〜図１６は、本発明のアクティブマトリックスＬＣＤの駆動方法を適用したアクティブマトリックスＬＣＤの第５の実施の形態を示す図である。
まず、構成を説明する。
図１３は、本第５の実施の形態のアクティブマトリックスＬＣＤの１画素分の回路構成を示す図であり、上記従来の図２１に示した回路構成と同一の構成部分には、同一符号を付している。
【００９２】
この図１３において、信号線２から分岐して接続された電圧調整手段５０は、ローパスフィルタ５１、加算器５２及び共通電極電圧源（Ｖｃ）５３により構成されている。この電圧調整手段５０の詳細構成は、図１４に示すように、ローパスフィルタ５１部分が、積分器５１ａ、５１ｂ、減算器５１ｃにより構成されている。
【００９３】
ローパスフィルタ５１は、信号線２に入力されるアナログ映像信号９を、その奇数ラインのアナログ映像信号９、偶数ラインのアナログ映像信号９毎に積分器５１ａ、５１ｂにより積分処理し、その奇数ライン積分結果と偶数ライン積分結果を減算器５１ｃで減算処理し、その減算結果を加算器５２に出力する。
【００９４】
加算器５２は、ローパスフィルタ５１から入力される奇数ラインアナログ映像信号９と偶数ラインアナログ映像信号９との減算結果を、共通電極電圧源（Ｖｃ）５３に加算して、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加する。
また、図１３に示すＴＦＴ３には、ＮＭＯＳ型を用いるものとする。
したがって、本第５の実施の形態の回路構成では、電圧調整手段５０を接続したことにより、入力アナログ映像信号９を平均化した電圧信号が共通電極印加電圧電圧Ｖｃに重畳されてＴＦＴ３の共通電極Ｃに印加されることになる。
【００９５】
次に、本第５の実施の形態の動作を説明する。
まず、図１３の回路内の動作について、図１５に示すソース信号（アナログ映像信号）が、図１３の信号線２に印加された場合の動作について説明する。
この図１５では、信号線２に入力されるソース信号が、走査線１に入力される走査信号のＯＮタイミングでＴＦＴ３のソース電極Ｓに印加される時、そのソース信号は、ローパスフィルタ５１内の奇数ライン用積分器５１ａ及び偶数ライン用積分器５１ｂにより、その奇数フィールド及び偶数フィールドに同期する各ソース信号が積分された後、その各積分結果が減算器５１ｃにより減算処理されて奇数フィールドと偶数フィールドのソース信号の差分が算出される。
【００９６】
そして、加算器５２では、その減算処理された奇数フィールドと偶数フィールドのソース信号の差分が、共通電極電圧源（Ｖｃ）５３に加算されて、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加される。
したがって、図１５に示すように、奇数フィールドと偶数フィールドで画素電極４に印加される共通電極印加電圧Ｖｃが、アナログ映像信号９が共通電極印加電圧Ｖｃに対して正か負かにより、共通電極印加電圧Ｖｃにアナログ映像信号９の積分値が加算あるいは減算重畳されて調整され、その各奇数、偶数フィールドでの液晶実効電圧とコモン電圧の差Ａ，Ａ′がほぼ同じ電圧値に制御される。
【００９７】
また、図１６に示すソース信号の変化に対しても、上記電圧調整手段５０の動作により、同図に示すように、奇数フィールドと偶数フィールドで画素電極４に印加される共通電極印加電圧Ｖｃに対して、アナログ映像信号９が正か負かによりアナログ映像信号９の積分値が、その共通電極印加電圧Ｖｃに加算あるいは減算重畳されて調整され、その各奇数、偶数フィールドでの液晶実効電圧とコモン電圧の差Ｂ，Ｂ′がほぼ同じ電圧値に制御される。
その結果、アナログ映像信号が入力される場合に、奇数フィールドと偶数フィールド間でのＤＣアンバランスを相殺して、１フレーム内のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。
【００９８】
したがって、アクティブマトリックスＬＣＤの劣化を抑制することができるとともに、信頼性を向上させることができる。また、ＤＣアンバランスに起因する階調のズレも小さくすることができ、アクティブマトリックスＬＣＤの高画質化を図ることができる。
【００９９】
（第６の実施の形態）
図１７〜図２０は、本発明のアクティブマトリックスＬＣＤの駆動方法を適用したアクティブマトリックスＬＣＤの第６の実施の形態を示す図である。
まず、構成を説明する。
図１７は、本第６の実施の形態のアクティブマトリックスＬＣＤの１画素分の回路構成を示す図であり、上記従来の図２１に示した回路構成と同一の構成部分には、同一符号を付している。
この図１７において、信号線２から分岐して接続された電圧調整手段６０は、ローパスフィルタ６１、加算器６２及び共通電極電圧源（Ｖｃ）６３により構成されている。この電圧調整手段６０の詳細構成は、図１８に示すように、ローパスフィルタ６１部分が、加算器６１ａ、５１ｂ、減算器６１ｃ、Ａ−Ｄ変換器６１ｄ、ＤＡＣ６１ｅにより構成されている。
【０１００】
ローパスフィルタ６１は、信号線２に入力されるデジタル映像信号９を、その奇数ラインのデジタル映像信号９、偶数ラインのデジタル映像信号９毎に加算器６１ａ、６１ｂにより加算処理し、その奇数ライン加算結果と偶数ライン加算結果を減算器６１ｃで減算処理し、その減算結果をＤＡＣ６１ｅに出力する。
【０１０１】
Ａ−Ｄ変換器６１ｄは、外部から入力される初期コモン電圧をアナログ−デジタル変換処理し、所定の初期コモンデジタル電圧信号としてＤＡＣ６１ｅに出力する。
【０１０２】
ＤＡＣ６１ｅは、Ａ−Ｄ変換器６１ｄから入力される初期コモンデジタル電圧信号に対して、減算器６１ｃから入力される奇数ラインデジタル映像信号９と偶数ラインデジタル映像信号９との差分値が正の時は、共通電極電圧に差分値を加算して所定のアナログ電圧信号に変換し、その差分値が負の時は、共通電極電圧に差分値を減算して所定のアナログ電圧信号に変換して、加算器６２に出力する。
【０１０３】
加算器６２は、ローパスフィルタ６１から入力される奇数ラインデジタル映像信号９と偶数ラインデジタル映像信号９との差分値が加算重畳あるい減算重畳されたアナログ電圧信号を、共通電極電圧源（Ｖｃ）６３に加算して、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加する。
【０１０４】
また、図１７に示すＴＦＴ３には、ＮＭＯＳ型を用いるものとする。
したがって、本第６の実施の形態の回路構成では、電圧調整手段６０を接続したことにより、入力デジタル映像信号９を平均化した電圧信号が共通電極印加電圧電圧Ｖｃに重畳されてＴＦＴ３の共通電極Ｃに印加されることになる。
【０１０５】
次に、本第６の実施の形態の動作を説明する。
まず、図１７の回路内の動作について、図１９に示すソース信号（デジタル映像信号）が、図１７の信号線２に印加された場合の動作について説明する。
【０１０６】
この図１９では、信号線２に入力されるソース信号が、走査線１に入力される走査信号のＯＮタイミングでＴＦＴ３のソース電極Ｓに印加される時、そのソース信号は、ローパスフィルタ６１内の奇数ライン用加算器６１ａ及び偶数ライン用加算器６１ｂにより、その奇数フィールド及び偶数フィールドに同期する各ソース信号が加算された後、その各加算結果が減算器６１ｃにより減算処理されて奇数フィールドと偶数フィールドのソース信号の差分が算出される。
【０１０７】
そして、ＤＡＣ６１ｅでは、Ａ−Ｄ変換器６１ｄから入力される初期コモンデジタル電圧信号に対して、減算器６１ｃから入力される奇数ラインデジタル映像信号９と偶数ラインデジタル映像信号９との差分値が正の時は、共通電極電圧に差分値が加算されて所定のアナログ電圧信号に変換され、その差分値が負の時は、共通電極電圧に差分値が減算されて所定のアナログ電圧信号に変換されて、加算器６２に出力される。
【０１０８】
加算器６２では、奇数ラインデジタル映像信号９と偶数ラインデジタル映像信号９との差分値が加算重畳あるい減算重畳されたアナログ電圧信号が、共通電極電圧源（Ｖｃ）６３に加算されて、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加される。
【０１０９】
したがって、図１９に示すように、奇数フィールドと偶数フィールドで画素電極４に印加される共通電極印加電圧Ｖｃが、デジタル映像信号９が共通電極印加電圧Ｖｃに対して正か負かにより、共通電極印加電圧Ｖｃにデジタル映像信号９の加算値が加算あるいは減算重畳されて調整され、その各奇数、偶数フィールドでの液晶実効電圧とコモン電圧の差Ａ，Ａ′がほぼ同じ電圧値に制御される。
【０１１０】
また、図２０に示すソース信号の変化に対しても、上記電圧調整手段６０の動作により、同図に示すように、奇数フィールドと偶数フィールドで画素電極４に印加される共通電極印加電圧Ｖｃに対して、デジタル映像信号９が正か負かによりデジタル映像信号９の加算値が、その共通電極印加電圧Ｖｃに加算あるいは減算重畳されて調整され、その各奇数、偶数フィールドでの液晶実効電圧とコモン電圧の差Ｂ，Ｂ′がほぼ同じ電圧値に制御される。
【０１１１】
その結果、デジタル映像信号が入力される場合に、奇数フィールドと偶数フィールド間でのＤＣアンバランスを相殺して、１フレーム内のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。
【０１１２】
したがって、アクティブマトリックスＬＣＤの劣化を抑制することができるとともに、信頼性を向上させることができる。また、ＤＣアンバランスに起因する階調のズレも小さくすることができ、アクティブマトリックスＬＣＤの高画質化を図ることができる。
【０１１３】
【発明の効果】
請求項１記載の発明によれば、映像入力信号の変化に応じた変換信号をトランジスタの共通電極に供給して、共通電極に接続された画素電極のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。その結果、アクティブマトリックスＬＣＤの劣化を抑制することができるとともに、信頼性を向上させることができる。また、ＤＣアンバランスに起因する階調のズレも小さくすることができ、アクティブマトリックスＬＣＤの高画質化を図ることができる。
【０１１４】
請求項２〜６記載の発明によれば、映像入力信号の変化に応じて画素電極に発生するＤＣ成分を相殺する変換信号をトランジスタの共通電極に供給することができ、画素電極のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。
【０１１５】
請求項７記載の発明によれば、映像入力信号の変化に応じた変換信号をＤＣ電圧に重畳して共通電極に接続された画素電極に印加することができ、画素電極のＤＣアンバランスを除去することができる。
【０１１６】
請求項８記載の発明によれば、映像入力信号の変化に応じた積分信号を共通電圧に加算重畳あるいは減算重畳して共通電極に接続された画素電極に印加することができ、画素電極のＤＣアンバランスを除去することができる。
【０１１７】
請求項９及び請求項１０記載の発明によれば、奇数フィールドと偶数フィールドの映像入力信号の変化に応じた積分信号を共通電圧に加算重畳あるいは減算重畳して共通電極に接続された画素電極に印加することができ、画素電極のＤＣアンバランスを除去することができる。
【０１１８】
請求項１１記載の発明によれば、加算回路は、オペアンプを用いることが可能であり、加算回路を低コストで実現することができる。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施の形態のアクティブマトリックスＬＣＤの１画素分の回路構成を示す図。
【図２】図１の信号線２に２値に変化するビデオ信号ＶＩＤＡが印加された場合の回路内各部の波形と補正電圧ｃ、ｃ′の関係を示す図。
【図３】図１の信号線２に２値に変化するビデオ信号ＶＩＤＡが印加された場合の回路内各部の波形と補正電圧ｅの関係を示す図。
【図４】図１の信号線２に多値に変化するビデオ信号ＶＩＤＢが印加された場合の回路内各部の波形と補正電圧ｅ′の関係を示す図。
【図５】本発明を適用した第２の実施の形態のアクティブマトリックスＬＣＤの１画素分のＮＭＯＳ型ＴＦＴに接続する電圧調整手段の回路構成を示す図。
【図６】本発明を適用した第２の実施の形態のアクティブマトリックスＬＣＤの１画素分のＰＭＯＳ型ＴＦＴに接続する電圧調整手段の回路構成を示す図。
【図７】積分回路、三角波発生回路あるいは矩形波発生回路と図１の加算器１３によりＤＣ電圧Ｖｃに重畳される補正電圧ｅの各波形パターンを示す図。
【図８】積分回路、鋸波発生回路、矩形波発生回路あるいは三角波発生回路と図１の加算器１３によりＤＣ電圧Ｖｃに重畳される補正電圧ｅの波形パターンを示す図。
【図９】本発明を適用した第３の実施の形態のアクティブマトリックスＬＣＤの１画素分の回路構成を示す図。
【図１０】図９の信号線２に多値に変化するソース信号が印加された場合の回路内各部の波形の関係を示す図。
【図１１】図９の信号線２に多値に変化するその他のソース信号が印加された場合の回路内各部の波形の関係を示す図。
【図１２】本発明を適用した第４の実施の形態のアクティブマトリックスＬＣＤの１画素分のＰＭＯＳ型ＴＦＴに接続する電圧調整手段の回路構成を示す図。
【図１３】本発明を適用した第５の実施の形態のアクティブマトリックスＬＣＤの１画素分の回路構成を示す図。
【図１４】図１３の電圧調整手段５０内の詳細構成を示す図。
【図１５】図１３の信号線２に多値に変化するソース信号が印加された場合の回路内各部の波形の関係を示す図。
【図１６】図１３の信号線２に多値に変化するその他のソース信号が印加された場合の回路内各部の波形の関係を示す図。
【図１７】本発明を適用した第６の実施の形態のアクティブマトリックスＬＣＤの１画素分の回路構成を示す図。
【図１８】図１７の電圧調整手段６０内の詳細構成を示す図。
【図１９】図１７の信号線２に多値に変化するソース信号が印加された場合の回路内各部の波形の関係を示す図。
【図２０】図１７の信号線２に多値に変化するその他のソース信号が印加された場合の回路内各部の波形の関係を示す図。
【図２１】従来のアクティブマトリックスＬＣＤの１画素分の回路構成を示す図。
【図２２】図２１の信号線２に２値に変化するビデオ信号ＶＩＤＡが印加された場合の回路内各部の波形を示す図。
【図２３】図２１の信号線２に多値に変化するビデオ信号ＶＩＤＢが印加された場合の回路内各部の波形を示す図。
【符号の説明】
１ 走査線
２ 信号線
３ ＴＦＴ
４ 画素電極
５ 補助容量
６、７ ＤＣ電源
８ 走査信号
９ ビデオ信号
１０、３０、４０、５０、６０ 電圧調整手段
１１ データー信号調整回路
１１ａ 奇数フィールド映像同期信号位相反転回路
１１ｂ 偶数フィールド映像信号同期回路
１２、５１、６１ ローパスフィルタ
１３、５２、６２ 加算器
２１ａ 奇数フィールド映像信号同期回路
２１ｂ 偶数フィールド映像同期信号位相反転回路
５１ａ、５１ｂ 積分器
５１ｃ、６１ｃ 減算器
６１ｄ Ａ−Ｄ変換器
６１ｅ ＤＡＣ
１００ ドレインドライバ
３００ アナログ映像信号
３０１ １Ｈｏｒ１Ｆ遅延回路
３０２ １Ｈｏｒ１Ｆ積分回路
３０３ 加算回路
３０４ 減算回路
３０５ セレクタ
３０６ 交流化回路
４００ デジタル映像信号
４０１ １Ｈｏｒ１Ｆ記憶回路
４０２ 交流化制御回路
４０３、４０５ ＤＡＣ
４０４ 積算器
４０６ 増幅器
【発明の属する技術分野】
本発明は、アクティブマトリックスＬＣＤの駆動方法に係り、詳細には、選択区間毎に画素電極に残る直流成分のアンバランスを相殺して、ＬＣＤ表示エリア全体のＤＣバランスを維持するアクティブマトリックスＬＣＤの駆動方法に関する。
【０００２】
【従来の技術】
従来のアクティブマトリックスＬＣＤの１画素分の回路は、図２１の破線内に示すように、走査線１と信号線２の交点に接続されたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓ−ｉｓｔｏｒ ）３と、このＴＦＴ３の共通電極Ｃに接続された画素電極４及び補助容量５（Ｃｓｔｇ ）とにより構成されている。また、図中の信号線２と共通電極Ｃのアース側には、ＤＣ電源６、７から所定のＤＣ電圧Ｖ、Ｖｃが印加されている。なお、図中のＣＧＳは、ＴＦＴ３のゲート電極Ｇとソース電極Ｓ間の寄生容量である。
【０００３】
この回路構成において、走査線１と信号線２には、図中に示すように、走査信号８とビデオ信号（映像信号）９が入力されており、この走査信号が入力されるタイミングでＴＦＴ３のゲート電極ＧがＯＮされ、そのＯＮタイミングでビデオ信号がＴＦＴ３のソース電極Ｓに入力されて共通電極Ｃ側に伝達され、共通電極Ｃに接続された画素電極４及び補助容量Ｃｓｔｇ に入力ビデオ信号に応じた電荷が蓄積される。
【０００４】
この時、画素電極４に印加される電圧ΔＶは、次式（１）で表される。
【０００５】
ΔＶ＝Ｖ（ＶＳ ）・ＣＧＳ／（ＣＧＳ＋ＣＬＣ＋ＣＳＴＧ ）‥‥（１）
上記走査線１、信号線２及びＴＦＴ３に印加される走査信号８、ビデオ信号９及びＤＣ電圧の関係の具体例を図２２の（例１）に示す。この図２２では、ビデオ信号ＶＩＤＡが２値的に変化する信号である場合を示している。
【０００６】
この図２２において、上記式（１）に該当するいわゆる飛び込み電圧ΔＶは、入力されるビデオ信号ＶＩＤＡに依存し、さらに交流駆動することによる非対称性のため、例えば、図２２に示すＴＦＴ３がＮＭＯＳ（Ｎｉｔｒｉｄｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍ−ｉｃｏｎｄｕｃｔｏｒ）の場合は、ＴＦＴ３の共通電極Ｃに一定のＤＣ電圧Ｖｃを印加した場合、必ずＤＣ成分が画素電極（液晶）に印加されることになる。
【０００７】
したがって、不規則なビデオ信号が入力される画素電極４に対してＤＣ電圧が印加されている共通電極Ｃとの間で常に、且つ表示エリア全体でＤＣバランスを保てないという状態が発生していた。
【０００８】
すなわち、従来は、図２２に示すＴＦＴ３がＮＭＯＳで、例えば、図中に示すような信号線２にビデオ信号ＶＩＤＡが印加された場合は、図中に示すように、１フレーム内の奇数フィールドと偶数フィールドの画素電極電位Ｖｐの実効電圧を比較すると、“奇数フィールドの実効電圧＜偶数フィールドの実効電圧”となっているため、“奇数フィールドの実効電圧＝偶数フィールドの実効電圧”となるように、共通電極Ｃに印加するＤＣ電圧Ｖｃを図中のＶＣＯＭ に下げた値とすることにより、ＤＣ成分を除去するようにしている。
【０００９】
【発明が解決しようとする課題】
しかしながら、このような従来の図２２の（例１）に示したアクティブマトリックスＬＣＤにおけるＤＣ成分の除去方法にあっては、ＴＦＴ３の共通電極Ｃに印加するＤＣ電圧Ｖｃを図中のＶＣＯＭ に下げた値とするようになっていたが、図２３の（例２）に示す信号線２に印加されるビデオ信号ＶＩＤＢのように、多値的に電位の変化がある場合は、その電位の変化によってΔＶが変化するため、共通電極Ｃに印加するＤＣ電圧ＶｃをＶＣＯＭ に下げただけでは、“奇数フィールドの実効電圧＝偶数フィールドの実効電圧”とはならず、“奇数フィールドの実効電圧≠偶数フィールドの実効電圧”となり、ＤＣ成分が残ったままであり、やはりバランスが保てないという問題点があった。
【００１０】
本発明の課題は、入力ビデオ信号により生成した変換信号をＴＦＴの共通電極に印加するＤＣ電圧に重畳して、アクティブマトリックスＬＣＤにかかるＤＣアンバランスを除去するアクティブマトリックスＬＣＤの駆動方法を提供することである。
【００１１】
【課題を解決するための手段】
請求項１記載の発明は、複数の信号線と複数の走査線をマトリックス状に配設し、これらの信号線と走査線の各交点に、トランジスタを画素の片側の電極に接続し、他方の画素の共通電極には共通電圧を供給し、映像入力信号に応じた走査タイミングで前記各走査線を走査するとともに、当該各信号線に入力される映像入力信号を、前記共通電圧に対して正と負の映像信号を交互に所定周期毎に極性反転しながら前記各トランジスタを交流駆動することにより、各画素電極に画像信号を蓄積して表示するアクティブマトリックスＬＣＤの駆動方法において、前記各信号線に入力される映像入力信号の電圧変化の大小あるいは信号量の多少に応じ、さらに前記共通電圧に対して前記映像入力信号の１フィールド間における実効値電圧が正となるフィールドでは、該フィールド内における前記映像入力信号とは逆極性で、該映像入力信号の電圧波形に対応した信号波形を有し、前記共通電圧に対して前記映像入力信号の１フィールド間における実効値電圧が負となるフィールドでは、該フィールド内における前記映像入力信号と同極性で、該映像入力信号の電圧波形の電圧波形に対応した信号波形を有し、前記画素の共通電極に供給されて、フィールド毎の正の実効値電圧と負の実効値電圧が等しくなるように調整された変換信号を生成する電圧調整手段を有し、この変換信号を前記画素の共通電極に供給することを特徴としている。
【００１２】
また、請求項２に記載する発明のように、前記電圧調整手段は、奇数フィールドもしくは偶数フィールドのいずれかの映像入力信号を位相反転し、該位相反転した映像入力信号と同一フレーム内における他方側のフィールドの映像入力信号のそれぞれを積分回路を用いて積分し、前記トランジスタの共通電極に供給することが有効である。
【００１３】
また、請求項３に記載する発明のように、前記電圧調整手段は、ローパスフィルタを用いて前記映像入力信号の低周波成分を前記トランジスタの共通電極に供給することが有効である。
【００１４】
また、請求項４に記載する発明のように、前記電圧調整手段は、矩形波発生回路を用いて前記映像入力信号の変化に応じた矩形波信号を前記トランジスタの共通電極に供給することが有効である。
【００１５】
また、請求項５に記載する発明のように、前記電圧調整手段は、三角波発生回路を用いて前記映像入力信号の変化に応じた三角波信号を前記トランジスタの共通電極に供給することが有効である。
【００１６】
また、請求項６に記載する発明のように、前記電圧調整手段は、鋸波発生回路を用いて前記映像入力信号の変化に応じた鋸波信号を前記トランジスタの共通電極に供給することが有効である。
【００１７】
また、請求項７に記載する発明のように、前記電圧調整手段は、前記変換信号と所定電圧とを加算回路を用いて重畳し、当該重畳信号を前記トランジスタの共通電極に供給することが有効である。
【００１８】
また、請求項８に記載する発明のように、前記電圧調整手段は、積分回路を用いて前記映像入力信号の変化に応じた積分信号を生成し、前記共通電圧に対する当該積分信号の大小に応じて、当該共通電圧に当該積分信号を加算重畳あるいは減算重畳して前記トランジスタの共通電極に供給することが有効である。
【００１９】
また、請求項９に記載する発明のように、前記電圧調整手段は、積分回路を用いて前記映像入力信号の奇数フィールドと偶数フィールドの変化に応じた各積分信号を生成し、この奇数フィールド積分信号と偶数フィールド積分信号との差分信号を求め、前記共通電圧に対する当該差分信号の大小に応じて、当該共通電圧に当該差分信号を加算重畳あるいは減算重畳して前記トランジスタの共通電極に供給することが有効である。
【００２０】
また、請求項１０に記載する発明のように、前記電圧調整手段は、加算回路を用いて前記映像入力信号の奇数フィールドと偶数フィールドの変化に応じた各加算信号を生成し、この奇数フィールド加算信号と偶数フィールド加算信号との差分信号を求め、前記共通電圧に対する当該差分信号の大小に応じて、当該共通電圧に当該差分信号を加算重畳あるいは減算重畳して前記トランジスタの共通電極に供給することが有効である。
【００２１】
また、請求項１１に記載する発明のように、前記加算回路は、オペアンプを用いることが可能である。
【００２２】
請求項１記載の発明によれば、複数の信号線と複数の走査線をマトリックス状に配設し、これらの信号線と走査線の各交点に、トランジスタを画素の片側の電極に接続し、他方の画素の共通電極には共通電圧を供給し、映像入力信号に応じた走査タイミングで前記各走査線を走査するとともに、当該各信号線に入力される映像入力信号を、前記共通電圧に対して正と負の映像信号を交互に所定周期毎に極性反転しながら前記各トランジスタを交流駆動することにより、各画素電極に画像信号を蓄積して表示するアクティブマトリックスＬＣＤの駆動方法において、前記各信号線に入力される映像入力信号の電圧変化の大小あるいは信号量の多少に応じ、さらに前記共通電圧に対して前記映像入力信号の１フィールド間における実効値電圧が正となるフィールドでは、該フィールド内における前記映像入力信号とは逆極性で、該映像入力信号の電圧波形に対応した信号波形を有し、前記共通電圧に対して前記映像入力信号の１フィールド間における実効値電圧が負となるフィールドでは、該フィールド内における前記映像入力信号と同極性で、該映像入力信号の電圧波形の電圧波形に対応した信号波形を有し、前記画素の共通電極に供給されて、フィールド毎の正の実効値電圧と負の実効値電圧が等しくなるように調整された変換信号を生成する電圧調整手段により生成し、この変換信号を前記画素の共通電極に供給する。
【００２３】
したがって、映像入力信号の変化に応じた変換信号をトランジスタの共通電極に供給して、共通電極に接続された画素電極のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。その結果、アクティブマトリックスＬＣＤの劣化を抑制することができるとともに、信頼性を向上させることができる。また、ＤＣアンバランスに起因する階調のズレも小さくすることができ、アクティブマトリックスＬＣＤの高画質化を図ることができる。
【００２４】
請求項２記載の発明によれば、前記電圧調整手段は、奇数フィールドもしくは偶数フィールドのいずれかの映像入力信号を位相反転し、該位相反転した映像入力信号と同一フレーム内における他方側のフィールドの映像入力信号のそれぞれを積分回路を用いて積分し、前記トランジスタの共通電極に供給することにより、また、請求項３記載の発明によれば、前記電圧調整手段は、ローパスフィルタを用いて前記映像入力信号の低周波成分を前記トランジスタの共通電極に供給することにより、また、請求項４記載の発明によれば、前記電圧調整手段は、矩形波発生回路を用いて前記映像入力信号の変化に応じた矩形波信号を前記トランジスタの共通電極に供給することにより、また、請求項５記載の発明によれば、前記電圧調整手段は、三角波発生回路を用いて前記映像入力信号の変化に応じた三角波信号を前記トランジスタの共通電極に供給することにより、また、請求項６記載の発明によれば、前記電圧調整手段は、鋸波発生回路を用いて前記映像入力信号の変化に応じた鋸波信号を前記トランジスタの共通電極に供給することにより、映像入力信号の変化に応じて画素電極に発生するＤＣ成分を相殺する変換信号をトランジスタの共通電極に供給することができ、画素電極のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。
【００２５】
請求項７記載の発明によれば、前記電圧調整手段は、前記変換信号と所定電圧とを加算回路を用いて重畳し、当該重畳信号を前記トランジスタの共通電極に供給することにより、映像入力信号の変化に応じた変換信号をＤＣ電圧に重畳して共通電極に接続された画素電極に印加することができ、画素電極のＤＣアンバランスを除去することができる。
【００２６】
請求項８記載の発明によれば、前記電圧調整手段は、積分回路を用いて前記映像入力信号の変化に応じた積分信号を生成し、前記共通電圧に対する当該積分信号の大小に応じて、当該共通電圧に当該積分信号を加算重畳あるいは減算重畳して前記トランジスタの共通電極に供給することにより、映像入力信号の変化に応じた積分信号を共通電圧に加算重畳あるいは減算重畳して共通電極に接続された画素電極に印加することができ、画素電極のＤＣアンバランスを除去することができる。
【００２７】
請求項９記載の発明によれば、前記電圧調整手段は、積分回路を用いて前記映像入力信号の奇数フィールドと偶数フィールドの変化に応じた各積分信号を生成し、この奇数フィールド積分信号と偶数フィールド積分信号との差分信号を求め、前記共通電圧に対する当該差分信号の大小に応じて、当該共通電圧に当該差分信号を加算重畳あるいは減算重畳して前記トランジスタの共通電極に供給することにより、また、請求項１０記載の発明によれば、前記電圧調整手段は、加算回路を用いて前記映像入力信号の奇数フィールドと偶数フィールドの変化に応じた各加算信号を生成し、この奇数フィールド加算信号と偶数フィールド加算信号との差分信号を求め、前記共通電圧に対する当該差分信号の大小に応じて、当該共通電圧に当該差分信号を加算重畳あるいは減算重畳して前記トランジスタの共通電極に供給することにより、奇数フィールドと偶数フィールドの映像入力信号の変化に応じた積分信号を共通電圧に加算重畳あるいは減算重畳して共通電極に接続された画素電極に印加することができ、画素電極のＤＣアンバランスを除去することができる。
【００２８】
請求項１１記載の発明によれば、前記加算回路は、オペアンプを用いることが可能であり、加算回路を低コストで実現することができる。
【００２９】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を詳細に説明する。
（第１の実施の形態）
図１〜図４は、本発明のアクティブマトリックスＬＣＤの駆動方法を適用したアクティブマトリックスＬＣＤの第１の実施の形態を示す図である。
まず、構成を説明する。
図１は、本第１の実施の形態のアクティブマトリックスＬＣＤの１画素分の回路構成を示す図であり、上記従来の図９に示した回路構成と同一の構成部分には、同一符号を付している。
【００３０】
この図１において、信号線２から分岐して接続された電圧調整手段は１０は、データー信号調整回路１１、ローパスフィルタ１２及び加算器１３により構成されている。
データー信号調整回路１１は、信号線２に入力されるビデオ信号の奇数フィールドと偶数フィールドの位相を合わせるように、例えば、偶数フィールドの位相を反転させてローパスフィルタ１２に出力する回路である。
【００３１】
ローパスフィルタ１２は、データー信号調整回路１１から入力される位相反転されたビデオ信号を、走査周波数あるいはフレーム周波数あるいはカットオフ周波数とする低周波成分の積分電圧信号として加算器１２に出力する回路である。
加算器１３は、図中のＤＣ電源７から出力されるＤＣ電圧Ｖｃにローパスフィルタ１３から入力される低周波成分の積分電圧信号を重畳して、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加する回路である。
【００３２】
また、図１に示すＴＦＴ３には、ＮＭＯＳ型を用いるものとする。
したがって、本第１の実施の形態の回路構成では、電圧調整手段１０を接続したことにより、入力ビデオ信号を平均化した電圧信号がＤＣ電圧Ｖｃに重畳されてＴＦＴ３の共通電極Ｃに印加されることになる。
【００３３】
次に、本第１の実施の形態の動作を説明する。
まず、図１の回路内の動作について、図２（ａ）に示す信号線２に２値に変化するビデオ信号ＶＩＤＡ（奇数フィールドに同期するビデオ信号ａ、偶数フィールドに同期するビデオ信号ｂ）が印加された場合の波形図を参照して説明する。
【００３４】
この図２（ａ）では、信号線２に入力されるビデオ信号ＶＩＤＡが、走査線１に入力される走査信号ＶＧ のＯＮタイミングでＴＦＴ３のソース電極Ｓに印加される時、そのビデオ信号ＶＩＤＡは、データー信号調整回路１１により、その奇数フィールドに同期するビデオ信号が位相反転され、その偶数フィールドに同期するビデオ信号が同相のままローパスフィルタ１２に出力され、ローパスフィルタ１２により図２（ｂ）に示すように、そのフィールド毎に低周波成分の積分電圧信号ｃ、ｃ´に変換されて加算器１３に出力される。
【００３５】
この時、奇数フィールドの積分電圧信号ｃと偶数フィールドの積分電圧信号ｃ´の関係は、基本的にｃ＝ｃ´であるが、入力されるビデオ信号の電圧の大小あるいは信号量の多少に応じてｃ≠ｃ´となる場合も有り得る。
【００３６】
そして、その積分電圧信号ｃ、ｃ´が、加算器１３によりＤＣ電圧７から出力されるＤＣ電圧Ｖｃに重畳されて、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加される。このＤＣ電圧Ｖｃに重畳される積分電圧信号ｃ、ｃ´による補正分は、図２（ｃ）に示すように、奇数フィールドに同期するビデオ信号ａに対しては加算となり、偶数フィールドに同期するビデオ信号ｂに対しては減算となる。
【００３７】
すなわち、この偶数フィールドと奇数フィールドにおいて共通電極Ｃに印加される補正電圧ｃ、ｃ´の関係は、次式（２）、（３）により表すことができる。
奇数フィールドでは、ａ−（−ｃ）＝ａ＋ｃ‥‥（２）
偶数フィールドでは、−ｂ−（−ｃ´）＝−ｂ＋ｃ´‥‥（３）
つまり、ｃ＝ｃ´であるため、奇数フィールドと偶数フィールドのＤＣ成分を相殺する値として積分電圧信号ｃ、ｃ´を重畳することができ、その重畳の結果ａ＋ｃ≒−ｂ＋ｃ´とすることができる。
【００３８】
したがって、画素電極４に印加されるＤＣ電圧Ｖｃに図２（ａ）に示す２値に変化する入力ビデオ信号ＶＩＤＡを変換して生成した補正電圧ｃ、ｃ´を重畳させることにより、１フレーム内でのＤＣアンバランスを相殺して、１フレーム内のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。
【００３９】
次いで、図３に示す２値に変化するビデオ信号ＶＩＤＡが、図１の信号線２に印加された場合の動作について説明する。
この図３では、信号線２に入力されるビデオ信号ＶＩＤＡが、走査線１に入力される走査信号ＶＧ のＯＮタイミングでＴＦＴ３のソース電極Ｓに印加される時、そのビデオ信号ＶＩＤＡは、データー調整回路１１により、その奇数フィールドに同期するビデオ信号ＶＩＤＡが位相反転され、偶数フィールドに同期するビデオ信号ＶＩＤＡが同相のままローパスフィルタ１２に出力される。そして、その偶数フィールド及び奇数フィールドのビデオ信号ＶＩＤＡは、ローパスフィルター１２により低周波成分の積分電圧信号に変換されて加算器１３に出力され、その各積分信号が加算器１３によりＤＣ電源７から出力されるＤＣ電圧Ｖｃに重畳されて、ＴＦＴ３の共通電極Ｃに接続された画素電極４に画素電極電位Ｖｐとして印加される。
【００４０】
このＤＣ電圧Ｖｃに重畳される積分電圧信号による補正分は、図３中に“ｅ”で示すように、印加されるビデオ信号ＶＩＤＡの変化により、奇数フィールドと偶数フィールドに発生する飛び込み電圧ΔＶの変化に対応してＤＣ電圧Ｖｃに重畳されている。
【００４１】
この奇数フィールドと偶数フィールドにおいて共通電極Ｃに印加される補正電圧ｅの関係は、次式（４）、（５）により表すことができる。
【００４２】
奇数フィールドでは、Ｖｐ−（−ｅ）＝Ｖｐ＋ｅ…（４）
偶数フィールドでは、−Ｖｐ−（−ｅ）＝−Ｖｐ＋ｅ…（５）
つまり、補正電圧ｅは、奇数フィールドに同期するビデオ信号ＶＩＤＡに対しては加算され、偶数フィールドに同期するビデオ信号ＶＩＤＡに対しては減算されるため、その奇数フィールドと偶数フィールドのＤＣ成分を相殺する値として次式（６）により１フレームの実効相殺電圧を求めることができる。
【００４３】
（Ｖｐ＋ｅ）＋（−Ｖｐ＋ｅ）＝２ｅ…（６）
その結果、奇数フィールドの実効電圧≒偶数フィールドの実効電圧とすることができる。
したがって、画素電極４に印加されるＤＣ電圧Ｖｃに図３に示す２値に変化する入力ビデオ信号ＶＩＤＡを変換して生成した補正電圧ｅを重畳させることにより、１フレーム内でのＤＣアンバランスを相殺して、１フレーム内のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。
【００４４】
また、図１の回路動作について、図４に示すビデオ信号ＶＩＤＢが、図１の信号線２に印加された場合の動作について説明する。
この図４では、信号線２に入力されるビデオ信号ＶＩＤＢが、走査線１に入力される走査信号ＶＧ のＯＮタイミングでＴＦＴ３のソース電極Ｓに印加される時、そのビデオ信号ＶＩＤＢは、データー調整回路１１により、その奇数フィールドに同期するビデオ信号ＶＩＤＢが位相反転され、偶数フィールドに同期するビデオ信号ＶＩＤＡが同相のままローパスフィルタ１２に出力される。そして、その偶数フィールド及び奇数フィールドのビデオ信号ＶＩＤＢは、ローパスフィルター１２により低周波成分の積分電圧信号に変換されて加算器１３に出力され、その各積分信号が加算器１３によりＤＣ電源７から出力されるＤＣ電圧Ｖｃに重畳されて、ＴＦＴ３の共通電極Ｃに接続された画素電極４に画素電極電位Ｖｐ′として印加される。
【００４５】
このＤＣ電圧Ｖｃに重畳される積分電圧信号による補正分は、図４中に“ｅ′”で示すように、奇数フィールドと偶数フィールドで印加されるビデオ信号ＶＩＤＢの変化に対応してＤＣ電圧Ｖｃに重畳されており、偶数フィールドと奇数フィールド内で変化する図４に示す飛び込み電圧ΔＶ′によるＤＣ成分を補正するように補正電圧ｅ′が重畳されている。
【００４６】
したがって、画素電極４に印加されるＤＣ電圧Ｖｃに図４に示す多値に変化する入力ビデオ信号ＶＩＤＢを、電圧調整手段１０により変換して生成した補正電圧ｅ′を重畳させることにより、奇数フィールドと偶数フィールド間でのＤＣアンバランスを相殺して、１フレーム内のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。
【００４７】
その結果、アクティブマトリックスＬＣＤの劣化を抑制することができるとともに、信頼性を向上させることができる。また、ＤＣアンバランスに起因する階調のズレも小さくすることができ、アクティブマトリックスＬＣＤの高画質化を図ることができる。
【００４８】
（第２の実施の形態）
図５〜図８は、本発明のアクティブマトリックスＬＣＤの駆動方法を適用したアクティブマトリックスＬＣＤの第２の実施の形態を示す図である。
図５は、本第２の実施の形態のＴＦＴ３にＮＭＯＳ型を用いたアクティブマトリックスＬＣＤの１画素分の回路に接続される電圧調整手段１０の構成を示す図であり、上記第１の実施の形態の図１に示した回路構成と同一の構成部分には、同一符号を付して、その構成説明を省略する。
【００４９】
この図５において、信号線２から分岐して接続された電圧調整手段は１０は、データー信号調整回路１１、ローパスフィルタ１２及び加算器１３により構成されている。
データー信号調整回路１１は、奇数フィールド映像同期信号位相反転回路１１ａ及び偶数フィールド映像信号同期回路１１ｂにより構成されている。奇数フィールド映像同期信号位相反転回路１１ａは、信号線２に入力される奇数フィールドに同期するビデオ信号の位相を反転させてローパスフィルタ１２に出力する回路であり、偶数フィールド映像信号同期回路１１ｂは、信号線２に入力される偶数フィールドに同期するビデオ信号を同相のままローパスフィルタ１２に出力する回路である。
【００５０】
ＴＦＴ３がＮＭＯＳ型の場合は、ローパスフィルタ１２及び加算器１３により共通電圧Ｖｃに重畳する積分信号は、図７の▲１▼に示すように、ビデオ信号の奇数フィールドと偶数フィールドの双方の位相を共通電圧Ｖｃに対して負側にする必要がある。
【００５１】
このため、奇数フィールドに同期したビデオ信号を奇数フィールド映像同期信号位相反転回路１１ａにより位相反転させてローパスフィルタ１２に出力するとともに、偶数フィールドに同期したビデオ信号は交流駆動であるため既に位相反転されているため、偶数フィールド映像信号同期回路１１ｂにより、そのまま同期したビデオ信号をローパスフィルタ１２に出力する。
【００５２】
そして、加算器１３では、ローパスフィルタ１２から入力される奇数フィールド、偶数フィールドともに同相化された積分信号と、ＤＣ電源７から出力されるＤＣ電圧Ｖｃとを加算してＴＦＴ３の共通電極Ｃへ出力する。
また、ＴＦＴ３がＰＭＯＳ型の場合は、図６に示す構成の電圧調整手段１０を利用する。この電圧調整手段１０のデーター調整回路２１は、奇数フィールド映像信号同期回路２１ａ及び偶数フィールド映像同期信号位相反転回路２１ｂにより構成されている。
【００５３】
奇数フィールド映像信号同期回路２１ａは、信号線２に入力される奇数フィールドに同期するビデオ信号を同相のままローパスフィルタ１２に出力する回路であり、偶数フィールド映像同期信号位相反転回路２１ｂは、信号線２に入力される偶数フィールドに同期するビデオ信号の位相を反転させてローパスフィルタ１２に出力する回路である。
【００５４】
ＴＦＴ３がＰＭＯＳ型の場合は、ローパスフィルタ１２及び加算器１３により共通電圧Ｖｃに重畳する積分信号は、図８の▲１▼に示すように、ビデオ信号の奇数フィールドと偶数フィールドの双方の位相を共通電圧Ｖｃに対して正側にする必要がある。
【００５５】
このため、奇数フィールドに同期したビデオ信号を奇数フィールド映像信号同期回路２１ａにより同相のままローパスフィルタ１２に出力するとともに、偶数フィールドに同期したビデオ信号は共通電圧Ｖｃに対して負側になっているため、偶数フィールド映像同期信号位相反転回路２１ｂにより、位相反転させてローパスフィルタ１２に出力する。
【００５６】
そして、加算器１３では、ローパスフィルタ１２から入力される奇数フィールド、偶数フィールドともに同相化された積分信号と、ＤＣ電源７から出力されるＤＣ電圧Ｖｃとを加算してＴＦＴ３の共通電極Ｃへ出力する。
【００５７】
したがって、画素電極４に印加されるＤＣ電圧Ｖｃに入力ビデオ信号の奇数フィールド及び偶数フィールドを同相にして変換して生成した積分信号を重畳させることにより、各奇数、偶数フィールド間でのＤＣアンバランスを相殺して、１フレーム内のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。
【００５８】
その結果、アクティブマトリックスＬＣＤの劣化を抑制することができるとともに、信頼性を向上させることができる。また、ＤＣアンバランスに起因する階調のズレも小さくすることができ、アクティブマトリックスＬＣＤの高画質化を図ることができる。
【００５９】
なお、上記各実施例で利用したローパスフィルタ１２の部分は、ビデオ信号を積分する積分回路、あるいはビデオ信号の変化に応じた矩形波信号を発生する矩形波発生回路、あるいはビデオ信号の変化に応じた三角波信号を発生する三角波発生回路、あるいはビデオ信号の変化に応じた鋸波信号を発生する鋸波発生回路としてもよい。
【００６０】
この積分回路、三角波発生回路、矩形波発生回路あるいは鋸波発生回路を利用した場合に、上記加算器１２により重畳される補正電圧ｅの波形パターンの例を図７及び図８に示す。
図７は、上記実施例のようにＴＦＴ３にＮＭＯＳ型を利用した場合に、積分回路、三角波発生回路あるいは矩形波発生回路と上記加算器１３によりＤＣ電圧Ｖｃに重畳される補正電圧ｅの各波形パターン▲１▼〜▲３▼を示す図であり、この場合はＤＣ電圧Ｖｃに対して負側に重畳される。
【００６１】
また、図８は、ＴＦＴ３にＰＭＯＳ型を利用した場合に、積分回路、鋸波発生回路、矩形波発生回路あるいは三角波発生回路と上記加算器１３によりＤＣ電圧Ｖｃに重畳される補正電圧ｅの波形パターン▲１▼〜▲４▼を示す図であり、この場合はＤＣ電圧Ｖｃに対して正側に重畳される。
【００６２】
このように、補正電圧ｅを重畳する回路として、積分回路、三角波発生回路、矩形波発生回路あるいは鋸波発生回路を利用した場合でも、ＤＣ成分を相殺させることが可能であり、同様の効果を得ることができる。
また、加算器１３は、オペアンプにより構成することが可能であり、加算器を低コストで実現することができる。
【００６３】
さらに、積分回路、三角波発生回路、矩形波発生回路あるいは鋸波発生回路を利用して生成される図７及び図８に示したＤＣ補正電圧ｅ▲１▼〜▲４▼としてＤＣ成分をカットできれば、加算器１３によりＤＣ電圧Ｖｃに重畳せずに、そのＤＣ補正電圧ｅ▲１▼〜▲４▼を直接画素電極４に印加するようにしてもよい。
この場合、加算器１３を省略できるため、より低コストで本発明のＤＣ成分を除去する回路を実現することができる。
【００６４】
（第３の実施の形態）
図９〜図１１は、本発明のアクティブマトリックスＬＣＤの駆動方法を適用したアクティブマトリックスＬＣＤの第３の実施の形態を示す図である。
まず、構成を説明する。
図９は、本第３の実施の形態のアクティブマトリックスＬＣＤの１画素分の回路構成を示す図であり、上記従来の図２１に示した回路構成と同一の構成部分には、同一符号を付している。
【００６５】
この図９において、信号線２から分岐して接続された電圧調整手段３０は、１Ｈｏｒ１Ｆ遅延回路３０１、１Ｈｏｒ１Ｆ積分回路３０２、加算回路３０３、減算回路３０４、セレクタ３０５、交流化回路３０６及び共通電極電圧源３０７により構成されている。
１Ｈｏｒ１Ｆ遅延回路３０１は、信号線２に入力されるアナログ映像信号３００を、１走査期間（１Ｈ）分あるいは１フィールド期間（１Ｆ）分遅延させて、交流化回路３０６に出力す回路である。
【００６６】
１Ｈｏｒ１Ｆ積分回路３０２は、１走査期間（１Ｈ）あるいは１フィールド期間（１Ｆ）に同期して、信号線２に入力されるアナログ映像信号３００を積分して、加算回路３０３及び減算回路３０４に出力する回路である。
加算回路３０３は、１Ｈｏｒ１Ｆ積分回路３０２により１Ｈあるいは１Ｆに同期して積分されて入力されるアナログ映像信号の積分値を、共通電極電圧源３０７から入力される共通電極印加電圧Ｖｃに加算して、セレクタ３０５に出力する回路である。
【００６７】
減算回路３０４は、１Ｈｏｒ１Ｆ積分回路３０２により１Ｈあるいは１Ｆに同期して積分されて入力されるアナログ映像信号の積分値を、共通電極電圧源３０７から入力される共通電極印加電圧Ｖｃから減算して、セレクタ３０５に出力する回路である。
【００６８】
セレクタ３０５は、交流化回路３０６の交流化動作に同期して、アナログ映像信号３００が正か負かにより加算回路３０３あるいは減算回路３０４の出力の一方を択一的に選択して、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加する回路である。すなわち、セレクタ３０５は、アナログ映像信号３００が正の時は、加算回路３０３により共通電極印加電圧Ｖｃにアナログ映像信号の積分値が加算重畳された電圧を選択して、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加し、また、アナログ映像信号３００が負の時は、減算回路３０４により共通電極印加電圧Ｖｃにアナログ映像信号の積分値が減算重畳された電圧を選択して、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加する。
【００６９】
交流化回路３０６は、外部の図示しない制御回路から入力される反転制御信号により、１Ｈｏｒ１Ｆ遅延回路３０１により１Ｈ分あるいは１Ｆ分遅延されたアナログ映像信号３００を交流化して極性反転信号を生成して、ドレインドライバ１００に出力する回路である。
【００７０】
ドレインドライバ１００は、交流化回路３０６から入力される極性反転信号により液晶駆動電圧を選択して、ＴＦＴ３のソース電極Ｓに供給する回路である。
共通電極電圧源３０７は、その出力電圧である共通電極印加電圧Ｖｃを設定変更可能な出力可変電源であり、アナログ映像信号３００により画素電極４に印加される電圧ΔＶの平均値を見込んだ値に設定しておく。この様にすることで、表示エリア全体としては、直流成分が残らないことになる。
【００７１】
また、図９に示すＴＦＴ３には、ＮＭＯＳ型を用いるものとする。
したがって、本第３の実施の形態の回路構成では、電圧調整手段３０を接続したことにより、入力アナログ映像信号３００を平均化した電圧信号が共通電極印加電圧電圧Ｖｃに重畳されてＴＦＴ３の共通電極Ｃに印加されることになる。
【００７２】
次に、本第３の実施の形態の動作を説明する。
まず、図９の回路内の動作について、図１０に示すソース信号（ビデオ信号）が、図９の信号線２に印加された場合の動作について説明する。
この図１０では、信号線２に入力されるソース信号が、走査線１に入力される走査信号のＯＮタイミングでＴＦＴ３のソース電極Ｓに印加される時、そのソース信号は、１Ｈｏｒ１Ｆ遅延回路３０１により、その奇数フィールドに同期するソース信号が遅延されて交流化回路３０６に出力され、１Ｈｏｒ１Ｆ積分回路３０２により奇数フィールドに同期するソース信号が積分される。
【００７３】
そして、交流化回路３０６では、外部の図示しない制御回路から入力される反転制御信号により、１Ｈｏｒ１Ｆ遅延回路３０１により遅延された１Ｈ分あるいは１Ｆ分のアナログ映像信号３００が交流化されて極性反転信号が生成されると、ドレインドライバ１００では、この極性反転信号により液晶駆動電圧が選択されて、ＴＦＴ３のソース電極Ｓに供給される。
【００７４】
また、加算回路３０３及び減算回路３０４では、共通電極電圧源３０７から供給される共通電極印加電圧Ｖｃにソース信号の積分値が加算重畳あるいは減算重畳されてセレクタ３０５に出力されると、セレクタ３０５では、アナログ映像信号３００が正の時、加算回路３０３により加算重畳された電圧が選択されて、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加され、また、アナログ映像信号３００が負の時は、減算回路３０４により減算重畳された電圧が選択されて、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加される。
【００７５】
したがって、図１０に示すように、奇数フィールドと偶数フィールドで画素電極４に印加される共通電極印加電圧Ｖｃが、アナログ映像信号３００が共通電極印加電圧Ｖｃに対して正か負かにより、共通電極印加電圧Ｖｃにアナログ映像信号３００の積分値が加算あるいは減算重畳されて調整され、その各奇数、偶数フィールドでの液晶実効電圧とコモン電圧の差Ａ，Ａ′がほぼ同じ電圧値に制御される。
【００７６】
また、図１１に示すソース信号の変化に対しても、上記電圧調整手段３０の動作により、同図に示すように、奇数フィールドと偶数フィールドで画素電極４に印加される共通電極印加電圧Ｖｃに対して、アナログ映像信号３００が正か負かによりアナログ映像信号３００の積分値が、その共通電極印加電圧Ｖｃに加算あるいは減算重畳されて調整され、その各奇数、偶数フィールドでの液晶実効電圧とコモン電圧の差Ｂ，Ｂ′がほぼ同じ電圧値に制御される。
【００７７】
その結果、アナログ映像信号が入力される場合に、奇数フィールドと偶数フィールド間でのＤＣアンバランスを相殺して、１フレーム内のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。
【００７８】
したがって、アクティブマトリックスＬＣＤの劣化を抑制することができるとともに、信頼性を向上させることができる。また、ＤＣアンバランスに起因する階調のズレも小さくすることができ、アクティブマトリックスＬＣＤの高画質化を図ることができる。
【００７９】
（第４の実施の形態）
また、上記第３の実施の形態では、入力される映像信号はアナログ映像信号であったが、入力される映像信号がデジタル映像信号である場合の対応する電圧調整手段の構成を図１２に示す。
この図１２は、本第４の実施の形態のＴＦＴ３にＮＭＯＳ型を用いたアクティブマトリックスＬＣＤの１画素分の回路に接続される電圧調整手段４０の構成を示す図であり、上記第３の実施の形態の図９に示した回路構成と同一の構成部分には、同一符号を付して、その構成説明を省略する。
【００８０】
この図１２において、信号線２から分岐して接続された電圧調整手段４０は、１Ｈｏｒ１Ｆ記憶回路４０１、交流化制御回路４０２、ＤＡＣ４０３、積算器４０４、ＤＡＣ４０５及び増幅器４０６により構成されている。
１Ｈｏｒ１Ｆ記憶回路４０１は、信号線２に入力されるデジタル映像信号４００を、１走査期間（１Ｈ）分あるいは１フィールド期間（１Ｆ）分記憶して、交流化制御回路４０２に出力する回路である。
【００８１】
交流化制御回路４０２は、外部の図示しない制御回路から入力される反転制御信号により、１Ｈｏｒ１Ｆ記憶回路４０１により記憶された１Ｈ分あるいは１Ｆ分のデジタル映像信号４００を交流化して極性反転信号を生成して、ＤＡＣ４０３に出力する回路である。
ＤＡＣ４０３は、交流化制御回路４０２から入力される極性反転信号を所定のアナログ極性反転信号に変換してドレインドライバ１００に出力する回路である。
【００８２】
積算器４０４は、信号線２に入力されるデジタル映像信号４００を、１走査期間（１Ｈ）分あるいは１フィールド期間（１Ｆ）分を積算処理して平均化して、ＤＡＣ４０５に出力する回路である。
【００８３】
ＤＡＣ４０５は、積算器４０４により１Ｈ分あるいは１Ｆ分平均化されたデジタル映像信号４００の平均値を、極性反転信号による交流化動作に同期してデジタル−アナログ変換処理を行って、増幅器４０６に出力する回路である。すなわち、ＤＡＣ４０５は、予め設定しておいた共通電極電圧に対して、積算器４０４から入力される平均値が正の時は、その共通電極電圧に平均値を加算して所定のアナログ電圧信号に変換し、平均値が負の時は、その共通電極電圧に平均値を減算して所定のアナログ電圧信号に変換して、増幅器４０６に出力する。
【００８４】
増幅器４０６は、ＤＡＣ４０５から入力されるアナログ電圧信号を所定増幅率で増幅して共通電極電圧Ｖｃとして、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加する回路である。
なお、積算器４０４により積算処理されるデジタル映像信号４００の平均値は、ＤＡＣ４０５においてＴＦＴ−ＬＣＤに印加する映像信号の交流化に同期して、予め設定しておいた共通電極電圧に対して正の時は加算され、負の時は減算されて、増幅器４０６で共通電極電圧Ｖｃとして画素電極４に印加される。
【００８５】
このとき、共通電極電圧Ｖｃを前記ΔＶの平均値を見込んだ値に設定するように、ＤＡＣ４０６の初期値を設定しておく。
したがって、本第４の実施の形態の回路構成では、電圧調整手段４０を接続したことにより、入力デジタル映像信号４００を平均化した電圧信号が共通電極印加電圧電圧Ｖｃに重畳されてＴＦＴ３の共通電極Ｃに印加されることになる。
【００８６】
次に、本第４の実施の形態の動作を説明する。
図１２の回路内の動作について説明する。
この図１２では、信号線２に入力されるデジタル映像信号４００が、走査線１に入力される走査信号のＯＮタイミングでＴＦＴ３のソース電極Ｓに印加される時、そのデジタル映像信号４００は、１Ｈｏｒ１Ｆ記憶回路４０１により、その奇数フィールドに同期するデジタル映像信号４００が一旦記憶された後、交流化制御回路４０２に出力され、積算器４０４により奇数フィールドに同期するがデジタル映像信号４００が積算されて平均化される。
【００８７】
そして、交流化制御回路４０２では、外部の図示しない制御回路から入力される反転制御信号により、１Ｈｏｒ１Ｆ記憶回路４０１により記憶された１Ｈ分あるいは１Ｆ分のデジタル映像信号４００が交流化されて極性反転信号が生成されて、ＤＡＣ４０３に出力される。
ＤＡＣ４０３では、交流化制御回路４０２から入力される極性反転信号が所定のアナログ極性反転信号に変換されしてドレインドライバ１００に出力すると、ドレインドライバ１００では、交流化制御回路４０２から入力される極性反転信号により液晶駆動電圧が選択されて、ＴＦＴ３のソース電極Ｓに供給される。
【００８８】
また、ＤＡＣ４０５では、交流化制御回路４０２の交流化動作に同期してＤ／Ａ変換処理が行われ、予め共通電極電圧のΔＶの平均値を見込んで設定された初期値に対して積算器４０４から入力される平均値が正の時は、共通電極電圧に平均値が加算されて所定のアナログ電圧信号に変換され、その平均値が負の時は、共通電極電圧に平均値が減算されて所定のアナログ電圧信号に変換されて、増幅器４０６に出力される。
そして、増幅器４０６では、ＤＡＣ４０５から入力されるアナログ電圧信号が所定増幅率で増幅されて共通電極電圧Ｖｃとして、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加される。
【００８９】
したがって、奇数フィールドと偶数フィールドで画素電極４に印加される共通電極印加電圧Ｖｃが、デジタル映像信号４００が共通電極電圧に対して正か負かによりデジタル映像信号４００の平均値が、共通電極電圧に加算あるいは減算重畳されて調整され、その各奇数、偶数フィールドでの液晶実効電圧とコモン電圧の差がほぼ同じ電圧値に制御される。
その結果、デジタル映像信号が入力される場合に、奇数フィールドと偶数フィールド間でのＤＣアンバランスを相殺して、１フレーム内のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。
【００９０】
したがって、アクティブマトリックスＬＣＤの劣化を抑制することができるとともに、信頼性を向上させることができる。また、ＤＣアンバランスに起因する階調のズレも小さくすることができ、アクティブマトリックスＬＣＤの高画質化を図ることができる。
【００９１】
（第５の実施の形態）
図１３〜図１６は、本発明のアクティブマトリックスＬＣＤの駆動方法を適用したアクティブマトリックスＬＣＤの第５の実施の形態を示す図である。
まず、構成を説明する。
図１３は、本第５の実施の形態のアクティブマトリックスＬＣＤの１画素分の回路構成を示す図であり、上記従来の図２１に示した回路構成と同一の構成部分には、同一符号を付している。
【００９２】
この図１３において、信号線２から分岐して接続された電圧調整手段５０は、ローパスフィルタ５１、加算器５２及び共通電極電圧源（Ｖｃ）５３により構成されている。この電圧調整手段５０の詳細構成は、図１４に示すように、ローパスフィルタ５１部分が、積分器５１ａ、５１ｂ、減算器５１ｃにより構成されている。
【００９３】
ローパスフィルタ５１は、信号線２に入力されるアナログ映像信号９を、その奇数ラインのアナログ映像信号９、偶数ラインのアナログ映像信号９毎に積分器５１ａ、５１ｂにより積分処理し、その奇数ライン積分結果と偶数ライン積分結果を減算器５１ｃで減算処理し、その減算結果を加算器５２に出力する。
【００９４】
加算器５２は、ローパスフィルタ５１から入力される奇数ラインアナログ映像信号９と偶数ラインアナログ映像信号９との減算結果を、共通電極電圧源（Ｖｃ）５３に加算して、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加する。
また、図１３に示すＴＦＴ３には、ＮＭＯＳ型を用いるものとする。
したがって、本第５の実施の形態の回路構成では、電圧調整手段５０を接続したことにより、入力アナログ映像信号９を平均化した電圧信号が共通電極印加電圧電圧Ｖｃに重畳されてＴＦＴ３の共通電極Ｃに印加されることになる。
【００９５】
次に、本第５の実施の形態の動作を説明する。
まず、図１３の回路内の動作について、図１５に示すソース信号（アナログ映像信号）が、図１３の信号線２に印加された場合の動作について説明する。
この図１５では、信号線２に入力されるソース信号が、走査線１に入力される走査信号のＯＮタイミングでＴＦＴ３のソース電極Ｓに印加される時、そのソース信号は、ローパスフィルタ５１内の奇数ライン用積分器５１ａ及び偶数ライン用積分器５１ｂにより、その奇数フィールド及び偶数フィールドに同期する各ソース信号が積分された後、その各積分結果が減算器５１ｃにより減算処理されて奇数フィールドと偶数フィールドのソース信号の差分が算出される。
【００９６】
そして、加算器５２では、その減算処理された奇数フィールドと偶数フィールドのソース信号の差分が、共通電極電圧源（Ｖｃ）５３に加算されて、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加される。
したがって、図１５に示すように、奇数フィールドと偶数フィールドで画素電極４に印加される共通電極印加電圧Ｖｃが、アナログ映像信号９が共通電極印加電圧Ｖｃに対して正か負かにより、共通電極印加電圧Ｖｃにアナログ映像信号９の積分値が加算あるいは減算重畳されて調整され、その各奇数、偶数フィールドでの液晶実効電圧とコモン電圧の差Ａ，Ａ′がほぼ同じ電圧値に制御される。
【００９７】
また、図１６に示すソース信号の変化に対しても、上記電圧調整手段５０の動作により、同図に示すように、奇数フィールドと偶数フィールドで画素電極４に印加される共通電極印加電圧Ｖｃに対して、アナログ映像信号９が正か負かによりアナログ映像信号９の積分値が、その共通電極印加電圧Ｖｃに加算あるいは減算重畳されて調整され、その各奇数、偶数フィールドでの液晶実効電圧とコモン電圧の差Ｂ，Ｂ′がほぼ同じ電圧値に制御される。
その結果、アナログ映像信号が入力される場合に、奇数フィールドと偶数フィールド間でのＤＣアンバランスを相殺して、１フレーム内のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。
【００９８】
したがって、アクティブマトリックスＬＣＤの劣化を抑制することができるとともに、信頼性を向上させることができる。また、ＤＣアンバランスに起因する階調のズレも小さくすることができ、アクティブマトリックスＬＣＤの高画質化を図ることができる。
【００９９】
（第６の実施の形態）
図１７〜図２０は、本発明のアクティブマトリックスＬＣＤの駆動方法を適用したアクティブマトリックスＬＣＤの第６の実施の形態を示す図である。
まず、構成を説明する。
図１７は、本第６の実施の形態のアクティブマトリックスＬＣＤの１画素分の回路構成を示す図であり、上記従来の図２１に示した回路構成と同一の構成部分には、同一符号を付している。
この図１７において、信号線２から分岐して接続された電圧調整手段６０は、ローパスフィルタ６１、加算器６２及び共通電極電圧源（Ｖｃ）６３により構成されている。この電圧調整手段６０の詳細構成は、図１８に示すように、ローパスフィルタ６１部分が、加算器６１ａ、５１ｂ、減算器６１ｃ、Ａ−Ｄ変換器６１ｄ、ＤＡＣ６１ｅにより構成されている。
【０１００】
ローパスフィルタ６１は、信号線２に入力されるデジタル映像信号９を、その奇数ラインのデジタル映像信号９、偶数ラインのデジタル映像信号９毎に加算器６１ａ、６１ｂにより加算処理し、その奇数ライン加算結果と偶数ライン加算結果を減算器６１ｃで減算処理し、その減算結果をＤＡＣ６１ｅに出力する。
【０１０１】
Ａ−Ｄ変換器６１ｄは、外部から入力される初期コモン電圧をアナログ−デジタル変換処理し、所定の初期コモンデジタル電圧信号としてＤＡＣ６１ｅに出力する。
【０１０２】
ＤＡＣ６１ｅは、Ａ−Ｄ変換器６１ｄから入力される初期コモンデジタル電圧信号に対して、減算器６１ｃから入力される奇数ラインデジタル映像信号９と偶数ラインデジタル映像信号９との差分値が正の時は、共通電極電圧に差分値を加算して所定のアナログ電圧信号に変換し、その差分値が負の時は、共通電極電圧に差分値を減算して所定のアナログ電圧信号に変換して、加算器６２に出力する。
【０１０３】
加算器６２は、ローパスフィルタ６１から入力される奇数ラインデジタル映像信号９と偶数ラインデジタル映像信号９との差分値が加算重畳あるい減算重畳されたアナログ電圧信号を、共通電極電圧源（Ｖｃ）６３に加算して、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加する。
【０１０４】
また、図１７に示すＴＦＴ３には、ＮＭＯＳ型を用いるものとする。
したがって、本第６の実施の形態の回路構成では、電圧調整手段６０を接続したことにより、入力デジタル映像信号９を平均化した電圧信号が共通電極印加電圧電圧Ｖｃに重畳されてＴＦＴ３の共通電極Ｃに印加されることになる。
【０１０５】
次に、本第６の実施の形態の動作を説明する。
まず、図１７の回路内の動作について、図１９に示すソース信号（デジタル映像信号）が、図１７の信号線２に印加された場合の動作について説明する。
【０１０６】
この図１９では、信号線２に入力されるソース信号が、走査線１に入力される走査信号のＯＮタイミングでＴＦＴ３のソース電極Ｓに印加される時、そのソース信号は、ローパスフィルタ６１内の奇数ライン用加算器６１ａ及び偶数ライン用加算器６１ｂにより、その奇数フィールド及び偶数フィールドに同期する各ソース信号が加算された後、その各加算結果が減算器６１ｃにより減算処理されて奇数フィールドと偶数フィールドのソース信号の差分が算出される。
【０１０７】
そして、ＤＡＣ６１ｅでは、Ａ−Ｄ変換器６１ｄから入力される初期コモンデジタル電圧信号に対して、減算器６１ｃから入力される奇数ラインデジタル映像信号９と偶数ラインデジタル映像信号９との差分値が正の時は、共通電極電圧に差分値が加算されて所定のアナログ電圧信号に変換され、その差分値が負の時は、共通電極電圧に差分値が減算されて所定のアナログ電圧信号に変換されて、加算器６２に出力される。
【０１０８】
加算器６２では、奇数ラインデジタル映像信号９と偶数ラインデジタル映像信号９との差分値が加算重畳あるい減算重畳されたアナログ電圧信号が、共通電極電圧源（Ｖｃ）６３に加算されて、ＴＦＴ３の共通電極Ｃに接続された画素電極４に印加される。
【０１０９】
したがって、図１９に示すように、奇数フィールドと偶数フィールドで画素電極４に印加される共通電極印加電圧Ｖｃが、デジタル映像信号９が共通電極印加電圧Ｖｃに対して正か負かにより、共通電極印加電圧Ｖｃにデジタル映像信号９の加算値が加算あるいは減算重畳されて調整され、その各奇数、偶数フィールドでの液晶実効電圧とコモン電圧の差Ａ，Ａ′がほぼ同じ電圧値に制御される。
【０１１０】
また、図２０に示すソース信号の変化に対しても、上記電圧調整手段６０の動作により、同図に示すように、奇数フィールドと偶数フィールドで画素電極４に印加される共通電極印加電圧Ｖｃに対して、デジタル映像信号９が正か負かによりデジタル映像信号９の加算値が、その共通電極印加電圧Ｖｃに加算あるいは減算重畳されて調整され、その各奇数、偶数フィールドでの液晶実効電圧とコモン電圧の差Ｂ，Ｂ′がほぼ同じ電圧値に制御される。
【０１１１】
その結果、デジタル映像信号が入力される場合に、奇数フィールドと偶数フィールド間でのＤＣアンバランスを相殺して、１フレーム内のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。
【０１１２】
したがって、アクティブマトリックスＬＣＤの劣化を抑制することができるとともに、信頼性を向上させることができる。また、ＤＣアンバランスに起因する階調のズレも小さくすることができ、アクティブマトリックスＬＣＤの高画質化を図ることができる。
【０１１３】
【発明の効果】
請求項１記載の発明によれば、映像入力信号の変化に応じた変換信号をトランジスタの共通電極に供給して、共通電極に接続された画素電極のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。その結果、アクティブマトリックスＬＣＤの劣化を抑制することができるとともに、信頼性を向上させることができる。また、ＤＣアンバランスに起因する階調のズレも小さくすることができ、アクティブマトリックスＬＣＤの高画質化を図ることができる。
【０１１４】
請求項２〜６記載の発明によれば、映像入力信号の変化に応じて画素電極に発生するＤＣ成分を相殺する変換信号をトランジスタの共通電極に供給することができ、画素電極のＤＣアンバランスを極めて小さくすることができ、アクティブマトリックスＬＣＤ全体にかかるＤＣアンバランスを極めて小さくすることができる。
【０１１５】
請求項７記載の発明によれば、映像入力信号の変化に応じた変換信号をＤＣ電圧に重畳して共通電極に接続された画素電極に印加することができ、画素電極のＤＣアンバランスを除去することができる。
【０１１６】
請求項８記載の発明によれば、映像入力信号の変化に応じた積分信号を共通電圧に加算重畳あるいは減算重畳して共通電極に接続された画素電極に印加することができ、画素電極のＤＣアンバランスを除去することができる。
【０１１７】
請求項９及び請求項１０記載の発明によれば、奇数フィールドと偶数フィールドの映像入力信号の変化に応じた積分信号を共通電圧に加算重畳あるいは減算重畳して共通電極に接続された画素電極に印加することができ、画素電極のＤＣアンバランスを除去することができる。
【０１１８】
請求項１１記載の発明によれば、加算回路は、オペアンプを用いることが可能であり、加算回路を低コストで実現することができる。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施の形態のアクティブマトリックスＬＣＤの１画素分の回路構成を示す図。
【図２】図１の信号線２に２値に変化するビデオ信号ＶＩＤＡが印加された場合の回路内各部の波形と補正電圧ｃ、ｃ′の関係を示す図。
【図３】図１の信号線２に２値に変化するビデオ信号ＶＩＤＡが印加された場合の回路内各部の波形と補正電圧ｅの関係を示す図。
【図４】図１の信号線２に多値に変化するビデオ信号ＶＩＤＢが印加された場合の回路内各部の波形と補正電圧ｅ′の関係を示す図。
【図５】本発明を適用した第２の実施の形態のアクティブマトリックスＬＣＤの１画素分のＮＭＯＳ型ＴＦＴに接続する電圧調整手段の回路構成を示す図。
【図６】本発明を適用した第２の実施の形態のアクティブマトリックスＬＣＤの１画素分のＰＭＯＳ型ＴＦＴに接続する電圧調整手段の回路構成を示す図。
【図７】積分回路、三角波発生回路あるいは矩形波発生回路と図１の加算器１３によりＤＣ電圧Ｖｃに重畳される補正電圧ｅの各波形パターンを示す図。
【図８】積分回路、鋸波発生回路、矩形波発生回路あるいは三角波発生回路と図１の加算器１３によりＤＣ電圧Ｖｃに重畳される補正電圧ｅの波形パターンを示す図。
【図９】本発明を適用した第３の実施の形態のアクティブマトリックスＬＣＤの１画素分の回路構成を示す図。
【図１０】図９の信号線２に多値に変化するソース信号が印加された場合の回路内各部の波形の関係を示す図。
【図１１】図９の信号線２に多値に変化するその他のソース信号が印加された場合の回路内各部の波形の関係を示す図。
【図１２】本発明を適用した第４の実施の形態のアクティブマトリックスＬＣＤの１画素分のＰＭＯＳ型ＴＦＴに接続する電圧調整手段の回路構成を示す図。
【図１３】本発明を適用した第５の実施の形態のアクティブマトリックスＬＣＤの１画素分の回路構成を示す図。
【図１４】図１３の電圧調整手段５０内の詳細構成を示す図。
【図１５】図１３の信号線２に多値に変化するソース信号が印加された場合の回路内各部の波形の関係を示す図。
【図１６】図１３の信号線２に多値に変化するその他のソース信号が印加された場合の回路内各部の波形の関係を示す図。
【図１７】本発明を適用した第６の実施の形態のアクティブマトリックスＬＣＤの１画素分の回路構成を示す図。
【図１８】図１７の電圧調整手段６０内の詳細構成を示す図。
【図１９】図１７の信号線２に多値に変化するソース信号が印加された場合の回路内各部の波形の関係を示す図。
【図２０】図１７の信号線２に多値に変化するその他のソース信号が印加された場合の回路内各部の波形の関係を示す図。
【図２１】従来のアクティブマトリックスＬＣＤの１画素分の回路構成を示す図。
【図２２】図２１の信号線２に２値に変化するビデオ信号ＶＩＤＡが印加された場合の回路内各部の波形を示す図。
【図２３】図２１の信号線２に多値に変化するビデオ信号ＶＩＤＢが印加された場合の回路内各部の波形を示す図。
【符号の説明】
１ 走査線
２ 信号線
３ ＴＦＴ
４ 画素電極
５ 補助容量
６、７ ＤＣ電源
８ 走査信号
９ ビデオ信号
１０、３０、４０、５０、６０ 電圧調整手段
１１ データー信号調整回路
１１ａ 奇数フィールド映像同期信号位相反転回路
１１ｂ 偶数フィールド映像信号同期回路
１２、５１、６１ ローパスフィルタ
１３、５２、６２ 加算器
２１ａ 奇数フィールド映像信号同期回路
２１ｂ 偶数フィールド映像同期信号位相反転回路
５１ａ、５１ｂ 積分器
５１ｃ、６１ｃ 減算器
６１ｄ Ａ−Ｄ変換器
６１ｅ ＤＡＣ
１００ ドレインドライバ
３００ アナログ映像信号
３０１ １Ｈｏｒ１Ｆ遅延回路
３０２ １Ｈｏｒ１Ｆ積分回路
３０３ 加算回路
３０４ 減算回路
３０５ セレクタ
３０６ 交流化回路
４００ デジタル映像信号
４０１ １Ｈｏｒ１Ｆ記憶回路
４０２ 交流化制御回路
４０３、４０５ ＤＡＣ
４０４ 積算器
４０６ 増幅器
Claims (11)
- 複数の信号線と複数の走査線をマトリックス状に配設し、これらの信号線と走査線の各交点に、トランジスタを画素の片側の電極に接続し、他方の画素の共通電極には共通電圧を供給し、映像入力信号に応じた走査タイミングで前記各走査線を走査するとともに、当該各信号線に入力される映像入力信号を、前記共通電圧に対して正と負の映像信号を交互に所定周期毎に極性反転しながら前記各トランジスタを交流駆動することにより、各画素電極に画像信号を蓄積して表示するアクティブマトリックスＬＣＤの駆動方法において、
前記各信号線に入力される映像入力信号の電圧変化の大小あるいは信号量の多少に応じ、さらに前記共通電圧に対して前記映像入力信号の１フィールド間における実効値電圧が正となるフィールドでは、該フィールド内における前記映像入力信号とは逆極性で、該映像入力信号の電圧波形に対応した信号波形を有し、前記共通電圧に対して前記映像入力信号の１フィールド間における実効値電圧が負となるフィールドでは、該フィールド内における前記映像入力信号と同極性で、該映像入力信号の電圧波形の電圧波形に対応した信号波形を有し、前記画素の共通電極に供給されて、フィールド毎の正の実効値電圧と負の実効値電圧が等しくなるように調整された変換信号を生成する電圧調整手段を有し、この変換信号を前記画素の共通電極に供給することを特徴とするアクティブマトリックスＬＣＤの駆動方法。 - 前記電圧調整手段は、奇数フィールドもしくは偶数フィールドのいずれかの映像入力信号を位相反転し、該位相反転した映像入力信号と同一フレーム内における他方側のフィールドの映像入力信号のそれぞれを積分回路を用いて積分し、前記トランジスタの共通電極に供給することを特徴とする請求項１記載のアクティブマトリックスＬＣＤの駆動方法。
- 前記電圧調整手段は、ローパスフィルタを用いて前記映像入力信号の低周波成分を前記トランジスタの共通電極に供給することを特徴とする請求項１記載のアクティブマトリックスＬＣＤの駆動方法。
- 前記電圧調整手段は、矩形波発生回路を用いて前記映像入力信号の変化に応じた矩形波信号を前記トランジスタの共通電極に供給することを特徴とする請求項１記載のアクティブマトリックスＬＣＤの駆動方法。
- 前記電圧調整手段は、三角波発生回路を用いて前記映像入力信号の変化に応じた三角波信号を前記トランジスタの共通電極に供給することを特徴とする請求項１記載のアクティブマトリックスＬＣＤの駆動方法。
- 前記電圧調整手段は、鋸波発生回路を用いて前記映像入力信号の変化に応じた鋸波信号を前記トランジスタの共通電極に供給することを特徴とする請求項１記載のアクティブマトリックスＬＣＤの駆動方法。
- 前記電圧調整手段は、前記変換信号と所定電圧とを加算回路を用いて重畳し、当該重畳信号を前記トランジスタの共通電極に供給することを特徴とする請求項１記載のアクティブマトリックスＬＣＤの駆動方法。
- 前記電圧調整手段は、積分回路を用いて前記映像入力信号の変化に応じた積分信号を生成し、前記共通電圧に対する当該積分信号の大小に応じて、当該共通電圧に当該積分信号を加算重畳あるいは減算重畳して前記トランジスタの共通電極に供給することを特徴とする請求項１記載のアクティブマトリックスＬＣＤの駆動方法。
- 前記電圧調整手段は、積分回路を用いて前記映像入力信号の奇数フィールドと偶数フィールドの変化に応じた各積分信号を生成し、この奇数フィールド積分信号と偶数フィールド積分信号との差分信号を求め、前記共通電圧に対する当該差分信号の大小に応じて、当該共通電圧に当該差分信号を加算重畳あるいは減算重畳して前記トランジスタの共通電極に供給することを特徴とする請求項１記載のアクティブマトリックスＬＣＤの駆動方法。
- 前記電圧調整手段は、加算回路を用いて前記映像入力信号の奇数フィールドと偶数フィールドの変化に応じた各加算信号を生成し、この奇数フィールド加算信号と偶数フィールド加算信号との差分信号を求め、前記共通電圧に対する当該差分信号の大小に応じて、当該共通電圧に当該差分信号を加算重畳あるいは減算重畳して前記トランジスタの共通電極に供給することを特徴とする請求項１記載のアクティブマトリックスＬＣＤの駆動方法。
- 前記加算回路は、オペアンプを用いたことを特徴とする請求項７あるいは請求項１０記載のアクティブマトリックスＬＣＤの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32971895A JP3554773B2 (ja) | 1995-02-06 | 1995-11-24 | アクティブマトリックスｌｃｄの駆動方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-42393 | 1995-02-06 | ||
| JP4239395 | 1995-02-06 | ||
| JP32971895A JP3554773B2 (ja) | 1995-02-06 | 1995-11-24 | アクティブマトリックスｌｃｄの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08278485A JPH08278485A (ja) | 1996-10-22 |
| JP3554773B2 true JP3554773B2 (ja) | 2004-08-18 |
Family
ID=26382074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32971895A Expired - Fee Related JP3554773B2 (ja) | 1995-02-06 | 1995-11-24 | アクティブマトリックスｌｃｄの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3554773B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130024719A (ko) * | 2011-08-30 | 2013-03-08 | 엘지디스플레이 주식회사 | 액정 표시장치의 구동장치와 그 구동방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926162A (en) * | 1996-12-31 | 1999-07-20 | Honeywell, Inc. | Common electrode voltage driving circuit for a liquid crystal display |
| TW490580B (en) * | 1998-11-13 | 2002-06-11 | Hitachi Ltd | Liquid crystal display apparatus and its drive method |
| KR100665944B1 (ko) * | 2000-01-31 | 2007-01-09 | 엘지.필립스 엘시디 주식회사 | 오씨비 모드 액정 표시장치 및 그 구동방법 |
| KR100712121B1 (ko) * | 2005-02-24 | 2007-04-27 | 삼성에스디아이 주식회사 | 리플 노이즈를 줄이기 위한 필터링부를 구비한 액정표시장치 |
| JP5206712B2 (ja) * | 2010-03-08 | 2013-06-12 | セイコーエプソン株式会社 | 画像表示装置及び電気光学装置の駆動方法並びに信号生成方法 |
| CN104238161B (zh) | 2013-06-09 | 2017-12-29 | 北京京东方光电科技有限公司 | 一种公共电极电压调节装置及其方法 |
-
1995
- 1995-11-24 JP JP32971895A patent/JP3554773B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130024719A (ko) * | 2011-08-30 | 2013-03-08 | 엘지디스플레이 주식회사 | 액정 표시장치의 구동장치와 그 구동방법 |
| KR101961187B1 (ko) * | 2011-08-30 | 2019-07-15 | 엘지디스플레이 주식회사 | 액정 표시장치의 구동장치와 그 구동방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08278485A (ja) | 1996-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3336408B2 (ja) | 液晶表示装置 | |
| JP3288142B2 (ja) | 液晶表示装置およびその駆動方法 | |
| JP3199978B2 (ja) | 液晶表示装置 | |
| KR100323911B1 (ko) | 액티브 매트릭스 표시장치 및 그의 구동방법 | |
| JP2007538268A (ja) | 液晶表示装置及びその駆動方法、並びに液晶表示装置を備えた液晶テレビ及び液晶モニタ | |
| JP2010117719A (ja) | 駆動電圧生成回路 | |
| US20050195146A1 (en) | Active matrix liquid crystal display device | |
| EP0508628B1 (en) | Method for driving active matrix type liquid crystal display device | |
| JP3554773B2 (ja) | アクティブマトリックスｌｃｄの駆動方法 | |
| JP2002149136A (ja) | 画像処理回路および画像データ処理方法、電気光学装置、ならびに電子機器 | |
| CN103516957A (zh) | 图像处理装置及图像处理方法 | |
| JP2002041003A (ja) | 液晶表示装置、及び液晶駆動方法 | |
| JP2004020657A (ja) | 液晶表示装置、及び該液晶表示装置における液晶パネルの駆動方法 | |
| JP3579766B2 (ja) | 液晶表示装置の駆動方法 | |
| KR20060128447A (ko) | 액정 표시 장치 및 이의 구동 방법 | |
| KR20080062913A (ko) | 액정표시장치 | |
| US6987500B2 (en) | Liquid crystal display and signal correcting circuit therefor | |
| JP3519514B2 (ja) | 液晶表示装置とその駆動方法 | |
| JPH03235989A (ja) | 液晶表示装置 | |
| KR100213909B1 (ko) | Lcd 패널의 중심전압 발생회로 | |
| JP3059050B2 (ja) | 電源回路 | |
| JP2004287113A (ja) | 液晶表示装置 | |
| JPH07129125A (ja) | 画素配列表示装置 | |
| JP4218616B2 (ja) | 表示装置及びその制御回路、駆動回路、駆動方法 | |
| KR20020091690A (ko) | 액정 표시장치의 게이트 구동 방법 및 그 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040216 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040330 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040412 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080521 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |