JP3549910B2 - D / A converter - Google Patents

Description

となる（図３１参照）。
【０００９】
ここでＶｒｅｆ１＞Ｖｒｅｆ２であれば、目標とする出力電圧Ｖｏの近くまでは基準電圧Ｖｒｅｆ１で大まかに積分した後、基準電圧Ｖｒｅｆ２で積分することによって、シングルスロープ型のＤ／Ａ変換器よりも積分時間を短縮してＤ／Ａ変換を行うことができる。
【００１０】
しかしデュアルスロープ型のＤ／Ａ変換器は基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２の相対精度が厳密に要求されるので、基準電圧間の相対出力電圧が設定値と異なると、目標とする出力電圧と数１で表わされる積分値との間に誤差が生じる。すなわちＶｒｅｆ１とＶｒｅｆ２との相対精度が悪化すると、積分出力の微分直線性等に誤差を生じ、Ｄ／Ａ変換精度を低下させてしまうという欠点があった。
【００１１】
また従来、変換速度の比較的遅い分野では、精度の高く有効なＡ／Ｄ変換手段として、積分型Ａ／Ｄ変換器が用いられていた。図３２に一般的な例であるデュアルランプ型Ａ／Ｄ変換器を示し、その動作の説明をする。ここでＯＰアンプ２，キャパシタＣ３および抵抗Ｒ４によって積分回路１が構成されている。まずスイッチ５をｏｎにすることにより積分器の出力をクリヤし、次にスイッチ５をｏｆｆし第１スイッチ１１をｏｎすることによって入力電圧の積分を開始する。このとき、予め設定された時間積分を行うことにより入力電圧に比例した電圧を積分器の出力に得ることができる。次に第１のスイッチ１１をｏｆｆし、第２のスイッチ６をｏｎする。これにより基準電圧７を用いて入力電圧と逆方向に積分する。このとき基準電圧７の出力電圧Ｖｒｅｆが一定であるので、積分器１では常に一定の傾き（単位時間当たりの積分量）で積分される。したがって、積分器１の出力が再び０になるまでの時間を計測することによって、入力されたアナログ電位をデジタル値に変換することができる。
【００１２】
しかし積分型Ａ／Ｄ変換器では基準クロックの単位時間に積分する積分量を最小単位として変換の分解能が決定されるため、変換の分解能を低下させることなく、変換時間を短縮するためには高速なクロックが必要になり、これが動作速度を制限していた。
【００１３】
これを解決するために図３３に示すようなトリプルランプ型Ａ／Ｄ変換がある。トリプルランプ型では図に示すように、第１、第２の基準電圧源７ａ、７ｂより各々出力されるＶｒｅｆ１，Ｖｒｅｆ２の２つの基準電圧を用意する。最初にリセットスイッチ５をｏｎし出力Ｖｏをクリヤした後、そのリセットスイッチ５をｏｆｆ、第一のスイッチ１１をｏｎとすることによってアナログ入力電圧の積分を行う。次に第一のスイッチ１１をｏｆｆ、第２のスイッチ６ａをｏｎとして第１の基準電圧７ａ（Ｖｒｅｆ１）の積分を行い、続いて第２のスイッチ６ａをｏｆｆし、第３のスイッチ６ｂをｏｎし第２の基準電圧７ｂ（Ｖｒｅｆ２）の積分をする。このときＶｒｅｆ１＞Ｖｒｅｆ２とする。これにより上位ビットはＶｒｅｆ１を積分した時間により、また下位ビットはＶｒｅｆ２で積分した時間により決定することとなり、分解能を低下させることなく、クロック周波数を低くすることができる。
【００１４】
これは図３４に示したように入力を積分する時間をｔ０＝ｐ×Δｔ、Ｖｒｅｆ１で積分する期間ｔ１をｔ１＝ｎ×Δｔ，Ｖｒｅｆ２で積分する期間ｔ２をｔ２＝ｍ×Δｔ，クロック周期をΔｔとすると入力電圧は
【００１５】
【数２】

となる。よって低いクロック周波数を用いても高分解能なＡ／Ｄ変換を行うことができる。
【００１６】
しかし、トリプルランプ型のＡ／Ｄ変換器では基準電圧７ａ、７ｂの出力電圧Ｖｒｅｆ１とＶｒｅｆ２の相対精度が悪化すると、微分直線性等の変換精度が低下するという問題があった。
【００１７】
【発明が解決しようとする課題】
以上に述べたように、従来の積分型Ｄ／Ａ、Ａ／Ｄ変換装置の変換精度は基準クロックの周期で制限され、基準クロックの周期で積分可能な積分値よりも小さなアナログ値を表現することができなかった。またＤ／Ａ変換器を高速に動作させるためクロック周波数を高くするのは実際上限界があるので、変換処理時間を短縮するのは限界があった。
【００１８】
本発明はこれらの点を改善し、積分型のＤ／Ａ変換器において、変換精度を落とすことなく変換処理時間を短縮することが可能なＤ／Ａ変換器を提供する。
【００１９】
【課題を解決するための手段】
本発明においては、少なくとも１つの基準値を発生する基準値発生手段と、外部から供給されるデジタル入力値またはアナログ入力値と前記基準値発生手段により生成された前記基準値とを所定時間毎に切り換えて積分手段に接続することにより積分時間を制御する制御手段と、前記制御手段を介して所定時間毎に切り換えられて供給される前記デジタル入力値またはアナログ入力値に相当するアナログ値及び前記基準値を積分してアナログ出力またはデジタル出力を得るための積分値を出力する積分手段とを備えたことを特徴とするＤ／Ａ変換装置またはＡ／Ｄ変換装置において、前記制御手段は単位時間当たりの周期がそれぞれ異なる複数のクロック信号を生成するクロック信号供給手段と、前記デジタル入力値またはアナログ入力値に応じ前記周期の異なるクロック信号を組み合わせて積分時間を設定する積分時間設定手段を具備したことを特徴とするＤ／Ａ変換装置またはＡ／Ｄ変換装置を提供する。
【００２０】
また本発明においては、基準値発生手段と、前記基準値を積分する積分手段と、この積分手段と前記基準値発生手段とを接続する接続手段とからなり、デジタル入力値またはアナログ入力値に応じた接続時間で前記基準値発生手段と積分手段とを接続することにより積分手段の積分値に基づいてアナログ出力またはデジタル出力を出力するＤ／Ａ変換装置またはＡ／Ｄ変換装置において、単位時間の異なる複数の基準クロックを発生する時間制御手段を備え、前記デジタル入力値またはアナログ入力値に応じて前記複数の基準クロックを組み合わせることにより前記接続手段の接続時間を設定し、単一の基準クロックの単位時間で積分したときの積分値よりも小さい積分値をアナログ出力とすることができるよう構成したことを特徴とするＤ／Ａ変換装置またはＡ／Ｄ変換装置を提供する。
【００２２】
また本発明においては、前記基準値発生手段は正負の向きの異なる複数の基準値を発生し、第１の基準値を発生する前記基準値発生手段と前記積分手段とを接続する際には周期がｔ１の第１の基準クロックを用いて接続し、第２の基準値を発生する前記基準値発生手段と前記積分手段とを接続する際には周期がｔ２の第２の基準クロックを用いて接続することを特徴とする請求項１または２記載のＤ／Ａ変換装置またはＡ／Ｄ変換装置を提供する。
【００２３】
【作用】
本発明のＤ／Ａ変換装置及びＡ／Ｄ変換装置においては、それぞれ周波数の異なる基準クロックを供給する複数のクロック供給手段と、その複数のクロック信号を用いて入力値に応じた積分時間を制御する時間制御手段を備え、入力値に応じて使用するクロック信号の組み合わせを変えることにより、目標とする積分値までの積分時間を設定して、単一の基準クロック信号の周期で積分可能な積分値よりも小さい積分値を表現することができる。
【００２４】
以下、異なる周波数の基準クロックを２種類用いる例について説明する。第１のクロック周波数をｆ１，第２のクロック周波数をｆ２とし、それぞれの周期をｔ１，ｔ２とする。このとき、積分時間Ｔを
Ｔ＝ｎ×ｔ１−ｍ×ｔ２ （ｎ、ｍは整数）
とすると、ｎ，ｍを適当に選ぶことによって、積分時間Ｔを｜ｐ×ｔ１−ｑ×ｔ２｜の最小値刻みに選ぶことができる（ｐ，ｑは任意の整数）。積分時間Ｔを異なる周波数の複数のクロックの組み合わせで決めることにより、周期｜ｐ×ｔ１−ｑ×ｔ２｜の基準クロックで定まる積分値を最小単位としてアナログ値を出力することができる。このとき、１／｜ｐ×ｔ１−ｑ×ｔ２｜で定まる周波数と比較して、第１のクロック周波数ｆ１、第２のクロック周波数ｆ２はそれぞれ低い周波数となるので、Ｄ／Ａ変換器を高い基準クロック周波数で動作させる必要がない。すなわち積分時間Ｔを２つのクロックのカウント数の組み合わせを用いて作ることにより、クロック周波数を低下させることが可能となる。
【００２５】
またＡ／Ｄ変換器の動作についても、同様に説明できる。第一の基準クロックの周波数をｆ１、第２の基準クロックの周波数をｆ２とし、それぞれの周期をｔ１、ｔ２とすると、
Ｔ＝ｎ×ｔ１−ｍ×ｔ２ （ｎ、ｍは整数）
のように、ｎ、ｍを適当に選択することによって、Ｔを｜ｐ×ｔ１−ｑ×ｔ２｜の最小値刻みに選ぶことができる（ｐ、ｑは任意の整数）。これは周期｜ｐ×ｔ１−ｑ×ｔ２｜の基準クロックを用いた場合に得られる変換精度と同等の変換精度が得られることを意味し、この場合の等価周波数１／｜ｐ×ｔ１−ｑ×ｔ２｜と比較して、基準クロック周波数ｆ１、ｆ２は低い周波数で十分である。
【００２６】
すなわち、本発明のＤ／Ａ、Ａ／Ｄ変換装置においては、単一の基準クロックを用いた場合のクロックの周波数で定まる変換の分解能と比較して、より高い周波数のクロックを用いた場合と同等に変換の分解能を向上させることができる。
【００２７】
これは同等の変換の分解能を維持したまま、Ｄ／Ａ、Ａ／Ｄ変換装置において動作クロック周波数を低下させることができる。一般に論理回路の基準クロックの周波数が高いほど、回路の消費電力は大きくなるため、本発明のＤ／Ａ、Ａ／Ｄ変換装置においては、同等の変換精度を有する従来の変換装置と比べて、消費電力を大幅に低減することができる。また回路の動作を高速化する必要がないため、比較的低い周波数で動作可能な半導体プロセスを用いることが可能となり、コストを低減することもできる。
【００２８】
【実施例】
以下図面を参照して、本発明に係る積分形Ｄ／Ａ、Ａ／Ｄ変換装置の実施例について説明する。
【００２９】
図１、図２は本発明に係るＤ／Ａ変換装置及びＡ／Ｄ変換装置の基本的な構成概念を示す図である。
【００３０】
図１において、１は積分手段、２０は制御手段、７は基準値（電圧、電流）発生手段である。制御手段２０は接続手段２１、時間制御手段２２、複数のクロック供給手段２３ａ〜２３ｎから構成される。
【００３１】
本発明のＤ／Ａ変換装置は、時間制御手段２２に与えられたデジタル入力１４に応じて、基準値発生手段７と積分手段１とを接続する接続手段２１に与える接続時間を、周期の異なる複数のクロック信号を用いて、制御することにより、積分時間を変化させて所定のアナログ値１５を出力するものである。前記複数のクロック供給手段は、それぞれ異なる周期を有し、かつそれぞれのクロックの周期の大小を任意の整数値で示し得るものであり、接続手段２１に与える接続時間を制御することができる。
【００３２】
また図２は本発明に係るＡ／Ｄ変換装置の基本概念を示す。図においてＡ／Ｄ変換装置は積分手段１、制御手段２０、基準値（電圧、電流）発生手段７、比較手段１２とを備えており、制御手段２０はＤ／Ａ変換器における構成に加えて、クロック供給手段２３ａ〜２３ｎに各々対応して設けられたカウンタ手段２４ａ〜２４ｎと、これらカウンタ手段２４ａ〜２４ｎの出力に基づいて、デジタル演算を行なう演算手段２５とを備えている。比較手段１２は積分手段１の出力と比較電位とを比較するものである。アナログ入力１６は制御手段２０の接続手段２１に供給され、デジタル出力１７は演算手段２５から出力される。
【００３３】
次に本発明の基本概念によるＤ／Ａ変換装置の動作を説明する。図１において、基準値発生手段７は正方向、負方向、あるいは１または２種類以上の値を有する基準値を発生するよう構成することが可能であるが、ここでは説明の都合上、絶対値が等しく正負逆方向の２つの基準電圧＋Ｖｒｅｆ、−Ｖｒｅｆ、もしくは開放電圧を出力する基準電圧発生手段を用いる場合について説明する。
【００３４】
このＤ／Ａ変換器はデジタル入力１４に応じたアナログ値１５を出力するため、デジタル入力１４の値によって積分に用いる基準電圧と、クロック供給手段２３ａ〜２３ｎから供給するクロックの種類、長さが時間制御手段２２によって定まる。そこで定められた基準電圧が基準電圧発生手段７から出力され、時間制御手段２２はデジタル入力１４の値により定められた時間の長さだけ接続手段２１を接続して、積分手段２１ではその基準電圧による積分動作が行なわれる。
【００３５】
アナログ出力１５は、ある基準電圧とその基準電圧を用いて積分する複数のクロック時間の組み合わせにより定まる。積分時間は用いる単位時間（基準クロック）の周期とその単位時間の繰り返しの回数で定まる。積分値（アナログ値）は、デジタル入力１４に応じて、用いられる単位時間（基準クロック）の種類と用いる時間（基準クロックのカウント数）との組み合わせで定まる。したがってデジタル入力１４に対して、クロック供給手段２３ａ〜２３ｎから供給される基準クロックとその基準クロックを使用する時間とを時間制御手段２２で組み合わせることにより、所定のアナログ値を出力することができる。
【００３６】
次にこのＤ／Ａ変換装置の動作原理を説明する。時間制御手段２２では複数の異なる周波数の基準クロックを発生するクロック供給手段２３ａ〜２３ｎからの基準クロックを選択的に出力することができるものとし、特にここでは２種類の基準クロックを用いて積分時間を制御する場合を例に説明する。
【００３７】
あるアナログ値Ｖｉｎが単位電圧Ｖａ、Ｖｂの線形和に分解、または線形和により近似されるとする。すなわち
Ｖｉｎ＝ａ・Ｖａ−ｂ・Ｖｂ （ただし、ａ、ｂは整数）
なる関係を有するものとする。
【００３８】
ここでＶａ、Ｖｂはそれぞれ周波数の異なる基準クロックの１単位（１クロック）で積分された積分値に対応するものとすると、あるアナログ値Ｖｉｎは周波数の異なる基準クロックで積分された積分値の線形和で表現できる。
【００３９】
このＤ／Ａ変換装置の動作を図３を用いて説明する。これは異なる周期ｔ１、ｔ２を有する第１及び第２の基準クロック信号Ｓｃ１及びＳｃ２を出力する時間制御手段２２を用いて、積分を行なった場合の積分値の変化を示す図である。
【００４０】
あるアナログ値Ｖｉｎが（ａ・Ｖａ−ｂ・Ｖｂ）で表わされ、Ｖａ、Ｖｂはそれぞれ異なる基準クロックの周期で積分したときの積分値に対応する。あるアナログ出力を出力するために、まず第１の基準電圧＋Ｖｒｅｆを用いて、第１の基準クロック信号Ｓｃ１をａ回カウントする時間Ｔ１（＝ａ・ｔ１）だけ積分する。次に、時間制御手段により、基準電圧を変更し、基準クロックを切り替えることにより、第２の基準電圧−Ｖｒｅｆを用いて第２の基準クロック信号Ｓｃ２をｂ回カウントする時間Ｔ２（＝ｂ・ｔ２）だけ積分する。
【００４１】
本発明のＤ／Ａ変換装置と、単一の基準クロックを用いた従来のＤ／Ａ変換器とを比較すると、Ｄ／Ａ変換の分解能において以下のような違いがある。
【００４２】
従来のＤ／Ａ変換器は基準クロックを単位として最小の積分値（アナログ振幅）が定まるので、単位クロックで積分される積分値よりも小さなアナログ値を表現することができなかった。
【００４３】
これに対し、本発明のＤ／Ａ変換器は単独の基準クロックで定まる積分値（アナログ振幅）よりも小さな積分値を表現することができる。
【００４４】
例えば周波数の異なる第１及び第２の基準クロック信号Ｓｃ１及びＳｃ２の周波数をそれぞれｆ１、ｆ２とし、クロック周期をそれぞれｔ１、ｔ２とすると、
｜ｐ×ｔ１−ｑ×ｔ２｜ （ここでｐ，ｑは任意の整数）
の最小値に基づいて最小の積分値（アナログ振幅）を決定することが可能となり、この最小時間が時間刻みの最小値Δｔとなる。
【００４５】
例えば図３（ｂ）には基準クロック信号Ｓｃ１、Ｓｃ２の周期比がｔ１：ｔ２＝４：１の例を示す。この場合にΔｔは、
Δｔ＝｜ｔ１−３・ｔ２｜＝｜ｔ１−５・ｔ２｜＝ｔ２
となり、時間ｔ２で定まる積分値（アナログ振幅）を単位としてＤ／Ａ変換の分解能が定まる。
【００４６】
一方、図３（ｃ）には基準クロック信号Ｓｃ１、Ｓｃ２の周期比がｔ１：ｔ２＝５：３の例を示す。この場合にΔｔは、
Δｔ＝｜ｔ１−２・ｔ２｜＝｜２・ｔ１−４・ｔ２｜＝（１／３）・ｔ２
となり、時間（１／３）・ｔ２で定まる積分値（アナログ振幅）を単位としてＤ／Ａ変換の分解能が定まる。
【００４７】
これは、上記図３（ｃ）のような基準クロック信号の組み合わせの場合に、時間ｔ２で定まる分解能よりも高い分解能でＤ／Ａ変換することができることを示す。これらの周期の異なるクロックは例えば１／ｎ分周器等の論理回路を用いて発生させることが可能である。
【００４８】
次に、図２に示されるＡ／Ｄ変換装置の動作原理について図４を参照して説明する。Ａ／Ｄ変換装置は、アナログ入力と同じ値のの基準値を有するＤ／Ａ変換装置を構成することと等価である。
【００４９】
つまり、アナログ入力電圧を第一のクロック信号Ｓｃ１で定まる積分時間Ｔ１で積分し（入力値積分）、次に予め定められた基準値を用いて前記入力値積分と逆方向に積分を行なう（基準値積分）。この基準値積分の結果、積分値が零となるまでの時間Ｔ２を求めることにより、アナログ入力のデジタル変換が可能となる。
【００５０】
これはＴ２＝Ｔ３−Ｔ５またはＴ２＝Ｔ３−Ｔ４により求めることができる。ここでＴ５は基準値積分が零よりも小さくなった後に初めて第１のクロック信号Ｓｃ２と第２のクロック信号Ｓｃ２との立ち上がりタイミング（または立ち下がりタイミング）が一致するまでの時間であり、Ｔ４は第１のクロック信号Ｓｃ１と第２のクロック信号Ｓｃ２との立ち上がりタイミング（または立ち下がりタイミング）が一致してから積分手段の出力が零となるまでの時間である。
【００５１】
次に本発明のＤ／Ａ変換装置の第１の実施例を図５に示す。図５において７ａ、７ｂは基準電圧源、５は積分器のリセットスイッチ、２１ａ、２１ｂは第１、第２の接続スイッチ、１は抵抗４、演算増幅器２および容量３からなる積分手段、２３ａは第１のクロック回路、２３ｂは第２のクロック回路、１４はデジタル入力、１５はアナログ出力である。なお、基準値発生手段７は同図（Ｂ）に示すように、一つの基準電圧源７ｂ´と電圧反転回路７ａ´を用いて構成することも可能である。
【００５２】
まずリセットスイッチ５を閉じることによって積分手段１の積分値がリセットされた後、第１、第２のスイッチ２１ａ、２１ｂはタイミングコントローラ２２によって図１で説明した基本原理と同様に制御され、第１、第２のクロック信号Ｓｃ１、Ｓｃ２に対応した正方向及び負方向の積分時間が設定される。アナログ出力１５の電圧は第１のスイッチ２１ａがｏｎの時は（Ｖｒｅｆ／Ｒ）／Ｃで変化し、第２のスイッチ２１ｂがｏｎのときは−（Ｖｒｅｆ／Ｒ）／Ｃの割合で変化する。第１のスイッチ２１ａが接続されている期間をＴ１、第２のスイッチ２１ｂが接続されている期間をＴ２とすると、最終的にアナログ出力１５の電圧は
（Ｖｒｅｆ／Ｒ）／Ｃ×Ｔ１−（Ｖｒｅｆ／Ｒ）／Ｃ×Ｔ２
となりデジタルアナログ変換が行われる。タイミングコントローラ２２は第１のクロック信号Ｓｃ１の周期を用いて第１のスイッチ２１ａをｏｎする時間Ｔ１を発生し、同様に第２のクロック信号Ｓｃ２の周期を用いて第２のスイッチ２１ｂをｏｎする時間Ｔ２を発生する。
【００５３】
以下、図６を参照して、変換動作を具体的に説明する。本実施例では、第１のクロック信号の周期をｔ１、第２のクロック信号の周期をｔ２として、その周期比を
ｔ１：ｔ２＝１０：９
として説明するが、ｔ１，ｔ２がこれ以外の任意の値でもよい。このように周期比を設定すると、変換の分解能を決定する最小時間幅Δｔはｐ，ｑ＝１のとき（１／９）・ｔ２となり、第１のクロック信号の周期ｔ１の（１／１０）の積分時間（最小積分時間）を設定することができる。これは（１／１０）・ｔ１の周期の基準クロックを用いることなく、（１／１０）・ｔ１の基準クロックを用いた従来型の積分形Ｄ／Ａ変換装置と同等の変換分解能が得られることを示す。このとき
【００５４】
【数３】

とすることによって積分時間ＴをΔｔ刻みで設定することができる。このとき、例えばアナログ値２．３を表現しようとする場合は、数２に従い、
Ｔ＝２．３、ｔ１＝１．０、ｔ２＝０．９、Δｔ＝ｔ１−ｔ２＝０．１
を代入すると、ｎ＝５，ｍ＝３となる。
【００５５】
このｎ、ｍを用いて、積分した場合の、積分値の変化を図６に示す。第１のクロック信号ＳＣ１の周期はｔ１、第２のクロック信号ＳＣ２の周期はｔ２であるので、まず図５に示す基準電圧源７ａを用いて第１のクロック信号Ｓｃ１の５カウント分の積分する（Ｓｃ１積分区間）。そして同期区間で第１、第２のクロック信号の切り換えの同期をとった後、基準電圧源７ｂを用いて第２のクロック信号Ｓｃ２の３カウント分の積分する（Ｓｃ２積分区間）。このように複数の基準クロックの組み合わせにより積分時間を制御することにより、アナログ値２．３を出力することができる。
【００５６】
このように接続手段２１を構成するスイッチの接続時間を周波数の異なる２種類のクロックの組み合わせにより制御することにより、積分時間の分解能ΔＴは、Ｔ１−Ｔ２の分解能で設定するすることができる。すなわち、ｘ×Δｔ＝Ｔ１−Ｔ２となるようにｎ、ｍを選ぶことによりΔｔを分解能としてＤ／Ａ変換することができる。しかも基準クロックの周波数ｆ１、ｆ２は、１／Δｔで定まる周波数よりもはるかに低い周波数でよい。
【００５７】
ここで、Ｘが十進数のときＸ＝ａ．ｂと書かれるときは、第１のクロック信号のカウント数ｎ、第２のクロック信号のカウント数ｍは、それぞれｎ＝ａ＋ｂ，ｍ＝ｂとなり簡単に求めることができる。すなわちΔｔ、ｔ１をそれぞれ１０のｙ乗（ｙは整数）に選べば、ｎ、ｍを求めることは非常に容易になる。同様に、ｘが二進表現の場合にはΔｔ、ｔ１を２のｙ乗（ｙは整数）に選べば、ｎ、ｍは簡単に求めることができる。
【００５８】
このような、複数のクロック信号の組み合わせ（ｎ、ｍ）を求めるための具体例を図７に示す。ここで
ｔ１／Δｔ＝２のｉ乗
とする。デジタル入力１４の最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）までを図７の紙面に向かって、下から上に並列に配置して入力される場合を想定する。この場合に第２のクロック信号のカウント数ｍは、デジタル入力１４のうち下位ｉビット（デジタル入力１４のＬＳＢからｉ番目までのビット列）をそのまま２進表現として用いればよい。また第１のクロック信号のカウント数ｎは、デジタル入力１４のうち下位ｉビットを除いた上位ビット（デジタル入力１４の下位（ｉ＋１）ビット目からＭＳＢまでのビット列）とデジタル入力１４の下位ｉビットとを加算器で２進加算した結果をそのまま２進表現として用いればよい。このようにｘが２進表現の場合は、基準クロックのカウント数ｎ、ｍをデジタル入力１４の一部を用いることで簡単に算出することができる。
【００５９】
次にｐ，ｑ≠１でない場合については
【００６０】
【数４】

のようにクロック信号の組み合わせｎ、ｍを選択すれば、所望の積分時間Ｔを作ることができる。またこれ以外にもｎ，ｍの組み合わせは無数に存在しておりＴ屁ｘ×Δｔとなるようにｎ，ｍを設定すればよいのであり、Ｔ１，Ｔ２の役割を反対にしても当然良い。
【００６１】
次に図５に示す第１実施例のＤ／Ａ変換装置におけるタイミングコントローラ２２の構成例を図８に示す。まず第１、第２のカウンタ２６ａ、２６ｂをリセットした後、第１、第２のクロック回路２３ａ、２３ｂの基準クロックの出力数をそれぞれ第１、第２のカウンタ２６ａ、２６ｂでカウントする。デジタル入力１４の値に応じて決定されたクロック信号の組み合わせｎ、ｍはそれぞれ端子３２ａ、３２ｂより入力され、比較器２７ａ、２７ｂにおいて、カウンタ２６ａ、２６ｂのカウント数とそれぞれ比較される。そして所定のカウント数だけ第１、第２のスイッチ２１ａ、２１ｂを接続するようなタイミング信号を出力端子２２ａ、２２ｂに出力する。このタイミング信号により積分時間Ｔ１、Ｔ２が決定される。
【００６２】
図９に本発明の第２の実施例を示す。図９において７０は第１、第２の基準電流源７１、７２を備えた基準電流源、５はリセットスイッチ、２１ａ、２１ｂは第１、第２のスイッチ、２２はタイミングコントローラ、２は演算増幅器、３は容量、２３ａ、２３ｂは第１、第２のクロック回路、１４はデジタル入力、１５はアナログ出力である。ここで、基準電流源７０を第一の基準電流源７２と電流反転回路７１とを用いて構成することも可能である。
【００６３】
リセットスイッチ５をｏｎすることによって積分手段１の積分値がリセットされた後、第１、第２のスイッチ２１ａ、２１ｂはタイミングコントローラ２２によって第１の実施例と同様に制御され、正方向および負方向に第１、第二のクロック信号Ｓｃ１、Ｓｃ２に基づき積分時間が設定される。アナログ出力１５の電圧は第１のスイッチ２１ａがｏｎの時はＩｒｅｆ／Ｃで変化し、第２のスイッチ２１ｂがｏｎのときは−Ｉｒｅｆ／Ｃの割合で変化する。第１のスイッチ２１ａが期間Ｔ１の間ｏｎし、第２のスイッチ２１ｂが期間Ｔ２の間ｏｎした後、最終的にアナログ出力１５の電圧は
（Ｉｒｅｆ／Ｃ）×Ｔ１−（Ｉｒｅｆ／Ｃ）×Ｔ２
となりデジタルアナログ変換が行われる。
【００６４】
図１０に演算増幅器に全差動型演算増幅器を用いた本発明の第３の実施例を示す。図１０において、７は基準電圧源、５ａ、５ｂはリセットスイッチ、２１ａ〜２１ｄは接続手段２１を構成する第１〜第４のスイッチ、４ａ、４ｂは抵抗手段、２２はタイミングコントローラ、２は演算増幅器、３ａ、３ｂは容量、２３ａ、２３ｂは第１、第２のクロック回路、１４はデジタル入力、１５ａ、１５ｂはアナログ出力である。
【００６５】
リセットスイッチ５ａ、５ｂをｏｎすることによって積分手段１の積分値がリセットされた後、接続手段２１はタイミングコントローラ２２によって第１の実施例と同様に制御され、第１、第２のスイッチ２１ａ、２１ｂがｏｎのときに正方向の積分が行われ、第３、第４のスイッチ２１ｃ、２１ｄがｏｎのときに負方向の積分が行われるよう、第１、第２のクロック信号Ｓｃ１、Ｓｃ２に基づいて積分時間が設定される。アナログ出力１５ａ、１５ｂの電圧は第１、第２のスイッチ２１ａ、２１ｂがｏｎのときは（Ｖｒｅｆ／Ｒ）／Ｃで変化し、第３、第４のスイッチ２１ｃ、２１ｄがｏｎのときは−（Ｖｒｅｆ／Ｒ）／Ｃの割合で変化する。第１、第２のスイッチ２１ａ、２１ｂが期間Ｔ１の間ｏｎし、第３、第４のスイッチ２１ｃ、２１ｄが期間Ｔ２の間ｏｎした後、最終的にアナログ出力１５ａ、１５ｂの電圧は
（Ｖｒｅｆ／Ｒ）／Ｃ×Ｔ１−（Ｖｒｅｆ／Ｒ）／Ｃ×Ｔ２
となりデジタルアナログ変換が行われる。
【００６６】
この実施例のように、全差動型増幅器を用いて、接続手段を工夫することにより、基準電圧源一つで変換が可能となるため、逆方向の積分のための基準電圧源を複数用いることによる相対誤差がなくなり、この相対誤差によるデジタルアナログ変換誤差の発生をなくすことができる。
【００６７】
図１１に本発明の第４の実施例を示す。図１１において７０は基準電流源、５ａ、５ｂはリセットスイッチ、２１ａ〜２１ｄは接続手段２１を構成する第１〜第４のスイッチ、２２はタイミングコントローラ、２は演算増幅器、３ａ、３ｂは容量、２３ａ、２３ｂは第１、第２のクロック回路、１４はデジタル入力、１５ａ、１５ｂはアナログ出力である。
【００６８】
リセットスイッチ５ａ、５ｂをｏｎすることによって積分手段１の積分値がリセットされた後、接続手段２１はタイミングコントローラ２２によって第３の実施例と同様に制御され、第１、第２のスイッチ２１ａ、２１ｂがｏｎのとき正方向の積分が行われ、第３、第４のスイッチ２１ｃ、２１ｄがｏｎのとき負方向の積分が行われるよう、第１、第２のクロック信号Ｓｃ１、Ｓｃ２に基づいて積分時間が設定される。アナログ出力１５ａ、１５ｂの電圧は第１、第２のスイッチ２１ａ、２１ｂがｏｎのときは（Ｉｒｅｆ／Ｃ）で変化し、第３、第４のスイッチ２￥１ｃ、２１ｄがｏｎのときは−（Ｉｒｅｆ／Ｃ）の割合で変化する。第１、第２のスイッチ２１ａ、２１ｂが期間Ｔ１の間ｏｎし、第３、第４のスイッチ２１ｃ、２１ｄが期間Ｔ２の間ｏｎした後、最終的にアナログ出力１５ａ、１５ｂの電圧は
（Ｉｒｅｆ／Ｃ）×Ｔ１−（Ｉｒｅｆ／Ｃ）×Ｔ２
となり、デジタルアナログ変換が行われる。
【００６９】
この場合も第４の実施例と同様に、全差動型増幅器を用いて、接続手段を工夫することにより、基準電流源一つで変換が可能となるため、逆方向積分のための基準電圧源を複数用いることによる総体誤差がなくなり、この相対誤差によるデジタルアナログ変換誤差の発生をなくすことができる。
【００７０】
なお、第１、第２実施例のような積分手段と、第３、第４実施例のような接続手段を用いて、Ｄ／Ａ変換装置を構成することも可能であり、その構成例を図１２に示す。図１２において、７は基準電圧源、５はリセットスイッチ、２１ａ〜２１ｄは接続手段２１を構成する第１〜第４のスイッチ、２２はタイミングコントローラ、２は演算増幅器、３は容量素子、４は抵抗素子、２３ａ、２３ｂは第１、第２のクロック回路、１４はデジタル入力、１５はアナログ出力である。
【００７１】
このような構成にすると、第１、第２実施例のような積分手段１を用いて、接続手段２１を工夫することにより、基準電圧源一つで変換が可能となり、逆方向積分のための基準電圧源を複数用いることによる相対誤差の発生をなくすことができる。また基準電圧源の代わりに基準電流源を用いても同様に構成することが可能である。
【００７２】
以上、周期の異なる複数の基準クロックの組み合わせにより定まる積分時間により、正方向、負方向の積分を行なうよう構成した実施例について説明したが、以下、周期の異なる複数の基準クロックの組み合わせにより定まる積分時間により、一方向の積分を行なうよう構成した実施例について説明する。
【００７３】
図１３に本発明の第５の実施例を示す。ここで７は基準電圧源、２１は接続手段としてのスイッチ、１は演算増幅器２、容量３、抵抗素子４からなる積分手段、２２はタイミングコントローラ、２３ａ、２３ｂは第１、第２のクロック回路、１４はデジタル入力、１５はアナログ出力である。
【００７４】
積分手段１への入力はスイッチ２１によって、基準電圧源７と接続されるか開放されるかのいずれかに切り替えられ、積分手段１はスイッチ２１の接続状態によりにより積分モード、ホールドモードの動作をする。
【００７５】
ここで第１、第２のクロック回路２３ａ、２３ｂからののクロック信号Ｓｃ１、Ｓｃ２の周波数をそれぞれｆ１、ｆ２、周期をそれぞれｔ１、ｔ２とする。また最小時間分解能Δｔを｜ｐ×ｔ１−ｑ×ｔ２｜の最小値（ｐ，ｑは任意の整数）として動作を説明する。
【００７６】
まず、スイッチ２１をｏｎし、第一のクロック信号Ｓｃ１によってＴ１＝ｔ１×ｎの時間だけ積分を行い、スイッチ２１をｏｆｆする。次に再びスイッチ２１をｏｎし、第２のクロック信号Ｓｃ２によってＴ２＝ｔ２×ｍの時間だけ積分を行い、スイッチ２１をｏｆｆする（図１４参照）。
【００７７】
このようにスイッチ手段を周波数の異なる二つのクロックによってコントロールすることにより、Ｔ＝Ｔ１＋Ｔ２はΔｔの分解能で設定することができる。すなわち、ｘ×Δｔ＝Ｔ１＋Ｔ２となるようにｎ，ｍを選ぶことによりΔｔを分解能としてＡ／Ｄ変換することができる。しかも基準クロックの周波数ｆ１，ｆ２は、１／Δｔで定まる周波数よりもはるかに低い周波数でよい。
【００７８】
ここでタイミングコントローラ２２の動作について説明する。タイミングコントローラーは第１のクロック信号Ｓｃ１の周期を使ってスイッチ２１をｏｎする時間Ｔ１を発生し、同様に第２のクロック信号Ｓｃ２の周期を使ってスイッチ２１をｏｎする時間Ｔ２を発生する。
【００７９】
このとき
【００８０】
【数５】

（但しｔｐはｔ１，ｔ２の最小公倍数）
とすることによって、積分時間ＴをΔｔ刻みで設定することができる。
【００８１】
ここで積分手段１のアナログ出力１５の値は、そのままＤ／Ａ変換されたアナログ出力を表現するものではない。この場合は積分器出力に基準クロックの周期ｔ１、ｔ２の最小公倍数に対応する時間ｔｐに対応した積分値のオフセットが加算されたものとなる。また積分値のオフセット量は、基準クロックの最小公倍数の定数倍等を用いて任意に選んでも良い。
【００８２】
以下、簡単のために基準クロックの周期を、ｔ１＝１．０，ｔ２＝０．９として説明するが、ｔ１，ｔ２がこれ以外の任意の値でもよい。この場合Δｔはｐ，ｑ＝１のとき０．１となり０．１の整数倍のＴを設定することができる。このときアナログ値Ｔ＝２．３を出力するためには、数４の式を用いると、
Ｔ＝２．３、ｔ１＝１．０、ｔ２＝０．９、Δｔ＝ｔ１−ｔ２＝０．１
であるから、ｎ＝５，ｍ＝７となる。またこれ以外にもｎ，ｍの組み合わせは存在しておりＴ＝ｘ×Δｔとなるようにｎ，ｍを設定すればよいのであり、Ｔ１，Ｔ２の役割を反対にしても当然良い。
【００８３】
このとき積分器出力の変化を図１５に示す。第１のクロック信号Ｓｃ１でカウント数５（＝ｎ）で積分を行なった後（Ｓｃ１積分区間）、同期区間でクロック切り換えの同期をとった後、第２のクロック信号Ｓｃ２でカウント数７（＝ｍ）で積分を行なった結果である（Ｓｃ２積分区間）。
【００８４】
ここで積分値の出力値そのものは、変換すべきアナログ値とは異なり、より大きな値となるが、これはオフセット積分値が重畳されているためである。つまり異なる基準クロックの周期ｔ１、ｔ２の最小公倍数に対応する時間（この例ではｔ３＝９・ｔ１＝１０・ｔ２＝９．０）の積分値が加算されている。したがって、第１、第２のクロック信号Ｓｃ１、Ｓｃ２を用いて積分した積分値から、オフセット積分値（９．０）を差し引くことによりアナログ値２．３を出力することができる。
【００８５】
また、本実施例において、Ｘが十進数のときＸ＝ａ．ｂと書かれるときは、ｎ＝ａ＋ｂ，ｍ＝１０−ｂとなり簡単に求めることができる。すなわちΔｔ，ｔ１を１０のｙ乗（ｙは整数）に選べばｎ，ｍを求めることは非常に容易になる。同様に、ｘが二進表現の場合にはΔｔ，ｔ１を２ｙ（ｙは整数）に選べばｎ，ｍは簡単に求めることができる。
【００８６】
この第１、第２のクロック信号のカウント数の組み合わせの具体的な決定方法を図１６に示す。ここで
ｔ１／Δｔ＝２のｉ乗
とする。デジタル入力１４の最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）までを図１６の紙面に向かって、下から上に並べて入力される場合を想定する。この場合に第２のクロック信号Ｓｃ２のカウント数ｍは、２のｉ乗のビット列から、デジタル入力１４のうち下位ｉビット（デジタル入力１４のＬＳＢからｉ番目までのビット列）を減算器により減算した結果をそのまま２進表現として用いればよい。またクロック信号Ｓｃ１のカウント数ｎは、デジタル入力１４のうち下位ｉビットを除いた上位ビット（デジタル入力１４の下位（ｉ＋１）ビット目からＭＳＢまでのビット列）とデジタル入力１４の下位ｉビットとを加算器で２進加算した結果をそのまま２進表現として用いればよい。
【００８７】
このようにｘが２進表現の場合は、デジタル入力１４の一部を用いることにより、周期の異なる複数のクロック信号のカウント数の組み合わせを簡単に算出することができる。
【００８８】
次に、第５の実施例のＤ／Ａ変換器に用いるタイミングコントローラ２２の構成例を図１７に示す。まずカウンタ２６ａ、２６ｂをリセット後、第１、第２のクロック信号Ｓｃ１、Ｓｃ２の基準クロックの出力数をそれぞれのカウンタ２６ａ、２６ｂでカウントする。それぞれのカウンタのカウント値は、先に求められたカウント設定値ｎ、ｍとそれぞれ比較器２７ａ、２７ｂで比較され、所定のカウント数に対応する期間だけスイッチ２１のｏｎ、ｏｆｆを切り替えるようなタイミング信号を論理和回路２８を介して出力する。このタイミング信号により積分時間Ｔ１、Ｔ２が決定される。
【００８９】
この実施例では基準電圧源および積分に係わるスイッチ手段が１つだけでよいため、複数の基準電圧源間やスイッチ間の相対誤差による変換誤差が発生しないという特徴を持っている。また、積分の方向も一方向だけで実現することができるため回路素子の不完全性による誤差を防ぐことができる。
【００９０】
次に本発明のＤ／Ａ変換器の第６の実施例を図１８に示す。図１８において、７０は基準電流源、５はリセットスイッチ、２１はスイッチ、２２はタイミングコントローラ、１は演算増幅器２、容量３からなる積分手段、２３ａ、２３ｂは第１、第２のクロック回路、１４はデジタル入力、１５はアナログ出力である。
【００９１】
リセットスイッチ５をｏｎすることによって積分手段１の積分値がリセットされた後、スイッチ２１はタイミングコントローラ２２によって第５の実施例と同様に制御され、第１、第２のクロック信号Ｓｃ１、Ｓｃ２に基づき積分時間が設定される。アナログ出力１５の電圧は、スイッチ２１がｏｎのときにＩｒｅｆ／Ｃの割合で変化する。スイッチ２１が期間Ｔ１の間ｏｎし、再びスイッチ２１が期間Ｔ２の間ｏｎした後、最終的にアナログ出力１５の電圧は
（Ｉｒｅｆ／Ｃ）×（Ｔ１＋Ｔ２）
となりアナログデジタル変換が行われる。
【００９２】
この実施例においても、第５の実施例と同様に基準電圧源および積分に係わるスイッチ手段が一つでよいため、複数の基準電圧源間やスイッチ手段の相対誤差によるデジタルアナログ変換誤差が発生しないという特徴を持っている。また、積分の方向も一方向だけで実現することができるため回路素子の不完全性による誤差を防ぐことができる。
【００９３】
次に本発明のＤ／Ａ変換装置の第７の実施例を図１９に示す。これは全差動形の演算増幅器からなる積分手段を用いた場合の構成例である。図１９において、７０は基準電流源、５ａ、５ｂはリセットスイッチ、２１ａ、２１ｂは接続手段２１を構成するスイッチ、２２はタイミングコントローラ、１は演算増幅器１、容量３ａ、３ｂからなる積分手段、２３ａ、２３ｂは第１、第２のクロック回路、１４はデジタル入力、１５はアナログ出力である。
【００９４】
リセットスイッチ５ａ、５ｂをｏｎすることによって積分手段１の積分値をリセット後、接続手段２１はタイミングコントローラ２２によって第５の実施例と同様に制御され、第１、第２のクロック信号に基づき積分時間が設定される。アナログ出力１５ａ、１５ｂの電圧はスイッチ２１ａ、２１ｂがｏｎの時は（Ｉｒｅｆ／Ｃ）の割合で変化する。スイッチ２１ａ、２１ｂが期間Ｔ１の間ｏｎし、再びスイッチ２１ａ、２１ｂが期間Ｔ２の間ｏｎした後、最終的にアナログ出力１５の電圧は
（Ｉｒｅｆ／Ｃ）×（Ｔ１＋Ｔ２）
となり、デジタルアナログ変換が行われる。
【００９５】
この実施例においては、全差動形の演算増幅器を用いて積分手段を構成しているため、回路素子の不完全性による誤差を防ぐことが可能となり、雑音特性を向上することができる。
【００９６】
図２０に、本発明のＤ／Ａ変換装置の第８の実施例を示す。図２０において、７は基準電圧源、１は全差動形の演算増幅器２、容量３ａ、３ｂ、抵抗素子４ａ、４ｂからなる積分手段、５ａ、５ｂはリセットスイッチ、２１ａ、２１ｂは接続手段２１を構成する第１、第２のスイッチ、２２はタイミングコントローラ、２３ａ、２３ｂは第１、第２のクロック回路、１４はデジタル入力、１５ａ、１５ｂはアナログ出力である。
【００９７】
リセットスイッチ５ａ、５ｂをｏｎすることによって積分手段１の積分値をリセット後、接続手段２１はタイミングコントローラ２２によって第７の実施例と同様に制御され、第１、第２のクロック信号Ｓｃ１、Ｓｃ２に基づき積分時間が設定される。アナログ出力１５ａ、１５ｂの端子間電圧はスイッチ２１ａ、２１ｂがｏｎの時は（Ｉｒｅｆ／Ｃ）の割合で変化する。スイッチ２１ａ、２１ｂが期間Ｔ１の間ｏｎし、再びスイッチ２１ａ、２１ｂが期間Ｔ２の間ｏｎした後、最終的にアナログ出力１５ａ、１５ｂの電圧は
（Ｉｒｅｆ／Ｃ）×（Ｔ１＋Ｔ２）
となり、デジタルアナログ変換が行われる。
【００９８】
この第８の実施例においても、第７の実施例と同様に、全差動形の演算増幅器を用いて積分手段を構成しているため、回路素子の不完全性による誤差を防ぐことができ、雑音特性を向上することができる。
【００９９】
以上の第１〜第８の実施例においては、積分手段として演算増幅器を用いたものを示したが、本発明のＤ／Ａ変換装置はこれに限定されるものではなく、いかなる積分手段を用いたものにも実施可能である。また上記実施例においては、周期の異なるクロック信号を２種類用いた場合について説明したが、本発明はこれに限定されるものではなくクロック信号を３種類以上用いた場合についても同様に実施可能である。
【０１００】
以上述べてきたように、本発明を用いることにより１／Δｔよりもはるかに低い周波数のクロック信号を用いても、１／Δｔのクロック信号をもちいたのと同様なアナログデジタル変換を実現することが可能となる。従って使用クロック周波数が大幅に下がり内部論理回路の動作周波数を大幅に下げることができるようになる。一般に論理回路の消費電力は動作速度が下がれば低下するので本発明を用いれば消費電力を大幅に低下させることができる。さらに、動作速度が従来方式にくらべ遅くてよいため高価な半導体デバイスを用いる必要がなくコストを低減することが可能となる。
【０１０１】
次に図２を用いて基本原理を説明したＡ／Ｄ変換器の具体的な実施例について説明する。
【０１０２】
まず、本発明のＡ／Ｄ変換器の第１の実施例について図２１に示す。図２１において、７は基準電圧源、２１はスイッチ１１、２１ａにより構成される接続手段、１は積分手段、１２は比較手段、２２はタイミングコントローラ、２３ａ、２３ｂは第１、第２のクロック回路、２４ａ、２４ｂは第１、第２のカウンタ、２５は演算手段としてのデコーダ、１６はアナログ入力、１７はデジタル出力である。
【０１０３】
まずアナログ入力１６を与える電圧は、第１のスイッチ１１をｏｎすることにより積分手段に供給され、アナログ入力の値の大きさに応じて積分される。次にスイッチ１１がｏｆｆされて、第２のスイッチ２１ａをｏｎすることにより、基準電圧による積分が行われる。このときの積分手段１の出力を図２２に示す。図に示されるように、アナログ入力の積分に対して基準電圧により逆方向に積分されるため、積分手段１の出力は２において零に戻る。このときに第２のクロック信号Ｓｃ２をリセットする。これにより第１のクロック信号Ｓｃ１と第２のクロック信号Ｓｃ２とには、入力電圧に依存した時間差が与えられる。このとき入力電圧Ｖｉｎは
Ｖｉｎ＝Ｖｒｅｆ×（Ｔ２−Ｔ１）／Ｔ１
で求められる。ここで第１のクロック信号Ｓｃ１の周期をｔ１、第２のクロック信号Ｓｃ２の周期をｔ２とすると、
Ｔ２−Ｔ１＝ｔ１×ｎ−ｔ２×ｍ （ｎ、ｍは整数）
で求められる。
【０１０４】
例えば、図２２において、アナログ入力値が３．４の場合について説明しているが、
ｎ＝１７−３＝１４
ｍ＝４
で、Ｖｒｅｆ＝１／２、ｔ１＝１０、ｔ２＝１８とすれば、
Ｖｉｎ＝（１／２）×（１４×１０−４×１８）／１０
＝３．４
となる。すなわち第１、第２のカウンタ２４ａ、２４ｂの出力をもとに、上述の演算を演算手段２５で行なうことによりアナログデジタル変換を行なうことができる。
【０１０５】
本実施例においては、Ｔ２−Ｔ１を
｜ｐ×ｔ１−ｑ×ｔ２｜ （ｐ、ｑは任意の整数）
の最小値まで変換の分解能を向上させることができるため、上述のｔ１＝１０、ｔ２＝１８の例では、
｜２×１０−１×１８｜＝２
なる値を最小単位として、変換の分解能を向上することができる。
【０１０６】
これに対し、例えば周期ｔ３＝１０の単一のクロック信号を用いた従来方式の変換装置では、そのクロックの周期（１０）よりも高い精度で変換を行なうことができず、変換精度を高めるためには、クロック信号の周波数を高めるほかない。
【０１０７】
ここではクロック信号の組み合わせとしてｔ１＝１０、ｔ２＝１８の例について説明したが、周期の異なる複数のクロック信号の組み合わせにより本発明を実施することが可能である。特にｔ１、ｔ２の差が小さければ小さいほど、クロック信号の周波数を低く抑えたまま分解能を飛躍的に向上させることができる。
【０１０８】
また以上の説明では、第１のクロック信号Ｓｃ１と第２のクロック信号Ｓｃ２の立ち上がりに注目し、立ち上がりのタイミングが互いに等しくなる時刻を用いて時間を計測しているが、クロックの立ち上がり、立ち下がりのどちらか、または両方を検出することにより、変換動作を行なうことも可能である。
【０１０９】
例えば、上述の例では、ｔ１＝５、ｔ２＝９となり、
｜ｐ×ｔ１−ｑ×ｔ２｜
の最小値は１となり、さらに分解能が改善されることがわかる。すなわち、この場合には、変換時間を短縮し、分解能を向上することができる。
【０１１０】
また第１のクロック信号と第２のクロック信号のクロックのエッジが一致する点を判定する必要があるが、第１のクロック信号と第２のクロック信号の位相関係を観測する方法により、一致点を判定することが可能である。
【０１１１】
例えば、図２１における積分手段１の出力と比較電位の出力とを比較手段１２により比較して、変換の分解能に対応する最小値よりも小さくなった後に、クロックのエッジが一致する点を判定する場合には、図２２（ｂ）、（ｃ）に示すように、第１のクロック信号Ｓｃ１及び第２のクロック信号Ｓｃ２の位相関係を観測し、期間Ｔ２の後に第２のクロック信号Ｓｃ２の立ち上がり、立ち下がりにおける第１のクロック信号Ｓｃ１の位相状態が反転した時点を一致点と判定することとする。これにより、周期の異なるクロック信号のエッジの一致点を観測することが容易になる。
【０１１２】
図２３に積分手段の具体的構成例を示す。図２３（ａ）において、２は演算増幅器、３は容量、４は抵抗であり、これらにより積分手段１が構成されており、７Ａは入力電圧である。また図２３（ｂ）において、２は演算増幅器、３は容量であり、これらにより積分手段１が構成されており、７０は入力電流である。すなわち図２３（ａ）は電圧入力型の積分器の構成であり、図２３（ｂ）は電流入力型の積分器の構成である。
【０１１３】
次に、図２４〜図２８に従い、本発明のＤ／Ａ変換装置、Ａ／Ｄ変換装置について説明する。この説明においては、同一動作原理のＤ／Ａ変換装置と、Ａ／Ｄ変換装置が対になっているので、まず図２４に示すＤ／Ａ変換装置について説明する。
【０１１４】
図２４に示すＤ／Ａ変換装置の基本構成は、図５に示すＤ／Ａ変換装置と同一である。まずリセットスイッチ５を接続することにより、積分手段１の積分値をクリアする。次に接続手段２１の第１のスイッチ２１ａを接続して第１の基準電圧７ａを第１のクロック信号Ｓｃ１を用いて積分する。続いて第１のスイッチ２１ａを開放し、第２のスイッチ２１ｂを接続して逆極性の第２の基準電圧７ｂを第２のクロック信号Ｓｃ２を用いて積分する。この動作を繰り返し行なうことにより、第１のスイッチ２１ａをｏｆｆしたときの出力は（ｔ２−ｔ１）に比例して下がっていく。
【０１１５】
このとき第１の基準値Ｖｒｅｆ１、最初の第１の基準値１を積分する時間をＴ１、正方向、逆方向に繰り返し積分する回数をｎとすると、
アナログ出力１５＝ｒｅｆ１・Ｔ１−（ｔ２−ｔ１）・ｒｅｆ１・ｎ
となる。このときの積分電圧が図２５の特性図に示されている。図２５において、
（ａ）は積分電圧、（ｂ）は第１のクロック信号Ｓｃ１の位相状態、（ｃ）は第２のクロック信号Ｓｃ２の位相状態を示している。図３（ａ）の積分電圧の特性図と比較すると、図３（ａ）では、まず第１のクロック信号Ｓｃ１を用いてまとめて積分を行なった後、第２のクロック信号Ｓｃ２を用いて積分を行なうのに対し、図２５（ａ）では、目標値に対して徐々に積分値を近づけるよう動作するため、図３の方法よりも積分値振幅を小さくすることができる。
【０１１６】
一方、同一の動作原理を用いて、Ａ／Ｄ変換器の実施例を図２６に示す。図２６において、１１、２１ａは接続手段２１を構成するスイッチ、１は積分手段、７は基準電圧発生回路、１２は比較手段、２２はタイミングコントローラ、２３ａ、２３ｂは第１、第２のクロック回路、２４ａ、２４ｂは第１、第２のカウンタ、２５は演算手段としてのデコーダであり、１６はアナログ入力、１７はデジタル出力である。
【０１１７】
このＡ／Ｄ変換器の動作を、図２７を参照しながら説明する。アナログ入力信号の電圧Ｖｉｎは第１のスイッチ１１をｏｎすることにより、第１のクロック信号Ｓｃ１を用いて積分手段１により積分される。次に第１のスイッチ１１をｏｆｆし、第２のスイッチ２１ａをｏｎすることにより基準値Ｖｒｅｆを逆方向に積分する。これにより積分手段の出力は反転する。その後積分手段の出力の符号が反転して、ｔ１のクロックパルスが反転したところで、第２のクロック信号Ｓｃ２を用いて、１／２周期のみ積分を行なう。この手続を繰り返し、積分手段の出力は反転しながら零に収束したときの第１、第２のクロック信号のカウント数を用いることにより、アナログ入力をデジタル出力に変換することができる。
【０１１８】
第１のクロック信号Ｓｃ１の周期ｔ１と第２のクロック信号Ｓｃ２の周期ｔ２との間には、単位クロック当たり｜ｔ１−ｔ２｜の時間差があるため、Ｓｃ１とＳｃ２とで１クロックずつ交互に逆方向に積分すると、積分値は（ｔ２−ｔ１）に応じた値だけ変動する。ここで基準値をＶｒｅｆ、入力値をＶｉｎ、入力積分時間をＴ１、最初に基準値Ｖｒｅｆを逆方向に積分する時間をＴ２、逆方向積分を繰り返し行なう回数をｎとすると、
Ｖｉｎ・Ｔ１＝Ｖｒｅｆ・Ｔ２−Ｖｒｅｆ・（ｔ２−ｔ１）・ｎ
より、
Ｖｉｎ＝｛Ｖｒｅｆ・Ｔ２−Ｖｒｅｆ・（ｔ２−ｔ１）・ｎ｝／Ｔ１
となる。したがって、このように演算を演算手段としてのデコーダ２５で行なうことにより変換動作を行なうことができる。
【０１１９】
この実施例においては、基準電圧発生回路７を用いてＡ／Ｄ変換器を構成しているが、電流積分型の積分回路と基準電流発生回路を用いてＡ／Ｄ変換器を構成することも可能である。また積分回路を構成する演算増幅器は全差動型を用いてＡ／Ｄ変換器を構成することも可能である。
【０１２０】
また本発明のＡ／Ｄ変換装置の別の実施例を図２８に示す。図２８において、１１ａ、１１ｂは接続手段２１Ａを構成するスイッチ、２１ａ〜２１ｄは接続手段２１Ｂを構成するスイッチ、１は容量３ａ、３ｂと演算増幅器２とからなる積分手段、１２はコンパレータからなる比較手段、２２は時間制御手段としてのタイミングコントローラ、２３ａ、２３ｂは第１、第２のクロック回路、２４ａ、２４ｂは第１、第２のカウンタ回路、２５は演算手段としてのデコーダ、１６はアナログ入力としての電流信号、１７はデジタル出力である。
【０１２１】
アナログ入力としての電流信号１６は、スイッチ１１ａ、１１ｂを接続することにより、第１のクロック信号Ｓｃ１に基づいて積分手段１で積分される。次に前述の実施例と同様にスイッチ１１ａ、１１ｂを開放し、スイッチ２１ａ、２１ｂを接続することにより第１のクロック信号Ｓｃ１に基づいて積分を行ない、またはスイッチ２１ｃ、２１ｄを接続することにより第２のクロック信号Ｓｃ２に基づいて積分を行なう。
【０１２２】
このように実施例では、積分手段１を構成する演算増幅器２は全差動型の演算増幅器であり、演算増幅器２の差動出力をそれぞれ比較手段１２の入力端子に接続するものである。積分手段１を差動構成とすることにより、差動構成を用いない積分手段１の構成とすることにより積分方向の切り換えによる誤差の発生を防ぐことができる。
【０１２３】
なお本実施例においては、アナログ入力１６、基準値発生回路２１が電流出力で構成されているが、電圧積分型の積分回路と基準電圧発生回路とを用いてＡ／Ｄ変換器を構成することも可能である。
【０１２４】
以上まとめると、本発明のＤ／Ａ変換装置及びＡ／Ｄ変換装置は、電圧または電流に関する少なくとも１つの基準値を生成する基準値発生回路、デジタルまたはアナログ入力と前記基準値とを所定時間毎に切り換えて接続することにより積分時間を制御する制御回路、及び前記制御回路を介して所定時間毎に順次切り換えられて供給される前記デジタルまたはアナログ入力に相当するアナログ値と前記基準値とを各々積分してアナログまたはデジタル出力を得るための積分値を出力する積分回路とを備えており、前記制御回路は、前記アナログまたはデジタル入力に対応するアナログ値と前記基準値とを任意に切り換えて前記積分回路へ供給する接続要素と、単位時間当たりの周期が各々異なる複数のクロック信号を生成して出力する複数のクロック供給回路と、前記複数のクロック信号の各々の周期に相当する時間に応じて前記積分回路の積分値が最小刻みとなるように前記接続要素が前記基準値または前記アナログ値を接続する時間を制御する時間制御回路とを備えている。
【０１２５】
そしてこの構成により、基準クロック信号の周期単位で積分できる積分値よりも小さな積分値を表現することができるため、クロック信号の周波数を高くすることなく変換の分解能を改善することができる。
【０１２６】
【発明の効果】
本発明では、積分型のＤ／Ａ、Ａ／Ｄ変換装置において、基準クロックの周期で定まる積分値よりも小さな積分値を表現することができるので、クロック周波数を高めることなく、変換の分解能を向上することができる。
【図面の簡単な説明】
【図１】本発明のＤ／Ａ変換装置の基本概念を示すブロック図。
【図２】本発明のＡ／Ｄ変換装置の基本概念を示すブロック図。
【図３】本発明のＤ／Ａ変換装置における動作原理を説明するための図。
【図４】本発明のＡ／Ｄ変換装置における動作原理を説明するための図。
【図５】本発明の第１の実施例に係るＤ／Ａ変換器の概略構成を示す図。
【図６】第１の実施例に係るＤ／Ａ変換器の動作を説明する特性図。
【図７】Ｄ／Ａ変換装置の積分時間の組み合わせを決定する原理を示す図。
【図８】Ｄ／Ａ変換装置の時間制御手段の具体的構成例を示す図。
【図９】本発明の第２の実施例に係るＤ／Ａ変換器の概略構成を示す図。
【図１０】本発明の第３の実施例に係るＤ／Ａ変換器の概略構成を示す図。
【図１１】本発明の第４の実施例に係るＤ／Ａ変換器の概略構成を示す図。
【図１２】本発明の第１の実施例に係るＤ／Ａ変換器の応用例を示す図。
【図１３】本発明の第５の実施例に係るＤ／Ａ変換器の概略構成を示す図。
【図１４】第５の実施例に係るＤ／Ａ変換器の動作を説明する特性図。
【図１５】第５の実施例に係るＤ／Ａ変換器の動作を説明する特性図。
【図１６】Ｄ／Ａ変換装置の積分時間の組み合わせを決定する原理を示す図。
【図１７】Ｄ／Ａ変換装置の時間制御手段の具体的構成例を示す図。
【図１８】本発明の第６の実施例に係るＤ／Ａ変換器の概略構成を示す図。
【図１９】本発明の第７の実施例に係るＤ／Ａ変換器の概略構成を示す図。
【図２０】本発明の第８の実施例に係るＤ／Ａ変換器の概略構成を示す図。
【図２１】本発明の実施例に係るＡ／Ｄ変換器の概略構成を示す図。
【図２２】本実施例に係るＡ／Ｄ変換器の動作を説明する特性図。
【図２３】本発明に用いる積分手段の具体的構成例を示す図。
【図２４】本発明のＤ／Ａ変換器の構成を示す図。
【図２５】本発明のＤ／Ａ変換器の動作を説明するための特性図。
【図２６】本発明のＡ／Ｄ変換器の構成を示す図。
【図２７】本発明のＡ／Ｄ変換器の動作を説明するための特性図。
【図２８】本発明の別の実施例に係るＡ／Ｄ変換器の概略構成を示す図。
【図２９】従来の積分型Ｄ／Ａ変換器の概略構成を示す図。
【図３０】従来の積分型Ｄ／Ａ変換器の概略構成を示す図。
【図３１】図３０に示すＤ／Ａ変換器の積分動作を示す特性図。
【図３２】従来の積分型Ａ／Ｄ変換器の概略構成を示す図。
【図３３】従来の積分型Ａ／Ｄ変換器の概略構成を示す図。
【図３４】図３３に示すＡ／Ｄ変換器の概略構成を示す図。
【符号の説明】
１…積分手段
２…演算増幅器
３…容量素子
４…抵抗素子
５…リセットスイッチ
６…スイッチ
７…基準値（電圧／電流）発生手段
１２…比較手段
２０…制御手段
２１…接続手段
２２…時間制御手段
２３ａ〜２３ｎ…クロック供給手段
２４ａ〜２４ｎ…カウント手段
２５…演算手段[0001]
[Industrial applications]
The present invention relates to a converter for converting an analog value to a digital value or a digital value to an analog value, and more particularly to an integrating D / A converter or A / D converter.
[0002]
[Prior art]
2. Description of the Related Art Integrating digital-to-analog (D / A) converters and analog-to-digital (A / D) converters are one of high-precision and effective conversion means in a technical field having a relatively low conversion speed.
[0003]
FIG. 29 shows a single slope type D / A converter conventionally used. An integrating circuit is constituted by the OP amplifier 2, the capacitor C3 and the resistor R4. By turning on the switch 5 before inputting the digital value, both ends of the capacitor C3 are short-circuited and the output of the integrator is cleared. Next, the switch 5 is turned off, and the switch 6 is turned on for a time proportional to the digital value to be converted, thereby performing integration. At this time, by turning on the switch 6 for a time proportional to the input digital value, the reference voltage Vref7 is supplied from the reference voltage supply circuit 7 to the integration circuit 1 to obtain an analog output Vo corresponding to the input digital value. Can be. In this case, the clock generated by the clock circuit 8 is supplied to the timing controller 9 to which the digital input is supplied, and the on-off time of the switch 6 is controlled based on the count number of the clock corresponding to the digital input. are doing.
[0004]
That is, the integration type D / A converter shown in FIG. 29 converts the conversion resolution from a digital value to an analog value in accordance with the integration time in principle. The integrated value integrated in the time required to integrate the unit digital value (the period of the reference clock) is the unit analog value, and this limits the precision (resolution) of the D / A conversion. Therefore, it is impossible to output an analog value smaller than the integrated value integrated at the cycle of the reference clock. To improve the resolution of the D / A converter, the cycle of the reference clock is shortened, in other words, The frequency of the reference clock had to be increased.
[0005]
In addition, the integration type D / A converter outputs an integration value obtained by integrating for a time proportional to the magnitude of the input digital value as an analog output. In order to process the D / A conversion at high speed, it is necessary to operate so that the time required for integrating the unit digital value (the period of the reference clock) is shortened so that the conversion time can be shortened. There was a request.
[0006]
However, for example, some D / A converters required in the audio field operate at a sampling frequency of 48 kHz. In this case, in order to perform D / A conversion on a digital input with 16-bit accuracy, It must be operated with a reference clock having a frequency of 3.15 GHz. It is practically difficult to generate such a high-speed reference clock, and it has not been possible to operate this type of integrating D / A converter with a sampling frequency of 48 kHz and 16-bit accuracy.
[0007]
In order to improve this disadvantage, there is a dual slope type D / A converter as shown in FIG. This operation uses the reference voltages Vref1 and Vref2 having two values output from different reference voltage sources 7a and 7b, turns on the first switch 6a, and performs the first integration with the first reference voltage Vref1. I do. Next, the first switch 6a is turned off, the second switch 6b is turned on, and the second integration is performed with the reference voltage Vref2, thereby obtaining a D / A conversion output at the output terminal Vo. Assuming that the reference clock cycle supplied from the clock circuit 8 is Δt, the period of integration with the first reference voltage Vref1 is t1 = n × Δt, and the period of integration with the second reference voltage Vref2 is t2 = m × Δt. The voltage Vo is
[0008]
(Equation 1)

(See FIG. 31).
[0009]
Here, if Vref1> Vref2, the reference voltage Vref1 is roughly integrated until the output voltage Vo is close to the target output voltage Vo, and then the reference voltage Vref2 is integrated. D / A conversion can be performed with a reduced time.
[0010]
However, since the relative accuracy of the reference voltages Vref1 and Vref2 is strictly required in the dual slope type D / A converter, if the relative output voltage between the reference voltages is different from the set value, the target output voltage and the equation (1) An error occurs between the integration value and the integration value. That is, if the relative accuracy between Vref1 and Vref2 is deteriorated, an error occurs in the differential linearity of the integrated output, and the D / A conversion accuracy is reduced.
[0011]
Conventionally, in fields where the conversion speed is relatively slow, an integrating A / D converter has been used as an effective A / D converter with high accuracy. FIG. 32 shows a general example of a dual ramp type A / D converter, and its operation will be described. Here, the integrating circuit 1 is constituted by the OP amplifier 2, the capacitor C3 and the resistor R4. First, the switch 5 is turned on to clear the output of the integrator, and then the switch 5 is turned off and the first switch 11 is turned on to start integrating the input voltage. At this time, a voltage proportional to the input voltage can be obtained at the output of the integrator by performing a predetermined time integration. Next, the first switch 11 is turned off, and the second switch 6 is turned on. As a result, the reference voltage 7 is used to integrate in the direction opposite to the input voltage. At this time, since the output voltage Vref of the reference voltage 7 is constant, the integrator 1 always integrates with a constant gradient (the amount of integration per unit time). Therefore, by measuring the time until the output of the integrator 1 becomes 0 again, the input analog potential can be converted into a digital value.
[0012]
However, in the integration type A / D converter, the resolution of the conversion is determined by using the integral amount integrated in the unit time of the reference clock as the minimum unit. Therefore, a high speed is required to reduce the conversion time without reducing the resolution of the conversion. This required a special clock, which limited the operating speed.
[0013]
To solve this, there is a triple lamp type A / D converter as shown in FIG. In the triple lamp type, as shown in the figure, two reference voltages Vref1 and Vref2 output from the first and second reference voltage sources 7a and 7b are prepared. First, the reset switch 5 is turned on to clear the output Vo, and then the reset switch 5 is turned off and the first switch 11 is turned on to integrate the analog input voltage. Next, the first switch 11 is turned off, the second switch 6a is turned on, the first reference voltage 7a (Vref1) is integrated, the second switch 6a is turned off, and the third switch 6b is turned on. Then, the second reference voltage 7b (Vref2) is integrated. At this time, Vref1> Vref2. As a result, the upper bits are determined by the time obtained by integrating Vref1, and the lower bits are determined by the time obtained by integrating Vref2. Thus, the clock frequency can be lowered without lowering the resolution.
[0014]
As shown in FIG. 34, the time for integrating the input is t0 = p × Δt, the period t1 for integrating with Vref1 is t1 = n × Δt, the period t2 for integrating with Vref2 is t2 = m × Δt, and the clock cycle is Assuming Δt, the input voltage is
[0015]
(Equation 2)

It becomes. Therefore, high-resolution A / D conversion can be performed even when a low clock frequency is used.
[0016]
However, in the triple lamp type A / D converter, when the relative accuracy between the output voltages Vref1 and Vref2 of the reference voltages 7a and 7b is deteriorated, there is a problem that conversion accuracy such as differential linearity is reduced.
[0017]
[Problems to be solved by the invention]
As described above, the conversion accuracy of the conventional integrating D / A and A / D converter is limited by the cycle of the reference clock, and represents an analog value smaller than the integral value that can be integrated in the cycle of the reference clock. I couldn't do that. Also, there is a practical limit to increasing the clock frequency in order to operate the D / A converter at high speed, and there is a limit to reducing the conversion processing time.
[0018]
The present invention improves these points and provides a D / A converter that can reduce the conversion processing time without lowering the conversion accuracy in the integration type D / A converter.
[0019]
[Means for Solving the Problems]
In the present invention, a reference value generating means for generating at least one reference value, and a digital input value or an analog input value supplied from the outside and the reference value generated by the reference value generating means are changed every predetermined time. Control means for controlling the integration time by switching and connecting to the integration means; an analog value corresponding to the digital input value or analog input value which is switched and supplied at predetermined time intervals via the control means; A D / A conversion device or an A / D conversion device, wherein the control means is adapted to output an integrated value for obtaining an analog output or a digital output by integrating the value. Clock signal supply means for generating a plurality of clock signals, each having a different cycle of the digital input value or the analog input value. Flip provide D / A converter or A / D conversion device, characterized by comprising the integration time setting means for setting the integration time by combining different clock signal of said cycle.
[0020]
Further, in the present invention, it comprises a reference value generating means, an integrating means for integrating the reference value, and a connecting means for connecting the integrating means and the reference value generating means, according to a digital input value or an analog input value. A D / A converter or an A / D converter that outputs an analog output or a digital output based on the integrated value of the integration means by connecting the reference value generation means and the integration means for a connection time of A time control unit that generates a plurality of different reference clocks, and sets a connection time of the connection unit by combining the plurality of reference clocks according to the digital input value or the analog input value; D is characterized in that an integrated value smaller than an integrated value obtained by integration in a unit time can be output as an analog output. Providing A converter or A / D converter.
[0022]
Further, in the present invention, the reference value generating means generates a plurality of reference values having different positive and negative directions, and when connecting the reference value generating means for generating the first reference value and the integrating means, a period is set. Are connected using the first reference clock at t1, and when the reference value generating means for generating the second reference value and the integrating means are connected, the second reference clock having a cycle of t2 is used. 3. A D / A converter or A / D converter according to claim 1 or 2, wherein the D / A converter is connected.
[0023]
[Action]
In the D / A converter and the A / D converter according to the present invention, a plurality of clock supply means for supplying reference clocks having different frequencies, and an integration time corresponding to an input value is controlled using the plurality of clock signals. Time control means for changing the combination of clock signals to be used in accordance with an input value, thereby setting an integration time up to a target integration value, and enabling integration in a single reference clock signal cycle. An integral value smaller than the value can be expressed.
[0024]
Hereinafter, an example in which two types of reference clocks having different frequencies are used will be described. The first clock frequency is f1 and the second clock frequency is f2, and the respective periods are t1 and t2. At this time, the integration time T
T = n × t1−m × t2 (n and m are integers)
Then, by appropriately selecting n and m, the integration time T can be selected in steps of the minimum value of | p × t1−q × t2 | (p and q are arbitrary integers). By determining the integration time T by a combination of a plurality of clocks having different frequencies, an analog value can be output with an integration value determined by a reference clock having a period | p × t1−q × t2 | as a minimum unit. At this time, the first clock frequency f1 and the second clock frequency f2 are each lower in frequency than the frequency determined by 1 / | p × t1−q × t2 |, so that the D / A converter is operated at a higher frequency. There is no need to operate at the reference clock frequency. That is, by making the integration time T using a combination of the count numbers of the two clocks, the clock frequency can be reduced.
[0025]
The operation of the A / D converter can be similarly described. Assuming that the frequency of the first reference clock is f1, the frequency of the second reference clock is f2, and the respective periods are t1 and t2,
T = n × t1−m × t2 (n and m are integers)
By appropriately selecting n and m, T can be selected in minimum steps of | p × t1−q × t2 | (p and q are arbitrary integers). This means that conversion accuracy equivalent to the conversion accuracy obtained when a reference clock having a period | p × t1−q × t2 | is used is obtained. In this case, the equivalent frequency 1 / | p × t1−q As compared with × t2 |, lower frequencies of the reference clock frequencies f1 and f2 are sufficient.
[0026]
That is, in the D / A and A / D converter of the present invention, when a clock having a higher frequency is used as compared with the conversion resolution determined by the clock frequency when a single reference clock is used. The conversion resolution can be improved equivalently.
[0027]
This makes it possible to reduce the operating clock frequency in the D / A and A / D converters while maintaining the equivalent conversion resolution. In general, the higher the frequency of the reference clock of the logic circuit, the higher the power consumption of the circuit. Therefore, in the D / A and A / D converter of the present invention, compared with the conventional converter having the same conversion accuracy, Power consumption can be significantly reduced. Further, since there is no need to speed up the operation of the circuit, a semiconductor process which can operate at a relatively low frequency can be used, and the cost can be reduced.
[0028]
【Example】
An embodiment of the integral type D / A and A / D converter according to the present invention will be described below with reference to the drawings.
[0029]
FIG. 1 and FIG. 2 are diagrams showing a basic configuration concept of a D / A converter and an A / D converter according to the present invention.
[0030]
In FIG. 1, 1 is an integrating means, 20 is a control means, and 7 is a reference value (voltage, current) generating means. The control means 20 includes a connection means 21, a time control means 22, and a plurality of clock supply means 23a to 23n.
[0031]
In the D / A converter of the present invention, in accordance with the digital input 14 provided to the time control means 22, the connection time provided to the connection means 21 connecting the reference value generation means 7 and the integration means 1 has different periods. By controlling using a plurality of clock signals, the integration time is changed and a predetermined analog value 15 is output. The plurality of clock supply units have different periods, and can indicate the magnitude of each clock period by an arbitrary integer value, and can control the connection time given to the connection unit 21.
[0032]
FIG. 2 shows the basic concept of the A / D converter according to the present invention. In the figure, the A / D converter includes an integrating means 1, a control means 20, a reference value (voltage and current) generating means 7, and a comparing means 12, and the control means 20 has a configuration in addition to the configuration of the D / A converter. , And counter means 24a to 24n provided corresponding to the clock supply means 23a to 23n, respectively, and an operation means 25 for performing digital operation based on the outputs of the counter means 24a to 24n. The comparing means 12 compares the output of the integrating means 1 with the comparison potential. The analog input 16 is supplied to the connection means 21 of the control means 20, and the digital output 17 is output from the calculation means 25.
[0033]
Next, the operation of the D / A converter according to the basic concept of the present invention will be described. In FIG. 1, the reference value generating means 7 can be configured to generate a reference value having a positive direction, a negative direction, or one or more types of values. The case where reference voltage generating means for outputting two reference voltages + Vref, -Vref or open-circuit voltages which are equal to each other in the positive and negative directions will be described.
[0034]
Since this D / A converter outputs an analog value 15 corresponding to the digital input 14, the reference voltage used for integration and the type and length of the clock supplied from the clock supply means 23a to 23n are determined by the value of the digital input 14. It is determined by the time control means 22. The reference voltage determined therefrom is output from the reference voltage generation means 7, the time control means 22 connects the connection means 21 for a time length determined by the value of the digital input 14, and the integration means 21 outputs the reference voltage. Is performed.
[0035]
The analog output 15 is determined by a combination of a certain reference voltage and a plurality of clock times integrated using the reference voltage. The integration time is determined by the cycle of a unit time (reference clock) to be used and the number of repetitions of the unit time. The integrated value (analog value) is determined by the combination of the type of unit time (reference clock) used and the time used (count number of the reference clock) according to the digital input 14. Therefore, a predetermined analog value can be output by combining the digital input 14 with the reference clock supplied from the clock supply units 23a to 23n and the time for using the reference clock by the time control unit 22.
[0036]
Next, the operation principle of the D / A converter will be described. The time control means 22 can selectively output the reference clocks from the clock supply means 23a to 23n for generating a plurality of reference clocks of different frequencies. Will be described as an example.
[0037]
It is assumed that a certain analog value Vin is decomposed into a linear sum of the unit voltages Va and Vb, or is approximated by the linear sum. Ie
Vin = a · Va−b · Vb (where a and b are integers)
Have the following relationship.
[0038]
Here, assuming that Va and Vb correspond to the integrated values integrated in one unit (one clock) of the reference clocks having different frequencies, a certain analog value Vin is a linear value of the integrated values integrated by the reference clocks having different frequencies. It can be expressed as a sum.
[0039]
The operation of the D / A converter will be described with reference to FIG. This is a diagram showing a change in the integrated value when integration is performed using the time control means 22 that outputs the first and second reference clock signals Sc1 and Sc2 having different periods t1 and t2.
[0040]
A certain analog value Vin is represented by (a · Va−b · Vb), and Va and Vb correspond to integrated values obtained when integration is performed at different reference clock cycles. In order to output a certain analog output, first, the first reference clock signal Sc1 is integrated by a time T1 (= a · t1) for counting a times using the first reference voltage + Vref. Next, by changing the reference voltage and switching the reference clock by the time control means, a time T2 (= b · t2) in which the second reference clock signal Sc2 is counted b times using the second reference voltage −Vref. ) Only.
[0041]
When the D / A converter of the present invention is compared with a conventional D / A converter using a single reference clock, there are the following differences in the resolution of the D / A conversion.
[0042]
In the conventional D / A converter, since the minimum integrated value (analog amplitude) is determined in units of the reference clock, it is not possible to express an analog value smaller than the integrated value integrated by the unit clock.
[0043]
On the other hand, the D / A converter of the present invention can express an integrated value smaller than an integrated value (analog amplitude) determined by a single reference clock.
[0044]
For example, if the frequencies of the first and second reference clock signals Sc1 and Sc2 having different frequencies are f1 and f2, respectively, and the clock periods are t1 and t2, respectively,
| P × t1−q × t2 | (where p and q are arbitrary integers)
, It is possible to determine the minimum integral value (analog amplitude) based on the minimum value of .times.
[0045]
For example, FIG. 3B shows an example in which the period ratio of the reference clock signals Sc1 and Sc2 is t1: t2 = 4: 1. In this case, Δt is
Δt = | t1-3 · t2 | = | t1-5 · t2 | = t2
The resolution of the D / A conversion is determined in units of an integral value (analog amplitude) determined at time t2.
[0046]
On the other hand, FIG. 3C shows an example in which the period ratio of the reference clock signals Sc1 and Sc2 is t1: t2 = 5: 3. In this case, Δt is
Δt = | t1-2 · t2 | = | 2 · t1−4 · t2 | = (１ ／) · t2
The resolution of the D / A conversion is determined in units of an integral value (analog amplitude) determined by time (時間) · t2.
[0047]
This indicates that in the case of the combination of the reference clock signals as shown in FIG. 3C, the D / A conversion can be performed with a higher resolution than the resolution determined by the time t2. These clocks having different periods can be generated using a logic circuit such as a 1 / n frequency divider.
[0048]
Next, the operating principle of the A / D converter shown in FIG. 2 will be described with reference to FIG. The A / D converter is equivalent to configuring a D / A converter having a reference value of the same value as the analog input.
[0049]
That is, the analog input voltage is integrated for an integration time T1 determined by the first clock signal Sc1 (input value integration), and then integrated in a direction opposite to the input value integration using a predetermined reference value (reference value). Value integration). As a result of the reference value integration, a time T2 until the integrated value becomes zero is obtained, thereby making it possible to convert an analog input into a digital signal.
[0050]
This can be determined by T2 = T3-T5 or T2 = T3-T4. Here, T5 is a time until the rising timing (or falling timing) of the first clock signal Sc2 and the second clock signal Sc2 coincides only after the reference value integration becomes smaller than zero, and T4 is This is the time from when the rising timing (or falling timing) of the first clock signal Sc1 and the second clock signal Sc2 coincides until the output of the integrating means becomes zero.
[0051]
Next, a first embodiment of the D / A converter of the present invention is shown in FIG. In FIG. 5, 7a and 7b are reference voltage sources, 5 is a reset switch of an integrator, 21a and 21b are first and second connection switches, 1 is an integrating means composed of a resistor 4, an operational amplifier 2 and a capacitor 3, and 23a is A first clock circuit, 23b is a second clock circuit, 14 is a digital input, and 15 is an analog output. Note that the reference value generating means 7 can be configured using a single reference voltage source 7b 'and a voltage inverting circuit 7a', as shown in FIG.
[0052]
First, after the reset value of the integrating means 1 is reset by closing the reset switch 5, the first and second switches 21a and 21b are controlled by the timing controller 22 in the same manner as the basic principle described in FIG. , And positive and negative integration times corresponding to the second clock signals Sc1 and Sc2 are set. The voltage of the analog output 15 changes at (Vref / R) / C when the first switch 21a is on, and changes at a rate of-(Vref / R) / C when the second switch 21b is on. . Assuming that the period in which the first switch 21a is connected is T1 and the period in which the second switch 21b is connected is T2, the voltage of the analog output 15 finally becomes
(Vref / R) / C × T1− (Vref / R) / C × T2
And digital-to-analog conversion is performed. The timing controller 22 generates a time T1 for turning on the first switch 21a using the cycle of the first clock signal Sc1, and similarly turns on the second switch 21b using the cycle of the second clock signal Sc2. Generate time T2.
[0053]
Hereinafter, the conversion operation will be specifically described with reference to FIG. In this embodiment, assuming that the cycle of the first clock signal is t1 and the cycle of the second clock signal is t2, the cycle ratio is
t1: t2 = 10: 9
However, t1 and t2 may be any other values. When the period ratio is set in this manner, the minimum time width Δt that determines the resolution of the conversion is (1/9) · t2 when p and q = 1, and is (1/10) of the period t1 of the first clock signal. (Minimum integration time) can be set. In this case, a conversion resolution equivalent to that of a conventional integral type D / A converter using a reference clock of (1/10) · t1 can be obtained without using a reference clock of (1/10) · t1. It indicates that. At this time
[0054]
(Equation 3)

By doing so, the integration time T can be set in steps of Δt. At this time, for example, when trying to represent the analog value 2.3,
T = 2.3, t1 = 1.0, t2 = 0.9, Δt = t1-t2 = 0.1
Is substituted, n = 5 and m = 3.
[0055]
FIG. 6 shows a change in the integrated value when integration is performed using n and m. Since the cycle of the first clock signal SC1 is t1 and the cycle of the second clock signal SC2 is t2, first, the reference voltage source 7a shown in FIG. 5 is used to integrate five counts of the first clock signal Sc1. (Sc1 integration section). Then, after synchronizing the switching of the first and second clock signals in the synchronization section, integration of three counts of the second clock signal Sc2 is performed using the reference voltage source 7b (Sc2 integration section). By controlling the integration time by a combination of a plurality of reference clocks in this manner, an analog value 2.3 can be output.
[0056]
In this way, by controlling the connection time of the switch constituting the connection means 21 by a combination of two types of clocks having different frequencies, the resolution ΔT of the integration time can be set with the resolution of T1−T2. That is, D / A conversion can be performed with Δt as the resolution by selecting n and m so that x × Δt = T1−T2. Moreover, the frequencies f1 and f2 of the reference clock may be much lower than the frequency determined by 1 / Δt.
[0057]
Here, when X is a decimal number, X = a. When written as b, the count number n of the first clock signal and the count number m of the second clock signal are n = a + b and m = b, respectively, and can be easily obtained. That is, if Δt and t1 are each set to 10 to the power of y (y is an integer), it becomes very easy to obtain n and m. Similarly, when x is a binary expression, n and m can be easily obtained by selecting Δt and t1 to the power of 2 (y is an integer).
[0058]
FIG. 7 shows a specific example for obtaining such a combination (n, m) of a plurality of clock signals. here
t1 / Δt = 2 to the power of i
And It is assumed that the most significant bit (MSB) to the least significant bit (LSB) of the digital input 14 are input in parallel from the bottom to the top in FIG. In this case, as the count number m of the second clock signal, the lower-order i bits of the digital input 14 (the bit sequence from the LSB to the i-th bit of the digital input 14) may be used as a binary expression. The count number n of the first clock signal is represented by the upper bits of the digital input 14 excluding the lower i bits (the bit string from the lower (i + 1) th bit to the MSB of the digital input 14) and the lower i bits of the digital input 14. May be used as a binary expression as it is by the binary addition of. As described above, when x is a binary expression, the count numbers n and m of the reference clock can be easily calculated by using a part of the digital input 14.
[0059]
Next, when p, q ≠ 1 is not
[0060]
(Equation 4)

By selecting the combination of clock signals n and m as shown in the above, a desired integration time T can be created. In addition, there are countless combinations of n and m, and it is sufficient to set n and m so as to be T far x × Δt. Naturally, the roles of T1 and T2 may be reversed.
[0061]
Next, FIG. 8 shows a configuration example of the timing controller 22 in the D / A converter of the first embodiment shown in FIG. First, after resetting the first and second counters 26a and 26b, the output numbers of the reference clocks of the first and second clock circuits 23a and 23b are counted by the first and second counters 26a and 26b, respectively. The combinations n and m of the clock signals determined according to the value of the digital input 14 are input from terminals 32a and 32b, respectively, and are compared with the counts of the counters 26a and 26b in the comparators 27a and 27b, respectively. Then, a timing signal for connecting the first and second switches 21a and 21b by a predetermined count is output to the output terminals 22a and 22b. The integration times T1 and T2 are determined by this timing signal.
[0062]
FIG. 9 shows a second embodiment of the present invention. In FIG. 9, reference numeral 70 denotes a reference current source including first and second reference current sources 71 and 72, 5 denotes a reset switch, 21a and 21b denote first and second switches, 22 denotes a timing controller, and 2 denotes an operational amplifier. Reference numeral 3 denotes a capacitor, reference numerals 23a and 23b denote first and second clock circuits, reference numeral 14 denotes a digital input, and reference numeral 15 denotes an analog output. Here, the reference current source 70 may be configured using the first reference current source 72 and the current inverting circuit 71.
[0063]
After the integration value of the integrating means 1 is reset by turning on the reset switch 5, the first and second switches 21a and 21b are controlled by the timing controller 22 in the same manner as in the first embodiment, and the positive and negative directions are set. In the direction, the integration time is set based on the first and second clock signals Sc1 and Sc2. The voltage of the analog output 15 changes at Iref / C when the first switch 21a is on, and changes at a rate of -Iref / C when the second switch 21b is on. After the first switch 21a is turned on for the period T1 and the second switch 21b is turned on for the period T2, the voltage of the analog output 15 finally becomes
(Iref / C) × T1− (Iref / C) × T2
And digital-to-analog conversion is performed.
[0064]
FIG. 10 shows a third embodiment of the present invention in which a fully differential operational amplifier is used as the operational amplifier. In FIG. 10, 7 is a reference voltage source, 5a and 5b are reset switches, 21a to 21d are first to fourth switches constituting the connection means 21, 4a and 4b are resistance means, 22 is a timing controller, and 2 is an arithmetic operation. Amplifiers, 3a and 3b are capacitors, 23a and 23b are first and second clock circuits, 14 is a digital input, and 15a and 15b are analog outputs.
[0065]
After the integration value of the integration means 1 is reset by turning on the reset switches 5a and 5b, the connection means 21 is controlled by the timing controller 22 in the same manner as in the first embodiment, and the first and second switches 21a, The first and second clock signals Sc1 and Sc2 are set so that integration in the positive direction is performed when 21b is on and integration in the negative direction is performed when the third and fourth switches 21c and 21d are on. The integration time is set based on this. The voltages of the analog outputs 15a and 15b change at (Vref / R) / C when the first and second switches 21a and 21b are on, and − when the third and fourth switches 21c and 21d are on. It changes with the ratio of (Vref / R) / C. After the first and second switches 21a and 21b are turned on during the period T1, and the third and fourth switches 21c and 21d are turned on during the period T2, the voltages of the analog outputs 15a and 15b are finally changed.
(Vref / R) / C × T1− (Vref / R) / C × T2
And digital-to-analog conversion is performed.
[0066]
As in this embodiment, by using a fully-differential amplifier and devising connection means, conversion can be performed with a single reference voltage source. This eliminates the relative error due to this, and can eliminate the occurrence of digital-analog conversion error due to this relative error.
[0067]
FIG. 11 shows a fourth embodiment of the present invention. In FIG. 11, 70 is a reference current source, 5a and 5b are reset switches, 21a to 21d are first to fourth switches constituting the connection means 21, 22 is a timing controller, 2 is an operational amplifier, 3a and 3b are capacitors, 23a and 23b are first and second clock circuits, 14 is a digital input, and 15a and 15b are analog outputs.
[0068]
After the integration value of the integration means 1 is reset by turning on the reset switches 5a and 5b, the connection means 21 is controlled by the timing controller 22 in the same manner as in the third embodiment, and the first and second switches 21a and 21b are controlled. Based on the first and second clock signals Sc1 and Sc2, integration in the positive direction is performed when 21b is on, and integration in the negative direction is performed when the third and fourth switches 21c and 21d are on. The integration time is set. The voltages of the analog outputs 15a and 15b change at (Iref / C) when the first and second switches 21a and 21b are on, and − when the third and fourth switches 2 ￥ 1c and 21d are on. (Iref / C). After the first and second switches 21a and 21b are turned on during the period T1, and the third and fourth switches 21c and 21d are turned on during the period T2, the voltages of the analog outputs 15a and 15b are finally changed.
(Iref / C) × T1− (Iref / C) × T2
And digital-to-analog conversion is performed.
[0069]
In this case, as in the fourth embodiment, the conversion can be performed with a single reference current source by using a fully differential amplifier and devising the connection means. The use of a plurality of sources eliminates an overall error, and can eliminate the occurrence of a digital-to-analog conversion error due to this relative error.
[0070]
The D / A converter can be configured by using the integration means as in the first and second embodiments and the connection means as in the third and fourth embodiments. As shown in FIG. In FIG. 12, 7 is a reference voltage source, 5 is a reset switch, 21a to 21d are first to fourth switches constituting the connection means 21, 22 is a timing controller, 2 is an operational amplifier, 3 is a capacitive element, 4 is 23a and 23b are first and second clock circuits, 14 is a digital input, and 15 is an analog output.
[0071]
With such a configuration, the conversion means can be converted by one reference voltage source by devising the connection means 21 using the integration means 1 as in the first and second embodiments, and can be used for reverse integration. It is possible to eliminate the occurrence of a relative error caused by using a plurality of reference voltage sources. Further, the same configuration can be obtained by using a reference current source instead of the reference voltage source.
[0072]
As described above, the embodiment in which the integration in the positive direction and the negative direction is performed by the integration time determined by the combination of the plurality of reference clocks having different periods has been described. An embodiment in which integration in one direction is performed based on time will be described.
[0073]
FIG. 13 shows a fifth embodiment of the present invention. Here, 7 is a reference voltage source, 21 is a switch as a connecting means, 1 is an integrating means comprising an operational amplifier 2, a capacitor 3, and a resistance element 4, 22 is a timing controller, and 23a and 23b are first and second clock circuits. , 14 are digital inputs and 15 is an analog output.
[0074]
The input to the integrating means 1 is switched by the switch 21 to either connection to the reference voltage source 7 or to disconnection. The integrating means 1 operates in an integration mode or a hold mode depending on the connection state of the switch 21. I do.
[0075]
Here, the frequencies of the clock signals Sc1 and Sc2 from the first and second clock circuits 23a and 23b are f1 and f2, respectively, and the periods are t1 and t2, respectively. The operation will be described with the minimum time resolution Δt as the minimum value of | p × t1−q × t2 | (p and q are arbitrary integers).
[0076]
First, the switch 21 is turned on, integration is performed by the first clock signal Sc1 for a time T1 = t1 × n, and the switch 21 is turned off. Next, the switch 21 is turned on again, the integration is performed by the second clock signal Sc2 for the time of T2 = t2 × m, and the switch 21 is turned off (see FIG. 14).
[0077]
By controlling the switch means with two clocks having different frequencies, T = T1 + T2 can be set with a resolution of Δt. That is, A / D conversion can be performed with Δt as the resolution by selecting n and m so that x × Δt = T1 + T2. Moreover, the frequencies f1 and f2 of the reference clock may be much lower than the frequency determined by 1 / Δt.
[0078]
Here, the operation of the timing controller 22 will be described. The timing controller generates a time T1 for turning on the switch 21 using the cycle of the first clock signal Sc1, and similarly generates a time T2 for turning on the switch 21 using the cycle of the second clock signal Sc2.
[0079]
At this time
[0080]
(Equation 5)

(However, tp is the least common multiple of t1 and t2)
By doing so, the integration time T can be set in steps of Δt.
[0081]
Here, the value of the analog output 15 of the integration means 1 does not directly represent a D / A converted analog output. In this case, the offset of the integral value corresponding to the time tp corresponding to the least common multiple of the periods t1 and t2 of the reference clock is added to the output of the integrator. Further, the offset amount of the integral value may be arbitrarily selected using a constant multiple of the least common multiple of the reference clock.
[0082]
Hereinafter, for the sake of simplicity, the cycle of the reference clock is described as t1 = 1.0, t2 = 0.9, but t1 and t2 may be any other values. In this case, Δt becomes 0.1 when p and q = 1, and T which is an integral multiple of 0.1 can be set. At this time, in order to output the analog value T = 2.3, by using the equation of Equation 4,
T = 2.3, t1 = 1.0, t2 = 0.9, Δt = t1-t2 = 0.1
Therefore, n = 5 and m = 7. There are other combinations of n and m, and n and m may be set so that T = x × Δt. The roles of T1 and T2 may be reversed.
[0083]
FIG. 15 shows a change in the integrator output at this time. After integrating with the count number 5 (= n) with the first clock signal Sc1 (Sc1 integration section), synchronizing the clock switching in the synchronization section, and counting with the second clock signal Sc2, the count number 7 (= n). m) (Sc2 integration section).
[0084]
Here, the output value of the integrated value itself is different from the analog value to be converted and becomes a larger value, because the offset integrated value is superimposed. That is, the integrated values of the times corresponding to the least common multiple of the periods t1 and t2 of the different reference clocks (t3 = 9.t1 = 10.t2 = 9.0 in this example) are added. Therefore, the analog value 2.3 can be output by subtracting the offset integrated value (9.0) from the integrated value obtained by using the first and second clock signals Sc1 and Sc2.
[0085]
In this embodiment, when X is a decimal number, X = a. When b is written, n = a + b and m = 10−b, which can be easily obtained. That is, if Δt and t1 are set to 10 raised to the power of y (y is an integer), it becomes very easy to obtain n and m. Similarly, when x is a binary expression, n and m can be easily obtained by selecting Δt and t1 as 2y (y is an integer).
[0086]
FIG. 16 shows a specific method of determining the combination of the count numbers of the first and second clock signals. here
t1 / Δt = 2 to the power of i
And It is assumed that the most significant bit (MSB) to the least significant bit (LSB) of the digital input 14 are input side by side from the bottom to the top in FIG. In this case, the count number m of the second clock signal Sc2 is obtained by subtracting the lower-order i bits (bits from the LSB of the digital input 14 to the i-th bit) of the digital input 14 from the 2i-th bit sequence by a subtractor. The result may be used as it is as a binary expression. The count number n of the clock signal Sc1 is determined by the upper bits of the digital input 14 excluding the lower i bits (the bit sequence from the lower (i + 1) th bit to the MSB of the digital input 14) and the lower i bits of the digital input 14. The result of the binary addition by the adder may be used as it is as a binary expression.
[0087]
As described above, when x is a binary expression, a combination of the count numbers of a plurality of clock signals having different periods can be easily calculated by using a part of the digital input 14.
[0088]
Next, FIG. 17 shows a configuration example of the timing controller 22 used in the D / A converter of the fifth embodiment. First, after resetting the counters 26a and 26b, the counters 26a and 26b count the number of reference clock outputs of the first and second clock signals Sc1 and Sc2. The count values of the respective counters are compared with the count setting values n and m obtained earlier by the comparators 27a and 27b, respectively, and the timing at which the switch 21 is turned on and off only during a period corresponding to a predetermined count number. The signal is output via the OR circuit 28. The integration times T1 and T2 are determined by this timing signal.
[0089]
In this embodiment, since only one switch means is required for the reference voltage source and the integration, there is a feature that a conversion error due to a relative error between a plurality of reference voltage sources and between switches does not occur. Further, since the direction of integration can be realized in only one direction, errors due to imperfections of circuit elements can be prevented.
[0090]
Next, a sixth embodiment of the D / A converter of the present invention is shown in FIG. In FIG. 18, 70 is a reference current source, 5 is a reset switch, 21 is a switch, 22 is a timing controller, 1 is an operational amplifier 2, integrating means including a capacitor 3, 23a and 23b are first and second clock circuits, 14 is a digital input and 15 is an analog output.
[0091]
After the integration value of the integration means 1 is reset by turning on the reset switch 5, the switch 21 is controlled by the timing controller 22 in the same manner as in the fifth embodiment, and the first and second clock signals Sc1 and Sc2 are output. The integration time is set based on the integration time. The voltage of the analog output 15 changes at a ratio of Iref / C when the switch 21 is on. After the switch 21 is turned on for the period T1 and the switch 21 is turned on again for the period T2, the voltage of the analog output 15 finally becomes
(Iref / C) × (T1 + T2)
And analog-to-digital conversion is performed.
[0092]
In this embodiment, as in the fifth embodiment, only one reference voltage source and one switch means relating to integration are required, so that a digital-analog conversion error does not occur due to a relative error between a plurality of reference voltage sources and a relative error of the switch means. It has the feature of. Further, since the direction of integration can be realized in only one direction, errors due to imperfections of circuit elements can be prevented.
[0093]
Next, FIG. 19 shows a seventh embodiment of the D / A converter of the present invention. This is an example of a configuration in which integrating means including a fully differential operational amplifier is used. In FIG. 19, 70 is a reference current source, 5a and 5b are reset switches, 21a and 21b are switches constituting the connection means 21, 22 is a timing controller, 1 is an operational amplifier 1, integration means including capacitors 3a and 3b, 23a , 23b are first and second clock circuits, 14 is a digital input, and 15 is an analog output.
[0094]
After resetting the integration value of the integration means 1 by turning on the reset switches 5a and 5b, the connection means 21 is controlled by the timing controller 22 in the same manner as in the fifth embodiment, and integrated based on the first and second clock signals. The time is set. The voltages of the analog outputs 15a and 15b change at a rate of (Iref / C) when the switches 21a and 21b are on. After the switches 21a and 21b are turned on during the period T1 and the switches 21a and 21b are turned on again during the period T2, the voltage of the analog output 15 finally becomes
(Iref / C) × (T1 + T2)
And digital-to-analog conversion is performed.
[0095]
In this embodiment, since the integrating means is configured using a fully differential operational amplifier, it is possible to prevent errors due to imperfections of circuit elements, and to improve noise characteristics.
[0096]
FIG. 20 shows an eighth embodiment of the D / A converter of the present invention. 20, 7 is a reference voltage source, 1 is a fully differential operational amplifier 2, integrating means composed of capacitors 3a and 3b, and resistive elements 4a and 4b, 5a and 5b are reset switches, and 21a and 21b are connecting means 21. , 22 are timing controllers, 23a and 23b are first and second clock circuits, 14 is a digital input, and 15a and 15b are analog outputs.
[0097]
After resetting the integration value of the integration means 1 by turning on the reset switches 5a and 5b, the connection means 21 is controlled by the timing controller 22 in the same manner as in the seventh embodiment, and the first and second clock signals Sc1 and Sc2 are controlled. The integration time is set based on. The voltages between the terminals of the analog outputs 15a and 15b change at a rate of (Iref / C) when the switches 21a and 21b are on. After the switches 21a and 21b are turned on during the period T1 and the switches 21a and 21b are turned on again during the period T2, the voltages of the analog outputs 15a and 15b finally become
(Iref / C) × (T1 + T2)
And digital-to-analog conversion is performed.
[0098]
In the eighth embodiment, similarly to the seventh embodiment, since the integrating means is constituted by using a fully differential operational amplifier, errors due to imperfect circuit elements can be prevented. , Noise characteristics can be improved.
[0099]
In the above-described first to eighth embodiments, the case where the operational amplifier is used as the integrating means has been described. However, the D / A converter of the present invention is not limited to this. It can also be implemented for existing ones. In the above embodiment, the case where two types of clock signals having different periods are used has been described. However, the present invention is not limited to this, and the present invention is similarly applicable to a case where three or more types of clock signals are used. is there.
[0100]
As described above, by using the present invention, even when a clock signal having a frequency much lower than 1 / Δt is used, analog-to-digital conversion similar to that using a 1 / Δt clock signal can be realized. Becomes possible. Therefore, the operating clock frequency is greatly reduced, and the operating frequency of the internal logic circuit can be significantly reduced. In general, the power consumption of a logic circuit decreases as the operation speed decreases, so that the present invention can greatly reduce the power consumption. Further, since the operation speed may be lower than that of the conventional method, it is not necessary to use an expensive semiconductor device, and the cost can be reduced.
[0101]
Next, a specific embodiment of the A / D converter whose basic principle has been described with reference to FIG. 2 will be described.
[0102]
First, FIG. 21 shows a first embodiment of the A / D converter of the present invention. In FIG. 21, reference numeral 7 denotes a reference voltage source, 21 denotes connection means constituted by switches 11 and 21a, 1 denotes integration means, 12 denotes comparison means, 22 denotes a timing controller, and 23a and 23b denote first and second clock circuits. , 24a and 24b are first and second counters, 25 is a decoder as arithmetic means, 16 is an analog input, and 17 is a digital output.
[0103]
First, the voltage applied to the analog input 16 is supplied to the integration means by turning on the first switch 11, and is integrated according to the magnitude of the value of the analog input. Next, the switch 11 is turned off and the second switch 21a is turned on, whereby the integration by the reference voltage is performed. FIG. 22 shows the output of the integrating means 1 at this time. As shown in the figure, since the integration of the analog input is performed in the opposite direction by the reference voltage, the output of the integration means 1 returns to zero at 2. At this time, the second clock signal Sc2 is reset. As a result, a time difference depending on the input voltage is given to the first clock signal Sc1 and the second clock signal Sc2. At this time, the input voltage Vin is
Vin = Vref × (T2-T1) / T1
Is required. Here, assuming that the cycle of the first clock signal Sc1 is t1 and the cycle of the second clock signal Sc2 is t2,
T2−T1 = t1 × nt−t2 × m (n and m are integers)
Is required.
[0104]
For example, FIG. 22 illustrates a case where the analog input value is 3.4.
n = 17−3 = 14
m = 4
Then, if Vref = 1/2, t1 = 10, and t2 = 18,
Vin = (1/2) × (14 × 10−4 × 18) / 10
= 3.4
It becomes. That is, analog-to-digital conversion can be performed by performing the above-described calculation by the calculating means 25 based on the outputs of the first and second counters 24a and 24b.
[0105]
In the present embodiment, T2-T1 is
| P × t1-q × t2 | (p and q are arbitrary integers)
Since the resolution of the conversion can be improved to the minimum value of the above, in the above example of t1 = 10 and t2 = 18,
| 2 × 10-1 × 18 | = 2
The resolution of the conversion can be improved using the given value as the minimum unit.
[0106]
In contrast, for example, a conventional converter using a single clock signal with a cycle t3 = 10 cannot perform conversion with higher accuracy than the clock cycle (10), and therefore needs to increase the conversion accuracy. The only option is to increase the frequency of the clock signal.
[0107]
Here, an example in which t1 = 10 and t2 = 18 is described as a combination of clock signals, but the present invention can be implemented by a combination of a plurality of clock signals having different periods. In particular, as the difference between t1 and t2 is smaller, the resolution can be dramatically improved while keeping the frequency of the clock signal low.
[0108]
In the above description, the time is measured using the time when the rising timings of the first clock signal Sc1 and the second clock signal Sc2 are equal to each other, and the rising and falling of the clock are used. The conversion operation can be performed by detecting either one or both.
[0109]
For example, in the above example, t1 = 5 and t2 = 9,
| P × t1-q × t2 |
Is 1 and it can be seen that the resolution is further improved. That is, in this case, the conversion time can be reduced and the resolution can be improved.
[0110]
Further, it is necessary to determine a point where the clock edges of the first clock signal and the second clock signal coincide with each other. Can be determined.
[0111]
For example, the output of the integrating means 1 and the output of the comparison potential in FIG. 21 are compared by the comparing means 12 to determine a point where the clock edges match after the output becomes smaller than the minimum value corresponding to the conversion resolution. In this case, as shown in FIGS. 22B and 22C, the phase relationship between the first clock signal Sc1 and the second clock signal Sc2 is observed, and the rising edge of the second clock signal Sc2 after the period T2. It is determined that the time when the phase state of the first clock signal Sc1 at the falling edge is inverted is a coincidence point. Thereby, it becomes easy to observe the coincidence points of the edges of the clock signals having different periods.
[0112]
FIG. 23 shows a specific configuration example of the integration means. In FIG. 23A, reference numeral 2 denotes an operational amplifier, reference numeral 3 denotes a capacitor, reference numeral 4 denotes a resistor, and these constitute an integrating means 1, and reference numeral 7A denotes an input voltage. In FIG. 23B, reference numeral 2 denotes an operational amplifier, 3 denotes a capacitor, and these constitute an integrating means 1, and 70 denotes an input current. That is, FIG. 23A shows a configuration of a voltage input type integrator, and FIG. 23B shows a configuration of a current input type integrator.
[0113]
Next, a D / A converter and an A / D converter according to the present invention will be described with reference to FIGS. In this description, since the D / A converter and the A / D converter having the same operation principle are paired, the D / A converter shown in FIG. 24 will be described first.
[0114]
The basic configuration of the D / A converter shown in FIG. 24 is the same as that of the D / A converter shown in FIG. First, by connecting the reset switch 5, the integrated value of the integrating means 1 is cleared. Next, the first switch 21a of the connection means 21 is connected, and the first reference voltage 7a is integrated using the first clock signal Sc1. Subsequently, the first switch 21a is opened, the second switch 21b is connected, and the second reference voltage 7b having the opposite polarity is integrated using the second clock signal Sc2. By repeatedly performing this operation, the output when the first switch 21a is turned off decreases in proportion to (t2−t1).
[0115]
At this time, assuming that the time for integrating the first reference value Vref1 and the first first reference value 1 is T1, and the number of times of repeated integration in the forward and reverse directions is n,
Analog output 15 = ref1 · T1- (t2-t1) · ref1 · n
It becomes. The integrated voltage at this time is shown in the characteristic diagram of FIG. In FIG.
(A) shows the integrated voltage, (b) shows the phase state of the first clock signal Sc1, and (c) shows the phase state of the second clock signal Sc2. Compared with the characteristic diagram of the integrated voltage in FIG. 3A, in FIG. 3A, the integration is first performed collectively using the first clock signal Sc1, and then the integration is performed using the second clock signal Sc2. On the other hand, in FIG. 25A, since the operation is performed so that the integrated value gradually approaches the target value, the amplitude of the integrated value can be made smaller than that in the method of FIG.
[0116]
On the other hand, FIG. 26 shows an embodiment of the A / D converter using the same operation principle. 26, reference numerals 11 and 21a denote switches constituting the connection means 21, 1 is an integration means, 7 is a reference voltage generation circuit, 12 is a comparison means, 22 is a timing controller, and 23a and 23b are first and second clock circuits. , 24a and 24b are first and second counters, 25 is a decoder as arithmetic means, 16 is an analog input, and 17 is a digital output.
[0117]
The operation of the A / D converter will be described with reference to FIG. When the first switch 11 is turned on, the voltage Vin of the analog input signal is integrated by the integration means 1 using the first clock signal Sc1. Next, by turning off the first switch 11 and turning on the second switch 21a, the reference value Vref is integrated in the reverse direction. As a result, the output of the integrating means is inverted. Thereafter, when the sign of the output of the integrator is inverted and the clock pulse at t1 is inverted, the integration is performed only for a half cycle using the second clock signal Sc2. By repeating this procedure and using the count numbers of the first and second clock signals when the output of the integration means converges to zero while inverting, the analog input can be converted to a digital output.
[0118]
Since there is a time difference of | t1−t2 | per unit clock between the cycle t1 of the first clock signal Sc1 and the cycle t2 of the second clock signal Sc2, the clocks of Sc1 and Sc2 are alternately reversed by one clock. When integration is performed in the direction, the integrated value fluctuates by a value corresponding to (t2−t1). Here, assuming that the reference value is Vref, the input value is Vin, the input integration time is T1, the time for initially integrating the reference value Vref in the reverse direction is T2, and the number of times the reverse integration is repeated is n,
Vin · T1 = Vref · T2-Vref · (t2-t1) · n
Than,
Vin = {Vref.T2-Vref. (T2-t1) .n} / T1
It becomes. Therefore, the conversion operation can be performed by performing the operation in the decoder 25 as the operation means.
[0119]
In this embodiment, the A / D converter is configured using the reference voltage generation circuit 7. However, the A / D converter may be configured using a current integration type integration circuit and the reference current generation circuit. It is possible. Also, the A / D converter can be formed by using a fully differential type operational amplifier constituting the integration circuit.
[0120]
FIG. 28 shows another embodiment of the A / D converter of the present invention. In FIG. 28, reference numerals 11a and 11b denote switches constituting the connection means 21A, reference numerals 21a to 21d denote switches constituting the connection means 21B, reference numeral 1 denotes integration means comprising the capacitors 3a and 3b and the operational amplifier 2, and reference numeral 12 denotes a comparison comprising a comparator Means, 22 is a timing controller as time control means, 23a and 23b are first and second clock circuits, 24a and 24b are first and second counter circuits, 25 is a decoder as arithmetic means, and 16 is an analog input Is a current signal, and 17 is a digital output.
[0121]
The current signal 16 as an analog input is integrated by the integration means 1 based on the first clock signal Sc1 by connecting the switches 11a and 11b. Next, similarly to the above-described embodiment, the switches 11a and 11b are opened and the switches 21a and 21b are connected to perform integration based on the first clock signal Sc1, or the switches 21c and 21d are connected to perform integration. The integration is performed based on the second clock signal Sc2.
[0122]
As described above, in the embodiment, the operational amplifier 2 constituting the integrating means 1 is a fully differential operational amplifier, and connects the differential outputs of the operational amplifier 2 to the input terminals of the comparing means 12, respectively. Since the integrating means 1 has a differential configuration, the configuration of the integrating means 1 not using the differential configuration can prevent generation of an error due to switching of the integration direction.
[0123]
In the present embodiment, the analog input 16 and the reference value generating circuit 21 are configured by current output. However, an A / D converter is configured by using a voltage integrating type integrating circuit and a reference voltage generating circuit. Is also possible.
[0124]
In summary, a D / A converter and an A / D converter according to the present invention provide a reference value generating circuit for generating at least one reference value related to voltage or current, and a digital or analog input and the reference value at predetermined time intervals. And a control circuit for controlling the integration time by switching and connecting the analog value and the reference value corresponding to the digital or analog input which are sequentially switched and supplied at predetermined time intervals via the control circuit. An integration circuit for outputting an integrated value for integrating to obtain an analog or digital output, wherein the control circuit arbitrarily switches between an analog value corresponding to the analog or digital input and the reference value, and Connecting elements to be supplied to the integrating circuit, and a plurality of clock signals each generating and outputting a plurality of clock signals having different periods per unit time. A lock supply circuit, and a time when the connection element connects the reference value or the analog value so that an integration value of the integration circuit becomes a minimum step according to a time corresponding to each cycle of the plurality of clock signals. And a time control circuit for controlling.
[0125]
With this configuration, an integration value smaller than an integration value that can be integrated in a cycle unit of the reference clock signal can be expressed, so that the resolution of conversion can be improved without increasing the frequency of the clock signal.
[0126]
【The invention's effect】
According to the present invention, in the integration type D / A, A / D converter, an integration value smaller than the integration value determined by the cycle of the reference clock can be expressed, so that the conversion resolution can be increased without increasing the clock frequency. Can be improved.
[Brief description of the drawings]
FIG. 1 is a block diagram showing the basic concept of a D / A converter according to the present invention.
FIG. 2 is a block diagram showing a basic concept of an A / D converter according to the present invention.
FIG. 3 is a diagram for explaining the operation principle of the D / A converter according to the present invention.
FIG. 4 is a diagram for explaining the operation principle of the A / D converter according to the present invention.
FIG. 5 is a diagram showing a schematic configuration of a D / A converter according to the first embodiment of the present invention.
FIG. 6 is a characteristic diagram illustrating the operation of the D / A converter according to the first embodiment.
FIG. 7 is a diagram showing a principle of determining a combination of integration times of a D / A converter.
FIG. 8 is a diagram showing a specific configuration example of a time control unit of the D / A converter.
FIG. 9 is a diagram illustrating a schematic configuration of a D / A converter according to a second embodiment of the present invention.
FIG. 10 is a diagram showing a schematic configuration of a D / A converter according to a third embodiment of the present invention.
FIG. 11 is a diagram illustrating a schematic configuration of a D / A converter according to a fourth embodiment of the present invention.
FIG. 12 is a diagram showing an application example of the D / A converter according to the first embodiment of the present invention.
FIG. 13 is a diagram illustrating a schematic configuration of a D / A converter according to a fifth embodiment of the present invention.
FIG. 14 is a characteristic diagram illustrating the operation of the D / A converter according to the fifth embodiment.
FIG. 15 is a characteristic diagram illustrating the operation of the D / A converter according to the fifth embodiment.
FIG. 16 is a diagram showing a principle of determining a combination of integration times of a D / A converter.
FIG. 17 is a diagram showing a specific configuration example of a time control unit of the D / A converter.
FIG. 18 is a diagram illustrating a schematic configuration of a D / A converter according to a sixth embodiment of the present invention.
FIG. 19 is a diagram illustrating a schematic configuration of a D / A converter according to a seventh embodiment of the present invention.
FIG. 20 is a diagram illustrating a schematic configuration of a D / A converter according to an eighth embodiment of the present invention.
FIG. 21 is a diagram showing a schematic configuration of an A / D converter according to an embodiment of the present invention.
FIG. 22 is a characteristic diagram illustrating the operation of the A / D converter according to the embodiment.
FIG. 23 is a diagram showing a specific configuration example of an integrating means used in the present invention.
FIG. 24 is a diagram showing a configuration of a D / A converter of the present invention.
FIG. 25 is a characteristic diagram for explaining the operation of the D / A converter according to the present invention.
FIG. 26 is a diagram showing a configuration of an A / D converter of the present invention.
FIG. 27 is a characteristic diagram for explaining the operation of the A / D converter of the present invention.
FIG. 28 is a diagram showing a schematic configuration of an A / D converter according to another embodiment of the present invention.
FIG. 29 is a diagram showing a schematic configuration of a conventional integrating D / A converter.
FIG. 30 is a diagram showing a schematic configuration of a conventional integrating D / A converter.
FIG. 31 is a characteristic diagram showing an integration operation of the D / A converter shown in FIG. 30;
FIG. 32 is a diagram showing a schematic configuration of a conventional integrating A / D converter.
FIG. 33 is a diagram showing a schematic configuration of a conventional integrating A / D converter.
FIG. 34 is a view showing a schematic configuration of the A / D converter shown in FIG. 33;
[Explanation of symbols]
1 ... Integration means
2 ... Operational amplifier
3 ... Capacitance element
4: Resistive element
5. Reset switch
6 ... Switch
7. Reference value (voltage / current) generation means
12 ... Comparing means
20 ... Control means
21 Connection means
22 time control means
23a to 23n: Clock supply means
24a to 24n: counting means
25 arithmetic means

Claims (2)

Reference value generating means for outputting a reference value;
Integrating means using a fully differential operational amplifier for integrating the reference value in the positive and negative directions ;
The reference value generating means generates a reference value for integration in the positive direction and a reference value for integration in the negative direction from a common current source or a common voltage source, and converts the reference value for integration in the negative direction into a digital input value supplied from the outside. The reference value generating means and time control means for setting the connection time of integration in the positive and negative directions of the integrating means by combining a plurality of reference clocks having different unit times in response to a single reference clock. An integrating D / A converter configured to be able to output, as a minimum unit, an integrated value smaller than that obtained when integrating in a unit time of a clock. Reference value generation means for outputting, from a common current source or voltage source, first and second reference values having the same absolute value but different signs ;
Integrating means using a fully differential operational amplifier for integrating the first reference value in the positive direction and integrating the second reference value in the negative direction ;
Time control means for setting a connection time between the reference value generation means and the integration in the positive and negative directions of the integration means according to a digital input value supplied from the outside,
The time control means sets a first connection time counted by a first reference clock (period t1) when integrating the first reference value, and uses a second reference time when integrating the second reference value. A second connection time counted in a clock (period t2: however, different from the period t1) is used, and by combining the first and second connection times, the first or second single reference clock is calculated. An integration type D / A converter configured to be able to output, as a minimum unit, an integration value smaller than that obtained when integration is performed in a unit time.

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