JPH104353A - A/d converter - Google Patents
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- JPH104353A JPH104353A JP8155710A JP15571096A JPH104353A JP H104353 A JPH104353 A JP H104353A JP 8155710 A JP8155710 A JP 8155710A JP 15571096 A JP15571096 A JP 15571096A JP H104353 A JPH104353 A JP H104353A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、アナログ電圧をデ
ジタル値に変換するA/D変換器に関し、特に積分型の
A/D変換器に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an A / D converter for converting an analog voltage to a digital value, and more particularly to an integral A / D converter.
【0002】[0002]
【従来の技術】従来より、センサからのアナログ信号に
応じてアクチュエータ等を制御する場合には、A/D変
換器が必要となる。そして、高精度のA/D(アナログ
/デジタル)変換が可能なものとしては、例えば「AD
/DA変換回路入門:相良岩男著,日刊工業新聞社」に
記載されているような積分型A/D変換器がある。2. Description of the Related Art Conventionally, when an actuator or the like is controlled in accordance with an analog signal from a sensor, an A / D converter is required. As a device capable of high-precision A / D (analog / digital) conversion, for example, “AD
/ DA conversion circuit introduction: written by Iwao Sagara, Nikkan Kogyo Shimbunsha.
【0003】ここで、従来の基本的な積分型A/D変換
器は、図14(A)に示すように、所定の基準電圧Vre
f (この例では接地電位=0V)が非反転入力端子に印
加された演算増幅器1,演算増幅器1の出力端子と反転
入力端子との間に接続された積分用コンデンサ2,及び
演算増幅器1の反転入力端子に一方の端子が接続された
積分用抵抗器3からなる積分器(詳しくはミラー積分
器)と、この積分器(演算増幅器1)の出力電圧Voと
所定の比較電圧VC とを大小比較する比較器4と、積分
用抵抗器3の上記反転入力端子とは反対側の端子(以
下、入力端子という)5に、被測定電圧Vinと、被測定
電圧Vinとは基準電圧Vref に対して逆極性の所定の設
定電圧−VR とを切り換えて印加するための切換スイッ
チ6と、制御回路7と、クロック発生器8とを備えてい
る。そして、制御回路7が、比較器4の出力信号に応じ
て切換スイッチ6を制御することにより、入力端子5に
印加する電圧を、被測定電圧Vinと上記設定電圧−VR
とに適宜切り換えて、被測定電圧Vinのデジタル量を求
めるようにしている。Here, a conventional basic integrating A / D converter has a predetermined reference voltage Vre, as shown in FIG.
f (in this example, ground potential = 0 V) is applied to the non-inverting input terminal, the integrating capacitor 2 connected between the output terminal of the operational amplifier 1 and the inverting input terminal, and the operational amplifier 1 An integrator (more specifically, a Miller integrator) composed of an integrating resistor 3 having one terminal connected to the inverting input terminal; and an output voltage Vo of the integrator (operational amplifier 1) and a predetermined comparison voltage VC. The comparator 4 to be compared and a terminal 5 (hereinafter referred to as an input terminal) on the opposite side of the inverting input terminal of the integrating resistor 3 have a voltage under measurement Vin and a voltage under measurement Vin which are relative to the reference voltage Vref. A changeover switch 6 for switching and applying a predetermined set voltage -VR of the opposite polarity, a control circuit 7, and a clock generator 8. Then, the control circuit 7 controls the changeover switch 6 according to the output signal of the comparator 4 so that the voltage applied to the input terminal 5 is changed to the measured voltage Vin and the set voltage −VR.
And the digital amount of the measured voltage Vin is obtained.
【0004】即ち、図14(B)に示すように、制御回
路7は、積分器の出力電圧Voが比較電圧VC と一致し
た時点から、入力端子5に予め定められた一定の時間T
1だけ被測定電圧Vinを印加して、この時間T1の間、
積分器に被測定電圧Vinを積分させてその出力電圧Vo
を下降させ、次に、入力端子5に印加する電圧を設定電
圧−VR に切り換えて、積分器に設定電圧−VR を積分
させることにより積分器の出力電圧Voを上昇させる。
そして、入力端子5に設定電圧−VR を印加してから
(つまり設定電圧−VR の積分を開始してから)、積分
器の出力電圧Voが比較電圧VC に達して比較器4の出
力信号が反転するまでの時間T2を測定する。That is, as shown in FIG. 14 (B), the control circuit 7 sets a predetermined time T at the input terminal 5 from the time when the output voltage Vo of the integrator matches the comparison voltage VC.
By applying the measured voltage Vin by 1 and during this time T1,
An integrator integrates the measured voltage Vin and outputs the voltage Vo.
Then, the voltage applied to the input terminal 5 is switched to the set voltage -VR, and the integrator integrates the set voltage -VR to increase the output voltage Vo of the integrator.
Then, after the set voltage -VR is applied to the input terminal 5 (that is, after the integration of the set voltage -VR is started), the output voltage Vo of the integrator reaches the comparison voltage VC, and the output signal of the comparator 4 becomes The time T2 until inversion is measured.
【0005】すると、比較器4のオフセット電圧が無い
とすれば、下記の式1が成立し、その式1から下記の式
2が成立する。尚、式1において、「∫_(0)^(t1)[Vi
n−Vref]dt」は、被測定電圧Vinと基準電圧Vref
との差[Vin−Vref]を時刻「0」から時刻「t1」
まで積分した値であり、0〜t1は図14(B)の時間
T1に相当している。また同様に、「∫_(0)^(t2)[−
VR−Vref]dt」は、設定電圧−VRと基準電圧Vref
との差[−VR−Vref]を時刻「0」から時刻「t
2」まで積分した値であり、0〜t2は図14(B)の
時間T2に相当している。そして、「C」は積分用コン
デンサ2の静電容量であり、「R」は積分用抵抗器3の
抵抗値であり、また、この例では、Vref =0である。Then, if there is no offset voltage of the comparator 4, the following equation 1 is established, and the following equation 2 is established from the equation 1. Note that in Equation 1, “式 _ (0) ^ (t1) [Vi
n−Vref] dt ”is the measured voltage Vin and the reference voltage Vref.
[Vin−Vref] from time “0” to time “t1”
The values 0 to t1 correspond to the time T1 in FIG. Similarly, “∫_ (0) ^ (t2) [−
[VR-Vref] dt "is the set voltage -VR and the reference voltage Vref.
The difference [−VR−Vref] from time “0” to time “t”
2 ", and 0 to t2 correspond to time T2 in FIG. 14B. “C” is the capacitance of the integrating capacitor 2, “R” is the resistance value of the integrating resistor 3, and Vref = 0 in this example.
【0006】[0006]
【数1】 ∫_(0)^(t1)[Vin−Vref]dt/CR=Vin×T1/CR =−∫_(0)^(t2)[−VR−Vref]dt/CR=VR×T2/CR …(1)1 (0) ^ (t1) [Vin−Vref] dt / CR = Vin × T1 / CR = −∫_ (0) ^ (t2) [− VR−Vref] dt / CR = VR × T2 / CR… (1)
【0007】[0007]
【数2】Vin/VR =T2/T1 …(2) そして、上記式2から分かるように、被測定電圧Vinと
既知であるVR との比(Vin/VR )は、測定される時
間T2と既知である時間T1との比(T2/T1)に一
致する。(2) Vin / VR = T2 / T1 (2) As can be seen from the above equation (2), the ratio (Vin / VR) between the measured voltage Vin and the known VR is determined by the measured time T2. It matches the ratio (T2 / T1) to the known time T1.
【0008】そこで、上記従来の積分型A/D変換器に
おいて、制御回路7は、クロック発生器8からのクロッ
クを所定のカウント値N1だけカウントすることで上記
時間T1を計測し、同様に、入力端子5に設定電圧−V
R を印加してから比較器4の出力信号が反転するまでの
間にクロック発生器8から出力されたクロックをカウン
トして、そのカウント値N2を上記時間T2として計測
するようにしている。そして、上記カウント値N2,N
1の比(N2/N1)は、上記時間T2,T1の比(T
2/T1)となるため、制御回路7は、例えば、カウン
ト値N2,N1の比(N2/N1)を示すデジタル信号
を、被測定電圧Vinと既知の電圧VR との比(Vin/V
R )を表すデジタル信号として出力し、これにより被測
定電圧VinのA/D変換が行われる。Therefore, in the conventional integrating A / D converter, the control circuit 7 measures the time T1 by counting the clock from the clock generator 8 by a predetermined count value N1. Set voltage -V to input terminal 5
The clock output from the clock generator 8 is counted between the time when R is applied and the time when the output signal of the comparator 4 is inverted, and the count value N2 is measured as the time T2. Then, the count values N2, N
1 (N2 / N1) is the ratio (T2) of the times T2 and T1.
2 / T1), the control circuit 7 converts the digital signal indicating the ratio (N2 / N1) of the count values N2 and N1 to the ratio (Vin / V1) between the measured voltage Vin and the known voltage VR.
R) is output as a digital signal, thereby performing A / D conversion of the measured voltage Vin.
【0009】このように基本的な積分型A/D変換器で
は、被測定電圧Vinを一定時間T1の間だけ積分するこ
とで、積分器の出力電圧Voを比較器4の比較電圧VC
から遠ざけ、その後、既知の設定電圧−VR を積分し
て、積分器の出力電圧Voが比較電圧VC に戻るまでの
時間T2を計ることにより、被測定電圧Vinをデジタル
値に変換している。そして、上記式2には「C」及び
「R」のパラメータが含まれないことからも分かるよう
に、素子バラツキの影響を受けることなく、A/D変換
を行うことができる。As described above, in the basic integrating A / D converter, the output voltage Vo of the integrator is compared with the comparison voltage VC of the comparator 4 by integrating the voltage to be measured Vin only during the fixed time T1.
The voltage Vin to be measured is converted into a digital value by integrating the known set voltage -VR and measuring the time T2 until the output voltage Vo of the integrator returns to the comparison voltage VC. Then, as can be seen from the fact that the parameters of “C” and “R” are not included in Equation 2, the A / D conversion can be performed without being affected by the variation of the elements.
【0010】しかしながら、上記の基本的な積分型A/
D変換器では、基準電圧Vref に対して被測定電圧Vin
とは逆極性の設定電圧−VR が必要であり、正負の両電
源を設けなければならないという問題があった。そし
て、単一電源で動作するように構成すると、A/D変換
可能な被測定電圧Vinの電圧範囲が狭くなってしまうと
いう問題がある。However, the basic integral type A /
In the D converter, the measured voltage Vin is compared with the reference voltage Vref.
There is a problem that a set voltage -VR of the opposite polarity is required, and both positive and negative power supplies must be provided. In addition, when configured to operate with a single power supply, there is a problem that the voltage range of the measured voltage Vin capable of A / D conversion is narrowed.
【0011】つまり、上記のような積分型A/D変換器
を単一電源VDD(接地電位を基準に電圧値がVDDである
電源)で動作させるためには、例えば、図14(A)に
おいて、演算増幅器1に印加される基準電圧Vref を、
接地電位と電源電圧VDDとの間の所定電圧(例えばVDD
/2)に設定すると共に、上述した設定電圧−VR に代
えて接地電位(0V)を切換スイッチ6の一方に入力す
る構成が考えられる。That is, in order to operate the above-mentioned integrating A / D converter with a single power supply VDD (a power supply whose voltage value is VDD with respect to the ground potential), for example, in FIG. , The reference voltage Vref applied to the operational amplifier 1
A predetermined voltage (for example, VDD) between the ground potential and the power supply voltage VDD.
/ 2), and a ground potential (0 V) is input to one of the changeover switches 6 instead of the above-mentioned set voltage -VR.
【0012】ところが、このような単一電源の構成を採
ると、被測定電圧Vinが基準電圧Vref (=VDD/2)
よりも接地電位側の電圧であった場合、即ち被測定電圧
Vinが基準電圧Vref よりも低い場合には、図14
(B)に示した時間T1において積分器の出力電圧Vo
が下降せず、被測定電圧Vinを積分した場合と設定電圧
としての接地電位を積分した場合とで、出力電圧Voの
変化方向が同じになってしまい、A/D変換ができなく
なる。即ち、積分される被測定電圧Vinと設定電圧と
が、積分器の基準電圧Vref から見て同じ極性である
と、両電圧を積分した際の積分器の出力電圧Voが同じ
方向に変化することとなるため、A/D変換ができなく
なってしまい、この結果、A/D変換が可能な被測定電
圧Vinは、基準電圧Vref から電源電圧VDDまでの範囲
に限られてしまうのである。However, if such a configuration of a single power supply is adopted, the measured voltage Vin becomes the reference voltage Vref (= VDD / 2).
If the voltage to be measured Vin is lower than the reference voltage Vref,
The output voltage Vo of the integrator at the time T1 shown in FIG.
Does not decrease, the output voltage Vo changes in the same direction when the measured voltage Vin is integrated and when the ground potential as the set voltage is integrated, and A / D conversion cannot be performed. That is, if the measured voltage Vin and the set voltage to be integrated have the same polarity with respect to the reference voltage Vref of the integrator, the output voltage Vo of the integrator when integrating both voltages changes in the same direction. Therefore, A / D conversion cannot be performed, and as a result, the measured voltage Vin capable of A / D conversion is limited to a range from the reference voltage Vref to the power supply voltage VDD.
【0013】また更に、上記の基本的な積分型A/D変
換器では、比較器4のオフセット電圧によって、測定誤
差が生じてしまうという問題もある。そこで、A/D変
換が可能な被測定電圧Vinの範囲を拡大し、且つ比較器
4のオフセット電圧の影響を除去することのできる積分
型A/D変換器として、例えば「東芝 CMOS AD
コンバータ データブック:1990年版」や「特開昭
53−101966号公報」に記載されているような、
五相積分方式のものが提案されている。Further, in the above-mentioned basic integrating A / D converter, there is a problem that a measurement error occurs due to the offset voltage of the comparator 4. Therefore, as an integral type A / D converter capable of expanding the range of the measured voltage Vin capable of A / D conversion and eliminating the influence of the offset voltage of the comparator 4, for example, "Toshiba CMOS AD"
Converter Data Book: 1990 Edition "and JP-A-53-101966.
A five-phase integration system has been proposed.
【0014】五相積分式のA/D変換器は、図15
(A)に示すように構成されている。即ち、五相積分式
のものでは、図14に示したA/D変換器に対して、入
力端子5に、被測定電圧Vin,被測定電圧Vinと同極性
の所定電圧VR ,及び接地電位VG (=0V)が、夫
々、3つの切換スイッチS1,S2,S3により択一的
に入力される点と、演算増幅器1の非反転入力端子に印
加される基準電圧Vref が、所定電圧VR と接地電位V
G との中間電圧(=VR /2)に設定されている点と
が、異なっている。尚、被測定電圧Vinと所定電圧VR
と接地電位VG との関係は、VR >Vin>VG になって
いる。The five-phase integral type A / D converter is shown in FIG.
It is configured as shown in FIG. That is, in the case of the five-phase integration type, the input terminal 5 supplies the measured voltage Vin, the predetermined voltage VR having the same polarity as the measured voltage Vin, and the ground potential VG to the A / D converter shown in FIG. (= 0 V) is selectively inputted by three changeover switches S1, S2, and S3, respectively, and the reference voltage Vref applied to the non-inverting input terminal of the operational amplifier 1 is equal to the predetermined voltage VR and the ground. Potential V
The difference is that an intermediate voltage (= VR / 2) with G is set. The measured voltage Vin and the predetermined voltage VR
And the ground potential VG is such that VR>Vin> VG.
【0015】以下、五相積分式のA/D変換器の動作に
ついて、図15(B)のタイムチャートに沿って説明す
る。尚、以下の説明において、切換スイッチS1〜S3
の切換(オン/オフ)は、制御回路7が行うものであ
る。また、制御回路7にて実行される後述の時間T3,
T4の計測は、図14に示したA/D変換器の場合と全
く同様に、クロック発生器8からのクロックをカウント
することで行われる。The operation of the five-phase integral type A / D converter will be described below with reference to the time chart of FIG. In the following description, the changeover switches S1 to S3
(ON / OFF) is performed by the control circuit 7. Further, a time T3, which will be described later, executed by the control circuit 7,
The measurement of T4 is performed by counting the clock from the clock generator 8, just like the case of the A / D converter shown in FIG.
【0016】「状態1及び状態2」まず、状態1では、
切換スイッチS2を予め定められた一定の時間T3だけ
オン(短絡)し、この時間T3の間、積分器に所定電圧
VR を積分させてその出力電圧Voを下降させる。そし
て、次の状態2では、切換スイッチS3をオンし、積分
器に接地電位VG を積分させて出力電圧Voを上昇さ
せ、この状態を比較器4の出力信号が反転するまで(つ
まり、出力電圧Voが比較器4の比較電圧VCに達する
まで)継続する。"State 1 and state 2" First, in state 1,
The changeover switch S2 is turned on (short-circuited) for a predetermined time T3, and during this time T3, the integrator integrates the predetermined voltage VR to lower its output voltage Vo. Then, in the next state 2, the changeover switch S3 is turned on, the integrator integrates the ground potential VG to increase the output voltage Vo, and this state is maintained until the output signal of the comparator 4 is inverted (that is, the output voltage (Until Vo reaches the comparison voltage VC of the comparator 4).
【0017】ここで、状態2の終了は、比較器4の出力
信号が反転することをもって判定するため、状態2が終
了した時点の積分器の出力電圧Voは、比較電圧VC に
比較器4のオフセット電圧VOFを加えた電圧(VC +V
OF)となる。そして、後述する状態3では、この電圧
(VC +VOF)を起点として積分を開始し、後述する状
態5の終了は、積分器の出力電圧Voが上記電圧(VC
+VOF)に再度達することをもって判定するため、比較
器4のオフセット電圧VOFの影響は受けなくなる。尚、
以下の説明では、上記電圧(VC +VOF)を改めて比較
電圧VC とする。Here, since the end of the state 2 is determined by inverting the output signal of the comparator 4, the output voltage Vo of the integrator at the end of the state 2 is set to the comparison voltage VC by the comparison voltage VC. The voltage (VC + V) to which the offset voltage VOF is added
OF). Then, in state 3 to be described later, integration is started with this voltage (VC + VOF) as a starting point. When state 5 to be described later ends, the output voltage Vo of the integrator is equal to the voltage (VC
(+ VOF) again, so that the offset voltage VOF of the comparator 4 is not affected. still,
In the following description, the above voltage (VC + VOF) is referred to as the comparison voltage VC again.
【0018】「状態3」次に、状態3では、切換スイッ
チS2を時間T3だけオンし、この時間T3の間、積分
器に所定電圧VR を積分させて出力電圧Voを下降させ
る。すると、比較器4の出力信号は、状態2の終了時に
おける反転方向とは反対の方向に反転する。そして、状
態3が終了した時点の出力電圧Vo(3) は、下記の式3
のようになる。"State 3" Next, in state 3, the changeover switch S2 is turned on for a time T3, and during this time T3, the integrator integrates the predetermined voltage VR to lower the output voltage Vo. Then, the output signal of the comparator 4 is inverted in a direction opposite to the inversion direction at the end of the state 2. The output voltage Vo (3) at the end of the state 3 is calculated by the following equation (3).
become that way.
【0019】[0019]
【数3】 Vo(3)=VC −(VR −Vref )×T3/CR …(3) 「状態4」次の状態4では、切換スイッチS1を時間T
3だけオンし、この時間T3の間、積分器に被測定電圧
Vinを積分させる。よって、このときの積分器の出力電
圧Voは、図15(B)の点線で示すように、被測定電
圧Vinの大きさに応じて様々な経路をたどることとな
る。尚、同図において、点線aは、被測定電圧Vinが接
地電位VG と等しい場合を示し、点線bは、被測定電圧
Vinが基準電圧Vrefと等しい場合を示し、点線cは、
被測定電圧Vinが所定電圧VR と等しい場合を示してい
る。そして、状態4が終了した時点の出力電圧Vo(4)
は、下記の式4のようになる。Vo (3) = VC− (VR−Vref) × T3 / CR (3) “State 4” In the next state 4, the changeover switch S1 is set to the time T
3 and the integrator integrates the measured voltage Vin during this time T3. Therefore, the output voltage Vo of the integrator at this time follows various paths according to the magnitude of the measured voltage Vin, as shown by the dotted line in FIG. In this figure, a dotted line a indicates a case where the measured voltage Vin is equal to the ground potential VG, a dotted line b indicates a case where the measured voltage Vin is equal to the reference voltage Vref, and a dotted line c indicates
This shows a case where the measured voltage Vin is equal to the predetermined voltage VR. Then, the output voltage Vo (4) at the time when the state 4 ends.
Is as shown in Expression 4 below.
【0020】[0020]
【数4】 Vo(4) =Vo(3) −(Vin−Vref )×T3/CR …(4) 「状態5」そして、最後の状態5では、切換スイッチS
3をオンし、積分器に接地電位VG を積分させて出力電
圧Voを上昇させ、この状態を、比較器4の出力信号が
状態2の終了時における反転方向に再度反転するまで継
続する。よって、切換スイッチS3がオンされてから
(つまり、状態5の開始から)比較器4の出力信号が反
転するまでの時間をT4とすると、状態5が終了した時
点の出力電圧Vo(5)は、下記の式5のようになる。Vo (4) = Vo (3) − (Vin−Vref) × T3 / CR (4) “State 5” In the last state 5, the changeover switch S
3 is turned on, the integrator integrates the ground potential VG to increase the output voltage Vo, and this state is continued until the output signal of the comparator 4 is again inverted in the inversion direction at the end of the state 2. Therefore, if the time from when the changeover switch S3 is turned on (that is, when the state 5 starts) to when the output signal of the comparator 4 is inverted is T4, the output voltage Vo (5) at the time when the state 5 ends is Equation 5 below.
【0021】[0021]
【数5】 Vo(5) =Vo(4) −(VG −Vref )×T4/CR=VC …(5) ここで、接地電位VG は0Vであり、演算増幅器1の非
反転入力端子に印加されている基準電圧Vref は、上記
所定電圧VR の2分の1(=VR /2)であるため、上
記式3〜式5より、被測定電圧Vinは、下記の式6とな
る。Vo (5) = Vo (4) − (VG−Vref) × T4 / CR = VC (5) Here, the ground potential VG is 0 V, and is applied to the non-inverting input terminal of the operational amplifier 1. Since the reference voltage Vref is one half (= VR / 2) of the predetermined voltage VR, the measured voltage Vin is given by the following equation 6 from the above equations 3 to 5.
【0022】[0022]
【数6】Vin/VR =(T4/T3)/2 …(6) そして、式6から分かるように、時間T3と設定電圧V
R は既知であることから、被測定電圧Vinは、測定され
る時間T4の値によってデジタル値に変換されることと
なる。## EQU6 ## Vin / VR = (T4 / T3) / 2 (6) As can be seen from Expression 6, the time T3 and the set voltage V
Since R is known, the measured voltage Vin is converted into a digital value by the value of the measured time T4.
【0023】即ち、五相積分方式では、A/D変換を実
質的に開始する状態3にて、基準電圧Vref よりも大き
く設定された所定電圧VR を積分することにより、積分
器の出力電圧Voを比較電圧VC よりも下降させ、その
次の状態4で初めて被測定電圧Vinを積分することによ
り、被測定電圧Vinの値が基準電圧Vref (=VR /
2)よりも小さい値であって、積分器の出力電圧Voが
図15(B)の点線a,bに示すように下降しない場合
であっても、被測定電圧VinのA/D変換が可能となる
ようにしている。That is, in the five-phase integration method, in the state 3 in which the A / D conversion is substantially started, the output voltage Vo of the integrator is integrated by integrating the predetermined voltage VR set higher than the reference voltage Vref. Is lowered from the comparison voltage VC, and the voltage under test Vin is integrated for the first time in the next state 4, so that the value of the voltage under test Vin becomes the reference voltage Vref (= VR /
2) Even if the output voltage Vo of the integrator does not decrease as indicated by the dotted lines a and b in FIG. 15B, the A / D conversion of the measured voltage Vin is possible even if the value is smaller than 2). I am trying to be.
【0024】そして更に、五相積分方式のA/D変換器
では、状態1及び状態2において、所定電圧VR の積分
と接地電位VG の積分とを順次行うことで、比較器4の
出力信号を所定方向に反転させ、このように比較器4の
出力信号が反転した時点から、状態3以降の実質的なA
/D変換動作を開始すると共に、比較器4の出力信号が
再び上記所定方向に反転した時点で、状態5を終了する
ようにしているため、比較器4のオフセット電圧に影響
されずに、被測定電圧VinのA/D変換が可能となる。Further, in the A / D converter of the five-phase integration method, in state 1 and state 2, the integration of the predetermined voltage VR and the integration of the ground potential VG are sequentially performed, so that the output signal of the comparator 4 is obtained. The signal is inverted in a predetermined direction, and from the time when the output signal of the comparator 4 is inverted in this manner, the substantial A
The state 5 is terminated when the / D conversion operation is started and the output signal of the comparator 4 is again inverted in the predetermined direction, so that the state 5 is not affected by the offset voltage of the comparator 4 and is not affected. A / D conversion of the measurement voltage Vin becomes possible.
【0025】[0025]
【発明が解決しようとする課題】このように積分型のA
/D変換器では、概念的には、未知の被測定電圧と予め
設定された既知の設定電圧とを、積分器の出力変化量が
等しくなるように積分した場合の、両積分時間の比に基
づき、被測定電圧をデジタル値に変換しているのである
が、上述したように、従来のA/D変換器では、クロッ
ク発生器からのクロックをカウントすることで、積分時
間を計測するようにしているため、A/D変換に要する
時間を短くすることができないという問題があった。As described above, the integral type A
In the / D converter, conceptually, the ratio of the integration time when the unknown measured voltage and the preset known setting voltage are integrated so that the output change amount of the integrator becomes equal is obtained. The measured voltage is converted into a digital value based on the above. As described above, the conventional A / D converter measures the integration time by counting the clock from the clock generator. Therefore, there is a problem that the time required for A / D conversion cannot be shortened.
【0026】つまり、A/D変換の精度を高めるために
は、積分時間を計測する際にカウントするクロック数を
大きく設定して、積分時間の計測分解能を上げることと
なるが、このためには、高周波のクロックを用いるか、
或いは、積分器を構成する積分用コンデンサ及び抵抗器
の時定数を大きくして積分時間を長く設定する必要があ
る。ところが、クロック発生器として用いられる通常の
固定発振器では、数十MHz程度のクロックしか発生す
ることができないため、積分時間の計測分解能をより向
上させるためには、積分器の時定数を大きく設定しなけ
ればならず、この結果、積分時間が長くなって被測定電
圧のA/D変換に要する時間が長くなってしまうのであ
る。In other words, in order to increase the accuracy of the A / D conversion, the number of clocks to be counted when measuring the integration time is set to be large to increase the measurement resolution of the integration time. , Use a high frequency clock,
Alternatively, it is necessary to lengthen the integration time by increasing the time constants of the integrating capacitor and the resistor constituting the integrator. However, an ordinary fixed oscillator used as a clock generator can generate only a clock of about several tens of MHz, so in order to further improve the measurement resolution of the integration time, the time constant of the integrator must be set large. As a result, the integration time becomes longer, and the time required for A / D conversion of the measured voltage becomes longer.
【0027】一方、図15に示した五相積分式のA/D
変換器によれば、A/D変換が可能な被測定電圧Vinの
範囲を拡大できるものの、このためには、図15(B)
に示した「状態3」のように、被測定電圧Vinを積分す
る前に所定電圧VR を積分する期間を設けなければなら
ず、A/D変換に要する時間が長くなってしまう。On the other hand, the A / D of the five-phase integral equation shown in FIG.
According to the converter, the range of the voltage Vin under which the A / D conversion can be performed can be expanded.
As shown in "State 3", a period for integrating the predetermined voltage VR must be provided before integrating the measured voltage Vin, and the time required for the A / D conversion becomes longer.
【0028】また更に、五相積分式のA/D変換器によ
れば、比較器のオフセット電圧の影響を除去できるもの
の、このためには、図15(B)に示した「状態1」及
び「状態2」のように、実質的なA/D変換動作を開始
する前に所定電圧VR の積分と接地電位VG の積分とを
順次行う期間を設けなければならず、A/D変換に要す
る時間が長くなってしまう。Further, according to the five-phase integral type A / D converter, the influence of the offset voltage of the comparator can be removed, but for this purpose, the "state 1" shown in FIG. As in "State 2", a period must be provided for sequentially integrating the predetermined voltage VR and the ground potential VG before starting the substantial A / D conversion operation, which is required for A / D conversion. Time will be long.
【0029】本発明は、こうした問題に鑑みなされたも
のであり、被測定電圧のA/D変換時間を短縮すること
のできるA/D変換器を提供することを目的としてい
る。The present invention has been made in view of such a problem, and has as its object to provide an A / D converter that can reduce the A / D conversion time of a measured voltage.
【0030】[0030]
【課題を解決するための手段、及び発明の効果】上記目
的を達成するためになされた請求項1に記載のA/D変
換器では、入力された電圧を積分して出力する積分器を
備えており、積分制御手段が、被測定電圧に応じた電圧
及び予め設定された設定電圧のうち、何れか一方の電圧
を、所定条件が成立するまでの間、前記積分器に積分さ
せると共に、その積分時間を第1積分時間として計測す
る第1制御動作と、被測定電圧に応じた電圧及び前記設
定電圧のうち、第1制御動作により積分させる方とは異
なる他方の電圧を、前記積分器に積分させ、その積分器
の出力変化量が、第1制御動作による積分器の出力変化
量と一致するまでの時間を、第2積分時間として計測す
る第2制御動作とを行う。そして、当該A/D変換器
は、積分制御手段により計測された第1積分時間と第2
積分時間との比に基づき、被測定電圧をデジタル値に変
換する。Means for Solving the Problems and Effects of the Invention The A / D converter according to the first aspect of the present invention is provided with an integrator for integrating an input voltage and outputting the integrated voltage. The integration control means integrates one of the voltage according to the voltage to be measured and the preset voltage into the integrator until a predetermined condition is satisfied. A first control operation for measuring an integration time as a first integration time; and a voltage corresponding to a voltage to be measured and the other of the set voltages, which are different from those integrated by the first control operation, are supplied to the integrator. A second control operation is performed in which integration is performed, and a time until the output change amount of the integrator coincides with the output change amount of the integrator by the first control operation is measured as a second integration time. Then, the A / D converter is connected to the first integration time measured by the integration control means and the second integration time.
The measured voltage is converted into a digital value based on the ratio with the integration time.
【0031】つまり、当該A/D変換器では、未知の被
測定電圧に応じた電圧と、予め設定された既知の設定電
圧とを、積分器の出力変化量が等しくなるように積分し
た場合の、両積分時間(第1積分時間と第2積分時間)
の比に基づき、被測定電圧をデジタル値に変換するよう
にしている。That is, in the A / D converter, a voltage corresponding to the unknown voltage to be measured and a known voltage set in advance are integrated so that the output change of the integrator is equalized. , Both integration times (first integration time and second integration time)
The measured voltage is converted into a digital value based on the ratio.
【0032】尚、被測定電圧に応じた電圧とは、被測定
電圧自体であっても良いし、例えば、被測定電圧を所定
の比率で増幅した電圧や、被測定電圧と既知の電圧とを
加算平均した電圧であっても良い。ここで特に、請求項
1に記載のA/D変換器では、積分制御手段が前記第1
積分時間と第2積分時間を計測するための計時手段とし
て、入力信号を反転して出力する反転回路が複数連結さ
れ、各反転回路によりパルス信号を順次反転して伝搬す
る遅延回路を有し、この遅延回路を構成する反転回路の
うち予め定められた複数の反転回路から順次出力される
パルス信号の位相差時間を分解能として、時間を2進符
号化可能な符号化手段、を備えている。そして、積分制
御手段は、この符号化手段によって第1積分時間と第2
積分時間の計測を行う。The voltage according to the voltage to be measured may be the voltage to be measured itself, for example, a voltage obtained by amplifying the voltage to be measured at a predetermined ratio or a voltage between the voltage to be measured and a known voltage. A voltage obtained by averaging may be used. Here, in particular, in the A / D converter according to the first aspect, the integration control means includes the first control section.
As timing means for measuring the integration time and the second integration time, a plurality of inverting circuits for inverting and outputting an input signal are connected, and a delay circuit for sequentially inverting and transmitting a pulse signal by each inverting circuit is provided, An encoding unit capable of binary encoding the time using the phase difference time of the pulse signal sequentially output from a plurality of predetermined inversion circuits among the inversion circuits constituting the delay circuit as a resolution. The integration control means uses the encoding means to calculate the first integration time and the second integration time.
Measure the integration time.
【0033】このような請求項1に記載のA/D変換器
によれば、遅延回路を構成する各反転回路の反転動作時
間は数百psec.程度と非常に小さく、この時間、或いは
その数倍の時間を計測分解能として第1積分時間及び第
2積分時間の計測が可能となる。よって、従来のA/D
変換器のように積分時間を長く設定することなく、積分
時間の計測分解能を上げてA/D変換の精度を高めるこ
とができ、この結果、被測定電圧のA/D変換を高精度
に且つ短時間で行うことができるようになる。According to the A / D converter according to the first aspect, the inversion operation time of each inversion circuit constituting the delay circuit is very short, about several hundred psec. The first integration time and the second integration time can be measured using the doubled time as the measurement resolution. Therefore, the conventional A / D
The A / D conversion accuracy can be increased by increasing the integration time measurement resolution without setting the integration time longer as in a converter. As a result, the A / D conversion of the measured voltage can be performed with high accuracy. It can be performed in a short time.
【0034】また更に、積分時間を長く設定する必要が
ないため、積分器を構成する積分用コンデンサの静電容
量や積分用抵抗器の抵抗値を小さくすることができ、当
該A/D変換器を1つの半導体チップに集積した場合の
チップサイズを、小規模なものにすることができる。Furthermore, since it is not necessary to set the integration time long, the capacitance of the integrating capacitor constituting the integrator and the resistance value of the integrating resistor can be reduced, and the A / D converter can be reduced. Can be reduced when integrated on a single semiconductor chip.
【0035】次に、請求項2に記載のA/D変換器で
は、請求項1に記載のA/D変換器において、符号化手
段の遅延回路は、反転回路がリング状に連結されると共
に、その反転回路のうちの特定の反転回路が、入力信号
の反転動作を外部からの第1信号により制御可能な起動
用反転回路として構成され、該起動用反転回路が反転動
作を開始することに伴い各反転回路によりパルス信号を
順次反転して周回させるパルス周回回路からなる。Next, in the A / D converter according to the second aspect, in the A / D converter according to the first aspect, the delay circuit of the encoding means includes an inverting circuit connected in a ring shape and a delay circuit. A specific inverting circuit of the inverting circuits is configured as a starting inverting circuit capable of controlling an input signal inverting operation by a first external signal, and the starting inverting circuit starts the inverting operation. A pulse circulating circuit for sequentially inverting and circulating the pulse signal by each inverting circuit is also provided.
【0036】そして更に、符号化手段は、前記パルス周
回回路に加えて、パルス周回回路内でのパルス信号の周
回回数をカウントして、そのカウント数を表す2進デジ
タル信号を出力するカウンタと、外部からの第2信号が
入力された時に、前記カウンタからの2進デジタル信号
をラッチして出力するラッチ回路と、パルス周回回路を
構成する反転回路のうち予め定められた複数の反転回路
の出力信号を取り込み、前記第2信号が入力された時
に、前記起動用反転回路の反転動作開始により発生した
パルス信号がパルス周回回路内の何れの反転回路に到達
しているかを検出して、起動用反転回路から前記パルス
信号が到達していると検出した反転回路までの反転回路
の数に応じた2進デジタル信号を出力するパルス検出回
路と、を備えている。そして、この符号化手段は、ラッ
チ回路からの2進デジタル信号を上位ビットとし、且つ
パルス検出回路からの2進デジタル信号を下位ビットと
して、第1信号と第2信号との位相差を表す2進デジタ
ル信号を出力するように構成されている。Further, in addition to the pulse circulating circuit, the encoding means counts the number of times the pulse signal circulates in the pulse circulating circuit, and outputs a binary digital signal representing the counted number; A latch circuit that latches and outputs a binary digital signal from the counter when a second signal is input from the outside, and outputs signals of a plurality of predetermined inverting circuits among inverting circuits constituting a pulse recirculation circuit When the second signal is input, a pulse signal generated by the start of the inversion operation of the start-up inversion circuit detects which of the inversion circuits in the pulse recirculation circuit has reached the start-up inversion circuit. A pulse detection circuit that outputs a binary digital signal according to the number of inversion circuits from the inversion circuit to the inversion circuit that has detected that the pulse signal has arrived. The encoding means uses the binary digital signal from the latch circuit as the upper bit and the binary digital signal from the pulse detection circuit as the lower bit to indicate the phase difference between the first signal and the second signal. It is configured to output a binary digital signal.
【0037】尚、このようなパルス周回回路を有する符
号化手段は、本出願人によって既に出願された特開平3
−220814号公報,特開平6−216721号公
報,特開平7−183800号公報,及び特開平7−2
83722号公報に、パルス位相差符号化回路として詳
細に記載されている。The encoding means having such a pulse circulating circuit is disclosed in Japanese Unexamined Patent Application Publication No.
JP-A-220814, JP-A-6-216721, JP-A-7-183800, and JP-A-7-2
No. 83722 discloses a pulse phase difference encoding circuit in detail.
【0038】即ち、この符号化手段では、第1信号をパ
ルス周回回路の起動用反転回路に入力して、パルス周回
回路のパルス周回動作を開始させ、その後、第2信号を
ラッチ回路及びパルス検出回路に入力すれば、第1信号
が入力されてから第2信号が入力されるまでの間にパル
ス周回回路上をパルス信号が何周周回したかが、カウン
タ及びラッチ回路により検出され、第2信号が入力され
た時点でパルス周回回路内の何れの反転回路にパルス信
号が到達しているかが、パルス検出回路により検出され
る。そして、ラッチ回路からの2進デジタル信号(つま
りカウンタのカウント値)を上位ビットとし、パルス検
出回路からの2進デジタル信号を下位ビットとした2進
デジタル信号が、第1信号が入力されてから第2信号が
入力されるまでの間にパルス信号が伝搬した(即ち反転
動作した)反転回路の総数に応じた値を表すこととな
り、延いては、第1信号と第2信号との位相差(つまり
入力時間差)を、各反転回路の反転動作時間或いはその
数倍の時間を分解能として符号化した2進デジタル信号
として出力されるのである。That is, in this encoding means, the first signal is input to the inverting circuit for starting the pulse circulating circuit to start the pulse circulating operation of the pulse circulating circuit, and then the second signal is supplied to the latch circuit and the pulse detecting circuit. When input to the circuit, the counter and the latch circuit detect how many times the pulse signal has circulated on the pulse circulating circuit between the input of the first signal and the input of the second signal. The pulse detection circuit detects which of the inversion circuits in the pulse circulation circuit has reached the pulse signal when the signal is input. Then, the binary digital signal (that is, the count value of the counter) from the latch circuit is set as the upper bit, and the binary digital signal with the binary digital signal from the pulse detection circuit as the lower bit is input after the first signal is input. The pulse signal represents a value corresponding to the total number of inverting circuits in which the pulse signal has propagated (that is, has performed an inverting operation) until the second signal is input, and further, a phase difference between the first signal and the second signal. (That is, the input time difference) is output as a binary digital signal obtained by encoding the inversion operation time of each inversion circuit or a time several times the inversion operation time.
【0039】ここで特に、請求項2に記載のA/D変換
器では、積分制御手段が、第1制御動作を開始して積分
器に前記一方の電圧の積分を開始させた時に、前記起動
用反転回路へ第1信号を出力してパルス周回回路のパル
ス周回動作を開始させ、その後、前記カウンタの所定ビ
ットが変化すると、前記所定条件が成立したとして当該
第1制御動作を終了すると共に、第2制御動作を開始し
て積分器に前記他方の電圧の積分を開始させ、更にその
後、積分器の出力変化量が第1制御動作による積分器の
出力変化量と一致すると、前記ラッチ回路及びパルス検
出回路へ第2信号を出力する。In this case, in particular, in the A / D converter according to the second aspect, when the integration control means starts the first control operation and causes the integrator to start integration of the one voltage, the starting is performed. A first signal is output to the inverting circuit for use to start a pulse circulating operation of the pulse circulating circuit. Thereafter, when a predetermined bit of the counter changes, the first control operation is terminated assuming that the predetermined condition is satisfied, and The second control operation is started to cause the integrator to start integrating the other voltage. After that, when the output change amount of the integrator matches the output change amount of the integrator by the first control operation, the latch circuit and the The second signal is output to the pulse detection circuit.
【0040】つまり、請求項2に記載のA/D変換器で
は、積分制御手段が、第1制御動作にて、パルス周回回
路のパルス周回動作を開始させてからカウンタの所定ビ
ットが変化するまでの間、積分器に前記一方の電圧を積
分させるようにしており、この積分時間(即ち第1積分
時間)を、符号化手段のパルス周回回路とカウンタによ
って計測している。よって、前記一方の電圧の積分が終
了した時点(即ち、カウンタの所定ビットが変化して第
1積分時間が終了した時点)で、ラッチ回路及びパルス
検出回路へ第2信号を出力したと仮定すると、そのとき
符号化手段から出力される2進デジタル信号は、カウン
タの所定ビットに対応するビットが「1」で、且つその
ビットより下位のビットが全て「0」である2進デジタ
ル信号(以下、切換時2進デジタル信号という)とな
る。That is, in the A / D converter according to the second aspect, the integration control means starts the pulse circulating operation of the pulse circulating circuit in the first control operation and then changes the predetermined bit of the counter. During this period, the one voltage is integrated by the integrator, and the integration time (that is, the first integration time) is measured by the pulse circulation circuit and the counter of the encoding means. Therefore, it is assumed that the second signal is output to the latch circuit and the pulse detection circuit at the time when the integration of the one voltage is completed (that is, when the predetermined bit of the counter is changed and the first integration time is completed). The binary digital signal output from the encoding means at that time is a binary digital signal (hereinafter referred to as a binary digital signal) in which a bit corresponding to a predetermined bit of the counter is “1” and all lower bits are “0”. , Switching binary digital signal).
【0041】そして、積分制御手段は、カウンタの所定
ビットが変化して第1制御動作を終了すると、第2制御
動作に移行して、積分器に前記他方の電圧を積分させ、
その後、積分器の出力変化量が第1積分時間の出力変化
量(即ち、第1制御動作による積分器の出力変化量)と
一致すると、符号化手段のラッチ回路及びパルス検出回
路へ第2信号を出力するようにしている。よって、この
とき符号化手段から出力される2進デジタル信号は、前
述した切換時2進デジタル信号に、第2積分時間を表す
2進デジタル信号を加算した2進デジタル信号、即ち、
第1積分時間と第2積分時間とを加算した時間を表す2
進デジタル信号となるため、この2進デジタル信号から
前記切換時2進デジタル信号を引くだけで、第2積分時
間を表す2進デジタル信号を得ることができる。When the predetermined bit of the counter changes and the first control operation is completed, the integration control means shifts to the second control operation and causes the integrator to integrate the other voltage.
Thereafter, when the output change amount of the integrator matches the output change amount during the first integration time (that is, the output change amount of the integrator due to the first control operation), the second signal is sent to the latch circuit and the pulse detection circuit of the encoding means. Is output. Therefore, the binary digital signal output from the encoding means at this time is a binary digital signal obtained by adding the binary digital signal representing the second integration time to the above-described binary digital signal at the time of switching, that is,
2 representing a time obtained by adding the first integration time and the second integration time
Therefore, a binary digital signal representing the second integration time can be obtained simply by subtracting the switching binary digital signal from the binary digital signal.
【0042】しかも、前記一方の電圧を積分する第1積
分時間よりも、第2積分時間の方が短いことが予め確定
している場合には、積分制御手段が第2信号を出力した
後に符号化手段から出力される2進デジタル信号にて、
カウンタの所定ビットに対応するビットより下位のビッ
ト群は、そのまま第1積分時間と第2積分時間との比を
表すこととなるため、この場合には、積分制御手段が第
2信号を出力した後に符号化手段から出力される2進デ
ジタル信号にて、カウンタの所定ビットに対応するビッ
トより下位のビット群を、被測定電圧をデジタル値に変
換した信号として直接用いることができる。Further, if it is previously determined that the second integration time is shorter than the first integration time for integrating the one voltage, the sign is output after the integration control means outputs the second signal. In the binary digital signal output from the converting means,
The bit group lower than the bit corresponding to the predetermined bit of the counter directly indicates the ratio between the first integration time and the second integration time. In this case, the integration control means outputs the second signal. In the binary digital signal output from the encoding unit later, a group of bits lower than the bit corresponding to the predetermined bit of the counter can be directly used as a signal obtained by converting the voltage to be measured into a digital value.
【0043】このように、請求項2に記載のA/D変換
器によれば、反転回路の反転動作時間、或いはその数倍
の時間を計測分解能として積分時間の計測が可能となる
ため、被測定電圧のA/D変換を高精度に且つ短時間で
行うことができ、しかも、この効果を、簡単な構成で得
ることができる。As described above, according to the A / D converter of the second aspect, the integration time can be measured with the inversion operation time of the inversion circuit or a time several times as long as the measurement resolution. A / D conversion of the measured voltage can be performed with high accuracy and in a short time, and this effect can be obtained with a simple configuration.
【0044】ところで、請求項1に記載のA/D変換器
において、前記一方の電圧を積分する時間(第1積分時
間)を決定する上記所定条件としては、請求項2に記載
のA/D変換器のように、所定時間が経過するまでの間
であっても良いし、請求項3に記載のように、積分器の
出力電圧が所定電圧分だけ変化するまでの間であっても
良い。In the A / D converter according to the first aspect, the predetermined condition for determining the time for integrating the one voltage (first integration time) is as follows. As in the case of a converter, it may be until the predetermined time elapses, or as in claim 3, it may be until the output voltage of the integrator changes by the predetermined voltage. .
【0045】即ち、請求項3に記載のように、積分制御
手段が、第1制御動作として、積分器の出力電圧が所定
電圧分だけ変化するまでの間、積分器に前記一方の電圧
を積分させると共に、その変化に要する時間を第1積分
時間として計測するようにしても、未知の被測定電圧に
応じた電圧と、予め設定された既知の設定電圧とを、積
分器の出力変化量が等しくなるように積分した場合の、
両積分時間の比に基づき、被測定電圧をデジタル値に変
換することとなり、この場合も、請求項1に記載の符号
化手段によって積分時間を計測することで、A/D変換
を高精度に且つ短時間で行うことができる。一方、請求
項4に記載のA/D変換器は、所定の基準電圧Vref が
非反転入力端子に印加された演算増幅器、該演算増幅器
の出力端子と反転入力端子との間に接続された積分用コ
ンデンサ、及び前記演算増幅器の反転入力端子に一方の
端子が接続された積分用抵抗器を有し、前記積分用抵抗
器の前記反転入力端子とは反対側の端子に入力される電
圧を積分して、前記演算増幅器の出力端子から出力する
積分器と、該積分器の出力電圧Voと所定の比較電圧V
C とを大小比較する比較器と、を備えている。That is, as a first control operation, the integration control means integrates the one voltage into the integrator until the output voltage of the integrator changes by a predetermined voltage. At the same time, even if the time required for the change is measured as the first integration time, the voltage corresponding to the unknown voltage to be measured and the previously set known voltage are used as the output change amount of the integrator. When integrated to be equal,
The measured voltage is converted into a digital value based on the ratio of the two integration times. In this case as well, the A / D conversion is performed with high accuracy by measuring the integration time by the encoding means according to claim 1. It can be performed in a short time. On the other hand, an A / D converter according to a fourth aspect of the present invention provides an operational amplifier in which a predetermined reference voltage Vref is applied to a non-inverting input terminal, and an integration circuit connected between the output terminal and the inverting input terminal of the operational amplifier. And an integrating resistor having one terminal connected to the inverting input terminal of the operational amplifier, and integrates a voltage input to a terminal of the integrating resistor opposite to the inverting input terminal. Then, an integrator that outputs from the output terminal of the operational amplifier, an output voltage Vo of the integrator and a predetermined comparison voltage V
And a comparator for comparing C with the size.
【0046】そして、初期設定手段が、比較器の出力信
号がハイレベルからロウレベル或いはロウレベルからハ
イレベルのうちの何れかの所定方向に反転するように、
積分器の出力電圧Voを変化させ、この初期設定手段の
動作により比較器の出力信号が反転すると、積分制御手
段が、その時点から予め設定された第1積分時間の間、
積分器に被測定電圧に応じた電圧を積分させて、該積分
器の出力電圧Voを比較器の出力信号が前記所定方向と
は反対の方向に反転するように変化させる。そして更
に、積分制御手段は、第1積分時間が経過すると、積分
器に予め設定された設定電圧を積分させて、該積分器の
出力電圧Voを比較器の出力信号が前記所定方向に再度
反転するように変化させ、前記設定電圧の積分を開始さ
せてから比較器の出力信号が反転するまでの時間を、第
2積分時間として計測する。そして、当該A/D変換器
では、前記第1積分時間と前記第2積分時間との比に基
づき、被測定電圧をデジタル値に変換する。Then, the initial setting means causes the output signal of the comparator to be inverted in a predetermined direction from the high level to the low level or from the low level to the high level.
When the output voltage Vo of the integrator is changed and the output signal of the comparator is inverted by the operation of the initial setting means, the integration control means sets the integration voltage for a first integration time set from that time onward.
The integrator integrates a voltage corresponding to the voltage to be measured, and changes the output voltage Vo of the integrator so that the output signal of the comparator is inverted in the direction opposite to the predetermined direction. Further, after the first integration time has elapsed, the integration control means integrates the preset voltage in the integrator, and the output signal of the integrator inverts the output signal of the comparator again in the predetermined direction. The time from the start of the integration of the set voltage to the inversion of the output signal of the comparator is measured as a second integration time. Then, the A / D converter converts the measured voltage into a digital value based on a ratio between the first integration time and the second integration time.
【0047】つまり、請求項4に記載の本発明が前提と
しているA/D変換器では、初期設定手段により積分器
の出力電圧Voが変化されて、比較器の出力信号が所定
方向に反転すると、図14に示した従来のA/D変換器
のように、その時点から第1積分時間の間、積分器に被
測定電圧に応じた電圧を積分させて、積分器の出力電圧
Voを、比較器の出力信号が前記所定方向とは反対の方
向に反転するように、比較器の比較電圧VC から遠ざ
け、第1積分時間が経過すると、今度は、積分器に既知
の設定電圧を積分させて、積分器の出力電圧Voを比較
器の比較電圧VCに戻し、設定電圧の積分を開始してか
ら比較器の出力信号が前記所定方向に再度反転するまで
の時間を、第2積分時間として計測するようにしてい
る。That is, in the A / D converter according to the present invention, when the output voltage Vo of the integrator is changed by the initial setting means and the output signal of the comparator is inverted in a predetermined direction. As in the conventional A / D converter shown in FIG. 14, the integrator integrates a voltage corresponding to the voltage to be measured for a first integration time from that point, and the output voltage Vo of the integrator is calculated as follows. After the first integration time has elapsed, the output signal of the comparator is separated from the comparison voltage VC of the comparator so that the output signal is inverted in the direction opposite to the predetermined direction. The time from when the output voltage Vo of the integrator is returned to the comparison voltage VC of the comparator and the integration of the set voltage is started until the output signal of the comparator is again inverted in the predetermined direction is defined as a second integration time. I measure it.
【0048】そして、このように比較器の出力信号が所
定方向に反転した時点から、被測定電圧に応じた電圧の
積分を開始し、比較器の出力信号が再び上記所定方向に
反転した時点で、第2積分時間の計測を終了するため、
被測定電圧に応じた電圧を第1積分時間だけ積分した際
の積分器の出力変化量と、設定電圧を第2積分時間だけ
積分した際の積分器の出力変化量とを、比較器のオフセ
ット電圧に影響されずに一致させることができ、この結
果、被測定電圧を正確にA/D変換することが可能とな
る。Then, from the time when the output signal of the comparator is inverted in the predetermined direction, the integration of the voltage corresponding to the voltage to be measured is started, and when the output signal of the comparator is inverted again in the predetermined direction. , To end the measurement of the second integration time,
The output change amount of the integrator when the voltage according to the voltage to be measured is integrated for the first integration time and the output change amount of the integrator when the set voltage is integrated for the second integration time are represented by an offset of the comparator. The voltage can be matched without being affected by the voltage. As a result, the measured voltage can be accurately A / D converted.
【0049】ここで、被測定電圧に応じた電圧の積分を
開始する前に、比較器の出力信号を所定方向に反転させ
るためには、図15(B)に示した五相積分方式の「状
態1」及び「状態2」の様に、まず、第2積分時間の計
測時に積分する設定電圧とは基準電圧Vref を基準とし
て反対の極性である電圧を積分して、積分器の出力電圧
Voを比較器の比較電圧VC から遠ざけ、次いで、設定
電圧を積分して積分器の出力電圧Voを比較電圧VC に
戻す、といった具合に2種類の電圧を順次積分する期間
を設けることが考えられるが、このようにするとA/D
変換に要する時間が長くなってしまう。Here, in order to invert the output signal of the comparator in a predetermined direction before starting the integration of the voltage according to the voltage to be measured, the five-phase integration method shown in FIG. As in “State 1” and “State 2”, first, a voltage having a polarity opposite to the set voltage to be integrated at the time of measuring the second integration time with reference to the reference voltage Vref is integrated, and the output voltage Vo of the integrator is integrated. Is separated from the comparison voltage VC of the comparator, and then the set voltage is integrated, and the output voltage Vo of the integrator is returned to the comparison voltage VC. A / D
The time required for the conversion becomes longer.
【0050】そこで特に、請求項4に記載のA/D変換
器では、初期設定手段が、抵抗器とスイッチ素子とを直
列接続してなると共に、積分器を形成する積分用コンデ
ンサと並列に接続された電圧設定用回路を備えている。
そして、初期設定手段は、電圧設定用回路のスイッチ素
子を短絡させた状態で、積分器の積分用抵抗器に所定電
圧を印加することにより、積分器の出力電圧Voを、比
較器の出力信号が前記所定方向に反転する電圧の近傍の
電圧に保持させ、その後、前記スイッチ素子を開放させ
ると共に、積分用抵抗器に前記設定電圧を印加して、積
分器に前記設定電圧を積分させることにより、比較器の
出力信号が前記所定方向に反転するように積分器の出力
電圧Voを変化させる。Therefore, in particular, in the A / D converter according to the fourth aspect, the initial setting means includes a resistor and a switch element connected in series, and is connected in parallel with an integrating capacitor forming an integrator. Provided voltage setting circuit.
Then, the initial setting means applies the predetermined voltage to the integrating resistor of the integrator in a state where the switch element of the voltage setting circuit is short-circuited, thereby changing the output voltage Vo of the integrator to the output signal of the comparator. Is held at a voltage near the voltage that is inverted in the predetermined direction, and then, while opening the switch element, applying the set voltage to an integrating resistor, and integrating the set voltage to an integrator. , The output voltage Vo of the integrator is changed so that the output signal of the comparator is inverted in the predetermined direction.
【0051】つまり、請求項4に記載のA/D変換器で
は、積分器の出力電圧Voを、比較器の出力信号が前記
所定方向に反転する手前の電圧に保持させておき、積分
器に設定電圧を積分させて、その出力電圧Voを上記保
持させた電圧から変化させることにより、比較器の出力
信号を反転させるようにしている。In other words, in the A / D converter according to the fourth aspect, the output voltage Vo of the integrator is held at a voltage before the output signal of the comparator is inverted in the predetermined direction, and the output voltage Vo is output to the integrator. By integrating the set voltage and changing the output voltage Vo from the held voltage, the output signal of the comparator is inverted.
【0052】従って、請求項4に記載のA/D変換器に
よれば、従来の五相積分方式のように、2種類の電圧を
順次積分する期間を設ける必要がなく、被測定電圧のA
/D変換動作を開始してから、より早く比較器の出力信
号を所定方向に反転させることができ、この結果、被測
定電圧のA/D変換に要する時間を短縮することができ
る。Therefore, according to the A / D converter of the fourth aspect, unlike the conventional five-phase integration method, there is no need to provide a period for sequentially integrating two types of voltages, and the A / D converter of the voltage to be measured is not required.
After the start of the / D conversion operation, the output signal of the comparator can be inverted in a predetermined direction earlier, and as a result, the time required for A / D conversion of the measured voltage can be reduced.
【0053】一方次に、請求項5に記載のA/D変換器
は、前述した請求項4に記載のA/D変換器の前提構成
と同様の構成を前提としているが、積分器を形成する演
算増幅器の非反転入力端子に印加される基準電圧Vref
が、予め設定された設定電圧(即ち、第2積分時間の計
測時に積分する電圧)Vαと該設定電圧Vαとは異なる
第2の設定電圧Vβとの間の電圧に設定されている。On the other hand, the A / D converter according to the fifth aspect is based on the same configuration as that of the A / D converter according to the fourth aspect, but forms an integrator. Reference voltage Vref applied to the non-inverting input terminal of the operational amplifier
Is set to a voltage between a preset set voltage (that is, a voltage to be integrated at the time of measuring the second integration time) Vα and a second set voltage Vβ different from the set voltage Vα.
【0054】そして、請求項5に記載のA/D変換器に
おいても、請求項4に記載のA/D変換器と同様に、初
期設定手段の動作により比較器の出力信号が所定方向に
反転すると、その時点から第1積分時間の間、積分器に
被測定電圧に応じた電圧を積分させて、その出力電圧V
oを比較器の比較電圧VC から遠ざけ、第1積分時間が
経過すると、積分器に設定電圧Vαを積分させて、その
出力電圧Voを比較器の比較電圧VC に戻すと共に、設
定電圧Vαの積分を開始してから比較器の出力信号が前
記所定方向に再度反転するまでの時間を、第2積分時間
として計測する。In the A / D converter according to the fifth aspect, the output signal of the comparator is inverted in a predetermined direction by the operation of the initial setting means, as in the A / D converter according to the fourth aspect. Then, during the first integration time from that point, the integrator integrates the voltage corresponding to the voltage to be measured, and the output voltage V
When the first integration time elapses, the integrator integrates the set voltage Vα, returns the output voltage Vo to the comparator comparison voltage VC, and integrates the set voltage Vα. Is measured from the start to the time when the output signal of the comparator is inverted again in the predetermined direction as a second integration time.
【0055】ここで、被測定電圧に応じた電圧として、
被測定電圧自体を積分するように構成すると、「従来の
技術」の項で説明したように、被測定電圧が基準電圧V
refよりも設定電圧Vα側の電圧であった場合、即ち、
積分する被測定電圧と設定電圧Vαとが、積分器の基準
電圧Vref から見て同じ極性であった場合には、被測定
電圧を積分した場合と設定電圧Vαを積分した場合と
で、積分器の出力電圧Voの変化方向が同じになってし
まい、A/D変換ができなくなる。Here, as a voltage corresponding to the voltage to be measured,
When the configuration is such that the measured voltage itself is integrated, as described in the section of “Prior Art”, the measured voltage is equal to the reference voltage V.
When the voltage is on the set voltage Vα side of ref, that is,
When the measured voltage to be integrated and the set voltage Vα have the same polarity when viewed from the reference voltage Vref of the integrator, the integrators are integrated when the measured voltage is integrated and when the set voltage Vα is integrated. Change direction of the output voltage Vo becomes the same, and A / D conversion cannot be performed.
【0056】そこで特に、請求項5に記載のA/D変換
器では、積分器の基準電圧Vref を、設定電圧Vαと第
2の設定電圧Vβとの間の中心電圧((Vα+Vβ)/
2)、或いは該中心電圧と設定電圧Vαとの間の電圧に
設定すると共に、積分制御手段は、第1積分時間の間、
被測定電圧と第2の設定電圧Vβとを加算平均した電圧
を、被測定電圧に応じた電圧として積分器に積分させる
ようにしている。In particular, in the A / D converter according to the fifth aspect, the reference voltage Vref of the integrator is set to the center voltage ((Vα + Vβ) / (Vα + Vβ) / Vd) between the set voltage Vα and the second set voltage Vβ.
2) Alternatively, the voltage is set to a voltage between the center voltage and the set voltage Vα, and the integration control means sets the voltage during the first integration time.
A voltage obtained by averaging the measured voltage and the second set voltage Vβ is integrated by an integrator as a voltage corresponding to the measured voltage.
【0057】このような請求項5に記載のA/D変換器
によれば、被測定電圧が基準電圧Vref よりも設定電圧
Vα側の電圧であっても、被測定電圧に応じた電圧とし
て第1積分時間中に積分される電圧、即ち、被測定電圧
と第2の設定電圧Vβとを加算平均した電圧は、基準電
圧Vref から見て設定電圧Vαの側ではなく、第2の設
定電圧Vβの側の値となる。よって、被測定電圧が設定
電圧Vαと第2の設定電圧Vβとの間の何れの電圧であ
っても、被測定電圧に応じた電圧を積分する場合と設定
電圧Vαを積分する場合とで、積分器の出力電圧Voを
反対方向に変化させることができ、この結果、A/D変
換が可能な被測定電圧の電圧範囲が制約されることは無
い。According to the A / D converter of the fifth aspect, even if the voltage to be measured is a voltage on the set voltage Vα side with respect to the reference voltage Vref, the voltage is determined as a voltage corresponding to the voltage to be measured. The voltage integrated during one integration time, that is, the voltage obtained by averaging the measured voltage and the second set voltage Vβ is not the set voltage Vα side when viewed from the reference voltage Vref, but the second set voltage Vβ Is the value of Therefore, regardless of whether the measured voltage is any voltage between the set voltage Vα and the second set voltage Vβ, the case where the voltage corresponding to the measured voltage is integrated and the case where the set voltage Vα is integrated are as follows. The output voltage Vo of the integrator can be changed in the opposite direction. As a result, the voltage range of the voltage to be measured in which A / D conversion can be performed is not restricted.
【0058】そして、請求項5に記載のA/D変換器に
よれば、図15(B)に示した五相積分方式の「状態
3」の如き追加の積分期間を設ける必要がないため、被
測定電圧のA/D変換時間を長くしてしまうことなく、
A/D変換が可能な被測定電圧の電圧範囲を拡大するこ
とができるのである。According to the A / D converter according to the fifth aspect, it is not necessary to provide an additional integration period as in “state 3” of the five-phase integration method shown in FIG. Without lengthening the A / D conversion time of the measured voltage,
Thus, the voltage range of the voltage to be measured in which the A / D conversion can be performed can be expanded.
【0059】次に、請求項6に記載のA/D変換器で
は、請求項5に記載のA/D変換器において、積分器
が、演算増幅器の反転入力端子に一方の端子が接続され
た2つの積分用抵抗器を有しており、積分制御手段は、
第1積分時間の間、前記2つの各積分用抵抗器に被測定
電圧と第2の設定電圧Vβとを夫々印加することによ
り、積分器に被測定電圧と第2の設定電圧Vβとを加算
平均した電圧を積分させ、第1積分時間が経過すると、
前記2つの各積分用抵抗器に設定電圧Vαを夫々印加す
ることにより、積分器に設定電圧Vαを積分させる。Next, in the A / D converter according to the sixth aspect, in the A / D converter according to the fifth aspect, the integrator has one terminal connected to an inverting input terminal of the operational amplifier. It has two integrating resistors, and the integrating control means includes:
During the first integration time, the measured voltage and the second set voltage Vβ are added to the integrator by applying the measured voltage and the second set voltage Vβ to each of the two integrating resistors. The averaged voltage is integrated, and when the first integration time elapses,
By applying the set voltage Vα to each of the two integration resistors, the integrator integrates the set voltage Vα.
【0060】このような請求項6に記載のA/D変換器
によれば、被測定電圧と第2の設定電圧Vβとを加算平
均するための特別なバッファ等を設けることなく、請求
項5に記載のA/D変換器による効果を得ることができ
る。次に、請求項7に記載のA/D変換器では、請求項
5に記載のA/D変換器において、被測定電圧に応じた
電圧(つまり、被測定電圧と第2の設定電圧Vβとを加
算平均した電圧)の積分を開始する前に比較器の出力信
号を所定方向に反転させる初期設定手段が、請求項4に
記載のA/D変換器と全く同様の初期設定手段からな
る。According to the A / D converter of the sixth aspect, there is no need to provide a special buffer or the like for averaging the measured voltage and the second set voltage Vβ. The effect of the A / D converter described in (1) can be obtained. Next, in the A / D converter according to the seventh aspect, in the A / D converter according to the fifth aspect, the voltage according to the voltage to be measured (that is, the voltage to be measured and the second set voltage Vβ, The initial setting means for inverting the output signal of the comparator in a predetermined direction before starting the integration of (the voltage obtained by adding and averaging) comprises the same initial setting means as the A / D converter according to the fourth aspect.
【0061】よって、請求項7に記載のA/D変換器に
よれば、請求項5に記載のA/D変換器による効果と、
請求項4に記載のA/D変換器による効果とを、合わせ
て得ることができ、被測定電圧のA/D変換に要する時
間を一層短縮することができる。Therefore, according to the A / D converter of the seventh aspect, the effects of the A / D converter of the fifth aspect are as follows:
The effect of the A / D converter according to claim 4 can be obtained in combination, and the time required for A / D conversion of the measured voltage can be further reduced.
【0062】次に、請求項8に記載のA/D変換器で
は、請求項6に記載のA/D変換器において、初期設定
手段が、請求項4に記載のA/D変換器と同様に、抵抗
器とスイッチ素子とを直列接続してなると共に、積分器
を形成する積分用コンデンサと並列に接続された電圧設
定用回路を備えている。そして、初期設定手段は、電圧
設定用回路のスイッチ素子を短絡させた状態で、前記2
つの積分用抵抗器のうちの一方の積分用抵抗器に、前記
第2の設定電圧Vβを印加することにより、積分器の出
力電圧Voを、比較器の出力信号が前記所定方向に反転
する電圧の近傍の電圧に保持させ、その後、前記スイッ
チ素子を開放させると共に、前記2つの各積分用抵抗器
に前記設定電圧Vαを夫々印加して、積分器に前記設定
電圧Vαを積分させることにより、比較器の出力信号が
前記所定方向に反転するように積分器の出力電圧Voを
変化させる。Next, in the A / D converter according to the eighth aspect, in the A / D converter according to the sixth aspect, the initial setting means is the same as the A / D converter according to the fourth aspect. A voltage setting circuit formed by connecting a resistor and a switch element in series and connected in parallel with an integrating capacitor forming an integrator. Then, the initial setting means, in a state where the switch element of the voltage setting circuit is short-circuited,
By applying the second set voltage Vβ to one of the two integrating resistors, the output voltage Vo of the integrator is changed to a voltage at which the output signal of the comparator is inverted in the predetermined direction. , And thereafter, the switch element is opened, and the set voltage Vα is applied to each of the two integrating resistors to integrate the set voltage Vα into the integrator. The output voltage Vo of the integrator is changed so that the output signal of the comparator is inverted in the predetermined direction.
【0063】つまり、請求項8に記載のA/D変換器で
は、積分器の出力電圧Voを、比較器の出力信号が前記
所定方向に反転する手前の電圧に保持させるべく、積分
用抵抗器に印加する所定電圧として、第2の設定電圧V
βを用いている。そして、このような請求項8に記載の
A/D変換器によれば、請求項6に記載のA/D変換器
による効果と、請求項4に記載のA/D変換器による効
果とを、特別な電圧を追加して設けることなく得ること
ができる。That is, in the A / D converter according to the present invention, the integrating resistor is used to hold the output voltage Vo of the integrator at a voltage before the output signal of the comparator is inverted in the predetermined direction. As the predetermined voltage applied to the second set voltage V
β is used. According to the A / D converter of the eighth aspect, the effect of the A / D converter of the sixth aspect and the effect of the A / D converter of the fourth aspect are obtained. , Can be obtained without additionally providing a special voltage.
【0064】一方、請求項9に記載のA/D変換器で
は、請求項4ないし請求項8の何れかに記載のA/D変
換器において、積分制御手段が前記第1積分時間と前記
第2積分時間を計測するための計時手段として、請求項
1に記載のA/D変換器が備えた符号化手段と全く同様
の符号化手段を備えている。On the other hand, in the A / D converter according to the ninth aspect, in the A / D converter according to any one of the fourth to eighth aspects, the integration control means includes the first integration time and the second integration time. 2. As the time measuring means for measuring the integration time, an encoding means exactly the same as the encoding means provided in the A / D converter according to claim 1 is provided.
【0065】従って、請求項9に記載のA/D変換器に
よれば、請求項4〜請求項8の夫々に記載の各A/D変
換器において、請求項1に記載のA/D変換器と同様
に、積分時間を長く設定することなく、積分時間の計測
分解能を上げてA/D変換の精度を高めることができ、
この結果、被測定電圧のA/D変換に要する時間をより
一層短時することができる。Therefore, according to the A / D converter of the ninth aspect, in each of the A / D converters of the fourth to eighth aspects, the A / D converter of the first aspect is provided. Similar to the device, the measurement resolution of the integration time can be increased and the accuracy of the A / D conversion can be increased without setting a long integration time.
As a result, the time required for A / D conversion of the measured voltage can be further reduced.
【0066】次に、請求項10に記載のA/D変換器で
は、請求項9に記載のA/D変換器において、符号化手
段が、請求項2に記載のA/D変換器が備えた符号化手
段と全く同様の、パルス周回回路,カウンタ,ラッチ回
路,及びパルス検出回路を備えた符号化手段からなる。Next, in the A / D converter according to the tenth aspect, in the A / D converter according to the ninth aspect, the encoding means is provided with the A / D converter according to the second aspect. And a coding circuit provided with a pulse circulating circuit, a counter, a latch circuit, and a pulse detection circuit, just like the coding means.
【0067】そして、前記積分制御手段は、積分器に被
測定電圧に応じた電圧の積分を開始させた時に、起動用
反転回路へ第1信号を出力してパルス周回回路のパルス
周回動作を開始させ、その後、カウンタの所定ビットが
変化すると、第1積分時間が経過したとして積分器に設
定電圧の積分を開始させ、更にその後、比較器の出力信
号が前記所定方向に反転すると、ラッチ回路及びパルス
検出回路へ第2信号を出力するように構成されている。When the integrator starts integration of the voltage corresponding to the voltage to be measured, the integration control means outputs the first signal to the inverting circuit for starting to start the pulse circulating operation of the pulse circulating circuit. Thereafter, when a predetermined bit of the counter changes, the first integration time is passed and the integrator starts to integrate the set voltage. After that, when the output signal of the comparator is inverted in the predetermined direction, the latch circuit and It is configured to output the second signal to the pulse detection circuit.
【0068】つまり、請求項10に記載のA/D変換器
では、積分制御手段が、パルス周回回路のパルス周回動
作を開始させてからカウンタの所定ビットが変化するま
での間、積分器に被測定電圧に応じた電圧を積分させる
ようにしており、この積分時間(即ち第1積分時間)
を、符号化手段のパルス周回回路とカウンタによって計
測している。そして、積分制御手段は、カウンタの所定
ビットが変化すると、積分器に前記設定電圧を積分さ
せ、その後、比較器の出力信号が反転すると、ラッチ回
路及びパルス検出回路へ第2信号を出力して、符号化手
段から、第1積分時間と第2積分時間とを加算した時間
を表す2進デジタル信号を出力させるようにしている。That is, in the A / D converter according to the tenth aspect, the integration control means receives the signal from the integrator during a period from the start of the pulse circulating operation of the pulse circulating circuit until the predetermined bit of the counter changes. A voltage corresponding to the measured voltage is integrated, and the integration time (ie, the first integration time)
Is measured by a pulse circulation circuit and a counter of the encoding means. When the predetermined bit of the counter changes, the integration control means causes the integrator to integrate the set voltage, and then, when the output signal of the comparator is inverted, outputs the second signal to the latch circuit and the pulse detection circuit. The encoding means outputs a binary digital signal representing a time obtained by adding the first integration time and the second integration time.
【0069】そして、このような請求項10に記載のA
/D変換器によれば、請求項4〜請求項8の夫々に記載
の各A/D変換器において、請求項2に記載のA/D変
換器と同様の効果、即ち、簡単な構成で被測定電圧のA
/D変換を高精度に且つ短時間で行うことができるとい
う効果を合わせて得ることができる。The A according to claim 10
According to the A / D converter, in each of the A / D converters according to the fourth to eighth aspects, the same effect as the A / D converter according to the second aspect, that is, with a simple configuration. A of measured voltage
The effect that the / D conversion can be performed with high accuracy in a short time can be obtained.
【0070】[0070]
【発明の実施の形態】以下、本発明が適用された実施例
について図面を用いて説明する。尚、本発明の実施の形
態は、下記の実施例に何ら限定されることなく、本発明
の技術的範囲に属する限り、種々の形態を採り得ること
は言うまでもない。Embodiments of the present invention will be described below with reference to the drawings. It is needless to say that the embodiments of the present invention are not limited to the following examples, and can take various forms as long as they belong to the technical scope of the present invention.
【0071】[第1実施例]まず図1は、外部から入力
される被測定電圧Vinに対応した2進デジタル信号を出
力する、第1実施例の積分型A/D変換器の構成を表す
構成図である。尚、本実施例のA/D変換器は、設定電
圧としての接地電位VG (=0V)から第2の設定電圧
としての電源電圧VDD(本実施例では5V)までの範囲
内で、被測定電圧Vinが変化することを想定して構成さ
れている。[First Embodiment] FIG. 1 shows the configuration of an integrating A / D converter according to a first embodiment for outputting a binary digital signal corresponding to a voltage Vin to be externally input. It is a block diagram. The A / D converter according to the present embodiment measures the voltage to be measured within the range from the ground potential VG (= 0 V) as the set voltage to the power supply voltage VDD (5 V in the present embodiment) as the second set voltage. It is configured on the assumption that the voltage Vin changes.
【0072】図1に示すように、第1実施例のA/D変
換器は、演算増幅器(オペアンプ)11,演算増幅器1
1の出力端子と反転入力端子との間に接続された積分用
コンデンサ12,及び演算増幅器11の反転入力端子に
一方の端子が夫々接続された2つの積分用抵抗器13
a,13bからなる積分器と、この積分器の出力電圧
(即ち演算増幅器11の出力電圧)Voが非反転入力端
子に入力された比較器14と、積分用抵抗器13aの演
算増幅器11とは反対側の端子に、接地電位VG と電源
電圧VDDとを切り換えて印加するためのスイッチ素子1
6aと、積分用抵抗器13bの演算増幅器11とは反対
側の端子に、被測定電圧Vinと接地電位VGとを切り換
えて印加するためのスイッチ素子16bと、抵抗器17
とスイッチ素子18とを直列接続してなると共に、上記
積分器を形成する積分用コンデンサ12と並列に接続さ
れた電圧設定用回路とを備えている。As shown in FIG. 1, the A / D converter of the first embodiment includes an operational amplifier (op-amp) 11 and an operational amplifier 1.
1 and two integrating resistors 13 having one terminal connected to the inverting input terminal of the operational amplifier 11 respectively.
a and 13b, a comparator 14 in which the output voltage of the integrator (ie, the output voltage of the operational amplifier 11) Vo is input to the non-inverting input terminal, and an operational amplifier 11 of the integrating resistor 13a. A switching element 1 for switching and applying a ground potential VG and a power supply voltage VDD to the opposite terminal.
6a, a switch element 16b for switching and applying a measured voltage Vin and a ground potential VG to a terminal of the integrating resistor 13b opposite to the operational amplifier 11, and a resistor 17b.
And a switch element 18 connected in series, and a voltage setting circuit connected in parallel with the integrating capacitor 12 forming the integrator.
【0073】そして、演算増幅器11の非反転入力端子
には、接地電位VG と電源電圧VDDとの間の中心電圧
(=VDD/2)が、基準電圧Vref として印加されてお
り、この基準電圧Vref は、比較器14が積分器の出力
電圧Voと大小比較するための比較電圧として、比較器
14の反転入力端子にも印加されている。The center voltage (= VDD / 2) between the ground potential VG and the power supply voltage VDD is applied to the non-inverting input terminal of the operational amplifier 11 as the reference voltage Vref. Is also applied to the inverting input terminal of the comparator 14 as a comparison voltage for the comparator 14 to compare the magnitude with the output voltage Vo of the integrator.
【0074】そして更に、本第1実施例のA/D変換器
は、上記スイッチ素子16a,16b,18を切換信号
φ1〜φ4によって制御する制御回路20と、この制御
回路20から第1信号PAが出力されてから第2信号P
Bが出力されるまでの時間を2進符号化して、その時間
を表す2進デジタル信号を出力するパルス位相差符号化
回路(以下、TADという)22と、上記切換信号φ1
〜φ4のうちのφ2がロウレベルからハイレベルに立ち
上がると、その時点でTAD22から出力されている2
進デジタル信号をラッチして出力するレジスタ24とを
備えている。Further, the A / D converter according to the first embodiment includes a control circuit 20 for controlling the switch elements 16a, 16b and 18 by switching signals φ1 to φ4, and a first signal PA from the control circuit 20. Is output and the second signal P
A pulse phase difference encoding circuit (hereinafter referred to as TAD) 22 for binary encoding the time until B is output and outputting a binary digital signal representing the time, and the switching signal φ1
When φ2 out of φ4 rises from the low level to the high level, the output from the TAD 22 at that time is 2
And a register 24 for latching and outputting the binary digital signal.
【0075】ここで、スイッチ素子16aは、制御回路
20からの切換信号φ1或いはφ3がハイレベルである
ときに、接点が電源電圧VDD側に切り換わって積分用抵
抗器13aに電源電圧VDDを印加し、制御回路20から
の切換信号φ2或いはφ4がハイレベルであるときに、
接点が接地電位VG 側に切り換わって積分用抵抗器13
aに接地電位VG を印加する。また、スイッチ素子16
bは、制御回路20からの切換信号φ3がハイレベルの
ときに、接点が被測定電圧Vin側に切り換わって積分用
抵抗器13bに被測定電圧Vinを印加し、制御回路20
からの切換信号φ2或いはφ4がハイレベルであるとき
に、接点が接地電位VG 側に切り換わって積分用抵抗器
13bに接地電位VG を印加する。また更に、スイッチ
素子18は、制御回路20からの切換信号φ1がハイレ
ベルであるときに短絡して、抵抗器17を積分用コンデ
ンサ12と並列に接続させる。Here, when the switching signal φ1 or φ3 from the control circuit 20 is at a high level, the switch element 16a switches its contact to the power supply voltage VDD side and applies the power supply voltage VDD to the integrating resistor 13a. When the switching signal φ2 or φ4 from the control circuit 20 is at a high level,
The contact is switched to the ground potential VG and the integrating resistor 13
a is applied with the ground potential VG. The switch element 16
b, when the switching signal φ3 from the control circuit 20 is at a high level, the contact switches to the measured voltage Vin side to apply the measured voltage Vin to the integrating resistor 13b,
When the switching signal .phi.2 or .phi.4 is at a high level, the contact is switched to the ground potential VG side to apply the ground potential VG to the integrating resistor 13b. Further, the switch element 18 is short-circuited when the switching signal φ1 from the control circuit 20 is at a high level, and connects the resistor 17 in parallel with the integrating capacitor 12.
【0076】よって、後述するように制御回路20が切
換信号φ1をハイレベルで出力したときには、スイッチ
素子18が短絡すると共に、スイッチ素子16aの接点
が電源電圧VDD側に切り換わり、積分器は、反転入力端
子の電圧が非反転入力端子に印加されている基準電圧V
ref (=VDD/2)と等しくなるように、出力電圧Vo
を変化させるため、このときの積分器の出力電圧Vo
は、下記の式7に示すように、積分用抵抗器13aの抵
抗値Rと抵抗器17の抵抗値rとで決まる電圧VS とな
る。尚、以下、この電圧を初期電圧VS という。Therefore, when the control circuit 20 outputs the switching signal φ1 at a high level as described later, the switch element 18 is short-circuited, the contact of the switch element 16a is switched to the power supply voltage VDD side, and the integrator The reference voltage V applied to the non-inverting input terminal
ref (= VDD / 2) so that the output voltage Vo
To change the output voltage Vo of the integrator at this time.
Is a voltage VS determined by the resistance value R of the integrating resistor 13a and the resistance value r of the resistor 17, as shown in the following Expression 7. Hereinafter, this voltage is referred to as an initial voltage VS.
【0077】[0077]
【数7】 VS =(VDD/2)×(1−r/R) …(7) そして、式7から分かるように、この初期電圧VS は、
上記基準電圧Vref (=VDD/2)よりも低くなる(換
言すれば、接地電位VG 側になる)が、本第1実施例で
は、初期電圧VS が基準電圧Vref よりも少しだけ低く
なるように、抵抗器17の抵抗値rを、積分用抵抗器1
3aの抵抗値Rに対して十分小さい値に設定している。
また、本第1実施例において、2つの積分用抵抗器13
a,13bの抵抗値は、共に同じ値に設定している。VS = (VDD / 2) × (1−r / R) (7) As can be seen from Equation 7, the initial voltage VS is
Although it is lower than the reference voltage Vref (= VDD / 2) (in other words, it is closer to the ground potential VG), in the first embodiment, the initial voltage VS is set to be slightly lower than the reference voltage Vref. , The resistance value r of the resistor 17 to the integrating resistor 1
It is set to a value sufficiently smaller than the resistance value R of 3a.
In the first embodiment, two integrating resistors 13 are used.
The resistance values of a and 13b are set to the same value.
【0078】次に、TAD(パルス位相差符号化回路)
22について説明する。尚、この種のパルス位相差符号
化回路の構成及び動作については、前述した特開平3−
220814号公報や特開平6−216721号公報等
に詳細に記載されているため、ここでは、図2を用いて
簡単に説明する。Next, TAD (pulse phase difference encoding circuit)
22 will be described. The configuration and operation of this type of pulse phase difference encoding circuit are described in Japanese Patent Laid-Open Publication No.
Since it is described in detail in Japanese Patent Application Laid-Open No. 220814, Japanese Patent Application Laid-Open No. 6-216721, and the like, it will be briefly described here with reference to FIG.
【0079】図2に示す如く、TAD22は、起動用反
転回路としての2入力ナンドゲートNANDと複数のイ
ンバータIVとを順次リング状に連結してなり、ナンド
ゲートNANDのインバータIVとは接続されない方の
入力端子に、制御回路20からの第1信号PAが入力さ
れたパルス周回回路23を備えている。このパルス周回
回路23は、制御回路20からの第1信号PAがロウレ
ベルのときには、ナンドゲートNANDの出力がハイレ
ベルになると共に、ナンドゲートNANDの1段前に接
続されたインバータIVからナンドゲートNANDへの
出力もハイレベルとなり、この状態で安定するように構
成されている。そして、第1信号PAがロウレベルから
ハイレベルになると、ナンドゲートNANDが入力信号
の反転動作を開始して、以後、各反転回路(即ちナンド
ゲートNAND及びインバータIV)によりパルス信号
を順次反転して周回させる。As shown in FIG. 2, the TAD 22 is formed by sequentially connecting a two-input NAND gate NAND as a start-up inverting circuit and a plurality of inverters IV in a ring shape, and the input which is not connected to the inverter IV of the NAND gate NAND. A pulse circulation circuit 23 to which a first signal PA from the control circuit 20 is input is provided at a terminal. When the first signal PA from the control circuit 20 is at a low level, the pulse circulating circuit 23 makes the output of the NAND gate NAND a high level and outputs the output from the inverter IV connected immediately before the NAND gate NAND to the NAND gate NAND. Is also at a high level, and is configured to be stable in this state. When the first signal PA changes from the low level to the high level, the NAND gate NAND starts the inversion operation of the input signal, and thereafter, the pulse signal is sequentially inverted by each of the inversion circuits (that is, the NAND gate NAND and the inverter IV) to circulate. .
【0080】また更に、TAD22は、パルス周回回路
23を構成する何れかの反転回路から出力されるパルス
信号の立上りエッジ(又は立下がりエッジ)をカウント
することにより、パルス周回回路23内でパルス信号が
何回周回したかをカウントし、そのカウント数を表す2
進デジタル信号(本実施例では10ビットデータ)を出
力するカウンタ26と、制御回路20からの第2信号P
Bがロウレベルからハイレベルに変化した時(第2信号
PBの立上りタイミング)に、カウンタ26からの10
ビットデータをラッチして出力するラッチ回路28と、
パルス周回回路23を構成する反転回路のうち予め定め
られた複数の反転回路の出力信号を受け、上記第2信号
PBがロウレベルからハイレベルに変化した時に、パル
ス信号がパルス周回回路23内の何れの反転回路に到達
しているかを検出するパルスセレクタ30と、パルスセ
レクタ30からの信号に基づき、パルス周回回路23の
ナンドゲートNANDから数えて、パルスセレクタ30
により検出された反転回路が何段目に位置しているかを
示す2進デジタル信号(即ち、ナンドゲートNANDか
らパルス信号が到達していると検出された反転回路まで
の反転回路の数に応じた2進デジタル信号であり、本実
施例では5ビットデータ)を出力するエンコーダ32と
を備えている。Further, the TAD 22 counts the rising edge (or the falling edge) of the pulse signal output from any of the inverting circuits constituting the pulse circulating circuit 23, and thereby the pulse signal in the pulse circulating circuit 23 is counted. Counts how many times the orbit has circulated, and represents the count number.
26 that outputs a binary digital signal (10-bit data in this embodiment), and a second signal P from the control circuit 20.
When B changes from a low level to a high level (rising timing of the second signal PB), 10
A latch circuit 28 for latching and outputting bit data;
Upon receiving output signals of a plurality of predetermined inverting circuits among the inverting circuits constituting the pulse circulating circuit 23, when the second signal PB changes from a low level to a high level, the pulse signal is A pulse selector 30 for detecting whether or not the pulse has reached the inverting circuit, and counting from the NAND gate NAND of the pulse circulating circuit 23 based on the signal from the pulse selector 30,
(2) corresponding to the number of inverting circuits from the NAND gate NAND to the inverting circuit in which the pulse signal is detected to indicate in which stage the inverting circuit detected is located. And an encoder 32 that outputs a binary digital signal (in this embodiment, 5-bit data).
【0081】このTAD22では、パルス周回回路23
のナンドゲートNANDに入力される第1信号PAをロ
ウレベルからハイレベルにして、パルス周回回路23の
パルス周回動作を開始させ、その後、ラッチ回路28及
びパルスセレクタ30に入力される第2信号PBをロウ
レベルからハイレベルに変化させれば、第1信号PAが
ハイレベルになってから第2信号PBが立ち上がるまで
の間にパルス周回回路23上をパルス信号が何周周回し
たかが、カウンタ26及びラッチ回路28により検出さ
れ、第2信号PBが立ち上がった時点でパルス周回回路
23内の何れの反転回路にパルス信号が到達しているか
が、パルス検出回路としてのパルスセレクタ30及びエ
ンコーダ32により検出される。そして、ラッチ回路2
8からの10ビットデータ(つまりカウンタ26のカウ
ント値)を上位ビットとし、エンコーダ32からの5ビ
ットデータを下位ビットとした15ビットデータが、第
1信号PAがハイレベルになってから第2信号PBが立
ち上がるまでの間にパルス信号が伝搬した(即ち反転動
作した)反転回路の総数に応じた値を表すこととなり、
延いては、第1信号PAと第2信号PBとの位相差(つ
まり入力時間差)を、各反転回路の反転動作時間或いは
その数倍の時間を分解能として符号化した2進デジタル
信号として出力される。In the TAD 22, the pulse circulating circuit 23
The first signal PA input to the NAND gate NAND is changed from low level to high level to start the pulse circulating operation of the pulse circulating circuit 23, and then the second signal PB input to the latch circuit 28 and the pulse selector 30 is set to low level. From the first signal PA to the high level until the second signal PB rises, the counter 26 and the latch determine how many times the pulse signal has circulated on the pulse circulating circuit 23. When the pulse signal reaches the inverting circuit in the pulse circulating circuit 23 when the second signal PB rises, the pulse selector 30 and the encoder 32 detect the pulse signal. . And the latch circuit 2
The 15-bit data with the 10-bit data from 8 (that is, the count value of the counter 26) as the upper bit and the 5-bit data from the encoder 32 with the lower bit becomes the second signal after the first signal PA becomes high level. The pulse signal represents a value corresponding to the total number of inverting circuits in which the pulse signal has propagated (that is, has performed an inverting operation) before PB rises,
Further, the phase difference (that is, the input time difference) between the first signal PA and the second signal PB is output as a binary digital signal obtained by encoding the inversion operation time of each inversion circuit or a time several times as long as the inversion operation time. You.
【0082】次に、制御回路20は、図3に示す如く、
3段のシフトレジスタを形成する3個のDタイプフリッ
プフロップ(以下、単にフリップフロップという)F
1,F2,F3と、クロック(C)端子が上記各フリッ
プフロップF1〜F3のクロック端子と共通に接続され
ると共に、データ(D)端子が上記シフトレジスタを形
成する3段目のフリップフロップF3のQバー出力(Q
B)端子に接続され、更にQバー出力端子が上記シフト
レジスタを形成する1段目のフリップフロップF1のデ
ータ端子に接続されたフリップフロップF4と、外部か
らのクロックCLKとフリップフロップF4のQバー出
力とが入力されたアンドゲート34と、比較器14の出
力信号CMPとフリップフロップF1のQ出力とが入力
されたアンドゲート36と、TAD22を構成するカウ
ンタ26の最上位ビットMSBとフリップフロップF2
のQ出力とが入力されたアンドゲート38と、比較器1
4の出力信号CMPとフリップフロップF3のQ出力と
が入力されたアンドゲート40と、上記4つのアンドゲ
ート34〜40の出力の論理和信号を、上記フリップフ
ロップF1〜F4のクロック端子へ出力する4入力オア
ゲート42と、外部からのリセット信号RSTを反転し
て、上記フリップフロップF1〜F4のリセット(R
B)端子へ出力するインバータ44とを備えている。Next, as shown in FIG. 3, the control circuit 20
Three D-type flip-flops (hereinafter, simply referred to as flip-flops) F forming a three-stage shift register
1, F2, and F3, and a clock (C) terminal commonly connected to the clock terminals of the flip-flops F1 to F3, and a data (D) terminal connected to a third-stage flip-flop F3 forming the shift register. Q bar output (Q
B) a flip-flop F4 connected to the data terminal of the first-stage flip-flop F1 forming the shift register, and an external clock CLK and a Q-bar of the flip-flop F4. The AND gate 34 to which the output is input, the AND gate 36 to which the output signal CMP of the comparator 14 and the Q output of the flip-flop F1 are input, the most significant bit MSB of the counter 26 constituting the TAD 22 and the flip-flop F2
And the gate 38 to which the Q output of the comparator 1 is input and the comparator 1
And an AND gate 40 to which the output signal CMP and the Q output of the flip-flop F3 are input, and outputs the logical sum signal of the outputs of the four AND gates 34 to 40 to the clock terminals of the flip-flops F1 to F4. A 4-input OR gate 42 and an external reset signal RST are inverted to reset the flip-flops F1 to F4 (R
B) an inverter 44 for outputting to a terminal.
【0083】また更に、制御回路20は、アンドゲート
36の出力がクロック端子に入力され、データ端子に電
源電圧VDDが印加されたフリップフロップF5と、アン
ドゲート40の出力と外部からのリセット信号RSTと
の否定論理和信号を、フリップフロップF5のリセット
端子へ出力するノアゲート46と、フリップフロップF
5のQ出力とカウンタ26の最上位ビットMSBとの論
理和信号を出力するオアゲート48とを備えている。Further, the control circuit 20 controls the flip-flop F5 in which the output of the AND gate 36 is input to the clock terminal and the power supply voltage VDD is applied to the data terminal, the output of the AND gate 40, and an external reset signal RST. NOR gate 46, which outputs a NOR signal to the reset terminal of flip-flop F5,
An OR gate 48 for outputting a logical sum signal of the Q output of 5 and the most significant bit MSB of the counter 26 is provided.
【0084】そして、このように構成された制御回路2
0では、フリップフロップF4のQバー出力を、スイッ
チ素子16a及び18への切換信号φ1として出力し、
フリップフロップF1のQ出力を、スイッチ素子16a
及び16bへの切換信号φ2として出力し、フリップフ
ロップF2のQ出力を、スイッチ素子16a及び16b
への切換信号φ3として出力し、フリップフロップF3
のQ出力を、スイッチ素子16a及び16bへの切換信
号φ4として出力する。また、オアゲート48の出力
を、TAD22を構成するパルス周回回路23への第1
信号PAとして出力し、フリップフロップF5のQバー
出力を、TAD22を構成するラッチ回路28及びパル
スセレクタ30への第2信号PBとして出力する。Then, the control circuit 2 thus configured
0, the Q bar output of the flip-flop F4 is output as the switching signal φ1 to the switch elements 16a and 18;
The Q output of the flip-flop F1 is connected to the switch element 16a
And 16b, and outputs the Q output of flip-flop F2 to switch elements 16a and 16b.
To the flip-flop F3
Is output as a switching signal φ4 to the switching elements 16a and 16b. Further, the output of the OR gate 48 is supplied to the pulse circuit 23 constituting the TAD 22 by the first circuit.
The signal Q is output as the signal PA, and the Q bar output of the flip-flop F5 is output as the second signal PB to the latch circuit 28 and the pulse selector 30 constituting the TAD 22.
【0085】次に、以上のように構成された第1実施例
のA/D変換器の動作について、図4に示すタイムチャ
ートに沿って説明する。まず、外部からのリセット信号
RSTがハイレベルである初期状態では、制御回路20
の全フリップフロップF1〜F5がリセットされて、切
換信号φ1〜φ4のうち、切換信号φ1だけがハイレベ
ルとなる。よって、前述したように、スイッチ素子18
が短絡すると共に、スイッチ素子16aの接点が電源電
圧VDD側に切り換わるため、積分器の出力電圧Voは、
基準電圧Vref (=VDD/2)よりも若干低い初期電圧
VS に保持される(式7参照)。Next, the operation of the A / D converter according to the first embodiment configured as described above will be described with reference to a time chart shown in FIG. First, in the initial state where the external reset signal RST is at a high level, the control circuit 20
Are reset, and only the switching signal φ1 of the switching signals φ1 to φ4 attains a high level. Therefore, as described above, the switching element 18
Is short-circuited, and the contact point of the switch element 16a switches to the power supply voltage VDD side, so that the output voltage Vo of the integrator becomes
It is kept at the initial voltage VS slightly lower than the reference voltage Vref (= VDD / 2) (see equation 7).
【0086】そして、リセット信号RSTがハイレベル
からロウレベルに変化して、フリップフロップF1〜F
5のリセットが解除され、その後、図4の時刻t1に示
す如く、外部からのクロックCLKが立ち上がると、制
御回路20において、アンドゲート34からオアゲート
42を介して、フリップフロップF1〜F4のクロック
端子に立上りエッジが入力されるため、切換信号φ1〜
φ4のうち、切換信号φ2だけがハイレベルとなる。Then, the reset signal RST changes from the high level to the low level, and the flip-flops F1 to F
5 is released, and thereafter, as shown at time t1 in FIG. 4, when the external clock CLK rises, the control circuit 20 causes the clock terminals of the flip-flops F1 to F4 via the AND gate 34 and the OR gate 42 in the control circuit 20. , The switching signals φ1 to φ1
Of φ4, only the switching signal φ2 is at the high level.
【0087】すると、スイッチ素子18が開放すると共
に、スイッチ素子16aの接点とスイッチ素子16bの
接点とが両方共に接地電位VG 側に切り換わり、積分器
が接地電位VG の積分を開始する。そして、積分器の出
力電圧Voは、接地電位VGの積分に伴って、初期電圧
VS から上昇することとなる。また、切換信号φ2がハ
イレベルに変化したタイミングで、レジスタ24は、そ
のときTAD22から出力されている2進デジタル信号
(15ビットデータ)をラッチして出力する。Then, the switch element 18 is opened, the contact of the switch element 16a and the contact of the switch element 16b are both switched to the ground potential VG, and the integrator starts to integrate the ground potential VG. Then, the output voltage Vo of the integrator rises from the initial voltage VS with the integration of the ground potential VG. At the timing when the switching signal φ2 changes to the high level, the register 24 latches and outputs the binary digital signal (15-bit data) output from the TAD 22 at that time.
【0088】その後、積分器の出力電圧Voが上昇し
て、比較器14の比較電圧(つまり基準電圧Vref )を
越えると、時刻t2に示す如く、比較器14の出力信号
CMPがロウレベルからハイレベルに変化(反転)す
る。尚、時刻t2は、実際には、積分器の出力電圧Vo
が、基準電圧Vref に対して比較器14のオフセット電
圧を加えた電圧に達した時点である。Thereafter, when the output voltage Vo of the integrator rises and exceeds the comparison voltage of the comparator 14 (that is, the reference voltage Vref), as shown at time t2, the output signal CMP of the comparator 14 changes from the low level to the high level. (Reverse). At time t2, the output voltage Vo of the integrator is actually
At the time when the voltage reaches the sum of the reference voltage Vref and the offset voltage of the comparator 14.
【0089】すると、制御回路20において、今度はア
ンドゲート36からオアゲート42を介して、フリップ
フロップF1〜F4のクロック端子に立上りエッジが入
力され、切換信号φ1〜φ4のうち、切換信号φ3だけ
がハイレベルとなる。また、これと同時に、アンドゲー
ト36からフリップフロップF5のクロック端子に立上
りエッジが入力され、オアゲート48の出力である第1
信号PAがロウレベルからハイレベルへ変化すると共
に、フリップフロップF5のQバー出力である第2信号
PBがハイレベルからロウレベルへ変化する。Then, in the control circuit 20, a rising edge is input to the clock terminals of the flip-flops F1 to F4 from the AND gate 36 via the OR gate 42, and only the switching signal φ3 of the switching signals φ1 to φ4 is output. High level. At the same time, a rising edge is input from the AND gate 36 to the clock terminal of the flip-flop F5, and the output of the OR gate 48 is the first signal.
The signal PA changes from the low level to the high level, and the second signal PB, which is the Q-bar output of the flip-flop F5, changes from the high level to the low level.
【0090】そして、上記のように切換信号φ3がハイ
レベルになると、スイッチ素子16aの接点が電源電圧
VDD側に切り換わると共に、スイッチ素子16bの接点
が被測定電圧Vin側に切り換わり、これにより、積分器
は、被測定電圧Vinと電源電圧VDDとを加算平均した電
圧((Vin+VDD)/2)の積分を開始することとな
る。また、上記のように第1信号PAがハイレベルに変
化すると、TAD22のパルス周回回路23が、パルス
信号の周回動作を開始する。尚、以下の説明において、
被測定電圧Vinと電源電圧VDDとを加算平均した電圧
を、単に、加算平均電圧VH ともいう。When the switching signal φ3 goes high as described above, the contact of the switch element 16a switches to the power supply voltage VDD side, and the contact of the switch element 16b switches to the measured voltage Vin side. The integrator starts to integrate a voltage ((Vin + VDD) / 2) obtained by averaging the measured voltage Vin and the power supply voltage VDD. When the first signal PA changes to the high level as described above, the pulse circulating circuit 23 of the TAD 22 starts the circulating operation of the pulse signal. In the following description,
The voltage obtained by averaging the measured voltage Vin and the power supply voltage VDD is simply referred to as an averaging voltage VH.
【0091】ここで、上記加算平均電圧VH (=(Vin
+VDD)/2)は、被測定電圧Vinが接地電位VG と電
源電圧VDDとの間の範囲内にあれば、常に、基準電圧V
ref(=VDD/2)から電源電圧VDDまでの電圧とな
る。よって、切換信号φ3がハイレベルになって積分器
が上記加算平均電圧VH の積分を開始すれば、積分器の
出力電圧Voは、常に下降する。尚、このように積分器
の出力電圧Voが下降し始めると、比較器14の出力信
号CMPは、前述した時刻t2の反転方向とは反対の方
向、即ちハイレベルからロウレベルへ反転する。Here, the above average voltage VH (= (Vin
+ VDD) / 2) is always equal to the reference voltage V if the measured voltage Vin is within the range between the ground potential VG and the power supply voltage VDD.
The voltage ranges from ref (= VDD / 2) to the power supply voltage VDD. Therefore, when the switching signal φ3 becomes high level and the integrator starts to integrate the above average voltage VH, the output voltage Vo of the integrator always drops. When the output voltage Vo of the integrator starts to fall in this way, the output signal CMP of the comparator 14 is inverted from the above-described direction at the time t2, that is, from the high level to the low level.
【0092】そして、時刻t2にて第1信号PAがハイ
レベルに変化してから、パルス周回回路23上をパルス
信号が29 回だけ周回すると、時刻t3に示す如く、T
AD22にてカウンタ26の最上位ビットMSBが
「0」(=ロウレベル)から「1」(=ハイレベル)へ
変化する。[0092] Then, after changing the first signal PA is at the high level at time t2, the pulse signal on the pulse circulating circuit 23 circulates only 2 9 times, as shown at time t3, T
At AD22, the most significant bit MSB of the counter 26 changes from "0" (= low level) to "1" (= high level).
【0093】すると、制御回路20において、今度はア
ンドゲート38からオアゲート42を介して、フリップ
フロップF1〜F4のクロック端子に立上りエッジが入
力され、切換信号φ1〜φ4のうち、切換信号φ4だけ
がハイレベルとなる。そして、切換信号φ4がハイレベ
ルになると、時刻t2の場合と同様に、スイッチ素子1
6aの接点とスイッチ素子16bの接点とが両方共に接
地電位VG 側に切り換わって、積分器が接地電位VG の
積分を開始し、これにより、積分器の出力電圧Voは、
時刻t3の時点から上昇することとなる。Then, in the control circuit 20, a rising edge is input to the clock terminals of the flip-flops F1 to F4 from the AND gate 38 via the OR gate 42, and only the switching signal φ4 among the switching signals φ1 to φ4 is output. High level. Then, when the switching signal φ4 becomes high level, the switching element 1 is switched in the same manner as at the time t2.
6a and the contact of the switch element 16b are both switched to the ground potential VG side, and the integrator starts to integrate the ground potential VG, whereby the output voltage Vo of the integrator becomes
It will rise from time t3.
【0094】そして、その後、積分器の出力電圧Voが
比較器14の比較電圧(つまり基準電圧Vref )を越え
ると、時刻t4に示す如く、比較器14の出力信号CM
Pが再度ロウレベルからハイレベルへ反転する。尚、時
刻t4も、時刻t2と同様に、積分器の出力電圧Vo
が、基準電圧Vref に対して比較器14のオフセット電
圧を加えた電圧に達した時点である。Then, when the output voltage Vo of the integrator exceeds the comparison voltage of the comparator 14 (that is, the reference voltage Vref), as shown at time t4, the output signal CM of the comparator 14 is output.
P is again inverted from low level to high level. At time t4, the output voltage Vo of the integrator is the same as at time t2.
At the time when the voltage reaches the sum of the reference voltage Vref and the offset voltage of the comparator 14.
【0095】すると、制御回路20において、今度はア
ンドゲート40からオアゲート42を介して、フリップ
フロップF1〜F4のクロック端子に立上りエッジが入
力され、切換信号φ1〜φ4のうち切換信号φ1だけが
ハイレベルの状態に戻る。また、これと同時に、アンド
ゲート40からノアゲート46を介して、フリップフロ
ップF5のリセット端子にロウレベルの信号が入力され
るため、フリップフロップF5がリセットされて、その
Qバー出力である第2信号PBが、ロウレベルからハイ
レベルへ変化する。Then, in the control circuit 20, a rising edge is input to the clock terminals of the flip-flops F1 to F4 from the AND gate 40 via the OR gate 42, and only the switching signal φ1 of the switching signals φ1 to φ4 is high. Return to level state. At the same time, since a low-level signal is input from the AND gate 40 to the reset terminal of the flip-flop F5 via the NOR gate 46, the flip-flop F5 is reset and the second signal PB which is the Q-bar output thereof is output. Changes from a low level to a high level.
【0096】そして、このように第2信号PBが立ち上
がると、TAD22が、時刻t2で第1信号PAがハイ
レベルになってから時刻t4で第2信号PBが立ち上が
るまでの時間を表す、15ビットのデータを出力するこ
ととなる。その後、パルス周回回路23でのパルス周回
回数が210回に達して、時刻t5に示すように、カウン
タ26の最上位ビットMSBが「0」になると(即ち、
カウンタ26がオーバーフローして、その全ビットが
「0」になると)、オアゲート48から出力される第1
信号PAがハイレベルからロウレベルに戻って、パルス
周回回路23のパルス周回動作が停止する。When the second signal PB rises in this manner, the TAD 22 becomes a 15-bit signal representing the time from when the first signal PA goes high at time t2 to when the second signal PB rises at time t4. Will be output. Thereafter, the pulse number of times of circulation of a pulse circulating circuit 23 reaches 2 10 times, as shown at time t5, when the most significant bit MSB of the counter 26 becomes "0" (i.e.,
When the counter 26 overflows and all its bits become "0"), the first
The signal PA returns from the high level to the low level, and the pulse circulating operation of the pulse circulating circuit 23 stops.
【0097】そして、更にその後、外部からのクロック
CLKが再び立ち上がると、前述したように、切換信号
φ2だけがハイレベルとなって、積分器による接地電位
VGの積分が開始され、この時点で、前述した時刻t4
でTAD22から新たに出力された15ビットデータ
が、レジスタ24にラッチされる。尚、本第1実施例で
は、TAD22のデータがレジスタ24にラッチされる
と、その直後に、カウンタ26,ラッチ回路28,及び
パルスセレクタ30の記憶内容がクリアされるようにな
っている。Then, when the clock CLK from the outside rises again, only the switching signal φ2 goes high, as described above, and the integration of the ground potential VG by the integrator is started. Time t4 described above
, The 15-bit data newly output from the TAD 22 is latched in the register 24. In the first embodiment, immediately after the data of the TAD 22 is latched by the register 24, the stored contents of the counter 26, the latch circuit 28, and the pulse selector 30 are cleared.
【0098】以後は、前述した時刻t1以降と同様の動
作が繰り返される。そして、本実施例のA/D変換器で
は、切換信号φ2がロウレベルからハイレベルに変化し
た時にレジスタ24によりラッチされたTAD22から
の15ビットデータにて、カウンタ26の最上位ビット
MSBに対応するビットより下位のビット群、即ち、レ
ジスタ24によりラッチされた15ビットデータのう
ち、最上位ビットを除く14ビットのデータを、被測定
電圧Vinの値を表す2進デジタル信号として、外部へ出
力する。Thereafter, the same operation as that after time t1 described above is repeated. In the A / D converter of the present embodiment, the 15-bit data from the TAD 22 latched by the register 24 when the switching signal φ2 changes from the low level to the high level corresponds to the most significant bit MSB of the counter 26. A group of bits lower than the bits, that is, 14-bit data excluding the most significant bit of the 15-bit data latched by the register 24 is output to the outside as a binary digital signal representing the value of the voltage under measurement Vin. .
【0099】以上のように、本第1実施例のA/D変換
器では、まず、スイッチ素子18を短絡させた状態で、
一方の積分用抵抗器13aにスイッチ素子16aを介し
て電源電圧VDDを印加することにより、積分器の出力電
圧Voを、比較器14の出力信号CMPがロウレベルか
らハイレベルに反転する近傍の初期電圧VS (即ち基準
電圧Vref よりも若干低い電圧)に保持させておき(時
刻t1以前)、その後、スイッチ素子18を開放すると
共に、スイッチ素子16a,16bを介し2つの積分用
抵抗器13a,13bに接地電位VG を夫々印加して、
積分器に接地電位VG を積分させることにより、比較器
14の出力信号CMPがロウレベルからハイレベルに反
転するように積分器の出力電圧Voを上昇させるように
している(時刻t1から時刻t2)。As described above, in the A / D converter of the first embodiment, first, with the switch element 18 short-circuited,
By applying the power supply voltage VDD to one of the integrating resistors 13a via the switch element 16a, the output voltage Vo of the integrator is changed to the initial voltage near the point where the output signal CMP of the comparator 14 is inverted from low level to high level. VS (i.e., a voltage slightly lower than the reference voltage Vref) (before time t1). Thereafter, the switch element 18 is opened and the two integrating resistors 13a and 13b are connected via the switch elements 16a and 16b. By applying the ground potentials VG, respectively,
By integrating the ground potential VG with the integrator, the output voltage Vo of the integrator is increased so that the output signal CMP of the comparator 14 is inverted from the low level to the high level (from time t1 to time t2).
【0100】そして、比較器14の出力信号CMPがロ
ウレベルからハイレベルに反転すると(時刻t2)、第
1信号PAをハイレベルにしてパルス周回回路23のパ
ルス周回動作を開始させ、カウンタ26の最上位ビット
MSBが「1」に変化するまでの間、積分器に被測定電
圧Vinと電源電圧VDDとを加算平均した加算平均電圧V
H を積分させて、積分器の出力電圧Voを、比較器14
の出力信号CMPがハイレベルからロウレベルに反転す
るように下降させ、その後、カウンタ26の最上位ビッ
トMSBが「1」に変化すると(時刻t3)、今度は、
積分器に接地電位VG を積分させて、積分器の出力電圧
Voを、比較器14の出力信号CMPが再びロウレベル
からハイレベルに反転するように上昇させるようにして
おり、比較器14の出力信号CMPが反転すると(時刻
t4)、TAD22への第2信号PBを立ち上げて、T
AD22に時刻t2から時刻t4までの時間を表す2進
デジタル信号を出力させている。When the output signal CMP of the comparator 14 is inverted from the low level to the high level (time t2), the first signal PA is set to the high level to start the pulse circulating operation of the pulse circulating circuit 23, and the counter 26 Until the upper bit MSB changes to “1”, the integrator averages the average voltage V obtained by averaging the measured voltage Vin and the power supply voltage VDD.
H is integrated, and the output voltage Vo of the integrator is calculated by the comparator 14.
Is lowered so that the output signal CMP of the counter 26 is inverted from the high level to the low level, and then the most significant bit MSB of the counter 26 changes to “1” (time t3).
The integrator integrates the ground potential VG to increase the output voltage Vo of the integrator so that the output signal CMP of the comparator 14 is inverted again from the low level to the high level. When the CMP is inverted (time t4), the second signal PB to the TAD 22 rises and T
The AD 22 outputs a binary digital signal representing the time from time t2 to time t4.
【0101】ここで、時刻t2で比較器14の出力信号
CMPが反転してから、カウンタ26の最上位ビットM
SBが「1」に変化した時刻t3までの間に、加算平均
電圧VH を積分したことによる積分器の出力変化電圧V
aは、下記の式8となり、また、時刻t3から、比較器
14の出力信号CMPが再び反転する時刻t4までの間
に、接地電位VG を積分したことによる積分器の出力変
化電圧Vbは、下記の式9となる。Here, after the output signal CMP of the comparator 14 is inverted at time t2, the most significant bit M
Until time t3 when SB changes to "1", the output change voltage V of the integrator due to integration of the averaged voltage VH.
a is given by the following equation 8. Further, from time t3 to time t4 when the output signal CMP of the comparator 14 is again inverted, the output change voltage Vb of the integrator due to integration of the ground potential VG is: Equation 9 below is obtained.
【0102】尚、式8において、「 ∫_(0)^(Ta)[(V
in+VDD)/2−VDD/2]dt」は、加算平均電圧V
H と基準電圧Vref との差[(Vin+VDD)/2−VDD
/2]を時間Taだけ積分した値であり、時間Taは、
図4に示す如く時刻t2から時刻t3までの時間に相当
している。また同様に、式9において、「 ∫_(0)^(Tb)
[0−VDD/2]dt」は、接地電位VG と基準電圧V
ref との差[0−VDD/2]を時間Tbだけ積分した値
であり、時間Tbは、図4に示す如く時刻t3から時刻
t4までの時間に相当している。そして、式8,9にお
いて、「C」は積分用コンデンサ12の静電容量であ
り、「R」は積分用抵抗器13a,13bの合成抵抗値
である。In equation 8, "「 _ (0) ^ (Ta) [(V
in + VDD) / 2−VDD / 2] dt ”is the average voltage V
H and the difference between the reference voltage Vref [(Vin + VDD) / 2−VDD
/ 2] by the time Ta, and the time Ta is
As shown in FIG. 4, it corresponds to the time from time t2 to time t3. Similarly, in equation 9, “「 _ (0) ^ (Tb)
[0−VDD / 2] dt ”is the ground potential VG and the reference voltage V
This is a value obtained by integrating the difference [0−VDD / 2] with respect to ref by the time Tb, and the time Tb corresponds to the time from time t3 to time t4 as shown in FIG. In Equations 8 and 9, “C” is the capacitance of the integrating capacitor 12, and “R” is the combined resistance value of the integrating resistors 13 a and 13 b.
【0103】[0103]
【数8】 Va=−∫_(0)^(Ta)[(Vin+VDD)/2−VDD/2]dt/CR =−Vin×Ta/(2×CR) …(8)Va = −∫_ (0) ^ (Ta) [(Vin + VDD) / 2−VDD / 2] dt / CR = −Vin × Ta / (2 × CR) (8)
【0104】[0104]
【数9】 Vb=−∫_(0)^(Tb)[0−VDD/2]dt/CR =VDD×Tb/(2×CR) …(9) そして、比較器14の出力信号CMPがロウレベルから
ハイレベルに変化した時点から、加算平均電圧VH の積
分を開始し、同様に比較器14の出力信号CMPが再び
ロウレベルからハイレベルに変化した時点で、接地電位
VG の積分を終了するようにしているいるため、上記出
力変化電圧Vaの絶対値(即ち、加算平均電圧VH を時
間Taだけ積分した際の積分器の出力変化量)と、上記
出力変化電圧Vbの絶対値(即ち、接地電位VG を時間
Tbだけ積分した際の積分器の出力変化量)とは、共に
等しくなり、Va+Vb=0となるため、上記式8,9
から下記の式10が成立する。Vb = −∫_ (0) ^ (Tb) [0−VDD / 2] dt / CR = VDD × Tb / (2 × CR) (9) Then, the output signal CMP of the comparator 14 is The integration of the averaged voltage VH is started at the time when the level changes from the low level to the high level. Similarly, when the output signal CMP of the comparator 14 changes from the low level to the high level, the integration of the ground potential VG is terminated. Therefore, the absolute value of the output change voltage Va (that is, the output change amount of the integrator when the averaging voltage VH is integrated by the time Ta) and the absolute value of the output change voltage Vb (that is, ground) (The amount of change in the output of the integrator when the potential VG is integrated for the time Tb), and Va + Vb = 0.
Equation 10 below is established from
【0105】[0105]
【数10】Vin/VDD=Tb/Ta …(10) よって、被測定電圧Vinの値は、接地電位VG を積分し
た時間Tbと加算平均電圧VH を積分した時間Taとの
比(Tb/Ta)により、数値化されることとなる。Vin / VDD = Tb / Ta (10) Accordingly, the value of the measured voltage Vin is calculated as the ratio (Tb / Ta) of the time Tb obtained by integrating the ground potential VG and the time Ta obtained by integrating the average voltage VH. ) Is converted into a numerical value.
【0106】そこで、本第1実施例のA/D変換器で
は、図4の時刻t4で第2信号PBを立ち上げたことに
よりTAD22から出力される15ビットデータのう
ち、最上位ビットを除く14ビットのデータを、被測定
電圧Vinの値を表す2進デジタル信号(つまり、A/D
変換後の2進デジタル信号)として、外部へ出力するよ
うにしている。Therefore, in the A / D converter according to the first embodiment, since the second signal PB rises at time t4 in FIG. 4, the most significant bit is removed from the 15-bit data output from the TAD 22. The 14-bit data is converted into a binary digital signal (that is, A / D
(A converted binary digital signal).
【0107】即ち、まず、本実施例のA/D変換器で
は、パルス周回回路23のパルス周回動作を開始させて
からカウンタ26の最上位ビットMSBが「1」に変化
するまでの間、積分器に上記加算平均電圧VH を積分さ
せるようにしているため、加算平均電圧VH の積分が終
了した時点(カウンタ26の最上位ビットMSBが
「1」に変化した時点)で、TAD22のラッチ回路2
8及びパルスセレクタ30へ第2信号PBを出力したと
仮定すると、そのときTAD22から出力される15ビ
ットデータは、最上位ビットが「1」で且つ下位の14
ビットが全て「0」である2進デジタル信号となる。つ
まり、加算平均電圧VH の積分時間Taを表す2進デジ
タル信号は、最上位ビットだけが「1」である15ビッ
トデータとなる。That is, first, in the A / D converter of this embodiment, the integration is performed from the start of the pulse circulating operation of the pulse circulating circuit 23 until the most significant bit MSB of the counter 26 changes to "1". When the integration of the averaged voltage VH is completed (when the most significant bit MSB of the counter 26 changes to "1"), the latch circuit 2 of the TAD 22 is activated.
Assuming that the second signal PB has been output to the pulse selector 30 and the pulse selector 30, the 15-bit data output from the TAD 22 at that time has the most significant bit “1” and the lower 14 bits.
This is a binary digital signal whose bits are all "0". That is, the binary digital signal representing the integration time Ta of the average voltage VH is 15-bit data in which only the most significant bit is "1".
【0108】そして、図4の時刻t4で第2信号PBを
立ち上げたことによりTAD22から出力される15ビ
ットデータは、前述したように、加算平均電圧VH の積
分時間Taと接地電位VG の積分時間Tbとを加算した
時間を表すこととなるが、本第1実施例では、基準電圧
Vref が接地電位VG と電源電圧VDDとの間の中心電圧
(VDD/2)に設定されているため、接地電位VG の積
分時間Tbは、加算平均電圧VH の積分時間Taよりも
常に短くなる。As described above, the 15-bit data output from the TAD 22 when the second signal PB rises at time t4 in FIG. 4 is obtained by integrating the integration time Ta of the average voltage VH and the integration of the ground potential VG. In this first embodiment, the reference voltage Vref is set to the center voltage (VDD / 2) between the ground potential VG and the power supply voltage VDD. The integration time Tb of the ground potential VG is always shorter than the integration time Ta of the averaging voltage VH.
【0109】従って、上記両積分時間Ta,Tbを加算
した時間を表す15ビットデータにて、最上位ビットを
除く下位14ビットのデータは、加算平均電圧VH の積
分時間Taに対する接地電位VG の積分時間Tbの割
合、即ち、上記両積分時間Tb,Taの比(Tb/T
a)を、そのまま表すこととなる。そこで、本実施例の
A/D変換器では、この下位14ビットのデータを、被
測定電圧Vinの値を表す2進デジタル信号として、外部
へ出力するようにしているのである。尚、本第1実施例
では、抵抗器17及びスイッチ素子18からなる電圧設
定用回路と、スイッチ素子16aと、制御回路20内の
アンドゲート34及びフリップフロップF1,F4から
なる部分とが、初期設定手段に相当しており、また、制
御回路20にて上記初期設定手段に相当する部分以外の
部分と、スイッチ素子16a,16bとが、積分制御手
段に相当している。そして、TAD22が、符号化手段
(計時手段)に相当している。Therefore, of the 15-bit data representing the time obtained by adding the two integration times Ta and Tb, the data of the lower 14 bits excluding the most significant bit is the integration of the ground potential VG with respect to the integration time Ta of the addition average voltage VH. The ratio of the time Tb, that is, the ratio of the two integration times Tb and Ta (Tb / T
a) will be expressed as it is. Therefore, in the A / D converter of this embodiment, the lower 14 bits of data are output to the outside as a binary digital signal representing the value of the measured voltage Vin. In the first embodiment, the voltage setting circuit including the resistor 17 and the switch element 18, the switch element 16a, and the portion including the AND gate 34 and the flip-flops F1 and F4 in the control circuit 20 are initialized. Parts other than the part corresponding to the initial setting means in the control circuit 20 and the switch elements 16a and 16b correspond to the integration control means. The TAD 22 corresponds to an encoding unit (time measuring unit).
【0110】以上詳述したように、本第1実施例のA/
D変換器では、未知の被測定電圧Vinに応じた加算平均
電圧VH と、予め設定された既知の接地電位VG とを、
積分器の出力変化量が等しくなるように積分した場合
の、両積分時間Ta,Tbの比に基づき、被測定電圧V
inをデジタル値に変換するようにしているのであるが、
特に、加算平均電圧VH の積分時間(第1積分時間)T
aと接地電位VG の積分時間(第2積分時間)Tbと
を、反転回路の反転動作時間或いはその数倍の時間を分
解能として時間を2進符号化可能なTAD22によっ
て、計測するようにしている。As described in detail above, A /
In the D converter, an averaging voltage VH corresponding to the unknown voltage under measurement Vin and a known ground potential VG set in advance are calculated by:
Based on the ratio of the integration times Ta and Tb when the output change amount of the integrator is integrated to be equal, the measured voltage V
I am trying to convert in to a digital value,
In particular, the integration time (first integration time) T of the averaged voltage VH
a and the integration time (second integration time) Tb of the ground potential VG are measured by the TAD 22 capable of binary encoding the time with the inversion operation time of the inversion circuit or a time several times as long as the inversion operation time. .
【0111】従って、本第1実施例のA/D変換器によ
れば、非常に小さい時間分解能で積分時間の計測が可能
となり、従来のA/D変換器のように積分時間を長く設
定することなく、A/D変換の精度を高めることがで
き、この結果、被測定電圧VinのA/D変換を高精度に
且つ短時間で行うことができるようになる。そして更
に、積分時間を長く設定する必要がないため、積分器を
構成する積分用コンデンサ12の静電容量や積分用抵抗
器13a,13bの抵抗値を小さくすることができ、当
該A/D変換器を1つの半導体チップに集積した場合の
チップサイズを、小規模なものにすることができる。Therefore, according to the A / D converter of the first embodiment, the integration time can be measured with a very small time resolution, and the integration time is set long as in the conventional A / D converter. Without this, the accuracy of the A / D conversion can be increased, and as a result, the A / D conversion of the measured voltage Vin can be performed with high accuracy and in a short time. Further, since it is not necessary to set the integration time longer, the capacitance of the integrating capacitor 12 constituting the integrator and the resistance of the integrating resistors 13a and 13b can be reduced, and the A / D conversion can be performed. When the device is integrated on one semiconductor chip, the chip size can be reduced.
【0112】また、本第1実施例のA/D変換器では、
TAD22におけるパルス周回回路23のパルス周回動
作を開始させてからカウンタ26の最上位ビットMSB
が「1」に変化するまでの間、積分器に被測定電圧Vin
と電源電圧VDDとの加算平均電圧VH を積分させ、カウ
ンタ26の最上位ビットMSBが「1」に変化したタイ
ミングで、積分器に積分させる電圧を接地電位VG に切
り換えるようにしており、更に、接地電位VG の積分が
終了した時点でTAD22から出力される2進デジタル
データにて、カウンタ26の最上位ビットMSBに対応
するビットより下位のビット群を、被測定電圧Vinの値
を表す2進デジタル信号として外部へ出力するようにし
ている。よって、被測定電圧VinのA/D変換を高精度
に且つ短時間で行うことができるという効果を、簡単な
構成で得ることができる。In the A / D converter according to the first embodiment,
After starting the pulse circulating operation of the pulse circulating circuit 23 in the TAD 22, the most significant bit MSB of the counter 26 is
Until the voltage changes to “1”, the measured voltage Vin is applied to the integrator.
And the power supply voltage VDD are integrated, and at the timing when the most significant bit MSB of the counter 26 changes to "1", the voltage to be integrated by the integrator is switched to the ground potential VG. In the binary digital data output from the TAD 22 at the time when the integration of the ground potential VG is completed, a bit group lower than the bit corresponding to the most significant bit MSB of the counter 26 is converted into a binary group representing the value of the measured voltage Vin. They are output to the outside as digital signals. Therefore, the effect that the A / D conversion of the measured voltage Vin can be performed with high accuracy and in a short time can be obtained with a simple configuration.
【0113】しかも、本第1実施例のA/D変換器で
は、図4の時刻t2から時刻t3までの期間において、
被測定電圧Vinをそのまま積分するのではなく、被測定
電圧Vinと電源電圧VDDとを加算平均した加算平均電圧
VH を積分するようにしているため、被測定電圧Vinが
基準電圧Vref よりも接地電位VG 側の電圧(つまり、
基準電圧Vref よりも低い電圧)であっても、図4の時
刻t2から時刻t3までの期間において、積分器の出力
電圧Voを下降させることができる。Further, in the A / D converter of the first embodiment, during the period from time t2 to time t3 in FIG.
Since the measured voltage Vin is not integrated as it is, but the integrated average voltage VH obtained by averaging the measured voltage Vin and the power supply voltage VDD is integrated, the measured voltage Vin is more ground potential than the reference voltage Vref. VG side voltage (that is,
Even if the voltage is lower than the reference voltage Vref), the output voltage Vo of the integrator can be reduced during the period from time t2 to time t3 in FIG.
【0114】よって、本第1実施例のA/D変換器によ
れば、被測定電圧Vinが接地電位VG と電源電圧VDDと
の間の何れの電圧であっても、図4の時刻t2から時刻
t3までの期間と、図4の時刻t3から時刻t4までの
期間とで、積分器の出力電圧Voを反対の方向に変化さ
せることができる。この結果、図15(B)に示した五
相積分方式の「状態3」の如き追加の積分期間を設ける
必要なく、A/D変換が可能な被測定電圧Vinの電圧範
囲を拡大することができ、被測定電圧VinのA/D変換
時間を短縮することができる。Therefore, according to the A / D converter of the first embodiment, even if the measured voltage Vin is any voltage between the ground potential VG and the power supply voltage VDD, the time t2 in FIG. The output voltage Vo of the integrator can be changed in the opposite direction between the period until time t3 and the period from time t3 to time t4 in FIG. As a result, it is not necessary to provide an additional integration period such as “state 3” of the five-phase integration method shown in FIG. A / D conversion time of the measured voltage Vin can be shortened.
【0115】また更に、本第1実施例のA/D変換器で
は、抵抗器17とスイッチ素子18とを直列接続した電
圧設定用回路を、積分用コンデンサ12と並列に設け、
スイッチ素子18を短絡させた状態で、一方の積分用抵
抗器13aにスイッチ素子16aを介して電源電圧VDD
を印加することにより、積分器の出力電圧Voを、比較
器14の出力信号CMPがロウレベルからハイレベルに
反転する近傍の初期電圧VS に保持させておき、その
後、スイッチ素子18を開放すると共に、スイッチ素子
16a,16bを介して2つの積分用抵抗器13a,1
3bに接地電位VG を夫々印加して、積分器に接地電位
VG を積分させることにより、比較器14の出力信号C
MPがロウレベルからハイレベルに反転するように積分
器の出力電圧Voを上昇させるようにしている。Further, in the A / D converter according to the first embodiment, a voltage setting circuit in which a resistor 17 and a switch element 18 are connected in series is provided in parallel with the integrating capacitor 12.
With the switch element 18 short-circuited, the power supply voltage VDD is connected to one of the integrating resistors 13a via the switch element 16a.
Is applied, the output voltage Vo of the integrator is held at the initial voltage VS near the point where the output signal CMP of the comparator 14 is inverted from the low level to the high level, and then the switch element 18 is opened, Two integrating resistors 13a, 1 are connected via switch elements 16a, 16b.
3b, the ground signal VG is applied, and the integrator integrates the ground voltage VG.
The output voltage Vo of the integrator is increased so that MP is inverted from low level to high level.
【0116】よって、本第1実施例のA/D変換器によ
れば、図15(B)に示した五相積分方式の「状態1」
及び「状態2」のように2種類の電圧を順次積分する期
間を設ける必要がなく、より早く比較器14の出力信号
CMPを反転させて実質的なA/D変換動作(図4にお
ける時刻t2以降の動作)を開始することができ、この
結果、被測定電圧VinのA/D変換に要する時間を短縮
することができる。Therefore, according to the A / D converter of the first embodiment, the “state 1” of the five-phase integration method shown in FIG.
In addition, there is no need to provide a period for sequentially integrating two types of voltages as in “state 2”, and the output signal CMP of the comparator 14 is inverted earlier to perform a substantial A / D conversion operation (time t2 in FIG. 4). The subsequent operation) can be started, and as a result, the time required for A / D conversion of the measured voltage Vin can be reduced.
【0117】尚、上記第1実施例では、カウンタ26の
最上位ビットMSBが「1」に変化したタイミングで、
積分器に積分させる電圧を加算平均電圧VH から接地電
位VG に切り換えるようにしたが、カウンタ26の最上
位ビットMSBよりも下位の所定ビットが「1」に変化
したタイミングで、接地電位VG の積分に切り換えるよ
うに構成すれば、積分時間の計測分解能とA/D変換に
要する延べ時間とを変更することができる。In the first embodiment, when the most significant bit MSB of the counter 26 changes to "1",
Although the voltage to be integrated by the integrator is switched from the average voltage VH to the ground potential VG, the integration of the ground potential VG is performed at a timing when a predetermined bit lower than the most significant bit MSB of the counter 26 changes to "1". In this case, the measurement resolution of the integration time and the total time required for A / D conversion can be changed.
【0118】そして、この場合には、図4の時刻t4で
第2信号PBを立ち上げたことによりTAD22から出
力される2進デジタル信号にて、カウンタ26の上記所
定ビットに対応するビットより下位のビット群を、被測
定電圧Vinの値を表す2進デジタル信号として、外部へ
出力するように構成すればよい。In this case, when the second signal PB rises at time t4 in FIG. 4, the binary digital signal output from the TAD 22 has a lower order than the bit corresponding to the predetermined bit of the counter 26. May be output to the outside as a binary digital signal representing the value of the measured voltage Vin.
【0119】一方、上記実施例のTAD22は、カウン
タ26が10ビットデータを出力し、エンコーダ32が
5ビットデータを出力するものであったが、このような
ビット数は、必要に応じて適宜変更することができる。 [第2実施例]ところで、上述した第1実施例のA/D
変換器では、積分器が2つの積分用抵抗器13a,13
bを備えており、一方の積分用抵抗器13aにスイッチ
素子16aを介して電源電圧VDDを印加すると共に、他
方の積分用抵抗器13bにスイッチ素子16bを介して
被測定電圧Vinを印加することにより、被測定電圧Vin
と電源電圧VDDとを加算平均した加算平均電圧VH (=
(Vin+VDD)/2)を、等価的に積分するものであっ
たが、図5に示す第2実施例のA/D変換器のように構
成しても良い。尚、図5において、図1と同じ部材につ
いては、同一の符号を付している。On the other hand, in the TAD 22 of the above embodiment, the counter 26 outputs 10-bit data, and the encoder 32 outputs 5-bit data. However, the number of such bits may be changed as necessary. can do. [Second Embodiment] By the way, the A / D of the first embodiment described above.
In the converter, the integrator includes two integrating resistors 13a and 13
b, the power supply voltage VDD is applied to one of the integrating resistors 13a via the switch element 16a, and the voltage to be measured Vin is applied to the other integrating resistor 13b via the switch element 16b. As a result, the measured voltage Vin
Average voltage VH (=
(Vin + VDD) / 2) is equivalently integrated, but may be configured like the A / D converter of the second embodiment shown in FIG. In FIG. 5, the same members as those in FIG. 1 are denoted by the same reference numerals.
【0120】図5に示すように、第2実施例のA/D変
換器では、第1実施例のA/D変換器に対して、非反転
入力端子が上記抵抗器13a,13bのスイッチ素子1
6a,16bとは反対側の端子に接続され、出力端子と
反転入力端子とが互いに接続された演算増幅器50と、
この演算増幅器50の出力端子と積分器を構成する演算
増幅器11の反転入力端子との間に接続された抵抗器5
2とを、追加して備えている。尚、その他の構成及び動
作については、第1実施例の場合と全く同様である。As shown in FIG. 5, in the A / D converter according to the second embodiment, the non-inverting input terminal is different from the A / D converter according to the first embodiment in that the switching elements of the resistors 13a and 13b are used. 1
An operational amplifier 50 connected to a terminal on the opposite side of 6a and 16b and having an output terminal and an inverting input terminal connected to each other;
A resistor 5 connected between the output terminal of the operational amplifier 50 and the inverting input terminal of the operational amplifier 11 forming an integrator
2 is additionally provided. Other configurations and operations are exactly the same as those in the first embodiment.
【0121】即ち、第2実施例のA/D変換器では、積
分器が、演算増幅器11,積分用コンデンサ12,及び
上記追加の抵抗器52によって構成されている。そし
て、制御回路20からの切換信号φ3がハイレベルにな
った時に、第1実施例で言う積分用抵抗器13a,13
bと、スイッチ素子16a,16bと、上記追加の演算
増幅器50とによって、被測定電圧Vinと電源電圧VDD
とを加算平均した加算平均電圧VH を生成し、その生成
した加算平均電圧VH を、上記積分器の抵抗器52に印
加して積分するようにしている。That is, in the A / D converter according to the second embodiment, the integrator includes the operational amplifier 11, the integrating capacitor 12, and the additional resistor 52. When the switching signal φ3 from the control circuit 20 goes high, the integrating resistors 13a and 13
b, the switch elements 16a and 16b, and the additional operational amplifier 50, the voltage under test Vin and the power supply voltage VDD.
Are added and averaged to generate an averaged voltage VH, and the generated averaged voltage VH is applied to the resistor 52 of the integrator to be integrated.
【0122】そして、このような第2実施例のA/D変
換器によっても、演算増幅器50及び抵抗器52を追加
しなければならない点では不利であるものの、第1実施
例のA/D変換器と全く同様の効果を得ることができ
る。 [第3実施例]一方、上述した第1実施例のA/D変換
器では、図4の時刻t3から時刻t4までの期間に積分
する既知の設定電圧として、接地電位VG を用いるもの
であったため、図4の時刻t2から時刻t3までの期間
において、被測定電圧Vinと電源電圧VDDとの加算平均
電圧VH を積分して、積分器の出力電圧Voを下降させ
るようにした。Although the A / D converter of the second embodiment is disadvantageous in that an operational amplifier 50 and a resistor 52 must be added, the A / D converter of the first embodiment is disadvantageous. It is possible to obtain exactly the same effect as the container. Third Embodiment On the other hand, in the A / D converter of the first embodiment, the ground potential VG is used as a known set voltage to be integrated during a period from time t3 to time t4 in FIG. Therefore, during the period from time t2 to time t3 in FIG. 4, the average voltage VH of the measured voltage Vin and the power supply voltage VDD is integrated to lower the output voltage Vo of the integrator.
【0123】これに対して、図6に示す第3実施例のA
/D変換器のように、既知の設定電圧として、電源電圧
VDDの方を積分するように構成しても良い。即ち、第3
実施例のA/D変換器では、第1実施例のA/D変換器
に対して、下記の(a)〜(c)の3点が異なってい
る。尚、その他の構成及び動作については、第1実施例
の場合と全く同様である。On the other hand, A of the third embodiment shown in FIG.
Like a / D converter, the power supply voltage VDD may be integrated as a known set voltage. That is, the third
The A / D converter of the embodiment is different from the A / D converter of the first embodiment in the following three points (a) to (c). Other configurations and operations are exactly the same as those in the first embodiment.
【0124】(a)スイッチ素子16aは、制御回路2
0からの切換信号φ1或いはφ3がハイレベルであると
きに、接点が接地電位VG 側に切り換わって積分用抵抗
器13aに接地電位VG を印加し、制御回路20からの
切換信号φ2或いはφ4がハイレベルであるときに、接
点が電源電圧VDD側に切り換わって積分用抵抗器13a
に電源電圧VDDを印加する。(A) The switch element 16a is connected to the control circuit 2
When the switching signal φ1 or φ3 from 0 is at the high level, the contact is switched to the ground potential VG side to apply the ground potential VG to the integrating resistor 13a, and the switching signal φ2 or φ4 from the control circuit 20 is output. When the level is high, the contact switches to the power supply voltage VDD side and the integrating resistor 13a
To the power supply voltage VDD.
【0125】(b)スイッチ素子16bは、制御回路2
0からの切換信号φ2或いはφ4がハイレベルであると
きに、接点が電源電圧VDD側に切り換わって積分用抵抗
器13bに電源電圧VDDを印加する。 (c)比較器14の入力端子が反対になっており、反転
入力端子の方に、積分器の出力電圧Voが入力され、非
反転入力端子の方に、比較電圧としての基準電圧Vref
が印加されている。(B) The switch element 16b is connected to the control circuit 2
When the switching signal φ2 or φ4 from 0 is at a high level, the contact switches to the power supply voltage VDD side to apply the power supply voltage VDD to the integrating resistor 13b. (C) The input terminal of the comparator 14 is reversed, the output voltage Vo of the integrator is input to the inverting input terminal, and the reference voltage Vref as the comparison voltage is input to the non-inverting input terminal.
Is applied.
【0126】このように構成された第3実施例のA/D
変換器では、図7の時刻t1以前に示すように、制御回
路20が切換信号φ1をハイレベルで出力すると、スイ
ッチ素子18が短絡すると共に、スイッチ素子16aの
接点が接地電位VG 側に切り換わるため、積分器の出力
電圧Voは、下記の式11に示すように、積分用抵抗器
13aの抵抗値Rと抵抗器17の抵抗値rとで決まる初
期電圧VS ’に保持される。尚、第1実施例で説明した
ように、抵抗器17の抵抗値rは積分用抵抗器13aの
抵抗値Rに対して十分小さい値に設定されているため、
式11から分かるように、初期電圧VS ’は基準電圧V
ref (=VDD/2)よりも若干高い値となる。The A / D of the third embodiment configured as described above
In the converter, as shown before time t1 in FIG. 7, when the control circuit 20 outputs the switching signal φ1 at a high level, the switch element 18 is short-circuited and the contact of the switch element 16a is switched to the ground potential VG. Therefore, the output voltage Vo of the integrator is held at the initial voltage VS 'determined by the resistance value R of the integrating resistor 13a and the resistance value r of the resistor 17, as shown in the following Expression 11. As described in the first embodiment, the resistance value r of the resistor 17 is set to a value sufficiently smaller than the resistance value R of the integrating resistor 13a.
As can be seen from Equation 11, the initial voltage VS 'is equal to the reference voltage Vs.
The value is slightly higher than ref (= VDD / 2).
【0127】[0127]
【数11】 VS ’=(VDD/2)×(1+r/R) …(11) そして、リセット信号RSTがハイレベルからロウレベ
ルに変化した後、図7の時刻t1に示す如く、外部から
のクロックCLKが立ち上がって、制御回路20からの
切換信号φ1〜φ4のうち切換信号φ2だけがハイレベ
ルになると、スイッチ素子18が開放すると共に、スイ
ッチ素子16aの接点とスイッチ素子16bの接点とが
両方共に電源電圧VDD側に切り換わって、積分器が電源
電圧VDDの積分を開始し、これに伴い、積分器の出力電
圧Voは、初期電圧VS ’から下降する。VS '= (VDD / 2) × (1 + r / R) (11) Then, after the reset signal RST changes from the high level to the low level, as shown at time t1 in FIG. When CLK rises and only the switching signal φ2 among the switching signals φ1 to φ4 from the control circuit 20 becomes high level, the switch element 18 is opened and both the contact of the switch element 16a and the contact of the switch element 16b are both connected. Switching to the power supply voltage VDD side, the integrator starts to integrate the power supply voltage VDD, and accordingly, the output voltage Vo of the integrator falls from the initial voltage VS '.
【0128】その後、積分器の出力電圧Voが比較器1
4の比較電圧(つまり基準電圧Vref )を下回ると、図
7の時刻t2に示す如く、比較器14の出力信号CMP
がロウレベルからハイレベルに反転し、制御回路20か
らの切換信号φ1〜φ4のうち切換信号φ3だけがハイ
レベルとなって、スイッチ素子16aの接点が接地電位
VG 側に切り換わると共に、スイッチ素子16bの接点
が被測定電圧Vin側に切り換わる。そして、これによ
り、積分器は、被測定電圧Vinと接地電位VG とを加算
平均した電圧((Vin+0)/2=Vin/2)の積分を
開始することとなり、これに伴って積分器の出力電圧V
oが上昇する。また、時刻t2の時点から、TAD22
のパルス周回回路23が、パルス信号の周回動作を開始
する。Thereafter, the output voltage Vo of the integrator is changed to the value of the comparator 1
When the voltage falls below the comparison voltage (that is, the reference voltage Vref) of FIG. 4, the output signal CMP of the comparator 14 is output as shown at time t2 in FIG.
Is inverted from a low level to a high level, only the switching signal .phi.3 of the switching signals .phi.1 to .phi.4 from the control circuit 20 becomes a high level, the contact of the switch element 16a switches to the ground potential VG side, and the switch element 16b Switches to the measured voltage Vin side. As a result, the integrator starts to integrate a voltage ((Vin + 0) / 2 = Vin / 2) obtained by adding and averaging the measured voltage Vin and the ground potential VG. Voltage V
o rises. From the time t2, the TAD22
Starts the circulating operation of the pulse signal.
【0129】ここで、被測定電圧Vinと接地電位VG と
を加算平均した電圧(Vin/2)は、被測定電圧Vinが
接地電位VG と電源電圧VDDとの間の範囲内にあれば、
常に、接地電位VG から基準電圧Vref (=VDD/2)
までの電圧となる。よって、切換信号φ3がハイレベル
になって積分器が上記電圧(Vin/2)の積分を開始す
れば、積分器の出力電圧Voは常に上昇する。尚、この
ように積分器の出力電圧Voが上昇し始めると、比較器
14の出力信号CMPは、前述した時刻t2の反転方向
とは反対の方向、即ちハイレベルからロウレベルへ反転
する。Here, the voltage (Vin / 2) obtained by adding and averaging the measured voltage Vin and the ground potential VG is as follows if the measured voltage Vin is within the range between the ground potential VG and the power supply voltage VDD.
Always from ground potential VG to reference voltage Vref (= VDD / 2)
Voltage. Therefore, if the switching signal φ3 becomes high level and the integrator starts to integrate the voltage (Vin / 2), the output voltage Vo of the integrator always rises. When the output voltage Vo of the integrator starts to rise in this manner, the output signal CMP of the comparator 14 is inverted from the above-described direction at the time t2, that is, from the high level to the low level.
【0130】その後、図7の時刻t3に示す如く、カウ
ンタ26の最上位ビットMSBが「1」(=ハイレベ
ル)に変化すると、制御回路20からの切換信号φ1〜
φ4のうち切換信号φ4だけがハイレベルとなり、スイ
ッチ素子16aの接点とスイッチ素子16bの接点とが
両方共に電源電圧VDD側に切り換わって、積分器が電源
電圧VDDの積分を開始する。そして、これにより、積分
器の出力電圧Voは、時刻t3の時点から下降すること
となる。Thereafter, as shown at time t3 in FIG. 7, when the most significant bit MSB of the counter 26 changes to "1" (= high level), the switching signals .phi.
Only the switching signal φ4 of φ4 becomes high level, the contacts of the switch element 16a and the switch element 16b are both switched to the power supply voltage VDD side, and the integrator starts to integrate the power supply voltage VDD. As a result, the output voltage Vo of the integrator drops from the time t3.
【0131】そして、その後、積分器の出力電圧Voが
比較器14の比較電圧(つまり基準電圧Vref )を下回
ると、図7の時刻t4に示す如く、比較器14の出力信
号CMPが再度ロウレベルからハイレベルへ反転し、制
御回路20からの切換信号φ1〜φ4のうち切換信号φ
1だけがハイレベルの状態に戻る。また、これと同時
に、制御回路20からの第2信号PBが、ロウレベルか
らハイレベルへ変化して、TAD22が、時刻t2から
時刻t4までの時間を表す、15ビットデータを出力す
ることとなる。Then, when the output voltage Vo of the integrator falls below the comparison voltage of the comparator 14 (that is, the reference voltage Vref), the output signal CMP of the comparator 14 changes from the low level again as shown at time t4 in FIG. Inverts to the high level, and switches among the switching signals φ1 to φ4 from the control circuit 20.
Only 1 returns to the high level state. At the same time, the second signal PB from the control circuit 20 changes from the low level to the high level, and the TAD 22 outputs 15-bit data representing the time from the time t2 to the time t4.
【0132】その後、外部からのクロックCLKが立ち
上がると、再び切換信号φ2だけがハイレベルとなっ
て、積分器による電源電圧VDDの積分が開始され、この
時点で、前述した時刻t4でTAD22から新たに出力
された15ビットデータが、レジスタ24にラッチされ
る。Thereafter, when the external clock CLK rises, only the switching signal φ2 goes high again, and the integration of the power supply voltage VDD by the integrator is started. Are latched in the register 24.
【0133】以後は、前述した時刻t1以降と同様の動
作が繰り返され、本第3実施例のA/D変換器において
も、切換信号φ2がロウレベルからハイレベルに変化し
た時にレジスタ24によりラッチされたTAD22から
の15ビットデータにて、カウンタ26の最上位ビット
MSBに対応するビットより下位のビット群を、被測定
電圧Vinの値を表す2進デジタル信号として、外部へ出
力する。Thereafter, the same operation as that after time t1 is repeated, and the A / D converter of the third embodiment is also latched by the register 24 when the switching signal φ2 changes from low level to high level. In the 15-bit data from the TAD 22, a bit group lower than the bit corresponding to the most significant bit MSB of the counter 26 is output to the outside as a binary digital signal representing the value of the measured voltage Vin.
【0134】以上のように、本第3実施例のA/D変換
器では、第1実施例のA/D変換器に対して、接地電位
VG の代わりに電源電圧VDDを用いると共に、電源電圧
VDDの代わりに接地電位VG を用いている。つまり、図
7における積分時間Tbを計測する既知の設定電圧とし
て、電源電圧VDDの方を用いると共に、被測定電圧Vin
と加算平均して積分する第2の設定電圧として、接地電
位VG の方を用いるようにしている。As described above, in the A / D converter according to the third embodiment, the power supply voltage VDD is used instead of the ground potential VG and the power supply voltage is different from the A / D converter according to the first embodiment. The ground potential VG is used instead of VDD. That is, the power supply voltage VDD is used as the known set voltage for measuring the integration time Tb in FIG.
The ground potential VG is used as the second set voltage to be added and averaged and integrated.
【0135】そして、このような第3実施例のA/D変
換器によれば、図7に示されるように、積分器の出力電
圧Voが、第1実施例の場合と比較して逆方向に変化す
る点だけが異なり、第1実施例のA/D変換器と全く同
様の効果を得ることができる。According to the A / D converter of the third embodiment, as shown in FIG. 7, the output voltage Vo of the integrator is in the reverse direction as compared with the case of the first embodiment. And the same effect as the A / D converter of the first embodiment can be obtained.
【0136】[第4実施例]次に、第4実施例のA/D
変換器について、図8〜図10に基づき説明する。まず
図8は、第4実施例のA/D変換器の構成を表す構成図
である。図8に示すように、本第4実施例のA/D変換
器は、第1実施例のA/D変換器に対して、スイッチ素
子16a,16b,18やTAD22を制御する制御回
路54が、図9に示すように構成されている点と、レジ
スタ24に代えて、2つのレジスタ56,58及び演算
器60を備えている点とが異なっている。[Fourth Embodiment] Next, the A / D of the fourth embodiment will be described.
The converter will be described with reference to FIGS. First, FIG. 8 is a configuration diagram illustrating a configuration of the A / D converter according to the fourth embodiment. As shown in FIG. 8, the A / D converter of the fourth embodiment is different from the A / D converter of the first embodiment in that a control circuit 54 for controlling the switch elements 16a, 16b, 18 and the TAD 22 is different from the A / D converter of the first embodiment. 9 is different from the configuration shown in FIG. 9 in that two registers 56 and 58 and a calculator 60 are provided instead of the register 24.
【0137】ここで、レジスタ56は、制御回路54か
らTAD22への第2信号PBがロウレベルからハイレ
ベルに変化すると(立ち上がると)、そのタイミングで
TAD22から新たに出力される2進デジタル信号をラ
ッチする。また、レジスタ58は、制御回路54からT
AD22への第2信号PBが立ち上がると、その時点で
レジスタ56が既にラッチしている2進デジタル信号を
ラッチする。そして、演算器60は、制御回路54から
の切換信号φ2が立ち上がると、レジスタ56がラッチ
している2進デジタル信号の値から、レジスタ58がラ
ッチしている2進デジタル信号の値を引き、更に、その
引算後の2進デジタル信号の値を、レジスタ58がラッ
チしている2進デジタル信号の値で割り、その割り算後
の2進デジタル信号を、被測定電圧Vinを表す2進デジ
タル信号として出力する。Here, when the second signal PB from the control circuit 54 to the TAD 22 changes from a low level to a high level (rises), the register 56 latches the binary digital signal newly output from the TAD 22 at that timing. I do. Further, the register 58 stores the T
When the second signal PB to AD22 rises, the register 56 latches the binary digital signal already latched at that time. When the switching signal φ2 from the control circuit 54 rises, the computing unit 60 subtracts the value of the binary digital signal latched by the register 58 from the value of the binary digital signal latched by the register 56, Further, the value of the binary digital signal after the subtraction is divided by the value of the binary digital signal latched by the register 58, and the binary digital signal after the division is divided into a binary digital signal representing the measured voltage Vin. Output as a signal.
【0138】一方、第4実施例の制御回路54は、図9
に示すように、第1実施例の制御回路20に対して、下
記の(d)〜(g)の4点が異なっている。 (d)インバータ44の出力がロウレベルの時に他のフ
リップフロップF1〜F5と共にリセットされるフリッ
プフロップF6,イクスクルーシブオアゲート62,及
びバッファ64からなり、外部からのクロックCLKが
立ち上がる毎に、イクスクルーシブオアゲート62から
バッファ64での信号伝搬遅延時間に応じた時間幅のワ
ンショットパルスを出力する、パルス出力回路66を追
加して備えている。On the other hand, the control circuit 54 of the fourth embodiment is different from the control circuit of FIG.
As shown in (1), the following four points (d) to (g) are different from the control circuit 20 of the first embodiment. (D) It comprises a flip-flop F6, an exclusive OR gate 62, and a buffer 64 which are reset together with the other flip-flops F1 to F5 when the output of the inverter 44 is at a low level. A pulse output circuit 66 for outputting a one-shot pulse having a time width corresponding to the signal propagation delay time in the buffer 64 from the exclusive OR gate 62 is additionally provided.
【0139】(e)アンドゲート38の一方の入力端子
に、カウンタ26の最上位ビットMSBに代えて、上記
パルス出力回路66からのワンショットパルス(イクス
クルーシブオアゲート62の出力)が入力されている。 (f)フリップフロップF5のQ出力が、そのまま、T
AD22を構成するパルス周回回路23への第1信号P
Aとして出力される。(E) A one-shot pulse (the output of the exclusive OR gate 62) from the pulse output circuit 66 is input to one input terminal of the AND gate 38 instead of the most significant bit MSB of the counter 26. ing. (F) The Q output of the flip-flop F5 is
The first signal P to the pulse circuit 23 constituting the AD 22
Output as A.
【0140】(g)フリップフロップF5のQバー出力
と、アンドゲート38の出力とが、オアゲート48に入
力され、このオアゲート48の出力が、TAD22を構
成するラッチ回路28及びパルスセレクタ30への第2
信号PBとして出力される。次に、以上のように構成さ
れた第4実施例のA/D変換器の動作について、図10
に示すタイムチャートに沿って説明する。尚、図10に
おいて、「FP 」は、フリップフロップF6のQ出力を
示している。(G) The Q bar output of the flip-flop F5 and the output of the AND gate 38 are input to the OR gate 48, and the output of the OR gate 48 is supplied to the latch circuit 28 and the pulse selector 30 constituting the TAD 22. 2
Output as signal PB. Next, the operation of the A / D converter of the fourth embodiment configured as described above will be described with reference to FIG.
This will be described with reference to the time chart shown in FIG. In FIG. 10, "FP" indicates the Q output of the flip-flop F6.
【0141】図10に示すように、本第4実施例のA/
D変換器においても、外部からのリセット信号RSTが
ハイレベルからロウレベルに変化して、外部からのクロ
ックCLKが最初に立ち上がるまでの間は、制御回路5
4からの切換信号φ1〜φ4のうち、切換信号φ1だけ
がハイレベルとなって、積分器の出力電圧Voは、基準
電圧Vref (=VDD/2)よりも若干低い式7の初期電
圧VS に保持され、時刻t1に示すように、クロックC
LKが立ち上がると、切換信号φ1〜φ4のうち、切換
信号φ2だけがハイレベルとなって、積分器が接地電位
VG の積分を開始する。As shown in FIG. 10, the A /
Also in the D converter, the control circuit 5 operates until the external reset signal RST changes from the high level to the low level and the external clock CLK first rises.
Out of the switching signals .phi.1 to .phi.4, only the switching signal .phi.1 attains a high level, and the output voltage Vo of the integrator becomes the initial voltage VS of Equation 7 slightly lower than the reference voltage Vref (= VDD / 2). Held, and as shown at time t1, the clock C
When LK rises, of the switching signals φ1 to φ4, only the switching signal φ2 becomes high level, and the integrator starts to integrate the ground potential VG.
【0142】そして、積分器の出力電圧Voが、初期電
圧VS から上昇して、比較器14の比較電圧(つまり基
準電圧Vref )を越えると、時刻t2に示す如く、比較
器14の出力信号CMPがロウレベルからハイレベルに
反転し、これに伴い、制御回路54においては、切換信
号φ1〜φ4のうち、切換信号φ3だけがハイレベルに
なる。また、これと同時に、アンドゲート36からフリ
ップフロップF5のクロック端子に立上りエッジが入力
されて、フリップフロップF5のQ出力である第1信号
PAがロウレベルからハイレベルへ変化すると共に、フ
リップフロップF5のQバー出力がハイレベルからロウ
レベルに変化して、オアゲート48の出力である第2信
号PBがハイレベルからロウレベルに変化する。When the output voltage Vo of the integrator rises from the initial voltage VS and exceeds the comparison voltage of the comparator 14 (that is, the reference voltage Vref), as shown at time t2, the output signal CMP of the comparator 14 is output. Is inverted from the low level to the high level, and accordingly, in the control circuit 54, only the switching signal φ3 of the switching signals φ1 to φ4 becomes the high level. At the same time, a rising edge is input from the AND gate 36 to the clock terminal of the flip-flop F5, and the first signal PA, which is the Q output of the flip-flop F5, changes from low level to high level. The Q bar output changes from the high level to the low level, and the second signal PB output from the OR gate 48 changes from the high level to the low level.
【0143】そして、上記のように切換信号φ3がハイ
レベルになると、スイッチ素子16a,16bの切り換
わりにより、積分器は、被測定電圧Vinと電源電圧VDD
との加算平均電圧VH の積分を開始し、また、上記のよ
うに第1信号PAがハイレベルに変化すると、TAD2
2のパルス周回回路23が、パルス信号の周回動作を開
始する。When the switching signal φ3 goes high as described above, the switching of the switch elements 16a and 16b causes the integrator to operate the voltage under test Vin and the power supply voltage VDD.
Is started, and when the first signal PA changes to the high level as described above, TAD2
The second pulse circulating circuit 23 starts the circulating operation of the pulse signal.
【0144】つまり、初期状態から切換信号φ3がハイ
レベルになる時刻t2までの動作は、第1実施例のA/
D変換器と同様である。時刻t2にて積分器が加算平均
電圧VH の積分を開始すると共に、パルス周回回路23
がパルス信号の周回動作を開始した後、時刻t3に示す
如く、外部からのクロックCLKが再び立ち上がると、
制御回路54において、パルス出力回路66からワンシ
ョットパルスが出力される。そして、そのワンショット
パルスは、アンドゲート38からオアゲート42を介し
て、フリップフロップF1〜F4のクロック端子に入力
されるため、切換信号φ1〜φ4のうち、切換信号φ4
だけがハイレベルとなる。また、上記ワンショットパル
スは、アンドゲート38からオアゲート48を介して、
TAD22のラッチ回路28及びパルスセレクタ30
へ、ハイレベルの第2信号PBとして出力される。That is, the operation from the initial state to the time t2 when the switching signal φ3 becomes high level is the same as that of the first embodiment.
It is the same as the D converter. At time t2, the integrator starts to integrate the averaged voltage VH and the pulse circulating circuit 23
Starts the circulating operation of the pulse signal, and as shown at time t3, when the external clock CLK rises again,
In the control circuit 54, a one-shot pulse is output from the pulse output circuit 66. The one-shot pulse is input from the AND gate 38 to the clock terminal of the flip-flops F1 to F4 via the OR gate 42.
Only the high level. In addition, the one-shot pulse is transmitted from the AND gate 38 through the OR gate 48.
Latch circuit 28 and pulse selector 30 of TAD 22
Is output as a high-level second signal PB.
【0145】すると、積分器が、時刻t1の場合と同様
に、接地電位VG の積分を開始することとなり、積分器
の出力電圧Voは、時刻t3の時点から上昇する。ま
た、上記のように、パルス出力回路66からのワンショ
ットパルスが第2信号PBとして出力されると、TAD
22が、時刻t2で第1信号PAがハイレベルになって
から時刻t3で第2信号PBが立ち上がるまでの時間を
表わす15ビットデータ、即ち加算平均電圧VH の積分
時間Taを表す15ビットデータを出力し、その15ビ
ットデータを、レジスタ56がラッチする。尚、このと
き、レジスタ58は、それまでレジスタ56が出力して
いた15ビットデータをラッチする。Then, as in the case of the time t1, the integrator starts to integrate the ground potential VG, and the output voltage Vo of the integrator rises from the time t3. As described above, when the one-shot pulse from the pulse output circuit 66 is output as the second signal PB, TAD
Reference numeral 22 denotes 15-bit data representing the time from when the first signal PA goes high at time t2 to when the second signal PB rises at time t3, that is, 15-bit data representing the integration time Ta of the averaging voltage VH. Then, the register 56 latches the 15-bit data. At this time, the register 58 latches the 15-bit data output from the register 56 until then.
【0146】そして、その後、積分器の出力電圧Voが
比較器14の比較電圧(つまり基準電圧Vref )を越え
ると、時刻t4に示す如く、比較器14の出力信号CM
Pが再度ロウレベルからハイレベルへ反転する。する
と、制御回路54において、アンドゲート40からオア
ゲート42を介して、フリップフロップF1〜F4のク
ロック端子に立上りエッジが入力され、切換信号φ1〜
φ4のうち切換信号φ1だけがハイレベルの状態に戻
る。また、これと同時に、アンドゲート40からノアゲ
ート46を介して、フリップフロップF5のリセット端
子にロウレベルの信号が入力されるため、フリップフロ
ップF5がリセットされて、そのQ出力である第1信号
PAがハイレベルからロウレベルに変化し、パルス周回
回路23でのパルス周回動作が停止すると共に、フリッ
プフロップF5のQバー出力がロウレベルからハイレベ
ルに変化して、第2信号PBがロウレベルからハイレベ
ルに変化する。Thereafter, when the output voltage Vo of the integrator exceeds the comparison voltage of the comparator 14 (that is, the reference voltage Vref), as shown at time t4, the output signal CM of the comparator 14 is output.
P is again inverted from low level to high level. Then, in the control circuit 54, a rising edge is input from the AND gate 40 to the clock terminals of the flip-flops F1 to F4 via the OR gate 42, and the switching signals φ1 to
Only the switching signal φ1 of φ4 returns to the high level. At the same time, since a low-level signal is input from the AND gate 40 to the reset terminal of the flip-flop F5 via the NOR gate 46, the flip-flop F5 is reset, and the first signal PA as its Q output is output. From the high level to the low level, the pulse circulating operation in the pulse circulating circuit 23 stops, and the Q bar output of the flip-flop F5 changes from the low level to the high level, and the second signal PB changes from the low level to the high level. I do.
【0147】このように時刻t4で第2信号PBが立ち
上がると、TAD22が、時刻t2で第1信号PAがハ
イレベルになってから時刻t4で第2信号PBが立ち上
がるまでの時間を表わす15ビットデータ、即ち加算平
均電圧VH の積分時間Taと接地電位VG の積分時間T
bとを加算した時間Tc(=Ta+Tb)を表す15ビ
ットデータを出力し、その15ビットデータを、レジス
タ56がラッチする。そして更に、このとき、レジスタ
58は、レジスタ56が時刻t3でラッチしていた15
ビットデータ、即ち加算平均電圧VH の積分時間Taを
表す15ビットデータをラッチする。As described above, when the second signal PB rises at the time t4, the TAD 22 becomes a 15-bit signal representing the time from when the first signal PA goes high at the time t2 until the second signal PB rises at the time t4. The data, ie, the integration time Ta of the averaging voltage VH and the integration time T of the ground potential VG
Then, 15-bit data representing the time Tc (= Ta + Tb) obtained by adding b is output, and the register 56 latches the 15-bit data. Further, at this time, the register 58 determines that the register 56 has latched at the time t3.
The bit data, that is, 15-bit data representing the integration time Ta of the averaging voltage VH is latched.
【0148】その後、外部からのクロックCLKが再び
立ち上がると、切換信号φ1〜φ4のうち切換信号φ2
だけがハイレベルの状態となって、積分器による接地電
位VG の積分が開始される。そして、このように切換信
号φ2がハイレベルに立ち上がると、演算器60は、レ
ジスタ56が時刻t4でラッチした上記時間Tc(=T
a+Tb)を表す15ビットデータから、レジスタ58
が時刻t4でラッチした加算平均電圧VH の積分時間T
aを表す15ビットデータを引き、更に、その引算後の
15ビットデータ(つまり、接地電位VG の積分時間T
bを表す15ビットデータ)を、レジスタ58がラッチ
した上記積分時間Taを表す15ビットデータで割り、
その割り算後の2進デジタル信号を、接地電位VG の積
分時間Tbと加算平均電圧VH の積分時間Taとの比
(Tb/Ta)を表す2進デジタル信号、即ち、被測定
電圧Vinを表す2進デジタル信号として出力する。After that, when the external clock CLK rises again, the switching signal φ2 out of the switching signals φ1 to φ4
Is at a high level, and the integration of the ground potential VG by the integrator is started. When the switching signal φ2 rises to the high level, the computing unit 60 determines that the time Tc (= Tc) that the register 56 has latched at the time t4.
a + Tb) from the register 58
Is the integration time T of the averaged voltage VH latched at time t4.
a is subtracted, and the 15-bit data after the subtraction (that is, the integration time T of the ground potential VG) is subtracted.
b) is divided by the 15-bit data representing the integration time Ta latched by the register 58,
The binary digital signal after the division is converted into a binary digital signal representing the ratio (Tb / Ta) of the integration time Tb of the ground potential VG and the integration time Ta of the averaged voltage VH, that is, the binary digital signal representing the measured voltage Vin. Output as a binary digital signal.
【0149】尚、本第4実施例では、演算器60が上記
演算を行って被測定電圧Vinを表す2進デジタル信号を
出力すると、その直後に、カウンタ26,ラッチ回路2
8,及びパルスセレクタ30の記憶内容がクリアされる
ようになっている。そして、以後は、前述した時刻t1
以降と同様の動作が繰り返される。In the fourth embodiment, when the arithmetic unit 60 performs the above operation and outputs a binary digital signal representing the measured voltage Vin, immediately after that, the counter 26 and the latch circuit 2
8, and the stored contents of the pulse selector 30 are cleared. Then, thereafter, the above-described time t1
The same operation as above is repeated.
【0150】以上のように、本第4実施例のA/D変換
器では、第1実施例のように、TAD22におけるカウ
ンタ26の最上位ビットMSBが「1」に変化したタイ
ミングで、積分器に積分させる電圧を加算平均電圧VH
から接地電位VG に切り換えるのではなく、外部からの
クロックCLKに同期して、積分器に積分させる電圧を
切り換えるようにしている(図10の時刻t3)。As described above, in the A / D converter according to the fourth embodiment, as in the first embodiment, at the timing when the most significant bit MSB of the counter 26 in the TAD 22 changes to "1", the integrator is changed. To the average voltage VH
Instead of switching to the ground potential VG, the voltage to be integrated by the integrator is switched in synchronization with an external clock CLK (time t3 in FIG. 10).
【0151】そして、本第4実施例のA/D変換器にお
いても、未知の被測定電圧Vinに応じた加算平均電圧V
H と、予め設定された既知の接地電位VG とを、積分器
の出力変化量が等しくなるように積分した場合の、両積
分時間Ta,Tbの比に基づき、被測定電圧Vinをデジ
タル値に変換するようにしているのであるが、加算平均
電圧VH の積分時間Taと接地電位VG の積分時間Tb
とを、TAD22によって計測するようにしている。In the A / D converter of the fourth embodiment, the averaging voltage V corresponding to the unknown voltage to be measured Vin is also obtained.
The measured voltage Vin is converted into a digital value on the basis of the ratio between the integration times Ta and Tb when H and a predetermined known ground potential VG are integrated so that the output change amount of the integrator becomes equal. Although the conversion is performed, the integration time Ta of the addition average voltage VH and the integration time Tb of the ground potential VG are determined.
Are measured by the TAD 22.
【0152】従って、本第4実施例のA/D変換器によ
っても、従来のA/D変換器のように積分時間を長く設
定することなく、A/D変換の精度を高めることがで
き、被測定電圧VinのA/D変換を高精度に且つ短時間
で行うことができる。そして更に、積分時間を長く設定
する必要がないため、積分用コンデンサ12の静電容量
や積分用抵抗器13a,13bの抵抗値を小さくするこ
とができ、当該A/D変換器を1つの半導体チップに集
積した場合のチップサイズを、小規模なものにすること
ができる。Therefore, according to the A / D converter of the fourth embodiment, the accuracy of A / D conversion can be improved without setting a long integration time unlike the conventional A / D converter. A / D conversion of the measured voltage Vin can be performed with high accuracy and in a short time. Further, since it is not necessary to set the integration time longer, the capacitance of the integration capacitor 12 and the resistance values of the integration resistors 13a and 13b can be reduced, and the A / D converter can be used as one semiconductor. The chip size when integrated on a chip can be reduced.
【0153】また、第4実施例のA/D変換器において
も、図10の時刻t2から時刻t3までの期間におい
て、被測定電圧Vinと電源電圧VDDとを加算平均した加
算平均電圧VH を積分するようにしているため、被測定
電圧Vinが基準電圧Vref よりも接地電位VG 側の電圧
であっても、その期間において、積分器の出力電圧Vo
を下降させることができ、この結果、図15(B)に示
した五相積分方式の「状態3」の如き追加の積分期間を
設ける必要なく、A/D変換が可能な被測定電圧Vinの
電圧範囲を拡大することができる。Also in the A / D converter of the fourth embodiment, during the period from time t2 to time t3 in FIG. 10, the average voltage VH obtained by averaging the measured voltage Vin and the power supply voltage VDD is integrated. Therefore, even if the measured voltage Vin is a voltage closer to the ground potential VG than the reference voltage Vref, the output voltage Vo of the integrator is maintained during that period.
As a result, there is no need to provide an additional integration period as in “State 3” of the five-phase integration method shown in FIG. The voltage range can be expanded.
【0154】また更に、本第4実施例のA/D変換器で
も、抵抗器17とスイッチ素子18とを直列接続した電
圧設定用回路を、積分用コンデンサ12と並列に設け、
スイッチ素子18を短絡させた状態で、一方の積分用抵
抗器13aにスイッチ素子16aを介して電源電圧VDD
を印加することにより、積分器の出力電圧Voを、基準
電圧Vref よりも若干低い初期電圧VS に保持させ、そ
の後、積分器に接地電位VG を積分させて比較器14の
出力信号CMPを反転させるようにしている。Further, in the A / D converter of the fourth embodiment, a voltage setting circuit in which a resistor 17 and a switch element 18 are connected in series is provided in parallel with the integrating capacitor 12.
With the switch element 18 short-circuited, the power supply voltage VDD is connected to one of the integrating resistors 13a via the switch element 16a.
, The output voltage Vo of the integrator is maintained at the initial voltage VS slightly lower than the reference voltage Vref, and then the integrator integrates the ground potential VG to invert the output signal CMP of the comparator 14. Like that.
【0155】よって、本第4実施例のA/D変換器によ
っても、図15(B)に示した五相積分方式の「状態
1」及び「状態2」のように2種類の電圧を順次積分す
る期間を設ける必要がなく、被測定電圧VinのA/D変
換時間を短縮できる。 [第5実施例]次に、第5実施例のA/D変換器につい
て図11〜図13に基づき説明する。Therefore, the A / D converter according to the fourth embodiment also sequentially applies two types of voltages as in “state 1” and “state 2” of the five-phase integration method shown in FIG. There is no need to provide a period for integration, and the A / D conversion time of the measured voltage Vin can be reduced. Fifth Embodiment Next, an A / D converter according to a fifth embodiment will be described with reference to FIGS.
【0156】まず図11は、第5実施例のA/D変換器
の構成を表す構成図である。図11に示すように、本第
5実施例のA/D変換器は、第4実施例のA/D変換器
に対し、比較器14に代えて、2つの比較器14a,1
4bを備えており、一方の比較器14aの出力信号CM
P1が、TAD22を構成するパルス周回回路23への
第1信号PAとして出力され、他方の比較器14bの出
力信号CMP2が、TAD22を構成するラッチ回路2
8及びパルスセレクタ30への第2信号PB、及びレジ
スタ56,58へのラッチ信号として出力される点と、
スイッチ素子16a,16b,18を制御する制御回路
68が、図12に示す如く構成されている点と、演算器
60に代えて、該演算器60とは若干異なる演算を行う
演算器70を備えている点とが異なっている。FIG. 11 is a configuration diagram showing the configuration of the A / D converter according to the fifth embodiment. As shown in FIG. 11, the A / D converter of the fifth embodiment differs from the A / D converter of the fourth embodiment in that two comparators 14a, 14a are used instead of the comparator 14.
4b, and the output signal CM of one comparator 14a
P1 is output as the first signal PA to the pulse circulating circuit 23 forming the TAD 22, and the output signal CMP2 of the other comparator 14b is output from the latch circuit 2 forming the TAD 22.
8 and the second signal PB to the pulse selector 30 and the point of being output as a latch signal to the registers 56 and 58;
A control circuit 68 for controlling the switch elements 16a, 16b, 18 is configured as shown in FIG. 12 and includes an arithmetic unit 70 that performs an operation slightly different from the arithmetic unit 60 instead of the arithmetic unit 60. Is different.
【0157】ここで、比較器14aの反転入力端子に
は、式7に示した初期電圧VS よりも若干高い第1比較
電圧V1が印加されており、比較器14bの反転入力端
子には、上記第1比較電圧V1よりも高く且つ電源電圧
VDD(=5V)よりも低い第2比較電圧V2が印加され
ている。Here, the first comparison voltage V1 slightly higher than the initial voltage VS shown in Equation 7 is applied to the inverting input terminal of the comparator 14a, and the inverting input terminal of the comparator 14b is A second comparison voltage V2 higher than the first comparison voltage V1 and lower than the power supply voltage VDD (= 5V) is applied.
【0158】また、演算器70は、制御回路68からの
切換信号φ2が立ち上がると、レジスタ56がラッチし
ている2進デジタル信号の値から、レジスタ58がラッ
チしている2進デジタル信号の値を引き、更に、その引
算後の2進デジタル信号の値を、レジスタ56がラッチ
している2進デジタル信号の値で割り、その割り算後の
2進デジタル信号を、被測定電圧Vinを表す2進デジタ
ル信号として出力する。When the switching signal φ2 from the control circuit 68 rises, the arithmetic unit 70 calculates the value of the binary digital signal latched by the register 58 from the value of the binary digital signal latched by the register 56. Further, the value of the binary digital signal after the subtraction is divided by the value of the binary digital signal latched by the register 56, and the binary digital signal after the division represents the measured voltage Vin. Output as a binary digital signal.
【0159】そして更に、本第5実施例のA/D変換器
において、スイッチ素子16aは、制御回路68からの
切換信号φ1がハイレベルであるときに、接点が電源電
圧VDD側に切り換わって積分用抵抗器13aに電源電圧
VDDを印加し、制御回路68からの切換信号φ2或いは
φ3がハイレベルであるときに、接点が接地電位VG側
に切り換わって積分用抵抗器13aに接地電位VG を印
加する。また、スイッチ素子16bは、制御回路68か
らの切換信号φ3がハイレベルのときに、接点が被測定
電圧Vin側に切り換わって積分用抵抗器13bに被測定
電圧Vinを印加し、制御回路68からの切換信号φ2が
ハイレベルであるときに、接点が接地電位VG 側に切り
換わって積分用抵抗器13bに接地電位VG を印加す
る。Further, in the A / D converter of the fifth embodiment, when the switching signal φ1 from the control circuit 68 is at a high level, the contact of the switch element 16a switches to the power supply voltage VDD side. When the power supply voltage VDD is applied to the integrating resistor 13a and the switching signal φ2 or φ3 from the control circuit 68 is at a high level, the contact is switched to the ground potential VG side and the integrating resistor 13a is connected to the ground potential VG. Is applied. When the switching signal φ3 from the control circuit 68 is at a high level, the switch element 16b switches the contact to the measured voltage Vin side and applies the measured voltage Vin to the integrating resistor 13b. Is high, the contact switches to the ground potential VG side to apply the ground potential VG to the integrating resistor 13b.
【0160】一方、第5実施例の制御回路68は、図1
2に示すように、第4実施例の制御回路54に対して、
下記の(h)〜(l)の5点が異なっている。 (h)アンドゲート34の一方の入力端子に、外部から
のクロックCLKに代えて、パルス出力回路66からの
ワンショットパルス(イクスクルーシブオアゲート62
の出力)が入力されている。On the other hand, the control circuit 68 of the fifth embodiment is different from that of FIG.
As shown in FIG. 2, with respect to the control circuit 54 of the fourth embodiment,
The following five points (h) to (l) are different. (H) One-shot pulse (exclusive OR gate 62) from pulse output circuit 66 is applied to one input terminal of AND gate 34 in place of external clock CLK.
Output) is input.
【0161】(i)アンドゲート36の一方の入力端子
と、アンドゲート40の一方の端子とに、比較器14b
の出力信号CMP2(第2信号PB)が入力されてい
る。 (j)フリップフロップF4のQバー出力と、フリップ
フロップF2のQ出力との論理和信号を、切換信号φ1
として出力するオアゲート72を追加して備えている。(I) The comparator 14b is connected to one input terminal of the AND gate 36 and one terminal of the AND gate 40.
(The second signal PB) is input. (J) The logical sum signal of the Q output of the flip-flop F4 and the Q output of the flip-flop F2 is changed to the switching signal φ1
An OR gate 72 is additionally provided, which outputs an OR gate.
【0162】(k)フリップフロップF3のQ出力が、
切換信号φ3として出力され、当該制御回路68からは
切換信号φ4が出力されない。 (l)比較器14aの出力信号CMP1が第1信号PA
として用いられ、比較器14bの出力信号CMP2が第
2信号PBとして用いられるため、当該制御回路68
は、フリップフロップF5,ノアゲート46,及びオア
ゲート48を備えていない。(K) The Q output of the flip-flop F3 is
It is output as switching signal φ3, and switching signal φ4 is not output from control circuit 68. (L) The output signal CMP1 of the comparator 14a is the first signal PA
Since the output signal CMP2 of the comparator 14b is used as the second signal PB, the control circuit 68
Does not include the flip-flop F5, the NOR gate 46, and the OR gate 48.
【0163】尚、上述した事項以外については、第4実
施例のA/D変換器と同様である。次に、以上のように
構成された第5実施例のA/D変換器の動作について、
図13に示すタイムチャートに沿って説明する。まず、
外部からのリセット信号RSTがハイレベルである初期
状態では、制御回路68の全フリップフロップF1〜F
4,F6がリセットされて、切換信号φ1〜φ3のう
ち、切換信号φ1だけがハイレベルとなる。よって、ス
イッチ素子18が短絡すると共に、スイッチ素子16a
の接点が電源電圧VDD側に切り換わり、積分器の出力電
圧Voは、第1比較電圧V1よりも若干低い初期電圧V
S に保持される。Except for the matters described above, the configuration is the same as that of the A / D converter of the fourth embodiment. Next, the operation of the A / D converter of the fifth embodiment configured as described above will be described.
This will be described with reference to the time chart shown in FIG. First,
In the initial state where the external reset signal RST is at a high level, all the flip-flops F1 to F
4, F6 are reset, and only the switching signal φ1 of the switching signals φ1 to φ3 becomes high level. Therefore, the switch element 18 is short-circuited and the switch element 16a
Is switched to the power supply voltage VDD side, and the output voltage Vo of the integrator becomes the initial voltage V slightly lower than the first comparison voltage V1.
Held in S.
【0164】そして、リセット信号RSTがハイレベル
からロウレベルに変化して、フリップフロップF1〜F
4,F6のリセットが解除され、その後、図13の時刻
t1に示す如く、外部からのクロックCLKが立ち上が
ると、パルス出力回路66からワンショットパルスが出
力され、そのワンショットパルスは、アンドゲート34
からオアゲート42を介して、フリップフロップF1〜
F4のクロック端子に入力されるため、切換信号φ1〜
φ3のうち、切換信号φ2だけがハイレベルとなる。Then, the reset signal RST changes from the high level to the low level, and the flip-flops F1 to F
4 and F6 are released, and thereafter, as shown at time t1 in FIG. 13, when the external clock CLK rises, a one-shot pulse is output from the pulse output circuit 66, and the one-shot pulse is output to the AND gate 34.
From the flip-flops F1 to F1
The switching signals φ1 to φ4 are input to the clock terminal of F4.
Of φ3, only the switching signal φ2 is at the high level.
【0165】すると、スイッチ素子18が開放すると共
に、スイッチ素子16aの接点とスイッチ素子16bの
接点とが両方共に接地電位VG 側に切り換わり、積分器
が接地電位VG の積分を開始する。そして、積分器の出
力電圧Voは、接地電位VGの積分に伴って、初期電圧
VS から上昇することとなる。尚、切換信号φ2がハイ
レベルに変化したタイミングで、演算器70は、レジス
タ56及び58からの2進デジタル信号に基づき前述の
演算を行い、被測定電圧Vinを表す2進デジタル信号を
出力するのであるが、時刻t1の時点では、レジスタ5
6,58のラッチデータがリセット直後のものであるた
め、時刻t1で演算器70から出力される2進デジタル
信号は無視すればよい。Then, the switch element 18 is opened, the contact of the switch element 16a and the contact of the switch element 16b are both switched to the ground potential VG, and the integrator starts to integrate the ground potential VG. Then, the output voltage Vo of the integrator rises from the initial voltage VS with the integration of the ground potential VG. At the timing when the switching signal φ2 changes to the high level, the computing unit 70 performs the above-described computation based on the binary digital signals from the registers 56 and 58, and outputs a binary digital signal representing the voltage Vin to be measured. However, at the time t1, the register 5
Since the 6,58 latch data is immediately after the reset, the binary digital signal output from the arithmetic unit 70 at the time t1 may be ignored.
【0166】その後、積分器の出力電圧Voが上昇し
て、比較器14aの第1比較電圧V1を越えると、時刻
t2に示す如く、比較器14aの出力信号CMP1(つ
まり、TAD22への第1信号PA)がロウレベルから
ハイレベルに変化し、TAD22のパルス周回回路23
がパルス信号の周回動作を開始する。Thereafter, when the output voltage Vo of the integrator rises and exceeds the first comparison voltage V1 of the comparator 14a, as shown at time t2, the output signal CMP1 of the comparator 14a (that is, the first signal to the TAD 22) is output. Signal PA) changes from the low level to the high level, and the pulse circulating circuit 23 of the TAD 22
Starts the circulation operation of the pulse signal.
【0167】その後更に、積分器の出力電圧Voが上昇
して、比較器14bの第2比較電圧V2を越えると、時
刻t3に示す如く、比較器14bの出力信号CMP2
(つまり、TAD22への第2信号PB)がロウレベル
からハイレベルに変化する。そして、このように第2信
号PBが立ち上がると、TAD22が、時刻t2で第1
信号PAがハイレベルになってから時刻t3で第2信号
PBが立ち上がるまでの時間Tdを表す15ビットデー
タを出力し、その15ビットデータを、レジスタ56が
ラッチする。尚、このとき、レジスタ58は、それまで
レジスタ56が出力していた15ビットデータをラッチ
する。Thereafter, when the output voltage Vo of the integrator further rises and exceeds the second comparison voltage V2 of the comparator 14b, as shown at time t3, the output signal CMP2 of the comparator 14b
(That is, the second signal PB to the TAD 22) changes from a low level to a high level. Then, when the second signal PB rises in this way, the TAD 22 causes the first signal PB at time t2.
15-bit data representing the time Td from when the signal PA goes high to when the second signal PB rises at time t3 is output, and the register 56 latches the 15-bit data. At this time, the register 58 latches the 15-bit data output from the register 56 until then.
【0168】よって、比較器14bの出力信号CMP2
がハイレベルに変化した時刻t3にて、レジスタ56に
ラッチされた15ビットデータは、積分器に接地電位V
G を積分させた場合に、その出力電圧Voが第1比較電
圧V1から第2比較電圧V2までに相当する所定電圧分
だけ変化するのに要する時間(以下、接地電位VG の積
分時間という)Tdを表すこととなる。Therefore, the output signal CMP2 of the comparator 14b
At the time t3 when the signal changes to the high level, the 15-bit data latched by the register 56 is supplied to the integrator by the ground potential V.
When G is integrated, the time required for the output voltage Vo to change by a predetermined voltage corresponding to the first comparison voltage V1 to the second comparison voltage V2 (hereinafter referred to as the integration time of the ground potential VG) Td Will be expressed.
【0169】また、時刻t3で第2信号PBが立ち上が
ると、制御回路68においては、アンドゲート36から
オアゲート42を介して、フリップフロップF1〜F4
のクロック端子に立上りエッジが入力され、フリップフ
ロップF2のQ出力がハイレベルになるため、切換信号
φ1〜φ3のうち切換信号φ1だけがハイレベルとな
る。そして、このように切換信号φ1がハイレベルにな
ると、再び、スイッチ素子18が短絡すると共に、スイ
ッチ素子16aの接点が電源電圧VDD側に切り換わっ
て、積分器の出力電圧Voが、第1比較電圧V1よりも
若干低い初期電圧VS に戻される。よって、比較器14
bの出力信号CMP2がハイレベルからロウレベルに反
転し、その直後に、比較器14aの出力信号CMP1も
ハイレベルからロウレベルに反転して、パルス周回回路
23でのパルス周回動作が停止する。When the second signal PB rises at time t3, the control circuit 68 causes the flip-flops F1 to F4 from the AND gate 36 through the OR gate 42.
, A rising edge is input to the clock terminal and the Q output of the flip-flop F2 goes high, so that only the switching signal φ1 of the switching signals φ1 to φ3 goes high. When the switching signal φ1 becomes high level, the switch element 18 is short-circuited again, and the contact of the switch element 16a is switched to the power supply voltage VDD, so that the output voltage Vo of the integrator is changed to the first comparison voltage. The voltage is returned to the initial voltage VS which is slightly lower than the voltage V1. Therefore, the comparator 14
The output signal CMP2 of b is inverted from the high level to the low level, and immediately thereafter, the output signal CMP1 of the comparator 14a is also inverted from the high level to the low level, and the pulse circulating operation in the pulse circulating circuit 23 stops.
【0170】尚、本第5実施例では、比較器14aの出
力信号CMP1(第1信号PA)がロウレベルのとき
に、TAD22のカウンタ26,ラッチ回路28,及び
パルスセレクタ30の記憶内容がクリアされるようにな
っている。次に、その後、時刻t4に示す如く、外部か
らのクロックCLKが再び立ち上がると、制御回路68
において、パルス出力回路66からワンショットパルス
が出力され、そのワンショットパルスが、アンドゲート
38からオアゲート42を介して、フリップフロップF
1〜F4のクロック端子に入力されるため、切換信号φ
1〜φ3のうち切換信号φ3だけがハイレベルとなる。In the fifth embodiment, when the output signal CMP1 (first signal PA) of the comparator 14a is at a low level, the contents stored in the counter 26, the latch circuit 28, and the pulse selector 30 of the TAD 22 are cleared. It has become so. Next, as shown at time t4, when the external clock CLK rises again, the control circuit 68
, A one-shot pulse is output from the pulse output circuit 66, and the one-shot pulse is output from the AND gate 38 via the OR gate 42 to the flip-flop F
1 to F4, the switching signal φ
Only the switching signal φ3 among 1 to φ3 becomes high level.
【0171】すると、スイッチ素子16aの接点が接地
電位VG 側に切り換わると共に、スイッチ素子16bの
接点が被測定電圧Vin側に切り換わり、これにより、積
分器は、今度は、被測定電圧Vinと接地電位VG とを加
算平均した電圧((Vin+0)/2=Vin/2)の積分
を開始する。そして、積分器の出力電圧Voは、上記電
圧(Vin/2)の積分に伴って、初期電圧VS から再び
上昇することとなる。尚、以下の説明において、被測定
電圧Vinと接地電位VG とを加算平均した電圧を、単
に、加算平均電圧VH ともいう。Then, the contact of the switch element 16a is switched to the ground potential VG side, and the contact of the switch element 16b is switched to the measured voltage Vin side, so that the integrator is now connected to the measured voltage Vin. The integration of a voltage ((Vin + 0) / 2 = Vin / 2) obtained by adding and averaging the ground potential VG is started. Then, the output voltage Vo of the integrator rises again from the initial voltage VS with the integration of the voltage (Vin / 2). In the following description, a voltage obtained by averaging the measured voltage Vin and the ground potential VG is simply referred to as an averaging voltage VH.
【0172】その後、積分器の出力電圧Voが上昇し
て、比較器14aの第1比較電圧V1を越えると、時刻
t5に示す如く、比較器14aの出力信号CMP1(つ
まり、TAD22への第1信号PA)がロウレベルから
ハイレベルに変化して、TAD22のパルス周回回路2
3が、再度、パルス信号の周回動作を開始する。Thereafter, when the output voltage Vo of the integrator rises and exceeds the first comparison voltage V1 of the comparator 14a, as shown at time t5, the output signal CMP1 of the comparator 14a (that is, the first signal to the TAD 22) is output. The signal PA) changes from the low level to the high level, and the pulse circulating circuit 2 of the TAD 22
3 starts the pulse signal circulating operation again.
【0173】そして更に、積分器の出力電圧Voが上昇
して、比較器14bの第2比較電圧V2を越えると、時
刻t6に示す如く、比較器14bの出力信号CMP2
(つまり、TAD22への第2信号PB)が、再びロウ
レベルからハイレベルに変化する。Further, when the output voltage Vo of the integrator rises and exceeds the second comparison voltage V2 of the comparator 14b, as shown at time t6, the output signal CMP2 of the comparator 14b
(That is, the second signal PB to the TAD 22) changes from the low level to the high level again.
【0174】このように第2信号PBが立ち上がると、
TAD22が、時刻t5で第1信号PAがハイレベルに
なってから時刻t6で第2信号PBが立ち上がるまでの
時間Teを表す15ビットデータを出力し、その15ビ
ットデータを、レジスタ56がラッチする。そして、こ
のとき、レジスタ58は、レジスタ56が時刻t3でラ
ッチしていた15ビットデータをラッチする。As described above, when the second signal PB rises,
The TAD 22 outputs 15-bit data representing the time Te from when the first signal PA goes high at time t5 to when the second signal PB rises at time t6, and the register 56 latches the 15-bit data. . At this time, the register 58 latches the 15-bit data latched by the register 56 at the time t3.
【0175】よって、比較器14bの出力信号CMP2
がハイレベルに変化した時刻t6にて、レジスタ56に
ラッチされた15ビットデータは、積分器に加算平均電
圧VH (=Vin/2)を積分させた場合に、その出力電
圧Voが第1比較電圧V1から第2比較電圧V2までに
相当する所定電圧分だけ変化するのに要する時間(以
下、加算平均電圧VH の積分時間という)Teを表すこ
ととなる。そして更に、時刻t6にて、レジスタ58に
ラッチされた15ビットデータは、図13の時刻t2か
ら時刻t3までの時間に相当する接地電位VG の積分時
間Tdを表すこととなる。Therefore, the output signal CMP2 of the comparator 14b
At the time t6 when the output voltage Vo changes to the high level, the output voltage Vo of the 15-bit data latched by the register 56 is compared with the output voltage Vo when the integrator integrates the average voltage VH (= Vin / 2). It represents a time Te required to change by a predetermined voltage corresponding to the voltage V1 to the second comparison voltage V2 (hereinafter, referred to as an integration time of the averaging voltage VH) Te. Further, at time t6, the 15-bit data latched in the register 58 represents the integration time Td of the ground potential VG corresponding to the time from time t2 to time t3 in FIG.
【0176】また、時刻t6で第2信号PBが立ち上が
ると、制御回路68においては、アンドゲート40から
オアゲート42を介して、フリップフロップF1〜F4
のクロック端子に立上りエッジが入力され、フリップフ
ロップF4のQバー出力がハイレベルになるため、切換
信号φ1〜φ3のうち切換信号φ1だけがハイレベルの
状態に戻る。そして、切換信号φ1がハイレベルになる
と、再び、積分器の出力電圧Voが初期電圧VS に戻さ
れ、比較器14bの出力信号CMP2がハイレベルから
ロウレベルに反転すると共に、比較器14aの出力信号
CMP1もハイレベルからロウレベルに反転して、パル
ス周回回路23のパルス周回動作が停止する。その後、
図13にて示されてはいないが、外部からのクロックC
LKが再び立ち上がると、前述した時刻t1の場合と同
様に、切換信号φ1〜φ3のうち切換信号φ2だけがハ
イレベルとなって、積分器による接地電位VG の積分が
開始される。When the second signal PB rises at time t6, the control circuit 68 causes the flip-flops F1 to F4 from the AND gate 40 via the OR gate 42.
, A rising edge is input to the clock terminal and the Q-bar output of the flip-flop F4 goes high, so that only the switching signal φ1 of the switching signals φ1 to φ3 returns to the high level. When the switching signal .phi.1 goes high, the output voltage Vo of the integrator is returned to the initial voltage VS again, the output signal CMP2 of the comparator 14b is inverted from high to low, and the output signal of the comparator 14a is output. CMP1 is also inverted from the high level to the low level, and the pulse circulating operation of the pulse circulating circuit 23 stops. afterwards,
Although not shown in FIG. 13, an external clock C
When LK rises again, as in the case of the above-mentioned time t1, only the switching signal φ2 among the switching signals φ1 to φ3 becomes high level, and the integration of the ground potential VG by the integrator is started.
【0177】そして、このように切換信号φ2がハイレ
ベルに立ち上がると、演算器70は、レジスタ56が時
刻t6でラッチした加算平均電圧VH の積分時間Teを
表す15ビットデータから、レジスタ58が時刻t6で
ラッチした接地電位VG の積分時間Tdを表す15ビッ
トデータを引き、更に、その引算後の15ビットデータ
を、レジスタ56が時刻t6でラッチした上記積分時間
Teを表す15ビットデータで割り、その割り算後の2
進デジタル信号(つまり、「(Te−Td)/Te=1
−Td/Te」を表す2進デジタル信号)を、被測定電
圧Vinを表す2進デジタル信号として出力する。When the switching signal φ2 rises to a high level in this manner, the arithmetic unit 70 sets the register 58 to the time based on the 15-bit data representing the integration time Te of the average voltage VH latched by the register 56 at the time t6. The 15-bit data representing the integration time Td of the ground potential VG latched at t6 is subtracted, and the 15-bit data after the subtraction is divided by the 15-bit data representing the integration time Te latched by the register 56 at time t6. , 2 after the division
Binary digital signal (that is, “(Te−Td) / Te = 1”
−Td / Te ”is output as a binary digital signal representing the measured voltage Vin.
【0178】そして、以後は、前述した時刻t1以降と
同様の動作が繰り返される。以上のように、本第5実施
例のA/D変換器では、積分器の出力電圧Voが第1比
較電圧V1から第2比較電圧V2までに相当する所定電
圧分だけ変化するまで、接地電位VG を積分して、その
変化に要する積分時間(接地電位VG の積分時間)Td
を計測し、また同様に、積分器の出力電圧Voが上記所
定電圧分と同じだけ変化するまで、被測定電圧Vinと接
地電位VG との加算平均電圧VH を積分して、その変化
に要する積分時間(加算平均電圧VH の積分時間)Te
を計測するようにしている。Thereafter, the same operation as that after time t1 described above is repeated. As described above, in the A / D converter of the fifth embodiment, the ground potential is maintained until the output voltage Vo of the integrator changes by the predetermined voltage corresponding to the first comparison voltage V1 to the second comparison voltage V2. VG is integrated and the integration time required for its change (integration time of ground potential VG) Td
Similarly, until the output voltage Vo of the integrator changes by the same amount as the predetermined voltage, the average voltage VH of the measured voltage Vin and the ground potential VG is integrated, and the integration required for the change is calculated. Time (integration time of average voltage VH) Te
Is measured.
【0179】ここで、上記積分時間Tdの間(即ち、図
13の時刻t2で比較器14aの出力信号CMP1がハ
イレベルになってから、図13の時刻t3で比較器14
bの出力信号CMP2がハイレベルになるまでの間)だ
け、接地電位VG を積分したことによる積分器の出力変
化電圧Vdは、下記の式12となり、また、上記積分時
間Teの間(即ち、図13の時刻t5で比較器14aの
出力信号CMP1がハイレベルになってから、図13の
時刻t6で比較器14bの出力信号CMP2がハイレベ
ルになるまでの間)だけ、加算平均電圧VH を積分した
ことによる積分器の出力変化電圧Veは、下記の式13
となる。Here, during the integration time Td (ie, after the output signal CMP1 of the comparator 14a goes high at time t2 in FIG. 13, the comparator 14a at time t3 in FIG. 13).
The output change voltage Vd of the integrator due to the integration of the ground potential VG only until the output signal CMP2 of “b” becomes high level is expressed by the following equation 12, and during the integration time Te (ie, Only during the period from when the output signal CMP1 of the comparator 14a goes high at time t5 in FIG. 13 until the output signal CMP2 of the comparator 14b goes high at time t6 in FIG. The output change voltage Ve of the integrator due to the integration is represented by the following equation (13).
Becomes
【0180】尚、式12において、「 ∫_(0)^(Td)[0
−Vref ]dt」は、接地電位VG(=0)と基準電圧
Vref との差[0−Vref ]を時間Tdだけ積分した値
である。また同様に、式13において、「 ∫_(0)^(Te)
[Vin/2−Vref ]dt」は、加算平均電圧VH (=
Vin/2)と基準電圧Vref との差[Vin/2−Vref
]を時間Teだけ積分した値である。そして、式1
2,13において、「C」は積分用コンデンサ12の静
電容量であり、「R」は積分用抵抗器13a,13bの
合成抵抗値である。In the equation (12), “∫_ (0) ^ (Td) [0
−Vref] dt ”is a value obtained by integrating the difference [0−Vref] between the ground potential VG (= 0) and the reference voltage Vref by the time Td. Similarly, in equation 13, “∫_ (0) ^ (Te)
[Vin / 2−Vref] dt ”is the average voltage VH (=
Vin / 2) and the reference voltage Vref [Vin / 2−Vref
] Is integrated by the time Te. And Equation 1
In FIGS. 2 and 13, “C” is the capacitance of the integrating capacitor 12 and “R” is the combined resistance value of the integrating resistors 13a and 13b.
【0181】[0181]
【数12】 Vd=−∫_(0)^(Td)[0−Vref ]dt/CR =Vref ×Td/CR …(12)Vd = −∫_ (0) ^ (Td) [0−Vref] dt / CR = Vref × Td / CR (12)
【0182】[0182]
【数13】 Ve=−∫_(0)^(Te)[Vin/2−Vref ]dt/CR =(Vref −Vin/2)×Te/CR …(13) そして、上記両出力変化電圧Vd,Veは互いに等しい
ため、式12,13から下記の式14が成立する。Ve = −∫_ (0) ^ (Te) [Vin−2−Vref] dt / CR = (Vref−Vin / 2) × Te / CR (13) And both output change voltages Vd , Ve are equal to each other, and the following Expression 14 is established from Expressions 12 and 13.
【0183】[0183]
【数14】 Vin=2Vref ×((Te−Td)/Te) …(14) よって、式14から分かるように、基準電圧Vref は既
知であるため、被測定電圧Vinの値は、接地電位VG の
積分時間Tdと加算平均電圧VH の積分時間Teとに応
じた値「(Te−Td)/Te=1−Td/Te」によ
って、数値化できる。[Expression 14] Vin = 2Vref × ((Te−Td) / Te) (14) Therefore, as can be seen from Expression 14, since the reference voltage Vref is known, the value of the measured voltage Vin is equal to the ground potential VG. Can be quantified by the value "(Te-Td) / Te = 1-Td / Te" according to the integration time Td and the integration time Te of the averaged voltage VH.
【0184】そこで、本第5実施例のA/D変換器で
は、前述したように、演算器70によって、積分時間T
eを表す15ビットデータから、積分時間Tdを表す1
5ビットデータを引き、更に、その引算後の15ビット
データを、積分時間Teを表す15ビットデータで割
り、その割り算後の2進デジタル信号(つまり「(Te
−Td)/Te=1−Td/Te」を表す2進デジタル
信号)を、被測定電圧Vinを表す2進デジタル信号とし
て出力するようにしている。Therefore, in the A / D converter according to the fifth embodiment, as described above, the integration time T
From the 15-bit data representing e, 1 representing the integration time Td
The 5-bit data is subtracted, the 15-bit data after the subtraction is divided by the 15-bit data representing the integration time Te, and the binary digital signal after the division (that is, “(Te
−Td) / Te = 1−Td / Te ”is output as a binary digital signal representing the measured voltage Vin.
【0185】尚、演算器70は、上記割り算後の値
「(Te−Td)/Te」に、式14の如く「2Vref
」を乗じ、その乗算後の値を表す2進デジタル信号
を、被測定電圧Vinを表す2進デジタル信号として出力
するようにしてもよい。そして、このようにすれば、当
該A/D変換器からの2進デジタル信号を受けた装置に
て、何ら演算を行うことなく、被測定電圧Vinの値を知
ることができる。The arithmetic unit 70 calculates the value “(Te−Td) / Te” after the division by “2Vref
, And a binary digital signal representing the value after the multiplication may be output as a binary digital signal representing the measured voltage Vin. Then, in this way, the value of the voltage Vin to be measured can be known without performing any operation in the device that has received the binary digital signal from the A / D converter.
【0186】また、演算器70は、レジスタ58が時刻
t6でラッチした積分時間Tdを表す15ビットデータ
を、レジスタ56が時刻t6でラッチした積分時間Te
を表す15ビットデータで割り、その割り算後の2進デ
ジタル信号(つまり「Td/Te」を表す2進デジタル
信号)を、被測定電圧Vinを表す2進デジタル信号とし
て、出力するようにしてもよい。The arithmetic unit 70 stores the 15-bit data representing the integration time Td latched at time t6 by the register 58 and the integration time Te latched by the register 56 at time t6.
, And the binary digital signal after the division (that is, a binary digital signal representing “Td / Te”) is output as a binary digital signal representing the measured voltage Vin. Good.
【0187】以上詳述したように、本第5実施例のA/
D変換器においても、未知の被測定電圧Vinに応じた加
算平均電圧VH と、予め設定された既知の接地電位VG
とを、積分器の出力変化量が等しくなるように積分した
場合の、両積分時間Te,Tbの比に基づき、被測定電
圧Vinをデジタル値に変換するようにしているのである
が、上記両積分時間Td,Teを、TAD22によって
計測するようにしている。As described in detail above, A / A
Also in the D converter, an averaged voltage VH corresponding to the unknown voltage under measurement Vin and a known ground potential VG set in advance.
Is converted into a digital value based on the ratio of the integration times Te and Tb when the output change amount of the integrator is integrated so as to be equal. The integration times Td and Te are measured by the TAD 22.
【0188】従って、本第5実施例のA/D変換器によ
っても、従来のA/D変換器のように積分時間を長く設
定することなく、A/D変換の精度を高めることがで
き、被測定電圧VinのA/D変換を高精度に且つ短時間
で行うことができる。そして更に、積分時間を長く設定
する必要がないため、積分用コンデンサ12の静電容量
や積分用抵抗器13a,13bの抵抗値を小さくするこ
とができ、当該A/D変換器を1つの半導体チップに集
積した場合のチップサイズを、小規模なものにすること
ができる。Therefore, according to the A / D converter of the fifth embodiment, the accuracy of A / D conversion can be improved without setting a long integration time unlike the conventional A / D converter. A / D conversion of the measured voltage Vin can be performed with high accuracy and in a short time. Further, since it is not necessary to set the integration time longer, the capacitance of the integration capacitor 12 and the resistance values of the integration resistors 13a and 13b can be reduced, and the A / D converter can be used as one semiconductor. The chip size when integrated on a chip can be reduced.
【0189】ところで、上記第5実施例では、積分器の
基準電圧Vref を、接地電位VG と電源電圧VDDとの中
心電圧(=VDD/2)に設定したが、この場合、被測定
電圧Vinが電源電圧VDDと等しいと、被測定電圧Vinと
接地電位VG との加算平均電圧VH が基準電圧Vref と
同じになって、加算平均電圧VH を積分した際の積分器
の出力電圧Voが変化しなくなってしまう。In the fifth embodiment, the reference voltage Vref of the integrator is set to the center voltage between the ground potential VG and the power supply voltage VDD (= VDD / 2). If it is equal to the power supply voltage VDD, the average voltage VH of the measured voltage Vin and the ground potential VG becomes equal to the reference voltage Vref, and the output voltage Vo of the integrator when integrating the average voltage VH does not change. Would.
【0190】そこで、基準電圧Vref の値を、上記中心
電圧(=VDD/2)と電源電圧VDDとの間の電圧(例え
ばVDD×3/4)に設定すれば、被測定電圧Vinが電源
電圧VDDと等しくても、図13における時刻t4から時
刻t6までの期間において、積分器の出力電圧Voを上
昇させることができ、上記問題を解決することができ
る。Therefore, if the value of the reference voltage Vref is set to a voltage (for example, VDD × 3/4) between the center voltage (= VDD / 2) and the power supply voltage VDD, the measured voltage Vin becomes the power supply voltage. Even if it is equal to VDD, the output voltage Vo of the integrator can be increased in the period from time t4 to time t6 in FIG. 13, and the above problem can be solved.
【図1】 第1実施例のA/D変換器の構成を表す構成
図である。FIG. 1 is a configuration diagram illustrating a configuration of an A / D converter according to a first embodiment.
【図2】 図1のパルス位相差符号化回路(TAD)を
表す構成図である。FIG. 2 is a configuration diagram illustrating a pulse phase difference encoding circuit (TAD) of FIG. 1;
【図3】 図1の制御回路を表す回路図である。FIG. 3 is a circuit diagram illustrating a control circuit of FIG.
【図4】 第1実施例のA/D変換器の動作を表すタイ
ムチャートである。FIG. 4 is a time chart illustrating an operation of the A / D converter according to the first embodiment.
【図5】 第2実施例のA/D変換器の構成を表す構成
図である。FIG. 5 is a configuration diagram illustrating a configuration of an A / D converter according to a second embodiment.
【図6】 第3実施例のA/D変換器の構成を表す構成
図である。FIG. 6 is a configuration diagram illustrating a configuration of an A / D converter according to a third embodiment.
【図7】 第3実施例のA/D変換器の動作を表すタイ
ムチャートである。FIG. 7 is a time chart illustrating an operation of the A / D converter according to the third embodiment.
【図8】 第4実施例のA/D変換器の構成を表す構成
図である。FIG. 8 is a configuration diagram illustrating a configuration of an A / D converter according to a fourth embodiment.
【図9】 図8の制御回路を表す回路図である。FIG. 9 is a circuit diagram illustrating the control circuit of FIG.
【図10】 第4実施例のA/D変換器の動作を表すタ
イムチャートである。FIG. 10 is a time chart illustrating an operation of the A / D converter according to the fourth embodiment.
【図11】 第5実施例のA/D変換器の構成を表す構
成図である。FIG. 11 is a configuration diagram illustrating a configuration of an A / D converter according to a fifth embodiment.
【図12】 図11の制御回路を表す回路図である。FIG. 12 is a circuit diagram illustrating a control circuit of FIG.
【図13】 第5実施例のA/D変換器の動作を表すタ
イムチャートである。FIG. 13 is a time chart illustrating an operation of the A / D converter according to the fifth embodiment.
【図14】 従来の基本的な積分型A/D変換器を説明
する説明図である。FIG. 14 is an explanatory diagram illustrating a conventional basic integral A / D converter.
【図15】 従来の五相積分式のA/D変換器を説明す
る説明図である。FIG. 15 is an explanatory diagram illustrating a conventional five-phase integral type A / D converter.
11,50…演算増幅器 12…積分用コンデンサ 13a,13b…積分用抵抗器 14,14a,14
b…比較器 16a,16b,18…スイッチ素子 17,52…
抵抗器 20,54,68…制御回路 22…パルス位相差符
号化回路(TAD) 23…パルス周回回路 24,56,58…レジスタ
26…カウンタ 28…ラッチ回路 30…パルスセレクタ 32…
エンコーダ 60,70…演算器 34,36,38,40…アン
ドゲート 42,48,72…オアゲート 46…ノアゲート IV,44…インバータ NAND…ナンドゲート 62…イクスクルーシブオアゲート 64…バッファ 66…パルス出力回路 F1〜F6…フリップフロッ
プ11, 50: operational amplifier 12: integrating capacitor 13a, 13b: integrating resistor 14, 14a, 14
b ... Comparator 16a, 16b, 18 ... Switching element 17,52 ...
Resistors 20, 54, 68 Control circuit 22 Pulse phase difference encoding circuit (TAD) 23 Pulse circulating circuit 24, 56, 58 Register 26 Counter 28 Latch circuit 30 Pulse selector 32
Encoders 60, 70 ... Calculators 34, 36, 38, 40 ... AND gates 42, 48, 72 ... OR gate 46 ... NOR gate IV, 44 ... Inverter NAND ... NAND gate 62 ... Exclusive OR gate 64 ... Buffer 66 ... Pulse output circuit F1 to F6: flip-flop
Claims (10)
器と、 被測定電圧に応じた電圧及び予め設定された設定電圧の
うち、何れか一方の電圧を、所定条件が成立するまでの
間、前記積分器に積分させると共に、当該積分時間を第
1積分時間として計測する第1制御動作と、前記被測定
電圧に応じた電圧及び前記設定電圧のうち、前記第1制
御動作により積分させる方とは異なる他方の電圧を、前
記積分器に積分させ、前記積分器の出力変化量が、前記
第1制御動作による前記積分器の出力変化量と一致する
までの時間を、第2積分時間として計測する第2制御動
作とを行う積分制御手段と、 を備え、前記第1積分時間と前記第2積分時間との比に
基づき、前記被測定電圧をデジタル値に変換するA/D
変換器であって、 前記積分制御手段が前記第1積分時間と前記第2積分時
間を計測するための計時手段として、 入力信号を反転して出力する反転回路が複数連結され、
各反転回路によりパルス信号を順次反転して伝搬する遅
延回路を有し、該遅延回路を構成する前記反転回路のう
ち予め定められた複数の反転回路から順次出力されるパ
ルス信号の位相差時間を分解能として、時間を2進符号
化可能な符号化手段を備えたこと、 を特徴とするA/D変換器。An integrator for integrating and outputting an input voltage; and an integrator for outputting one of a voltage corresponding to a voltage to be measured and a preset voltage until a predetermined condition is satisfied. In the meantime, the first integrator integrates, and the first control operation of measuring the integration time as the first integration time, and the first control operation of the voltage according to the measured voltage and the set voltage. The other voltage different from the integrator is integrated by the integrator, and the time until the output change amount of the integrator matches the output change amount of the integrator by the first control operation is referred to as a second integration time. And A / D converting the measured voltage into a digital value based on a ratio of the first integration time and the second integration time.
A converter, wherein a plurality of inverting circuits for inverting and outputting an input signal are connected as time measuring means for the integration control means to measure the first integration time and the second integration time;
A delay circuit that sequentially inverts and propagates the pulse signal by each of the inversion circuits, and calculates a phase difference time of a pulse signal sequentially output from a plurality of predetermined inversion circuits among the inversion circuits that constitute the delay circuit; An A / D converter comprising encoding means capable of binary encoding time as a resolution.
て、 前記遅延回路は、前記反転回路がリング状に連結される
と共に、該反転回路のうちの特定の反転回路が、入力信
号の反転動作を外部からの第1信号により制御可能な起
動用反転回路として構成され、該起動用反転回路が反転
動作を開始することに伴い各反転回路によりパルス信号
を順次反転して周回させるパルス周回回路からなり、 前記符号化手段は、前記パルス周回回路に加えて、 前記パルス周回回路内でのパルス信号の周回回数をカウ
ントして、該カウント数を表す2進デジタル信号を出力
するカウンタと、 外部からの第2信号が入力された時に、前記カウンタか
らの2進デジタル信号をラッチして出力するラッチ回路
と、 前記パルス周回回路を構成する反転回路のうち予め定め
られた複数の反転回路の出力信号を取り込み、前記第2
信号が入力された時に、前記起動用反転回路の反転動作
開始により発生したパルス信号が前記パルス周回回路内
の何れの反転回路に到達しているかを検出して、前記起
動用反転回路から前記パルス信号が到達していると検出
した反転回路までの反転回路の数に応じた2進デジタル
信号を出力するパルス検出回路と、 を備え、前記ラッチ回路からの2進デジタル信号を上位
ビットとし、且つ前記パルス検出回路からの2進デジタ
ル信号を下位ビットとして、前記第1信号と前記第2信
号との位相差を表す2進デジタル信号を出力するように
構成されており、 更に前記積分制御手段は、 前記第1制御動作を開始して前記積分器に前記一方の電
圧の積分を開始させた時に、前記起動用反転回路へ前記
第1信号を出力して前記パルス周回回路のパルス周回動
作を開始させ、その後、前記カウンタの所定ビットが変
化すると、前記所定条件が成立したとして当該第1制御
動作を終了すると共に、前記第2制御動作を開始して前
記積分器に前記他方の電圧の積分を開始させ、更にその
後、前記積分器の出力変化量が前記第1制御動作による
前記積分器の出力変化量と一致すると、前記ラッチ回路
及びパルス検出回路へ前記第2信号を出力するように構
成されていること、 を特徴とするA/D変換器。2. The A / D converter according to claim 1, wherein the delay circuit is configured such that the inverting circuit is connected in a ring shape, and a specific inverting circuit of the inverting circuit is configured to receive an input signal. A pulse circulating circuit that is configured as a start-up inverting circuit that can control the inverting operation by a first signal from the outside, and in which each of the inverting circuits sequentially inverts and circulates a pulse signal as the starting inverting circuit starts the inverting operation. A counter that counts the number of times the pulse signal circulates in the pulse circulating circuit and outputs a binary digital signal representing the counted number, in addition to the pulse circulating circuit; A latch circuit that latches and outputs a binary digital signal from the counter when a second signal is input from the outside; It receives the output signals of the plurality of inverting circuits which are, the second
When a signal is input, a pulse signal generated by the start of the inverting operation of the starting inverting circuit is detected to reach which inverting circuit in the pulse circulating circuit, and the pulse is output from the inverting circuit for starting. A pulse detection circuit that outputs a binary digital signal according to the number of inverting circuits up to the inverting circuit that has detected that the signal has arrived, and the binary digital signal from the latch circuit is used as upper bits, and The binary digital signal from the pulse detection circuit is configured to output a binary digital signal representing a phase difference between the first signal and the second signal, using the lower bit as a lower bit. When the first control operation is started to cause the integrator to start integrating the one voltage, the first signal is outputted to the inverting circuit for starting, and the pulse of the pulse recirculation circuit is output. When a predetermined bit of the counter changes after that, the first control operation is terminated assuming that the predetermined condition has been satisfied, and the second control operation is started to cause the integrator to start the other operation. Integrating the voltage is started, and thereafter, when the output change amount of the integrator matches the output change amount of the integrator by the first control operation, the second signal is output to the latch circuit and the pulse detection circuit. An A / D converter, characterized in that:
て、 前記積分制御手段は、 前記第1制御動作として、前記積分器の出力電圧が所定
電圧分だけ変化するまでの間、前記積分器に前記一方の
電圧を積分させると共に、その変化に要する時間を前記
第1積分時間として計測すること、 を特徴とするA/D変換器。3. The A / D converter according to claim 1, wherein the integration control means performs the integration until the output voltage of the integrator changes by a predetermined voltage as the first control operation. An integrated circuit for integrating the one voltage, and measuring a time required for the change as the first integration time.
された演算増幅器、該演算増幅器の出力端子と反転入力
端子との間に接続された積分用コンデンサ、及び前記演
算増幅器の反転入力端子に一方の端子が接続された積分
用抵抗器を有し、前記積分用抵抗器の前記反転入力端子
とは反対側の端子に入力される電圧を積分して、前記演
算増幅器の出力端子から出力する積分器と、 該積分器の出力電圧と所定の比較電圧とを大小比較する
比較器と、 該比較器の出力信号がハイレベルからロウレベル或いは
ロウレベルからハイレベルのうちの何れかの所定方向に
反転するように、前記積分器の出力電圧を変化させる初
期設定手段と、 該初期設定手段の動作により前記比較器の出力信号が反
転すると、その時点から予め設定された第1積分時間の
間、前記積分器に被測定電圧に応じた電圧を積分させ
て、該積分器の出力電圧を前記比較器の出力信号が前記
所定方向とは反対の方向に反転するように変化させ、前
記第1積分時間が経過すると、前記積分器に予め設定さ
れた設定電圧を積分させて、該積分器の出力電圧を前記
比較器の出力信号が前記所定方向に再度反転するように
変化させ、前記設定電圧の積分を開始させてから前記比
較器の出力信号が反転するまでの時間を、第2積分時間
として計測する積分制御手段と、 を備え、前記第1積分時間と前記第2積分時間との比に
基づき、前記被測定電圧をデジタル値に変換するA/D
変換器において、 前記初期設定手段は、 抵抗器とスイッチ素子とを直列接続してなると共に、前
記積分器を形成する積分用コンデンサと並列に接続され
た電圧設定用回路を備え、 前記スイッチ素子を短絡させた状態で前記積分用抵抗器
に所定電圧を印加することにより、前記積分器の出力電
圧を、前記比較器の出力信号が前記所定方向に反転する
電圧の近傍の電圧に保持させ、その後、前記スイッチ素
子を開放させると共に、前記積分用抵抗器に前記設定電
圧を印加して、前記積分器に前記設定電圧を積分させる
ことにより、前記比較器の出力信号が前記所定方向に反
転するように前記積分器の出力電圧を変化させること、 を特徴とするA/D変換器。4. An operational amplifier having a predetermined reference voltage applied to a non-inverting input terminal, an integrating capacitor connected between an output terminal and an inverting input terminal of the operational amplifier, and an inverting input terminal of the operational amplifier. And an integrating resistor having one terminal connected thereto, and integrates a voltage input to a terminal of the integrating resistor opposite to the inverting input terminal, and outputs the result from an output terminal of the operational amplifier. An integrator that performs a magnitude comparison between an output voltage of the integrator and a predetermined comparison voltage; and an output signal of the comparator in a predetermined direction from a high level to a low level or from a low level to a high level. Initial setting means for changing the output voltage of the integrator so that the output voltage of the integrator is inverted; and when the output signal of the comparator is inverted by the operation of the initial setting means, a first integration time set in advance from that time. The integrator integrates a voltage corresponding to the voltage to be measured, and changes the output voltage of the integrator so that the output signal of the comparator is inverted in a direction opposite to the predetermined direction. When the integration time elapses, the integrator integrates a preset set voltage, and changes the output voltage of the integrator so that the output signal of the comparator is again inverted in the predetermined direction. Integrating control means for measuring a time from the start of integration of the comparator to the inversion of the output signal of the comparator as a second integration time, wherein a ratio of the first integration time to the second integration time is provided. A / D converting the measured voltage to a digital value based on
In the converter, the initial setting means includes a resistor and a switch element connected in series, and further includes a voltage setting circuit connected in parallel with an integrating capacitor forming the integrator. By applying a predetermined voltage to the integrating resistor in the short-circuited state, the output voltage of the integrator is held at a voltage near the voltage at which the output signal of the comparator is inverted in the predetermined direction, and thereafter By opening the switch element, applying the set voltage to the integrating resistor, and integrating the set voltage in the integrator, the output signal of the comparator is inverted in the predetermined direction. A / D converter, wherein the output voltage of the integrator is changed.
は異なる第2の設定電圧との間に設定された所定の基準
電圧が非反転入力端子に印加された演算増幅器、該演算
増幅器の出力端子と反転入力端子との間に接続された積
分用コンデンサ、及び前記演算増幅器の反転入力端子に
一方の端子が接続された積分用抵抗器を有し、前記積分
用抵抗器の前記反転入力端子とは反対側の端子に入力さ
れる電圧を積分して、前記演算増幅器の出力端子から出
力する積分器と、 該積分器の出力電圧と所定の比較電圧とを大小比較する
比較器と、 該比較器の出力信号がハイレベルからロウレベル或いは
ロウレベルからハイレベルのうちの何れかの所定方向に
反転するように、前記積分器の出力電圧を変化させる初
期設定手段と、 該初期設定手段の動作により前記比較器の出力信号が反
転すると、その時点から予め設定された第1積分時間の
間、前記積分器に被測定電圧に応じた電圧を積分させ
て、該積分器の出力電圧を前記比較器の出力信号が前記
所定方向とは反対の方向に反転するように変化させ、前
記第1積分時間が経過すると、前記積分器に前記設定電
圧を積分させて、該積分器の出力電圧を前記比較器の出
力信号が前記所定方向に再度反転するように変化させ、
前記設定電圧の積分を開始させてから前記比較器の出力
信号が反転するまでの時間を、第2積分時間として計測
する積分制御手段と、 を備え、前記第1積分時間と前記第2積分時間との比に
基づき、前記被測定電圧をデジタル値に変換するA/D
変換器において、 前記基準電圧は、前記設定電圧と前記第2の設定電圧と
の間の中心電圧、或いは該中心電圧と前記設定電圧との
間の電圧に設定されており、 前記積分制御手段は、 前記第1積分時間の間、前記被測定電圧と前記第2の設
定電圧とを加算平均した電圧を、前記被測定電圧に応じ
た電圧として前記積分器に積分させるように構成されて
いること、 を特徴とするA/D変換器。5. An operational amplifier in which a predetermined reference voltage set between a preset set voltage and a second set voltage different from the set voltage is applied to a non-inverting input terminal. An integrating capacitor connected between an output terminal and an inverting input terminal; and an integrating resistor having one terminal connected to the inverting input terminal of the operational amplifier, wherein the inverting input of the integrating resistor is provided. An integrator that integrates a voltage input to a terminal opposite to the terminal and outputs the integrated voltage from an output terminal of the operational amplifier; a comparator that compares the output voltage of the integrator with a predetermined comparison voltage; Initial setting means for changing an output voltage of the integrator so that an output signal of the comparator is inverted in a predetermined direction from a high level to a low level or from a low level to a high level; and operation of the initial setting means By When the output signal of the comparator is inverted, the integrator integrates a voltage corresponding to the voltage to be measured for a first integration time set in advance from that time, and outputs the output voltage of the integrator to the comparator. Is changed so that the output signal is inverted in a direction opposite to the predetermined direction. After the first integration time has elapsed, the integrator integrates the set voltage, and the output voltage of the integrator is compared with the output voltage of the integrator. Change so that the output signal of the device is again inverted in the predetermined direction,
Integration control means for measuring the time from the start of integration of the set voltage to the inversion of the output signal of the comparator as a second integration time, wherein the first integration time and the second integration time A / D that converts the measured voltage into a digital value based on the ratio
In the converter, the reference voltage is set to a center voltage between the set voltage and the second set voltage or a voltage between the center voltage and the set voltage. During the first integration time, a voltage obtained by averaging the measured voltage and the second set voltage is integrated by the integrator as a voltage corresponding to the measured voltage. An A / D converter, characterized by:
て、 前記積分器は、前記演算増幅器の反転入力端子に一方の
端子が接続された2つの積分用抵抗器を有し、 前記積分制御手段は、 前記第1積分時間の間、前記2つの各積分用抵抗器に前
記被測定電圧と前記第2の設定電圧とを夫々印加するこ
とにより、前記積分器に前記被測定電圧と前記第2の設
定電圧とを加算平均した電圧を積分させ、前記第1積分
時間が経過すると、前記2つの各積分用抵抗器に前記設
定電圧を夫々印加することにより、前記積分器に前記設
定電圧を積分させること、 を特徴とするA/D変換器。6. The A / D converter according to claim 5, wherein said integrator has two integrating resistors each having one terminal connected to an inverting input terminal of said operational amplifier. The control means applies the measured voltage and the second set voltage to the two integrating resistors during the first integration time, respectively, so that the measured voltage and the A voltage obtained by averaging the second set voltage and the second set voltage is integrated, and after the first integration time elapses, the set voltage is applied to each of the two integrating resistors, whereby the set voltage is applied to the integrator. A / D converter, wherein:
て、 前記初期設定手段は、 抵抗器とスイッチ素子とを直列接続してなると共に、前
記積分器を形成する積分用コンデンサと並列に接続され
た電圧設定用回路を備え、 前記スイッチ素子を短絡させた状態で前記積分用抵抗器
に所定電圧を印加することにより、前記積分器の出力電
圧を、前記比較器の出力信号が前記所定方向に反転する
電圧の近傍の電圧に保持させ、その後、前記スイッチ素
子を開放させると共に、前記積分用抵抗器に前記設定電
圧を印加して、前記積分器に前記設定電圧を積分させる
ことにより、前記比較器の出力信号が前記所定方向に反
転するように前記積分器の出力電圧を変化させること、 を特徴とするA/D変換器。7. The A / D converter according to claim 5, wherein said initial setting means comprises a resistor and a switch element connected in series, and in parallel with an integrating capacitor forming said integrator. A voltage setting circuit connected thereto, wherein a predetermined voltage is applied to the integrating resistor in a state where the switch element is short-circuited, so that an output voltage of the integrator and an output signal of the comparator correspond to the predetermined voltage. By holding the voltage near the voltage inverting in the direction, and then opening the switch element, applying the set voltage to the integrating resistor, and integrating the set voltage to the integrator, An output voltage of the integrator is changed so that an output signal of the comparator is inverted in the predetermined direction.
て、 前記初期設定手段は、 抵抗器とスイッチ素子とを直列接続してなると共に、前
記積分器を形成する積分用コンデンサと並列に接続され
た電圧設定用回路を備え、 前記スイッチ素子を短絡させた状態で、前記2つの積分
用抵抗器のうちの一方の積分用抵抗器に、前記第2の設
定電圧を印加することにより、前記積分器の出力電圧
を、前記比較器の出力信号が前記所定方向に反転する電
圧の近傍の電圧に保持させ、その後、前記スイッチ素子
を開放させると共に、前記2つの各積分用抵抗器に前記
設定電圧を夫々印加して、前記積分器に前記設定電圧を
積分させることにより、前記比較器の出力信号が前記所
定方向に反転するように前記積分器の出力電圧を変化さ
せること、 を特徴とするA/D変換器。8. The A / D converter according to claim 6, wherein said initial setting means comprises a resistor and a switch element connected in series, and in parallel with an integrating capacitor forming said integrator. A voltage setting circuit connected thereto, by applying the second setting voltage to one of the two integrating resistors in a state where the switch element is short-circuited, The output voltage of the integrator is held at a voltage near the voltage at which the output signal of the comparator is inverted in the predetermined direction, and then the switch element is opened, and the two integrating resistors are connected to the two integrating resistors. By applying a set voltage, respectively, the output voltage of the integrator is changed such that the output signal of the comparator is inverted in the predetermined direction by integrating the set voltage in the integrator. You A / D converter.
のA/D変換器において、 前記積分制御手段が前記第1積分時間と前記第2積分時
間を計測するための計時手段として、 入力信号を反転して出力する反転回路が複数連結され、
各反転回路によりパルス信号を順次反転して伝搬する遅
延回路を有し、該遅延回路を構成する前記反転回路のう
ち予め定められた複数の反転回路から順次出力されるパ
ルス信号の位相差時間を分解能として、時間を2進符号
化可能な符号化手段を備えたこと、 を特徴とするA/D変換器。9. The A / D converter according to claim 4, wherein said integration control means is a time measurement means for measuring said first integration time and said second integration time, A plurality of inverting circuits for inverting and outputting an input signal are connected,
A delay circuit that sequentially inverts and propagates the pulse signal by each of the inversion circuits, and calculates a phase difference time of a pulse signal sequentially output from a plurality of predetermined inversion circuits among the inversion circuits that constitute the delay circuit; An A / D converter comprising encoding means capable of binary encoding time as a resolution.
て、 前記遅延回路は、前記反転回路がリング状に連結される
と共に、該反転回路のうちの特定の反転回路が、入力信
号の反転動作を外部からの第1信号により制御可能な起
動用反転回路として構成され、該起動用反転回路が反転
動作を開始することに伴い各反転回路によりパルス信号
を順次反転して周回させるパルス周回回路からなり、 前記符号化手段は、前記パルス周回回路に加えて、 前記パルス周回回路内でのパルス信号の周回回数をカウ
ントして、該カウント数を表す2進デジタル信号を出力
するカウンタと、 外部からの第2信号が入力された時に、前記カウンタか
らの2進デジタル信号をラッチして出力するラッチ回路
と、 前記パルス周回回路を構成する反転回路のうち予め定め
られた複数の反転回路の出力信号を取り込み、前記第2
信号が入力された時に、前記起動用反転回路の反転動作
開始により発生したパルス信号が前記パルス周回回路内
の何れの反転回路に到達しているかを検出して、前記起
動用反転回路から前記パルス信号が到達していると検出
した反転回路までの反転回路の数に応じた2進デジタル
信号を出力するパルス検出回路と、 を備え、前記ラッチ回路からの2進デジタル信号を上位
ビットとし、且つ前記パルス検出回路からの2進デジタ
ル信号を下位ビットとして、前記第1信号と前記第2信
号との位相差を表す2進デジタル信号を出力するように
構成されており、 更に前記積分制御手段は、 前記積分器に前記被測定電圧に応じた電圧の積分を開始
させた時に、前記起動用反転回路へ前記第1信号を出力
して前記パルス周回回路のパルス周回動作を開始させ、
その後、前記カウンタの所定ビットが変化すると、前記
第1積分時間が経過したとして前記積分器に前記設定電
圧の積分を開始させ、更にその後、前記比較器の出力信
号が前記所定方向に反転すると、前記ラッチ回路及びパ
ルス検出回路へ前記第2信号を出力するように構成され
ていること、 を特徴とするA/D変換器。10. The A / D converter according to claim 9, wherein the delay circuit is configured such that the inverting circuits are connected in a ring shape, and a specific inverting circuit of the inverting circuits is configured to receive an input signal. A pulse circulating circuit that is configured as a start-up inverting circuit that can control the inverting operation by a first signal from the outside, and in which each of the inverting circuits sequentially inverts and circulates a pulse signal as the starting inverting circuit starts the inverting operation. A counter that counts the number of times the pulse signal circulates in the pulse circulating circuit and outputs a binary digital signal representing the counted number, in addition to the pulse circulating circuit; A latch circuit that latches and outputs a binary digital signal from the counter when a second signal is input from the outside; Receives the output signals of the plurality of inverting circuits because obtained, the second
When a signal is input, a pulse signal generated by the start of the inverting operation of the starting inverting circuit is detected to reach which inverting circuit in the pulse circulating circuit, and the pulse is output from the inverting circuit for starting. A pulse detection circuit that outputs a binary digital signal according to the number of inverting circuits up to the inverting circuit that has detected that the signal has arrived, and the binary digital signal from the latch circuit is used as upper bits, and The binary digital signal from the pulse detection circuit is configured to output a binary digital signal representing a phase difference between the first signal and the second signal, using the lower bit as a lower bit. When the integrator starts integration of a voltage corresponding to the voltage to be measured, the first signal is output to the inverting circuit for starting to open the pulse circulating operation of the pulse circulating circuit. Then,
Thereafter, when a predetermined bit of the counter changes, the first integration time is passed and the integrator starts to integrate the set voltage. Thereafter, when the output signal of the comparator is inverted in the predetermined direction, An A / D converter configured to output the second signal to the latch circuit and the pulse detection circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP15571096A JP3572809B2 (en) | 1996-06-17 | 1996-06-17 | A / D converter |
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JP15571096A JP3572809B2 (en) | 1996-06-17 | 1996-06-17 | A / D converter |
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