JP3543968B1 - Method for manufacturing semiconductor device - Google Patents

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    • H01L21/30604—Chemical etching

Abstract

【課題】コンタクトホールの径をマスク開口部の径と異なる値に高精度に調整する。また、半導体素子上の層に異なる径の複数のコンタクトホールを同じエッチングプロセスにより形成する。
【解決手段】半導体素子３上に層間絶縁膜４を形成する工程と、その上にポリシリコン層５を形成する工程と、ポリシリコン層５の特定領域７に不純物元素を注入する工程と、ポリシリコン層５上に第２のレジスト層９を形成する工程と、第２のレジスト層９に同じ値の径を持つ開口部１０，１１を形成する工程と、第２のレジスト層９をマスクとしてポリシリコン層５をエッチングして特定領域７の開口部１２と特定領域以外の領域８の開口部１３を形成する工程と、ポリシリコン層５及び第２のレジスト層９をマスクとして層間絶縁膜４に大径のコンタクトホール１４と小径のコンタクトホール１５を形成する工程とを有する。
【選択図】 図１An object of the present invention is to precisely adjust a diameter of a contact hole to a value different from a diameter of a mask opening. Further, a plurality of contact holes having different diameters are formed in a layer on the semiconductor element by the same etching process.
A step of forming an interlayer insulating film on a semiconductor element, a step of forming a polysilicon layer thereon, a step of implanting an impurity element into a specific region of the polysilicon layer, A step of forming a second resist layer 9 on the silicon layer 5, a step of forming openings 10 and 11 having the same diameter in the second resist layer 9, and a step of using the second resist layer 9 as a mask A step of etching the polysilicon layer 5 to form an opening 12 in the specific region 7 and an opening 13 in the region 8 other than the specific region; and, using the polysilicon layer 5 and the second resist layer 9 as a mask, Forming a large-diameter contact hole 14 and a small-diameter contact hole 15.
[Selection diagram] Fig. 1

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、層間絶縁膜にコンタクトホールを形成する方法に関する。
【０００２】
【従来の技術】
半導体装置には、動作の高速化及び低消費電力化のためデザインルールの一層の微細化が求められており、これに伴い、コンタクトホールの径の縮小も求められている。例えば、１００ｎｍノード世代のデバイスの場合には、最小で０．１６μｍ程度までコンタクトホールの径を縮小することが求められている。
【０００３】
一般に、コンタクトホールは、層間絶縁膜上にレジスト層を形成し、フォトリソグラフィ技術によりレジスト層に開口部を形成し、レジスト層をマスクとして層間絶縁膜をエッチングするという手順により形成される。しかし、コンタクトホールの径を縮小するために最小のデザインルールを用いてマスクを形成する場合には、高価な装置が必要となるため、デバイスの製造コストの増大を招く。そこで、レジスト層及び層間絶縁膜の開口部にサイドウォールを形成することによってコンタクトホールの径を縮小する方法が提案されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平０５−２２６２７８号公報（図１）
【特許文献２】
特開平０４−１９６３１５号公報（第２頁左下欄〜第３頁右欄、及び第１図）
【特許文献３】
特開平０５−２９４７９号公報（段落００１５〜００２４、及び図１）
【０００５】
【発明が解決しようとする課題】
しかしながら、サイドウォールを用いる上記方法は、レジスト層及び層間絶縁膜の複数の開口部の径をサイドウォールによって同じ値だけ縮小する方法であるので、同じ径の複数のコンタクトホールを同時に形成する場合に適しているが、異なる径の複数のコンタクトホールを同時に形成する場合には適さない。また、サイドウォールを用いる上記方法において、異なる径の複数のコンタクトホールを同時に形成するためには、レジスト層の各開口部の径を異なる値にしなければならないが、レジスト層の露光プロセスにおいてターゲットとした開口部の径と異なる値の径を持つ他の開口部に寸法不良が生じやすいという問題がある。
【０００６】
本発明の目的は、コンタクトホールの径をマスク開口部の径と異なる値に高精度に調整することができる半導体装置の製造方法を提供することにある。
【０００７】
また、本発明の他の目的は、半導体素子上の同じ層に異なる径の複数のコンタクトホールを同じエッチングプロセスにより形成することができる半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体素子上に第１の層を形成する工程と、前記第１の層上に、注入された不純物元素の種類及び濃度に応じてエッチングレートが変化する材料で構成された第２の層を形成する工程と、前記第２の層に不純物元素を注入する工程と、前記第２の層上に第３の層を形成する工程と、前記第３の層に第１の開口部を形成する工程と、前記第３の層をマスクとして前記第２の層をエッチングして、前記第２の層に第２の開口部を形成する工程と、少なくとも前記第２の層をマスクとして前記第１の層にコンタクトホールを形成する工程とを有し、
前記第３の層に第１の開口部を形成する工程おいて、同じ径を持つ前記第１の開口部が複数形成され、前記第２の層に第２の開口部を形成する工程において、前記第２の開口部が複数形成され、前記第１の層にコンタクトホールを形成する工程において形成される前記コンタクトホールが、大径のコンタクトホールと小径のコンタクトホールとを含み、
前記第２の層に不純物元素を注入する工程において、前記第２の層の特定領域に前記不純物元素を注入し、前記特定領域以外の領域に前記不純物元素を注入せず、
前記第３の層に第１の開口部を形成する工程において、複数の前記第１の開口部の内の少なくとも一つを前記第２の層の特定領域上に形成し、複数の前記第１の開口部の内の少なくとも一つを前記第２の層の特定領域以外の領域上に形成することを特徴としている。
また、他の半導体装置の製造方法は、
半導体素子上に第１の層を形成する工程と、前記第１の層上に、注入された不純物元素の種類及び濃度に応じてエッチングレートが変化する材料で構成された第２の層を形成する工程と、前記第２の層に不純物元素を注入する工程と、前記第２の層上に第３の層を形成する工程と、前記第３の層に第１の開口部を形成する工程と、前記第３の層をマスクとして前記第２の層をエッチングして、前記第２の層に第２の開口部を形成する工程と、少なくとも前記第２の層をマスクとして前記第１の層にコンタクトホールを形成する工程とを有し、
前記第３の層に第１の開口部を形成する工程おいて、同じ径を持つ前記第１の開口部が複数形成され、前記第２の層に第２の開口部を形成する工程において、前記第２の開口部が複数形成され、前記第１の層にコンタクトホールを形成する工程において形成される前記コンタクトホールが、大径のコンタクトホールと小径のコンタクトホールとを含み、
前記第２の層に不純物元素を注入する工程が、前記第２の層の特定領域に第１の不純物元素を注入し、前記特定領域以外の領域に前記第１の不純物元素とは異なる第２の不純物元素を注入する工程であり、
前記第３の層に第１の開口部を形成する工程において、複数の前記第１の開口部の内の少なくとも一つを前記第２の層の特定領域上に形成し、複数の前記第１の開口部の内の少なくとも一つを前記第２の層の特定領域以外の領域上に形成することを特徴としている。
【０００９】
【発明の実施の形態】
＜第１の実施形態＞
図１（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各プロセスを概略的に示す断面図である。図１（ａ）〜（ｅ）に基づいて、第１の実施形態に係る半導体装置の製造方法を説明する。
【００１０】
先ず、図１（ａ）に示されるように、シリコン基板１及びゲート２を備えた半導体素子３上に、例えば、ＣＶＤ法等により層間絶縁膜４及びポリシリコン層５を順に形成する。半導体素子３は、ソース及びドレイン等のアクティブ領域（能動領域）を有する。ここで、半導体素子３の構造は、図示の構造に限定されない。また、層間絶縁膜４は、例えば、酸化シリコン又は窒化シリコン等で形成される。また、ポリシリコン層５は、インプラントされた不純物元素の種類（インプラント種）及び濃度（インプラント濃度）に応じてエッチングレートが変化する性質を持つ。
【００１１】
次に、図１（ｂ）に示されるように、ポリシリコン層５上に第１のレジスト層６を塗布し、フォトリソグラフィ技術を用いて第１のレジスト層６をパターニングし、ゲート２上を含む特定領域７のポリシリコン層５を露出させ、特定領域以外の領域８上に第１のレジスト層６を残す。次に、ポリシリコン層５の特定領域７にＶ族元素（不純物元素）、例えば、Ａｓ（ヒ素）又はＰ（リン）等をインプラントする（即ち、注入する）。その後、第１のレジスト層６を除去し、インプラントされた不純物元素を活性化させるため、１０００℃程度でアニールする。なお、ポリシリコン層５の特定領域７にＶ族元素等をインプラントするプロセスに代えて、特定領域以外の領域８にＩＩＩ族元素をインプラントするプロセスを行ってもよい。
【００１２】
次に、図１（ｃ）に示されるように、ポリシリコン層５上に第２のレジスト層９を塗布し、フォトリソグラフィ技術を用いて第２のレジスト層９をパターニングし、特定領域７に開口部１０を、特定領域以外の領域８に開口部１１を形成する。第１の実施形態においては、開口部１０及び１１は同じ径を持つように形成する。このことは、開口部１０及び１１の径を異なる大きさに形成することを禁止するものではなく、開口部１０及び１１の径を同じ大きさに形成しても、ポリシリコン層５の開口部１２及び１３を異なる大きさに形成でき、その結果コンタクトホールの径を異なる大きさに形成できるということである。なお、特定領域７及び特定領域以外の領域８の形状及び範囲、並びに、開口部１０及び１１の数及び配置は、シリコン基板１に形成された回路の形状や層間絶縁膜４に形成すべきコンタクトホールの数及び配置等の各種条件に基づいて決定すればよい。
【００１３】
次に、図１（ｄ）に示されるように、第２のレジスト層９をマスクとして、ポリシリコン層５をエッチングする。エッチングガスとしては、例えば、ＨＢｒとＯ２の混合ガス、Ｏ２とＨＢｒとＨｅの混合ガス等を用いる。エッチングガスの成分としては、Ｏ２、ＨＢｒ、Ｈｅの他に、Ｃｌ２やＣＦ４等を含めることができる。ポリシリコンは、Ｖ族元素のインプラントによりエッチングレートが高くなり、ＩＩＩ族元素のインプラントによりエッチングレートが低くなる性質を持つ。このため、同じエッチングプロセスによってポリシリコン層５の開口部１２及び１３を形成する場合には、図１（ｄ）に示されるように、第２のレジスト層９の開口部１１の真下に形成されたポリシリコン層５の開口部１３（図１（ｄ）において下側を小径とするテーパー状に描かれている）の径（層間絶縁膜４に接する箇所における径）を、第２のレジスト層９の開口部１０の真下に形成されたポリシリコン層５の開口部１２（図１（ｄ）において一定の径を持つ柱状に描かれている）の径（層間絶縁膜４に接する箇所における径）より小径にすることができる。また、特定領域７においてポリシリコン層５にインプラントされる不純物元素の種類及び濃度を変えることにより、特定領域７においてポリシリコン層５に形成される開口部１２の形成時間（エッチング終点検出までの時間）を短縮すれば、特定領域以外の領域８においてポリシリコン層５に形成される開口部１３の径を縮小できる。逆に、特定領域７においてポリシリコン層５にインプラントされる不純物元素の種類及び濃度を変えることにより、特定領域７においてポリシリコン層５に形成される開口部１２の形成時間を長くすれば、特定領域以外の領域８においてポリシリコン層５に形成される開口部１３の径を増加させることができる。
【００１４】
次に、図１（ｅ）に示されるように、ポリシリコン層５及び第２のレジスト層９をマスクとして層間絶縁膜４をエッチングして、特定領域７におけるポリシリコン層５の開口部１２の下に大径のコンタクトホール１４を、特定領域以外の領域８におけるポリシリコン層５の開口部１３の下に小径のコンタクトホール１５を形成する。なお、第２のレジスト層９を除去し、ポリシリコン層５のみをマスクとすることもできる。大径のコンタクトホール１４は、ゲート２上に形成される。小径のコンタクトホール１５は、例えば、ソース及びドレインを含むアクティブ領域上に形成される。その後、コンタクトホール１４，１５内を含む領域に金属配線層（図示せず）を形成する。
【００１５】
以上に説明したように、第１の実施形態の製造方法によれば、ポリシリコン層５にインプラントされる不純物元素の種類及び濃度を調整し、ポリシリコン層５に異なる値の径を持つ開口部１２及び１３を形成することにより、コンタクトホール径を高精度に調整することができる。また、第１の実施形態の製造方法によれば、層間絶縁膜４に異なる径の複数のコンタクトホール１４及び１５を同じエッチングプロセスにより形成することができる。
【００１６】
また、第１の実施形態の製造方法におけるように、大径のコンタクトホール１４をゲート２上に、小径のコンタクトホール１５をソース及びドレイン上に形成する場合には、チップ面積の縮小に最も有効なソース／ドレイン領域を著しく縮小することができるという利点がある。さらに、設計上及び構造上大径化が可能なゲート２上のコンタクトホール１４については、コンタクトホール径の縮小（コンタクトホール内電極の径）の２乗（又はコンタクトホール内電極の断面積）に反比例して増加する抵抗値を低くするできるという利点がある。
【００１７】
次に、ポリシリコン層にインプラントされる不純物元素の種類及び濃度が、ポリシリコン層のエッチングレートに与える影響を説明する。ポリシリコン層に不純物元素を全面インプラントした場合のエッチングレートの測定結果を以下の表１に示す。
【００１８】
【表１】

Figure 0003543968
【００１９】
表１に示されるように、ポリシリコン層にＰ（リン）を５．０×１０１５ｃｍ−２（表では「５．０Ｅ１５」と表記する。）インプラントした場合にはポリシリコン層のエッチング終点検出は３５ｓｅｃで行われ、ポリシリコン層に不純物元素をインプラントしなかった場合にはポリシリコン層のエッチング終点検出は４５ｓｅｃで行われ、ポリシリコン層にＢ（ボロン）を５．０×１０１５ｃｍ−２インプラントした場合にはポリシリコン層のエッチング終点検出は５５ｓｅｃで行われた。ポリシリコン層は、Ｐ（リン）等のＶ族元素をインプラントした場合にはエッチングレートが高くなり、Ｂ（ボロン）等のＩＩＩ族元素をインプラントした場合にはエッチングレートが低くなる性質を持つが、表１の測定結果は、この性質を裏付けるものである。
【００２０】
また、ポリシリコン層にインプラントされる不純物元素の種類及び濃度が、ポリシリコン層のエッチングレートに与える影響は、本発明の製造プロセスと共通する製造プロセスを含むＣＭＯＳデバイスにおけるデュアルゲート加工に際して測定されたデータからも説明できる。デュアルゲート加工とは、ポリシリコンゲート加工前に予めＮチャネル領域にはＡｓ（ヒ素）やＰ（リン）等のＶ族元素をインプラントし、Ｐチャネル領域にはＢ（ボロン）等のＩＩＩ族元素をインプラントし、その後、インプラント種の異なるポリシリコン層を同時にゲート加工する手法である。表２にデュアルゲート加工により形成されたゲート構造の寸法測定結果を示す。なお、デュアルゲート加工におけるエッチング条件は、メインステップにおいて、ＨＢｒ流量１００ｓｃｃｍ（立方センチメートル毎分：ＳｔａｎｄａｒｄＣｕｂｉｃ Ｃｅｎｔｉｍｅｔｅｒｓ ｐｅｒ Ｍｉｎｕｔｅ）、Ｏ２流量３ｓｃｃｍ、エッチング装置の上部電極印加電力２５０Ｗ、エッチング装置の下部電極印加電力３０Ｗ、エッチング装置内の気圧８ｍＴｏｒｒ、エッチング装置内の温度６０℃であり、エッチング終点検出によりエッチング処理を終了する。また、オーバーエッチングステップにおけるエッチング条件は、Ｏ２流量２ｓｃｃｍ、ＨＢｒ流量１００ｓｃｃｍ、Ｈｅ流量１００ｓｃｃｍ、エッチング装置の上部電極印加電力２５０Ｗ、エッチング装置の下部電極印加電力５０Ｗ、エッチング装置内の気圧６０ｍＴｏｒｒ、エッチング装置内の温度６０℃、エッチング時間６０秒である。
【００２１】
【表２】
Figure 0003543968
【００２２】
なお、図２は、Ｎチャネル領域においてポリシリコン層にインプラントされた不純物元素の濃度ＤＮ〔ｃｍ−２〕とポリシリコン層のエッチングにより形成されたゲート２１（図４に示す）の寸法ＬＮ〔μｍ〕との関係、及びＰチャネル領域においてポリシリコン層にインプラントされた不純物元素の濃度ＤＰ〔ｃｍ−２〕とポリシリコン層のエッチングにより形成されたゲート２２（図４に示す）の寸法ＬＰ〔μｍ〕との関係のグラフを示す。また、図３は、Ｎチャネル領域及びＰチャネル領域の不純物濃度差ＤＮ−（−ＤＰ）とゲート寸法差ＬＰ−ＬＮ〔μｍ〕との関係のグラフを示す。また、図４は、デュアルゲート加工に際してＮチャネル領域に形成されるゲート２１とＰチャネル領域に形成されるゲート２２とを概略的に示す断面図である。
【００２３】
表２及び図２乃至図４から、ポリシリコン層のエッチングレートは、インプラントされる不純物元素の種類及び濃度に応じて変化することがわかる。また、表２及び図２乃至図４に示される結果は、ポリシリコン層にＰ（リン）等のＶ族元素をインプラントした場合にはエッチングレートが高くなり、Ｂ（ボロン）等のＩＩＩ族元素をインプラントした場合にはエッチングレートが低くなる性質を裏付けるものである。
【００２４】
＜第２の実施形態＞
図５（ａ）〜（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各プロセスを概略的に示す断面図である。図５（ａ）〜（ｆ）において、図１（ａ）〜（ｅ）に示される構成と同一又は対応する構成には同じ符号を付す。図５（ａ）〜（ｆ）に基づいて、第２の実施形態に係る半導体装置の製造方法を説明する。
【００２５】
先ず、図５（ａ）に示されるように、シリコン基板１及びゲート２を備えた半導体素子３上に、層間絶縁膜４及びポリシリコン層５を順に形成する。
【００２６】
次に、図５（ｂ）に示されるように、ポリシリコン層５上に第１のレジスト層３６ａを塗布し、フォトリソグラフィ技術を用いて第１のレジスト層３６ａをパターニングし、ゲート２上を含む特定領域３７のポリシリコン層５を露出させ、特定領域以外の領域３８上に第１のレジスト層３６ａを残す。次に、ポリシリコン層５の特定領域３７にＶ族元素（不純物元素）、例えば、Ａｓ（ヒ素）又はＰ（リン）等をインプラントする。その後、第１のレジスト層３６ａを除去する。
【００２７】
次に、図５（ｃ）に示されるように、ポリシリコン層５上に第２のレジスト層３６ｂを塗布し、フォトリソグラフィ技術を用いて第２のレジスト層３６ｂをパターニングし、特定領域以外の領域３８のポリシリコン層５を露出させ、特定領域３７上に第２のレジスト層３６ｂを残す。次に、ポリシリコン層５の特定領域以外の領域３８にＩＩＩ族元素（不純物元素）、例えば、Ｂ（ボロン）等をインプラントする。その後、第２のレジスト層３６ｂを除去し、インプラントされた不純物元素を活性化させるため、１０００℃程度でアニールする。
【００２８】
次に、図５（ｄ）に示されるように、ポリシリコン層５上に第３のレジスト層３９を塗布し、フォトリソグラフィ技術を用いて第３のレジスト層３９をパターニングし、特定領域３７に開口部４０を、特定領域以外の領域３８に開口部４１を形成する。開口部４０及び４１は同じ径を持つ。特定領域３７及び特定領域以外の領域３８の形状及び範囲、開口部４０及び４１の数及び配置は、シリコン基板１に形成された回路の形状、層間絶縁膜４に形成すべきコンタクトホールの数及び配置等の各種条件に基づいて決定すればよい。
【００２９】
次に、図５（ｅ）に示されるように、第３のレジスト層３９をマスクとして、ポリシリコン層５をエッチングする。エッチングガス等のエッチング条件は、第１の実施形態の場合と同じである。ポリシリコンは、Ｖ族元素のインプラントによりエッチングレートが高くなり、ＩＩＩ族元素のインプラントによりエッチングレートが低くなる性質を持つ。このため、同じエッチングプロセスによってポリシリコン層５の開口部４２及び４３を形成する場合には、第３のレジスト層３９の開口部４１の真下に形成されたポリシリコン層５の開口部４３（図５（ｅ）において下側を小径とするテーパー状に描かれている）の径（層間絶縁膜４に接する箇所における径）を、第３のレジスト層３９の開口部４０の真下に形成されたポリシリコン層５の開口部４２（図５（ｅ）において一定の径を持つ柱状に描かれている）の径（層間絶縁膜４に接する箇所における径）より小径にすることができる。また、特定領域３７においてポリシリコン層５にインプラントされる不純物元素の濃度及び特定領域以外の領域３８においてポリシリコン層５にインプラントされる不純物元素の濃度を変更することにより、特定領域３７においてポリシリコン層５に形成される開口部４２の径と、特定領域以外の領域３８においてポリシリコン層５に形成される開口部４３の径との比率を自由に調節できる。
【００３０】
次に、図５（ｆ）に示されるように、ポリシリコン層５及び第３のレジスト層３９をマスクとして層間絶縁膜４をエッチングして、大径のコンタクトホール４４及び小径のコンタクトホール４５を形成する。なお、第３のレジスト層３９を除去し、ポリシリコン層５をマスクとして用いることもできる。大径のコンタクトホール４４は、ゲート２上に形成されている。小径のコンタクトホール４５は、例えば、ソース及びドレインを含むアクティブ領域上に形成される。その後、コンタクトホール４４，４５内を含む領域に金属配線層（図示せず）を形成する。
【００３１】
以上に説明したように、第２の実施形態の製造方法によれば、ポリシリコン層５にインプラントされる不純物元素の種類及び濃度を調整し、ポリシリコン層５に異なる値の径を持つ開口部４２及び４３を形成することにより、コンタクトホール径を高精度に調整することができる。また、第２の実施形態の製造方法によれば、層間絶縁膜４に異なる径の複数のコンタクトホール４４及び４５を同じエッチングプロセスにより形成することができる。
【００３２】
また、第２の実施形態の製造方法によれば、特定領域３７とそれ以外の領域３８の不純物濃度差を大きすることができるので、コンタクトホール径の寸法差を大きくすることができる。なお、特定領域３７又は特定領域以外の領域３８の一方の不純物濃度を１０の１６乗〜１７乗程度まで大きくした場合には、Ｎチャンネル領域におけるサイドエッチの発生やＰチャネル領域における過剰テーパによる未開口の発生が懸念される。Ｖ族元素及びＩＩＩ族元素をポリシリコン層５の異なる領域にインプラントする第２の実施形態の製造方法によれば、Ｖ族元素のインプラントによるエッチングレートの低下とＩＩＩ族元素のインプラントによるエッチングレートの上昇の両方を利用しているので、特定領域にのみ不純物をインプラントする場合に比べて、低い不純物濃度によってコンタクトホール径の寸法差を大きくすることができる。このため、Ｎチャンネル領域におけるサイドエッチの発生やＰチャネル領域における過剰テーパによる未開口の発生を抑制できる。
【００３３】
さらに、第２の実施形態の製造方法において、領域３７及び３８以外に、インプラント無しの領域を追加して設けることによって、さらに異なる径のコンタクトホールを形成することができる。また、不純物元素の濃度を２段階以上に変えることによって、コンタクトホール径の種類をさらに増やすこともできる。
【００３４】
＜第３の実施形態＞
図６（ａ）〜（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各プロセスを概略的に示す断面図である。図６（ａ）〜（ｅ）において、図１（ａ）〜（ｅ）に示される構成と同一又は対応する構成には同じ符号を付す。図６（ａ）〜（ｅ）に基づいて、第３の実施形態に係る半導体装置の製造方法を説明する。
【００３５】
先ず、図６（ａ）に示されるように、シリコン基板１及びゲート２を備えた半導体素子３上に、層間絶縁膜４及びポリシリコン層５を順に形成する。
【００３６】
次に、図６（ｂ）に示されるように、ポリシリコン層５の全域にＢ（ボロン）等のＩＩＩ族元素をインプラントする。その後、インプラントされた不純物元素を活性化させるため、１０００℃程度でアニールする。
【００３７】
次に、図６（ｃ）に示されるように、ポリシリコン層５上にレジスト層５９を塗布し、フォトリソグラフィ技術を用いてレジスト層５９をパターニングし、開口部６０及び６１を形成する。開口部６０及び６１は同じ径を持つ。また、開口部６０及び６１の数及び配置は、シリコン基板１に形成された回路の形状、層間絶縁膜４に形成すべきコンタクトホールの数及び配置等の各種条件に基づいて決定すればよい。
【００３８】
次に、図６（ｄ）に示されるように、レジスト層６９をマスクとして、ポリシリコン層５をエッチングする。エッチングガス等のエッチング条件は、第１の実施形態の場合と同じである。ポリシリコンは、ＩＩＩ族元素のインプラントによりエッチングレートが低くなる性質を持つので、ポリシリコン層５にレジスト層５９の開口部６０及び６１よりも径の小さい開口部６２及び６３（図６（ｄ）において下側を小径とするテーパー状に描かれている）を形成することができる。また、ポリシリコン層５にインプラントされる不純物元素の濃度を変えることにより、ポリシリコン層５に形成される開口部６２及び６３の径を連続的に調節できる。
【００３９】
次に、図６（ｅ）に示されるように、ポリシリコン層５及びレジスト層５９をマスクとして層間絶縁膜４をエッチングして、コンタクトホール６４及び６５を形成する。コンタクトホール６４は、ゲート２上に形成されている。コンタクトホール６５は、例えば、ソース及びドレインを含むアクティブ領域上に形成される。その後、コンタクトホール６４，６５内を含む領域に金属配線層（図示せず）を形成する。
【００４０】
以上に説明したように、第３の実施形態の製造方法によれば、マスクとしてのレジスト層５９の開口部６０及び６１の径と異なる値にコンタクトホール６４及び６５の径を高精度に調整することができる。また、インプラント濃度を変えることによって、ポリシリコン層５のエッチングレートが変化し、そのエッチング形状が異なるため、レジスト層５９の開口部６０及び６１のやエッチング条件を変更させることなく、エッチング時間のみを固定することによって、コンタクトホール径をインプラント濃度によって制御することができる。このため、コンタクト抵抗等の精度を向上させることができる。
【００４１】
＜変形例＞
なお、上記第１乃至第３の実施形態においては、不純物元素のインプラントによってエッチングレートを調整できる材料としてポリシリコンを用いた場合を説明したが、ポリシリコンに代えて、注入された不純物元素の種類及び濃度に応じてエッチングレートが変化する性質を持つ他の絶縁材料（酸化シリコン、窒化シリコン、ＳｉＯＣ、ＳｉＯＣＨ３、ＳｉＯＦ等）を用いることも可能である。
【００４２】
また、上記第１乃至第３の実施形態においては、ＭＯＳ型トランジスタのゲート上又はアクティブ領域上の層間絶縁膜４にコンタクトホールを形成する方法を説明したが、本発明の製造方法によるコンタクトホールの形成位置はこれらの位置に限定されない。
【００４３】
また、上記第１乃至第３の実施形態においては、層間絶縁膜が単一の層である場合を説明したが、層間絶縁膜は多層構造であってもよい。
【００４４】
また、上記第１乃至第３の実施形態（図１（ｄ）、図５（ｅ）、図６（ｄ）等）においては、ポリシリコン層５に形成される開口部１３，４３，６２，６３の形状を層間絶縁膜４側を小径としたテーパー状に描いているが、エッチング処理の条件を変化させた場合、例えば、メインステップとオーバーエッチングステップを含む場合には、図７に示されるように、メインステップによるエッチング部分７１（柱状部分）とオーバーエッチングステップによるエッチング部分７２（テーパー状部分）とが形成される。
【００４５】
【発明の効果】
以上に説明したように、本発明によれば、第２の層にインプラントされる不純物元素の種類及び濃度を調整することにより、第３の層の開口部の径と異なる値にコンタクトホールの径を高精度に調整することができるという効果がある。
【００４６】
また、本発明によれば、同じ層に異なる径の複数のコンタクトホールを同じエッチングプロセスにより形成することができるという効果がある。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各プロセスを概略的に示す断面図である。
【図２】Ｎチャネル領域及びＰチャネル領域のそれぞれにおいてゲートを構成するポリシリコン層にインプラントされた不純物元素の濃度とポリシリコン層のエッチングにより形成されたゲートの寸法との関係のグラフを示す。
【図３】不純物濃度差とゲート寸法差との関係のグラフを示す。
【図４】デュアルゲート加工に際してＮチャネル領域に形成されるゲートとＰチャネル領域に形成されるゲートとを概略的に示す断面図である。
【図５】（ａ）〜（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各プロセスを概略的に示す断面図である。
【図６】（ａ）〜（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各プロセスを概略的に示す断面図である。
【図７】ポリシリコン層の開口部の他の例を概略的に示す断面図である。
【符号の説明】
１ シリコン基板、
２ ゲート、
３ 半導体素子、
４ 層間絶縁膜、
５ ポリシリコン層、
６ 第１のレジスト層、
７，３７ 特定領域、
８，３８ 特定領域以外の領域、
９ 第２のレジスト層、
１０，４０，６０ ゲート上のレジスト層の開口部、
１１，４１，６１ アクティブ領域上のレジスト層の開口部、
１２，４２，６２ ゲート上のポリシリコン層の開口部、
１３，４３，６３ アクティブ領域上のポリシリコン層の開口部、
１４，４４，６４ ゲート上のコンタクトホール、
１５，４５，６５ アクティブ領域上のコンタクトホール、
３６ａ 第１のレジスト層、
３７ｂ 第２のレジスト層、
３９ 第３のレジスト層、
５９ レジスト層。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a contact hole in an interlayer insulating film.
[0002]
[Prior art]
In semiconductor devices, further miniaturization of design rules is required for high-speed operation and low power consumption, and accordingly, the diameter of contact holes is also required to be reduced. For example, in the case of a 100 nm node generation device, it is required to reduce the diameter of the contact hole to a minimum of about 0.16 μm.
[0003]
Generally, a contact hole is formed by forming a resist layer on an interlayer insulating film, forming an opening in the resist layer by photolithography, and etching the interlayer insulating film using the resist layer as a mask. However, when a mask is formed using a minimum design rule in order to reduce the diameter of the contact hole, an expensive device is required, which leads to an increase in device manufacturing cost. Therefore, a method has been proposed in which the diameter of the contact hole is reduced by forming a sidewall in the opening of the resist layer and the interlayer insulating film (for example, see Patent Document 1).
[0004]
[Patent Document 1]
Japanese Patent Application Laid-Open No. 05-226278 (FIG. 1)
[Patent Document 2]
JP-A-04-196315 (lower left column of page 2, right column of page 3, and FIG. 1)
[Patent Document 3]
JP-A-05-29479 (paragraphs 0015 to 0024 and FIG. 1)
[0005]
[Problems to be solved by the invention]
However, the above-described method using the sidewall is a method in which the diameter of the plurality of openings in the resist layer and the interlayer insulating film is reduced by the same value by the sidewall, so that a plurality of contact holes having the same diameter are simultaneously formed. Although it is suitable, it is not suitable when a plurality of contact holes having different diameters are simultaneously formed. Further, in the above-described method using the sidewall, in order to simultaneously form a plurality of contact holes having different diameters, the diameter of each opening of the resist layer must be different from each other. There is a problem that dimensional defects are likely to occur in other openings having a diameter different from the diameter of the opening.
[0006]
SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of manufacturing a semiconductor device that can adjust the diameter of a contact hole to a value different from the diameter of a mask opening with high accuracy.
[0007]
Another object of the present invention is to provide a method of manufacturing a semiconductor device in which a plurality of contact holes having different diameters can be formed in the same layer on a semiconductor element by the same etching process.
[0008]
[Means for Solving the Problems]
In the method of manufacturing a semiconductor device according to the present invention, a step of forming a first layer on a semiconductor element and an etching rate on the first layer are changed in accordance with a type and a concentration of an impurity element implanted. Forming a second layer made of a material, implanting an impurity element into the second layer, forming a third layer on the second layer, Forming a first opening in the layer; etching the second layer using the third layer as a mask to form a second opening in the second layer; Forming a contact hole in the first layer using the second layer as a mask.And
In the step of forming a first opening in the third layer, a plurality of the first openings having the same diameter are formed, and in the step of forming a second opening in the second layer, A plurality of the second openings are formed, and the contact holes formed in the step of forming a contact hole in the first layer include a large-diameter contact hole and a small-diameter contact hole,
In the step of implanting the impurity element into the second layer, the impurity element is implanted into a specific region of the second layer, and the impurity element is not implanted into a region other than the specific region.
In the step of forming a first opening in the third layer, at least one of the plurality of first openings is formed on a specific region of the second layer, and the plurality of first openings are formed. At least one of the openings is formed on a region other than the specific region of the second layer.
Further, another method of manufacturing a semiconductor device is as follows.
Forming a first layer on the semiconductor element and forming a second layer on the first layer, the second layer being made of a material whose etching rate changes in accordance with the type and concentration of the impurity element implanted; Performing a step, implanting an impurity element into the second layer, forming a third layer on the second layer, and forming a first opening in the third layer. Forming a second opening in the second layer by etching the second layer using the third layer as a mask; and forming the first opening using at least the second layer as a mask. Forming a contact hole in the layer,
In the step of forming a first opening in the third layer, a plurality of the first openings having the same diameter are formed, and in the step of forming a second opening in the second layer, A plurality of the second openings are formed, and the contact holes formed in the step of forming a contact hole in the first layer include a large-diameter contact hole and a small-diameter contact hole,
The step of implanting the impurity element into the second layer includes implanting the first impurity element into a specific region of the second layer, and a second region different from the first impurity element into a region other than the specific region. Implanting the impurity element of
In the step of forming a first opening in the third layer, at least one of the plurality of first openings is formed on a specific region of the second layer, and the plurality of first openings are formed. At least one of the openings is formed on a region other than the specific region of the second layer.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
<First embodiment>
1A to 1E are cross-sectional views schematically showing each process of a method for manufacturing a semiconductor device according to the first embodiment of the present invention. A method for manufacturing a semiconductor device according to the first embodiment will be described with reference to FIGS.
[0010]
First, as shown in FIG. 1A, an interlayer insulating film 4 and a polysilicon layer 5 are sequentially formed on a semiconductor element 3 having a silicon substrate 1 and a gate 2 by, for example, a CVD method. The semiconductor element 3 has an active area (active area) such as a source and a drain. Here, the structure of the semiconductor element 3 is not limited to the illustrated structure. The interlayer insulating film 4 is formed of, for example, silicon oxide or silicon nitride. The polysilicon layer 5 has such a property that the etching rate changes in accordance with the type (implant type) and the concentration (implant concentration) of the implanted impurity element.
[0011]
Next, as shown in FIG. 1B, a first resist layer 6 is applied on the polysilicon layer 5, and the first resist layer 6 is patterned using a photolithography technique. The exposed portion of the polysilicon layer 5 in the specific region 7 is left, and the first resist layer 6 is left on the region 8 other than the specific region. Next, a group V element (impurity element), for example, As (arsenic) or P (phosphorus) is implanted (that is, implanted) in the specific region 7 of the polysilicon layer 5. Thereafter, annealing is performed at about 1000 ° C. to remove the first resist layer 6 and activate the implanted impurity element. Instead of the process of implanting a group V element or the like in the specific region 7 of the polysilicon layer 5, a process of implanting a group III element in the region 8 other than the specific region may be performed.
[0012]
Next, as shown in FIG. 1C, a second resist layer 9 is applied on the polysilicon layer 5, and the second resist layer 9 is patterned by using a photolithography technique. The opening 10 is formed in the region 8 other than the specific region. In the first embodiment, the openings 10 and 11 are formed to have the same diameter. This does not prohibit the openings 10 and 11 from having different diameters. Even if the openings 10 and 11 are formed to have the same diameter, the opening of the polysilicon layer 5 cannot be reduced. 12 and 13 can be formed in different sizes, so that the diameter of the contact hole can be formed in different sizes. The shape and range of the specific region 7 and the region 8 other than the specific region, and the number and arrangement of the openings 10 and 11 depend on the shape of the circuit formed on the silicon substrate 1 and the contact to be formed on the interlayer insulating film 4. What is necessary is just to determine based on various conditions, such as the number and arrangement | positioning of holes.
[0013]
Next, as shown in FIG. 1D, the polysilicon layer 5 is etched using the second resist layer 9 as a mask. As an etching gas, for example, HBr and O2Mixed gas of O2And a mixed gas of HBr and He. The components of the etching gas are O2, HBr, He, Cl2And CF4Etc. can be included. Polysilicon has a property that the etching rate is increased by implanting a group V element, and is decreased by implanting a group III element. Therefore, when the openings 12 and 13 of the polysilicon layer 5 are formed by the same etching process, as shown in FIG. 1D, the openings 12 and 13 are formed immediately below the openings 11 of the second resist layer 9. The diameter of the opening 13 of the polysilicon layer 5 (shown in a tapered shape with the smaller diameter on the lower side in FIG. 1D) (the diameter at a position in contact with the interlayer insulating film 4) is determined by the second resist layer. The diameter of the opening 12 (illustrated as a column having a constant diameter in FIG. 1D) of the polysilicon layer 5 formed immediately below the opening 10 of FIG. ) The diameter can be smaller. Also, by changing the type and concentration of the impurity element implanted in the polysilicon layer 5 in the specific region 7, the formation time of the opening 12 formed in the polysilicon layer 5 in the specific region 7 (the time until the etching end point is detected) ) Can reduce the diameter of the opening 13 formed in the polysilicon layer 5 in the region 8 other than the specific region. Conversely, by changing the type and concentration of the impurity element implanted in the polysilicon layer 5 in the specific region 7, the formation time of the opening 12 formed in the polysilicon layer 5 in the specific region 7 can be increased. In the region 8 other than the region, the diameter of the opening 13 formed in the polysilicon layer 5 can be increased.
[0014]
Next, as shown in FIG. 1E, the interlayer insulating film 4 is etched using the polysilicon layer 5 and the second resist layer 9 as a mask, and the opening 12 of the polysilicon layer 5 in the specific region 7 is formed. A large-diameter contact hole 14 is formed below, and a small-diameter contact hole 15 is formed below the opening 13 of the polysilicon layer 5 in the region 8 other than the specific region. Note that the second resist layer 9 can be removed and only the polysilicon layer 5 can be used as a mask. The large-diameter contact hole 14 is formed on the gate 2. The small-diameter contact hole 15 is formed, for example, on an active region including a source and a drain. After that, a metal wiring layer (not shown) is formed in a region including the insides of the contact holes 14 and 15.
[0015]
As described above, according to the manufacturing method of the first embodiment, the types and concentrations of the impurity elements implanted in the polysilicon layer 5 are adjusted, and the openings having different diameters in the polysilicon layer 5 are formed. By forming 12 and 13, the contact hole diameter can be adjusted with high accuracy. Further, according to the manufacturing method of the first embodiment, a plurality of contact holes 14 and 15 having different diameters can be formed in the interlayer insulating film 4 by the same etching process.
[0016]
When the large-diameter contact hole 14 is formed on the gate 2 and the small-diameter contact hole 15 is formed on the source and the drain as in the manufacturing method of the first embodiment, the chip area is most effective. This has the advantage that the source / drain region can be significantly reduced. Furthermore, for the contact hole 14 on the gate 2 which can be increased in design and structure, the diameter of the contact hole 14 (the diameter of the electrode in the contact hole) is squared (or the cross-sectional area of the electrode in the contact hole). There is an advantage that the resistance value that increases in inverse proportion can be reduced.
[0017]
Next, the influence of the type and concentration of the impurity element implanted in the polysilicon layer on the etching rate of the polysilicon layer will be described. Table 1 below shows the measurement results of the etching rate when the impurity element is entirely implanted in the polysilicon layer.
[0018]
[Table 1]
Figure 0003543968
[0019]
As shown in Table 1, P (phosphorus) was 5.0 × 10Fifteencm-2(In the table, it is described as “5.0E15”.) When implanted, the etching end point detection of the polysilicon layer is performed in 35 seconds. When the impurity element is not implanted in the polysilicon layer, the etching of the polysilicon layer is performed. The end point detection is performed in 45 seconds, and B (boron) is added to the polysilicon layer by 5.0 × 10 5Fifteencm-2In the case of implanting, the detection of the etching end point of the polysilicon layer was performed in 55 seconds. The polysilicon layer has a property that the etching rate increases when a group V element such as P (phosphorus) is implanted, and the etching rate decreases when a group III element such as B (boron) is implanted. The measurement results in Table 1 support this property.
[0020]
The effect of the type and concentration of the impurity element implanted in the polysilicon layer on the etching rate of the polysilicon layer was measured during dual gate processing in a CMOS device including a manufacturing process common to the manufacturing process of the present invention. It can be explained from the data. Dual gate processing means that a V group element such as As (arsenic) or P (phosphorus) is implanted in the N channel region before the polysilicon gate processing, and a III group element such as B (boron) is implanted in the P channel region. Then, a gate layer is formed on the polysilicon layers of different implant types at the same time. Table 2 shows the measurement results of the dimensions of the gate structure formed by the dual gate processing. In the main step, the etching conditions in the dual gate processing are as follows: HBr flow rate 100 sccm (cubic centimeters per minute: Standard Cubic Centimeters per Minute), O2The flow rate is 3 sccm, the power applied to the upper electrode of the etching device is 250 W, the power applied to the lower electrode of the etching device is 30 W, the pressure in the etching device is 8 mTorr, and the temperature in the etching device is 60 ° C. The etching process is terminated by detecting the etching end point. The etching condition in the over-etching step is O2The flow rate was 2 sccm, the HBr flow rate was 100 sccm, the He flow rate was 100 sccm, the upper electrode applied power of the etching apparatus was 250 W, the lower electrode applied power of the etching apparatus was 50 W, the pressure in the etching apparatus was 60 mTorr, the temperature in the etching apparatus was 60 ° C., and the etching time was 60 seconds. .
[0021]
[Table 2]
Figure 0003543968
[0022]
FIG. 2 shows a concentration DN [cm] of the impurity element implanted in the polysilicon layer in the N-channel region.-2And the dimension LN [μm] of the gate 21 (shown in FIG. 4) formed by etching the polysilicon layer, and the concentration DP [cm] of the impurity element implanted in the polysilicon layer in the P channel region.-24] and a graph showing a relationship between a dimension LP [μm] of the gate 22 (shown in FIG. 4) formed by etching the polysilicon layer. FIG. 3 is a graph showing the relationship between the impurity concentration difference DN − (− DP) in the N channel region and the P channel region and the gate dimension difference LP−LN [μm]. FIG. 4 is a cross-sectional view schematically showing a gate 21 formed in an N-channel region and a gate 22 formed in a P-channel region during dual gate processing.
[0023]
Table 2 and FIGS. 2 to 4 show that the etching rate of the polysilicon layer changes according to the type and concentration of the impurity element to be implanted. Further, the results shown in Table 2 and FIGS. 2 to 4 show that when a group V element such as P (phosphorus) is implanted in the polysilicon layer, the etching rate increases, and a group III element such as B (boron) is implanted. This supports the property that the etching rate is reduced when implanted.
[0024]
<Second embodiment>
5A to 5F are cross-sectional views schematically showing each process of the method for manufacturing a semiconductor device according to the second embodiment of the present invention. 5A to 5F, the same or corresponding components as those shown in FIGS. 1A to 1E are denoted by the same reference numerals. A method for manufacturing a semiconductor device according to the second embodiment will be described with reference to FIGS.
[0025]
First, as shown in FIG. 5A, an interlayer insulating film 4 and a polysilicon layer 5 are sequentially formed on a semiconductor element 3 having a silicon substrate 1 and a gate 2.
[0026]
Next, as shown in FIG. 5B, a first resist layer 36a is applied on the polysilicon layer 5, and the first resist layer 36a is patterned by using a photolithography technique. The polysilicon layer 5 in the specific region 37 is exposed, and the first resist layer 36a is left on the region 38 other than the specific region. Next, a group V element (impurity element), for example, As (arsenic) or P (phosphorus) is implanted in the specific region 37 of the polysilicon layer 5. After that, the first resist layer 36a is removed.
[0027]
Next, as shown in FIG. 5C, a second resist layer 36b is applied on the polysilicon layer 5, and the second resist layer 36b is patterned by using a photolithography technique, so that a portion other than the specific region is formed. The polysilicon layer 5 in the region 38 is exposed, and the second resist layer 36b is left on the specific region 37. Next, a group III element (impurity element), for example, B (boron) is implanted in a region 38 other than the specific region of the polysilicon layer 5. After that, annealing is performed at about 1000 ° C. to remove the second resist layer 36b and activate the implanted impurity element.
[0028]
Next, as shown in FIG. 5D, a third resist layer 39 is applied on the polysilicon layer 5, and the third resist layer 39 is patterned by using a photolithography technique. The opening 40 is formed in the region 38 other than the specific region. Openings 40 and 41 have the same diameter. The shape and range of the specific region 37 and the region 38 other than the specific region, the number and arrangement of the openings 40 and 41 are determined by the shape of the circuit formed in the silicon substrate 1, the number of contact holes to be formed in the interlayer insulating film 4, What is necessary is just to determine based on various conditions, such as arrangement | positioning.
[0029]
Next, as shown in FIG. 5E, the polysilicon layer 5 is etched using the third resist layer 39 as a mask. The etching conditions such as an etching gas are the same as those in the first embodiment. Polysilicon has a property that the etching rate is increased by implanting a group V element, and is decreased by implanting a group III element. For this reason, when the openings 42 and 43 of the polysilicon layer 5 are formed by the same etching process, the opening 43 of the polysilicon layer 5 formed just below the opening 41 of the third resist layer 39 (see FIG. 5 (e), which is drawn in a tapered shape with the lower side being smaller (diameter at a position in contact with the interlayer insulating film 4), is formed directly below the opening 40 of the third resist layer 39. The diameter of the opening 42 (illustrated as a column having a constant diameter in FIG. 5E) of the polysilicon layer 5 (the diameter at a position in contact with the interlayer insulating film 4) can be made smaller. Further, by changing the concentration of the impurity element implanted in the polysilicon layer 5 in the specific region 37 and the concentration of the impurity element implanted in the polysilicon layer 5 in the region 38 other than the specific region, the polysilicon in the specific region 37 is changed. The ratio of the diameter of the opening 42 formed in the layer 5 to the diameter of the opening 43 formed in the polysilicon layer 5 in the region 38 other than the specific region can be freely adjusted.
[0030]
Next, as shown in FIG. 5F, the interlayer insulating film 4 is etched using the polysilicon layer 5 and the third resist layer 39 as a mask to form a large-diameter contact hole 44 and a small-diameter contact hole 45. Form. Note that the third resist layer 39 can be removed and the polysilicon layer 5 can be used as a mask. The large-diameter contact hole 44 is formed on the gate 2. The small-diameter contact hole 45 is formed, for example, on an active region including a source and a drain. After that, a metal wiring layer (not shown) is formed in a region including the insides of the contact holes 44 and 45.
[0031]
As described above, according to the manufacturing method of the second embodiment, the types and concentrations of the impurity elements implanted in the polysilicon layer 5 are adjusted, and the openings having different diameters in the polysilicon layer 5 are formed. By forming 42 and 43, the diameter of the contact hole can be adjusted with high precision. According to the manufacturing method of the second embodiment, a plurality of contact holes 44 and 45 having different diameters can be formed in the interlayer insulating film 4 by the same etching process.
[0032]
Further, according to the manufacturing method of the second embodiment, the difference in impurity concentration between the specific region 37 and the other region 38 can be increased, so that the dimensional difference in contact hole diameter can be increased. In the case where the impurity concentration of one of the specific region 37 and the region 38 other than the specific region is increased to about 10 16 to 17 power, the occurrence of side etching in the N-channel region and excessive taper in the P-channel region There is concern about the occurrence of openings. According to the manufacturing method of the second embodiment in which the group V element and the group III element are implanted in different regions of the polysilicon layer 5, the etching rate of the group V element is reduced and the etching rate of the group III element is reduced. Since both of the rises are used, the dimensional difference in the diameter of the contact hole can be increased with a lower impurity concentration as compared with the case where the impurity is implanted only in a specific region. For this reason, it is possible to suppress the occurrence of side etching in the N-channel region and the occurrence of unopened holes due to excessive taper in the P-channel region.
[0033]
Furthermore, in the manufacturing method of the second embodiment, by additionally providing a region without an implant other than the regions 37 and 38, a contact hole having a further different diameter can be formed. Further, by changing the concentration of the impurity element in two or more steps, the type of the contact hole diameter can be further increased.
[0034]
<Third embodiment>
FIGS. 6A to 6E are cross-sectional views schematically showing processes of a method for manufacturing a semiconductor device according to the third embodiment of the present invention. 6A to 6E, the same reference numerals are given to the same or corresponding components as those shown in FIGS. 1A to 1E. A method for manufacturing a semiconductor device according to the third embodiment will be described with reference to FIGS.
[0035]
First, as shown in FIG. 6A, an interlayer insulating film 4 and a polysilicon layer 5 are sequentially formed on a semiconductor element 3 having a silicon substrate 1 and a gate 2.
[0036]
Next, as shown in FIG. 6B, a group III element such as B (boron) is implanted in the entire region of the polysilicon layer 5. Thereafter, annealing is performed at about 1000 ° C. in order to activate the implanted impurity element.
[0037]
Next, as shown in FIG. 6C, a resist layer 59 is applied on the polysilicon layer 5, and the resist layer 59 is patterned using a photolithography technique to form openings 60 and 61. Openings 60 and 61 have the same diameter. The number and arrangement of the openings 60 and 61 may be determined based on various conditions such as the shape of the circuit formed in the silicon substrate 1 and the number and arrangement of contact holes to be formed in the interlayer insulating film 4.
[0038]
Next, as shown in FIG. 6D, the polysilicon layer 5 is etched using the resist layer 69 as a mask. The etching conditions such as an etching gas are the same as those in the first embodiment. Since polysilicon has a property of lowering the etching rate due to implantation of a group III element, openings 62 and 63 having a smaller diameter than openings 60 and 61 of the resist layer 59 are formed in the polysilicon layer 5 (FIG. 6D). Is drawn in a tapered shape in which the lower side has a smaller diameter). By changing the concentration of the impurity element implanted in the polysilicon layer 5, the diameters of the openings 62 and 63 formed in the polysilicon layer 5 can be continuously adjusted.
[0039]
Next, as shown in FIG. 6E, the interlayer insulating film 4 is etched using the polysilicon layer 5 and the resist layer 59 as a mask to form contact holes 64 and 65. The contact hole 64 is formed on the gate 2. The contact hole 65 is formed on, for example, an active region including a source and a drain. After that, a metal wiring layer (not shown) is formed in a region including the insides of the contact holes 64 and 65.
[0040]
As described above, according to the manufacturing method of the third embodiment, the diameters of the contact holes 64 and 65 are adjusted with high precision to values different from the diameters of the openings 60 and 61 of the resist layer 59 as a mask. be able to. Also, by changing the implant concentration, the etching rate of the polysilicon layer 5 changes and the etching shape changes, so that only the etching time is required without changing the etching conditions of the openings 60 and 61 of the resist layer 59 and the etching conditions. By fixing, the contact hole diameter can be controlled by the implant concentration. For this reason, the accuracy of the contact resistance and the like can be improved.
[0041]
<Modification>
In the first to third embodiments, the case where polysilicon is used as the material whose etching rate can be adjusted by implanting the impurity element has been described. However, instead of polysilicon, the type of the implanted impurity element is used. And other insulating materials having the property of changing the etching rate depending on the concentration (silicon oxide, silicon nitride, SiOC, SiOCH3, SiOF, etc.).
[0042]
Further, in the first to third embodiments, the method of forming a contact hole in the interlayer insulating film 4 on the gate of the MOS transistor or on the active region has been described. The formation position is not limited to these positions.
[0043]
In the first to third embodiments, the case where the interlayer insulating film is a single layer has been described, but the interlayer insulating film may have a multilayer structure.
[0044]
In the first to third embodiments (FIGS. 1 (d), 5 (e), 6 (d), etc.), the openings 13, 43, 62, Although the shape of 63 is drawn in a tapered shape with the diameter on the side of the interlayer insulating film 4 being small, when the conditions of the etching process are changed, for example, when a main step and an over-etching step are included, it is shown in FIG. Thus, an etched portion 71 (columnar portion) by the main step and an etched portion 72 (tapered portion) by the overetching step are formed.
[0045]
【The invention's effect】
As described above, according to the present invention, by adjusting the type and concentration of the impurity element implanted in the second layer, the diameter of the contact hole becomes different from the diameter of the opening in the third layer. Can be adjusted with high accuracy.
[0046]
Further, according to the present invention, there is an effect that a plurality of contact holes having different diameters can be formed in the same layer by the same etching process.
[Brief description of the drawings]
FIGS. 1A to 1E are cross-sectional views schematically showing processes of a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a graph showing a relationship between a concentration of an impurity element implanted in a polysilicon layer forming a gate and a size of a gate formed by etching the polysilicon layer in each of an N-channel region and a P-channel region.
FIG. 3 is a graph showing a relationship between an impurity concentration difference and a gate dimension difference.
FIG. 4 is a cross-sectional view schematically showing a gate formed in an N-channel region and a gate formed in a P-channel region during dual gate processing.
FIGS. 5A to 5F are cross-sectional views schematically showing processes of a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
FIGS. 6A to 6E are cross-sectional views schematically showing processes of a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
FIG. 7 is a sectional view schematically showing another example of the opening of the polysilicon layer.
[Explanation of symbols]
1 silicon substrate,
2 gate,
3 semiconductor elements,
4 interlayer insulating film,
5 polysilicon layer,
6 first resist layer,
7,37 Specific area,
8,38 Area other than specific area,
9 second resist layer,
10, 40, 60 openings in the resist layer on the gate,
11, 41, 61 openings in the resist layer on the active area,
12, 42, 62 openings in the polysilicon layer on the gate,
13, 43, 63 openings in the polysilicon layer over the active area;
14, 44, 64 contact holes on the gate,
15, 45, 65 contact holes on the active area,
36a first resist layer,
37b second resist layer,
39 third resist layer,
59 Resist layer.

Claims (4)

半導体素子上に第１の層を形成する工程と、
前記第１の層上に、注入された不純物元素の種類及び濃度に応じてエッチングレートが変化する材料で構成された第２の層を形成する工程と、
前記第２の層に不純物元素を注入する工程と、
前記第２の層上に第３の層を形成する工程と、
前記第３の層に第１の開口部を形成する工程と、
前記第３の層をマスクとして前記第２の層をエッチングして、前記第２の層に第２の開口部を形成する工程と、
少なくとも前記第２の層をマスクとして前記第１の層にコンタクトホールを形成する工程と
を有し、
前記第３の層に第１の開口部を形成する工程おいて、同じ径を持つ前記第１の開口部が複数形成され、
前記第２の層に第２の開口部を形成する工程において、前記第２の開口部が複数形成され、
前記第１の層にコンタクトホールを形成する工程において形成される前記コンタクトホールが、大径のコンタクトホールと小径のコンタクトホールとを含み、
前記第２の層に不純物元素を注入する工程において、前記第２の層の特定領域に前記不純物元素を注入し、前記特定領域以外の領域に前記不純物元素を注入せず、
前記第３の層に第１の開口部を形成する工程において、複数の前記第１の開口部の内の少なくとも一つを前記第２の層の特定領域上に形成し、複数の前記第１の開口部の内の少なくとも一つを前記第２の層の特定領域以外の領域上に形成する
ことを特徴とする半導体装置の製造方法。Forming a first layer on the semiconductor element;
Forming a second layer made of a material whose etching rate changes according to the type and concentration of the implanted impurity element on the first layer;
Implanting an impurity element into the second layer;
Forming a third layer on the second layer;
Forming a first opening in the third layer;
Etching the second layer using the third layer as a mask to form a second opening in the second layer;
Possess and forming a contact hole in the first layer at least the second layer as a mask,
In the step of forming a first opening in the third layer, a plurality of the first openings having the same diameter are formed,
In the step of forming a second opening in the second layer, a plurality of the second openings are formed,
The contact hole formed in the step of forming a contact hole in the first layer includes a large-diameter contact hole and a small-diameter contact hole,
In the step of implanting the impurity element into the second layer, the impurity element is implanted into a specific region of the second layer, and the impurity element is not implanted into a region other than the specific region.
In the step of forming a first opening in the third layer, at least one of the plurality of first openings is formed on a specific region of the second layer, and the plurality of first openings are formed. A method of manufacturing a semiconductor device, wherein at least one of the openings is formed on a region other than a specific region of the second layer . 半導体素子上に第１の層を形成する工程と、Forming a first layer on the semiconductor element;
前記第１の層上に、注入された不純物元素の種類及び濃度に応じてエッチングレートが変化する材料で構成された第２の層を形成する工程と、  Forming a second layer made of a material whose etching rate changes according to the type and concentration of the implanted impurity element on the first layer;
前記第２の層に不純物元素を注入する工程と、  Implanting an impurity element into the second layer;
前記第２の層上に第３の層を形成する工程と、  Forming a third layer on the second layer;
前記第３の層に第１の開口部を形成する工程と、  Forming a first opening in the third layer;
前記第３の層をマスクとして前記第２の層をエッチングして、前記第２の層に第２の開口部を形成する工程と、  Etching the second layer using the third layer as a mask to form a second opening in the second layer;
少なくとも前記第２の層をマスクとして前記第１の層にコンタクトホールを形成する工程と  Forming a contact hole in the first layer using at least the second layer as a mask;
を有し、  Has,
前記第３の層に第１の開口部を形成する工程おいて、同じ径を持つ前記第１の開口部が複数形成され、  In the step of forming a first opening in the third layer, a plurality of the first openings having the same diameter are formed,
前記第２の層に第２の開口部を形成する工程において、前記第２の開口部が複数形成され、  In the step of forming a second opening in the second layer, a plurality of the second openings are formed,
前記第１の層にコンタクトホールを形成する工程において形成される前記コンタクトホールが、大径のコンタクトホールと小径のコンタクトホールとを含み、  The contact hole formed in the step of forming a contact hole in the first layer includes a large-diameter contact hole and a small-diameter contact hole,
前記第２の層に不純物元素を注入する工程が、前記第２の層の特定領域に第１の不純物元素を注入し、前記特定領域以外の領域に前記第１の不純物元素とは異なる第２の不純物元素を注入する工程であり、  The step of implanting an impurity element into the second layer includes implanting a first impurity element into a specific region of the second layer, and a second region different from the first impurity element in a region other than the specific region. Implanting the impurity element of
前記第３の層に第１の開口部を形成する工程において、複数の前記第１の開口部の内の少なくとも一つを前記第２の層の特定領域上に形成し、複数の前記第１の開口部の内の少なくとも一つを前記第２の層の特定領域以外の領域上に形成する  In the step of forming the first opening in the third layer, at least one of the plurality of first openings is formed on a specific region of the second layer, and the plurality of first openings are formed. At least one of the openings is formed on a region other than the specific region of the second layer.
ことを特徴とする半導体装置の製造方法。  A method for manufacturing a semiconductor device, comprising: 前記第１の不純物元素がＶ族元素であり、前記第２の不純物元素がIII族元素であることを特徴とする請求項２に記載の半導体装置の製造方法。3. The method according to claim 2 , wherein the first impurity element is a group V element, and the second impurity element is a group III element. 前記半導体素子がゲート、ソース、及びドレインを有し、
前記大径のコンタクトホールを前記ゲート上に形成し、前記小径のコンタクトホールを前記ソース上及び前記ドレインのそれぞれの上に形成したことを特徴とする請求項１から３までのいずれかに記載の半導体装置の製造方法。The semiconductor device has a gate, a source, and a drain,
Wherein a contact hole having a large diameter is formed on the gate, according to any one of the small diameter of the contact hole to claims 1 to 3, characterized in that formed on each of the source and on the drain A method for manufacturing a semiconductor device.
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