JPH06283599A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

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JPH06283599A
JPH06283599A JP9544693A JP9544693A JPH06283599A JP H06283599 A JPH06283599 A JP H06283599A JP 9544693 A JP9544693 A JP 9544693A JP 9544693 A JP9544693 A JP 9544693A JP H06283599 A JPH06283599 A JP H06283599A
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JP
Japan
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film
semiconductor device
insulating film
side wall
electrode
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JP9544693A
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Japanese (ja)
Inventor
Mitsuteru Iijima
光輝 飯島
Ichiro Murai
一郎 村井
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Nippon Steel Corp
Original Assignee
Nippon Steel Corp
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Publication date
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Abstract

PURPOSE:To reduce the gradient of a step-difference between active field regions, by constituting the side wall of a shield gate electrode as a slant form. CONSTITUTION:After impurities are introduced into a poly silicon film 4, an insulating film is formed by growing a silicon dioxide film 5 of 50-200nm in thickness by a CVD method. Photoresist 6 is spread and patterned. A dry etching method is used, the flow rate of etchant gas is changed, step-etching is performed, and the silicon dioxide film 5 and the poly silicon film 4 are worked into a structure having a slant on the side wall. Hence the poly silicon film 4 is worked into the form of a shield gate electrode. Thereby imperfect gate electrode wiring caused by the step-difference between active field regions can be restrained.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に高集積化された微細寸法のデバイス
に於ける高性能で信頼性の高い素子分離の構造の半導体
装置及びその製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a high performance and highly reliable element isolation structure in a highly integrated and fine device and a method of manufacturing the same. Regarding

【0002】[0002]

【従来の技術】従来のフィールドシールド法と呼ばれる
素子分離技術は、論文(Fully planarized 0.5μm tech
nologies for 16 Mb DRAM IEDM-88 p.246〜)にも記載
されているように、フィールドシールド電極を形成し、
該電極の電位をGNDまたはVccに固定することによ
り寄生MOSトランジスタの電位をカットオフするのに
有効な方法であり、かつ、アクティブ間隔を縮小でき、
半導体装置の微細化に適している。
2. Description of the Related Art A conventional element isolation technique called the field shield method is described in a paper (Fully planarized 0.5 μm tech
nologies for 16 Mb DRAM IEDM-88 p.246 ~), the field shield electrode is formed,
This is an effective method for cutting off the potential of the parasitic MOS transistor by fixing the potential of the electrode to GND or Vcc, and the active interval can be shortened.
Suitable for miniaturization of semiconductor devices.

【0003】製造工程を順に説明すると、先ずシリコン
基板上にフィールドシールドゲート酸化膜を膜厚50n
mに成膜後、アクティブ領域のトランジスタとフィール
ド領域の寄生MOSトランジスタとのしきい値調整のた
め、イオン注入法で、1E12ions/cm2の条件で、ボロ
ンイオンを上記膜に導入する。然る後にリンドープされ
たポリシリコンでフィールドシールドプレート電極を膜
厚200nmに形成し、層間絶縁膜の形成とアクティブ
トランジスタのゲート酸化膜及びゲート電極との形成を
行う。
The manufacturing process will be described in order. First, a field shield gate oxide film having a film thickness of 50 n is formed on a silicon substrate.
After the film formation to m, boron ions are introduced into the film by ion implantation under the condition of 1E12ions / cm 2 for adjusting the threshold value of the transistor in the active region and the parasitic MOS transistor in the field region. After that, a field shield plate electrode is formed with phosphorus-doped polysilicon to a film thickness of 200 nm, and an interlayer insulating film and a gate oxide film and a gate electrode of the active transistor are formed.

【0004】[0004]

【発明が解決しようとする課題】従来は、前記のように
素子分離法としてフィールドシールド法を用いた場合、
アクティブ領域とフィールド領域との段差が急峻にな
り、この段差のために、アクティブトランジスタのゲー
ト電極となる配線にショートによる不良が生じ易くな
り、結果として半導体装置の信頼性が損なわれるという
問題があった。
Conventionally, when the field shield method is used as the element isolation method as described above,
There is a problem that the step between the active region and the field region becomes steep, and due to this step, the wiring that becomes the gate electrode of the active transistor is apt to cause a defect due to a short circuit, and as a result, the reliability of the semiconductor device is deteriorated. It was

【0005】そこで、この発明は、上記アクティブ・フ
ィールド領域間の段差の勾配を緩くすることにより、ア
クティブトランジスタのゲート配線の信頼性を向上させ
ることが可能な半導体装置及びその製造方法を提供する
ことを目的とする。
Therefore, the present invention provides a semiconductor device capable of improving the reliability of the gate wiring of an active transistor by reducing the gradient of the step between the active field regions, and a manufacturing method thereof. With the goal.

【0006】[0006]

【課題を解決するための手段】本発明は上記課題を解決
するために、本発明の半導体装置は、上記シールドプレ
ート電極の側面を傾斜状に形成されている。また、その
製造方法としては、半導体基板の表面に絶縁膜を成膜す
る工程と、該膜を介して該基板内に不純物を導入する工
程と、該絶縁膜上にポリシリコン薄膜を成膜する工程
と、該膜中に不純物を導入する工程と、該ポリシリコン
薄膜をドライエッチング法によるステップエッチにより
側壁に傾斜をもたせた電極とする工程、または該ポリシ
リコン膜上に塗布されたフォトレジストをフォトリソグ
ラフィ法により側壁に傾斜をもたせた形状とした後、ド
ライエッチング法により該ポリシリコン膜を側壁に傾斜
を有する電極とする工程と、然る後に該ポリシリコン電
極を絶縁膜で覆う工程を有すると良い。
According to the present invention, in order to solve the above problems, in the semiconductor device of the present invention, the side surface of the shield plate electrode is formed in an inclined shape. As a manufacturing method thereof, a step of forming an insulating film on the surface of a semiconductor substrate, a step of introducing impurities into the substrate through the film, and forming a polysilicon thin film on the insulating film A step of introducing impurities into the film, a step of forming the polysilicon thin film into an electrode having a sidewall inclined by step etching by a dry etching method, or a photoresist coated on the polysilicon film. After the photolithography method is used to form the sidewall with an inclination, a step of forming the polysilicon film into an electrode having an inclination on the sidewall by a dry etching method and then a step of covering the polysilicon electrode with an insulating film are performed. Good to do.

【0007】[0007]

【作用】上記の手段により、シールドゲート電極の側壁
を傾斜形状にすることにより、アクティブ・フィールド
領域間の段差の勾配を軽減することができる。そのた
め、上記段差により生じ易くなるフィールド上に形成さ
れるアクティブトランジスタのゲート電極配線の断線や
エッチング残りによるショート等の不良を防ぐことがで
き、半導体集積回路の信頼性及び歩留りを向上させるこ
とができる。
With the above-described means, the side wall of the shield gate electrode is formed into an inclined shape, whereby the gradient of the step difference between the active field regions can be reduced. Therefore, it is possible to prevent a defect such as a disconnection of the gate electrode wiring of the active transistor formed on the field and a short circuit due to an etching residue, which is likely to occur due to the step, and to improve reliability and yield of the semiconductor integrated circuit. .

【0008】[0008]

【実施例】本発明の実施例を工程順に図1〜図7に示す
断面図を用いて以下に説明する。
Embodiments of the present invention will be described below in the order of steps with reference to the sectional views shown in FIGS.

【0009】図1に示されるように、半導体シリコン基
板1(比抵抗1〜12Ω・cmボロン含有)上に公知の
熱酸化法により、フィールドシールドゲート酸化膜(二
酸化シリコン膜)2を膜厚50〜100nmに形成した
後、アクティブトランジスタと寄生MOSトランジスタ
のしきい値調整のために、ボロンイオン3をエネルギ3
0〜100keV、ドーズ量1E〜5E12ions/cm2
条件で打ち込み不純物導入を行う。
As shown in FIG. 1, a field shield gate oxide film (silicon dioxide film) 2 having a film thickness of 50 is formed on a semiconductor silicon substrate 1 (containing a specific resistance of 1 to 12 Ω · cm boron) by a known thermal oxidation method. After forming to 100 nm, the boron ions 3 are used as energy 3 to adjust the threshold values of the active transistor and the parasitic MOS transistor.
Implantation of impurities is performed under the conditions of 0 to 100 keV and a dose amount of 1E to 5E12 ions / cm 2 .

【0010】図2に示されるように、燐イオンを2E2
0〜6E20atoms/cm3程度含有したポリシリコン膜
(シールドプレート電極)4を膜厚100〜200nm
程度に公知のCVD法で成膜させ、導電性向上のためポ
リシリコン膜4中に不純物を導入した後、二酸化シリコ
ン膜5を再び公知のCVD法で膜厚50〜200nm程
度に成膜させて絶縁膜を形成する。然る後、フォトレジ
スト6を塗布し、公知のフォトリソグラフィ技術を用い
て、フォトレジスト6をパターニングする。
As shown in FIG. 2, 2E2 was added to phosphorus ions.
A polysilicon film (shield plate electrode) 4 containing about 0 to 6E20 atoms / cm 3 having a film thickness of 100 to 200 nm
To a thickness of about 50 to 200 nm by a known CVD method after the impurities are introduced into the polysilicon film 4 to improve the conductivity. An insulating film is formed. After that, the photoresist 6 is applied, and the photoresist 6 is patterned by using a known photolithography technique.

【0011】然る後、公知のドライエッチング法用い
て、エッチャントガス流量等を変化させ、ステップエッ
チを行い、図3に示されるように、上記二酸化シリコン
膜5及びポリシリコン膜4を側壁に傾斜を持つ構造に加
工する。以上の処理によりポリシリコン膜4はシールド
ゲート電極の形状に加工される。
After that, by using a known dry etching method, the etchant gas flow rate and the like are changed and step etching is performed, and as shown in FIG. Processed into a structure with. Through the above processing, the polysilicon film 4 is processed into the shape of the shield gate electrode.

【0012】また、上記ポリシリコン膜4上の二酸化シ
リコン膜5の上にフォトレジスト6を塗布した後、公知
のフォトリソグラフィ法を用いて、露光条件、現像条件
を変化させ、図4に示すようにパターニングされるフォ
トレジスト6aを側壁に傾斜を持たせた形状にする。然
る後、公知の異方性ドライエッチング法を用いれば、上
記ポリシリコン膜4を側壁に傾斜を持つ構造に加工する
ことができる。
Further, after coating the photoresist 6 on the silicon dioxide film 5 on the polysilicon film 4, the exposure condition and the developing condition are changed by using a known photolithography method, as shown in FIG. The photoresist 6a to be patterned is formed into a shape having a side wall with an inclination. After that, by using a known anisotropic dry etching method, the polysilicon film 4 can be processed into a structure having an inclined sidewall.

【0013】然る後に、二酸化シリコン膜を再び公知の
CVD法で成膜させた後、公知の異方性エッチング法を
用いて上記二酸化シリコン膜をエッチングし、図5に示
されるようにサイドウォール壁7を形成する。
After that, a silicon dioxide film is formed again by a known CVD method, and then the above-mentioned silicon dioxide film is etched by using a known anisotropic etching method to form sidewalls as shown in FIG. Form the wall 7.

【0014】なお、上記各実施例では、ポリシリコン膜
4上に二酸化シリコン膜5を成膜させた後、二酸化シリ
コン膜5上にフォトレジスト6・6aを塗布してエッチ
ングを行ったが、ポリシリコン膜4上にフォトレジスト
6・6aを塗布してエッチングを行って、ポリシリコン
膜4の側壁を傾斜形状に加工してから、二酸化シリコン
膜を成膜し、エッチングにより、ポリシリコン膜4上の
二酸化シリコン膜5とサイドウォール壁7とを形成する
ようにしても良い。
In each of the above embodiments, after the silicon dioxide film 5 is formed on the polysilicon film 4, the photoresist 6 and 6a are applied on the silicon dioxide film 5 for etching. Photoresists 6 and 6a are applied on the silicon film 4 and etched to process the sidewalls of the polysilicon film 4 into an inclined shape, and then a silicon dioxide film is formed. The silicon dioxide film 5 and the side wall wall 7 may be formed.

【0015】そして、再び、公知の熱酸化法により、図
6に示されるように、アクティブトランジスタのゲート
酸化膜8を膜厚10〜50nmで成膜した後、燐または
砒素を2E20〜6E20atoms/cm3程度含有させたポ
リシリコンを膜厚100〜400nm程度に公知のCV
D法で成膜し、該ポリシリコン薄膜を公知の微細加工法
でパターニングして、ゲート電極9とする。
Then, again, as shown in FIG. 6, the gate oxide film 8 of the active transistor is formed to a film thickness of 10 to 50 nm by a known thermal oxidation method, and then phosphorus or arsenic is added to 2E20 to 6E20 atoms / cm 2. Known CV with a film thickness of 100 to 400 nm containing polysilicon containing about 3
A film is formed by the D method, and the polysilicon thin film is patterned by a known fine processing method to form the gate electrode 9.

【0016】然る後、公知のイオン注入法で自己選択的
にソース/ドレイン拡散層10を形成する。ソース/ド
レインの表面濃度は1E19〜1E21atoms/cm3の砒
素または燐の不純物を含み、ジャンクションの深さは
0.2〜0.3μm程度である。
After that, the source / drain diffusion layer 10 is formed in a self-selective manner by a known ion implantation method. The surface concentration of the source / drain contains 1E19 to 1E21 atoms / cm 3 of arsenic or phosphorus impurities, and the junction depth is about 0.2 to 0.3 μm.

【0017】以後、図7に示されるように、拡散層のア
ニール層間絶縁膜11の形成、コンタクト孔の開孔、金
属配線12の形成等を行い、デバイスを製造する。
Thereafter, as shown in FIG. 7, a device is manufactured by forming an annealed interlayer insulating film 11 of a diffusion layer, forming a contact hole, forming a metal wiring 12, and the like.

【0018】[0018]

【発明の効果】以上説明したように、本発明によれば、
シールドプレート電極を側壁に傾斜を持たせた形状にす
ることにより、アクティブ・フィールド領域間の段差に
より生じるゲート電極配線の不良を抑えることができ、
半導体装置の歩留りを向上させることができる。
As described above, according to the present invention,
By forming the shield plate electrode into a shape having an inclined sidewall, it is possible to suppress defects in the gate electrode wiring caused by a step between the active field regions,
The yield of semiconductor devices can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明が適用された半導体装置の製造行程を示
す模式的断面図である。
FIG. 1 is a schematic cross-sectional view showing a manufacturing process of a semiconductor device to which the present invention is applied.

【図2】半導体装置の製造行程を示す図1に続く模式的
断面図である。
FIG. 2 is a schematic cross-sectional view subsequent to FIG. 1 showing a manufacturing process of a semiconductor device.

【図3】半導体装置の製造行程を示す図2に続く模式的
断面図である。
FIG. 3 is a schematic cross-sectional view subsequent to FIG. 2 showing a manufacturing process of a semiconductor device.

【図4】半導体装置の製造行程を示す図1に続く別の実
施例を示す模式的断面図である。
FIG. 4 is a schematic cross-sectional view showing another embodiment following FIG. 1 showing the manufacturing process of the semiconductor device.

【図5】半導体装置の製造行程を示す図3に続く模式的
断面図である。
FIG. 5 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 3;

【図6】半導体装置の製造行程を示す図5に続く模式的
断面図である。
FIG. 6 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 5;

【図7】半導体装置の1実施例を示す図6に続く模式的
断面図である。
7 is a schematic cross-sectional view following FIG. 6 showing one embodiment of a semiconductor device.

【符号の説明】[Explanation of symbols]

1 半導体シリコン基板 2 シールドゲート酸化膜 3 イオン注入 4 ポリシリコン膜 5 二酸化シリコン膜 6・6a フォトレジスト 7 二酸化シリコン膜 8 ゲート酸化膜 9 ゲート電極 10 ソース/ドレイン拡散層 11 層間絶縁膜 12 金属配線 1 semiconductor silicon substrate 2 shield gate oxide film 3 ion implantation 4 polysilicon film 5 silicon dioxide film 6 ・ 6a photoresist 7 silicon dioxide film 8 gate oxide film 9 gate electrode 10 source / drain diffusion layer 11 interlayer insulating film 12 metal wiring

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 シリコン基板の表面に絶縁膜とシール
ドプレート電極と絶縁膜とを順次形成し、前記シールド
プレート電極を一定電位に固定することにより素子分離
を行うことを特徴とする半導体装置に於いて、 前記シールドプレート電極の側壁が傾斜していることを
特徴とする半導体装置。
1. A semiconductor device characterized in that an insulating film, a shield plate electrode, and an insulating film are sequentially formed on a surface of a silicon substrate, and the shield plate electrode is fixed at a constant potential for element isolation. A semiconductor device in which the side wall of the shield plate electrode is inclined.
【請求項2】 シリコン基板の表面に二酸化シリコン
の絶縁膜を成膜する工程と、該絶縁膜を介して前記基板
内に不純物を導入する工程と、前記絶縁膜上にシールド
プレート電極となるポリシリコン膜を成膜する工程と、
前記ポリシリコン膜の側壁を傾斜させてシールドプレー
ト電極を形成する工程とを有することを特徴とする半導
体装置の製造方法。
2. A step of forming an insulating film of silicon dioxide on the surface of a silicon substrate, a step of introducing impurities into the substrate through the insulating film, and a poly that will become a shield plate electrode on the insulating film. A step of forming a silicon film,
Forming a shield plate electrode by inclining the side wall of the polysilicon film.
【請求項3】 前記ポリシリコン膜を二酸化シリコン
の絶縁膜で覆った後、該絶縁膜と前記ポリシリコン膜と
の側壁を傾斜させた形状に加工することを特徴とする請
求項2に記載の半導体装置の製造方法。
3. The method according to claim 2, wherein the polysilicon film is covered with an insulating film of silicon dioxide, and then the sidewalls of the insulating film and the polysilicon film are processed to have a sloped shape. Manufacturing method of semiconductor device.
【請求項4】 前記ポリシリコン膜をドライエッチン
グ法を用いてステップエッチを行うことにより、その側
壁を傾斜させた形状の電極に加工する工程を有すること
を特徴とする請求項2若しくは請求項3に記載の半導体
装置の製造方法。
4. The method according to claim 2, further comprising a step of performing step etching on the polysilicon film by using a dry etching method to process the electrode into a shape in which a side wall thereof is inclined. A method of manufacturing a semiconductor device according to item 1.
【請求項5】 前記ポリシリコン膜を加工する際にフ
ォトリソグラフィ法によるフォトレジストを用い、該フ
ォトレジストの側壁を傾斜させた形状に加工する工程
と、然る後にドライエッチング法により前記ポリシリコ
ン膜をその側壁を傾斜させた電極に加工する工程とを有
することを特徴とする請求項2若しくは請求項3に記載
の半導体装置の製造方法。
5. A step of processing a photoresist using a photolithography method when processing the polysilicon film, and processing the sidewall of the photoresist into a slanted shape, and then a dry etching method to process the polysilicon film. 4. The method for manufacturing a semiconductor device according to claim 2, further comprising the step of: processing the electrode into an electrode whose side wall is inclined.
JP9544693A 1993-03-29 1993-03-29 Semiconductor device and its manufacture Withdrawn JPH06283599A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6124619A (en) * 1996-11-27 2000-09-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including upper, lower and side oxidation-resistant films
CN117637814A (en) * 2024-01-26 2024-03-01 合肥晶合集成电路股份有限公司 Semiconductor device and manufacturing method thereof

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